DE102020128755A1 - Speicherarray-treppenstruktur - Google Patents

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Meng-Han LIN
Han-Jong Chia
Sheng-Chen Wang
Feng-Cheng Yang
Yu-Ming Lin
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Abstract

Routing-Anordnungen für 3D-Speicherarrays und Verfahren zu deren Bildung sind offenbart. In einer Ausführungsform umfasst ein Speicherarray eine erste Wortleitung, die sich von einem ersten Rand des Speicherarrays in einer ersten Richtung erstreckt, wobei die erste Wortleitung eine Länge aufweist, die kleiner als die Länge eines zweiten Randes des Speicherarrays senkrecht zu dem ersten Rand des Speicherarrays ist; eine zweite Wortleitung, die sich von einem dritten Rand des Speicherarrays gegenüber dem ersten Rand des Speicherarrays erstreckt, wobei sich die zweite Wortleitung in der ersten Richtung erstreckt, wobei die zweite Wortleitung eine Länge aufweist, die kleiner als die Länge des zweiten Randes des Speicherarrays ist; einen Speicherfilm, der eine erste Wortleitung kontaktiert; und eine OS-Schicht, die eine erste Source-Leitung und eine erste Bitleitung kontaktiert, wobei der Speicherfilm zwischen der OS-Schicht und der ersten Wortleitung angeordnet ist.

Description

  • PRIORITÄTSANSPRUCH UND BEZUGNAHME
  • Diese Anmeldung beansprucht die Priorität der am 30. Juli 2020 eingereichten vorläufigen US-Patentanmeldung 63/058,615 , die hiermit durch Bezugnahme hierin aufgenommen wird.
  • HINTERGRUND
  • Halbleiterspeicher werden in integrierten Schaltungen für elektronische Anwendungen eingesetzt, z.B. in Radios, Fernsehern, Mobiltelefonen und PCs. Die Halbleiterspeicher umfassen zwei Hauptkategorien. Die eine ist der flüchtige Speicher; die andere ist der nichtflüchtige Speicher. Die flüchtigen Speicher umfassen Direktzugriffsspeicher (RAM), die weiter in zwei Unterkategorien, nämlich statische Direktzugriffsspeicher (SRAM) und dynamische Direktzugriffsspeicher (DRAM), unterteilt werden können. Sowohl die SRAM als auch die DRAM sind flüchtig, da sie die in ihnen gespeicherten Informationen verlieren, wenn sie nicht mit Strom versorgt werden.
  • Auf der anderen Seite können nichtflüchtige Speicher die in ihnen gespeicherten Daten aufrechterhalten. Eine Art nichtflüchtiger Halbleiterspeicher ist der ferroelektrische Direktzugriffsspeicher (FERAM oder FRAM). Die Vorteile eines FERAM umfassen eine hohe Schreib-/Lesegeschwindigkeit und eine kleine Größe.
  • Figurenliste
  • Aspekte der vorliegenden Offenlegung lassen sich am besten anhand der folgenden ausführlichen Beschreibung in Verbindung mit den begleitfähigen Zeichnungen verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabsgetreu dargestellt sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung beliebig vergrößert oder verkleinert sein.
    • 1A und 1B zeigen eine perspektivische Ansicht und ein Schaltbild eines Speicherarrays gemäß einigen Ausführungsformen.
    • 2,3, 4A, 4B, 4C, 5A, 5B, 5C, 6A, 6B, 6C, 7A,7B, 7C, 8A, 8B, 8C, 9A, 9B, 9C, 10A, 10B, 10C, 11A, 11B, 11C, 12A, 12B, 12C, 13A, 13B, 14A, 14B, 15A, 15B, 15C, 16A, 16B, 17A, 17B, 18A, 18B, 19A, 198, 20A, 20B, 21A, 21B, 22A, 22B, 22C, 23A, 23B, 23C, 24A, 24B, 24C, 24D, 25A, 25B, 25C, 25D, 26A, 26B, 26C, 26D, 26E, 27, 28, 29, 30, 31, 32, 33, 34, 35, 36A, 36B, 36C, 36D und 36E zeigen verschiedene Ansichten von Herstellung einer Halbleitervorrichtung aufweisend ein Speicherarray gemäß einigen Ausführungsformen.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung bietet viele verschiedene Ausführungsformen oder Beispiele für die Umsetzung verschiedener Merkmale der Erfindung. Um die vorliegende Offenbarung zu vereinfachen, werden nachstehend spezifische Beispiele für Komponenten und Anordnungen beschrieben. Diese sind natürlich nur Beispiele und sollen nicht einschränkend sein. Beispielsweise kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Merkmal in direktem Kontakt gebildet werden, kann aber auch Ausführungsformen umfassen, in denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal gebildet sein können, so dass das erste und das zweite Merkmal gegebenenfalls nicht in direktem Kontakt stehen. Ferner können Bezugszeichen in den verschiedenen Beispielen der vorliegenden Offenbarung wiederholt werden. Diese Wiederholung dient dem Zweck der Einfachheit und Klarheit und schreibt grundsätzlich keine Beziehung zwischen den verschiedenen Ausführungsformen und/oder Konfigurationen vor, die hierin diskutiert sind.
  • Ferner können hier der Einfachheit halber räumlich relative Begriffe wie „unten“, „unter“, „abwärts“, „oben“, „über“, „aufwärts“ und dergleichen verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem oder mehreren anderen Elementen oder Merkmal(en) zu beschreiben, wie in den Zeichnungen dargestellt. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Zeichnungen dargestellten Ausrichtung verschiedene Ausrichtungen der Vorrichtung während Benutzung oder Betrieb umfassen. Die Vorrichtung kann anders ausgerichtet sein (um 90 Grad gedreht oder in anderen Ausrichtungen) und die hier verwendeten räumlich relativen Deskriptoren können ebenfalls entsprechend interpretiert werden.
  • Verschiedene Ausführungsformen stellen eine Treppenstruktur für ein 3D-Speicherarray mit mehreren gestapelten Speicherzellen und ein Verfahren zu deren Herstellung bereit. Die gestapelten Speicherzellen können vertikal über einem CUA (CMOS (complementary metal oxide semiconductor) under array) gestapelt werden, das ein Logik-Die oder dergleichen sein kann. Die gestapelten Speicherzellen weisen Wortleitungen auf, die sich in einer Treppenstruktur in einer Richtung parallel zu einer Hauptfläche des CUA erstrecken, wobei die jeweiligen Längen der Wortleitungen in einer Richtung weg von dem CUA abnehmen. Die Treppenstruktur kann neben einer ersten Grenze gebildet werden und sich nur teilweise entlang der ersten Grenze des Speicherarrays in einem ersten Bereich erstrecken und neben einer zweiten Grenze gebildet werden und sich nur teilweise entlang der zweiten Grenze des Speichers in einem zweiten Bereich erstrecken, wobei die zweite Grenze der ersten Grenze gegenüberliegt. Die Treppenstruktur kann durch Aufbringen und Strukturieren einer Hartmaske über den Wortleitungen, Bilden eines Photoresists über der Hartmaske und Ausführen wiederholter Trimm- und Ätzprozesse auf dem Photoresist und den darunter liegenden Wortleitungen gebildet werden. Im Vergleich zu Prozessen, bei denen Treppenstrukturen entlang der Gesamtheit der ersten Grenze und der zweiten Grenze gebildet werden, stellt die Bildung der Treppenstruktur entlang eines Abschnitts der ersten Grenze in dem ersten Bereich und entlang eines Abschnitts der zweiten Grenze in dem zweiten Bereich Vorteile bei der Platzeinsparung, wodurch die Vorrichtungsdichte erhöht wird.
  • 1A und 1B zeigen Beispiele eines Speicherarrays 200 gemäß einigen Ausführungsformen. 1A zeigt ein Beispiel eines Abschnitts des Speicherarray 200 in einer dreidimensionalen Ansicht gemäß einigen Ausführungsformen und 1B zeigt ein Schaltbild des Speicherarrays 200. Das Speicherarray 200 weist mehrere Speicherzellen 202 auf, die in einem Netz von Zeilen und Spalten angeordnet sein können. Die Speicherzellen 202 können ferner vertikal gestapelt werden, um ein dreidimensionales Speicherarray zu bilden, wodurch die Vorrichtungsdichte erhöht wird. Das Speicherarray 200 kann in dem BEOL (back end of line) eines Halbleiter-Dies angeordnet werden. Das Speicherarray 200 kann beispielsweise in den Interconnect-Schichten des Halbleiter-Dies angeordnet werden, z.B. über einem oder mehreren aktiven Vorrichtungen (z.B. Transistoren), die auf einem Halbleitersubstrat gebildet sind.
  • In einigen Ausführungsformen ist das Speicherarray 200 ein Flash-Speicherarray, wie z.B. ein NOR-Flash-Speicherarray oder dergleichen. Jede der Speicherzellen 202 kann einen Transistor 204 mit einem Speicherfilm 90 aufweisen. Der Speicherfilm 90 kann als ein Gatedielektrikum dienen. In einigen Ausführungsformen ist ein Gate jedes Transistors 204 elektrisch mit einer jeweiligen Wortleitung (z.B. einer leitfähigen Leitung 72) gekoppelt, ein erster Source/Drain-Bereich jedes Transistors 204 ist elektrisch mit einer jeweiligen Bitleitung (z.B. einer leitfähigen Leitung 106) gekoppelt und ein zweiter Source/Drain-Bereich jedes Transistors 204 ist elektrisch mit einer jeweiligen Source-Leitung (z.B. einer leitfähigen Leitung 108) gekoppelt, die den zweiten Source/Drain-Bereich elektrisch mit Masse verbindet. Die Speicherzellen 202 in einer gleichen horizontalen Zeile des Speicherarrays 200 können eine gemeinsame Wortleitung nutzen, während die Speicherzellen 202 in einer gleichen vertikalen Spalte des Speicherarrays 200 eine gemeinsame Source-Leitung und eine gemeinsame Bitleitung nutzen können.
  • Das Speicherarray 200 umfasst mehrere vertikal gestapelte leitfähige Leitungen 72 (z.B. Wortleitungen) mit dielektrischen Schichten 52, die zwischen benachbarten leitfähigen Leitungen 72 angeordnet sind. Die leitfähigen Leitungen 72 erstrecken sich in einer Richtung parallel zu einer Hauptoberfläche eines darunterliegenden Substrats (in 1A und 1B nicht gesondert dargestellt). Die leitfähigen Leitungen 72 können eine Treppenkonfiguration aufweisen, so dass die unteren leitfähigen Leitungen 72 länger sind als die oberen leitfähigen Leitungen 72 und sich seitlich über Endpunkte der oberen leitfähigen Leitungen 72 hinaus erstrecken. Beispielsweise sind mehrere gestapelte Schichten von leitfähigen Leitungen 72 in 1A dargestellt, wobei die oberste leitfähige Leitung 72 die kürzeste ist und die unterste leitfähige Leitung 72 die längste ist. Die jeweiligen Längen der leitfähigen Leitungen 72 können hin zu dem darunter liegenden Substrat zunehmen. Somit kann ein Abschnitt jeder der leitfähigen Leitungen 72 von oberhalb des Speicherarrays 200 zugänglich sein und es können leitfähige Kontakte zu einem freigelegten Abschnitt jeder der leitfähigen Leitungen 72 hergestellt werden.
  • Das Speicherarray 200 weist ferner mehrere leitfähige Leitungen 106 (z.B. Bitleitungen) und mehrere leitfähige Leitungen 108 (z.B. Source-Leitungen) auf. Die leitfähigen Leitungen 106 und die leitfähigen Leitungen 108 können sich jeweils in einer Richtung senkrecht zu den leitfähigen Leitungen 72 erstrecken. Dielektrische Materialien 102 sind zwischen den leitfähigen Leitungen 106 und den leitfähigen Leitungen 108 angeordnet und isolieren jeweils benachbarte leitfähige Leitungen 106 und leitfähige Leitungen 108. Paare der leitfähigen Leitungen 106 und der leitfähigen Leitungen 108 zusammen mit einer jeweiligen überkreuzenden leitfähigen Leitung 72 definieren die Grenzen jeder der Speicherzellen 202 und dielektrische Materialien 98 sind zwischen benachbarten Paaren der leitfähigen Leitungen 106 und der leitfähigen Leitungen 108 angeordnet und isolieren diese. In einigen Ausführungsformen sind die leitfähigen Leitungen 108 elektrisch mit Masse gekoppelt. Obwohl 1A eine bestimmte Anordnung der leitfähigen Leitungen 106 relativ zu den leitfähigen Leitungen 108 zeigt, ist es denkbar, dass die Anordnung der leitfähigen Leitungen 106 und der leitfähigen Leitungen 108 umgedreht sein kann.
  • Das Speicherarray 200 kann ferner eine Oxidhalbleiterschicht (OS-Schicht) 92 umfassen. Die OS-Schicht 92 kann Kanalbereiche für die Transistoren 204 der Speicherzellen 202 bereitstellen. Wenn z.B. eine geeignete Spannung (z.B. höher als eine jeweilige Schwellspannung (Vth) eines zugehörigen Transistors 204) über eine zugehörige leitfähige Leitung 72 angelegt wird, kann ein Bereich der OS-Schicht 92, der die leitfähige Leitung 72 überkreuzt, einen Stromfluss von den leitfähigen Leitungen 106 zu den leitfähigen Leitungen 108 ermöglichen (z.B. in der Richtung wie durch Pfeil 206 gezeigt).
  • Der Speicherfilm 90 ist zwischen den leitfähigen Leitungen 72 und der OS-Schicht 92 angeordnet und der Speicherfilm 90 kann Gatedielektrika für die Transistoren 204 bereitstellen. In einigen Ausführungsformen enthält der Speicherfilm 90 ein ferroelektrisches (FE-) Material wie Hafniumoxid, Hafnium-Zirkoniumoxid, siliziumdotiertes Hafniumoxid oder dergleichen. Somit kann das Speicherarray 200 als ein ferroelektrisches FERAM-Array (ferroelectric random access memory array) bezeichnet werden. Alternativ kann der Speicherfilm 90 eine Mehrschichtstruktur, ein anderes ferroelektrisches Material, eine andere Art von Speicherfilm (z.B. solche, die ein Bit speichern kann) oder dergleichen sein.
  • In Ausführungsformen, in denen der Speicherfilm 90 ein FE-Material enthält, kann der Speicherfilm 90 in einer von zwei verschiedenen Richtungen polarisiert sein. Die Polarisationsrichtung kann durch Anlegen einer geeigneten Spannungsdifferenz über den Speicherfilm 90 und Erzeugen eines geeigneten elektrischen Feldes geändert werden. Die Polarisation kann relativ lokalisiert sein (z.B. generell innerhalb jeweiligen Grenzen der Speicherzellen 202 eingeschlossen) und durchgehende Bereiche des Speicherfilms 90 können sich über mehrere Speicherzellen 202 erstrecken. Abhängig von der Polarisationsrichtung eines bestimmten Bereichs des Speicherfilms 90 variiert die Schwellspannung eines entsprechenden Transistors 204 und ein digitaler Wert (z.B. eine 0 oder eine 1) kann gespeichert werden. Wenn z.B. ein Bereich des Speicherfilms 90 eine erste elektrische Polarisationsrichtung aufweist, kann der entsprechende Transistor 204 eine relativ niedrige Schwellspannung aufweisen, und wenn der Bereich des Speicherfilms 90 eine zweite elektrische Polarisationsrichtung aufweist, kann der entsprechende Transistor 204 eine relativ hohe Schwellspannung aufweisen. Die Differenz zwischen den zwei Schwellspannungen kann als eine Schwellspannungsverschiebung bezeichnet werden. Eine größere Schwellspannungsverschiebung vereinfacht es (z.B. macht weniger fehleranfällig), den digitalen Wert abzulesen, der in der jeweiligen Speicherzelle 202 gespeichert ist.
  • Um einen Schreibvorgang an einer Speicherzelle 202 durchzuführen, wird eine Schreibspannung über einen Abschnitt des Speicherfilms 90 angelegt, der der Speicherzelle 202 entspricht. Die Schreibspannung kann angelegt werden, z.B. durch Anlegen entsprechender Spannungen an eine jeweilige leitfähige Leitung 72 (z.B. eine jeweilige Wortleitung) und die jeweiligen leitfähigen Leitungen 106 und leitfähigen Leitungen 108 (z.B. jeweilige Bit- und Source-Leitungen). Durch Anlegen der Schreibspannung über den Abschnitt des Speicherfilms 90 kann eine Polarisationsrichtung des Bereichs des Speicherfilms 90 geändert werden. Dadurch kann die jeweilige Schwellspannung des zugehörigen Transistors 204 von einer niedrigen Schwellspannung auf eine hohe Schwellspannung oder umgekehrt umgeschaltet und ein digitaler Wert in der Speicherzelle 202 gespeichert werden. Da die leitfähigen Leitungen 72 die leitfähigen Leitungen 106 und die leitfähigen Leitungen 108 überkreuzen, können einzelne Speicherzellen 202 für den Schreibvorgang ausgewählt werden.
  • Um einen Lesevorgang an der Speicherzelle 202 durchzuführen, wird eine Lesespannung (z.B. eine Spannung zwischen der niedrigen Schwellspannung und der hohen Schwellspannung) an die jeweilige leitfähige Leitung 72 (z.B. die jeweilige Wortleitung) angelegt. Abhängig von der Polarisationsrichtung des jeweiligen Bereichs des Speicherfilms 90 kann der Transistor 204 der Speicherzelle 202 eingeschaltet werden oder nicht. Folglich kann die jeweilige leitfähige Leitung 106 über die zugehörige leitfähige Leitung 108 (z.B. die zugehörige Source-Leitung, die mit Masse verbunden ist) entladen werden oder nicht und der digitale Wert, der in der Speicherzelle 202 gespeichert ist, kann bestimmt werden. Da die leitfähigen Leitungen 72 die leitfähigen Leitungen 106 und die leitfähigen Leitungen 108 überkreuzen, können einzelne Speicherzellen 202 für den Lesevorgang ausgewählt werden.
  • 1A zeigt weitere Referenzquerschnitte des Speicherarrays 200, die in späteren Zeichnungen verwendet werden. Der Querschnitt A-A' liegt entlang der Längsachsen der leitfähigen Leitungen 72 und in einer Richtung, die z.B. parallel zu der Richtung des Stromflusses über die OS-Schicht 92 der Transistoren 204 verläuft. Der Querschnitt B-B' steht senkrecht zu dem Querschnitt A-A' und den Längsachsen der leitfähigen Leitungen 72. Der Querschnitt B-B' erstreckt sich durch die dielektrischen Materialien 98 und die dielektrischen Materialien 102. Der Querschnitt C-C' ist parallel zu dem Querschnitt B-B' und erstreckt sich durch die leitfähigen Leitungen 106. Der Querschnitt D-D' ist parallel zu dem Querschnitt A-A' und erstreckt sich durch die dielektrischen Materialien 102. Zwecks Übersichtlichkeit beziehen sich nachfolgende Zeichnungen auf diese Referenzquerschnitte.
  • 2 bis 35 sind Ansichten von Zwischenschritten bei der Herstellung des Speicherarrays 200 gemäß einigen Ausführungsformen. 2, 3, 4B, 5B, 6B, 7B, 8B, 9B, 10B, 11B, 12B, 15B, 24B, 25B, 26B und 36B sind entlang des Referenzquerschnitts A-A' in 1A dargestellt. 4C, 5C, 6C, 7C, 8C, 9C, 10C, 11C, 12C, 13B, 14B, 15C, 16B, 17B, 18B, 19B, 20B, 21B, 22B, 23B, 28, 29, 30, 31, 32, 33, 34 und 35 sind entlang des Referenzquerschnitts B-B' in 1A dargestellt. 22C, 23C, 24C, 25C, 26C und 36C sind entlang des Referenzquerschnitts C-C' in 1A dargestellt. 24D, 25D, 26D und 36D sind entlang des Referenzquerschnitts D-D' in 1A dargestellt. 4A, 5A, 6A, 7A, 8A, 9A, 10A, 11A, 12A, 13A, 14A, 15A, 16A, 17A, 18A, 19A, 20A, 21A, 22A, 23A, 24A, 25A, 26A, 27 und 36A zeigen Ansichten von oben nach unten. 26E und 36E zeigen perspektivische Ansichten.
  • In 2 wird ein Substrat 50 bereitgestellt. Das Substrat 50 kann ein Halbleitersubstrat sein, z.B. ein Bulk-Halbleiter, ein SOI-Substrat (silicon on insulator substrate) oder dergleichen, das dotiert (z.B. mit einem p-Typ- oder einem n-Typ-Dotierstoff) oder undotiert sein kann. Das Substrat 50 kann ein Integrierte-Schaltung-Die sein, wie z.B. ein Logik-Die, ein Speicher-Die, ein ASIC-Die oder dergleichen. Das Substrat 50 kann ein CMOS-Die (complementary metal oxide semiconductor die) sein und kann als ein CUA (CMOS under array) bezeichnet werden. Das Substrat 50 kann ein Wafer sein, z.B. ein Silizium-Wafer. Im Allgemeinen ist ein SOI-Substrat eine Schicht aus einem Halbleitermaterial, die auf einer Isolatorschicht gebildet wird. Die Isolatorschicht kann z.B. eine vergrabene Oxidschicht (BOX), eine Siliziumoxidschicht oder dergleichen sein. Die Isolatorschicht wird auf einem Substrat bereitgestellt, typischerweise auf einem Silizium- oder Glassubstrat. Andere Substrate, wie z.B. Mehrschicht- oder Gradientensubstrate, können ebenfalls verwendet werden. In einigen Ausführungsformen kann das Halbleitermaterial des Substrats 50 Silizium, Germanium, einen Verbindungshalbleiter einschließlich Siliziumkarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid, einen Legierungshalbleiter einschließlich Silizium-Germanium, Galliumarsenidphosphid, Aluminium-Indiumarsenid, Aluminium-Galliumarsenid, Gallium-Indiumarsenid, Gallium-Indiumphosphid und/oder Gallium-Indiumarsenidphosphid oder Kombinationen hiervon enthalten.
  • 2 zeigt ferner Schaltungen, die auf dem Substrat 50 gebildet werden können. Die Schaltungen umfassen Transistoren auf einer oberen Oberfläche des Substrats 50. Die Transistoren können Gatedielektrikumschichten 302 auf oberen Oberflächen des Substrats 50 und von Gateelektroden 304 auf den Gatedielektrikumschichten 302 aufweisen. Source/Drain-Bereiche 306 sind in dem Substrat 50 auf entgegengesetzten Seiten der Gatedielektrikumschichten 302 und der Gateelektroden 304 angeordnet. Gateabstandhalter 308 werden entlang Seitenwände der Gatedielektrikumschichten 302 gebildet und trennen die Source/Drain-Bereiche 306 um geeignete seitliche Abstände von den Gateelektroden 304. Die Transistoren können Finnen-Feldeffekttransistoren (FinFETs), Nanostrukturen (z.B. Nanoblättchen, Nanodraht, Gate-All-Around oder dergleichen), FETS (Nano-FETs), planare FETs oder dergleichen oder Kombinationen hiervon umfassen und können durch Gate-First-Prozesse oder Gate-Last-Prozesse gebildet werden.
  • Ein erstes ILD 310 umgibt und isoliert die Source/Drain-Bereiche 306, die Gatedielektrikumschichten 302 und die Gateelektroden 304, und ein zweites ILD 312 liegt über dem ersten ILD 310. Source/Drain-Kontakte 314 erstrecken sich durch das zweite ILD 312 und das ersten ILD 310 und sind elektrisch mit den Source/Drain-Bereichen 306 verbunden und Gate-Kontakte 316 erstrecken sich durch das zweite ILD 312 und sind elektrisch mit den Gateelektroden 304 verbunden. Eine Interconnect-Struktur 320, die eine oder mehrere gestapelte dielektrische Schichten 324 und leitfähige Merkmale 322 aufweist, welche in der einen oder den mehreren dielektrischen Schichten 324 gebildet sind, liegt über dem zweiten ILD 312, den Source/Drain-Kontakten 314 und den Gate-Kontakten 316. Die Interconnect-Struktur 320 kann elektrisch mit den Gate-Kontakten 316 und den Source/Drain-Kontakten 314 verbunden werden, um funktionale Schaltungen zu bilden. In einigen Ausführungsformen können die funktionalen Schaltungen, die durch die Interconnect-Struktur 320 gebildet werden, Logikschaltungen, Speicherschaltungen, Leseverstärker, Steuereinheit, I/O-Schaltungen, Bildsensorschaltungen oder Kombinationen hiervon umfassen. Obwohl in 2 Transistoren dargestellt sind, die auf dem Substrat 50 gebildet sind, können auch andere aktive Vorrichtungen (z.B. Dioden oder dergleichen) und/oder passive Vorrichtungen (z.B. Kondensatoren, Widerstände oder dergleichen) als ein Teil der funktionalen Schaltungen gebildet werden. Die Transistoren, die ILDs und die Interconnect-Struktur 320, die auf dem Substrat 50 gebildet werden, können in späteren Zeichnungen zwecks der Einfachheit und Klarheit nicht dargestellt sein. Das Substrat 50 zusammen mit den Transistoren (z.B. der Source/Drain-Bereiche 306, der Gatedielektrikumschichten 302 und der Gateelektroden 304), den Gateabstandhaltern 308, dem ersten ILD 310, dem zweiten ILD 312 und der Interconnect-Struktur 320 kann ein CUA (CMOS under array), ein Logik-Die oder dergleichen sein.
  • In 3 werden eine Ätzstoppschicht 51 und ein Mehrschichtstapel 58 über dem Substrat 50 gebildet. Obwohl die Ätzstoppschicht 51 in Kontakt mit dem Substrat 50 dargestellt ist, kann eine beliebige Anzahl von Zwischenschichten zwischen dem Substrat 50 und der Ätzstoppschicht 51 angeordnet werden. Beispielsweise können eine oder mehrere Zwischenschichten mit leitfähigen Merkmalen in isolierenden Schichten (z.B. Low-k-Dielektrikumschichten) zwischen dem Substrat 50 und der Ätzstoppschicht 51 angeordnet werden. In einigen Ausführungsformen können die leitfähigen Merkmale strukturiert werden, um Strom-, Masse- und/oder Signalleitungen für die aktiven Vorrichtungen auf dem Substrat 50 und/oder dem Speicherarray 200 bereitzustellen (siehe 1A und 1B).
  • Die Ätzstoppschicht 51 kann als eine Sperre für Ätzprozesse dienen, die anschließend auf darüberliegenden Schichten, wie z.B. den Schichten des Mehrschichtstapels 58, durchgeführt werden. Die Ätzstoppschicht 51 kann aus einem Material mit einer hohen Ätzselektivität gegenüber den Materialien des Mehrschichtstapels 58 gebildet werden, so dass der Mehrschichtstapel 58 geätzt werden kann, ohne die Ätzstoppschicht 51 dabei wesentlich zu ätzen. In einigen Ausführungsformen kann die Ätzstoppschicht 51 aus Siliziumnitrid, SiON, SiCON, SiC, SiOC, SiCxNy, SiOx, anderen Dielektrika, Kombinationen hiervon oder dergleichen gebildet werden und durch chemische Gasphasenabscheidung (CVD), Atomlagenabscheidung (ALD) oder dergleichen gebildet werden.
  • Der Mehrschichtstapel 58 umfasst abwechselnd Schichten von leitfähigen Schichten 54A-54D (zusammen als leitfähige Schichten 54 bezeichnet) und von dielektrischen Schichten 52A-52E (zusammen als dielektrische Schichten 52 bezeichnet). Die leitfähigen Schichten 54 können in nachfolgenden Schritten strukturiert werden, um leitfähige Leitungen 72 zu definieren (z.B. Wortleitungen). Die leitfähigen Schichten 54 können leitfähige Materialien enthalten, wie z.B. Kupfer, Titan, Titannitrid, Tantal, Tantalnitrid, Wolfram, Ruthenium, Aluminium, Kobalt, Silber, Gold, Nickel, Chrom, Hafnium, Platin, Kombinationen hiervon oder dergleichen. Die dielektrischen Schichten 52 können isolierende Materialien wie Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, Kombinationen hiervon oder dergleichen enthalten. Die leitfähigen Schichten 54 und die dielektrischen Schichten 52 können jeweils z.B. durch CVD, ALD, physikalische Gasphasenabscheidung (PVD), plasmaunterstützte CVD (PECVD) oder dergleichen gebildet werden. Obwohl 3 eine bestimmte Anzahl der leitfähigen Schichten 54 und der dielektrischen Schichten 52 zeigt, können andere Ausführungsformen eine andere Anzahl von leitfähigen Schichten 54 und dielektrischen Schichten 52 aufweisen.
  • 4A bis 10C zeigen die Strukturierung des Mehrschichtstapels 58 zu einer Treppenstruktur 68 (siehe 10A bis 10C). In 4A bis 4C wird eine strukturierte Hartmaske 57 über dem Mehrschichtstapel 58 gebildet. Die strukturierte Hartmaske 57 kann als eine Maske für das Ätzen des Mehrschichtstapels 58 dienen, um die Treppenstruktur 68 in ausgewählten Bereichen des Mehrschichtstapels 58 zu bilden. In einigen Ausführungsformen können die ausgewählten Bereiche des Mehrschichtstapels 58 den Positionen der anschließend gebildeten Treppenstruktur 68 entsprechen. Eine Hartmaskenschicht (nicht gesondert abgebildet) kann auf einer oberen Oberfläche der dielektrischen Schicht 52E abgeschieden werden. Die Hartmaskenschicht kann durch CVD, ALD oder dergleichen abgeschieden werden. Die Hartmaskenschicht kann dann durch einen Lithographieprozess strukturiert werden, um die strukturierte Hartmaske 57 zu bilden. Die Hartmaskenschicht kann amorphes Silizium (a-Si), Siliziumkarbid (SiC), Siliziumoxikarbid (SiOC), Siliziumoxycarbonitrid (SiOCN), Siliziumcarbonitrid (SiCN), ein High-k-Dielektrikummaterial, Kombinationen oder Mehrfachschichten hiervon oder dergleichen enthalten.
  • Wie in 4A dargestellt, kann die strukturierte Hartmaske 57 so strukturiert werden, dass sie eine erste Öffnung 59A, die einen ersten Abschnitt der dielektrischen Schicht 52E freilegt, und eine zweite Öffnung 59B aufweist, die einen zweiten Abschnitt der dielektrischen Schicht 52E freilegt. Die erste Öffnung 59A kann so gebildet werden, dass sie sich von einem ersten Rand E1 und einem zweiten Rand E2 der Struktur aus erstreckt, und die zweite Öffnung 59B kann so gebildet werden, dass sie sich von einem dritten Rand E3 und einem vierten Rand E4, die dem ersten Rand E1 und dem zweiten Rand E2 gegenüberliegen, der Struktur aus erstreckt. Wie in 4A dargestellt, können die erste Öffnung 59A und die zweite Öffnung 59B in einer Richtung parallel zu dem zweiten Rand E2 und dem vierten Rand E4 versetzt (staggered) sein. Die Treppenstruktur 68 wird anschließend durch Strukturierung durch die erste Öffnung 59A und die zweite Öffnung 59B gebildet. Die Bildung der ersten Öffnung 59A und der zweiten Öffnung 59B in der versetzten Konfiguration wie in 4A ermöglicht es, die Treppenstruktur 68 mit einer versetzten Konfiguration zu bilden. Dadurch können Verbindungen zwischen den leitfähigen Schichten 54A-54D und Schaltungen auf dem darunterliegenden Substrat 50 nahe (proximal zu) dem zweiten Rand E2 und dem vierten Rand E4 hergestellt werden, mit Platzeinsparungen im Vergleich zu Vorrichtungen, die Treppenstrukturen aufweisen, welche sich über die Länge des zweiten Randes E2 und des vierten Randes E4 erstrecken. Der Einsatz der strukturierten Hartmaske 57 ermöglicht es ferner, dass die Strukturierung und das Trimmen eines Photoresists (wie z.B. des Photoresists 56 wie nachstehend mit Bezug auf 5A bis 9C erläutert), das anschließend über der strukturierten Hartmaske 57 gebildet wird, vereinfacht werden, trägt dazu bei, Abschnitte des Mehrschichtstapels 58 vor unerwünschtem Ätzen zu schützen, und verbessert die Genauigkeit der Strukturierung der Treppenstruktur 68. Dadurch werden die Kosten gesenkt, Vorrichtungsdefekte reduziert und die Vorrichtungsleistung verbessert.
  • 4A zeigt weitere Referenzquerschnitte, die in nachfolgenden Zeichnungen verwendet werden. Der Querschnitt A-A' verläuft durch die erste Öffnung 59A entlang der Längsachsen der nachfolgend gebildeten leitfähigen Leitungen (z.B. der leitfähigen Leitungen 72 wie nachstehend mit Bezug auf 14A und 14B erläutert). Der Querschnitt B-B' verläuft durch die zweite Öffnung 59B in einer Richtung senkrecht zu dem Querschnitt A-A'.
  • In 5A bis 5C wird ein Photoresist 56 über dem Mehrschichtstapel 58 und der strukturierten Hartmaske 57 gebildet. Das Photoresist 56 kann durch eine Aufschleuder-Technik gebildet werden und durch akzeptable Photolithographie-Techniken strukturiert werden. Die Strukturierung des Photoresists 56 kann den Mehrschichtstapel 58 in einem Bereich 60 freilegen, während die restlichen Abschnitte des Mehrschichtstapels 58 maskiert werden. Beispielsweise kann eine oberste Schicht des Mehrschichtstapels 58 (z.B. die dielektrische Schicht 52E) in dem Bereich 60 freigelegt werden.
  • In 6A bis 6C sind die freigelegten Abschnitte des Mehrschichtstapels 58 in dem Bereich 60 unter Verwendung des Photoresists 56 als eine Maske geätzt. Das Ätzen kann durch jeden akzeptablen Ätzprozess erfolgen, wie z.B. Nass- oder Trockenätzen, RIE, NBE oder dergleichen oder einer Kombination hiervon. Das Ätzen kann anisotrop sein. Das Ätzen kann Abschnitte der dielektrischen Schicht 52E und der leitfähigen Schicht 54D in dem Bereich 60 entfernen und eine Öffnung 61 definieren. Da die dielektrische Schicht 52E und die leitfähige Schicht 54D voneinander verschiedene Materialzusammensetzungen aufweisen, können die Ätzmittel, die zum Entfernen freigelegter Abschnitte dieser Schichten verwendet werden, unterschiedlich sein. In einigen Ausführungsformen dient die leitfähige Schicht 54D als eine Ätzstoppschicht, während die dielektrische Schicht 52E geätzt wird, und die dielektrische Schicht 52D dient als eine Ätzstoppschicht, während die leitfähige Schicht 54D geätzt wird. Folglich können die Abschnitte der dielektrischen Schicht 52E und der leitfähigen Schicht 54D selektiv entfernt werden, ohne die restlichen Schichten des Mehrschichtstapels 58 zu entfernen, und die Öffnung 61 kann bis zu einer gewünschten Tiefe erweitert werden. Alternativ kann ein zeitgesteuerter Ätzprozess verwendet werden, um das Ätzen der Öffnung 61 zu stoppen, nachdem die Öffnung 61 eine gewünschte Tiefe erreicht hat. In der resultierenden Struktur wird die dielektrische Schicht 52D in dem Bereich 60 freigelegt.
  • In 7A bis 7C wird das Photoresist 56 getrimmt, um zusätzliche Abschnitte des Mehrschichtstapels 58 freizulegen. Das Photoresist 56 kann durch akzeptable Photolithographische-Techniken getrimmt werden. Als ein Ergebnis des Trimmens wird die Breite des Photoresists 56 reduziert und Abschnitte des Mehrschichtstapels 58 in dem Bereich 60 und einem Bereich 62 werden freigelegt. Beispielsweise können obere Oberflächen der dielektrischen Schicht 52E in dem Bereich 62 und obere Oberflächen der dielektrischen Schicht 52D in dem Bereich 60 freigelegt werden.
  • Freigelegte Abschnitte des Mehrschichtstapels 58 können dann unter Verwendung des Photoresists 56 als eine Maske geätzt werden. Das Ätzen kann jeder geeignete Ätzprozess sein, wie z.B. Nass- oder Trockenätzen, RIE, NBE oder dergleichen oder eine Kombination hiervon. Der Ätzprozess kann anisotrop sein. Das Ätzen kann die Öffnung 61 weiter in den Mehrschichtstapel 58 erweitern. Da die dielektrischen Schichten 52 und die leitfähigen Schichten 54 voneinander verschiedene Materialzusammensetzungen aufweisen, können die Ätzmittel, die zum Entfernen freigelegter Abschnitte dieser Schichten verwendet werden, unterschiedlich sein. In einigen Ausführungsformen dienen die leitfähigen Schichten 54 als Ätzstoppschichten, während die dielektrischen Schichten 52 geätzt werden, und die dielektrischen Schichten 52 dienen als Ätzstoppschichten, während die leitfähigen Schichten 54 geätzt werden. Folglich können die Abschnitte der dielektrischen Schichten 52 und der leitfähigen Schichten 54 selektiv entfernt werden, ohne die restlichen Schichten des Mehrschichtstapels 58 zu entfernen, und die Öffnung 61 kann bis zu einer gewünschten Tiefe erweitert werden. Alternativ können zeitgesteuerte Ätzprozesse verwendet werden, um das Ätzen der Öffnung 61 zu stoppen, nachdem die Öffnung 61 eine gewünschte Tiefe erreicht hat. Ferner dienen ungeätzte Abschnitte der dielektrischen Schichten 52 und der leitfähigen Schichten 54 während des Ätzprozesses als Masken für darunterliegende Schichten und folglich kann eine vorherige Struktur der dielektrischen Schicht 52E und der leitfähigen Schicht 54D (siehe 6A bis 6C) auf die darunterliegende dielektrische Schicht 52D und die darunterliegende leitfähige Schicht 54C übertragen werden. In der resultierenden Struktur wird die dielektrische Schicht 52D in dem Bereich 62 freigelegt und die dielektrische Schicht 52C wird in dem Bereich 60 freigelegt.
  • In 8A bis 8C wird das Photoresist 56 getrimmt, um zusätzliche Abschnitte des Mehrschichtstapels 58 freizulegen. Das Photoresist 56 kann durch akzeptable Photolithographie-Techniken getrimmt werden. Als ein Ergebnis des Trimmens wird die Breite des Photoresists 56 reduziert und Abschnitte des Mehrschichtstapels 58 in dem Bereich 60, dem Bereich 62 und einem Bereich 64 werden freigelegt. Beispielsweise können die oberen Oberflächen der dielektrischen Schicht 52E in dem Bereich 64, die oberen Oberflächen der dielektrischen Schicht 52D in dem Bereich 62 und die oberen Oberflächen der dielektrischen Schicht 52C in dem Bereich 60 freigelegt werden.
  • Freigelegte Abschnitte des Mehrschichtstapels 58 können dann unter Verwendung des Photoresists 56 als eine Maske geätzt werden. Das Ätzen kann jeder geeignete Ätzprozess sein, wie z.B. Nass- oder Trockenätzen, RIE, NBE oder dergleichen oder eine Kombination hiervon. Der Ätzprozess kann anisotrop sein. Das Ätzen kann die Öffnung 61 weiter in den Mehrschichtstapel 58 erweitern. Da die dielektrischen Schichten 52 und die leitfähigen Schichten 54 voneinander verschiedene Materialzusammensetzungen aufweisen, können die Ätzmittel, die zum Entfernen freigelegter Abschnitte dieser Schichten verwendet werden, unterschiedlich sein. In einigen Ausführungsformen dienen die leitfähigen Schichten 54 als Ätzstoppschichten, während die dielektrischen Schichten 52 geätzt werden, und die dielektrischen Schichten 52 dienen als Ätzstoppschichten, während die leitfähigen Schichten 54 geätzt werden. Folglich können die Abschnitte der dielektrischen Schichten 52 und der leitfähigen Schichten 54 selektiv entfernt werden, ohne die restlichen Schichten des Mehrschichtstapels 58 zu entfernen, und die Öffnung 61 kann bis zu einer gewünschten Tiefe erweitert werden. Alternativ können zeitgesteuerte Ätzprozesse verwendet werden, um das Ätzen der Öffnung 61 zu stoppen, nachdem die Öffnung 61 eine gewünschte Tiefe erreicht hat. Ferner dienen ungeätzte Abschnitte der dielektrischen Schichten 52 und der leitfähigen Schichten 54 während des Ätzprozesses als Masken für darunterliegende Schichten und folglich kann eine vorherige Struktur der dielektrischen Schicht 52E, der leitfähigen Schicht 54D, der dielektrischen Schicht 52D und der leitfähigen Schicht 54C (siehe 7A bis 7C) auf die darunterliegende dielektrische Schicht 52C, die darunterliegende leitfähige Schicht 54B, die darunterliegende dielektrische Schicht 52D und die darunterliegende leitfähige Schicht 54C übertragen werden. In der resultierenden Struktur wird die dielektrische Schicht 52D in dem Bereich 64 freigelegt, die dielektrische Schicht 52C in dem Bereich 62 freigelegt und die dielektrische Schicht 52B in dem Bereich 60 freigelegt.
  • In 9A bis 9C wird das Photoresist 56 getrimmt, um zusätzliche Abschnitte des Mehrschichtstapels 58 freizulegen. Das Photoresist 56 kann durch akzeptable Photolithographie-Techniken getrimmt werden. Als ein Ergebnis des Trimmens wird die Breite des Photoresists 56 reduziert und Abschnitte des Mehrschichtstapels 58 in dem Bereich 60, dem Bereich 62, dem Bereich 64 und einem Bereich 66 werden freigelegt. Beispielsweise können die oberen Oberflächen der dielektrischen Schicht 52E in dem Bereich 66, die oberen Oberflächen der dielektrischen Schicht 52D in dem Bereich 64, die oberen Oberflächen der dielektrischen Schicht 52C in dem Bereich 62 und die oberen Oberflächen der dielektrischen Schicht 52B in dem Bereich 60 freigelegt werden.
  • Freigelegte Abschnitte des Mehrschichtstapels 58 können dann unter Verwendung des Photoresists 56 als eine Maske geätzt werden. Das Ätzen kann jeder geeignete Ätzprozess sein, wie z.B. Nass- oder Trockenätzen, RIE, NBE oder dergleichen oder eine Kombination hiervon. Der Ätzprozess kann anisotrop sein. Das Ätzen kann die Öffnung 61 weiter in den Mehrschichtstapel 58 erweitern. Da die dielektrischen Schichten 52 und die leitfähigen Schichten 54 voneinander verschiedene Materialzusammensetzungen aufweisen, können die Ätzmittel, die zum Entfernen freigelegter Abschnitte dieser Schichten verwendet werden, unterschiedlich sein. In einigen Ausführungsformen dienen die leitfähigen Schichten 54 als Ätzstoppschichten, während die dielektrischen Schichten 52 geätzt werden. Folglich können die Abschnitte der dielektrischen Schichten 52 selektiv entfernt werden, ohne die restlichen Schichten des Mehrschichtstapels 58 zu entfernen, und die Öffnung 61 kann bis zu einer gewünschten Tiefe erweitert werden. Alternativ können zeitgesteuerte Ätzprozesse verwendet werden, um das Ätzen der Öffnung 61 zu stoppen, nachdem die Öffnung 61 eine gewünschte Tiefe erreicht hat. Ferner dienen ungeätzte Abschnitte der dielektrischen Schichten 52 und der leitfähigen Schichten 54 während des Ätzprozesses als Masken für darunterliegende Schichten und folglich kann eine vorherige Struktur der dielektrischen Schicht 52E, der leitfähigen Schicht 54D, der dielektrischen Schicht 52D, der leitfähigen Schicht 54C, der dielektrischen Schicht 52C und der leitfähigen Schicht 54B (siehe 8A bis 8C) auf die darunterliegende dielektrische Schicht 52B, die darunterliegende dielektrische Schicht 52C und die darunterliegende dielektrische Schicht 52D übertragen werden. In der resultierenden Struktur werden die leitfähige Schicht 54A in dem Bereich 60 freigelegt, die leitfähige Schicht 54B in dem Bereich 62 freigelegt, die leitfähige Schicht 54C in dem Bereich 64 freigelegt und die leitfähige Schicht 54D in dem Bereich 66 freigelegt.
  • In 10A bis 10C kann das Photoresist 56 entfernt werden, z.B. durch einen akzeptablen Veraschungs- oder Nassabzugsprozess. Somit wird eine Treppenstruktur 68 gebildet. Die Treppenstruktur 68 weist einen Stapel von abwechselnden Schichten der dielektrischen Schichten 52 und der leitfähigen Schichten 54 auf. Wie in 10A bis 10C dargestellt, ermöglicht es die Bildung der Treppenstruktur 68, dass Abschnitte jeder der leitfähigen Schichten 54A-54D von den darüberliegenden leitfähigen Schichten 54 und dielektrischen Schichten 52 freigelegt sind. Somit können in nachfolgenden Verarbeitungsschritten leitfähige Kontakte von oberhalb der Treppenstruktur 68 zu jeder der leitfähigen Schichten 54 hergestellt werden.
  • Wie in 10A dargestellt, umfasst die Treppenstruktur 68 einen ersten Abschnitt 68A und einen zweiten Abschnitt 68B, der dem ersten Abschnitt 68A gegenüberliegt. Der erste Abschnitt 68A kann in einer ersten Ecke des Speicherarrays 200 angeordnet werden und der zweite Abschnitt 68B kann in einer zweiten Ecke des Speicherarrays 200 gegenüber (z.B. schrä gegenüber) der ersten Ecke angeordnet werden. Die strukturierte Hartmaskenschicht 57 kann eine dritte Ecke des Speicherarrays 200 zwischen der ersten Ecke und der zweiten Ecke und eine vierte Ecke des Speicherarrays 200 gegenüber (z.B. schräg gegenüber) der dritten Ecke abdecken. Der erste Abschnitt 68A erstreckt sich nur teilweise entlang des zweiten Randes E2 des Speicherarrays 200 und der zweite Abschnitt 68B erstreckt sich nur teilweise entlang des vierten Randes E4 des Speicherarrays 200. Die leitfähigen Schichten 54 können anschließend geätzt werden, um leitfähige Leitungen zu bilden (z.B. Wortleitungen, wie die leitfähigen Leitungen 72 wie nachstehend mit Bezug auf 14A und 14B erläutert). Die Bildung der Treppenstruktur einschließlich des ersten Abschnitts 68A und des zweiten Abschnitts 68B, die sich teilweise entlang des zweiten Randes E2 und des vierten Randes E4 erstrecken, ermöglicht es, Verbindungen (wie die leitfähigen Kontakte 122 wie nachstehend mit Bezug auf 26A bis 26E erläutert) zu jeder der leitfähigen Leitungen herzustellen und dabei eine minimale Grundfläche des Speicherarrays 200 einzunehmen. Dadurch kann die Vorrichtungsdichte erhöht werden. In 4A bis 10C ist eine Seitenwand der strukturierten Hartmaske 57, die den zweiten Abschnitt 68B der Treppenstruktur 68 definiert, versetzt gegenüber einer Seitenwand der strukturierten Hartmaske 57 dargestellt, die den ersten Abschnitt 68A der Treppenstruktur 68 definiert. Allerdings, wie durch die gestrichelte Linie in 10A dargestellt, können die Seitenwände der strukturierten Hartmaske 57, die den ersten Abschnitt 68A und den zweiten Abschnitt 68B der Treppenstruktur 68 definieren, ausgerichtet sein.
  • Die leitfähigen Schichten 54 können außerhalb des ersten Abschnitts 68A und des zweiten Abschnitts 68B der Treppenstruktur 68 durchgehend sein. Als solche können sich leitfähige Leitungen, die aus Abschnitten der leitfähigen Schichten 54 gebildet werden, welche sich in den ersten Abschnitt 68A erstrecken, zu dem vierten Rand E4 erstrecken, und leitfähige Leitungen, die aus Abschnitten der leitfähigen Schichten 54 gebildet werden, welche sich in den zweiten Abschnitt 68B erstrecken, können sich zu dem zweiten Rand E2 erstrecken. Wie in 10B dargestellt, können Ränder der leitfähigen Schichten 54 und der dielektrischen Schichten 52, die dem ersten Abschnitt 68A der Treppenstruktur 68 gegenüberliegen, an Ränder der Ätzstoppschicht 51 und des Substrats 50 angrenzen. Wie in 10C dargestellt, können Ränder der leitfähigen Schichten 54 und der dielektrischen Schichten 52, die dem zweiten Abschnitt 68B der Treppenstruktur 68 gegenüberliegen, an Ränder der Ätzstoppschicht 51 und des Substrats 50 angrenzen.
  • In 11A bis 11C wird ein Zwischenmetall-Dielektrikum (inter metal dielectirc, IMD) 70 über dem Mehrschichtstapel 58 abgeschieden. Das IMD 70 kann aus einem dielektrischen Material gebildet werden und durch jedes geeignete Verfahren wie CVD, PECVD, fließfähige CVD (FCVD) oder dergleichen abgeschieden werden. Die dielektrischen Materialien können Phosphorsilikatglas (PSG), Borosilikatglas (BSG), bordotiertes Phosphorsilikatglas (BPSG), undotiertes Silikatglas (USG) oder dergleichen enthalten. In einigen Ausführungsformen kann das IMD 70 ein Oxid (z.B. Siliziumoxid oder dergleichen), ein Nitrid (z.B. Siliziumnitrid oder dergleichen), eine Kombination hiervon oder dergleichen enthalten. Andere dielektrische Materialien, hergestellt durch jedes akzeptable Verfahren, können verwendet werden. Das IMD 70 erstreckt sich entlang Seitenwände der leitfähigen Schichten 54B-54D, Seitenwände der dielektrischen Schichten 52B-52E, Seitenwände der strukturierten Hartmaske 57, oberer Oberflächen der leitfähigen Schichten 54A-54D und oberer Oberflächen der strukturierten Hartmaske 57.
  • In 12A bis 12C wird ein Entfernungsprozess an dem IMD 70 und der Hartmaske 57 angewendet, um überschüssiges Material über dem Mehrschichtstapel 58 zu entfernen. In einigen Ausführungsformen kann ein Planarisierungsprozess wie z.B. ein chemischmechanisches Planarisierungsprozess (CMP-Prozess), ein Rückätzungsprozess, eine Kombination hiervon oder dergleichen verwendet werden. In der Ausführungsform wie in 12A bis 12C dargestellt kann die Hartmaske 57 vollständig entfernt werden. Der Planarisierungsprozess legt den Mehrschichtstapel 58 frei, so dass eine obere Oberfläche des Mehrschichtstapels 58 (z.B. der dielektrischen Schicht 52E) nach Abschluss des Planarisierungsprozesses bündig mit den oberen Oberflächen des IMD 70 ist.
  • In 13A bis 15B werden die Gräben 86 im Mehrschichtstapel 58 gebildet, wodurch die leitfähigen Leitungen 72 definiert werden. Die leitfähigen Leitungen 72 können den Wortleitungen in dem Speicherarray 200 entsprechen und die leitfähigen Leitungen 72 können Gateelektroden für die resultierenden Transistoren 204 des Speicherarrays 200 bilden (siehe 1A und 1B). In 13A bis 15B stellen die mit „A“ endenFIG. Top-Down-Ansichten und die mit „B“ endenFIG. Querschnittsansichten entlang des Referenzquerschnitts B-B' 1A dar.
  • In 13A und 13B wird eine Hartmaske 80 über dem Mehrschichtstapel 58 abgeschieden. Die Hartmaske 80 kann z.B. Siliziumnitrid, Siliziumoxynitrid oder dergleichen enthalten, das durch CVD, PVD, ALD, PECVD oder dergleichen abgeschieden werden kann. Die Hartmaske 80 kann durch eine Aufschleuder-Technik gebildet werden und durch akzeptable Photolithographie-Techniken strukturiert werden. Ein Photoresist 82 wird über der Hartmaske 80 gebildet und strukturiert. Das Photoresist 82 kann strukturiert werden, um Gräben 86 zu bilden, die Abschnitte einer oberen Oberfläche der Hartmaske 80 freilegen.
  • In 14A und 14B wird eine Struktur des Photoresists 82 durch einen akzeptablen Ätzprozess wie Nass- oder Trockenätzen, RIE, NBE oder dergleichen oder einer Kombination hiervon auf die Hartmaske 80 übertragen. Das Ätzen kann anisotrop sein. Das Ätzen kann obere Oberflächen des Mehrschichtstapels 58 freilegen, wie z.B. die obere Oberfläche der dielektrischen Schicht 52E. Somit werden die Gräben 86 auf die Hartmaske 80 übertragen. In 14A und 14B kann ferner das Photoresist 82 durch einen akzeptablen Prozess entfernt werden, wie z.B. einen Nassätzprozess, einen Trockenätzprozess, eine Kombination hiervon oder dergleichen.
  • In 15A bis 15C wird eine Struktur der Hartmaske 80 durch einen oder mehrere akzeptabler Ätzprozesse wie Nass- oder Trockenätzen, RIE, NBE, oder dergleichen oder einer Kombination hiervon auf den Mehrschichtstapel 58 übertragen. Die Ätzprozesse können anisotrop sein. So werden die Gräben 86 durch den Mehrschichtstapel 58 erweitert. Die Gräben 86 können obere Oberflächen der Ätzstoppschicht 51 freilegen. Die leitfähigen Leitungen 72A-72D (z.B. Wortleitungen, die zusammenfassend als leitfähige Leitungen 72 bezeichnet werden) werden durch Ätzen der Gräben 86 aus den leitfähigen Schichten 54A-54D gebildet. Genauer gesagt können benachbarte leitfähigen Leitungen 72 durch Ätzen der Gräben 86 durch die leitfähigen Schichten 54 voneinander getrennt werden. Die leitfähigen Leitungen 72 können außerhalb des ersten Abschnitts 68A und des zweiten Abschnitts 68B der Treppenstruktur 68 durchgehend sein. Die leitfähigen Leitungen 72, die aus Abschnitten der leitfähigen Schichten 54 gebildet werden, welche sich in den ersten Abschnitt 68A erstrecken, können sich zu dem vierten Rand E4 erstrecken, und die leitfähigen Leitungen 72, die aus Abschnitten der leitfähigen Schichten 54 gebildet werden, welche sich in den zweiten Abschnitt 68B erstrecken, können sich zu dem zweiten Rand E2 erstrecken. In 15A bis 15C kann die Hartmaske 80 ferner durch einen akzeptablen Prozess entfernt werden, wie z.B. einen Nassätzprozess, einen Trockenätzprozess, ein Planarisierungsprozess, Kombinationen hiervon oder dergleichen.
  • Gegenüberliegende Endflächen der leitfähigen Leitungen 72A und der dielektrischen Schicht 52A können an den zweiten Rand E2 und den vierten Rand E4 des IMD 70 angrenzen. Die ersten Enden der leitfähigen Leitungen 72B-72D und der dielektrischen Schichten 52B-52E in dem ersten Abschnitt 68A und in dem zweiten Abschnitt 68B der Treppenstruktur 68 können das IMD 70 und gegenüberliegende zweite Enden derselben leitfähigen Leitungen 72B-72D kontaktieren und die dielektrischen Schichten 52B-52E können an das gegenüberliegende IMD 70 angrenzen. Dies trägt zur Maximierung der Nutzung der verfügbaren Fläche in dem Speicherarray 200 bei, da entlang der Endflächen der leitfähigen Leitungen 72A und der dielektrischen Schicht 52A keine zusätzliche Fläche von dem IMD eingenommen wird und die Speicherzellen 202 entlang der Längen der leitfähigen Leitungen 72 und der dielektrischen Schichten 52 außerhalb des ersten Abschnitts 68A und des zweiten Abschnitts 68B der Treppenstruktur 68 gebildet werden können.
  • 16A bis 19B zeigen die Bildung und Strukturierung von Kanalbereichen für die Transistoren 204 (siehe 1A und 1B) in den Gräben 86. In 16A und 16B werden ein Speicherfilm 90, eine OS-Schicht 92 und eine erste dielektrische Schicht 98A in den Gräben 86 abgeschieden. Der Speicherfilm 90 kann in den Gräben 86 entlang Seitenwände der leitfähigen Leitungen 72, der dielektrischen Schichten 52 und der IMD 70 sowie entlang der oberen Oberflächen der dielektrischen Schicht 52E, der Ätzstoppschicht 51 und der IMD 70 konform abgeschieden werden. Der Speicherfilm 90 kann durch CVD, PVD, ALD, PECVD oder dergleichen abgeschieden werden.
  • Der Speicherfilm 90 kann Gatedielektrika für die Transistoren 204 liefern, die in dem Speicherarray 200 gebildet sind. Der Speicherfilm 90 kann ein Material enthalten, das in der Lage ist, durch Anlegen einer geeigneten Spannungsdifferenz über den Speicherfilm 90 zwischen zwei verschiedenen Polarisationsrichtungen umzuschalten. Der Speicherfilm 90 kann ein hoch-k-dielektrisches Material enthalten, wie z.B. ein hafniumbasiertes (Hf-basiertes) dielektrisches Material oder dergleichen. In einigen Ausführungsformen enthält der Speicherfilm 90 ein ferroelektrisches Material (FE-Material) wie Hafniumoxid, Hafniumzirkoniumoxid, siliziumdotiertem Hafniumoxid oder dergleichen. In einigen Ausführungsformen kann der Speicherfilm 90 verschiedene ferroelektrische Materialien oder verschiedene Arten von Speichermaterialien enthalten. In einigen Ausführungsformen kann der Speicherfilm 90 eine mehrschichtige Speicherstruktur sein, die eine SiNx-Schicht zwischen zwei SiOx-Schichten aufweist (z.B. eine ONO-Struktur).
  • Die OS-Schicht 92 wird konform in den Gräben 86 über dem Speicherfilm 90 abgeschieden. Die OS-Schicht 92 enthält Materialien, die geeignet sind, Kanalbereiche für die Transistoren 204 bereitzustellen (siehe 1A und 1B). Beispielsweise kann die OS-Schicht 92 Zinkoxid (ZnO), Indium-Wolframoxid (InWO), Indium-Gallium-Zinkoxid (InGaZnO, IGZO), Indium-Zinkoxid (InZnO), Indium-Zinnoxid (ITO), polykristallines Silizium (Poly-Si), Silizium (Si), amorphes Silizium (a-Si), Kombinationen hiervon oder dergleichen enthalten. Die OS-Schicht 92 kann durch CVD, PVD, ALD, PECVD oder dergleichen abgeschieden werden. Die OS-Schicht 92 kann sich entlang Seitenwände und unteren Oberflächen der Gräben 86 über dem Speicherfilm 90 erstrecken.
  • Die erste dielektrische Schicht 98A wird in den Gräben 86 über der OS-Schicht 92 abgeschieden. Die erste dielektrische Schicht 98A kann z.B. Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid oder dergleichen enthalten, das durch CVD, PVD, ALD, PECVD oder dergleichen abgeschieden werden kann. Die erste dielektrische Schicht 98A kann sich entlang Seitenwände und unteren Oberflächen der Gräben 86 über der OS-Schicht 92 erstrecken. Wie nachstehend mit Bezug auf 17A und 17B erläutert, kann die erste dielektrische Schicht 98A anschließend strukturiert werden und als eine Maske zum Ätzen der darunter liegenden OS-Schicht 92 verwendet werden.
  • In 17A und 17B werden die unteren Abschnitte der ersten dielektrischen Schicht 98A und der OS-Schicht 92 in den Gräben 86 entfernt. Die unteren Abschnitte der ersten dielektrischen Schicht 98A können durch eine Kombination von Photolithographie und Ätzen entfernt werden. Das Ätzen kann jeder akzeptable Ätzprozess sein, wie z.B. Nass- oder Trockenätzen, RIE, NBE oder dergleichen oder eine Kombination hiervon. Das Ätzen kann anisotrop sein.
  • Die erste dielektrische Schicht 98A kann dann als eine Ätzmaske verwendet werden, um durch die unteren Abschnitte der OS-Schicht 92 in den Gräben 86 zu ätzen. Das Ätzen kann durch jeden akzeptablen Ätzprozess erfolgen, wie z.B. Nass- oder Trockenätzen, RIE, NBE, oder dergleichen oder einer Kombination hiervon. Das Ätzen kann anisotrop sein. Das Ätzen der OS-Schicht 92 kann Abschnitte des Speicherfilms 90 auf den unteren Oberflächen der Gräben 86 freilegen. Somit können Abschnitte der OS-Schicht 92 auf gegenüberliegenden Seitenwänden der Gräben 86 voneinander getrennt werden, was die Isolierung zwischen den Speicherzellen 202 des Speicherarrays 200 verbessert (siehe 1A und 1B).
  • In einigen Ausführungsformen (nicht gesondert dargestellt) kann dann die OS-Schicht 92 als eine Ätzmaske verwendet werden, um durch die unteren Abschnitte des Speicherfilms 90 in den Gräben 86 zu ätzen. Das Ätzen kann durch jeden akzeptablen Ätzprozess erfolgen, wie z.B. Nass- oder Trockenätzen, RIE, NBE, oder dergleichen oder eine Kombination hiervon. Das Ätzen kann anisotrop sein. Das Ätzen des Speicherfilms 90 kann Abschnitte der Ätzstoppschicht 51 auf den unteren Oberflächen der Gräben 86 freilegen. Somit können Abschnitte des Speicherfilms 90 auf gegenüberliegenden Seitenwänden der Gräben 86 voneinander getrennt werden, was die Isolierung zwischen den Speicherzellen 202 des Speicherarrays 200 weiter verbessert (siehe 1A und 1B).
  • In 18A und 18B werden zusätzliche dielektrische Materialien 98B abgeschieden, um die verbleibenden Abschnitte der Gräben 86 zu füllen. Die zusätzlichen dielektrischen Materialien 98B können aus Materialien und durch Prozesse gebildet werden, die denen der ersten dielektrischen Schicht 98A gleich oder ähnlich sind. Die zusätzlichen dielektrischen Materialien 98B und die erste dielektrische Schicht 98A können zusammen als dielektrische Materialien 98 bezeichnet werden.
  • In 19A und 19B wird ein Entfernungsprozess an den dielektrischen Materialien 98, der OS-Schicht 92 und dem Speicherfilm 90 angewendet, um überschüssiges Material über dem Mehrschichtstapel 58 zu entfernen. In einigen Ausführungsformen kann ein Planarisierungsprozess wie ein CMP, ein Rückätzungsprozess, Kombinationen hiervon oder dergleichen verwendet werden. Der Planarisierungsprozess legt den Mehrschichtstapel 58 und das IMD 70 frei, so dass die oberen Oberflächen des Mehrschichtstapels 58 (z.B. der dielektrischen Schicht 52E), des IMD 70, des Speicherfilms 90, der OS-Schicht 92 und der dielektrischen Materialien 98 nach Abschluss des Planarisierungsprozesses eben sind.
  • 20A bis 23C zeigen die Zwischenschritte bei der Herstellung von dielektrischen Materialien 102, leitfähigen Leitungen 106 (z.B. Bitleitungen) und leitfähigen Leitungen 108 (z.B. Source-Leitungen) in dem Speicherarray 200. Die leitfähigen Leitungen 106 und die leitfähigen Leitungen 108 können sich in einer Richtung senkrecht zu den leitfähigen Leitungen 72 erstrecken, so dass einzelne Speicherzellen 202 des Speicherarrays 200 für Lese- und Schreibvorgänge ausgewählt werden können.
  • In 20A und 20B werden die Gräben 100 durch die dielektrischen Materialien 98 und die OS-Schicht 92 strukturiert. Die Gräben 100 können in den dielektrischen Materialien 98 und der OS-Schicht 92 durch eine Kombination von Photolithographie und Ätzen strukturiert werden. Das Ätzen kann jeder akzeptable Ätzprozess sein, wie z.B. Nass- oder Trockenätzen, RIE, NBE usw. oder eine Kombination hiervon. Das Ätzen kann anisotrop sein. Die Gräben 100 können zwischen gegenüberliegenden Seitenwänden des Speicherfilms 90 angeordnet werden und die Gräben 100 können benachbarte Stapel der Speicherzellen 202 in dem Speicherarray 200 voneinander physisch trennen (siehe 1A). Die dielektrischen Materialien 98 und die OS-Schicht 92 können in dem ersten Abschnitt 68A und in dem zweiten Abschnitt 68B der Treppenstruktur 68 neben dem IMD 70, den leitfähigen Leitungen 72 und den dielektrischen Schichten 52 vollständig entfernt werden. Abschnitte der dielektrischen Materialien 98 und der OS-Schicht 92, die an den zweiten Abschnitt 68B der Treppenstruktur 68 in einer Richtung parallel zu dem zweiten Rand E2 und dem vierten Rand E4 angrenzen, können ebenfalls entfernt werden.
  • In einigen Ausführungsformen (nicht gesondert dargestellt) können die Gräben 100 auch durch den Speicherfilm 90 strukturiert werden. So können die Gräben 100 zwischen gegenüberliegenden Seitenwänden des Mehrschichtstapels 59 angeordnet werden und die Gräben 100 können benachbarte Stapel der Speicherzellen 202 in dem Speicherarray 200 voneinander physisch trennen (siehe 1A). Die dielektrischen Materialien 98, die OS-Schicht 92 und der Speicherfilm 90 können in dem ersten Abschnitt 68A und in dem zweiten Abschnitt 68B der Treppenstruktur 68 neben dem IMD 70, den leitfähigen Leitungen 72 und den dielektrischen Schichten 52 vollständig entfernt werden. Abschnitte der dielektrischen Materialien 98, der OS-Schicht 92 und des Speicherfilms 90, die an den zweiten Abschnitt 68B der Treppenstruktur 68 in einer Richtung parallel zu dem zweiten Rand E2 und dem vierten Rand E4 angrenzen, können ebenfalls entfernt werden.
  • In 21A und 21B werden dielektrische Materialien 102 abgeschieden und füllen die Gräben 100. Die dielektrischen Materialien 102 können z.B. Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid oder dergleichen enthalten, die durch CVD, PVD, ALD, PECVD oder dergleichen abgeschieden werden können. Die dielektrischen Materialien 102 können sich entlang Seitenwände und unterer Oberflächen der Gräben 100 über der OS-Schicht 92 erstrecken. Nach der Abscheidung kann ein Planarisierungsprozess (z.B. ein CMP, eine Rückätzung oder dergleichen) durchgeführt werden, um überschüssige Abschnitte der dielektrischen Materialien 102 zu entfernen. In der resultierenden Struktur können die oberen Oberflächen des Mehrschichtstapels 58, des Speicherfilms 90, der OS-Schicht 92, der dielektrischen Materialien 98 und der dielektrischen Materialien 102 im Wesentlichen eben sein (z.B. innerhalb prozessbedingter Schwankungen).
  • In einigen Ausführungsformen können Materialien der dielektrischen Materialien 98 und der dielektrischen Materialien 102 so ausgewählt werden, dass sie relativ zueinander selektiv geätzt werden können. In einigen Ausführungsformen sind die dielektrischen Materialien 98 beispielsweise ein Oxid und die dielektrischen Materialien 102 sind ein Nitrid. In einigen Ausführungsformen sind die dielektrischen Materialien 98 ein Nitrid und die dielektrischen Materialien 102 sind ein Oxid. Andere Materialien sind ebenfalls möglich.
  • In 22A und 22B werden die Gräben 104 durch die dielektrischen Materialien 98 strukturiert. Die Gräben 104 können anschließend zur Bildung von leitfähigen Leitungen verwendet werden. Die Gräben 104 können durch eine Kombination aus Photolithographie und Ätzen durch die dielektrischen Materialien 98 strukturiert werden. Das Ätzen kann jeder akzeptable Ätzprozess sein, wie Nass- oder Trockenätzen, RIE, NBE, oder eine Kombination hiervon. Das Ätzen kann anisotrop sein. Zum Ätzen können Ätzmittel verwendet werden, die die dielektrischen Materialien 98 ätzen, ohne die dielektrischen Materialien 102, die OS-Schicht 92 oder den Speicherfilm 90 wesentlich zu ätzen. Eine Struktur der Gräben 104 kann der von nachfolgend gebildeten leitfähigen Leitungen entsprechen (wie die leitfähigen Leitungen 106 und die leitfähigen Leitungen 108 wie nachstehend mit Bezug auf 23A bis 23C erläutert). Abschnitte der dielektrischen Materialien 98 können zwischen jedem Paar der Gräben 104 verbleiben und die dielektrischen Materialien 102 können zwischen benachbarten Paaren der Gräben 104 angeordnet werden. Ferner können Abschnitte der OS-Schicht 92 und des Speicherfilms 90 zwischen den Gräben 104 und jeder der dielektrischen Schichten 52 und den leitfähigen Leitungen 72 neben den Gräben 104 verbleiben. Die Abschnitte der OS-Schicht 92 und des Speicherfilms 90 können als ein Teil von nachfolgend gebildeten Transistoren 204 verwendet werden. In einigen Ausführungsformen kann ein anderes Ätzen zur Strukturierung der Gräben 104 als das Verfahren verwendet werden, das zur Strukturierung der Gräben 100 verwendet wird, um das Material der dielektrischen Materialien 98 selektiv gegenüber der OS-Schicht 92 und dem Speicherfilm 90 zu ätzen.
  • In 23A bis 23C werden die Gräben 104 mit einem leitfähigen Material gefüllt, um die leitfähigen Leitungen 106 und 108 zu bilden. 23A zeigt Referenzquerschnitte, die in späteren Zeichnungen verwendet werden. Der Querschnitt B-B' verläuft in einer Richtung senkrecht zu den Längsachsen der leitfähigen Leitungen 72 und erstreckt sich durch die dielektrischen Materialien 98. Der Querschnitt C-C' erstreckt sich in einer Richtung parallel zu dem Querschnitt B-B' und erstreckt sich durch die leitfähigen Leitungen 106 und/oder die leitfähigen Leitungen 108. Speicherzellen 202 und Transistoren 204 werden gebildet, die jeweils eine leitfähige Leitung 106, eine leitfähige Leitung 108, eine leitfähige Leitung 72, einen Abschnitt des Speicherfilms 90 und einen Abschnitt der OS-Schicht 92 enthalten. Die leitfähigen Leitungen 106 und die leitfähigen Leitungen 108 können jeweils leitfähige Materialien wie Kupfer, Titan, Titannitrid, Tantal, Tantalnitrid, Wolfram, Ruthenium, Aluminium, Kombinationen hiervon oder dergleichen enthalten. Die leitfähigen Leitungen 106 und die leitfähigen Leitungen 108 können z.B. durch CVD, ALD, PVD, PECVD oder dergleichen gebildet werden. Nach der Abscheidung der leitfähigen Materialien kann eine Planarisierung (z.B. ein CMP, eine Rückätzung oder dergleichen) durchgeführt werden, um überschüssige Abschnitte der leitfähigen Materialien zu entfernen, wodurch die leitfähigen Leitungen 106 und die leitfähigen Leitungen 108 gebildet werden. In der resultierenden Struktur können die oberen Oberflächen des Mehrschichtstapels 58, des IMD 70, des Speicherfilms 90, der OS-Schicht 92, der dielektrischen Materialien 98, der dielektrischen Materialien 102, der leitfähigen Leitungen 106 und der leitfähigen Leitungen 108 im Wesentlichen (z.B. innerhalb prozessbedingter Schwankungen) miteinander eben sein.
  • Die leitfähigen Leitungen 106 können den Bitleitungen in dem Speicherarray 200 entsprechen und die leitfähigen Leitungen 108 können den Source-Leitungen in dem Speicherarray 200 entsprechen. Ferner können die leitfähigen Leitungen 106 und die leitfähigen Leitungen 108 Source/Drain-Elektroden für die Transistoren 204 in dem Speicherarray 200 bilden. Obwohl 23C eine Querschnittsansicht zeigt, die lediglich die leitfähigen Leitungen 106 zeigt, kann eine Querschnittsansicht der leitfähigen Leitungen 108 ähnlich sein.
  • Obwohl die Kanalbereiche für die Transistoren 204, die leitfähigen Leitungen 106 und die leitfähigen Leitungen 108 so erläutert sind, dass sie nach der Bildung der Treppenstruktur 68 gebildet werden, kann in einigen Ausführungsformen die Treppenstruktur 68 nach der Bildung der Kanalbereiche für die Transistoren 204, die leitfähigen Leitungen 106 und die leitfähigen Leitungen 108 gebildet werden. Beispielsweise können die in 4A bis 12C dargestellten und mit Bezug auf 4A bis 12C beschriebenen Fertigungsschritte zur Bildung der Treppenstruktur 68 nach den in 13A bis 23C dargestellten und beschriebenen Fertigungsschritten durchgeführt werden. Gleiche oder ähnliche Prozesse können in Treppen-Zuerst- und Treppen-Zuletzt-Ausführungsformen (staircase-first sowie staircase-last) verwendet werden.
  • In 24A bis 24D wird eine dielektrische Schicht 120 über dem Mehrschichtstapel 58, dem IMD 70, dem Speicherfilm 90, der OS-Schicht 92, den dielektrischen Materialien 98, den dielektrischen Materialien 102, den leitfähigen Leitungen 106 und den leitfähigen Leitungen 108 gebildet. Die dielektrische Schicht 120 kann ein dielektrisches Material enthalten, wie z.B. ein low-k-dielektrisches Material, ein extra-low-k-dielektrisches Material (ELK) oder dergleichen. In einigen Ausführungsformen kann die dielektrische Schicht 120 isolierende Materialien wie Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, Kombinationen hiervon oder dergleichen enthalten. Die dielektrische Schicht 120 kann durch einen geeigneten Prozess wie CVD, ALD, PVD, PECVD oder dergleichen abgeschieden werden.
  • 24A zeigt weitere Referenzquerschnitte, die in späteren Zeichnugnen verwendet werden. Der Querschnitt A-A' erstreckt sich durch den ersten Abschnitt 68A der Treppenstruktur 68 entlang der Längsachsen der leitfähigen Leitungen 72. Der Querschnitt B-B' erstreckt sich durch den zweiten Abschnitt 68B der Treppenstruktur 68 in einer Richtung senkrecht zu dem Querschnitt A-A'. Der Querschnitt D-D' erstreckt sich durch die dielektrischen Materialien 98 und die dielektrischen Materialien 102 neben den leitfähigen Leitungen 72 in einer Richtung parallel zu dem Querschnitt A-A'.
  • In 24A bis 24D werden ferner die Gräben 110 in der dielektrischen Schicht 120 und dem IMD 70 gebildet, die Gräben 112 werden in der dielektrischen Schicht 120, den dielektrischen Materialien 98, dem Speicherfilm 90 und der Ätzstoppschicht 51 gebildet und die Gräben 114 werden in der dielektrischen Schicht 120 gebildet. Die Gräben 110, die Gräben 112 und die Gräben 114 können anschließend zur Bildung leitfähiger Kontakte verwendet werden. Genauer gesagt können die Gräben 110 anschließend verwendet werden, um leitfähige Kontakte zu bilden, die sich zu den leitfähigen Leitungen 72 erstrecken (z.B. zur Bildung von Wortleitungskontakten, Gate-Kontakten oder dergleichen), die Gräben 112 können anschließend verwendet werden, um leitfähige Kontakte zu bilden, die sich zu den Schaltungen erstrecken, welche über dem Substrat 50 gebildet werden, und die Gräben 114 können anschließend verwendet werden, um leitfähige Kontakte zu bilden, die sich zu den leitfähigen Leitungen 106 und den leitfähigen Leitungen 108 erstrecken (z.B. zur Bildung von Bitleitungskontakten, Source-Leitungskontakten oder dergleichen).
  • Wie in 24B und 24C dargestellt, können sich die Gräben 110 durch die dielektrische Schicht 120 und das IMD 70 erstrecken und die oberen Oberflächen der leitfähigen Leitungen 72 freilegen. Die Treppenform der leitfähigen Leitungen 72 stellt Oberflächen auf jeder der leitfähigen Leitungen 72 bereit, zu denen sich die Gräben 110 erstrecken können. Wie in 24C und 24D dargestellt, können sich die Gräben 112 durch die dielektrische Schicht 120, die dielektrischen Materialien 102, den Speicherfilm 90 und die Ätzstoppschicht 41 erstrecken. In Ausführungsformen, in denen die unteren Abschnitte des Speicherfilms 90 entfernt werden, können sich die Gräben 112 nur durch die dielektrische Schicht 120, die dielektrischen Materialien 102, den Speicherfilm 90 und die Ätzstoppschicht 51 erstrecken. Die Gräben 112 können obere Oberflächen des Substrats 50 freilegen. In Ausführungsformen, in denen die Interconnect-Struktur 320 über dem Substrat 50 gebildet wird (siehe 2), können die Gräben 112 obere Oberflächen der leitfähigen Merkmale 322 der Interconnect-Struktur 320 freilegen. Wie in 24A und 24C dargestellt, können sich die Gräben 110 und die Gräben 112 durch benachbarte Abschnitte der dielektrischen Schicht 120, des IMD 70, der dielektrischen Materialien 102, des Speicherfilms 90 und der Ätzstoppschicht 51 in einem gleichen Querschnitt erstrecken, der senkrecht zu den Längsachsen der leitfähigen Leitungen 72 verläuft.
  • Wie nachstehend ausführlicher erläutert, können leitfähige Kontakte (wie die leitfähigen Kontakte 122 und 124 wie nachstehend mit Bezug auf 26A bis 26E erläutert) in den Gräben 110 und 112 gebildet werden und die leitfähigen Kontakte können durch leitfähige Leitungen (wie die leitfähigen Leitungen 128 wie nachstehend mit Bezug auf 26A bis 26E erläutert) elektrisch miteinander verbunden werden. Die Bildung des ersten Abschnitts 68A und des zweiten Abschnitts 68B der Treppenstruktur 68 entlang gegenüberliegender Ränder des Speicherarrays 200 ermöglicht die Herstellung von Verbindungen von jeder der leitfähigen Leitungen 72 zu verschiedenen Abschnitten des darunterliegenden Substrats 50. Da der erste Abschnitt 68A und der zweite Abschnitt 68B der Treppenstruktur 68 nur entlang von Abschnitten des zweiten Randes E2 und des vierten Randes E4 gebildet werden, können die Speicherzellen 202 entlang des Rests des zweiten Randes E2 und des vierten Randes E4 gebildet werden. Dadurch kann die Vorrichtungsdichte erhöht werden.
  • Wie in 24C und 24D dargestellt, können sich die Gräben 114 durch die dielektrische Schicht 120 erstrecken und die leitfähigen Leitungen 106 und 108 freilegen. Die Gräben 114 können anschließend verwendet werden, um leitfähige Kontakte zu bilden (z.B. Source-Leitungskontakte und Bitleitungskontakte wie die leitfähigen Kontakte 126 und die leitfähigen Kontakte 124 wie nachstehend mit Bezug auf 26A bis 26E erläutert), die elektrisch mit den leitfähigen Leitungen 106 und den leitfähigen Leitungen 108 gekoppelt sind.
  • Die Gräben 110, die Gräben 112 und die Gräben 114 können durch eine Kombination von Photolithographie und Ätzen gebildet werden. Das Ätzen kann jeder akzeptable Ätzprozess sein, wie z.B. Nass- oder Trockenätzen, RIE, NBE, oder dergleichen oder eine Kombination hiervon. Das Ätzen kann anisotrop sein. In einigen Ausführungsformen können die Gräben 110, die Gräben 112 und die Gräben 114 gleichzeitig gebildet werden; die Gräben 110, die Gräben 112 und die Gräben 114 können jedoch auch separat durch mehrere Ätzprozesse gebildet werden.
  • In 25A bis 25D wird eine dielektrische Schicht 121 über der dielektrischen Schicht 120 gebildet. Die dielektrische Schicht 121 kann ein dielektrisches Material enthalten wie z.B. ein low-k-dielektrisches Material, ein extra-low-k-dielektrisches Material (ELK) oder dergleichen. In einigen Ausführungsformen kann die dielektrische Schicht 121 isolierende Materialien wie Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, Kombinationen hiervon oder dergleichen enthalten. Die dielektrische Schicht 121 kann durch einen geeigneten Prozess wie CVD, ALD, PVD, PECVD oder dergleichen abgeschieden werden. In 25A bis 25D werden ferner die Gräben 116 und 118 in der dielektrischen Schicht 121 gebildet. Die Gräben 116 und die Gräben 118 können anschließend zur Bildung von leitfähigen Leitungen verwendet werden. Genauer gesagt können die Gräben 116 anschließend zur Bildung von leitfähigen Leitungen verwendet werden, die nachfolgend gebildete leitfähige Kontakte miteinander und mit darunterliegenden Strukturen wie z.B. auf dem Substrat 50 gebildeten Schaltungen elektrisch verbinden.
  • In 26A bis 26E werden leitfähige Kontakte 122 in den Gräben 110 gebildet, leitfähige Kontakte 124 werden in den Gräben 112 gebildet, leitfähige Kontakte 126 werden in den Gräben 114 gebildet, leitfähige Leitungen 128 werden in den Gräben 116 gebildet und leitfähige Leitungen 130 werden in den Gräben 118 gebildet. 26E zeigt eine perspektivische Ansicht, in der das IMD 70, die dielektrische Schicht 120 und die dielektrische Schicht 121 weggelassen sind, um die Beziehungen zwischen den leitfähigen Kontakten 122, den leitfähigen Kontakten 124, den leitfähigen Kontakten 126, den leitfähigen Leitungen 128 und den leitfähigen Leitungen 130 und den anderen Elementen des Speicherarrays 200 zu verdeutlichen. Die leitfähigen Leitungen 128 koppeln die leitfähigen Kontakte 122 und die leitfähigen Kontakte 124 elektrisch miteinander. Die leitfähigen Leitungen 72 sind über die leitfähigen Kontakte 124, die leitfähigen Leitungen 128 und die leitfähigen Kontakte 122 elektrisch mit Schaltungen gekoppelt, die auf dem Substrat 50 gebildet werden. Die leitfähigen Kontakte 122 erstrecken sich durch die dielektrische Schicht 120 und das IMD 70. Die leitfähigen Kontakte 122 können als Wortleitungskontakte, Gate-Kontakte oder dergleichen bezeichnet werden. Die leitfähigen Kontakte 124 erstrecken sich durch die dielektrische Schicht 120, die dielektrischen Materialien 102, den Speicherfilm 90 und die Ätzstoppschicht 51. Die leitfähigen Leitungen 128 erstrecken sich durch die dielektrische Schicht 121.
  • Da die leitfähigen Leitungen 72 in der Treppenstruktur 68 gebildet werden, werden Oberflächen auf jeder der leitfähigen Leitungen 72 bereitgestellt, auf denen die leitfähigen Kontakte 122 landen können. Eine Anzahl der leitfähigen Leitungen 72 kann in dem ersten Abschnitt 68A der Treppenstruktur 68 enthalten sein und ein Rest der leitfähigen Leitungen 72 kann in dem zweiten Abschnitt 68B der Treppenstruktur 68 enthalten sein, so dass jede der leitfähigen Leitungen 72 in der Treppenstruktur 68 enthalten ist. Somit können sich die leitfähigen Kontakte 122 zu jeder der leitfähigen Leitungen 72 erstrecken. Die Bildung des ersten Abschnitts 68A der Treppenstruktur 68 und des zweiten Abschnitts 68B der Treppenstruktur 68 entlang des zweiten Randes E2 des Speicherarrays 200 und des vierten Randes E4, der dem zweiten Rand E2 gegenüberliegt, des Speicherarrays 200 ermöglicht es, Verbindungen zu verschiedenen Abschnitten des darunterliegenden Substrats 50 herzustellen. Durch die Bildung des ersten Abschnitts 68A der Treppenstruktur 68 und des zweiten Abschnitts 68B der Treppenstruktur 68, die sich nur teilweise entlang des zweiten Randes E2 und des vierten Randes E4 des Speicherarrays 200 erstrecken, wird ferner der Platz minimiert, der von der Treppenstruktur 68 eingenommen wird. Beispielsweise können Speicherzellen 202 neben dem ersten Abschnitt 68A und dem zweiten Abschnitt 68B der Treppenstruktur 68 in einer Richtung parallel zu dem zweiten Rand E2 und dem vierten Rand E4 des Speicherarrays 200 gebildet werden, wodurch die Anzahl der Speicherzellen 202, die in dem Speicherarray 200 gebildet werden können, maximiert wird und die Vorrichtungsdichte erhöht wird.
  • Ferner führen die leitfähigen Leitungen 128 Verbindungen zwischen den leitfähigen Kontakten 122 und 124 innerhalb des ersten Abschnitts 68A und des zweiten Abschnitts 68B der Treppenstruktur und erstrecken sich in einer Richtung senkrecht zu den Längsachsen der leitfähigen Leitungen 72. Diese Routing-Konfiguration benötigt weniger Fläche als bei herkömmlichen Designs, wodurch höhere Vorrichtungsdichten erreicht werden können. Die Verbindungen können auch kürzer als bei herkömmlichen Designs sein, was den Widerstand verringert und die Vorrichtungsleistung verbessert. Die Gräben 110 und die Gräben 112 können gleichzeitig gebildet werden und die leitfähigen Kontakte 122 und die leitfähigen Kontakte 124 können gleichzeitig gebildet werden, so dass möglicherweise weniger Lithographieschritte und weniger Abscheidungsschritte verwendet werden, was Kosten und Produktionszeit reduziert.
  • Die leitfähigen Leitungen 130 sind mit den leitfähigen Kontakten 126 elektrisch gekoppelt und können die leitfähigen Leitungen 106 und die leitfähigen Leitungen 108 über die leitfähigen Kontakte 126 und die leitfähigen Leitungen 130 elektrisch mit den auf dem Substrat 50 gebildeten Schaltungen koppeln. Die leitfähigen Kontakte 126 erstrecken sich durch die dielektrische Schicht 120. Die leitfähigen Kontakte 126 können als Source-Leitungskontakte, Bitleitungskontakte oder dergleichen bezeichnet werden. Die leitfähigen Leitungen 130 erstrecken sich durch die dielektrische Schicht 121.
  • Die leitfähigen Kontakte 122, die leitfähigen Kontakte 124, die leitfähigen Kontakte 126, die leitfähigen Leitungen 128 und die leitfähigen Leitungen 130 können durch die Bildung von Auskleidungen (nicht gesondert dargestellt) wie z.B. Diffusionssperrschichten, Haftschichten oder dergleichen und die Bildung leitfähiger Materialien über den Auskleidungen gebildet werden. Jeder der leitfähigen Kontakte 122, der leitfähigen Kontakte 124, der leitfähigen Kontakte 126, der leitfähigen Leitungen 128 und der leitfähigen Leitungen 130 kann gleichzeitig oder separat durch einen oder mehrere Abscheidungsprozess gebildet werden. Die Auskleidungen können Titan, Titannitrid, Tantal, Tantalnitrid oder dergleichen enthalten. Die leitfähigen Materialien können Kupfer, eine Kupferlegierung, Silber, Gold, Wolfram, Kobalt, Aluminium, Nickel oder dergleichen sein. Ein Planarisierungsprozess wie z.B. ein CMP kann durchgeführt werden, um überschüssiges Material von den Oberflächen der dielektrischen Schicht 121 zu entfernen.
  • 27 zeigt eine Ausführungsform, in der die Speicherzellen 202 in dem Speicherarray 200 in einer Richtung parallel zu dem zweiten Rand E2 und dem vierten Rand E4 ausgerichtet sind. Obwohl die Speicherzellen 202 in einem Bereich, der mit dem ersten Abschnitt 68A der Treppenstruktur 68 in einer Richtung parallel zu dem ersten Rand E1 und dem dritten Rand E3 ausgerichtet ist, mit den Speicherzellen 202 in einem Bereich, der mit dem zweiten Abschnitt 68B der Treppenstruktur 68 in einer Richtung parallel zu dem ersten Rand E1 und dem dritten Rand E3 ausgerichtet ist, fehlausgerichtet sind, können die Speicherzellen 202 in beiden Bereichen in einer Richtung parallel zu dem zweiten Rand E2 und dem vierten Rand E4 ausgerichtet sein. Die Ausrichtung der Speicherzellen 202 zueinander kann das Routing von Verbindungen zu den Speicherzellen 202, wie z.B. den leitfähigen Kontakten 126 und den leitfähigen Leitungen 130, vereinfachen.
  • 28 bis 35 zeigen eine Ausführungsform, in der ein Mehrschichtstapel 59 abwechselnd dielektrische Schichten 52 und Opferschichten 74 aufweist. 28 zeigt den Mehrschichtstapel 59, nachdem ähnliche oder gleiche Schritte wie in 3 bis 12C dargestellt und vorstehend erläutert durchgeführt worden sind, um die Treppenstruktur 68 und das IMD 70 über der Treppenstruktur 68 zu bilden. Der Mehrschichtstapel 59 umfasst abwechselnde Schichten von Opferschichten 74A-74D (zusammen als Opferschichten 74 bezeichnet) und dielektrischen Schichten 52A-52E (zusammen als dielektrische Schichten 52 bezeichnet). Die Opferschichten 74 können in nachfolgenden Schritten durch leitfähige Materialien ersetzt werden, um leitfähige Leitungen 76 (z.B. Wortleitungen) zu definieren. Die Opferschichten 74 können isolierende Materialien wie Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, Kombinationen hiervon oder dergleichen enthalten. Die dielektrischen Schichten 52 können isolierende Materialien wie Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, Kombinationen hiervon oder dergleichen enthalten. Die dielektrischen Schichten 52 können aus einem Material mit hoher Ätzselektivität gegenüber dem Ätzen der Opferschichten 74 gebildet werden und das Substrat 50 kann aus einem Material mit hoher Ätzselektivität gegenüber dem Ätzen sowohl der Opferschichten 74 als auch der dielektrischen Schichten 52 gebildet werden, um die nachfolgenden Ätzschritte zu unterstützen. In einigen Ausführungsformen kann das Substrat 50 aus Siliziumkarbid gebildet werden, die dielektrischen Schichten 52 können aus einem Oxid wie Siliziumoxid gebildet werden, und die Opferschichten 74 können aus einem Nitrid wie Siliziumnitrid gebildet werden. Die Opferschichten 74 und die dielektrischen Schichten 52 können jeweils z.B. durch CVD, ALD, physikalische Gasphasenabscheidung (PVD), plasmaunterstützte CVD (PECVD) oder dergleichen gebildet werden. Obwohl in 28 eine bestimmte Anzahl der Opferschichten 74 und der dielektrischen Schichten 52 dargestellt ist, können andere Ausführungsformen eine abweichende Anzahl der Opferschichten 74 und der dielektrischen Schichten 52 aufweisen.
  • In 29 werden die ersten Gräben 402 in dem Mehrschichtstapel 59 gebildet. In der dargestellten Ausführungsform erstrecken sich die ersten Gräben 402 durch den Mehrschichtstapel 59 und die Ätzstoppschicht 51, um das Substrat 50 freizulegen. In einigen Ausführungsformen erstrecken sich die ersten Gräben 402 durch einige, aber nicht alle Schichten des Mehrschichtstapels 59 oder durch den Mehrschichtstapel 59 und nicht durch die Ätzstoppschicht 51. Die ersten Gräben 402 können durch akzeptable Photolithographie- und Ätztechniken gebildet werden, wie z.B. durch einen Ätzprozess, der selektiv für den Mehrschichtstapel 59 ist (z.B. wobei die dielektrischen Materialien der dielektrischen Schichten 52 und der Opferschichten 74 mit einer höheren Geschwindigkeit geätzt wird als das Material des Substrats 50). Das Ätzen kann jeder akzeptable Ätzprozess sein, wie z.B. ein reaktives Ionenätzen (RIE), ein Neutralstrahlätzen (NBE) oder eine Kombination hiervon. Das Ätzen kann anisotrop sein. In Ausführungsformen, in denen das Substrat 50 Siliziumkarbid enthält, die dielektrischen Schichten 52 Siliziumoxid enthalten und die Opferschichten 74 Siliziumnitrid enthalten, können die ersten Gräben 402 durch Trockenätzen unter Verwendung eines fluorbasierten Gases (z.B. C4F6) gemischt mit Wasserstoff (H2) oder Sauerstoff (O2) gebildet werden.
  • In 30 werden die ersten Gräben 402 erweitert, um die ersten Seitenwandaussparungen 403 zu bilden. Insbesondere werden Abschnitte der Seitenwände der Opferschichten 74, die durch die ersten Gräben 402 freigelegt wurden, von den ersten Seitenwandaussparungen 403 zurückgesetzt. Obwohl die Seitenwände der Opferschichten 74 als gerade dargestellt sind, können die Seitenwände konkav oder konvex sein. Die ersten Seitenwandaussparungen 403 können durch einen akzeptablen Ätzprozess gebildet werden, z.B. durch einen selektiven Ätzprozess, der selektiv für das Material der Opferschichten 74 wirkt (z.B. wobei das Material der Opferschichten 74 selektiv mit einer höheren Geschwindigkeit geätzt wird als das Material der dielektrischen Schichten 52, der Ätzstoppschicht 51 und des Substrats 50). Das Ätzen kann isotrop sein. In Ausführungsformen, in denen das Substrat 50 Siliziumkarbid enthält, die dielektrischen Schichten 52 Siliziumoxid enthalten und die Opferschichten 74 Siliziumnitrid enthalten, können die ersten Gräben 402 durch eine Nassätzung mit Phosphorsäure (H3PO4) erweitert werden. Allerdings kann jeder geeignete Ätzprozess, wie z.B. ein trockenes selektives Ätzen, verwendet werden.
  • In 31 werden eine Keimschicht 404 und ein leitfähiges Füllmaterial 406 in den ersten Seitenwandaussparungen 403 und zum Füllen und/oder Überfüllen der ersten Gräben 402 gebildet. Eine oder mehrere zusätzliche Schichten, wie z.B. Keimschichten, Klebstoffschichten, Sperrschichten, Diffusionsschichten, Füllschichten und dergleichen, können in die ersten Gräben 402 und die ersten Seitenwandaussparungen 403 gefüllt werden. In einigen Ausführungsformen kann die Keimschicht 404 entfallen. Die Keimschicht 404 kann aus einem ersten leitfähigen Material gebildet werden, das als Wachstumshilfe oder als Hafthilfe für das später abgeschiedene Material verwendet werden kann. In einigen Ausführungsformen kann die Keimschicht 404 Titannitrid, Tantalnitrid, Titan, Tantal, Molybdän, Ruthenium, Rhodium, Hafnium, Iridium, Niob, Rhenium, Wolfram, Kombinationen hiervon, Oxide davon oder dergleichen enthalten. Das leitfähige Füllmaterial 406 kann aus einem zweiten leitfähigen Material gebildet werden, das ein Metall sein kann, wie z.B. Wolfram, Kobalt, Aluminium, Nickel, Kupfer, Silber, Gold, Molybdän, Ruthenium, Molybdännitrid, deren Legierungen oder dergleichen. In Ausführungsformen, in denen die dielektrischen Schichten 52 aus einem Oxid wie Siliziumoxid gebildet werden, kann die Keimschicht 404 aus Titannitrid und das leitfähige Füllmaterial 406 aus Wolfram gebildet werden. Die Keimschicht 404 und das leitfähige Füllmaterial 406 können jeweils durch einen akzeptablen Abscheidungsprozess wie chemische Gasphasenabscheidung (CVD), Atomlagenabscheidung (ALD) oder dergleichen gebildet werden.
  • Nachdem die Keimschicht 404 und das leitfähige Füllmaterial 406 abgeschieden sind, um die ersten Gräben 402 zu füllen und/oder zu überfüllen, können die Keimschicht 404 und das leitfähige Füllmaterial 406 planarisiert werden, um überschüssiges Material außerhalb der ersten Gräben 402 zu entfernen, so dass nach der Planarisierung die Keimschicht 404 und das leitfähige Füllmaterial 406 vollständig über einen oberen Abschnitt der ersten Gräben 402 erstrecken. In einer Ausführungsform können die Keimschicht 404 und das leitfähige Füllmaterial 406 z.B. durch einen chemisch-mechanischen Planarisierungsprozesses (CMP) planarisiert werden. Allerdings kann jeder geeignete Planarisierungsprozess wie z.B. ein Schleifprozess verwendet werden.
  • In 32 werden die zweiten Gräben 405 in dem Mehrschichtstapel 59 gebildet. In der dargestellten Ausführungsform erstrecken sich die zweiten Gräben 405 durch den Mehrschichtstapel 59 und die Ätzstoppschicht 51 und legen das Substrat 50 frei. In einigen Ausführungsformen erstrecken sich die zweiten Gräben 405 durch einige, aber nicht alle, Schichten des Mehrschichtstapels 59 oder durch den Mehrschichtstapel 59, aber nicht durch die Ätzstoppschicht 51. Die zweiten Gräben 405 können durch akzeptable Photolithographie- und Ätztechniken gebildet werden, wie z.B. durch einen Ätzprozess, der selektiv für den Mehrschichtstapel 59 ist (z.B. wobei die dielektrischen Materialien der dielektrischen Schichten 52 und der Opferschichten 74 mit einer höheren Geschwindigkeit geätzt werden als das Material des Substrats 50). Das Ätzen kann ein beliebiger akzeptabler Ätzprozess sein und in einigen Ausführungsformen dem Ätzen ähnlich sein, das zur Bildung der ersten Gräben 402 verwendet wird, wie mit Bezug auf 29 erläutert.
  • In 33 werden die zweiten Gräben 405 erweitert, um die zweiten Seitenwandaussparungen 407 zu bilden. Insbesondere werden die verbleibenden Abschnitte der Opferschichten 74 entfernt, um die zweiten Seitenwandaussparungen 407 zu bilden. Die zweiten Seitenwandaussparungen 407 legen somit Abschnitte der Keimschicht 404 frei oder, in Ausführungsformen, in denen die Keimschicht 404 nicht vorhanden ist, das leitfähige Füllmaterial 406 frei. Die zweiten Seitenwandaussparungen 407 können durch einen akzeptablen Ätzprozess gebildet werden, z.B. durch einen selektiven Ätzprozess, der selektiv für das Material der Opferschichten 74 ist (z.B. wobei das Material der Opferschichten 74 selektiv mit einer höheren Geschwindigkeit geätzt wird als die Materialien der dielektrischen Schichten 52, der Ätzstoppschicht 51 und des Substrats 50). Das Ätzen kann jeder akzeptable Ätzprozess sein und kann in einigen Ausführungsformen dem Ätzen ähnlich sein, das zur Bildung der ersten Seitenwandaussparungen 403 verwendet wird, wie mit Bezug auf 30 erläutert.
  • In 34 werden eine Keimschicht 408 und ein leitfähiges Füllmaterial 410 in den zweiten Seitenwandaussparungen 407 und zum Füllen und/oder Überfüllen der zweiten Gräben 405 gebildet. Die Keimschicht 408 und das leitfähige Füllmaterial 410 können aus Materialien gebildet werden, die aus der gleichen Gruppe von Kandidatenmaterialien der Keimschicht 404 und des leitfähigen Füllmaterials 406 ausgewählt werden, und können durch Verfahren gebildet werden, die aus der gleichen Gruppe von Kandidatenverfahren zur Bildung der Materialien der Keimschicht 404 und des leitfähigen Füllmaterials 406 ausgewählt werden.
  • Nachdem die Keimschicht 408 und das leitfähige Füllmaterial 410 abgeschieden sind, um die zweiten Gräben 405 zu füllen und/oder zu überfüllen, können die Keimschicht 408 und das leitfähige Füllmaterial 410 planarisiert werden, um überschüssiges Material außerhalb der zweiten Gräben 405 zu entfernen, so dass nach der Planarisierung die Keimschicht 408 und das leitfähige Füllmaterial 410 vollständig über einen oberen Abschnitt der zweiten Gräben 405 erstrecken. In einer Ausführungsform können die Keimschicht 408 und das leitfähige Füllmaterial 410 z.B. durch einen chemisch-mechanischen Planarisierungsprozess (CMP) planarisiert werden. Allerdings kann jeder geeignete Planarisierungsprozess wie z.B. ein Schleifprozess verwendet werden.
  • Die Keimschicht 404, das leitfähige Füllmaterial 406, die Keimschicht 408 und das leitfähige Füllmaterial 410 werden zusammen als leitfähige Leitungen 412 bezeichnet. Die leitfähigen Leitungen 412 können ähnlich wie die leitfähigen Leitungen 72 funktionieren und können als Wortleitungen verwendet werden. Benachbarte Sätze der Keimschicht 404, des leitfähigen Füllmaterials 406, der Keimschicht 408 und des leitfähigen Füllmaterials 410 stehen in physischem Kontakt miteinander und sind elektrisch miteinander gekoppelt. Somit dient jeder Satz der Keimschicht 404, des leitfähigen Füllmaterials 406, der Keimschicht 408 und des leitfähigen Füllmaterials 410 als eine einzelne Wortleitung.
  • In 35 werden dritte Gräben 414 gebildet, die sich durch die leitfähigen Leitungen 412 erstrecken und einzelne leitfähige Leitungen 412A-412D bilden. Die Bildung der dritten Gräben 414 kann die Seitenwände der dielektrischen Schichten 52 freilegen. In einigen Ausführungsformen können die leitfähigen Leitungen 412 z.B. durch einen anisotropen Ätzprozess geätzt werden. Allerdings kann jeder geeignete Ätzprozess verwendet werden. In einigen Ausführungsformen wird der Ätzprozess so lange durchgeführt, bis das Material der leitfähigen Leitungen 412, das nicht von den dielektrischen Schichten 52 bedeckt ist, entfernt wird. Somit weist das verbleibende Material der leitfähigen Leitungen 412 eine ähnliche Breite auf wie der verbleibende Abschnitt der dielektrischen Schichten 52.
  • Die Herstellung der leitfähigen Leitungen 412 durch Bilden und Ersetzen der Opferschichten 74 in dem Mehrschichtstapel 59 verbessert das Aspektverhältnis von Spalten des Speicherarrays 200 und verhindert das Verdrehen oder den Kollaps von Merkmalen während der Herstellung. Dadurch werden Vorrichtungsfehler reduziert und die Vorrichtungsleistung verbessert. Die in 28 bis 35 dargestellten Schritte können anstelle der in 13A bis 15C dargestellten Schritte ausgeführt werden, wobei die übrigen Schritte zur Herstellung des Speicherarrays 200 gleich wie die vorstehend beschrieben sind (z.B. werden die in 2 bis 12C dargestellten Schritte ausgeführt, dann werden die in 28 bis 35 dargestellten Schritte ausgeführt und schließlich werden die in 16A bis 26E dargestellten Schritte ausgeführt.
  • 36A bis 36E zeigen die Ausführungsform von 28 bis 35, nachdem die Schritte von 16A bis 26E ausgeführt werden. Die Strukturen von 36A bis 36E können den in 26A bis 26E dargestellten Strukturen ähnlich sein, mit der Ausnahme, dass die leitfähigen Leitungen 72 durch die leitfähigen Leitungen 412 einschließlich der Keimschicht 404, des leitfähigen Füllmaterials 406, der Keimschicht 408 und des leitfähigen Füllmaterials 410 ersetzt werden.
  • Durch Ausführungsformen können verschiedene Vorteile erzielt werden. Beispielsweise ermöglicht die Herstellung des ersten Abschnitts 68A der Treppenstruktur 68 und des zweiten Abschnitts 68B der Treppenstruktur 68, die sich jeweils teilweise entlang des zweiten Randes E2 und des vierten Randes E4 des Speicherarrays 200 erstrecken, Verbindungen zu verschiedenen Abschnitten des darunterliegenden Substrats 50 herzustellen, während die von der Treppenstruktur 68 eingenommene Fläche minimiert wird und die Anzahl der Speicherzellen 202, die in dem Speicherarray 200 gebildet werden, maximiert wird. Dies erhöht die Vorrichtungsdichte.
  • Gemäß einer Ausführungsform weist ein Speicherarray auf. eine erste Wortleitung, die sich von einem ersten Rand des Speicherarrays in einer ersten Richtung erstreckt, wobei die erste Wortleitung eine Länge aufweist, die kleiner als die Länge eines zweiten Randes des Speicherarrays ist, wobei der zweite Rand des Speicherarrays senkrecht zu dem ersten Rand des Speicherarrays ist; eine zweite Wortleitung, die sich von einem dritten Rand des Speicherarrays erstreckt, wobei der dritte Rand des Speicherarrays dem ersten Rand des Speicherarrays gegenüberliegt, wobei die zweite Wortleitung sich in der ersten Richtung erstreckt und eine Länge aufweist, die kleiner als die Länge des zweiten Randes des Speicherarrays ist; einen Speicherfilm, der die erste Wortleitung kontaktiert; und eine Oxidhalbleiterschicht (OS-Schicht), die eine erste Source-Leitung und eine erste Bitleitung kontaktiert, wobei der Speicherfilm zwischen der OS-Schicht und der ersten Wortleitung angeordnet ist. In einer Ausführungsform enthält der Speicherfilm ein ferroelektrisches Material (FE-Material). In einer Ausführungsform weist die Speicherarray ferner auf: ein Zwischenmetall-Dielektrikum (IMD) über der ersten Wortleitung; einen ersten Kontakt, der sich durch das IMD zu der ersten Wortleitung erstreckt, wobei der erste Kontakt elektrisch mit der ersten Wortleitung gekoppelt ist; ein dielektrisches Material, das den Speicherfilm kontaktiert, wobei der Speicherfilm zwischen dem dielektrischen Material und der ersten Wortleitung angeordnet ist; einen zweiten Kontakt, der sich durch das dielektrische Material und das FE-Material erstreckt; und eine erste leitfähige Leitung, die den ersten Kontakt mit dem zweiten Kontakt elektrisch koppelt. In einer Ausführungsform weist der zweite Kontakt eine Länge auf, die größer als die Länge des ersten Kontakts ist. In einer Ausführungsform weist die Speicherarray ferner eine dritte Wortleitung über der ersten Wortleitung auf, wobei sich die dritte Wortleitung von dem ersten Rand des Speicherarrays in der ersten Richtung erstreckt, wobei die dritte Wortleitung eine Länge aufweist, die kleiner als die Länge der ersten Wortleitung ist. In einer Ausführungsform weist das Speicherarray ferner einen zweiten Speicherfilm auf, der die dem Speicherfilm gegenüberliegende erste Wortleitung kontaktiert; und eine zweite OS-Schicht, die eine zweite Source-Leitung und eine zweite Bitleitung kontaktiert, wobei der zweite Speicherfilm zwischen der zweiten OS-Schicht und der ersten Wortleitung angeordnet ist, wobei die zweite Source-Leitung mit einer der ersten Source-Leitung oder der ersten Bitleitung in einer Richtung parallel zu dem ersten Rand des Speicherarrays ausgerichtet ist und die zweite Bitleitung mit jeweils der anderen der ersten Source-Leitung oder der ersten Bitleitung in der Richtung parallel zu dem ersten Rand des Speicherarrays ausgerichtet ist. In einer Ausführungsform weist das Speicherarray ferner ein erstes Zwischenmetall-Dielektrikum (IMD) über der ersten Wortleitung und ein zweites IMD über der zweiten Wortleitung auf, wobei das erste IMD und das zweite IMD in einer Querschnittsansicht Treppenformen aufweisen.
  • Gemäß einer anderen Ausführungsform weist eine Vorrichtung auf: eine erste Wortleitung über einem Halbleitersubstrat; ein erstes Zwischenmetall-Dielektrikum (IMD), das ein erstes Ende der ersten Wortleitung kontaktiert; eine zweite Wortleitung über dem Halbleitersubstrat, wobei ein erstes Ende der zweiten Wortleitung mit einem ersten Rand des ersten IMD fluchtend ist; ein zweites IMD, das mit einem zweiten Ende der zweiten Wortleitung in Kontakt steht, das dem ersten Ende der zweiten Wortleitung gegenüberliegt, wobei ein erster Rand des zweiten IMD mit einem zweiten Ende der ersten Wortleitung fluchtet, das dem ersten Ende der ersten Wortleitung gegenüberliegt; einen Speicherfilm, der mit der ersten Wortleitung und dem ersten IMD in Kontakt steht; und eine Oxidhalbleiterschicht (OS-Schicht) über dem Speicherfilm, wobei die OS-Schicht mit einer Source-Leitung und einer Bitleitung in Kontakt steht. In einer Ausführungsform weist die erste Wortleitung eine erste Länge zwischen dem ersten Ende und dem zweiten Ende auf, die zweite Wortleitung weist eine zweite Länge zwischen dem ersten Ende und dem zweiten Ende auf, und die zweite Länge ist gleich der ersten Länge. In einer Ausführungsform ist ein erster Abstand zwischen dem Halbleitersubstrat und der ersten Wortleitung in einer Richtung senkrecht zu einer Hauptoberfläche des Halbleitersubstrats gleich einem zweiten Abstand zwischen dem Halbleitersubstrat und der zweiten Wortleitung in einer Richtung senkrecht zu der Hauptoberfläche des Halbleitersubstrats. In einer Ausführungsform steht der Speicherfilm in Kontakt mit der zweiten Wortleitung. In einer Ausführungsform weisen das erste IMD und das zweite IMD in einer Querschnittsansicht die Form einer Treppe. In einer Ausführungsform fluchten ein erstes Ende des Speicherfilms und ein erstes Ende der OS-Schicht mit dem zweiten Ende der ersten Wortleitung.
  • Gemäß einer weiteren Ausführungsform umfasst ein Verfahren: Bilden eines Mehrschichtstapels über einem Halbleitersubstrat, wobei der Mehrschichtstapel abwechselnd Schichten eines ersten Materials und eines zweiten Materials enthält; Abscheiden einer ersten Hartmaskenschicht über dem Mehrschichtstapel; Strukturieren der ersten Hartmaskenschicht, um einen ersten Eckbereich des Mehrschichtstapels und eine zweite Ecke des Mehrschichtstapels schräg gegenüber dem ersten Eckbereich freizulegen, wobei die erste Hartmaskenschicht nach dem Strukturieren der ersten Hartmaskenschicht einen dritten Eckbereich des Mehrschichtstapels und einen vierten Eckbereich des Mehrschichtstapels bedeckt, wobei der vierte Eckbereich schräg gegenüber dem dritten Eckbereich ist; Strukturieren des Mehrschichtstapels durch die erste Hartmaskenschicht hindurch, um eine erste Treppenstruktur in dem ersten Eckbereich zu bilden und eine zweite Treppenstruktur in dem zweiten Eckbereich zu bilden; Strukturieren eines ersten Grabens, der sich durch den Mehrschichtstapel erstreckt; Abscheiden eines Speicherfilms entlang Seitenwände und einer unteren Oberfläche des ersten Grabens; und Abscheiden einer Oxidhalbleiterschicht (OS-Schicht) über dem Speicherfilm. In einer Ausführungsform umfasst das Verfahren ferner Abscheiden eines Zwischenmetall-Dielektrikums (IMD) über der ersten Treppenstruktur, der zweiten Treppenstruktur und der ersten Hartmaskenschicht, wobei das Strukturieren des ersten Grabens ferner Strukturieren des ersten Grabens umfasst, der sich durch das IMD erstreckt. In einer Ausführungsform umfasst das Verfahren ferner Planarisieren des IMD und der ersten Hartmaskenschicht, Planarisieren des IMD und der ersten Hartmaskenschicht, Entfernen der ersten Hartmaskenschicht, wobei obere Oberflächen des IMD nach dem Planarisieren des IMD und der ersten Hartmaskenschicht mit einer oberen Oberfläche des Mehrschichtstapels eben sind. In einer Ausführungsform umfasst das Verfahren ferner Abscheiden eines dielektrischen Materials über dem Speicherfilm; Bilden eines ersten leitfähigen Kontakts, der sich durch das IMD zu einer ersten leitfähigen Schicht des Mehrschichtstapels erstreckt, wobei der erste leitfähige Kontakt elektrisch mit der ersten leitfähigen Schicht gekoppelt ist; Bilden eines zweiten leitfähigen Kontakts, der sich durch das dielektrische Material und den Speicherfilm erstreckt; und Bilden einer leitfähigen Leitung, die den zweiten leitfähigen Kontakt elektrisch mit dem ersten leitfähigen Kontakt koppelt. In einer Ausführungsform enthält das erste Material ein leitfähiges Material, das zweite Material enthält ein dielektrisches Material, und das Strukturieren des ersten Grabens bildet mehrere Wortleitungen einschließlich des ersten Materials. In einer Ausführungsform enthält das erste Material ein dielektrisches Oxidmaterial und das zweite Material enthält ein dielektrisches Nitridmaterial. In einer Ausführungsform umfasst das Verfahren ferner Ersetzen des zweiten Materials durch ein leitfähiges Material.
  • Vorstehend sind die Merkmale verschiedener Ausführungsformen umrissen, so dass der Fachmann die Aspekte der vorliegenden Offenlegung besser verstehen kann. Der Fachmann sollte erkennen, dass die vorliegende Offenbarung ohne weiteres als Grundlage für die Gestaltung oder Änderung anderer Prozesse und Strukturen verwendet werden kann, um die gleichen Zwecke zu verwirklichen und/oder die gleichen Vorteile der hier vorgestellten Ausführungsformen zu erreichen. Der Fachmann sollte ferner erkennen, dass solche äquivalenten Konstruktionen nicht vom Geist und Umfang der vorliegenden Offenbarung abweichen und dass verschiedene Änderungen, Substitutionen und Modifikationen vorgenommen werden können, ohne vom Geist und Umfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 63058615 [0001]

Claims (20)

  1. Speicherarray aufweisend: eine erste Wortleitung, die sich von einem ersten Rand des Speicherarrays in einer ersten Richtung erstreckt, wobei die erste Wortleitung eine Länge aufweist, die kleiner als die Länge eines zweiten Randes des Speicherarrays ist, wobei der zweite Rand des Speicherarrays senkrecht zu dem ersten Rand des Speicherarrays ist; eine zweite Wortleitung, die sich von einem dritten Rand des Speicherarrays erstreckt, wobei der dritte Rand des Speicherarrays dem ersten Rand des Speicherarrays gegenüberliegt, wobei die zweite Wortleitung sich in der ersten Richtung erstreckt, wobei die zweite Wortleitung eine Länge aufweist, die kleiner als die Länge des zweiten Randes des Speicherarrays ist; einen Speicherfilm, der eine erste Wortleitung kontaktiert; und eine Oxidhalbleiterschicht (OS-Schicht), die eine erste Source-Leitung und eine erste Bitleitung kontaktiert, wobei der Speicherfilm zwischen der OS-Schicht und der ersten Wortleitung angeordnet ist.
  2. Speicherarray nach Anspruch 1, wobei der Speicherfilm ein ferroelektrisches Material (FE-Material) enthält.
  3. Speicherarray nach Anspruch 1 oder 2, ferner aufweisend: ein Zwischenmetall-Dielektrikum (IMD) über der ersten Wortleitung; einen ersten Kontakt, der sich durch das IMD zu der ersten Wortleitung erstreckt, wobei der erste Kontakt elektrisch mit der ersten Wortleitung gekoppelt ist; ein dielektrisches Material, das den Speicherfilm kontaktiert, wobei der Speicherfilm zwischen dem dielektrischen Material und der ersten Wortleitung angeordnet ist; einen zweiten Kontakt, der sich durch das dielektrische Material und das FE-Material erstreckt; und eine erste leitfähige Leitung, die den ersten Kontakt mit dem zweiten Kontakt elektrisch koppelt.
  4. Speicherarray nach Anspruch 3, wobei der zweite Kontakt eine Länge aufweist, die größer als eine Länge des ersten Kontakts ist.
  5. Speicherarray nach einem der vorhergehenden Ansprüche, ferner aufweisend: eine dritte Wortleitung über der ersten Wortleitung, wobei sich die dritte Wortleitung von dem ersten Rand des Speicherarrays in der ersten Richtung erstreckt, wobei die dritte Wortleitung eine Länge aufweist, die kleiner als die Länge der ersten Wortleitung ist.
  6. Speicherarray nach einem der vorhergehenden Ansprüche, ferner aufweisend: einen zweiten Speicherfilm, der die erste Wortleitung kontaktiert, die dem Speicherfilm gegenüberliegt; und eine zweite OS-Schicht, die eine zweite Source-Leitung und eine zweite Bit-Leitung kontaktiert, wobei der zweite Speicherfilm zwischen der zweiten OS-Schicht und der ersten Wortleitung angeordnet ist, wobei die zweite Source-Leitung mit einer von der ersten Source-Leitung oder der ersten Bitleitung in einer Richtung parallel zu dem ersten Rand des Speicherarrays ausgerichtet ist, und wobei die zweite Bitleitung mit der anderen von der ersten Source-Leitung oder der ersten Bitleitung in der Richtung parallel zu den ersten Rand des Speicherarrays ausgerichtet ist.
  7. Speicherarray nach einem der vorhergehenden Ansprüche, ferner aufweisend: ein erstes Zwischenmetall-Dielektrikum (IMD) über der ersten Wortleitung; und ein zweites IMD über der zweiten Wortleitung, wobei das erste IMD und das zweite IMD Treppenformen in einer Querschnittsansicht aufweisen.
  8. Vorrichtung aufweisend: eine erste Wortleitung über einem Halbleitersubstrat; ein erstes Zwischenmetall-Dielektrikum (IMD), das ein erstes Ende der ersten Wortleitung kontaktiert; eine zweite Wortleitung über dem Halbleitersubstrat, wobei ein erstes Ende der zweiten Wortleitung mit einem ersten Rand des ersten IMD ausgerichtet ist; ein zweites IMD, das ein zweites Ende der zweiten Wortleitung kontaktiert, das dem ersten Ende der zweiten Wortleitung gegenüberliegt, wobei ein erster Rand des zweiten IMD mit einem zweiten Ende der ersten Wortleitung ausgerichtet ist, das dem ersten Ende der ersten Wortleitung gegenüberliegt; einen Speicherfilm, der die erste Wortleitung und das erste IMD kontaktiert; und eine Oxidhalbleiterschicht (OS-Schicht) über dem Speicherfilm, wobei die OS-Schicht eine Source-Leitung und eine Bitleitung kontaktiert.
  9. Vorrichtung nach Anspruch 8, wobei die erste Wortleitung eine erste Länge zwischen dem ersten Ende und dem zweiten Ende aufweist, wobei die zweite Wortleitung eine zweite Länge zwischen dem ersten Ende und dem zweiten Ende aufweist, und wobei die zweite Länge gleich der ersten Länge ist.
  10. Vorrichtung nach Anspruch 9, wobei ein erster Abstand zwischen dem Halbleitersubstrat und der ersten Wortleitung in einer Richtung senkrecht zu einer Hauptoberfläche des Halbleitersubstrats gleich einem zweiten Abstand zwischen dem Halbleitersubstrat und der zweiten Wortleitung in einer Richtung senkrecht zu der Hauptoberfläche des Halbleitersubstrats ist.
  11. Vorrichtung nach einem der Ansprüche 8 bis 10, wobei der Speicherfilm die zweite Wortleitung kontaktiert.
  12. Vorrichtung nach einem der Ansprüche 8 bis 11, wobei das erste IMD und das zweite IMD die Form einer Treppe in einer Querschnittsansicht aufweisen.
  13. Vorrichtung nach einem der Ansprüche 8 bis 12, wobei ein erstes Ende des Speicherfilms und ein erstes Ende der OS-Schicht mit dem zweiten Ende der ersten Wortleitung ausgerichtet sind.
  14. Verfahren umfassend: Bilden eines Mehrschichtstapels über einem Halbleitersubstrat, wobei der Mehrschichtstapel abwechselnd Schichten eines ersten Materials und eines zweiten Materials aufweist; Abscheiden einer ersten Hartmaskenschicht über dem Mehrschichtstapel; Strukturieren der ersten Hartmaskenschicht, um einen ersten Eckbereich des Mehrschichtstapels und eine zweite Ecke des Mehrschichtstapels schräg gegenüber dem ersten Eckbereich freizulegen, wobei die erste Hartmaskenschicht nach dem Strukturieren der ersten Hartmaskenschicht einen dritten Eckbereich des Mehrschichtstapels und einen vierten Eckbereich des Mehrschichtstapels bedeckt, wobei der vierte Eckbereich schräh gegenüber dem dritten Eckbereich ist; Strukturieren des Mehrschichtstapels durch die erste Hartmaskenschicht, um eine erste Treppenstruktur in dem ersten Eckbereich zu bilden und eine zweite Treppenstruktur in dem zweiten Eckbereich zu bilden; Strukturieren eines ersten Grabens, der sich durch den Mehrschichtstapel erstreckt; Abscheiden eines Speicherfilms entlang Seitenwände und einer unteren Oberfläche des ersten Grabens; und Abscheiden einer Oxidhalbleiterschicht (OS-Schicht) über dem Speicherfilm.
  15. Verfahren nach Anspruch 14, ferner umfassend: Abscheiden eines Zwischenmetall-Dielektrikums (IMD) über der ersten Treppenstruktur, der zweiten Treppenstruktur und der ersten Hartmaskenschicht, wobei das Strukturieren des ersten Grabens ferner Strukturieren des ersten Grabens umfasst, der sich durch das IMD erstreckt.
  16. Verfahren nach Anspruch 15, ferner umfassend: Planarisieren des IMD und der ersten Hartmaskenschicht, wobei durch das Planarisieren des IMD und der ersten Hartmaskenschicht die erste Hartmaskenschicht entfernt wird, wobei obere Oberflächen des IMD nach dem Planarisieren des IMD und der ersten Hartmaskenschicht eben mit einer oberen Oberfläche des Mehrschichtstapels ist.
  17. Verfahren nach Anspruch 15 oder 16, ferner umfassend: Abscheiden eines dielektrischen Materials über dem Speicherfilm; Bilden eines ersten leitfähigen Kontakts, der sich durch das IMD zu einer ersten leitfähigen Schicht des Mehrschichtstapels erstreckt, wobei der erste leitfähige Kontakt elektrisch mit der ersten leitfähigen Schicht gekoppelt ist; Bilden eines zweiten leitfähigen Kontakts, der sich durch das dielektrische Material und den Speicherfilm erstreckt; und Bilden einer leitfähigen Leitung, die den zweiten leitfähigen Kontakt mit dem ersten leitfähigen Kontakt elektrisch koppelt.
  18. Verfahren nach einem der Ansprüche 14 bis 17, wobei das erste Material ein leitfähiges Material enthält, wobei das zweite Material ein dielektrisches Material enthält, und wobei das Strukturieren des ersten Grabens mehrere Wortleitungen bildet, die das erste Material enthalten.
  19. Verfahren nach einem der Ansprüche 14 bis 18, wobei das erste Material ein dielektrisches Oxidmaterial enthält, wobei das zweite Material ein dielektrisches Nitridmaterial enthält.
  20. Verfahren nach Anspruch 19, ferner umfassend: Ersetzen des zweiten Materials durch ein leitfähiges Material.
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