JP2020150199A - 半導体記憶装置 - Google Patents

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孝政 伊藤
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Abstract

【課題】半導体記憶装置の歩留まりを向上させる。【解決手段】実施形態の半導体記憶装置は、基板２０と第１及び第２導電体層と第１及び第２ピラーと絶縁部材とを含む。第１導電体層は、第１部分２１と第２部分４１と第２部分の上方の第３部分４５とを含む。複数の第２導電体層２３は、第１導電体層の上方に互いが離隔しつつ積層される。第１ピラーＭＰは、複数の第２導電体層の積層方向と交差する方向で第１導電体層の第１部分と接触した第１半導体層を含む。第２ピラーＨＲ又はＣ４は、複数の第２導電体層と第１導電体層の第３部分とを貫通している。絶縁部材ＤＪは、第１及び第２ピラー間且つ第１導電体層の第２及び第３部分間に設けられ、積層方向で第１導電体層の第２及び第３部分のそれぞれと接触し、第１方向で第１導電体層の第１部分と接触している。【選択図】図１１

Description

実施形態は、半導体記憶装置に関する。
データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリが知られている。
特開２０１８−１４２６５４号公報
半導体記憶装置の歩留まりを向上させる。
実施形態の半導体記憶装置は、基板と、第１導電体層と、複数の第２導電体層と、第１ピラーと、第２ピラーと、第１部材とを含む。基板は、第１領域及び第１領域と第１方向に隣り合う第２領域を含む。第１導電体層は、第１領域及び第２領域内の基板の上方に設けられる。第１導電体層は、第１領域内の第１部分と、第１部分と連続的に設けられた第２領域内の第２部分と、第１部分と連続的に設けられ且つ第２部分の上方で第２部分とは離隔した第２領域内の第３部分とを含む。複数の第２導電体層は、第１導電体層の上方に、互いが離隔しつつ積層される。第１ピラーは、複数の第２導電体層を複数の第２導電体層の積層方向に貫通して第１導電体層の第１部分に至るように設けられる。第１ピラーは、積層方向と交差する方向で第１導電体層の第１部分と接触した第１半導体層と、第１半導体層と複数の第２導電体層との間の第１絶縁体層と、を含む。第２ピラーは、複数の第２導電体層と第１導電体層の第３部分とを積層方向に貫通して設けられる。第１部材は、第１ピラー及び第２ピラー間且つ第１導電体層の第２部分及び第３部分間に設けられる。第１部材は、積層方向で第１導電体層の第２部分及び第３部分のそれぞれと接触し、第１方向で第１導電体層の第１部分と接触する。第１部材は、第１導電体層とは異種である。
第１実施形態に係る半導体記憶装置の構成例を示すブロック図。 第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの回路構成の一例を示す回路図。 第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの平面レイアウトの一例を示す平面図。 第１実施形態に係る半導体記憶装置の備えるメモリセルアレイのセル領域における詳細な平面レイアウトの一例を示す平面図。 第１実施形態に係る半導体記憶装置の備えるメモリセルアレイのセル領域における断面構造の一例を示す、図４のＶ−Ｖ線に沿った断面図。 第１実施形態に係る半導体記憶装置におけるメモリピラーの断面構造の一例を示す、図５のＶＩ−ＶＩ線に沿った断面図。 第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの引出領域における詳細な平面レイアウトの一例を示す平面図。 第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの引出領域における断面構造の一例を示す、図７のＶＩＩＩ−ＶＩＩＩ線に沿った断面図。 第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの引出領域における断面構造の一例を示す、図７のＩＸ−ＩＸ線に沿った断面図。 第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの貫通コンタクト領域における詳細な平面レイアウトの一例を示す平面図。 第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの貫通コンタクト領域における断面構造の一例を示す、図１０のＸＩ−ＸＩ線に沿った断面図。 第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの貫通コンタクト領域における断面構造の一例を示す、図１０のＸＩＩ−ＸＩＩ線に沿った断面図。 第１実施形態に係る半導体記憶装置におけるコンタクトの断面構造の一例を示す、図１２のＸＩＩＩ−ＸＩＩＩ線に沿った断面図。 第１実施形態に係る半導体記憶装置の製造方法の一例を示すフローチャート。 第１実施形態に係る半導体記憶装置の製造途中の平面レイアウトの一例を示すメモリセルアレイの平面図。 第１実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示すメモリセルアレイの断面図。 第１実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示すメモリセルアレイの断面図。 第１実施形態に係る半導体記憶装置の製造途中の平面レイアウトの一例を示すメモリセルアレイの平面図。 第１実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示す、図１８のＸＩＸ−ＸＩＸ線に沿ったメモリセルアレイの断面図。 第１実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示すメモリセルアレイの断面図。 第１実施形態に係る半導体記憶装置の製造途中の平面レイアウトの一例を示すメモリセルアレイの平面図。 第１実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示す、図２１のＸＸＩＩ−ＸＸＩＩ線に沿ったメモリセルアレイの断面図。 第１実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示すメモリセルアレイの断面図。 第１実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示すメモリセルアレイの断面図。 第１実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示すメモリセルアレイの断面図。 第１実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示すメモリセルアレイの断面図。 第１実施形態に係る半導体記憶装置の製造途中の平面レイアウトの一例を示すメモリセルアレイの平面図。 第１実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示す、図２７のＸＸＶＩＩＩ−ＸＸＶＩＩＩ線に沿ったメモリセルアレイの断面図。 第１実施形態に係る半導体記憶装置の製造途中の平面レイアウトの一例を示すメモリセルアレイの平面図。 第１実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示す、図２９のＸＸＸ−ＸＸＸ線に沿ったメモリセルアレイの断面図。 第１実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示すメモリセルアレイの断面図。 第１実施形態に係る半導体記憶装置の製造途中の平面レイアウトの一例を示すメモリセルアレイの平面図。 第１実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示す、図３２のＸＸＸＩＩＩ−ＸＸＸＩＩＩ線に沿ったメモリセルアレイの断面図。 第１実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示すメモリセルアレイの断面図。 第１実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示すメモリセルアレイの断面図。 第１実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示すメモリセルアレイの断面図。 第１実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示すメモリセルアレイの断面図。 第１実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示すメモリセルアレイの断面図。 第１実施形態の比較例に係る半導体記憶装置の備えるメモリセルアレイの貫通コンタクト領域における断面構造の一例を示す断面図。 第２実施形態に係る半導体記憶装置の構成例を示すブロック図。 第２実施形態に係る半導体記憶装置の備えるメモリセルアレイの平面レイアウトの一例を示す平面図。 第２実施形態に係る半導体記憶装置の備えるメモリセルアレイの貫通コンタクト領域における詳細な平面レイアウトの一例を示す平面図。 第２実施形態に係る半導体記憶装置の製造方法の一例を示すフローチャート。 第２実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示すメモリセルアレイの断面図。 第２実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示すメモリセルアレイの断面図。 第２実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示すメモリセルアレイの断面図。 第２実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示すメモリセルアレイの断面図。 第２実施形態の比較例に係る半導体記憶装置の製造途中の断面構造の一例を示すメモリセルアレイの断面図。
以下に、実施形態について図面を参照して説明する。各実施形態は、発明の技術的思想を具体化するための装置や方法を例示している。図面は模式的又は概念的なものであり、各図面の寸法及び比率等は必ずしも現実のものと同一とは限らない。本発明の技術思想は、構成要素の形状、構造、配置等によって特定されるものではない。
尚、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。参照符号を構成する文字の後の数字は、同じ文字を含んだ参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために使用される。同じ文字を含んだ参照符号で示される要素を相互に区別する必要がない場合、これらの要素はそれぞれ文字のみを含んだ参照符号により参照される。
［１］第１実施形態
以下に、第１実施形態に係る半導体記憶装置１について説明する。
［１−１］半導体記憶装置１の構成
［１−１−１］半導体記憶装置１の全体構成
図１は、第１実施形態に係る半導体記憶装置１の構成例を示している。半導体記憶装置１は、データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリであり、外部のメモリコントローラ２によって制御される。半導体記憶装置１とメモリコントローラ２との間の通信は、例えばＮＡＮＤインターフェイス規格をサポートしている。
図１に示すように、半導体記憶装置１は、例えばメモリセルアレイ１０、コマンドレジスタ１１、アドレスレジスタ１２、シーケンサ１３、ドライバモジュール１４、ロウデコーダモジュール１５、並びにセンスアンプモジュール１６を備えている。
メモリセルアレイ１０は、複数のブロックＢＬＫ０〜ＢＬＫｎ（ｎは１以上の整数）を含んでいる。ブロックＢＬＫは、データを不揮発に記憶することが可能な複数のメモリセルの集合であり、例えばデータの消去単位として使用される。また、メモリセルアレイ１０には、複数のビット線及び複数のワード線が設けられる。各メモリセルは、例えば１本のビット線と１本のワード線とに関連付けられている。メモリセルアレイ１０の詳細な構成については後述する。
コマンドレジスタ１１は、半導体記憶装置１がメモリコントローラ２から受信したコマンドＣＭＤを保持する。コマンドＣＭＤは、例えばシーケンサ１３に読み出し動作、書き込み動作、消去動作等を実行させる命令を含んでいる。
アドレスレジスタ１２は、半導体記憶装置１がメモリコントローラ２から受信したアドレス情報ＡＤＤを保持する。アドレス情報ＡＤＤは、例えばブロックアドレスＢＡｄ、ページアドレスＰＡｄ、及びカラムアドレスＣＡｄを含んでいる。例えば、ブロックアドレスＢＡｄ、ページアドレスＰＡｄ、及びカラムアドレスＣＡｄは、それぞれブロックＢＬＫ、ワード線、及びビット線の選択に使用される。
シーケンサ１３は、半導体記憶装置１全体の動作を制御する。例えば、シーケンサ１３は、コマンドレジスタ１１に保持されたコマンドＣＭＤに基づいてドライバモジュール１４、ロウデコーダモジュール１５、及びセンスアンプモジュール１６等を制御して、読み出し動作、書き込み動作、消去動作等を実行する。
ドライバモジュール１４は、読み出し動作、書き込み動作、消去動作等で使用される電圧を生成する。そして、ドライバモジュール１４は、例えばアドレスレジスタ１２に保持されたページアドレスＰＡｄに基づいて、選択されたワード線に対応する信号線に生成した電圧を印加する。
ロウデコーダモジュール１５は、アドレスレジスタ１２に保持されたブロックアドレスＢＡｄに基づいて、対応するメモリセルアレイ１０内の１つのブロックＢＬＫを選択する。そして、ロウデコーダモジュール１５は、例えば選択されたワード線に対応する信号線に印加された電圧を、選択されたブロックＢＬＫ内の選択されたワード線に転送する。
センスアンプモジュール１６は、書き込み動作において、メモリコントローラ２から受信した書き込みデータＤＡＴに応じて、各ビット線に所望の電圧を印加する。また、センスアンプモジュール１６は、読み出し動作において、ビット線の電圧に基づいてメモリセルに記憶されたデータを判定し、判定結果を読み出しデータＤＡＴとしてメモリコントローラ２に転送する。
以上で説明した半導体記憶装置１及びメモリコントローラ２は、それらの組み合わせにより１つの半導体装置を構成しても良い。このような半導体装置としては、例えばＳＤＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。
［１−１−２］メモリセルアレイ１０の回路構成
図２は、第１実施形態に係る半導体記憶装置１の備えるメモリセルアレイ１０の回路構成の一例を、メモリセルアレイ１０に含まれた複数のブロックＢＬＫのうち１つのブロックＢＬＫを抽出して示している。図２に示すように、ブロックＢＬＫは、例えば４つのストリングユニットＳＵ０〜ＳＵ３を含んでいる。
各ストリングユニットＳＵは、ビット線ＢＬ０〜ＢＬｍ（ｍは１以上の整数）にそれぞれ関連付けられた複数のＮＡＮＤストリングＮＳを含んでいる。各ＮＡＮＤストリングＮＳは、例えばメモリセルトランジスタＭＴ０〜ＭＴ１１、並びに選択トランジスタＳＴ１ａ、ＳＴ１ｂ、ＳＴ１ｃ及びＳＴ２を含んでいる。メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積層を含み、データを不揮発に保持する。選択トランジスタＳＴ１ａ、ＳＴ１ｂ、ＳＴ１ｃ及びＳＴ２のそれぞれは、各種動作時におけるストリングユニットＳＵの選択に使用される。
各ＮＡＮＤストリングＮＳにおいて、選択トランジスタＳＴ１ａ、ＳＴ１ｂ及びＳＴ１ｃは直列接続され、メモリセルトランジスタＭＴ０〜ＭＴ１１は直列接続される。直列接続された選択トランジスタＳＴ１ａ、ＳＴ１ｂ及びＳＴ１ｃの一端は、関連付けられたビット線ＢＬに接続され、他端は、直列接続されたメモリセルトランジスタＭＴ０〜ＭＴ１１の一端に接続される。選択トランジスタＳＴ２の一端は、直列接続されたメモリセルトランジスタＭＴ０〜ＭＴ１１の他端に接続され、他端は、ソース線ＳＬに接続される。
同一のブロックＢＬＫにおいて、メモリセルトランジスタＭＴ０〜ＭＴ１１の制御ゲートは、それぞれワード線ＷＬ０〜ＷＬ１１に共通接続される。ストリングユニットＳＵ０内の選択トランジスタＳＴ１ａ、ＳＴ１ｂ及びＳＴ１ｃのゲートは、それぞれ選択ゲート線ＳＧＤ０ａ、ＳＧＤ０ｂ及びＳＧＤ０ｃに共通接続される。ストリングユニットＳＵ１内の選択トランジスタＳＴ１ａ、ＳＴ１ｂ及びＳＴ１ｃのゲートは、それぞれ選択ゲート線ＳＧＤ１ａ、ＳＧＤ１ｂ及びＳＧＤ１ｃに共通接続される。ストリングユニットＳＵ２内の選択トランジスタＳＴ１ａ、ＳＴ１ｂ及びＳＴ１ｃのゲートは、それぞれ選択ゲート線ＳＧＤ２ａ、ＳＧＤ２ｂ及びＳＧＤ２ｃに共通接続される。ストリングユニットＳＵ３内の選択トランジスタＳＴ１ａ、ＳＴ１ｂ及びＳＴ１ｃのゲートは、それぞれ選択ゲート線ＳＧＤ３ａ、ＳＧＤ３ｂ及びＳＧＤ３ｃに共通接続される。同一のブロックＢＬＫ内の選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに共通接続される。
以上で説明したメモリセルアレイ１０の回路構成において、ビット線ＢＬは、各ストリングユニットＳＵで同一のカラムアドレスが割り当てられたＮＡＮＤストリングＮＳによって共有される。ソース線ＳＬは、例えば複数のブロックＢＬＫ間で共有される。
１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合は、例えばセルユニットＣＵと称される。例えば、それぞれが１ビットデータを記憶するメモリセルトランジスタＭＴを含むセルユニットＣＵの記憶容量が、「１ページデータ」として定義される。セルユニットＣＵは、メモリセルトランジスタＭＴが記憶するデータのビット数に応じて、２ページデータ以上の記憶容量を有し得る。
尚、第１実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の回路構成は、以上で説明した構成に限定されない。例えば、各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２の個数は、それぞれ任意の個数に設計され得る。各ブロックＢＬＫが含むストリングユニットＳＵの個数は、任意の個数に設計され得る。
［１−１−３］メモリセルアレイ１０の構造
以下に、第１実施形態におけるメモリセルアレイ１０の構造の一例について説明する。
尚、以下で参照される図面において、Ｘ方向はワード線ＷＬの延伸方向に対応し、Ｙ方向はビット線ＢＬの延伸方向に対応し、Ｚ方向は半導体記憶装置１が形成される半導体基板２０の表面に対する鉛直方向に対応している。平面図には、図を見易くするためにハッチングが適宜付加されている。平面図に付加されたハッチングは、ハッチングが付加された構成要素の素材や特性とは必ずしも関連していない。各図では、図を見易くするために絶縁層（層間絶縁膜）、配線、コンタクト等の構成要素が適宜省略されている。
（メモリセルアレイ１０の平面レイアウト）
図３は、第１実施形態に係る半導体記憶装置１の備えるメモリセルアレイ１０の平面レイアウトの一例であり、１つのブロックＢＬＫ（すなわち、ストリングユニットＳＵ０〜ＳＵ３）に対応する領域を抽出して示している。図３に示すように、メモリセルアレイ１０の平面レイアウトは、例えば、Ｘ方向においてセル領域ＣＡと引出領域ＨＡとに分割される。また、メモリセルアレイ１０は、スリットＳＬＴ１、ＳＬＴ２及びＳＬＴ３、並びにスリットＳＨＥを含んでいる。
セル領域ＣＡは、ＮＡＮＤストリングＮＳが形成される領域である。また、セル領域ＣＡは、例えば各々がＹ方向に延伸して設けられた複数の貫通コンタクト領域Ｃ４Ｔを含んでいる。貫通コンタクト領域Ｃ４Ｔは、積層されたワード線ＷＬ等を貫通し、メモリセルアレイ１０上の回路とメモリセルアレイ１０下の回路とを電気的に接続するためのコンタクトが設けられる領域である。
引出領域ＨＡは、ＮＡＮＤストリングＮＳに接続されたワード線ＷＬ並びに選択ゲート線ＳＧＳ及びＳＧＤとロウデコーダモジュール１５との間を電気的に接続するためのコンタクトが形成される領域である。
スリットＳＬＴ１、ＳＬＴ２及びＳＬＴ３のそれぞれは、内部に絶縁部材が埋め込まれた構造を有し、同じ配線層に設けられ且つ当該スリットＳＬＴを介して隣り合う導電体層間を分断している。具体的には、スリットＳＬＴ１、ＳＬＴ２及びＳＬＴ３のそれぞれは、例えばワード線ＷＬ０〜ＷＬ１１、選択ゲート線ＳＧＤａ、ＳＧＤｂ及びＳＧＤｃ、並びに選択ゲート線ＳＧＳにそれぞれ対応する複数の配線層を分断している。
複数のスリットＳＬＴ１は、それぞれがＸ方向に沿って延伸して設けられ、Ｙ方向に配列している。スリットＳＬＴ１は、Ｘ方向において引出領域ＨＡ及びセル領域ＣＡを横切っている。スリットＳＬＴ２及びＳＬＴ３のそれぞれは、隣り合う２本のスリットＳＬＴ１間においてＸ方向に沿って延伸して設けられる。スリットＳＬＴ２は、引出領域ＨＡ内の端部領域から延伸し、Ｘ方向においてセル領域ＣＡを横切っている。スリットＳＬＴ３は、引出領域ＨＡ内においてスリットＳＬＴ２から離れて配置される。
また、スリットＳＬＴ２及びＳＬＴ３は、例えばＸ方向に並んで配置される。スリットＳＬＴ２及びＳＬＴ３間には、例えばギャップ部ＧＰが配置される。言い換えると、Ｙ方向において隣り合う２本のスリットＳＬＴ１間では、引出領域ＨＡからセル領域ＣＡに亘って延伸したスリットＳＬＴが、ギャップ部ＧＰを除いて設けられる。
スリットＳＨＥは、内部に絶縁部材が埋め込まれた構造を有し、同じ配線層に設けられ且つ当該スリットＳＨＥを介して隣り合う導電体層間を絶縁している。具体的には、スリットＳＨＥは、選択ゲート線ＳＧＤａ、ＳＧＤｂ及びＳＧＤｃにそれぞれ対応する複数の配線層を分断している。スリットＳＨＥは、隣り合うスリットＳＬＴ１及びＳＬＴ２間のそれぞれに配置される。例えば、スリットＳＨＥは、引出領域ＨＡ内の端部領域から延伸し、Ｘ方向においてセル領域ＣＡを横切っている。
以上で説明したメモリセルアレイ１０の平面レイアウトでは、セル領域ＣＡにおいてスリットＳＬＴ１、ＳＬＴ２、及びＳＨＥによって区切られた領域のそれぞれが、１つのストリングユニットＳＵに対応している。つまり、本例では、各々がＸ方向に延伸したストリングユニットＳＵ０〜ＳＵ３が、Ｙ方向に配列している。そして、メモリセルアレイ１０には、例えば図３に示されたレイアウトがＹ方向に繰り返し配置される。
尚、以上で説明したメモリセルアレイ１０の平面レイアウトにおいて、隣り合う２本のスリットＳＬＴ１間に配置されるスリットＳＬＴ２及びＳＬＴ３の本数は、任意の本数に設計され得る。隣り合うスリットＳＬＴ１及びＳＬＴ２間に配置されるスリットＳＨＥの本数は、任意の本数に設計され得る。隣り合う２本のスリットＳＬＴ１間におけるストリングユニットＳＵの個数は、隣り合う２本のスリットＳＬＴ１間に配置されるスリットＳＬＴ２及びＳＨＥの本数に基づいて変化する。
（セル領域ＣＡにおけるメモリセルアレイ１０の構造）
図４は、第１実施形態に係る半導体記憶装置１のセル領域ＣＡにおけるメモリセルアレイ１０の詳細な平面レイアウトの一例であり、ストリングユニットＳＵ０及びＳＵ１に対応する領域を抽出して示している。図４に示すように、セル領域ＣＡにおいてメモリセルアレイ１０は、複数のメモリピラーＭＰ、複数のコンタクトＣＶ、及び複数のビット線ＢＬを含んでいる。
メモリピラーＭＰの各々は、例えば１つのＮＡＮＤストリングＮＳとして機能する。複数のメモリピラーＭＰは、例えば隣り合うスリットＳＬＴ１及びＳＬＴ２間の領域において、９列の千鳥状に配置される。例えば、隣り合うスリットＳＬＴ１及びＳＬＴ２の中間部でＸ方向に配列したメモリピラーＭＰは、スリットＳＨＥ１と重なって配置される。つまり、複数のメモリピラーＭＰには、スリットＳＨＥ１を貫通し、隣り合う選択ゲート線ＳＧＤに接触したメモリピラーＭＰが含まれ得る。
複数のビット線ＢＬは、それぞれがＹ方向に延伸し、Ｘ方向に配列している。各ビット線ＢＬは、ストリングユニットＳＵ毎に少なくとも１つのメモリピラーＭＰと重なるように配置される。本例において各メモリピラーＭＰには、２本のビット線ＢＬが重なって配置される。メモリピラーＭＰに重なっている複数のビット線ＢＬのうち１本のビット線ＢＬと、当該メモリピラーＭＰとの間には、コンタクトＣＶが設けられる。各メモリピラーＭＰは、コンタクトＣＶを介して対応するビット線ＢＬと電気的に接続される。
尚、スリットＳＨＥと重なったメモリピラーＭＰとビット線ＢＬとの間のコンタクトＣＶは、省略される。言い換えると、異なる２本の選択ゲート線ＳＧＤに接したメモリピラーＭＰとビット線ＢＬとの間のコンタクトＣＶは、省略される。隣り合うスリットＳＬＴ間におけるメモリピラーＭＰやスリットＳＨＥ等の個数及び配置は、図４を用いて説明した構成に限定されず、適宜変更され得る。
ストリングユニットＳＵ２及びＳＵ３に対応する領域におけるメモリセルアレイ１０の平面レイアウトは、例えばストリングユニットＳＵ０及びＳＵ１に対応する領域におけるメモリセルアレイ１０の平面レイアウトと同様のため、説明を省略する。
図５は、図４のＶ−Ｖ線に沿った断面図であり、第１実施形態に係る半導体記憶装置１の備えるメモリセルアレイ１０のセル領域ＣＡにおける断面構造の一例を示している。また、図５には、Ｘ方向においてスリットＳＨＥ１と重なる部分が破線で示されている。図５に示すように、メモリセルアレイ１０は、導電体層２１〜２５を含んでいる。導電体層２１〜２５は、半導体基板２０の上方に設けられる。
具体的には、半導体基板２０の上方に、絶縁体層を介して導電体層２１が設けられる。図示が省略されているが、半導体基板２０と導電体層２１との間の絶縁体層には、例えばロウデコーダモジュール１５やセンスアンプモジュール１６等に対応する回路が設けられる。導電体層２１は、例えばＸＹ平面に沿って広がった板状に形成された複数の導電体層が積層された構造を有し、ソース線ＳＬとして使用される。導電体層２１は、例えばシリコン（Ｓｉ）を含んでいる。
導電体層２１の上方に、絶縁体層を介して導電体層２２が設けられる。導電体層２２は、例えばＸＹ平面に沿って広がった板状に形成され、選択ゲート線ＳＧＳとして使用される。導電体層２２は、例えばシリコンを含んでいる。
導電体層２２の上方に、絶縁体層と導電体層２３とが交互に積層される。導電体層２３は、例えばＸＹ平面に沿って広がった板状に形成される。積層された複数の導電体層２３は、半導体基板２０側から順に、それぞれワード線ＷＬ０〜ＷＬ１１として使用される。導電体層２３は、例えばタングステン（Ｗ）を含んでいる。
最上層の導電体層２３の上方に、絶縁体層と導電体層２４とが交互に積層される。導電体層２４は、例えばＸＹ平面に沿って広がった板状に形成される。積層された複数の導電体層２４は、半導体基板２０側から順に、それぞれ選択ゲート線ＳＧＤａ、ＳＧＤｂ及びＳＧＤｃとして使用される。導電体層２４は、例えばタングステンを含んでいる。
最上層の導電体層２４の上方に、絶縁体層を介して導電体層２５が設けられる。導電体層２５は、例えばＹ方向に沿って延伸したライン状に形成され、ビット線ＢＬとして使用される。つまり、図示せぬ領域において複数の導電体層２５は、Ｘ方向に沿って配列している。導電体層２５は、例えば銅（Ｃｕ）を含んでいる。
メモリピラーＭＰの各々は、Ｚ方向に沿って延伸して設けられ、導電体層２２〜２４を貫通している。また、メモリピラーＭＰの各々は、例えばコア部材３０、半導体層３１、積層膜３２を含んでいる。
コア部材３０は、Ｚ方向に沿って延伸して設けられる。例えば、コア部材３０の上端は、最上層の導電体層２４よりも上層に含まれ、コア部材３０の下端は、導電体層２１が設けられた層内に含まれる。半導体層３１は、例えばコア部材３０の周囲を覆っている。メモリピラーＭＰの下部において、半導体層３１の側面の一部は、導電体層２１に接触している。積層膜３２は、半導体層３１と導電体層２１とが接触した部分を除いて、半導体層３１の側面及び底面を覆っている。コア部材３０は、例えば酸化シリコン（ＳｉＯ２）等の絶縁体を含んでいる。半導体層３１は、例えばシリコンを含んでいる。
メモリピラーＭＰ内の半導体層３１の上面には、柱状のコンタクトＣＶが設けられる。図示された領域には、５本のメモリピラーＭＰのうち、２本のメモリピラーＭＰに対応するコンタクトＣＶが表示されている。当該領域においてスリットＳＨＥと重ならない且つコンタクトＣＶが接続されていないメモリピラーＭＰには、図示されない領域においてコンタクトＣＶが接続される。
コンタクトＣＶの上面には、１個の導電体層２５、すなわち１本のビット線ＢＬが接触している。１個の導電体層２５には、スリットＳＬＴ１、ＳＬＴ２及びＳＨＥと、スリットＳＨＥに接触したメモリピラーＭＰとによって区切られた空間のそれぞれにおいて、１本のコンタクトＣＶが接続される。つまり、導電体層２５の各々には、例えば隣り合うスリットＳＬＴ１及びＳＨＥ間における１本のメモリピラーＭＰと、隣り合うスリットＳＨＥ及びＳＬＴ２間における１本のメモリピラーＭＰとが電気的に接続される。
スリットＳＬＴは、例えばＸＺ平面に沿って広がった板状に形成され、導電体層２２〜２４を分断している。スリットＳＬＴの上端は、最上層の導電体層２４と導電体層２５との間の層に含まれている。スリットＳＬＴの下端は、例えば導電体層２１が設けられた層に含まれている。スリットＳＬＴは、例えば酸化シリコン等の絶縁体を含んでいる。
スリットＳＨＥは、例えばＸＺ平面に沿って広がった板状に形成され、積層された導電体層２４を分断している。スリットＳＨＥの上端は、最上層の導電体層２４と導電体層２５との間の層に含まれている。スリットＳＨＥの下端は、例えば最上層の導電体層２３と最下層の導電体層２４との間の層に含まれている。スリットＳＨＥは、例えば酸化シリコン等の絶縁体を含んでいる。例えば、スリットＳＨＥの上端と、メモリピラーＭＰの上端とは揃っている。これに限定されず、メモリピラーＭＰの上端と、スリットＳＬＴ及びＳＨＥの上端とは、揃っていなくても良い。
以上で説明したメモリピラーＭＰの構造では、メモリピラーＭＰと導電体層２２とが交差する部分が、選択トランジスタＳＴ２として機能する。メモリピラーＭＰと導電体層２３とが交差する部分が、メモリセルトランジスタＭＴとして機能する。メモリピラーＭＰと導電体層２４とが交差する部分が、選択トランジスタＳＴ１として機能する。
図６は、図５のＶＩ−ＶＩ線に沿った断面図であり、第１実施形態に係る半導体記憶装置１におけるメモリピラーＭＰの断面構造の一例を示している。より具体的には、図５は、半導体基板２０の表面に平行且つ導電体層２３を含む層における、メモリピラーＭＰの断面構造を示している。
図６に示すように、導電体層２３を含む層では、コア部材３０は、例えばメモリピラーＭＰの中央部に設けられる。半導体層３１は、コア部材３０の側面を囲っている。積層膜３２は、半導体層３１の側面を囲っている。積層膜３２は、例えばトンネル絶縁膜３３、絶縁膜３４、及びブロック絶縁膜３５を含んでいる。
トンネル絶縁膜３３は、半導体層３１の側面を囲っている。絶縁膜３４は、トンネル絶縁膜３３の側面を囲っている。ブロック絶縁膜３５は、絶縁膜３４の側面を囲っている。導電体層２３は、ブロック絶縁膜３５の側面を囲っている。トンネル絶縁膜３３及びブロック絶縁膜３５のそれぞれは、例えば酸化シリコンを含んでいる。絶縁膜３４は、例えば窒化シリコン（ＳｉＮ）を含んでいる。
第１実施形態に係る半導体記憶装置１において、半導体層３１は、メモリセルトランジスタＭＴ０〜ＭＴ１１並びに選択トランジスタＳＴ１ａ、ＳＴ１ｂ、ＳＴ１ｃ及びＳＴ２のそれぞれのチャネルとして使用される。絶縁膜３４は、メモリセルトランジスタＭＴの電荷蓄積層として使用される。これにより、メモリピラーＭＰの各々は、１つのＮＡＮＤストリングＮＳとして機能する。
（引出領域ＨＡにおけるメモリセルアレイ１０の構造）
図７は、第１実施形態に係る半導体記憶装置１の引出領域ＨＡにおけるメモリセルアレイ１０の詳細な平面レイアウトの一例であり、１つのブロックＢＬＫに対応する領域を抽出して示している。また、図７には、引出領域ＨＡ近傍におけるセル領域ＣＡの一部も示されている。図７に示すように、引出領域ＨＡでは、選択ゲート線ＳＧＳ、ワード線ＷＬ０〜ＷＬ１１、並びに選択ゲート線ＳＧＤａ、ＳＧＤｂ及びＳＧＤｃの端部が階段状に設けられる。また、引出領域ＨＡにおいてメモリセルアレイ１０は、複数のコンタクトＣＣ、並びに複数の支持柱ＨＲを含んでいる。
具体的には、選択ゲート線ＳＧＳ、ワード線ＷＬ０〜ＷＬ１１、並びに選択ゲート線ＳＧＤａ、ＳＧＤｂ及びＳＧＤｃのそれぞれは、端部において上層の配線層（導電体層）と重ならないテラス部分を有している。例えば、ワード線ＷＬ０〜ＷＬ１１の端部は、Ｙ方向に２段の段差を有し且つＸ方向に複数の段差が形成された３列の階段状に設けられる。選択ゲート線ＳＧＤａ、ＳＧＤｂ及びＳＧＤｃのそれぞれの端部は、Ｘ方向に段差が形成された階段状に設けられる。選択ゲート線ＳＧＳは、階段状に設けられたワード線ＷＬ０〜ＷＬ１１の端部領域から外側に引き出される。
このような積層配線の階段構造に対して、スリットＳＬＴ３は、例えば隣り合う２本のスリットＳＬＴ１間の中間部に配置され、ワード線ＷＬ１、ＷＬ４、ＷＬ７及びＷＬ１０にそれぞれ対応する複数のテラス部分をＸ方向において横切っている。スリットＳＬＴ３は、選択ゲート線ＳＧＳのテラス部分をＸ方向において横切っていても良いし、横切っていなくても良い。スリットＳＨＥは、例えば隣り合うスリットＳＬＴ１及びＳＬＴ２間の中間部に配置され、選択ゲート線ＳＧＤａ、ＳＧＤｂ及びＳＧＤｃにそれぞれ対応する複数のテラス部分をＸ方向において横切っている。
尚、本例において、同一のブロックＢＬＫ内で同じ層に設けられたワード線ＷＬは、ギャップ部ＧＰを介してショートしている。言い換えると、隣り合う２本のスリットＳＬＴ１の一方のスリットＳＬＴ１に接したワード線ＷＬと、他方のスリットＳＬＴ１に接したワード線ＷＬとは、ギャップ部ＧＰを介して電気的に接続されている。
複数のコンタクトＣＣは、選択ゲート線ＳＧＳ、ワード線ＷＬ０〜ＷＬ１１、並びに選択ゲート線ＳＧＤａ、ＳＧＤｂ及びＳＧＤｃのそれぞれのテラス部分上にそれぞれ設けられる。選択ゲート線ＳＧＳ、ワード線ＷＬ０〜ＷＬ１１、並びに選択ゲート線ＳＧＤａ、ＳＧＤｂ及びＳＧＤｃのそれぞれは、対応するコンタクトＣＣを介してロウデコーダモジュール１５に電気的に接続される。
複数の支持柱ＨＲは、例えば引出領域ＨＡ内において、スリットＳＬＴ１及びＳＬＴ２が形成される領域と、コンタクトＣＣが形成される領域とを除いた領域に適宜配置される。支持柱ＨＲは、Ｚ方向に延伸したホール内に絶縁部材が埋め込まれた構造を有し、積層された配線層（例えば、ワード線ＷＬ及び選択ゲート線ＳＧＤ）を貫通している。例えば、支持柱ＨＲは、ワード線ＷＬ及び選択ゲート線ＳＧＤのそれぞれのテラス部分においてコンタクトＣＣの周囲に複数配置される。
図８は、図７のＶＩＩＩ−ＶＩＩＩ線に沿った断面図であり、第１実施形態に係る半導体記憶装置１の備えるメモリセルアレイ１０の引出領域ＨＡにおける断面構造の一例を示している。また、図８には、コンタクトＣＣを含む断面の領域が示されている。図８に示すように、引出領域ＨＡでは、ワード線ＷＬ及び選択ゲート線ＳＧＤに対応する複数の導電体層の端部が階段状に設けられる。また、引出領域ＨＡにおいてメモリセルアレイ１０は、複数の導電体層２６を含んでいる。
図示された領域には、ワード線ＷＬ１、ＷＬ４、ＷＬ７及びＷＬ１０、並びに選択ゲート線ＳＧＤａ、ＳＧＤｂ及びＳＧＤｃにそれぞれ対応する複数のテラス部分が含まれている。そして、ワード線ＷＬ０、ＷＬ４、ＷＬ７及びＷＬ１０にそれぞれ対応する４層の導電体層２３と、選択ゲート線ＳＧＤａ、ＳＧＤｂ及びＳＧＤｃにそれぞれ対応する３層の導電体層２４とのそれぞれのテラス部分上に、それぞれ１本のコンタクトＣＣが設けられる。各コンタクトＣＣ上には、１個の導電体層２６が設けられ、電気的に接続される。各導電体層２６は、例えば導電体層２５よりも上層に含まれている。
図９は、図７のＩＸ−ＩＸ線に沿った断面図であり、第１実施形態に係る半導体記憶装置１の備えるメモリセルアレイ１０の引出領域ＨＡにおける断面構造の一例を示している。また、図９には、スリットＳＨＥを含む断面の領域が示され、Ｙ方向において３層の導電体層２４とスリットＳＨＥとが重なった部分が破線で示されている。図９に示すように、引出領域ＨＡでは、例えばソース線ＳＬに対応する導電体層２１が省略される。
支持柱ＨＲは、Ｚ方向に延伸して設けられ、例えば導電体層２２〜２４を貫通している。支持柱ＨＲの上端は、例えば導電体層２５とメモリピラーＭＰの上端との間の層に含まれている。支持柱ＨＲの下端は、例えば導電体層２２よりも下層に含まれている。これに限定されず、支持柱ＨＲの下端は、少なくとも導電体層２２まで到達していれば良い。
スリットＳＨＥは、積層された導電体層２４の端部（テラス部分）を分断している。セル領域ＣＡと同様に、スリットＳＨＥの上端は最上層の導電体層２４と導電体層２５との間の層に含まれ、スリットＳＨＥの下端は最上層の導電体層２３と最下層の導電体層２４との間の層に含まれている。
（貫通コンタクト領域Ｃ４Ｔにおけるメモリセルアレイ１０の構造）
図１０は、第１実施形態に係る半導体記憶装置１の貫通コンタクト領域Ｃ４Ｔにおけるメモリセルアレイ１０の詳細な平面レイアウトの一例であり、１つのブロックＢＬＫに対応する領域を抽出して示している。また、図１０には、貫通コンタクト領域Ｃ４Ｔ近傍におけるセル領域ＣＡの一部も示されている。図１０に示すように、貫通コンタクト領域Ｃ４Ｔにおいてメモリセルアレイ１０は、複数の支持柱ＨＲ、複数のコンタクトＣ４、複数のソース接続領域ＳＣＲ、及び複数のソース貫通領域ＳＰＲを含んでいる。
複数の支持柱ＨＲは、スリットＳＬＴ１及びＳＬＴ２が形成される領域と、コンタクトＣ４が形成される領域とを除いた領域に適宜配置される。コンタクトＣ４は、積層された配線層（例えば、選択ゲート線ＳＧＳ、及びワード線ＷＬ）を貫通する。また、コンタクトＣ４は、ソース接続領域ＳＣＲとソース貫通領域ＳＰＲとのそれぞれに少なくとも１本配置される。コンタクトＣ４の外径は、支持柱ＨＲの外径よりも大きい。
ソース接続領域ＳＣＲは、セル領域ＣＡ内でメモリピラーＭＰが配置された領域と隣接して配置される。ソース接続領域ＳＣＲに設けられたコンタクトＣ４は、ソース線ＳＬに接続される。ソース貫通領域ＳＰＲは、例えばソース接続領域ＳＣＲと離れて配置される。ソース貫通領域ＳＰＲに設けられたコンタクトＣ４は、メモリセルアレイ１０の下方の配線と、メモリセルアレイ１０の上方の配線との間の接続に使用される。ソース線ＳＬは、ソース接続領域ＳＣＲ内のコンタクトＣ４と、ソース貫通領域ＳＰＲ内のコンタクトＣ４とを介して、メモリセルアレイ１０の下方に設けられた回路に電気的に接続される。
ソース接続領域ＳＣＲに設けられたソース線部の積層構造と、ソース貫通領域ＳＰＲに設けられたソース線部の積層構造とは異なっている。例えば、各領域ＳＣＲ及びＳＰＲにおけるソース線部の積層構造は、後述する半導体記憶装置１の製造工程における、コンタクトＣ４に対応するコンタクトホールの底部位置の制御に使用される。
尚、ソース接続領域ＳＣＲ及びソース貫通領域ＳＰＲのそれぞれには、支持柱ＨＲが配置されても良い。貫通コンタクト領域Ｃ４Ｔに設けられるコンタクトＣ４及び支持柱ＨＲの個数及び配置は、適宜変更され得る。ソース接続領域ＳＣＲ及びソース貫通領域ＳＰＲのそれぞれの配置は、適宜変更され得る。セル領域ＣＡ内に設けられた貫通コンタクト領域Ｃ４Ｔには、ソース接続領域ＳＣＲ及びソース貫通領域ＳＰＲが少なくとも１組配置されていれば良い。
図１１は、図１０のＸＩ−ＸＩ線に沿った断面図であり、第１実施形態に係る半導体記憶装置１の備えるメモリセルアレイ１０の貫通コンタクト領域Ｃ４Ｔにおける断面構造の一例を示している。また、図１１には、ソース接続領域ＳＣＲとソース貫通領域ＳＰＲとを含む断面の領域が示され、貫通コンタクト領域Ｃ４Ｔにおけるソース線部の詳細な構造が示されている。図１１に示すように、貫通コンタクト領域Ｃ４Ｔにおいてメモリセルアレイ１０は、導電体層２７、２８、４０、４１及び４５、絶縁体層４２及び４４、犠牲部材４３、並びにコンタクトＣＰを含んでいる。
導電体層２７は、メモリセルアレイ１０の下方の回路に使用される配線である。導電体層２８は、メモリセルアレイ１０の上方の回路に使用される配線である。平面視において重なった導電体層２７及び２８間は、例えば導電体層２７上のコンタクトＣ４と、コンタクトＣ４上のコンタクトＣＰとを介して電気的に接続される。
ソース接続領域ＳＣＲにおけるソース線部の積層構造は、導電体層２１が設けられた層内に含まれている。ソース接続領域ＳＣＲにおいて、導電体層４０は、ソース線部の最下層に設けられている。導電体層４０上には、導電体層４１が設けられる。導電体層４１上には、絶縁体層４２が設けられる。絶縁体層４２の第１部分の上には、犠牲部材４３が設けられる。犠牲部材４３上と絶縁体層４２の第２部分との上には、絶縁体層４４が設けられる。絶縁体層４４上には、導電体層４５が設けられる。
絶縁体層４２の第１部分の上の犠牲部材４３は、絶縁体層４２の第２部分の上の絶縁体層４４によって、導電体層２１から分離されている。言い換えると、ソース接続領域ＳＣＲ内の犠牲部材４３は、導電体層２１及び犠牲部材４３とは異種の絶縁部材（絶縁体層４２及び４４）が分断部ＤＪに設けられることによって、メモリピラーＭＰの下部に設けられた導電体層２１から分離されている。例えば、分断部ＤＪに設けられた絶縁部材は、Ｚ方向において導電体層４１及び４５と接触し、Ｘ方向において導電体層２１と接触している。
ソース接続領域ＳＣＲ内の導電体層４０、４１及び４５は、例えばシリコンを含む半導体で構成され、メモリピラーＭＰに接続された導電体層２１と一体で設けられ得る。つまり、ソース線ＳＬの構造について言い換えると、半導体基板２０の上方においてソース線ＳＬとして使用される導電体層（以下、ソース線ＳＬと呼ぶ）は、導電体層２１に対応する第１部分と、導電体層４０及び４１に対応する第２部分と、導電体層４５に対応する第３部分とを含む。そして、ソース線ＳＬの第２部分と第３部分との間に、例えば分断部ＤＪの絶縁部材の一部として使用される絶縁体層４４が設けられる。メモリピラーＭＰは、積層された導電体層２３を貫通して設けられ、半導体層３１の側面を介してソース線ＳＬの第１部分（導電体層２１）と電気的に接続される。ソース接続領域ＳＣＲ内において、支持柱ＨＲ及びコンタクトＣ４のそれぞれは、積層された導電体層２３と、ソース線ＳＬの第３部分（導電体層４５）を貫通して設けられる。
ソース貫通領域ＳＰＲにおけるソース線部の積層構造は、導電体層２１が設けられた層内に含まれている。ソース貫通領域ＳＰＲにおけるソース線部の積層構造は、ソース接続領域ＳＣＲにおけるソース線部の積層構造から導電体層４０を省略した構造と同様である。ソース接続領域ＳＣＲにおける導電体層４５と、ソース貫通領域ＳＰＲにおける導電体層４５とは、連続的に設けられる。導電体層４５は、貫通コンタクト領域Ｃ４Ｔの全面に設けられ、隣り合う導電体層２１の部分と電気的に接続される。
分断部ＤＪにおける導電体層４５の上面は、他の部分における導電体層４５の上面よりも低く設けられる。つまり、導電体層４５は、犠牲部材４３が省略された部分に沿った凹状の部分を有している。また、分断部ＤＪの上方の導電体層２２は、例えば導電体層４５と同様に、犠牲部材４３が省略された部分に沿った凹状の部分を有している。言い換えると、導電体層４５及び２２のそれぞれは、分断部ＤＪの上方において段差を有している。
ソース接続領域ＳＣＲにおいて、支持柱ＨＲは、分断部ＤＪに配置されても良いし、犠牲部材４３が設けられた領域に配置されても良い。ソース接続領域ＳＣＲでは、少なくとも支持柱ＨＲ又はコンタクトＣ４が貫通する犠牲部材４３が、分断部ＤＪを介して導電体層２１から離れて設けられていれば良い。
コンタクトＣ４は、Ｚ方向に沿って延伸して設けられている。コンタクトＣ４は、例えば導電体層２２〜２４、４１及び４５を貫通している。例えば、ソース接続領域ＳＣＲにおいて、コンタクトＣ４の底部は、導電体層４０に接触している。ソース貫通領域ＳＰＲにおいて、コンタクトＣ４の底部は、導電体層２７に接触している。コンタクトＣ４の上端は、例えば支持柱ＨＲの上端と揃っている。
また、コンタクトＣ４は、例えば導電体層３６及び絶縁体層３７を含んでいる。導電体層３６は、Ｚ方向に延伸した柱状に設けられ、導電体層３６上にコンタクトＣＰが設けられる。絶縁体層３７は、導電体層３６の側面を覆っている。コンタクトＣ４と、コンタクトＣ４が貫通している各導電体層２２〜２４、４１及び４５との間は、絶縁体層３７によって絶縁されている。
図１２は、図１０のＸＩＩ−ＸＩＩ線に沿った断面図であり、第１実施形態に係る半導体記憶装置１の備えるメモリセルアレイ１０の貫通コンタクト領域Ｃ４Ｔにおける断面構造の一例を示している。また、図１２には、ソース接続領域ＳＣＲとスリットＳＬＴ１及びＳＬＴ２とを含む断面の領域が示され、貫通コンタクト領域Ｃ４Ｔにおいてソース線部の詳細な構造が示されている。図１２に示すように、貫通コンタクト領域Ｃ４Ｔ内のソース接続領域ＳＣＲの周辺領域では、例えばソース線部の導電体層４５以外の積層構造が省略されている。貫通コンタクト領域Ｃ４Ｔにおいて、スリットＳＬＴ１及びＳＬＴ２のそれぞれは、導電体層４５を貫通している。スリットＳＬＴ１及びＳＬＴ２のそれぞれの底部は、例えば半導体基板２０及び導電体層４５間の絶縁体層に接触している。
図１３は、図１２のＸＩＩＩ−ＸＩＩＩ線に沿った断面図であり、第１実施形態に係る半導体記憶装置１におけるコンタクトＣ４の断面構造の一例を示している。より具体的には、図１３は、半導体基板２０の表面に平行且つ導電体層２３を含む層における、コンタクトＣ４の断面構造を示している。図１３に示すように、導電体層２３を含む層において導電体層３６は、例えばコンタクトＣ４の中央部に設けられる。絶縁体層３７は、導電体層３６の側面を囲っている。導電体層２３は、絶縁体層３７の側面を囲っている。
以上で説明したメモリセルアレイ１０の構造において、導電体層２３の層数は、ワード線ＷＬの本数に基づいて設計される。選択ゲート線ＳＧＳには、複数層に設けられた複数の導電体層２２が割り当てられても良い。選択ゲート線ＳＧＳが複数層に設けられる場合に、導電体層２２と異なる導電体が使用されても良い。選択ゲート線ＳＧＤとして使用される導電体層２４の層数は、任意の層数に設計され得る。
コンタクトＣＰ及びＣＶのそれぞれは、複数のコンタクトがＺ方向に連結された構造であっても良い。Ｚ方向に連結された複数のコンタクト間には、配線層が挿入されても良い。図９に示された領域には、導電体層２６が通過していても良い。同様に、図１２に示された領域には、導電体層２７が通過していても良い。第１実施形態では、セル領域ＣＡが貫通コンタクト領域Ｃ４Ｔを含む場合が例示されているが、これに限定されない。例えば、貫通コンタクト領域Ｃ４Ｔは、その他の領域に配置されても良い。貫通コンタクト領域Ｃ４Ｔは、引出領域ＨＡ内に挿入されても良い。
［１−２］半導体記憶装置１の製造方法
以下に、図１４を適宜参照して、第１実施形態に係る半導体記憶装置１における、メモリセルアレイ１０内の積層配線構造の形成に関する一連の製造工程の一例について説明する。図１４は、第１実施形態に係る半導体記憶装置１の製造方法の一例を示すフローチャートである。図１５〜図３８のそれぞれは、第１実施形態に係る半導体記憶装置１の製造途中の平面レイアウト又は断面構造の一例を示している。尚、以下の製造方法の説明において、参照される平面図は図１０に示された領域に対応し、参照される断面図は図１１に示された領域に対してスリットＳＬＴの領域が追加された領域に対応している。ソース線部は、ソース線ＳＬとして機能する導電体層２１に対応する配線層の積層構造のことを示している。積層配線部は、ワード線ＷＬとして機能する導電体層２３と選択ゲート線ＳＧＤとして機能する導電体層２４とに対応する積層構造のことを示している。
まず、ステップＳ１０１の処理によって、導電体層４０が形成され、導電体層４０が所望の形状に加工される。具体的には、まず半導体基板２０上に、導電体層２７を含む絶縁体層５０と、導電体層４０とが順に積層される。図示が省略されているが、絶縁体層５０内には、ロウデコーダモジュール１５やセンスアンプモジュール１６等に対応する回路が形成される。
それから、フォトリソグラフィ等によって、図１５に示すように、導電体層４０を除去する領域が開口したマスクＲＥＧが形成される。例えば、セル領域ＣＡにおいてマスクＲＥＧは、メモリピラーＭＰが形成される領域と、ソース接続領域ＳＣＲとを覆うように形成される。マスクＲＥＧは、例えばフォトレジストである。そして、形成されたマスクＲＥＧを用いた異方性エッチングによって、マスクＲＥＧの開口部分に対応する導電体層４０が除去される。導電体層４０の加工後に、マスクＲＥＧは除去される。その後、図１６に示すように、導電体層４０が除去された領域が絶縁体層５１によって埋め込まれる。導電体層４０は、例えばリンがドープされたポリシリコン（Ｓｉ）である。
次に、ステップＳ１０２の処理によって、図１７に示すように、ソース線部の犠牲部材４３が形成される。具体的には、導電体層４０及び絶縁体層５１上に、導電体層４１、絶縁体層４２、及び犠牲部材４３が順に積層される。導電体層４１は、例えばリンがドープされたポリシリコンである。絶縁体層４２は、例えば酸化シリコン（ＳｉＯ２）を含んでいる。犠牲部材４３は、例えばノンドープのポリシリコンである。これに限定されず、犠牲部材４３がポリシリコンで形成される場合に、当該ポリシリコンにリン（Ｐ）、ボロン（Ｂ）、炭素（Ｃ）等がドープされても良い。
次に、ステップＳ１０３の処理によって、犠牲部材４３が所望の形状に加工される。具体的には、まずフォトリソグラフィ等によって、図１８に示すように、犠牲部材４３を除去する領域が開口したマスクＲＥＧが形成される。本工程におけるマスクＲＥＧは、分断部ＤＪの全体が開口するように形成される。つまり、本工程におけるマスクＲＥＧの開口部分のそれぞれは、対応するソース接続領域ＳＣＲの一部をＹ方向において横切っている。そして、形成されたマスクＲＥＧを用いた異方性エッチングによって、図１９に示すように、マスクＲＥＧの開口部分に対応する犠牲部材４３が除去される。犠牲部材４３の加工後に、マスクＲＥＧは除去される。
次に、ステップＳ１０４の処理によって、ソース線部が所望の形状に加工される。具体的には、まず図２０に示すように、絶縁体層４２の露出した部分と犠牲部材４３との上に保護膜５２が形成される。本工程で形成された保護膜５２は、分断部ＤＪにおいて凹状の部分を有している。保護膜５２は、例えば窒化シリコンであり、エッチングストッパとして使用される。
そして、フォトリソグラフィ等によって、図２１に示すように、導電体層４１、絶縁体層４２、及び犠牲部材４３を除去する領域が開口したマスクＲＥＧが形成される。本工程におけるマスクＲＥＧは、セル領域ＣＡにおいて、導電体層２１が形成される部分と、ソース接続領域ＳＣＲ及びソース貫通領域ＳＰＲとを覆うように形成される。
それから、図１６に示すように、形成されたマスクＲＥＧを用いた異方性エッチングによって、マスクＲＥＧの開口部分に対応する導電体層４１、絶縁体層４２、及び犠牲部材４３が除去される。本工程のエッチングでは、導電体層４１よりも下層に設けられた絶縁体層（例えば絶縁体層５１）の一部が除去されても良い。導電体層４１、絶縁体層４２、及び犠牲部材４３の加工後に、マスクＲＥＧは除去される。
その後、図２３に示すように、導電体層４１、絶縁体層４２、及び犠牲部材４３が除去された領域が絶縁体層５３によって埋め込まれる。保護膜５２よりも上層の絶縁体層５３は、図２４に示すように、例えば保護膜５２をストッパとして用いたＣＭＰ（Chemical Mechanical Polishing）によって除去される。そして、保護膜５２は、図２５に示すように、例えばウェットエッチングによって除去される。本エッチングでは、絶縁体層５３の一部分も除去され、例えば犠牲部材４３の上面と絶縁体層５３の上面とが揃う。
次に、ステップＳ１０５の処理によって、導電体層４５及び２２が形成される。具体的には、具体的には、まず絶縁体層４２の露出した部分と犠牲部材４３と絶縁体層５３との上に、絶縁体層４４及び導電体層４５が順に形成される。それから、導電体層４５上に、絶縁体層５４、導電体層２２、及び絶縁体層５５が順に形成される。本工程で形成された絶縁体層４４、導電体層４５、絶縁体層５４、及び導電体層２２のそれぞれは、分断部ＤＪにおいて凹状の部分、すなわち段差を有している。絶縁体層５５の上面は、例えばＣＭＰによって平坦化される。
次に、ステップＳ１０６の処理によって、図２６に示すように、積層配線部の犠牲部材５６及び５９が形成される。具体的には、まず絶縁体層５５上に犠牲部材５６及び絶縁体層５７が交互に積層され、最上層の犠牲部材５６上に絶縁体層５８が形成される。それから、絶縁体層５８上に犠牲部材５９及び絶縁体層６０が交互に積層され、最上層の犠牲部材５９上に絶縁体層６１が形成される。
絶縁体層５７、５８、６０及び６１のそれぞれは、例えば酸化シリコンを含んでいる。例えば、犠牲部材５６が形成される層数は、メモリピラーＭＰが貫通するワード線ＷＬの本数に対応している。犠牲部材５９が形成される層数は、メモリピラーＭＰが貫通する選択ゲート線ＳＧＤの本数に対応している。犠牲部材５６及び５９は、例えば窒化シリコンを含んでいる。犠牲部材５６及び５９は、図示しない引出領域ＨＡにおいて、それぞれの端部が階段状に加工される。
次に、ステップＳ１０７の処理によって、スリットＳＨＥが形成される。具体的には、まずフォトリソグラフィ等によって、スリットＳＨＥに対応する領域が開口したマスクが形成される。そして、形成されたマスクを用いた異方性エッチングによって、スリットＳＨＥが形成される。それから、スリットＳＨＥ内が、絶縁体によって埋め込まれる。本工程で形成されるスリットＳＨＥは、セル領域ＣＡにおいて積層された犠牲部材５９を分断し、スリットＳＨＥの底部は、例えば絶縁体層５８が形成された層内で停止する。本工程における異方性エッチングは、例えばＲＩＥ（Reactive Ion Etching）である。
次に、ステップＳ１０８の処理によって、図２７及び図２８に示すようにメモリピラーＭＰが形成される。具体的には、まずフォトリソグラフィ等によって、メモリピラーＭＰに対応する領域が開口したマスクが形成される。そして、形成されたマスクを用いた異方性エッチングによって、メモリホールが形成される。
本工程で形成されるメモリホールは、絶縁体層４２、４４、５４、５５、５７、５８、６０及び６１、導電体層４５及び２２、並びに犠牲部材４３、５６及び５９のそれぞれを貫通し、メモリホールの底部において、例えば導電体層４１の一部が露出する。メモリホールの底部は、導電体層４０まで到達していても良い。本工程における異方性エッチングは、例えばＲＩＥである。
そして、メモリホールの側面及び底面と、絶縁体層６１の上面とに、ブロック絶縁膜３５、絶縁膜３４、トンネル絶縁膜３３、半導体層３１、及びコア部材３０が順に形成され、メモリホール内がコア部材３０によって埋め込まれる。そして、メモリホール上部に形成されたコア部材３０の一部が除去され、その空間に半導体材料が埋め込まれる。
本工程において絶縁体層６１よりも上層に残存するブロック絶縁膜３５、絶縁膜３４、トンネル絶縁膜３３、及び半導体層３１は、例えばＣＭＰによって除去される。これにより、メモリホール内にメモリピラーＭＰに対応する構造体が形成される。メモリピラーＭＰが形成された後、メモリピラーＭＰの上面及び絶縁体層６１上には、例えば絶縁体層６２が形成される。絶縁体層６２は、例えば酸化シリコンを含んでいる。
次に、ステップＳ１０９の処理によって、支持柱ＨＲ及びコンタクトＣ４が形成される。具体的には、まずフォトリソグラフィ等によって、支持柱ＨＲ及びコンタクトＣ４に対応する領域が開口したマスクが形成される。それから、形成されたマスクを用いた異方性エッチングによって、図２９及び図３０に示すようにホールＨＲＨ及びＣ４Ｈが形成される。ホールＨＲＨは、支持柱ＨＲが形成される領域に対応している。ホールＣ４Ｈは、コンタクトＣ４が形成される領域に対応している。
本工程で形成されるホールＨＲＨ及びＣ４Ｈのそれぞれは、例えば絶縁体層４４、５４、５５、５７、５８、６０、６１及び６２、導電体層４５及び２２、並びに犠牲部材５６及び５９のそれぞれを貫通する。ホールＣ４Ｈの内径はホールＨＲＨの内径よりも大きいため、ホールＣ４Ｈの方がエッチングの進行が早い。例えば、ソース接続領域ＳＣＲ内において、ホールＨＲＨの底部は、導電体層４１が設けられた層内で停止し、ホールＣ４Ｈは、導電体層４０が設けられた層内で停止する。ソース貫通領域ＳＰＲ内において、ホールＣ４Ｈは、絶縁体層５１が設けられた層内で停止する。貫通コンタクト領域Ｃ４Ｔ内且つ領域ＳＣＲ及びＳＰＲ以外の領域において、ホールＨＲＨの底部は、絶縁体層５３が設けられた層内で停止する。
その後、絶縁体層３７が、ホールＣ４Ｈの側面及び底面と、ホールＨＲＨの内部とに形成され、ホールＨＲＨの内部が絶縁体層３７によって埋め込まれる。そして、ホールＣ４Ｈの底部に形成された絶縁体層３７の一部がエッチバックによって除去され、ソース接続領域ＳＣＲ内のホールＣ４Ｈの底部で例えば導電体層４０の表面が露出し、ソース貫通領域ＳＰＲ内のホールＣ４Ｈの底部で導電体層２７の表面が露出する。それから、ホールＣ４Ｈの内部に導電体層３６が埋め込まれる。ホールＣ４Ｈ外に形成された導電体層３６は、例えばＣＭＰによって除去される。これにより、図３１に示すように支持柱ＨＲ及びコンタクトＣ４が形成される。支持柱ＨＲ及びコンタクトＣ４が形成された後、支持柱ＨＲ及びコンタクトＣ４の上面並びに絶縁体層６２上には、例えば絶縁体層６３が形成される。絶縁体層６３は、例えば酸化シリコンを含んでいる。
次に、ステップＳ１１０の処理によって、図３２及び図３３に示すように、スリットＳＬＴが形成される。具体的には、まずフォトリソグラフィ等によって、スリットＳＬＴ１、ＳＬＴ２及びＳＬＴ３に対応する領域が開口したマスクが形成される。それから、形成されたマスクを用いた異方性エッチングによって、スリットＳＬＴが形成される。
本工程で形成されるスリットＳＬＴは、絶縁体層５４、５５、５７、５８、６０、６１、６２及び６３、導電体層４５及び２２、並びに犠牲部材５６及び５９のそれぞれを分断する。スリットＳＬＴの底部は、例えば絶縁体層４４が設けられた層内で停止する。本工程における異方性エッチングは、例えばＲＩＥである。
次に、ステップＳ１１１の処理によって、ソース線部の置換処理が実行される。具体的には、まず絶縁体層６３の上面とスリットＳＬＴの内壁とに保護膜６４が形成される。保護膜６４としては、例えば窒化シリコンが形成される。そして、エッチバックによって、絶縁体層６３の上面とスリットＳＬＴの底部とに形成された保護膜６４が除去され、さらにスリットＳＬＴの底部で露出した絶縁体層４４が除去される。これにより、図３４に示すように、例えば窒化シリコンの側壁がスリットＳＬＴの側面に形成され、スリットＳＬＴの底部で犠牲部材４３の一部が露出する。
それから、スリットＳＬＴを介したエッチングによって、犠牲部材４３が選択的に除去される。続けてメモリピラーＭＰ下部のブロック絶縁膜３５、絶縁膜３４、及びトンネル絶縁膜３３の一部が除去される。すると、図３５に示すように、メモリピラーＭＰの下部において半導体層３１の側面の一部が露出する。尚、本エッチングでは、絶縁体層４２及び４４も除去される。
犠牲部材４３が除去された空間は、複数のメモリピラーＭＰによって維持される。ソース接続領域ＳＣＲでは、分断部ＤＪにおいて犠牲部材４３が分断されているため、犠牲部材４３が残っている。ソース貫通領域ＳＰＲでは、犠牲部材４３とスリットＳＬＴとの間が絶縁体層５３によって分離されているため、犠牲部材４３が残っている。
その後、図３６に示すように、導電体層６５が形成される。具体的には、例えばＣＶＤによって、犠牲部材４３、ブロック絶縁膜３５、絶縁膜３４、トンネル絶縁膜３３、並びに絶縁体層４２及び４４のそれぞれの一部が除去された空間に導電体層６５が形成され、その後エッチバックされる。その結果、メモリピラーＭＰの半導体層３１と、ソース線部の導電体層（例えば導電体層４０、４１、６５及び４５の組）とが電気的に接続される。導電体層６５としては、例えばリンがドープされたポリシリコンが形成される。尚、セル領域ＣＡにおける導電体層４０、４１、６５及び４５の積層構造が、図１１に示された導電体層２１に対応している。
次に、ステップＳ１１２の処理によって、積層配線部の置換処理が実行される。具体的には、まず、スリットＳＬＴ内の保護膜６４が除去され、例えばスリットＳＬＴ内で露出した導電体層２２、４１、４５及び６５（例えばポリシリコン膜）の表面が酸化される。これにより、酸化保護膜６６が形成される。そして、例えば熱リン酸によるウェットエッチングによって、図３７に示すように犠牲部材５６及び５９が選択的に除去される。犠牲部材５６及び５９が除去された構造体は、複数のメモリピラーＭＰ、複数の支持柱ＨＲ、及び複数のコンタクトＣ４等によってその立体構造が維持される。
それから、図３８に示すように、犠牲部材５６及び５９が除去された空間にスリットＳＬＴを介して導電体が埋め込まれる。本工程における導電体の形成は、例えばＣＶＤが使用される。その後、エッチバック処理によって、スリットＳＬＴ内部と絶縁体層６３の上面に形成された導電体が除去される。本工程では、少なくともスリットＳＬＴ内において、隣り合う配線層に形成された導電体が分離されていれば良い。
これにより、ワード線ＷＬ０〜ＷＬ１１にそれぞれ対応する複数の導電体層２３と、選択ゲート線ＳＧＤａ、ＳＧＤｂ及びＳＧＤｃにそれぞれ対応する複数の導電体層２４とがそれぞれ形成される。本工程において形成される導電体層２３及び２４は、バリアメタルを含んでいても良い。この場合、犠牲部材５６及び５９の除去後の導電体の形成では、例えばバリアメタルとして窒化チタンが成膜された後に、タングステンが形成される。
次に、ステップＳ１１３の処理によって、図３８に示すように、スリットＳＬＴ内に絶縁体層６７が形成される。本工程において、絶縁体層６３よりも上層に形成された絶縁体層６７は、例えばＣＭＰによって除去され、絶縁体層６３及び６７の上部が平坦化される。
以上で説明した第１実施形態に係る半導体記憶装置１の製造工程によって、メモリピラーＭＰと、メモリピラーＭＰに接続されるソース線ＳＬ、ワード線ＷＬ、並びに選択ゲート線ＳＧＤａ、ＳＧＤｂ、ＳＧＤｃ及びＳＧＳとのそれぞれが形成される。ソース線部に対応する導電体層４０、４１、４５及び６５は、使用される材料に依っては一体で形成され得る。言い換えると、完成した半導体記憶装置１では、導電体層４０、４１、４５及び６５の境界部分が見えなくなる可能性がある。尚、以上で説明した製造工程はあくまで一例であり、各製造工程の間にはその他の処理が挿入されても良い。コンタクトＣ４内の導電体層３６は、積層配線部の置換処理が実行された後に形成されても良い。この場合、例えばホールＣ４Ｈの形成後且つスリットＳＬＴの形成前に、ホールＣ４Ｈ内が犠牲部材によって埋め込まれる。
［１−３］第１実施形態の効果
以上で説明した第１実施形態に係る半導体記憶装置１に依れば、半導体記憶装置１の歩留まりを向上することが出来る。以下に、比較例を用いて、第１実施形態に係る半導体記憶装置１の詳細な効果について説明する。
メモリセルが三次元に積層された半導体記憶装置では、例えば半導体基板の上方にソース線ＳＬ、選択ゲート線ＳＧＳ、ワード線ＷＬ、選択ゲート線ＳＧＤを含む積層配線が設けられる。そして、メモリピラーＭＰが、ソース線ＳＬの上方の積層配線を貫通して設けられ、最下層に配置されたソース線ＳＬに電気的に接続される。このような半導体記憶装置において、ソース線ＳＬに電圧を印加するための配線は、メモリセルアレイ下、すなわち半導体基板とソース線ＳＬとの間に設けられることがある。
例えば、ソース線ＳＬとメモリセルアレイ下の配線とを電気的に接続する場合には、ソース線ＳＬに接続され且つソース線ＳＬよりも上層の積層配線を貫通するコンタクトＣ４と、メモリセルアレイ下の配線に接続され且つソース線ＳＬを含む積層配線を貫通するコンタクトＣ４とが使用される。これらのコンタクトＣ４は、例えばセル領域ＣＡ内の貫通コンタクト領域Ｃ４Ｔに配置される。貫通コンタクト領域Ｃ４Ｔには、積層配線の置換処理時において立体構造を維持するために、複数の支持柱ＨＲも配置される。
また、半導体基板の上方にソース線ＳＬが設けられた半導体記憶装置において、メモリピラーＭＰ内でチャネルとして使用される半導体層３１とソース線ＳＬとの間は、メモリピラーＭＰの側面を介して接続されることがある。メモリピラーＭＰの側面を介してソース線ＳＬと半導体層３１とを接触させる構造を形成する場合には、例えば犠牲部材４３を用いたソース線部の置換処理が実行される。ソース線部の置換処理は、例えばメモリピラーＭＰ、支持柱ＨＲ、及びコンタクトＣ４の形成後に実行され、スリットＳＬＴを介してソース線部の犠牲部材４３とメモリピラーＭＰ内の積層膜３２の一部とを除去することによって、メモリピラーＭＰの側面で半導体層３１を露出させる工程を含んでいる。
ソース線部の犠牲部材４３を除去する工程では、メモリピラーＭＰの下部に設けられた犠牲部材４３の除去が不十分である場合に、メモリピラーＭＰとソース線ＳＬとの接続不良が生じる可能性があるため、エッチングの処理時間に十分なマージンが設定される。しかしながら、犠牲部材４３に対するエッチングの処理時間が長くなると、メモリピラーＭＰの下部に設けられた犠牲部材４３と連続して形成された、貫通コンタクト領域Ｃ４Ｔ内（例えばソース接続領域ＳＣＲ内）の犠牲部材４３も除去される可能性がある。
図３９は、第１実施形態の比較例に係る半導体記憶装置１のメモリセルアレイ１０の貫通コンタクト領域Ｃ４Ｔにおける断面構造の一例を示している。図３９に示すように、第１実施形態の比較例に係る半導体記憶装置１は、第１実施形態に係る半導体記憶装置１のソース接続領域ＳＣＲにおける分断部ＤＪが省略された構造を有している。つまり、第１実施形態の比較例では、ソース接続領域ＳＣＲにおける犠牲部材４３とメモリピラーＭＰが形成された領域内の犠牲部材４３とが連続して設けられている。
第１実施形態の比較例に係る半導体記憶装置１では、ソース接続領域ＳＣＲ内の犠牲部材４３が除去されると、積層膜３２を除去する工程において支持柱ＨＲやコンタクトＣ４内の絶縁部材（例えば絶縁体層３７）も除去され得る。具体的には、支持柱ＨＲやコンタクトＣ４に形成された絶縁部材は、メモリピラーＭＰ内の積層膜３２のような薄膜よりもエッチングの進行が早い。このため、積層膜３２を除去する工程においてホールＨＲＨ及びＣ４Ｈ内の絶縁部材が、ソース線部から導電体層２２の部分まで除去される可能性がある。絶縁部材がソース線部から導電体層２２の部分で除去された場合、ホールＨＲＨやホールＣ４Ｈの下部に導電体が形成され、ソース線ＳＬと選択ゲート線ＳＧＳとがショートするおそれがある。
一方で、第１実施形態に係る半導体記憶装置１では、ソース接続領域ＳＣＲの犠牲部材４３が分断部ＤＪにおいて分断されており、ソース線部の置換処理で犠牲部材４３を除去する工程においてソース接続領域ＳＣＲ内の犠牲部材４３が除去されずに残っている。そして、第１実施形態に係る半導体記憶装置１では、積層膜３２を除去する工程において、分断部ＤＪと分断部ＤＪにより犠牲部材４３が孤立した領域とで犠牲部材４３が除去された空間を介したエッチングが進行しない。
これにより、第１実施形態に係る半導体記憶装置１では、貫通コンタクト領域Ｃ４Ｔにおける支持柱ＨＲやコンタクトＣ４内の絶縁部材に対するエッチングの進行を抑制することが出来る。その結果、第１実施形態に係る半導体記憶装置１の製造方法は、ソース線ＳＬ及び選択ゲート線ＳＧＳ間のショートの発生を抑制することが出来、半導体記憶装置１の歩留まりを向上することが出来る。
以上で説明した貫通コンタクト領域Ｃ４Ｔにおけるソース線ＳＬ及び選択ゲート線ＳＧＳ間のショートは、比較例において支持柱ＨＲに対応するホールＨＲＨとコンタクトＣ４に対応するホールＣ４Ｈとを別工程で形成し、支持柱ＨＲの底部を選択ゲート線ＳＧＳ（導電体層２２）で止めることによっても抑制することが出来る。また、ソース接続領域ＳＣＲにおいて、メモリピラーＭＰ下部の犠牲部材４３とコンタクトＣ４下部の犠牲部材４３との間の経路を長くすることによっても、コンタクトＣ４起因のソース線ＳＬ及び選択ゲート線ＳＧＳ間のショートの発生を抑制することが出来る。
しかしながら、比較例において支持柱ＨＲに対応するホールＨＲＨとコンタクトＣ４に対応するホールＣ４Ｈとを別工程で形成した場合にも、コンタクトＣ４起因のソース線ＳＬ及び選択ゲート線ＳＧＳ間のショートのおそれは残存する。さらに、ホールＨＲＨ及びＣ４Ｈの加工を別工程にする場合、製造工程の増加により製造コストが増加してしまう。また、メモリピラーＭＰ下部の犠牲部材４３とコンタクトＣ４下部の犠牲部材４３との間の経路を長くした場合には、貫通コンタクト領域Ｃ４Ｔの面積が大きくなり、半導体記憶装置１の単位面積当たりの記憶容量が小さくなってしまう。
これに対して、第１実施形態に係る半導体記憶装置１の製造方法は、ホールＨＲＨ及びＣ４Ｈを一括で加工しているため、ホールＨＲＨ及びＣ４Ｈが別工程で加工される場合よりも製造工程を減らすことが出来る。また、第１実施形態に係る半導体記憶装置１は、分断部ＤＪにおいて犠牲部材４３が除去されるだけで効果が得られるため、貫通コンタクト領域Ｃ４Ｔのレイアウトを変更することなく実現することが出来る。従って、第１実施形態に係る半導体記憶装置１は、製造コストを抑制することも出来る。
尚、第１実施形態では、ホールＨＲＨとホールＣ４Ｈとが一括で加工される場合について例示したが、これに限定されない。例えば、ホールＨＲＨがホールＣ４Ｈと別工程で加工され、メモリピラーＭＰに対応するメモリホールと一括で加工されても良い。この場合、メモリホールとホールＨＲＨの内径がほぼ同じであると仮定すると、支持柱ＨＲの底部がメモリピラーＭＰの底部と揃って形成される。このようにメモリホールとホールＨＲＨが一括で加工される場合においても、分断部ＤＪにおける犠牲部材４３を除去することによって、第１実施形態と同様の効果を得ることが出来る。
また、第１実施形態では、分断部ＤＪにおいて犠牲部材４３が除去される場合について例示したが、これに限定されない。例えば、ステップＳ１０３において貫通コンタクト領域Ｃ４Ｔの全体で犠牲部材４３が除去されても良い。このような場合においても、積層膜３２を除去する工程において、支持柱ＨＲ及びコンタクトＣ４内の絶縁部材が除去されるリスクを抑制することが出来、第１実施形態と同様の効果を得ることが出来る。半導体記憶装置１は、少なくともメモリピラーＭＰ下部の犠牲部材４３と支持柱ＨＲ下部の犠牲部材４３との間の経路と、メモリピラーＭＰ下部の犠牲部材４３とコンタクトＣ４下部の犠牲部材４３との間の経路とが分断されていれば、第１実施形態で説明された効果を得ることが出来る。
［２］第２実施形態
第２実施形態は、スリットＳＬＴが交差する部分における不良を抑制するための半導体記憶装置１の製造方法に関する。以下に、第２実施形態に係る半導体記憶装置１について、第１実施形態と異なる点を説明する。
［２−１］半導体記憶装置１の構成
図４０は、第２実施形態に係る半導体記憶装置１の構成例を示している。図４０に示すように、第２実施形態に係る半導体記憶装置１は、複数のプレーンＰＬ１及びＰＬ２を備えている。プレーンＰＬ１は、メモリセルアレイ１０Ａ、ロウデコーダモジュール１５Ａ、及びセンスアンプモジュール１６Ａを含み、プレーンＰＬ２は、メモリセルアレイ１０Ｂ、ロウデコーダモジュール１５Ｂ、及びセンスアンプモジュール１６Ｂを含んでいる。
メモリセルアレイ１０Ａは、ロウデコーダモジュール１５Ａとセンスアンプモジュール１６Ａとによって制御される。メモリセルアレイ１０Ｂは、ロウデコーダモジュール１５Ｂとセンスアンプモジュール１６Ｂとによって制御される。シーケンサ１３は、各プレーンＰＬに含まれた構成を、プレーンＰＬ毎に独立して制御することが出来る。
尚、本例では、各プレーンＰＬがメモリセルアレイ１０、ロウデコーダモジュール１５、及びセンスアンプモジュール１６を含むものと仮定しているが、これに限定されない。プレーンＰＬは、少なくともメモリセルアレイ１０を含んでいれば良い。各プレーンＰＬで使用される構成要素は、複数のプレーンＰＬ間で適宜共有され得る。
図４１は、第２実施形態に係る半導体記憶装置１の備えるメモリセルアレイ１０Ａ及び１０Ｂの平面レイアウトの一例であり、２つのブロックＢＬＫ０及びＢＬＫ１に対応する領域を抽出して示している。図４１に示すように、メモリセルアレイ１０Ａ及び１０Ｂの平面レイアウトのそれぞれにおいて、例えばメモリセルアレイ１０Ａ及び１０Ｂの境界近傍には、スリットＳＬＴ４が設けられ、貫通コンタクト領域Ｃ４Ｔが配置される。
スリットＳＬＴ４は、Ｙ方向に沿って延伸して設けられ、スリットＳＬＴ１〜ＳＬＴ３と同じ工程で形成される。メモリセルアレイ１０Ａ及び１０Ｂの領域のそれぞれにおいて、スリットＳＬＴ４は、隣り合うメモリセルアレイ１０Ａ及び１０Ｂの境界近傍に配置され、スリットＳＬＴ１の端部と接触又は交差している。つまり、スリットＳＬＴ１とスリットＳＬＴ４とは、連続的に設けられた部分を有している。スリットＳＬＴ４は、スリットＳＬＴ１と同様内部に絶縁部材が埋め込まれた構造を有し、同じ配線層に設けられ且つ当該スリットＳＬＴを介して隣り合う導電体層（例えば、選択ゲート線ＳＧＳ、及びワード線ＷＬ）間を分断している。
第２実施形態において、メモリセルアレイ１０Ａ及び１０Ｂ間でＸ方向に隣り合うブロックＢＬＫは、ＹＺ平面に沿って広がった板状のスリットＳＬＴ４によって互いに分離されている。具体的には、メモリセルアレイ１０Ａ内のブロックＢＬＫ０とメモリセルアレイ１０Ｂ内のブロックＢＬＫ０との間と、メモリセルアレイ１０Ａ内のブロックＢＬＫ１とメモリセルアレイ１０Ｂ内のブロックＢＬＫ１との間とは、スリットＳＬＴ４によって分離されている。
図４２は、第２実施形態に係る半導体記憶装置１の貫通コンタクト領域Ｃ４Ｔにおけるメモリセルアレイ１０の詳細な平面レイアウトの一例であり、メモリセルアレイ１０Ａ及び１０Ｂの境界部分を含む領域を抽出して示している。また、図４２には、当該貫通コンタクト領域Ｃ４Ｔ近傍におけるセル領域ＣＡの一部も示されている。図４２に示すように、メモリセルアレイ１０Ａ及び１０Ｂ間の境界に隣接する貫通コンタクト領域Ｃ４Ｔにおいて、メモリセルアレイ１０は複数のスリット交差領域ＳＴＣを含んでいる。
複数のスリット交差領域ＳＴＣのそれぞれは、スリットＳＬＴ１とスリットＳＬＴ４とが接触又は交差した領域を含んでいる。スリット交差領域ＳＴＣにおけるソース線部の層構造は、例えばソース貫通領域ＳＰＲにおけるソース線部の層構造と同様である。スリット交差領域ＳＴＣには、例えば支持柱ＨＲが含まれている。
メモリセルアレイ１０Ａ及び１０Ｂ間の境界に隣接する貫通コンタクト領域Ｃ４Ｔにおいて、選択ゲート線ＳＧＤａ、ＳＧＤｂ及びＳＧＤｃのそれぞれの端部は、例えば引出領域ＨＡと同様に、階段状に設けられている。この階段部分に形成されるテラス部分には、例えばコンタクトＣＣは接続されず、支持柱ＨＲが適宜配置される。
また、当該貫通コンタクト領域Ｃ４Ｔにおいて、複数の支持柱ＨＲ、複数のコンタクトＣ４、ソース接続領域ＳＣＲ、及びソース貫通領域ＳＰＲは、第１実施形態と同様に適宜配置される。第２実施形態に係る半導体記憶装置１のその他の構成は、第１実施形態に係る半導体記憶装置１と同様のため、説明を省略する。
［２−２］半導体記憶装置１の製造方法
以下に、図４３を適宜参照して、第２実施形態に係る半導体記憶装置１における、メモリセルアレイ１０内の積層配線構造の形成に関する一連の製造工程の一例について説明する。図４３は、第２実施形態に係る半導体記憶装置１の製造方法の一例を示すフローチャートである。図４４〜図４７のそれぞれは、第２実施形態に係る半導体記憶装置１の製造途中の断面構造の一例を示している。尚、以下で参照される断面図では、セル領域ＣＡにおいてメモリピラーＭＰと隣り合うスリットＳＬＴと、貫通コンタクト領域Ｃ４Ｔにおいてスリット交差領域ＳＴＣに配置されるスリットＳＬＴのそれぞれとに対応する領域が抽出されている。
まず、第１実施形態で説明されたステップＳ１０１〜Ｓ１０９の処理が順に実行される。これにより、図３１に示された構造が半導体基板２０上に形成される。簡潔に述べると、ソース線部、及び積層配線部の犠牲部材４３、５６及び５９が積層され、メモリピラーＭＰ、支持柱ＨＲ、及びコンタクトＣ４が形成される。ソース線部に対応する積層構造は、メモリセルアレイ１０内の領域毎に所望の形状に加工される。尚、スリット交差領域ＳＴＣにおける最上層の犠牲部材５６よりも上層の犠牲部材５９は、例えばステップＳ１０９の後に実行される犠牲部材５９の端部の階段加工の際に除去される。スリット交差領域ＳＴＣにおける最上層の犠牲部材５６よりも上層には、例えば絶縁体層６２が埋め込まれる。
次に、ステップＳ２０１の処理によって、図４４に示すように、スリットＳＬＴが形成される。具体的には、まずフォトリソグラフィ等によって、スリットＳＬＴ１、ＳＬＴ２、ＳＬＴ３、及びＳＬＴ４に対応する領域が開口したマスクが形成される。それから、形成されたマスクを用いた異方性エッチングによって、スリットＳＬＴが形成される。
第２実施形態において、スリットＳＬＴの底部の位置は、スリットＳＬＴが形成された領域に応じて異なっている。例えば、セル領域ＣＡ内、又は貫通コンタクト領域Ｃ４Ｔ内でスリット交差領域ＳＴＣを除く領域に設けられたスリットＳＬＴの底部は、第１実施形態で説明したように絶縁体層４４が設けられた層内で停止する。
一方で、スリット交差領域ＳＴＣ内では、スリットＳＬＴの交差部分における開口面積が大きくエッチングの進行が早いことから、当該交差部分におけるスリットＳＬＴの底部が絶縁体層４４を貫通し得る。例えば、スリット交差領域ＳＴＣ内のスリットＳＬＴの底部は、犠牲部材４３も貫通し、絶縁体層４２が設けられた層内で停止する。
次に、ステップＳ２０２の処理によって、図４５に示すように、保護膜７０が形成される。具体的には、まず第１実施形態と同様に、絶縁体層６３の上面とスリットＳＬＴの内壁とに保護膜６４が形成される。それから、フォトリソグラフィ等によって、スリット交差領域ＳＴＣ内のスリットＳＬＴが覆われ、且つスリット交差領域ＳＴＣ以外の領域に設けられたスリットＳＬＴの部分が開口するように保護膜７０が形成される。保護膜７０は、例えばフォトレジストである。
次に、ステップＳ２０３の処理によって、図４６に示すように、スリットＳＬＴ底部が加工される。本工程では、例えばＲＩＥが使用される。そして、スリット交差領域ＳＴＣ以外の領域に設けられたスリットＳＬＴの底部において、保護膜６４が除去され、犠牲部材４３の一部が露出する。一方で、スリット交差領域ＳＴＣに設けられたスリットＳＬＴは、保護膜７０によって保護されているため、スリットＳＬＴの底部が加工されない。保護膜７０は、例えばステップＳ２０３の処理の後に除去される。
次に、第１実施形態で説明されたステップＳ１１１〜Ｓ１１３の処理が順に実行される。簡潔に述べると、ソース線部の置換処理と、積層配線部の置換処理と、スリットＳＬＴ内の絶縁体層６７の形成とが実行される。これにより、メモリピラーＭＰと、メモリピラーＭＰに接続されるソース線ＳＬ、ワード線ＷＬ、並びに選択ゲート線ＳＧＤａ、ＳＧＤｂ、ＳＧＤｃ及びＳＧＳとのそれぞれが形成される。
尚、第２実施形態に係る半導体記憶装置１の製造方法では、ソース線部の置換処理時において、スリット交差領域ＳＴＣ内のスリットＳＬＴの底部の犠牲部材４３が露出してない。このため、図４７に示すように、スリット交差領域ＳＴＣにおける犠牲部材４３とその上下の絶縁体層４２及び４４は、ソース線部の置換処理が実行された後においても残っている。つまり、スリット交差領域ＳＴＣにおけるスリットＳＬＴ内に埋め込まれた絶縁体層６７は、絶縁体層４２、犠牲部材４３及び絶縁体層４４に接触した部分を有している。第２実施形態に係る半導体記憶装置１におけるその他の製造工程の詳細は、第１実施形態と同様のため説明を省略する。
［２−３］第２実施形態の効果
以上で説明した第２実施形態に係る半導体記憶装置１に依れば、半導体記憶装置１の歩留まりを向上することが出来る。以下に、比較例を用いて、第２実施形態に係る半導体記憶装置１の詳細な効果について説明する。
図４８は、第２実施形態の比較例に係る半導体記憶装置１の製造途中の断面構造の一例であり、ステップＳ２０３の処理時において保護膜７０が存在しない場合の加工結果を例示している。図４８に示すように、第２実施形態の比較例に係る半導体記憶装置１の製造方法では、支持柱ＨＲの絶縁部材が除去されるリスクを抑制するために、仮にソース接続領域と同様に犠牲部材４３を部分的に除去したとしても、スリット交差領域ＳＴＣ内においてオーバーエッチングが発生し、スリットＳＬＴの底部が導電体層４１まで到達する可能性がある。
スリットＳＬＴの底部が導電体層４１まで到達すると、ソース線部の置換処理で犠牲部材４３を除去する工程において、導電体層４１へのエッチングが進行するおそれがある。スリット交差領域ＳＴＣの面積は大きく、導電体層４１へのエッチングの進行が早いことが推測され、スリット交差領域ＳＴＣ内の支持柱ＨＲの底部までエッチングが進行する可能性がある。支持柱ＨＲの底部までエッチングが進行すると、第１実施形態と同様に、積層膜３２の一部が除去される工程において、ホールＨＲＨ内の絶縁部材がソース線ＳＬから選択ゲート線ＳＧＳまで除去され得る。つまり、ソース線ＳＬ及び選択ゲート線ＳＧＳ間のショートが発生するおそれがある。
これに対して、第２実施形態に係る半導体記憶装置１は、スリットＳＬＴの底部の加工時に、スリット交差領域ＳＴＣを保護膜７０によって覆っている。その結果、ソース線部の置換処理時における、導電体層４１のエッチングを無くすことが出来る。従って、第２実施形態に係る半導体記憶装置１の製造方法は、ソース線ＳＬ及び選択ゲート線ＳＧＳ間のショートの発生を抑制することが出来、歩留まりを向上することが出来る。
［３］その他の変形例等
実施形態の半導体記憶装置は、基板と、第１導電体層と、複数の第２導電体層と、第１ピラーと、第２ピラーと、第１部材とを含む。基板は、第１領域及び第１領域と第１方向に隣り合う第２領域を含む。第１導電体層は、第１領域及び第２領域内の基板の上方に設けられる。第１導電体層は、第１領域内の第１部分と、第１部分と連続的に設けられた第２領域内の第２部分と、第１部分と連続的に設けられ且つ第２部分の上方で第２部分とは離隔した第２領域内の第３部分とを含む。複数の第２導電体層は、第１導電体層の上方に、互いが離隔しつつ積層される。第１ピラーは、複数の第２導電体層を複数の第２導電体層の積層方向に貫通して第１導電体層の第１部分に至るように設けられる。第１ピラーは、積層方向と交差する方向で第１導電体層の第１部分と接触した第１半導体層と、第１半導体層と複数の第２導電体層との間の第１絶縁体層と、を含む。第２ピラーは、複数の第２導電体層と第１導電体層の第３部分とを積層方向に貫通して設けられる。第１部材は、第１ピラー及び第２ピラー間且つ第１導電体層の第２部分及び第３部分間に設けられる。第１部材は、積層方向で第１導電体層の第２部分及び第３部分のそれぞれと接触し、第１方向で第１導電体層の第１部分と接触する。第１部材は、第１導電体層とは異種である。これにより、半導体記憶装置の歩留まりを向上させることが出来る。
上記実施形態において、メモリセルアレイ１０の構造はその他の構造であっても良い。例えば、メモリピラーＭＰは、複数のピラーがＺ方向に２本以上連結された構造であっても良い。また、メモリピラーＭＰは、選択ゲート線ＳＧＤに対応するピラーと、ワード線ＷＬに対応するピラーとが連結された構造であっても良い。スリットＳＬＴ内は、複数種類の絶縁体により構成されても良い。各メモリピラーＭＰと重なるビット線ＢＬの本数は、任意の本数に設計され得る。
上記実施形態において、メモリセルアレイ１０は、ワード線ＷＬ０及び選択ゲート線ＳＧＳ間と、ワード線ＷＬ１１及び選択ゲート線ＳＧＤａ間とのそれぞれに、１本以上のダミーワード線を有していても良い。ダミーワード線が設けられる場合、メモリセルトランジスタＭＴ０及び選択トランジスタＳＴ２間と、メモリセルトランジスタＭＴ１１及び選択トランジスタＳＴ１ａ間とのそれぞれには、ダミーワード線の本数に対応してダミートランジスタが設けられる。ダミートランジスタは、メモリセルトランジスタＭＴと同様の構造を有し、データの記憶に使用されないトランジスタである。メモリピラーＭＰがＺ方向に２本以上連結される場合、ピラーの連結部分の近傍のメモリセルトランジスタＭＴがダミートランジスタとして使用されても良い。
上記実施形態では、引出領域ＨＡにおいてワード線ＷＬ０〜ＷＬ１１の端部がＹ方向に２段の段差を有し且つＸ方向に複数の段差が形成された３列の階段状に設けられる場合について例示したが、これに限定されない。積層されたワード線ＷＬの端部においてＹ方向に形成される段差の数は、任意の数に設計され得る。つまり、半導体記憶装置１において、引出領域ＨＡにおけるワード線ＷＬの端部は、任意の列数の階段状に設計され得る。
上記実施形態では、半導体記憶装置１がメモリセルアレイ１０下にセンスアンプモジュール１６等の回路が設けられた構造を有する場合を例に説明したが、これに限定されない。例えば、半導体記憶装置１は、センスアンプモジュール１６等が設けられたチップと、メモリセルアレイ１０が設けられたチップとが貼り合わされた構造であっても良い。
上記実施形態で説明に使用した図面では、支持柱ＨＲやコンタクトＣ４がＺ方向において同一径を有している場合を例示したが、これに限定されない。例えば、支持柱ＨＲやコンタクトＣ４は、テーパー形状又は逆テーパー形状を有していても良いし、中間部分が膨らんだ形状を有していても良い。同様に、スリットＳＬＴやスリットＳＨＥがテーパー形状又は逆テーパー形状を有していても良いし、中間部分が膨らんだ形状を有していても良い。また、上記実施形態では、支持柱ＨＲ、コンタクトＣ４、及びメモリピラーＭＰのそれぞれの断面構造が円形である場合について例示したが、これらの断面構造は楕円形であっても良く、任意の形状に設計され得る。
本明細書において“接続”は、電気的に接続されている事を示し、例えば間に別の素子を介することを除外しない。また、“電気的に接続される”は、電気的に接続されたものと同様に動作することが可能であれば、絶縁体を介していても良い。“連続的に設けられる”とは、少なくとも一部分が同じ製造工程によって形成されることを示している。ある構成要素において連続的に設けられた部分には、境界が形成されない。“連続的に設けられる”は、ある膜又は層における第１部分から第２部分まで連続膜であることと同義である。
本明細書において“柱状”は、半導体記憶装置１の製造工程において形成されたホール内に設けられた構造体であることを示している。“外径”は、半導体基板２０の表面と平行な断面における、構成要素の直径のことを示している。また、“外径”は、例えば測定対象の構成要素の形成に使用されるホール内の部材のうち、最外周の部材を用いて測定される。例えば、コンタクトＣ４の外径と支持柱ＨＲの外径とを比較する場合、同じ断面に含まれた各構成要素の外径が比較される。“内径”は、半導体基板２０の表面と平行な断面における、ホールの内壁における径のことを示している。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…半導体記憶装置、２…メモリコントローラ、１０…メモリセルアレイ、１１…コマンドレジスタ、１２…アドレスレジスタ、１３…シーケンサ、１４…ドライバモジュール、１５…ロウデコーダモジュール、１６…センスアンプモジュール、２０…半導体基板、２１〜２８…導電体層、３０…コア部材、３１…半導体層、３２…積層膜、３３…トンネル絶縁膜、３４…絶縁膜、３５…ブロック絶縁膜、ＳＬＴ，ＳＨＥ…スリット、ＣＣ，Ｃ４，ＣＰ，ＣＶ…コンタクト、ＢＬＫ…ブロック、ＳＵ…ストリングユニット、ＭＴ…メモリセルトランジスタ、ＳＴ１，ＳＴ２…選択トランジスタ、ＢＬ…ビット線、ＷＬ…ワード線、ＳＧＤ…選択ゲート線

Claims (5)

  1. 第１領域及び前記第１領域と第１方向に隣り合う第２領域を含む基板と、
    前記第１領域及び前記第２領域内の前記基板の上方に設けられ、前記第１領域内の第１部分と、前記第１部分と連続的に設けられた前記第２領域内の第２部分と、前記第１部分と連続的に設けられ且つ前記第２部分の上方で前記第２部分とは離隔した前記第２領域内の第３部分とを含む第１導電体層と、
    前記第１導電体層の上方に、互いが離隔しつつ積層された複数の第２導電体層と、
    前記複数の第２導電体層を前記複数の第２導電体層の積層方向に貫通して前記第１導電体層の前記第１部分に至るように設けられ、前記積層方向と交差する方向で前記第１導電体層の前記第１部分と接触した第１半導体層と、前記第１半導体層と前記複数の第２導電体層との間の第１絶縁体層と、を含む第１ピラーと、
    前記複数の第２導電体層と前記第１導電体層の前記第３部分とを前記積層方向に貫通して設けられた第２ピラーと、
    前記第１ピラー及び前記第２ピラー間且つ前記第１導電体層の前記第２部分及び前記第３部分間に設けられ、前記積層方向で前記第１導電体層の前記第２部分及び前記第３部分のそれぞれと接触し、前記第１方向で前記第１導電体層の前記第１部分と接触する、前記第１導電体層とは異種の第１部材と、
    を備える、半導体記憶装置。
  2. 前記第１部材は、前記第１導電体層の前記第１部分、前記第２部分及び前記第３部分と接触する第４部分と、前記第４部分と連続的に設けられ前記第１導電体層の前記第２部分と接触する第５部分と、前記第４部分と連続的に設けられ前記第５部分の上方で前記第５部分とは離隔しつつ前記第１導電体層の前記第３部分と接触する第６部分とを含み、
    前記第１部材の前記第５部分と前記第１部材の前記第６部分との間に設けられた前記第１部材とは異種の第２部材をさらに備える、
    請求項１に記載の半導体記憶装置。
  3. 前記第２ピラーは、前記積層方向に延伸して設けられ且つ底部を介して前記第１導電体層の前記第２部分と電気的に接続された第４導電体層と、前記第４導電体層と前記複数の第２導電体層との間に設けられた絶縁部材と、を含む、
    請求項１に記載の半導体記憶装置。
  4. 前記第２ピラーは、絶縁体で構成される、
    請求項１に記載の半導体記憶装置。
  5. 前記第１導電体層の前記第２部分と互いに離隔しつつ同じ層内に設けられた第５導電体層と、
    前記第５導電体層と最下層の第２導電体層との間、且つ前記第１導電体層の前記第３部分と同じ層内に設けられた第６導電体層と、
    前記第５導電体層及び前記第６導電体層間に設けられた前記第５導電体層及び前記第６導電体層とは異種の部材を含む層と、
    前記複数の第２導電体層のそれぞれと接触し、前記第１方向に延伸した第７部分と、前記積層方向と前記第１方向とのそれぞれと交差する第２方向に延伸した第８部分と、前記第７部分と前記第８部分とが接触又は交差した第９部分とを含む絶縁部材と、をさらに備え、
    前記絶縁部材の前記第９部分は、前記第５導電体層と前記第６導電体層と前記異種の部材を含む層とのそれぞれと接触している、
    請求項１に記載の半導体記憶装置。
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