JP2021040028A - 半導体記憶装置、及び半導体記憶装置の製造方法 - Google Patents

半導体記憶装置、及び半導体記憶装置の製造方法 Download PDF

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Abstract

【課題】半導体記憶装置のチップ面積を縮小する。【解決手段】実施形態の半導体記憶装置は、基板、第１導電体層、複数の第２導電体層、ピラー、第１コンタクト、及び酸化膜を含む。基板は、コア領域と、コア領域と離隔し且つコア領域の外周を囲うように設けられた第１領域と、コア領域と第１領域との間を繋ぐ第２領域とを有する。第１導電体層は、コア領域、第１領域、及び第２領域内で、基板の上方の第１層に設けられる。複数の第２導電体層は、コア領域内の第１導電体層の上方で、互いが第１方向に離れて設けられる。ピラーは、第１導電体層と複数の第２導電体層とを貫通し、第２導電体層との交差部分がメモリセルトランジスタとして機能する。第１コンタクトは、第１領域内で第１導電体層を分断する。酸化膜６１は、第１層において第１コンタクトＣ３Ｗと第１導電体層３１との間に設けられ、第１コンタクト及び第１導電体層間を絶縁し、不純物を含む。【選択図】図１６

Description

実施形態は、半導体記憶装置、及び半導体記憶装置の製造方法に関する。
データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリが知られている。
米国特許出願公開第２０１８／２４７９５１号明細書
半導体記憶装置の消費電力を抑制する。
実施形態の半導体記憶装置は、基板、第１導電体層、複数の第２導電体層、ピラー、第１コンタクト、及び酸化膜を含む。基板は、コア領域と、コア領域と離隔し且つコア領域の外周を囲うように設けられた第１領域と、コア領域と第１領域との間を繋ぐ第２領域とを有する。第１導電体層は、コア領域、第１領域、及び第２領域内で、基板の上方の第１層に設けられる。複数の第２導電体層は、コア領域内の第１導電体層の上方で、互いが第１方向に離れて設けられる。ピラーは、第１導電体層と複数の第２導電体層とを貫通し、第２導電体層との交差部分がメモリセルトランジスタとして機能する。第１コンタクトは、第１領域内で第１導電体層を分断する。酸化膜は、第１層において第１コンタクトと第１導電体層との間に設けられ、第１コンタクト及び第１導電体層間を絶縁し、不純物を含む。
実施形態に係る半導体記憶装置の構成例を示すブロック図。 実施形態に係る半導体記憶装置が備えるメモリセルアレイの回路構成の一例を示す回路図。 実施形態に係る半導体記憶装置の平面レイアウトの一例を示す平面図。 実施形態に係る半導体記憶装置の平面レイアウトの一例を示す平面図。 実施形態に係る半導体記憶装置のコア領域における平面レイアウトの一例を示す平面図。 実施形態に係る半導体記憶装置のメモリ領域における詳細な断面構造の一例を示す断面図。 実施形態に係る半導体記憶装置のコア領域における断面構造の一例を示す断面図。 実施形態に係る半導体記憶装置の貫通領域における断面構造の一例を示す断面図。 実施形態に係る半導体記憶装置の備える壁領域及び端部領域における断面構造の一例を示す断面図。 実施形態に係る半導体記憶装置の備えるクラックストッパの断面構造の一例を示す断面図。 実施形態に係る半導体記憶装置のブリッジ領域における断面構造の一例を示す断面図。 実施形態に係る半導体記憶装置の製造方法の一例を示すフローチャート。 実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示す断面図。 実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示す断面図。 実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示す断面図。 実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示す断面図。 実施形態の比較例に係る半導体記憶装置の断面構造の一例を示す断面図。 実施形態の変形例に係る半導体記憶装置の断面構造の一例を示す断面図。
以下に、実施形態について図面を参照して説明する。実施形態は、発明の技術的思想を具体化するための装置や方法を例示している。図面は模式的又は概念的なものであり、各図面の寸法及び比率等は必ずしも現実のものと同一とは限らない。本発明の技術思想は、構成要素の形状、構造、配置等によって特定されるものではない。
尚、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。参照符号を構成する文字の後の数字は、同じ文字を含んだ参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために使用される。同様に、参照符号を構成する数字の後の文字は、同じ数字を含んだ参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために使用される。同じ文字又は数字を含んだ参照符号で示される要素を相互に区別する必要がない場合、これらの要素はそれぞれ文字又は数字のみを含んだ参照符号により参照される。
［１］実施形態
以下に、実施形態に係る半導体記憶装置１について説明する。
［１−１］半導体記憶装置１の構成
［１−１−１］半導体記憶装置１の全体構成
図１は、実施形態に係る半導体記憶装置１の構成例を示している。半導体記憶装置１は、データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリであり、外部のメモリコントローラ２によって制御可能である。
図１に示すように、半導体記憶装置１は、例えばメモリセルアレイ１０、コマンドレジスタ１１、アドレスレジスタ１２、シーケンサ１３、ドライバモジュール１４、ロウデコーダモジュール１５、並びにセンスアンプモジュール１６を備えている。
メモリセルアレイ１０は、複数のブロックＢＬＫ０〜ＢＬＫｎ（ｎは１以上の整数）を含んでいる。ブロックＢＬＫは、データを不揮発に記憶することが可能な複数のメモリセルの集合であり、例えばデータの消去単位として使用される。また、メモリセルアレイ１０には、複数のビット線及び複数のワード線が設けられる。各メモリセルは、例えば１本のビット線と１本のワード線とに関連付けられている。メモリセルアレイ１０の詳細な構成については後述する。
コマンドレジスタ１１は、半導体記憶装置１がメモリコントローラ２から受信したコマンドＣＭＤを保持する。コマンドＣＭＤは、例えばシーケンサ１３に読み出し動作、書き込み動作、消去動作等を実行させる命令を含んでいる。
アドレスレジスタ１２は、半導体記憶装置１がメモリコントローラ２から受信したアドレス情報ＡＤＤを保持する。アドレス情報ＡＤＤは、例えばブロックアドレスＢＡｄ、ページアドレスＰＡｄ、及びカラムアドレスＣＡｄを含んでいる。例えば、ブロックアドレスＢＡｄ、ページアドレスＰＡｄ、及びカラムアドレスＣＡｄは、それぞれブロックＢＬＫ、ワード線、及びビット線の選択に使用される。
シーケンサ１３は、半導体記憶装置１全体の動作を制御する。例えば、シーケンサ１３は、コマンドレジスタ１１に保持されたコマンドＣＭＤに基づいてドライバモジュール１４、ロウデコーダモジュール１５、及びセンスアンプモジュール１６等を制御して、読み出し動作、書き込み動作、消去動作等を実行する。
ドライバモジュール１４は、読み出し動作、書き込み動作、消去動作等で使用される電圧を生成する。そして、ドライバモジュール１４は、例えばアドレスレジスタ１２に保持されたページアドレスＰＡｄに基づいて、選択されたワード線に対応する信号線に生成した電圧を印加する。
ロウデコーダモジュール１５は、アドレスレジスタ１２に保持されたブロックアドレスＢＡｄに基づいて、対応するメモリセルアレイ１０内の１つのブロックＢＬＫを選択する。そして、ロウデコーダモジュール１５は、例えば選択されたワード線に対応する信号線に印加された電圧を、選択されたブロックＢＬＫ内の選択されたワード線に転送する。
センスアンプモジュール１６は、書き込み動作において、メモリコントローラ２から受信した書き込みデータＤＡＴに応じて、各ビット線に所望の電圧を印加する。また、センスアンプモジュール１６は、読み出し動作において、ビット線の電圧に基づいてメモリセルに記憶されたデータを判定し、判定結果を読み出しデータＤＡＴとしてメモリコントローラ２に転送する。
以上で説明した半導体記憶装置１及びメモリコントローラ２は、それらの組み合わせにより１つの半導体装置を構成しても良い。このような半導体装置としては、例えばＳＤＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。
［１−１−２］メモリセルアレイ１０の回路構成
図２は、実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の回路構成の一例を、メモリセルアレイ１０に含まれた複数のブロックＢＬＫのうち１つのブロックＢＬＫを抽出して示している。図２に示すように、ブロックＢＬＫは、例えば４つのストリングユニットＳＵ０〜ＳＵ３を含んでいる。
各ストリングユニットＳＵは、ビット線ＢＬ０〜ＢＬｍ（ｍは１以上の整数）にそれぞれ関連付けられた複数のＮＡＮＤストリングＮＳを含んでいる。各ＮＡＮＤストリングＮＳは、例えばメモリセルトランジスタＭＴ０〜ＭＴ７、並びに選択トランジスタＳＴ１及びＳＴ２を含んでいる。メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積層を含み、データを不揮発に保持する。選択トランジスタＳＴ１及びＳＴ２のそれぞれは、各種動作時におけるストリングユニットＳＵの選択に使用される。
各ＮＡＮＤストリングＮＳにおいて、メモリセルトランジスタＭＴ０〜ＭＴ７は、直列接続される。選択トランジスタＳＴ１のドレインは、関連付けられたビット線ＢＬに接続され、選択トランジスタＳＴ１のソースは、直列接続されたメモリセルトランジスタＭＴ０〜ＭＴ７の一端に接続される。選択トランジスタＳＴ２のドレインは、直列接続されたメモリセルトランジスタＭＴ０〜ＭＴ７の他端に接続される。選択トランジスタＳＴ２のソースは、ソース線ＣＥＬＳＲＣに接続される。
同一のブロックＢＬＫにおいて、メモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートは、それぞれワード線ＷＬ０〜ＷＬ７に共通接続される。ストリングユニットＳＵ０〜ＳＵ３内のそれぞれの選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０〜ＳＧＤ３に共通接続される。同一のブロックＢＬＫに含まれた選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに共通接続される。
ビット線ＢＬ０〜ＢＬｍには、それぞれ異なるカラムアドレスが割り当てられる。各ビット線ＢＬは、複数のブロックＢＬＫ間で同一のカラムアドレスが割り当てられたＮＡＮＤストリングＮＳによって共有される。ワード線ＷＬ０〜ＷＬ７のそれぞれは、ブロックＢＬＫ毎に設けられる。ソース線ＳＬは、複数のブロックＢＬＫ間で共有される。
１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合は、例えばセルユニットＣＵと称される。例えば、それぞれが１ビットデータを記憶するメモリセルトランジスタＭＴを含むセルユニットＣＵの記憶容量が、「１ページデータ」として定義される。セルユニットＣＵは、メモリセルトランジスタＭＴが記憶するデータのビット数に応じて、２ページデータ以上の記憶容量を有し得る。
尚、第１実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の回路構成は、以上で説明した構成に限定されない。例えば、各ブロックＢＬＫが含むストリングユニットＳＵの個数や、各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２の個数は、それぞれ任意の個数でも良い。
［１−１−３］半導体記憶装置１の構造
以下に、実施形態に係る半導体記憶装置１の構造の一例について説明する。尚、以下で参照される図面において、Ｘ方向はワード線ＷＬの延伸方向に対応し、Ｙ方向はビット線ＢＬの延伸方向に対応し、Ｚ方向は半導体記憶装置１の形成に使用される半導体基板２０の表面に対する鉛直方向に対応している。平面図には、図を見易くするためにハッチングが適宜付加されている。平面図に付加されたハッチングは、ハッチングが付加された構成要素の素材や特性とは必ずしも関連していない。断面図では、図を見易くするために層間絶縁膜等の図示が適宜省略されている。
（半導体記憶装置１の平面レイアウト）
図３は、実施形態に係る半導体記憶装置１の平面レイアウトの一例を示している。図３に示すように、半導体記憶装置１の平面レイアウトは、例えばコア領域ＣＲ、壁領域ＷＲ、カーフ領域ＫＲ、コンタクト領域Ｃ３Ｔ、及び端部領域ＥＲに分割される。
コア領域ＣＲは、例えば半導体基板２０の中央部に設けられた矩形の領域である。コア領域ＣＲには、例えばメモリセルアレイ１０が設けられる。コア領域ＣＲは、任意の形状及び任意の領域に配置され得る。半導体記憶装置１が複数のメモリセルアレイ１０を有する場合、半導体基板２０上には複数のコア領域ＣＲが設けられても良い。
壁領域ＷＲは、コア領域ＣＲの外周を囲むように設けられた四角環状の領域である。壁領域ＷＲには、例えば後述するクラックストッパＣＳが設けられる。半導体基板２０上に複数のコア領域ＣＲが設けられる場合、壁領域ＷＲは、複数のコア領域ＣＲをまとめて囲むように設けられても良いし、コア領域ＣＲ毎に設けられても良い。
壁領域ＷＲに囲まれた領域には、例えばロウデコーダモジュール１５やセンスアンプモジュール１６等の周辺回路が形成される。これらの周辺回路は、コア領域ＣＲとの重なりが許容される。このため、実施形態に係る半導体記憶装置１は、メモリセルアレイ１０と周辺回路とが重なって設けられた構造を有する。
壁領域ＷＲとコア領域ＣＲとの間の領域が、コンタクト領域Ｃ３Ｔに対応している。コンタクト領域Ｃ３Ｔには、例えばメモリセルアレイ１０と周辺回路との間を接続するためのコンタクトが設けられる。例えば、ロウデコーダモジュール１５は、コンタクト領域Ｃ３Ｔに設けられたコンタクトを介して、メモリセルアレイ１０内の配線（例えばワード線ＷＬ）と電気的に接続される。
カーフ領域ＫＲは、壁領域ＷＲの外周を囲むように設けられた四角環状の領域であり、半導体基板２０の最外周と接している。カーフ領域ＫＲには、例えば半導体記憶装置１の製造時に使用されるアライメントマークや、ガードリング等が設けられる。カーフ領域ＫＲと壁領域ＷＲとの間の領域が、端部領域ＥＲに対応している。カーフ領域ＫＲ内の構造体は、半導体記憶装置１の製造時のダイシング工程によって除去されても良い。
そして、実施形態に係る半導体記憶装置１には、エッチング時のアーキング対策に使用されるストッパー層ＳＰが設けられる。図４は、実施形態に係る半導体記憶装置１の備えるストッパー層ＳＰの平面レイアウトの一例を示している。図４に示すように、半導体記憶装置１は、ストッパー層ＳＰ、スリットＳＬＴ、クラックストッパＣＳ１及びＣＳ２、並びに分断部ＤＰをさらに備えている。
ストッパー層ＳＰは、例えばコア領域ＣＲ、壁領域ＷＲ、及びカーフ領域ＫＲの全面に設けられる。また、ストッパー層ＳＰは、コア領域ＣＲとカーフ領域ＫＲとの間で壁領域ＷＲを介してＹ方向に延伸した部分（以下では、ブリッジ部ＢＲと呼ぶ）を有している。本例では、ストッパー層ＳＰが２つのブリッジ部ＢＲ１及びＢＲ２を有する場合が例示されているが、ブリッジ部ＢＲは少なくとも１つ設けられていれば良い。また、ブリッジ部ＢＲは、任意の場所に配置され得る。
スリットＳＬＴは、コア領域ＣＲに設けられ、Ｙ方向に延伸した部分とＸ方向に延伸した部分とを有する。具体的には、Ｘ方向に延伸した複数のスリットＳＬＴが、Ｙ方向に配列している。そして、Ｙ方向に延伸した２つのスリットＳＬＴの一方が、Ｘ方向に延伸した複数のスリットＳＬＴの一端に接続され、Ｙ方向に延伸した２つのスリットＳＬＴの他方が、Ｘ方向に延伸した複数のスリットＳＬＴの他端に接続される。
また、スリットＳＬＴは、内部に絶縁部材が埋め込まれた構造を有し、同じ配線層に設けられ且つ当該スリットＳＬＴを介して隣り合う導電体層間を分断している。例えば、スリットＳＬＴは、ワード線ＷＬ０〜ＷＬ７、並びに選択ゲート線ＳＧＤ及びＳＧＳにそれぞれ対応する複数の配線層を分断している。実施形態では、スリットＳＬＴに囲まれた領域のそれぞれが、１つのブロックＢＬＫに対応している。
クラックストッパＣＳ１は、壁領域ＷＲにおいて、コア領域ＣＲの外周を囲むように四角環状に設けられている。クラックストッパＣＳ２は、壁領域ＷＲにおいて、クラックストッパＣＳ１をの外周を囲むように四角環状に設けられている。また、クラックストッパＣＳは、壁領域ＷＲ内に設けられたストッパー層ＳＰを分断する。そして、クラックストッパＣＳを介して隣り合うストッパー層ＳＰは、当該クラックストッパＣＳによって絶縁されている。尚、クラックストッパＣＳは、壁領域ＷＲに少なくとも１つ設けられていれば良い。また、各クラックストッパＣＳは複数に分割されて設けられても良い。
クラックストッパＣＳは、例えばダイシング工程において、半導体記憶装置１の端部にクラック等が発生した際に、半導体記憶装置１の内側にクラック等が到達することを抑制する。また、クラックストッパＣＳは、半導体記憶装置１の端部からコア領域ＣＲに水分等が浸透するのを抑制する。さらに、クラックストッパＣＳは、半導体記憶装置１の層間絶縁膜（例えばテトラエトキシシラン（ＴＥＯＳ））で発生する応力を抑制する。
分断部ＤＰは、壁領域ＷＲとカーフ領域ＫＲとの間に設けられたストッパー層ＳＰを分断する。そして、分断部ＤＰを介して隣り合うストッパー層ＳＰは、当該分断部ＤＰによって絶縁される。本例において分断部ＤＰは、ブリッジ部ＢＲ１と端部領域ＥＲとが重なる部分と、ブリッジ部ＢＲ２と端部領域ＥＲとが重なる部分とのそれぞれに設けられる。
（コア領域ＣＲにおける詳細な平面レイアウト）
図５は、実施形態に係る半導体記憶装置１のコア領域ＣＲにおける平面レイアウトの一例であり、１つのブロックＢＬＫ（すなわち、ストリングユニットＳＵ０〜ＳＵ３）に対応する領域を抽出して示している。図５に示すように、コア領域ＣＲは、例えばメモリ領域ＭＡ、引出領域ＨＡ、及びコンタクト領域Ｃ４Ｔを含んでいる。また、コア領域ＣＲにおいて半導体記憶装置１は、スリットＳＬＴａ及びＳＬＴｂ、複数のメモリピラーＭＰ、並びに複数のコンタクトＣＣ及びＣ４を備えている。
メモリ領域ＭＡ、引出領域ＨＡ、及びコンタクト領域Ｃ４Ｔは、それぞれがＹ方向に延伸して設けられ、Ｘ方向に並んでいる。メモリ領域ＭＡは、コア領域ＣＲの大部分を占めている。引出領域ＨＡは、Ｘ方向における一端部分に設けられる。コンタクト領域Ｃ４Ｔは、コア領域ＣＡ内に適宜挿入され、例えばメモリ領域ＭＡをＸ方向に分割している。尚、引出領域ＨＡは、Ｘ方向における両端部分にそれぞれ設けられても良く、コンタクト領域Ｃ４Ｔは、引出領域ＨＡに挿入されても良い。
引出領域ＨＡにおいて、選択ゲート線ＳＧＳ、ワード線ＷＬ０〜ＷＬ７、並びに選択ゲート線ＳＧＤのそれぞれは、上層の配線層（導電体層）と重ならない部分（テラス部分）を有している。この上層の配線層と重ならない部分の形状は、階段(step)、段丘(terrace)畦石(rimstone)等と類似している。具体的には、選択ゲート線ＳＧＳとワード線ＷＬ０との間、ワード線ＷＬ０とワード線ＷＬ１との間、・・・、ワード線ＷＬ６とワード線ＷＬ７との間、ワード線ＷＬ７と選択ゲート線ＳＧＤとの間に、それぞれ段差が設けられる。
複数のスリットＳＬＴａは、それぞれがＸ方向に沿って延伸して設けられ、Ｙ方向において隣り合うスリットＳＬＴ間に配置される。例えば、隣り合うスリットＳＬＴ間において、３本のスリットＳＬＴａがＹ方向に配列している。また、スリットＳＬＴａは、内部に絶縁部材が埋め込まれた構造を有し、同じ配線層に設けられ且つ当該スリットＳＬＴａを介して隣り合う導電体層間を分断している。スリットＳＬＴａは、少なくとも選択ゲート線ＳＧＤに対応する導電体層を分断し、隣り合うスリットＳＬＴ間に４本の選択ゲート線ＳＧＤ０〜ＳＧＤ３が設けられる。
複数のスリットＳＬＴｂは、コンタクト領域Ｃ４Ｔにおいて、それぞれがＸ方向に沿って延伸して設けられる。例えば２つのスリットＳＬＴｂの組が、スリットＳＬＴ及びＳＬＴａ間と２つのスリットＳＬＴａ間とのそれぞれに配置される。２つのスリットＳＬＴｂの組の間の一部には、貫通領域ＰＡが設けられる。貫通領域ＰＡにおけるメモリセルアレイ１０の構造は、その他の領域におけるメモリセルアレイ１０の構造と異なっている。貫通領域ＰＡにおける構造の詳細については後述する。
複数のメモリピラーＭＰの各々は、例えば１つのＮＡＮＤストリングＮＳとして機能し、メモリ領域ＭＡに含まれている。複数のメモリピラーＭＰは、隣り合うスリットＳＬＴ及びＳＬＴａ間、及び隣り合う２つのスリットＳＬＴａ間のそれぞれの領域において、例えば４列の千鳥状に配置される。これに限定されず、隣り合うスリット間におけるメモリピラーＭＰの個数及び配置は、適宜変更され得る。
また、メモリピラーＭＰの各々には、ストリングユニットＳＵ毎に少なくとも１本のビット線ＢＬが重なっている。例えば、複数のビット線ＢＬは、それぞれの少なくとも一部がＹ方向に延伸し、Ｘ方向に配列している。本例において各メモリピラーＭＰには、２本のビット線ＢＬが重なって配置され、メモリピラーＭＰに重なっている複数のビット線ＢＬのうち１本のビット線ＢＬと当該メモリピラーＭＰとの間が電気的に接続されている。
複数のコンタクトＣＣは、引出領域ＨＡ内で、選択ゲート線ＳＧＳ、ワード線ＷＬ０〜ＷＬ７、並びに選択ゲート線ＳＧＤのそれぞれのテラス部分にそれぞれ配置される。そして、選択ゲート線ＳＧＳ、ワード線ＷＬ０〜ＷＬ７、並びに選択ゲート線ＳＧＤは、それぞれが対応するコンタクトＣＣを介してロウデコーダモジュール１５と電気的に接続される。このように、引出領域ＨＡは、ロウデコーダモジュール１５と、ＮＡＮＤストリングＮＳに接続された積層配線（例えば、ワード線ＷＬ並びに選択ゲート線ＳＧＳ及びＳＧＤ）との間の接続に使用される。
複数のコンタクトＣ４は、メモリセルアレイ１０が形成される領域を貫通するコンタクトであり、コンタクト領域Ｃ４Ｔに含まれている。具体的には、複数のコンタクトＣ４のそれぞれは、隣り合うスリットＳＬＴｂ間の貫通領域ＰＡに設けられる。コンタクトＣ４は、例えばメモリセルアレイ１０下に設けられた回路に対する電源の供給に使用される。尚、貫通領域ＰＡ内に設けられるコンタクトＣ４の個数は、２本以上であっても良い。
以上で説明した半導体記憶装置１のコア領域ＣＲにおける平面レイアウトでは、スリットＳＬＴ及びＳＬＴａによって区切られた領域のそれぞれが、１つのストリングユニットＳＵに対応している。つまり、各々がＸ方向に延伸したストリングユニットＳＵ０〜ＳＵ３がＹ方向に配列し、コア領域ＣＲには、例えば図５に示された１つのブロックＢＬＫに対応するレイアウトがＹ方向に繰り返し配置される。そして、１本のビット線ＢＬには、スリットＳＬＴ及びＳＬＴａによって区切られた空間毎に、１本のメモリピラーＭＰが電気的に接続される。
（メモリ領域ＭＡにおける断面構造）
図５は、実施形態に係る半導体記憶装置１のメモリ領域ＭＡにおける断面構造の一例を示している。図５に示すように、メモリ領域ＭＡにおいて半導体記憶装置１は、導電体層ＧＣ及び２１〜２３、導電体層３０〜３６、メモリピラーＭＰ、コンタクトＣ０及びＣＶ、並びに絶縁部材５０を含んでいる。
半導体基板２０上に、ゲート絶縁膜を介して導電体層ＧＣが設けられる。導電体層ＧＣは、メモリセルアレイ１０下に設けられたトランジスタＴＲのゲート電極として機能する。複数のコンタクトＣ０は、導電体層ＧＣ上と半導体基板２０上とのそれぞれに設けられる。半導体基板２０上に設けられたコンタクトＣ０は、半導体基板２０に設けられた不純物拡散領域（図示せず）に接続される。
コンタクトＣ０上に、導電体層２１が設けられる。導電体層２１上に、コンタクトＣ１が設けられる。コンタクトＣ１上に、導電体層２２が設けられる。導電体層２２上に、コンタクトＣ２が設けられる。コンタクトＣ２上に、導電体層２３が設けられる。以下では、導電体層２１〜２３がそれぞれ設けられた３層の配線層のことを、それぞれ配線層Ｄ０〜Ｄ２と呼ぶ。
導電体層２３の上方に、層間絶縁膜を介して導電体層３０が設けられる。導電体層３０は、例えばＸＹ平面に沿って広がった板状に形成され、ソース線ＳＬとして使用される。導電体層３０は、例えばリンがドープされたポリシリコンを含んでいる。
導電体層３０の上方に、層間絶縁膜を介して導電体層３１が設けられる。導電体層３１は、例えばＸＹ平面に沿って広がった板状に形成され、選択ゲート線ＳＧＳとして使用される。また、導電体層３１は、前述したストッパー層ＳＰに対応している。導電体層３１は、例えばリンがドープされたポリシリコンを含んでいる。導電体層３１にドープされる不純物は、ボロンやヒ素であっても良い。
導電体層３１の上方に、層間絶縁膜を介して複数の導電体層３２が設けられる。複数の導電体層３２はＺ方向に沿って積層され、隣り合う導電体層３２間には層間絶縁膜が設けられる。導電体層３２は、例えばＸＹ平面に沿って広がった板状に形成される。積層された複数の導電体層３２は、半導体基板２０側から順に、それぞれワード線ＷＬ０〜ＷＬ７として使用される。導電体層３２は、例えばタングステンを含んでいる。
最上層の導電体層３２の上方に、層間絶縁膜を介して導電体層３３が設けられる。導電体層３３は、例えばＸＹ平面に沿って広がった板状に形成され、選択ゲート線ＳＧＤとして使用される。導電体層３３は、例えばタングステンを含んでいる。
導電体層３３の上方に、層間絶縁膜を介して導電体層３４が設けられる。導電体層３４は、例えばＹ方向に延伸したライン状に形成され、ビット線ＢＬとして使用される。つまり、図示せぬ領域において複数の導電体層２６は、Ｘ方向に沿って配列している。導電体層３４は、例えば銅を含んでいる。
導電体層３４の上方に、層間絶縁膜を介して導電体層３５が設けられる。導電体層３５の上方に、層間絶縁膜を介して導電体層３６が設けられる。導電体層３５及び３６は、半導体記憶装置１内の回路間の接続や、電源の供給等に使用される配線である。以下では、導電体層３４〜３６がそれぞれ設けられた３層の配線層のことを、それぞれ配線層Ｍ０〜Ｍ２と呼ぶ。
メモリピラーＭＰの各々は、Ｚ方向に沿って延伸した柱状に設けられる。メモリピラーＭＰは、導電体層３１〜３３を貫通し、メモリピラーＭＰの底部は導電体層３０に接触している。また、メモリピラーＭＰの各々は、例えば半導体層４０、トンネル絶縁膜４１、絶縁膜４２、及びブロック絶縁膜４３を含んでいる。
半導体層４０は、Ｚ方向に沿って延伸して設けられる。例えば、半導体層４０の上端は、導電体層３３よりも上層に含まれ、半導体層４０の下端は、導電体層３０に接触している。トンネル絶縁膜４１は、半導体層４０の側面を覆っている。絶縁膜４２は、トンネル絶縁膜４１の側面を覆っている。ブロック絶縁膜４３は、絶縁膜４２の側面を覆っている。トンネル絶縁膜４１及びブロック絶縁膜４３のそれぞれは、例えば酸化シリコン（ＳｉＯ２）を含んでいる。絶縁膜４２は、例えば窒化シリコン（ＳｉＮ）を含んでいる。
メモリピラーＭＰと導電体層３１とが交差した部分は、選択トランジスタＳＴ２として機能する。メモリピラーＭＰと導電体層３２とが交差した部分は、メモリセルトランジスタＭＴとして機能する。メモリピラーＭＰと導電体層３３とが交差した部分は、選択トランジスタＳＴ１として機能する。つまり、半導体層４０は、メモリセルトランジスタＭＴ０〜ＭＴ７並びに選択トランジスタＳＴ１及びＳＴ２のそれぞれのチャネルとして機能する。絶縁膜４２は、メモリセルトランジスタＭＴの電荷蓄積層として機能する。
コンタクトＣＶは、メモリピラーＭＰ内の半導体層４０上に設けられる。コンタクトＣＶの上面には、１つの導電体層３４、すなわち１本のビット線ＢＬが接触している。図示された領域には、２本のメモリピラーＭＰのうち、１本のメモリピラーＭＰに対応するコンタクトＣＶが表示されている。当該領域においてコンタクトＣＶが接続されていないメモリピラーＭＰには、図示されない領域においてコンタクトＣＶが接続される。
絶縁部材５０は、例えばＸＺ平面に沿って広がった板状に形成され、導電体層３１〜３３を分断している。絶縁部材５０の上端は、導電体層３３及び３４間の層に含まれている。絶縁部材５０の下端の一部分は、導電体層３０に接触している。絶縁部材５０は、スリットＳＬＴ又はＳＬＴａに対応している。スリットＳＬＴａに対応する絶縁部材５０は、少なくとも導電体層３３を分断していれば良い。
以上で説明した半導体記憶装置１のメモリ領域ＭＡにおける構造では、スリットＳＬＴ及びＳＬＴａ間の構造体が、１つのストリングユニットＳＵに対応している。前述の通り、１つの導電体層３４（１本のビット線ＢＬ）には、スリットＳＬＴ及びＳＬＴａによって区切られた空間毎に、１本のコンタクトＣＶが接続される。尚、スリットＳＬＴ内には、ライン状のコンタクトが形成されても良い。この場合、ライン状のコンタクトはソース線ＳＬに接続され、当該コンタクトと導電体層３１〜３３との間は絶縁される。
（引出領域ＨＡ及びコンタクト領域Ｃ４Ｔにおける断面構造）
図７は、実施形態に係る半導体記憶装置１の引出領域ＨＡ及びコンタクト領域Ｃ４Ｔにおける断面構造の一例を示している。また、図７には、引出領域ＨＡと隣り合うコンタクト領域Ｃ３Ｔの一部も併せて示されている。図７に示すように、例えば半導体記憶装置１は、引出領域ＨＡにおいてコンタクトＣＣ及び導電体層３７を含み、コンタクト領域Ｃ４ＴにおいてコンタクトＣ４並びに導電体層２４及び３８を含み、コンタクト領域Ｃ３ＴにおいてコンタクトＣ３並びに導電体層２５及び３９を含んでいる。
引出領域ＨＡにおいて、ワード線ＷＬ並びに選択ゲート線ＳＧＤ及びＳＧＳにそれぞれ対応する複数の導電体層の端部は、例えば階段状に設けられる。そして、１本のコンタクトＣＣが、選択ゲート線ＳＧＳに対応する導電体層３１と、ワード線ＷＬ０〜ＷＬ７にそれぞれ対応する複数の導電体層３２と、選択ゲート線ＳＧＤに対応する導電体層３３とのそれぞれのテラス部分上のそれぞれに設けられる。図７には、複数のコンタクトＣＣのうち、ワード線ＷＬ０、ＷＬ３、及びＷＬ６、並びに選択ゲート線ＳＧＤに対応する４本のコンタクトＣＣが表示されている。
各コンタクトＣＣ上には、１つの導電体層３７が設けられ、当該コンタクトＣＣ及び導電体層３７間が電気的に接続される。導電体層３７は、例えば導電体層３４と同じ層（配線層Ｍ０）に含まれている。尚、本例では、引出領域ＨＡ内に設けられたワード線ＷＬ等の積層配線が３列の階段構造を有する場合について例示したが、引出領域ＨＡにおける積層配線は、任意の列数の階段状で設けられても良い。形成される階段構造は、選択ゲート線ＳＧＳと、ワード線ＷＬと、選択ゲート線ＳＧＤとの間で異なっていても良い。導電体層３７は、導電体層３４と異なる層に設けられても良い。
コンタクト領域Ｃ４Ｔにおいて、導電体層２４は、配線層Ｄ２に設けられる。導電体層２４上に、コンタクトＣ４が設けられる。コンタクトＣ４は、Ｚ方向に延伸した柱状に設けられ、導電体層３０〜３３に対応する配線層を貫通している。コンタクトＣ４は導電体を含み、導電体層３０〜３３との間は絶縁されている。
具体的には、コンタクトＣ４と導電体層３０との間に、絶縁体層６０が設けられる。コンタクトＣ４と導電体層３１との間に、酸化膜６１が設けられる。酸化膜６１は、例えばリン、ボロン、又はヒ素を含んでいる。コンタクトＣ４と導電体層３２及び３３との間に、酸化膜６２及び犠牲部材６３が設けられる。酸化膜６２は、コンタクトＣ４と犠牲部材６３との間に設けられる。犠牲部材６３は、貫通領域ＰＡ内に設けられ、後述する積層配線の置換処理において置換されずに残存した犠牲部材に対応している。犠牲部材６３は、例えば窒化シリコン（ＳｉＮ）を含んでいる。
酸化膜６１と対向する部分と、酸化膜６２と対向する部分とのそれぞれにおいて、コンタクトＣ４の外径は細くなっている。言い換えると、コンタクトＣ４の側面は、酸化膜６１と対向する部分と、酸化膜６２と対向する部分とのそれぞれにおいて凹状に設けられる。さらに言い換えると、コンタクトＣ４は、酸化膜６１と対向する部分と、酸化膜６２と対向する部分とのそれぞれにおいて括れている。
コンタクトＣ４上に、導電体層３８が設けられる。これにより、ワード線ＷＬ等の積層配線よりも下層に設けられた導電体層２４と、積層配線よりも上層に設けられた導電体層３８との間が、コンタクトＣ４を介して電気的に接続される。導電体層３８は、例えば導電体層３４と同じ層（配線層Ｍ０）に含まれている。尚、導電体層３８は、導電体層３４と異なる層に設けられても良い。
コンタクト領域Ｃ３Ｔにおいて、導電体層２５は、配線層Ｄ２に設けられる。導電体層２５上に、コンタクトＣ３が設けられる。コンタクトＣ３は、Ｚ方向に延伸した柱状に設けられる。例えば、コンタクトＣ３の上端は、コンタクトＣ４の上端と揃っている。コンタクトＣ３上に、導電体層３９が設けられる。これにより、ワード線ＷＬ等の積層配線よりも下層に設けられた導電体層２５と、積層配線よりも上層に設けられた導電体層３９との間が、コンタクトＣ４を介して電気的に接続される。導電体層３９は、例えば導電体層３４と同じ層（配線層Ｍ０）に含まれている。尚、導電体層３９は、導電体層３４と異なる層に設けられても良い。
図８は、図７のＶＩＩＩ−ＶＩＩＩ線に沿った断面図であり、実施形態に係る半導体記憶装置１のコンタクト領域Ｃ４Ｔにおける断面構造の一例を示し、ワード線ＷＬに対応する導電体層３２を含む断面に対応している。図８に示すように、スリットＳＬＴ及びＳＬＴａにそれぞれ対応する２つの絶縁部材５０間には、スリットＳＬＴｂに対応する２つの絶縁部材５１が設けられる。
図示が省略されているが、絶縁部材５１の構造は、例えば絶縁部材５０と同様である。つまり、絶縁部材５１は、導電体層３１〜３３を分断している。絶縁部材５０の上端は、導電体層３３及び３４間の層に含まれている。絶縁部材５０の下端の一部分は、導電体層３０に接触している。そして、２つの絶縁部材５１間には、貫通領域ＰＡが配置される。
貫通領域ＰＡには、コンタクトＣ４、酸化膜６２、及び犠牲部材６３が含まれている。例えば、コンタクトＣ４は、貫通領域ＰＡの中央部分に配置される。酸化膜６２は、コンタクトＣ４の側面を覆っている。貫通領域ＰＡ内且つ導電体層３２又は３３が設けられた配線層において、コンタクトＣ４及び酸化膜６２が設けられた領域外には、犠牲部材６３が設けられる。犠牲部材６３は、当該貫通領域ＰＡと隣り合う２つの絶縁部材５１のそれぞれと接触している。犠牲部材６３の絶縁部材５１と接触した部分以外は、導電体層３２と接触している。
（壁領域ＷＲ及び端部領域ＥＲにおける断面構造）
図９は、実施形態に係る半導体記憶装置１の壁領域ＷＲ及び端部領域ＥＲにおける断面構造の一例を示し、ブリッジ部ＢＲに含まれ且つＹ方向に沿った断面に対応している。図９に示すように、半導体記憶装置１は、壁領域ＷＲにおいてクラックストッパＣＳ１及びＣＳ２を含み、端部領域ＥＲにおいて分断部ＤＰを含んでいる。
壁領域ＷＲにおける半導体基板２０の表面近傍には、例えばクラックストッパＣＳ１に対応して設けられたＰ型ウェル領域（Ｐ−ｗｅｌｌ）と、クラックストッパＣＳ２に対応して設けられたＮ型ウェル領域（Ｎ−ｗｅｌｌ）とが含まれている。クラックストッパＣＳ１及びＣＳ２のそれぞれは、コンタクトＣ０Ｗ、Ｃ１Ｗ、Ｃ２Ｗ、及びＣ３Ｗ、導電体層２６〜２８、コンタクトＶ０Ｗ、Ｖ１Ｗ、及びＶ２Ｗ、並びに導電体層７０〜７２を含んでいる。
クラックストッパＣＳ１のコンタクトＣ０Ｗは、Ｐ型ウェル領域上に設けられる。クラックストッパＣＳ２のコンタクトＣ０Ｗは、Ｎ型ウェル領域上に設けられる。クラックストッパＣＳ１及びＣＳ２のその他の構造は同様のため、以下ではクラックストッパＣＳ１に注目して説明する。
コンタクトＣ０Ｗ上に、導電体層２６が設けられる。導電体層２６上に、コンタクトＣ１Ｗが設けられる。コンタクトＣ１Ｗ上に、導電体層２７が設けられる。導電体層２７上に、コンタクトＣ２Ｗが設けられる。コンタクトＣ２Ｗ上に、導電体層２８が設けられる。導電体層２６〜２８は、それぞれ配線層Ｄ０〜Ｄ２に含まれている。
導電体層２８上に、コンタクトＣ３Ｗが設けられる。コンタクトＣ３Ｗは、Ｚ方向に延伸して設けられ、導電体層３１が設けられた配線層を分断している。コンタクトＣ３Ｗと導電体層３１との間には酸化膜６１が設けられ、コンタクトＣ３Ｗと導電体層３１との間は絶縁されている。酸化膜６１は、ワード線ＷＬに対応する複数の導電体層３２を含む配線層において、コンタクトＣ３Ｗと接触していない。言い換えると、ストッパー層ＳＰ以外の層において、コンタクトＣ３Ｗの側面には酸化膜６１は設けられない。また、コンタクトＣ３Ｗの上面は、図７に示されたコンタクトＣ３の上面と揃っている。
コンタクトＣ３Ｗ上に、コンタクトＶ０Ｗが設けられる。コンタクトＶ０Ｗ上に、導電体層７０が設けられる。導電体層７０上に、コンタクトＶ１Ｗが設けられる。コンタクトＶ１Ｗ上に、導電体層７１が設けられる。導電体層７１上に、コンタクトＶ２Ｗが設けられる。コンタクトＶ２Ｗ上に、導電体層７２が設けられる。導電体層７０〜７２は、それぞれ配線層Ｍ０〜Ｍ２に含まれている。
端部領域ＥＲにおいて、分断部ＤＰは、導電体層２９及びコンタクトＣ３Ｌを含んでいる。導電体層２９は、例えば配線層Ｄ２に設けられる。導電体層２９上に、コンタクトＣ３Ｌが設けられる。コンタクトＣ３Ｌは、Ｚ方向に延伸して設けられ、導電体層３１が設けられた配線層を分断している。コンタクトＣ３Ｌと導電体層３１との間には酸化膜６１が設けられ、コンタクトＣ３Ｌと導電体層３１との間は絶縁されている。また、コンタクトＣ３Ｌの上面は、例えばコンタクトＣ３Ｗの上面と揃っている。
図１０は、実施形態に係る半導体記憶装置１の壁領域ＷＲにおける断面構造の一例を示し、ブリッジ部ＢＲと交差し且つＸ方向に沿ったクラックストッパＣＳの断面に対応している。図１０に示すように、クラックストッパＣＳに含まれたコンタクトＣ０Ｗ、Ｃ１Ｗ、Ｃ２Ｗ、Ｃ３Ｗ、Ｖ０Ｗ、Ｖ１Ｗ、及びＶ２Ｗ、並びに導電体層２６〜２８及び７０〜７２のそれぞれは、Ｘ方向に延伸した部分を有している。
また、図示されない領域において、クラックストッパＣＳに含まれたコンタクトＣ０Ｗ、Ｃ１Ｗ、Ｃ２Ｗ、Ｃ３Ｗ、Ｖ０Ｗ、Ｖ１Ｗ、及びＶ２Ｗ、並びに導電体層２６〜２８及び７０〜７２のそれぞれは、Ｙ方向に延伸した部分も有している。これにより、クラックストッパＣＳ内のコンタクトＣ０Ｗ、Ｃ１Ｗ、Ｃ２Ｗ、Ｃ３Ｗ、Ｖ０Ｗ、Ｖ１Ｗ、及びＶ２Ｗ、並びに導電体層２６〜２８及び７０〜７２のそれぞれは、例えば四角環状に設けられ、コア領域ＣＲを囲っている。クラックストッパＣＳは、コア領域ＣＲとカーフ領域ＫＲとの間の壁とみなすことも出来る。
図１１は、実施形態に係る半導体記憶装置１のブリッジ部ＢＲを含む断面構造の一例を示し、ストッパー層ＳＰに対応する導電体層３１を含む断面に対応している。図１１に示すように、導電体層３１は、ブリッジ部ＢＲにおいてＹ方向に沿って延伸した部分を有し、壁領域ＷＲにおいてＸ方向に沿って延伸した部分を有している。
壁領域ＷＲに設けられた導電体層３１は、クラックストッパＣＳ１及びＣＳ２内のコンタクトＣ３Ｗによって分断される。そして、クラックストッパＣＳ１に対応するコンタクトＣ３Ｗと導電体層３１との間と、クラックストッパＣＳ２に対応するコンタクトＣ３Ｗと導電体層３１との間とのそれぞれには、酸化膜６１が設けられる。
端部領域ＥＲに設けられた導電体層３１は、分断部ＤＰ内のコンタクトＣ３Ｌによって分断される。そして、コンタクトＣ３Ｌと導電体層３１との間には、酸化膜６１が設けられる。コンタクトＣ３Ｌは、少なくともブリッジ部ＢＲを横切っている。酸化膜６１は、例えば導電体層３１が設けられた層以外において、コンタクトＣ３Ｌの側面には形成されない。
以上で説明したクラックストッパＣＳ及び分断部ＤＰによって、カーフ領域ＫＲ内の導電体層３１と、コア領域ＣＲ内の導電体層３１との間が絶縁される。尚、分断部ＤＰは、複数個設けられても良い。また、分断部ＤＰは、カーフ領域ＫＲに印可された電圧をクラックストッパＣＳによって遮断することが可能であれば省略されても良い。言い換えると、分断部ＤＰは、耐圧を十分に確保することが可能であれば省略されても良い。
また、実施形態に係る半導体記憶装置１において、Ｎ型ウェル領域又はＰ型ウェル領域に対応するクラックストッパＣＳが２つ以上設けられる場合、同じ種類のウェル領域に接続される複数のクラックストッパＣＳ間で導電体層７２が共有されても良い。クラックストッパＣＳにおける導電体層及びコンタクトとして使用される材料としては、例えばチタン、チタン窒化物、タングステン等の金属材料が使用される。これに限定されず、クラックストッパＣＳには、任意の金属材料を使用することが可能である。
［１−２］半導体記憶装置１の製造方法
以下に、図１２を適宜参照して、実施形態に係る半導体記憶装置１における、積層配線の形成からコンタクトＣ３Ｗの形成までの一連の製造工程の一例について説明する。図１２は、実施形態に係る半導体記憶装置１の製造方法の一例を示すフローチャートである。図１３〜図１６のそれぞれは、実施形態に係る半導体記憶装置１の製造途中の断面構造の一例であり、コンタクト領域Ｃ４Ｔ、メモリ領域ＭＡ、引出領域ＨＡ、コンタクト領域Ｃ３Ｔ、壁領域ＷＲ、及び端部領域ＥＲのそれぞれの一部を抽出して示している。以下では、ワード線ＷＬ等の積層配線に対応する部分のことを積層配線部と呼ぶ。
まず、メモリセルアレイ１０よりも下層の構造（例えば、配線層Ｄ２内の導電体層２４、２５、２８及び２９等）が形成される。そして、導電体層３０が形成され、当該導電体層３０がエッチング加工されることによって絶縁体層６０が形成される。次に、導電体層３１が形成され、当該導電体層３１がエッチング加工される。その結果、コア領域ＣＲ、壁領域ＷＲ、カーフ領域ＫＲ、並びにブリッジ部ＢＲ１及びＢＲ２に導電体層３１が残った構造が形成される。それから、ステップＳ１０〜Ｓ１３の処理が順に実行される。
簡潔に述べると、ステップＳ１０の処理によって、導電体層３２及び３３に対応する層に犠牲部材６３が設けられる。そして、ステップＳ１１の処理によって、引出領域ＨＡの階段構造が形成される。それから、ステップＳ１２の処理によって、メモリ領域ＭＡにおいて積層配線部を貫通する複数のメモリピラーＭＰが形成される。その後、ステップＳ１３の処理によって、スリットＳＬＴを用いて積層配線部の置換処理が実行され、メモリ領域ＭＡと、引出領域ＨＡと、コンタクト領域Ｃ４Ｔの一部とに設けられた犠牲部材６３が導電体に置換される。このとき、コンタクト領域Ｃ４Ｔ内で貫通領域ＰＡに対応する箇所の犠牲部材６３は、置換処理によって置換されずに残る。これにより、ワード線ＷＬ等に対応する積層配線が、図１３に示すように形成される。
次に、ステップＳ１４の処理によって、図１４に示すようにホールＣ３Ｈ及びＣ４Ｈ、並びにスリットＣ３Ｓが形成される。具体的には、ホールＣ３Ｈは、コンタクト領域Ｃ３Ｔにおいて、導電体層２５の表面が露出するように形成される。ホールＣ４Ｈは、コンタクト領域Ｃ４Ｔにおいて、犠牲部材６３と、導電体層３１と、絶縁体層６０とを貫通し、導電体層２４の表面が露出するように形成される。スリットＣ３Ｓは、壁領域ＷＲと端部領域ＥＲとのそれぞれに形成され、壁領域ＷＲ内のスリットＣ３Ｓは、導電体層２８の表面が露出するように形成され、端部領域ＥＲ内のスリットＣ３Ｓは、導電体層２９の表面が露出するように形成される。ホールＣ３Ｈの形状は、コンタクトＣ３に対応している。ホールＣ４Ｈの形状は、コンタクトＣ４に対応している。壁領域ＷＲ内のスリットＣ３Ｓの形状は、コンタクトＣ３Ｗに対応している。端部領域ＥＲ内のスリットＣ３Ｓの形状は、コンタクトＣ３Ｌに対応している。
次に、ステップＳ１５の処理によって、図１５に示すように酸化膜６１が形成される。具体的には、選択酸化処理が実行され、ホールＣ４Ｈ及びスリットＣ３Ｓ内で露出している導電体層３１及び犠牲部材６３が酸化される。導電体層３１としては、例えばリンがドープされたポリシリコンが使用されるため、導電体層３１は短時間で酸化され得る。犠牲部材６３としては、例えば窒化シリコンが使用されるため、犠牲部材６３の酸化速度は導電体層３１よりも遅い。このため、導電体層３１の一部が酸化されることにより形成された酸化膜６１の厚さは、犠牲部材６３の一部が酸化されることにより形成され酸化膜６２よりも厚くなる。また、選択酸化処理では、酸化物の形成によって導電体層３１及び犠牲部材６３のそれぞれの一部が膨張するため、当該箇所においてホールの径又はスリットの幅が細くなる。
次に、ステップＳ１６の処理によって、図１６に示すようにホールＣ３Ｈ及びＣ４Ｈ内とスリットＣ３Ｓ内とのそれぞれに導電体が形成される。すなわち、ホールＣ３Ｈ内にコンタクトＣ３が形成され、ホールＣ４Ｈ内にコンタクトＣ４が形成され、壁領域ＷＲ内のスリットＣ３ＳにコンタクトＣ３Ｗが形成され、端部領域ＥＲ内のスリットＣ３ＳにコンタクトＣ３Ｌが形成される。
以上で説明した第１実施形態に係る半導体記憶装置１の製造工程によって、コンタクトＣ３Ｗと導電体層３１との間が酸化膜６１によって絶縁された構造が形成される。尚、以上で説明した製造工程はあくまで一例であり、各製造工程の間にはその他の処理が挿入されても良いし、製造工程の順番が問題が生じない範囲で入れ替えられても良い。
［１−３］実施形態の効果
以上で説明した実施形態に係る半導体記憶装置１に依れば、半導体記憶装置１のチップ面積を縮小することが出来る。以下に、実施形態に係る半導体記憶装置１の詳細な効果について説明する。
メモリセルが三次元に積層された半導体記憶装置の製造工程では、例えば犠牲部材及び絶縁部材が交互に積層された積層体にメモリホールが形成され、メモリホール内にメモリセル等に対応する半導体部材等が形成される。このメモリホールを形成するエッチング工程では、エッチングの進行に伴いメモリホールの底部に正電荷が蓄積され、メモリホールの底部が到達した導電体（例えばソース線）が正に帯電する場合がある。そして、正に帯電した導電体と負に帯電したウエハとの間でアーキングが発生する恐れがある。
この対策としては、メモリホールが形成されるエッチング工程において、コア領域ＣＲ内の導電体層３１とカーフ領域ＫＲ内の導電体層３１とが電気的に接続された構造（ストッパー層ＳＰ）を設けることが考えられる。このような構造は、メモリホールを形成するエッチング工程においてメモリホールの底部に蓄積される正電荷を、導電体層３１を介してウエハの外周に排出することが出来る。その結果、メモリホールの底部に蓄積される正電荷を減らすことが出来、アーキングの発生を抑制することが出来る。
最終的には、カーフ領域ＫＲとコア領域ＣＡを電気的に分断する必要があるため、導電体層３１は、例えばクラックストッパＣＳを形成する工程により分断される。具体的には、導電体層３１は、コンタクトＣ３Ｗ及びＣ３Ｌを形成するためのスリットＣ３Ｓにより分断され、導電体層３１のカーフ領域ＫＲ及びコア領域ＣＲ間の電流経路が遮断される。これにより、選択ゲート線ＳＧＳとして使用される導電体層３１が、その他の領域に設けられた導電体層３１と電気的に絶縁され、制御に使用可能となる。
導電体層３１のカーフ領域ＫＲ及びコア領域ＣＲ間を絶縁する方法の一例について、図１７を用いて説明する。図１７は、実施形態の比較例に係る半導体記憶装置１の断面構造を示し、実施形態における図１６と同様の領域を示している。図１７に示すように、比較例に係る半導体記憶装置１では、コンタクトＣ３Ｗ、Ｃ３Ｌ、及びＣ４のそれぞれと導電体層３１との間が、スペーサ絶縁膜ＳＩによって絶縁されている。スペーサ絶縁膜ＳＩは、ホールＣ３Ｈ及びＣ４Ｈ、並びにスリットＣ３Ｓの側面に設けられている。
しかしながら、スペーサ絶縁膜ＳＩが使用される場合、コンタクトＣ３Ｗ、Ｃ３Ｌ、Ｃ３、及びＣ４を形成する際に、ホールＣ３Ｈ及びＣ４Ｈ、並びにスリットＣ３Ｓの底部に設けられたスペーサ絶縁膜ＳＩの一部を除去する必要がある。このような工程は、コンタクト不良の原因の一つとなる。また、スペーサ絶縁膜ＳＩが形成される分、ホールＣ３Ｈ及びＣ４Ｈの径や、スリットＣ３Ｓの幅を大きくする必要がある。
これに対して、実施形態に係る半導体記憶装置１は、スペーサ絶縁膜ＳＩの代わりに酸化膜６１が設けられた構造を有している。具体的には、実施形態に係る半導体記憶装置１の製造方法では、ホールＣ３Ｈ及びＣ４Ｈ、並びにスリットＣ３Ｓが形成された後に、選択酸化処理が実行される。その結果、ホールＣ３Ｈ及びＣ４Ｈ、並びにスリットＣ３Ｓ内で露出した導電体層３１の一部分が酸化され、酸化膜６１が形成される。
酸化膜６１は、スペーサ絶縁膜ＳＩと同様に、コンタクトＣ３、Ｃ４、Ｃ３Ｗ、及びＣ３Ｌのそれぞれと導電体層３１との間を絶縁することが出来る。また、導電体層３１にリンがドープされたポリシリコンが使用される場合、導電体層３１の酸化レートがノンドープのポリシリコンの酸化レートよりも早くなる。このため、選択酸化処理を低温且つ時短で処理することが可能となる。
以上のように、実施形態に係る半導体記憶装置１は、スペーサ絶縁膜ＳＩを設けることなく、コンタクトＣ３Ｗ及びＣ３Ｌのそれぞれと導電体層３１との間を絶縁することが出来る。これにより、実施形態に係る半導体記憶装置１は、コンタクトＣ３、Ｃ４、Ｃ３Ｗ、及びＣ３Ｌのそれぞれの径又は幅を小さくすることが出来、半導体記憶装置１のチップ面積を縮小することが出来る。また、酸化膜６１は、熱酸化によって形成されることにより膜質が良好になるため、半導体記憶装置１の耐圧を向上することが出来る。
［２］その他の変形例等
実施形態の半導体記憶装置は、基板、第１導電体層、複数の第２導電体層、ピラー、第１コンタクト、及び酸化膜を含む。基板＜例えば図１６内の符号２０＞は、コア領域＜例えば図４内の符号ＣＲ＞と、コア領域と離隔し且つコア領域の外周を囲うように設けられた第１領域＜例えば図４内の符号ＷＲ＞と、コア領域と第１領域との間を繋ぐ第２領域＜例えば図４内の符号ＢＲ＞とを有する。第１導電体層は、コア領域、第１領域、及び第２領域内で、基板の上方の第１層に設けられる。複数の第２導電体層＜例えば図１８内の符号３２＞は、コア領域内の第１導電体層の上方で、互いが第１方向に離れて設けられる。ピラー＜例えば図１８内の符号ＭＰ＞は、第１導電体層と複数の第２導電体層とを貫通し、第２導電体層との交差部分がメモリセルトランジスタとして機能する。第１コンタクト＜例えば図１８内の符号Ｃ３Ｗ＞は、第１領域内で第１導電体層を分断する。酸化膜＜例えば図１８内の符号６１＞は、第１層において第１コンタクトと第１導電体層との間に設けられ、第１コンタクト及び第１導電体層間を絶縁し、不純物を含む。これにより、半導体記憶装置１のチップ面積を縮小することが出来る。
実施形態では、コンタクトＣ４と導電体層３１との間に酸化膜６１が設けられる場合について例示したが、コンタクトＣ４と導電体層３１との間の絶縁には、その他の絶縁体が使用されても良い。図１８は、実施形態の変形例に係る半導体記憶装置１の断面構造の一例を示している。図１８に示すように、導電体層３１の形成後の加工で貫通領域ＰＡに対応する部分の導電体層３１が除去され、当該領域に絶縁体層８０が設けられても良い。このような場合においても、コンタクトＣ４及び導電体層３１間が絶縁体層８０によって絶縁されるため、実施形態と同様にコンタクトＣ４を使用することが出来る。
実施形態では、メモリピラーＭＰ内の半導体層４０がメモリピラーＭＰの底面を介して導電体層３０（ソース線ＳＬ）と電気的に接続される場合について例示したが、これに限定されない。例えば、半導体記憶装置１は、メモリピラーＭＰ内の半導体層４０とソース線ＳＬとが、メモリピラーＭＰの側面を介して接続されても良い。また、メモリピラーＭＰは、複数のピラーがＺ方向に連結された構造であっても良く、選択ゲート線ＳＧＤに対応するピラーとワード線ＷＬに対応するピラーとが連結された構造であっても良い。
実施形態では、例えばメモリピラーＭＰ及び導電体層３４間が１本のコンタクトＣＶを介して接続される場合について例示したが、これに限定されない。コンタクトＣＶとしては、Ｚ方向に連結された２本以上のコンタクトが使用されても良い。また、Ｚ方向に複数のコンタクトが連結される場合に、隣り合うコンタクト間に異なる導電体層が挿入されても良い。これは、その他のコンタクトについても同様である。
実施形態において、導電体層３２の個数は、ワード線ＷＬの本数に基づいて設計される。選択ゲート線ＳＧＳには、複数層に設けられた複数の導電体層３１が割り当てられても良い。選択ゲート線ＳＧＳが複数層に設けられる場合に、導電体層３１と異なる導電体が使用されても良い。選択ゲート線ＳＧＤには、複数層に設けられた複数の導電体層３３が割り当てられても良い。
実施形態において、メモリセルアレイ１０は、ワード線ＷＬ０及び選択ゲート線ＳＧＳ間と、ワード線ＷＬ７及び選択ゲート線ＳＧＤ間とのそれぞれに、１本以上のダミーワード線を有していても良い。ダミーワード線が設けられる場合、メモリセルトランジスタＭＴ０及び選択トランジスタＳＴ２間と、メモリセルトランジスタＭＴ７及び選択トランジスタＳＴ１間とのそれぞれには、ダミーワード線の本数に対応してダミートランジスタが設けられる。ダミートランジスタは、メモリセルトランジスタＭＴと同様の構造を有し、データの記憶に使用されないトランジスタである。メモリピラーＭＰがＺ方向に２本以上連結される場合、ピラーの連結部分の近傍のメモリセルトランジスタＭＴがダミートランジスタとして使用されても良い。
実施形態で説明に使用した図面では、メモリピラーＭＰの外径が層位置に応じて変化しない場合が例示されているが、これに限定されない。例えば、メモリピラーＭＰは、テーパー形状や、逆テーパー形状や、中間部分が膨らんだ形状を有していても良い。同様に、スリットＳＬＴ及びＳＬＴａは、テーパー形状や、逆テーパー形状や、中間部分が膨らんだ形状を有していても良い。
本明細書において“四角環状”は、対象の構成要素が少なくとも互いに交差する方向に延伸する部分を有しつつ環状に形成されていれば良い。また、“四角環状”は、角部分が斜めに形成されていても良く、辺が直線状に形成されていない部分を有していても良い。また、本明細書において“環状”は、円形に限定されず、四角環状も含んでいる。
本明細書において“外径”は、半導体基板の表面と平行な断面における、構成要素の直径のことを示している。また、“外径”は、例えば構成要素の形成に使用されるホール内の部材のうち、最外周の部材の直径のことを示している。“径”は、半導体基板の表面と平行な断面における、ホール等の内径のことを示している。“幅”は、例えばＸ方向又はＹ方向における構成要素の幅のことを示している。
本明細書において“接続”は、電気的に接続されている事を示し、例えば間に別の素子を介することを除外しない。“電気的に接続される”は、電気的に接続されたものと同様に動作することが可能であれば、絶縁体を介していても良い。“柱状”は、半導体記憶装置１の製造工程において形成されたホール内に設けられた構造体であることを示している。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…半導体記憶装置、２…メモリコントローラ、１０…メモリセルアレイ、１１…コマンドレジスタ、１２…アドレスレジスタ、１３…シーケンサ、１４…ドライバモジュール、１５…ロウデコーダモジュール、１６…センスアンプモジュール、２０…半導体基板、２１〜３９…導電体層、４０…半導体層、４１…トンネル絶縁膜、４２…絶縁膜、４３…ブロック絶縁膜、５０…絶縁部材、５１…絶縁部材、６０…絶縁体層、６１…酸化膜、６２…酸化膜、６３…犠牲部材、７０〜７２…導電体層、８０…絶縁体層、Ｃ０，Ｃ１，Ｃ２，Ｃ３，Ｃ４，Ｃ０Ｗ，Ｃ１Ｗ，Ｃ２Ｗ，Ｃ３Ｗ，Ｃ３Ｌ，Ｖ０Ｗ，Ｖ１Ｗ，Ｖ２Ｗ…コンタクト、ＣＳ…クラックストッパ、ＣＲ…コア領域、ＷＲ…壁領域、ＫＲ…カーフ領域、ＢＲ…ブリッジ部、Ｃ３Ｔ，Ｃ４Ｔ…コンタクト領域、ＭＡ…メモリ領域、ＨＡ…引出領域、Ｄ０〜Ｄ２，Ｍ０〜Ｍ２…配線層、ＢＬＫ…ブロック、ＳＵ…ストリングユニット、ＭＴ…メモリセルトランジスタ、ＳＴ１，ＳＴ２…選択トランジスタ、ＢＬ…ビット線、ＷＬ…ワード線、ＳＧＤ，ＳＧＳ…選択ゲート線

Claims (10)

  1. コア領域と、前記コア領域と離隔し且つ前記コア領域の外周を囲うように設けられた第１領域と、前記コア領域と前記第１領域との間を繋ぐ第２領域と、を有する基板と、
    前記コア領域、前記第１領域、及び前記第２領域内で、前記基板の上方の第１層に設けられた第１導電体層と、
    前記コア領域内の前記第１導電体層の上方で、互いが第１方向に離れて設けられた複数の第２導電体層と、
    前記第１導電体層と前記複数の第２導電体層とを貫通し、前記第２導電体層との交差部分がメモリセルトランジスタとして機能するピラーと、
    前記第１領域内で前記第１導電体層を分断する第１コンタクトと、
    前記第１層において前記第１コンタクトと前記第１導電体層との間に設けられ、前記第１コンタクト及び前記第１導電体層間を絶縁し、不純物を含む酸化膜と、
    を備える、半導体記憶装置。
  2. 前記第１コンタクトは、前記第１層において括れた部分を有し、
    前記酸化膜は、前記括れた部分と接触している、
    請求項１に記載の半導体記憶装置。
  3. 前記酸化膜は、前記複数の第２導電体層を含む配線層において、前記第１コンタクトと接触していない、
    請求項１に記載の半導体記憶装置。
  4. 前記コア領域において、前記複数の第２導電体層と同じ層にそれぞれ設けられた複数の第１絶縁体層と、
    前記第１導電体層と前記複数の第１絶縁体層とを貫通し、前記第１導電体層と絶縁された第２コンタクトと、
    をさらに備え、
    前記第１コンタクトの上面と、前記第２コンタクトの上面とは揃っている、
    請求項１に記載の半導体記憶装置。
  5. 前記第１コンタクトは、四角環状に設けられる、
    請求項１に記載の半導体記憶装置。
  6. 前記基板は、前記第２領域と離隔し且つ前記第２領域の外周を囲うように設けられた第３領域と、前記第２領域と前記第３領域との間を繋ぐ第４領域をさらに有し、
    前記第１導電体層は、前記第３領域及び前記第４領域内の前記第１層にも設けられる、
    請求項１に記載の半導体記憶装置。
  7. 前記第１導電体層は、前記第３領域において四角環状に設けられた部分と、前記第１領域において四角環状に設けられた部分とを有する、
    請求項６に記載の半導体記憶装置。
  8. 前記第２領域において、前記第１導電体層を分断する第３コンタクトをさらに備える、
    請求項１に記載の半導体記憶装置。
  9. 前記酸化膜にドープされる不純物は、リン、ヒ素、又はボロンである、
    請求項１に記載の半導体記憶装置。
  10. 基板の上方に位置する第１層に第１導電体層を形成することと、
    前記基板のコア領域内且つ前記第１導電体層の上方に、第１方向に互いに離れた複数の犠牲部材を形成することと、
    前記複数の犠牲部材を貫通するピラーを形成することと、
    前記複数の犠牲部材の一部を除去し、前記複数の犠牲部材の一部が除去された空間に導電体を形成することと、
    前記コア領域と離隔し且つ前記コア領域を囲む第１領域において、前記第１導電体層を分断するスリットを形成することと、
    前記スリットを形成した後に、前記第１導電体層の一部を選択的に酸化することと、
    前記酸化の後に、前記スリット内に導電体を埋め込むことと、
    を備える、
    半導体記憶装置の製造方法。
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