JP2022020276A - 半導体記憶装置 - Google Patents

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Abstract

Figure 2022020276000001
【課題】半導体記憶装置の製造コストを抑制する。
【解決手段】実施形態の半導体記憶装置は、基板と、複数の絶縁部材ＳＬＴと、第１及び第２コンタクトとを含む。基板は、第１方向に並んで配置された第１領域ＭＡ及び第２領域ＨＡと、複数のブロック領域ＢＬＫとを含む。第２領域ＨＡは、第２方向に並んだ複数のサブ領域ＨＰを含む。サブ領域ＨＰの各々は、第１方向に並んだコンタクト領域ＣＣＴと絶縁領域Ｃ３Ｔとを含む。コンタクト領域ＣＣＴは、２つのブロック領域に対応する複数のテラス部分及び第１コンタクトを含む。絶縁領域は、２つのブロック領域に対応する第２コンタクトを含む。奇数番目のサブ領域ＨＰｏのコンタクト領域ＣＣＴと、偶数番目のサブ領域ＨＰｅの絶縁領域Ｃ３Ｔとが第２方向に交互に配置される。奇数番目のサブ領域ＨＰｏの絶縁領域Ｃ３Ｔと、偶数番目のサブ領域ＨＰｅのコンタクト領域ＣＣＴとが前記第２方向に交互に配置される。
【選択図】図４

Description

実施形態は、半導体記憶装置に関する。
データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリが知られている。
米国特許出願公開第２０１９／０３７８８５５号明細書 特開２０１９－１６１０５９号公報
半導体記憶装置の製造コストを抑制する。
実施形態の半導体記憶装置は、基板と、複数の絶縁部材と、複数の第１導電体層と、複数の第１ピラーと、複数の第１コンタクトと、複数の第２導電体層と、複数の第２コンタクトとを含む。基板は、第１方向に並んで配置された第１領域及び第２領域と、各々が第１方向に延伸し且つ第１方向と交差する第２方向に並んで配置された複数のブロック領域とを含む。複数の絶縁部材は、各々が第１方向に延伸して設けられ、複数のブロック領域のそれぞれの境界部分に配置される。複数の第１導電体層は、第１方向及び第２方向のそれぞれと交差する第３方向に並び且つ互いに離れて設けられ、複数の絶縁部材によって分断される。複数の第１導電体層は、第２領域と複数のブロック領域とが重なる領域毎にそれぞれ上層の第１導電体層と重ならないように設けられた複数のテラス部分を有する。複数の第１ピラーは、第１領域と複数のブロック領域とが重なる領域毎に、複数の第１導電体層を貫通して設けられる。複数の第１コンタクトは、複数のブロック領域毎に、複数のテラス部分の上にそれぞれ設けられる。複数の第２導電体層は、複数のブロック領域毎に、複数の第１導電体層の上方で、複数の第１コンタクトにそれぞれ接続される。複数の第２コンタクトは、複数のブロック領域毎に、各々が複数の第１導電体層の上方の第１層から基板と複数の第１導電体層との間の第２層まで延伸して設けられ、複数の第２導電体層にそれぞれ接続される。第２領域は、各々が互いに異なる２つのブロック領域の境界をまたぎつつ前記２つのブロック領域の各ブロック領域の前記第２方向における一部の領域と重なるように配置され、第２方向に並んだ複数のサブ領域を含む。複数のサブ領域の各々は、第１方向に並んだコンタクト領域と絶縁領域とを含む。コンタクト領域は、２つのブロック領域に対応する複数のテラス部分及び複数の第１コンタクトを含む。絶縁領域は、２つのブロック領域に対応する複数の第２コンタクトを含む。奇数番目のサブ領域のコンタクト領域と、偶数番目のサブ領域の絶縁領域とが第２方向に交互に配置される。奇数番目のサブ領域の絶縁領域と、偶数番目のサブ領域のコンタクト領域とが第２方向に交互に配置される。
第１実施形態に係る半導体記憶装置の全体構成の一例を示すブロック図。 第１実施形態に係る半導体記憶装置が備えるメモリセルアレイの回路構成の一例を示す回路図。 第１実施形態に係る半導体記憶装置が備えるロウデコーダモジュールの回路構成の一例を示す回路図。 第１実施形態に係る半導体記憶装置が備えるメモリセルアレイの平面レイアウトの一例を示す平面図。 第１実施形態に係る半導体記憶装置が備えるメモリセルアレイのメモリ領域における詳細な平面レイアウトの一例を示す平面図。 第１実施形態に係る半導体記憶装置が備えるメモリセルアレイのメモリ領域における断面構造の一例を示す、図５のＶＩ－ＶＩ線に沿った断面図。 第１実施形態に係る半導体記憶装置におけるメモリピラーの平面構造の一例を示す、図６のＶＩＩ－ＶＩＩ線に沿った断面図。 第１実施形態に係る半導体記憶装置が備えるメモリセルアレイの引出領域における詳細な平面レイアウトの一例を示す平面図。 第１実施形態に係る半導体記憶装置が備えるメモリセルアレイの引出領域における詳細な平面レイアウトの一例を示す平面図。 第１実施形態に係る半導体記憶装置が備えるメモリセルアレイの引出領域における断面構造の一例を示す、図９のＸ－Ｘ線に沿った断面図。 第１実施形態に係る半導体記憶装置が備えるメモリセルアレイの引出領域における断面構造の一例を示す、図９のＸＩ－ＸＩ線に沿った断面図。 第１実施形態の比較例におけるメモリセルアレイの平面レイアウトの一例を示す平面図。 第１実施形態の比較例におけるメモリセルアレイの断面構造の一例を示す断面図。 第２実施形態に係る半導体記憶装置が備えるメモリセルアレイの引出領域における平面レイアウトの一例を示す平面図。 第２実施形態に係る半導体記憶装置が備えるメモリセルアレイの引出領域における詳細な平面レイアウトの一例を示す平面図。 第２実施形態に係る半導体記憶装置が備えるメモリセルアレイの引出領域における詳細な平面レイアウトの一例を示す平面図。 第２実施形態に係る半導体記憶装置が備えるメモリセルアレイの引出領域における断面構造の一例を示す、図１６のＸＶＩＩ－ＸＶＩＩ線に沿った断面図。 第２実施形態に係る半導体記憶装置が備えるメモリセルアレイの引出領域における断面構造の一例を示す、図１６のＸＶＩＩＩ－ＸＶＩＩＩ線に沿った断面図。 第３実施形態に係る半導体記憶装置が備えるメモリセルアレイの引出領域における詳細な平面レイアウトの一例を示す平面図。 第３実施形態に係る半導体記憶装置が備えるメモリセルアレイの引出領域における詳細な平面レイアウトの一例を示す平面図。 第３実施形態に係る半導体記憶装置が備えるメモリセルアレイの引出領域における断面構造の一例を示す、図２０のＸＸＩ－ＸＸＩ線に沿った断面図。 第３実施形態に係る半導体記憶装置が備えるメモリセルアレイの引出領域における断面構造の一例を示す、図２０のＸＸＩＩ－ＸＸＩＩ線に沿った断面図。 第４実施形態に係る半導体記憶装置が備えるメモリセルアレイの引出領域における詳細な平面レイアウトの一例を示す平面図。 第４実施形態に係る半導体記憶装置が備えるメモリセルアレイの引出領域における断面構造の一例を示す、図２３のＸＸＩＶ－ＸＸＩＶ線に沿った断面図。 第４実施形態の比較例におけるリプレース処理の進行過程を示す平面図。 第４実施形態におけるリプレース処理の進行過程を示す平面図。 第４実施形態の変形例に係る半導体記憶装置が備えるメモリセルアレイの引出領域における詳細な平面レイアウトの一例を示す平面図。 第５実施形態に係る半導体記憶装置が備えるメモリセルアレイの引出領域における平面レイアウトの一例を示す平面図。 第５実施形態に係る半導体記憶装置が備えるメモリセルアレイの引出領域における断面構造の一例を示す、図２８のＸＸＩＸ－ＸＸＩＸ線に沿った断面図。 第５実施形態の比較例におけるリプレース処理の進行過程を示す断面図。 第５実施形態におけるリプレース処理の進行過程を示す断面図。 第５実施形態の第１変形例に係る半導体記憶装置が備えるメモリセルアレイの引出領域における詳細な平面レイアウトの一例を示す平面図。 第５実施形態の第２変形例に係る半導体記憶装置が備えるメモリセルアレイの引出領域における詳細な平面レイアウトの一例を示す平面図。 第５実施形態の第３変形例に係る半導体記憶装置が備えるメモリセルアレイの引出領域における詳細な平面レイアウトの一例を示す平面図。 第５実施形態の第４変形例に係る半導体記憶装置が備えるメモリセルアレイの引出領域における詳細な平面レイアウトの一例を示す平面図。 第６実施形態に係る半導体記憶装置が備えるメモリセルアレイの引出領域における詳細な平面レイアウトの一例を示す平面図。 第６実施形態に係る半導体記憶装置が備えるメモリセルアレイの引出領域における断面構造の一例を示す、図３６のＸＸＸＶＩＩ－ＸＸＸＶＩＩ線に沿った断面図。 第６実施形態に係る半導体記憶装置が備えるメモリセルアレイの引出領域における階段構造の加工方法の一例を示す断面図。 第６実施形態に係る半導体記憶装置が備えるメモリセルアレイの引出領域における階段構造の加工方法の一例を示す断面図。 第６実施形態に係る半導体記憶装置が備えるメモリセルアレイの引出領域における階段構造の加工方法の一例を示す断面図。 第６実施形態に係る半導体記憶装置が備えるメモリセルアレイの引出領域における階段構造の加工方法の一例を示す断面図。 第６実施形態に係る半導体記憶装置が備えるメモリセルアレイの引出領域における階段構造の加工方法の一例を示す断面図。 第６実施形態の変形例に係る半導体記憶装置が備えるメモリセルアレイの引出領域における詳細な平面レイアウトの一例を示す平面図。
以下に、実施形態について図面を参照して説明する。各実施形態は、発明の技術的思想を具体化するための装置や方法を例示している。図面は模式的又は概念的なものであり、各図面の寸法及び比率等は必ずしも現実のものと同一とは限らない。本発明の技術的思想は、構成要素の形状、構造、配置等によって特定されるものではない。
尚、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。参照符号を構成する文字の後の数字は、同じ文字を含んだ参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために使用される。同じ文字を含んだ参照符号で示される要素を相互に区別する必要がない場合、これらの要素はそれぞれ文字のみを含んだ参照符号により参照される。
［１］第１実施形態
以下に、第１実施形態に係る半導体記憶装置１について説明する。
［１－１］半導体記憶装置１の全体構成
図１は、第１実施形態に係る半導体記憶装置１の構成例を示している。半導体記憶装置１は、データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリであり、外部のメモリコントローラ２によって制御可能である。
図１に示すように、半導体記憶装置１は、例えばメモリセルアレイ１０、コマンドレジスタ１１、アドレスレジスタ１２、シーケンサ１３、ドライバモジュール１４、ロウデコーダモジュール１５、並びにセンスアンプモジュール１６を備えている。
メモリセルアレイ１０は、複数のブロックＢＬＫ０～ＢＬＫｎ（ｎは１以上の整数）を含んでいる。ブロックＢＬＫは、データを不揮発に記憶することが可能な複数のメモリセルの集合であり、例えばデータの消去単位として使用される。また、メモリセルアレイ１０には、複数のビット線及び複数のワード線が設けられる。各メモリセルは、例えば１本のビット線と１本のワード線とに関連付けられている。メモリセルアレイ１０の詳細な構成については後述する。
コマンドレジスタ１１は、半導体記憶装置１がメモリコントローラ２から受信したコマンドＣＭＤを保持する。コマンドＣＭＤは、例えばシーケンサ１３に読み出し動作、書き込み動作、消去動作等を実行させる命令を含んでいる。
アドレスレジスタ１２は、半導体記憶装置１がメモリコントローラ２から受信したアドレス情報ＡＤＤを保持する。アドレス情報ＡＤＤは、例えばブロックアドレスＢＡｄ、ページアドレスＰＡｄ、及びカラムアドレスＣＡｄを含んでいる。例えば、ブロックアドレスＢＡｄ、ページアドレスＰＡｄ、及びカラムアドレスＣＡｄは、それぞれブロックＢＬＫ、ワード線、及びビット線の選択に使用される。
シーケンサ１３は、半導体記憶装置１全体の動作を制御する。例えば、シーケンサ１３は、コマンドレジスタ１１に保持されたコマンドＣＭＤに基づいてドライバモジュール１４、ロウデコーダモジュール１５、及びセンスアンプモジュール１６等を制御して、読み出し動作、書き込み動作、消去動作等を実行する。
ドライバモジュール１４は、読み出し動作、書き込み動作、消去動作等で使用される電圧を生成する。そして、ドライバモジュール１４は、例えばアドレスレジスタ１２に保持されたページアドレスＰＡｄに基づいて、選択されたワード線に対応する信号線に生成した電圧を印加する。
ロウデコーダモジュール１５は、アドレスレジスタ１２に保持されたブロックアドレスＢＡｄに基づいて、対応するメモリセルアレイ１０内の１つのブロックＢＬＫを選択する。そして、ロウデコーダモジュール１５は、例えば選択されたワード線に対応する信号線に印加された電圧を、選択されたブロックＢＬＫ内の選択されたワード線に転送する。
センスアンプモジュール１６は、書き込み動作において、メモリコントローラ２から受信した書き込みデータＤＡＴに応じて、各ビット線に所望の電圧を印加する。また、センスアンプモジュール１６は、読み出し動作において、ビット線の電圧に基づいてメモリセルに記憶されたデータを判定し、判定結果を読み出しデータＤＡＴとしてメモリコントローラ２に転送する。
以上で説明された半導体記憶装置１及びメモリコントローラ２は、それらの組み合わせにより１つの半導体装置を構成しても良い。このような半導体装置としては、例えばＳＤＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。
［１－２］半導体記憶装置１の回路構成
［１－２－１］メモリセルアレイ１０の回路構成
図２は、第１実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の回路構成の一例を示し、メモリセルアレイ１０に含まれた複数のブロックＢＬＫのうち１つのブロックＢＬＫを表示している。図２に示すように、ブロックＢＬＫは、例えば５つのストリングユニットＳＵ０～ＳＵ４を含んでいる。
各ストリングユニットＳＵは、ビット線ＢＬ０～ＢＬｍ（ｍは１以上の整数）にそれぞれ関連付けられた複数のＮＡＮＤストリングＮＳを含んでいる。各ＮＡＮＤストリングＮＳは、例えばメモリセルトランジスタＭＴ０～ＭＴ７、並びに選択トランジスタＳＴ１及びＳＴ２を含んでいる。各メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積層を含み、データを不揮発に保持する。選択トランジスタＳＴ１及びＳＴ２のそれぞれは、各種動作時におけるストリングユニットＳＵの選択に使用される。
各ＮＡＮＤストリングＮＳにおいて、メモリセルトランジスタＭＴ０～ＭＴ７は、直列に接続される。選択トランジスタＳＴ１のドレインは、関連付けられたビット線ＢＬに接続される。選択トランジスタＳＴ１のソースは、直列に接続されたメモリセルトランジスタＭＴ０～ＭＴ７の一端に接続される。選択トランジスタＳＴ２のドレインは、直列に接続されたメモリセルトランジスタＭＴ０～ＭＴ７の他端に接続される。選択トランジスタＳＴ２のソースは、ソース線ＳＬに接続される。
同一のブロックＢＬＫにおいて、メモリセルトランジスタＭＴ０～ＭＴ７の制御ゲートは、それぞれワード線ＷＬ０～ＷＬ７に接続される。ストリングユニットＳＵ０内の複数の選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ０に接続される。ストリングユニットＳＵ１内の複数の選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ１に接続される。ストリングユニットＳＵ２内の複数の選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ２に接続される。ストリングユニットＳＵ３内の複数の選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ３に接続される。ストリングユニットＳＵ４内の複数の選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ４に接続される。複数の選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに接続される。
ビット線ＢＬ０～ＢＬｍには、それぞれ異なるカラムアドレスが割り当てられる。各ビット線ＢＬは、複数のブロックＢＬＫ間で同一のカラムアドレスが割り当てられたＮＡＮＤストリングＮＳによって共有される。ワード線ＷＬ０～ＷＬ７のそれぞれは、ブロックＢＬＫ毎に設けられる。ソース線ＳＬは、例えば複数のブロックＢＬＫ間で共有される。
１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合は、例えばセルユニットＣＵと呼ばれる。例えば、それぞれが１ビットデータを記憶するメモリセルトランジスタＭＴを含むセルユニットＣＵの記憶容量が、「１ページデータ」として定義される。セルユニットＣＵは、メモリセルトランジスタＭＴが記憶するデータのビット数に応じて、２ページデータ以上の記憶容量を有し得る。
尚、第１実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の回路構成は、以上で説明された構成に限定されない。例えば、各ブロックＢＬＫが含むストリングユニットＳＵの個数や、各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２の個数は、それぞれ任意の個数でも良い。
［１－２－２］ロウデコーダモジュール１５の回路構成
図３は、第１実施形態に係る半導体記憶装置１が備えるロウデコーダモジュール１５の回路構成の一例を示している。図３に示すように、ロウデコーダモジュール１５は、例えば信号線ＣＧ０～ＣＧ７、ＳＧＤＤ０～ＳＧＤＤ３、ＳＧＳＤ、ＵＳＧＤ及びＵＳＧＳを介して、ドライバモジュール１４に接続される。
また、ロウデコーダモジュール１５は、ブロックＢＬＫ０～ＢＬＫｎにそれぞれ関連付けられたロウデコーダＲＤ０～ＲＤｎを含んでいる。図３には、ロウデコーダＲＤ０の詳細な回路構成のみが表示されている。各ロウデコーダＲＤは、例えばブロックデコーダＢＤ、転送ゲート線ＴＧ及びｂＴＧ、並びにトランジスタＴＲ０～ＴＲ１９を含んでいる。
ブロックデコーダＢＤは、ブロックアドレスを復号化して、復号化結果に基づいて、転送ゲート線ＴＧ及びｂＴＧのそれぞれに所定の電圧を印加する。転送ゲート線ＴＧに印加される電圧と転送ゲート線ｂＴＧに印加される電圧とは、相補的な関係にある。言い換えると、転送ゲート線ｂＴＧには、転送ゲート線ＴＧの反転信号が入力される。
トランジスタＴＲ０～ＴＲ１９のそれぞれは、高耐圧なＮ型のＭＯＳトランジスタである。トランジスタＴＲ０～ＴＲ１３のそれぞれのゲートは、転送ゲート線ＴＧに接続される。トランジスタＴＲ１４～ＴＲ１９のそれぞれのゲートは、転送ゲート線ｂＴＧに接続される。また、トランジスタＴＲ０～ＴＲ１９のそれぞれは、ドライバモジュール１４に接続された信号線と、関連付けられたブロックＢＬＫに設けられた配線との間に接続される。
具体的には、トランジスタＴＲ０のドレインは、信号線ＳＧＳＤに接続される。トランジスタＴＲ０のソースは、選択ゲート線ＳＧＳに接続される。トランジスタＴＲ１～ＴＲ８のそれぞれのドレインは、それぞれ信号線ＣＧ０～ＣＧ７に接続される。トランジスタＴＲ１～ＴＲ８のそれぞれのソースは、それぞれワード線ＷＬ０～ＷＬ７に接続される。トランジスタＴＲ９～ＴＲ１３のそれぞれのドレインは、それぞれ信号線ＳＧＤＤ０～ＳＧＤＤ４に接続される。トランジスタＴＲ９～ＴＲ１３のそれぞれのソースは、それぞれ選択ゲート線ＳＧＤ０～ＳＧＤ４に接続される。トランジスタＴＲ１４のドレインは、信号線ＵＳＧＳに接続される。トランジスタＴＲ１４のソースは、選択ゲート線ＳＧＳに接続される。トランジスタＴＲ１５～ＴＲ１９のそれぞれのドレインは、信号線ＵＳＧＤに接続される。トランジスタＴＲ１５～ＴＲ１９のそれぞれのソースは、それぞれ選択ゲート線ＳＧＤ０～ＳＧＤ４に接続される。
つまり、信号線ＣＧ０～ＣＧ７は、複数のブロックＢＬＫ間で共有されたグローバルワード線として使用される。ワード線ＷＬ０～ＷＬ７は、ブロックＢＬＫ毎に設けられたローカルワード線として使用される。信号線ＳＧＤＤ０～ＳＧＤＤ４並びにＳＧＳＤは、複数のブロックＢＬＫ間で共有されたグローバル選択ゲート線として使用される。選択ゲート線ＳＧＤ０～ＳＧＤ４並びにＳＧＳは、ブロックＢＬＫ毎に設けられたローカル選択ゲート線として使用される。
各種動作時において、選択されたブロックＢＬＫに対応するブロックデコーダＢＤは、転送ゲート線ＴＧ及びｂＴＧにそれぞれ“Ｈ”レベル及び“Ｌ”レベルの電圧を印加し、非選択のブロックＢＬＫに対応するブロックデコーダＢＤは、転送ゲート線ＴＧ及びｂＴＧにそれぞれ“Ｌ”レベル及び“Ｈ”レベルの電圧を印加する。これにより、ロウデコーダモジュール１５は、ブロックＢＬＫを選択することが出来る。
尚、第１実施形態に係る半導体記憶装置１が備えるロウデコーダモジュール１５の回路構成は、以上で説明された構成に限定されない。例えば、ロウデコーダモジュール１５が含むトランジスタＴＲの個数は、各ブロックＢＬＫに設けられる配線の本数に基づいた個数に設計され得る。ロウデコーダモジュール１５とドライバモジュール１４とを接続する信号線の本数も同様に、トランジスタＴＲの個数に基づいて変更され得る。
［１－３］半導体記憶装置１の構造
以下に、第１実施形態に係る半導体記憶装置１の構造の一例について説明する。尚、以下で参照される図面において、Ｘ方向はワード線ＷＬの延伸方向に対応し、Ｙ方向はビット線ＢＬの延伸方向に対応し、Ｚ方向は半導体記憶装置１の形成に使用される半導体基板２０の表面に対する鉛直方向に対応している。平面図には、図を見易くするためにハッチングが適宜付加されている。平面図に付加されたハッチングは、ハッチングが付加された構成要素の素材や特性とは必ずしも関連していない。断面図には、図を見易くするために、構成の図示が適宜省略されている。
［１－３－１］メモリセルアレイ１０の平面レイアウト
図４は、第１実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の平面レイアウトの一例を示し、８つのブロックＢＬＫ０～ＢＬＫ７に対応する領域を表示している。図４に示すように、メモリセルアレイ１０は、複数のスリットＳＬＴ及び複数のスリットＳＨＥを含んでいる。また、メモリセルアレイ１０の平面レイアウトは、例えば、Ｘ方向において、メモリ領域ＭＡ１及びＭＡ２、並びに引出領域ＨＡに分割される。メモリ領域ＭＡ１及びＭＡ２のそれぞれは、複数のＮＡＮＤストリングＮＳを含んでいる。引出領域ＨＡは、メモリ領域ＭＡ１及びＭＡ２の間に配置される。
複数のスリットＳＬＴは、それぞれがＸ方向に沿って延伸して設けられた部分を有し、Ｙ方向に並んでいる。複数のスリットＳＬＴのそれぞれは、Ｘ方向においてメモリ領域ＭＡ１及びＭＡ２並びに引出領域ＨＡを横切っている。また、スリットＳＬＴは、例えば、内部に絶縁体や板状のコンタクトが埋め込まれた構造を有し、当該スリットＳＬＴを介して隣り合う配線（例えば、ワード線ＷＬ０～ＷＬ７、並びに選択ゲート線ＳＧＤ及びＳＧＳ）を分断している。本例では、複数のスリットＳＬＴによって区切られた領域のそれぞれが、１つのブロックＢＬＫに対応している。
本明細書では、紙面の上側でブロックＢＬＫｋ（ｋ＝４×ｉ（ｉは０以上の整数））に接しているスリットＳＬＴのことを、“ＳＬＴａ”と呼ぶ。紙面の上側でブロックＢＬＫ（ｋ＋１）に接しているスリットＳＬＴのことを、“ＳＬＴｂ”と呼ぶ。紙面の上側でブロックＢＬＫ（ｋ＋２）に接しているスリットＳＬＴのことを、“ＳＬＴｃ”と呼ぶ。紙面の上側でブロックＢＬＫ（ｋ＋３）に接しているスリットＳＬＴのことを、“ＳＬＴｄ”と呼ぶ。つまり、メモリセルアレイ１０には、スリットＳＬＴａ、ＳＬＴｂ、ＳＬＴｃ及びＳＬＴｄの組が、Ｙ方向に複数並んでいる。
複数のスリットＳＨＥは、メモリ領域ＭＡ１及びＭＡ２のそれぞれに配置される。メモリ領域ＭＡ１に対応する複数のスリットＳＨＥは、それぞれがメモリ領域ＭＡ１を横切って設けられ、Ｙ方向に並んでいる。メモリ領域ＭＡ２に対応する複数のスリットＳＨＥは、それぞれがメモリ領域ＭＡ２を横切って設けられ、Ｙ方向に並んでいる。本例では、４つのスリットＳＨＥが、隣り合うスリットＳＬＴの間のそれぞれに配置されている。スリットＳＨＥは、内部に絶縁体が埋め込まれた構造を有する。スリットＳＨＥは、当該スリットＳＨＥを介して隣り合う配線（少なくとも、選択ゲート線ＳＧＤ）を分断している。本例では、スリットＳＬＴ及びＳＨＥによって区切られた領域のそれぞれが、１つのストリングユニットＳＵに対応している。
引出領域ＨＡは、Ｙ方向に並んだ複数の引出部ＨＰを含んでいる。各引出部ＨＰは、２つのブロックＢＬＫ毎に配置されている。言い換えると、各引出部ＨＰは、引出領域ＨＡ内で、隣り合う２つのブロックＢＬＫを挟む２本のスリットＳＬＴに挟まれた領域に配置される。各引出部ＨＰは、それぞれ隣り合う２つのブロック領域の境界をまたぎつつ、このような２つのブロック領域で構成されるそれぞれの組と各引出部ＨＰとのＹ方向の位置関係に関して、対応する２つのブロック領域のそれぞれ引出部ＨＰがまたがった境界側の一部の領域内に設けられる。以下では、奇数番目の引出部ＨＰのことを、“ＨＰｏ”とも呼び、偶数番目の引出部ＨＰのことを、“ＨＰｅ”とも呼ぶ。例えば、引出部ＨＰｏは、引出領域ＨＡ内で、ブロックＢＬＫ０及びＢＬＫ１の組と、ブロックＢＬＫ４及びＢＬＫ５の組とのそれぞれに配置される。引出部ＨＰｅは、引出領域ＨＡ内で、ブロックＢＬＫ２及びＢＬＫ３の組と、ブロックＢＬＫ６及びＢＬＫ７の組とのそれぞれに配置される。
各引出部ＨＰは、Ｘ方向に並んだコンタクト領域ＣＣＴ及びＣ３Ｔを含んでいる。コンタクト領域ＣＣＴは、積層配線（例えば、ワード線ＷＬ０～ＷＬ７）の階段構造を含んでいる。コンタクト領域Ｃ３Ｔは、積層配線の構造体を貫通する絶縁領域である。積層配線は、メモリ領域ＭＡ１及びＭＡ２の間で、コンタクト領域Ｃ３Ｔを迂回して、組となる２つのブロック領域の境界とはＹ方向の反対側の領域で電気的に接続されている。具体的には、ブロックＢＬＫ０では、コンタクト領域ＣＣＴ及びＣ３Ｔを含む引出部ＨＰが、Ｙ方向に関してスリットＳＬＴａ、ＳＬＴｂ間のスリットＳＬＴｂの側に寄せて配置され、メモリ領域ＭＡ１内の積層配線とメモリ領域ＭＡ２内の積層配線とが、コンタクト領域Ｃ３ＴとスリットＳＬＴａとの間を介して連続的に設けられている。
各引出部ＨＰには、１つのスリットＳＬＴが交差している。当該１つのスリットＳＬＴは、引出部ＨＰを共有している隣り合う２つのブロックＢＬＫの積層配線の階段構造をブロックＢＬＫ毎に分割している。具体的には、ブロックＢＬＫ０及びＢＬＫ１に対応する引出部ＨＰｏと、ブロックＢＬＫ４及びＢＬＫ５に対応する引出部ＨＰｏとのそれぞれは、スリットＳＬＴｂによって分割されている。ブロックＢＬＫ２及びＢＬＫ３に対応する引出部ＨＰｅと、ブロックＢＬＫ６及びＢＬＫ７に対応する引出部ＨＰｅとのそれぞれは、スリットＳＬＴｄによって分割されている。
引出領域ＨＡにおいて、各引出部ＨＰのコンタクト領域ＣＣＴ及びＣ３Ｔは、互い違いに配置されている。具体的には、引出部ＨＰｅにおけるコンタクト領域ＣＣＴ及びＣ３Ｔの配置は、引出部ＨＰｏにおけるコンタクト領域ＣＣＴ及びＣ３ＴをＸ方向に反転させた配置と同様である。つまり、引出部ＨＰｏでは、メモリ領域ＭＡ１側にコンタクト領域ＣＣＴが配置され、メモリ領域ＭＡ２側にコンタクト領域Ｃ３Ｔが配置される。引出部ＨＰｅでは、メモリ領域ＭＡ１側にコンタクト領域Ｃ３Ｔが配置され、メモリ領域ＭＡ２側にコンタクト領域ＣＣＴが配置される。
メモリセルアレイ１０には、図４に示されたレイアウトが、Ｙ方向に繰り返し配置される。尚、第１実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の平面レイアウトは、以上で説明されたレイアウトに限定されない。例えば、隣り合うスリットＳＬＴの間に配置されるスリットＳＨＥの本数は、任意の本数に設計され得る。隣り合うスリットＳＬＴの間に形成されるストリングユニットＳＵの個数は、隣り合うスリットＳＬＴの間に配置されたスリットＳＨＥの本数に基づいて変更され得る。
［１－３－２］メモリセルアレイ１０のメモリ領域ＭＡにおける構造
（メモリセルアレイ１０のメモリ領域ＭＡにおける平面レイアウト）
図５は、第１実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０のメモリ領域ＭＡにおける詳細な平面レイアウトの一例を示し、１つのブロックＢＬＫ（すなわち、ストリングユニットＳＵ０～ＳＵ４）を含む領域を表示している。図５に示すように、メモリ領域ＭＡにおいてメモリセルアレイ１０は、複数のメモリピラーＭＰ、複数のコンタクトＣＶ、及び複数のビット線ＢＬを含んでいる。また、各スリットＳＬＴは、コンタクトＬＩ及びスペーサＳＰを含んでいる。
メモリピラーＭＰの各々は、例えば１つのＮＡＮＤストリングＮＳとして機能する。複数のメモリピラーＭＰは、隣り合う２つのスリットＳＬＴの間の領域において、例えば２４列の千鳥状に配置される。そして、例えば、紙面の上側から数えて、５列目のメモリピラーＭＰと、１０列目のメモリピラーＭＰと、１５列目のメモリピラーＭＰと、２０列目のメモリピラーＭＰとのそれぞれに、１つのスリットＳＨＥが重なっている。
複数のビット線ＢＬは、それぞれがＹ方向に延伸し、Ｘ方向に並んでいる。各ビット線ＢＬは、ストリングユニットＳＵ毎に少なくとも１つのメモリピラーＭＰと重なるように配置される。本例において、各メモリピラーＭＰには、２本のビット線ＢＬが重なって配置されている。メモリピラーＭＰに重なっている複数のビット線ＢＬのうち１本のビット線ＢＬと、当該メモリピラーＭＰとの間には、コンタクトＣＶが設けられる。各メモリピラーＭＰは、コンタクトＣＶを介して対応するビット線ＢＬと電気的に接続される。
尚、スリットＳＨＥと重なったメモリピラーＭＰと、ビット線ＢＬとの間のコンタクトＣＶは、省略される。言い換えると、異なる２本の選択ゲート線ＳＧＤに接したメモリピラーＭＰとビット線ＢＬとの間のコンタクトＣＶは、省略される。隣り合うスリットＳＬＴ間におけるメモリピラーＭＰやスリットＳＨＥ等の個数及び配置は、図５を用いて説明された構成に限定されず、適宜変更され得る。各メモリピラーＭＰと重なるビット線ＢＬの本数は、任意の本数に設計され得る。
コンタクトＬＩは、Ｘ方向に延伸した部分を有する導電体である。スペーサＳＰは、コンタクトＬＩの側面に設けられた絶縁体である。コンタクトＬＩと、当該コンタクトＬＩとＹ方向に隣り合う導電体との間は、スペーサＳＰによって離隔及び絶縁されている。コンタクトＬＩは、例えばソース線ＳＬの一部として使用される。
（メモリセルアレイ１０のメモリ領域ＭＡにおける断面構造）
図６は、図５のＶＩ－ＶＩ線に沿った断面図であり、第１実施形態に係る半導体記憶装置１の備えるメモリセルアレイ１０のメモリ領域ＭＡにおける断面構造の一例を示している。図６に示すように、メモリセルアレイ１０は、導電体層２１～２５を含んでいる。導電体層２１～２５は、半導体基板２０の上方に設けられる。
具体的には、半導体基板２０の上方に、絶縁体層を介して導電体層２１が設けられる。図示が省略されているが、半導体基板２０と導電体層２１との間の絶縁体層には、例えばロウデコーダモジュール１５やセンスアンプモジュール１６等に対応する回路が設けられる。導電体層２１は、例えばＸＹ平面に沿って広がった板状に形成され、ソース線ＳＬとして使用される。導電体層２１は、例えばリンがドープされたシリコンを含んでいる。
導電体層２１の上方に、絶縁体層を介して導電体層２２が設けられる。導電体層２２は、例えばＸＹ平面に沿って広がった板状に形成され、選択ゲート線ＳＧＳとして使用される。導電体層２２は、例えばタングステンを含んでいる。
導電体層２２の上方に、絶縁体層と導電体層２３とが交互に積層される。導電体層２３は、例えばＸＹ平面に沿って広がった板状に形成される。積層された複数の導電体層２３は、半導体基板２０側から順に、それぞれワード線ＷＬ０～ＷＬ７として使用される。導電体層２３は、例えばタングステンを含んでいる。
最上層の導電体層２３の上方に、絶縁体層を介して導電体層２４が設けられる。導電体層２４は、例えばＸＹ平面に沿って広がった板状に形成される。導電体層２４は、選択ゲート線ＳＧＤとして使用される。導電体層２４は、例えばタングステンを含んでいる。
導電体層２４の上方に、絶縁体層を介して導電体層２５が設けられる。導電体層２５は、例えばＹ方向に沿って延伸したライン状に形成され、ビット線ＢＬとして使用される。つまり、図示せぬ領域において複数の導電体層２５は、Ｘ方向に沿って並んでいる。導電体層２５は、例えば銅を含んでいる。
メモリピラーＭＰの各々は、Ｚ方向に沿って延伸して設けられ、導電体層２２～２４を貫通している。また、メモリピラーＭＰの各々は、例えばコア部材３０、半導体層３１、積層膜３２を含んでいる。コア部材３０は、Ｚ方向に沿って延伸して設けられる。例えば、コア部材３０の上端は、最上層の導電体層２４よりも上層に含まれ、コア部材３０の下端は、導電体層２１が設けられた層内に含まれる。半導体層３１は、例えばコア部材３０の周囲を覆っている。メモリピラーＭＰの下部において、半導体層３１の一部は、導電体層２１に接触している。積層膜３２は、半導体層３１と導電体層２１とが接触した部分を除いて、半導体層３１の側面及び底面を覆っている。コア部材３０は、例えば酸化シリコン等の絶縁体を含んでいる。半導体層３１は、例えばシリコンを含んでいる。
以上で説明されたメモリピラーＭＰの構造では、メモリピラーＭＰと導電体層２２とが交差した部分が、選択トランジスタＳＴ２として機能する。メモリピラーＭＰと導電体層２３とが交差した部分が、メモリセルトランジスタＭＴとして機能する。メモリピラーＭＰと導電体層２４とが交差した部分が、選択トランジスタＳＴ１として機能する。
メモリピラーＭＰ内の半導体層３１の上面には、柱状のコンタクトＣＶが設けられる。図示された領域には、６本のメモリピラーＭＰのうち、２本のメモリピラーＭＰにそれぞれ対応する２本のコンタクトＣＶが表示されている。当該領域においてスリットＳＨＥと重ならない且つコンタクトＣＶが接続されていないメモリピラーＭＰには、図示されない領域においてコンタクトＣＶが接続される。
コンタクトＣＶの上面には、１個の導電体層２５、すなわち１本のビット線ＢＬが接触している。１個の導電体層２５には、スリットＳＬＴ及びＳＨＥによって区切られた空間のそれぞれにおいて、１本のコンタクトＣＶが接続される。つまり、導電体層２５の各々には、例えば隣り合うスリットＳＬＴ及びＳＨＥの間における１本のメモリピラーＭＰと、隣り合う２本のスリットＳＨＥの間における１本のメモリピラーＭＰとが電気的に接続される。
スリットＳＬＴは、例えばＸＺ平面に沿って広がった形状に形成され、導電体層２２～２４を分断している。スリットＳＬＴ内で、コンタクトＬＩはスリットＳＬＴに沿って設けられ、スペーサＳＰはコンタクトＬＩと導電体層２２～２４との間に少なくとも設けられる。コンタクトＬＩの上端は、導電体層２４と導電体層２５との間の層に含まれている。コンタクトＬＩの下端は、例えば導電体層２１に接触している。尚、スリットＳＬＴ内のコンタクトＬＩは、メモリセルアレイ１０の構造に応じて省略されても良い。
スリットＳＨＥは、例えばＸＺ平面に沿って広がった板状に形成され、導電体層２４を分断している。スリットＳＨＥの上端は、導電体層２４と導電体層２５との間の層に含まれている。スリットＳＨＥの下端は、例えば最上層の導電体層２３と導電体層２４との間の層に含まれている。スリットＳＨＥは、例えば酸化シリコン等の絶縁体を含んでいる。尚、スリットＳＨＥの上端とスリットＳＬＴの上端とは、揃っていても良いし、揃っていなくても良い。また、スリットＳＨＥの上端とメモリピラーＭＰの上端とは、揃っていても良いし、揃っていなくても良い。
図７は、図６のＶＩＩ－ＶＩＩ線に沿った平面図であり、第１実施形態に係る半導体記憶装置１におけるメモリピラーＭＰの平面構造の一例を示している。より具体的には、図６は、半導体基板２０の表面に平行且つ導電体層２３を含む層におけるメモリピラーＭＰの断面構造を表示している。
図７に示すように、積層膜３２は、例えばトンネル絶縁膜３３、絶縁膜３４、及びブロック絶縁膜３５を含んでいる。導電体層２３を含む層において、コア部材３０は、例えばメモリピラーＭＰの中央部に設けられる。半導体層３１は、コア部材３０の側面を囲っている。トンネル絶縁膜３３は、半導体層３１の側面を囲っている。絶縁膜３４は、トンネル絶縁膜３３の側面を囲っている。ブロック絶縁膜３５は、絶縁膜３４の側面を囲っている。導電体層２３は、ブロック絶縁膜３５の側面を囲っている。
半導体層３１は、メモリセルトランジスタＭＴ０～ＭＴ７並びに選択トランジスタＳＴ１及びＳＴ２のチャネル（電流経路）として使用される。トンネル絶縁膜３３及びブロック絶縁膜３５のそれぞれは、例えば酸化シリコンを含んでいる。絶縁膜３４は、メモリセルトランジスタＭＴの電荷蓄積層として使用され、例えば窒化シリコンを含んでいる。これにより、メモリピラーＭＰの各々は、１つのＮＡＮＤストリングＮＳとして機能する。
［１－３－３］メモリセルアレイ１０の引出領域ＨＡにおける構造
以下に、第１実施形態に係る半導体記憶装置１の備えるメモリセルアレイ１０の引出領域ＨＡにおける構造について説明する。尚、引出部ＨＰｏに設けられた積層配線及びコンタクトと、引出部ＨＰｅに設けられた積層配線及びコンタクトとは、例えばＸ方向に対称的な構造に設けられる。引出部ＨＰｏ及びＨＰｅのそれぞれの構造は類似しているため、以下では引出部ＨＰｏを含む領域に注目して説明する。
（メモリセルアレイ１０の引出領域ＨＡにおける平面レイアウト）
図８は、第１実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の引出領域ＨＡにおける詳細な平面レイアウトの一例を示し、引出部ＨＰｏに対応する２つのブロックＢＬＫ０及びＢＬＫ１に対応する領域を表示している。また、図８には、引出領域ＨＡの近傍におけるメモリ領域ＭＡ１及びＭＡ２のそれぞれの一部も表示されている。
図８に示すように、引出領域ＨＡにおいて、選択ゲート線ＳＧＤは、上層の配線層（導電体層）と重ならない部分（テラス部分）を有している。コンタクト領域ＣＣＴにおいて、選択ゲート線ＳＧＳ、及びワード線ＷＬ０～ＷＬ７のそれぞれは、上層の導電体層と重ならないテラス部分を有している。コンタクト領域Ｃ３Ｔは、選択ゲート線ＳＧＳ及びＳＧＤ並びにワード線ＷＬ０～ＷＬ７を含まない領域である。
引出領域ＨＡにおいて上層の配線層と重ならない部分の形状は、階段(step)、段丘(terrace)、畦石(rimstone)等と類似している。具体的には、選択ゲート線ＳＧＳとワード線ＷＬ０との間、ワード線ＷＬ０とワード線ＷＬ１との間、・・・、ワード線ＷＬ６とワード線ＷＬ７との間、ワード線ＷＬ７と選択ゲート線ＳＧＤとの間に、それぞれ段差が設けられる。本例では、コンタクト領域ＣＣＴにおいてワード線ＷＬ０～ＷＬ７のそれぞれの一部が、Ｘ方向に段差を有する階段状に設けられる。
また、引出領域ＨＡにおいてメモリセルアレイ１０は、複数のコンタクトＣＣ及び複数のコンタクトＣ３を含んでいる。複数のコンタクトＣＣは、各ブロックＢＬＫ内で、選択ゲート線ＳＧＳ、ワード線ＷＬ０～ＷＬ７、及び選択ゲート線ＳＧＤ０～ＳＧＤ４のそれぞれのテラス部分の上にそれぞれ設けられる。複数のコンタクトＣ３は、選択ゲート線ＳＧＳ、及びワード線ＷＬ０～ＷＬ７に対応して、コンタクト領域Ｃ３Ｔ内に設けられる。引出部ＨＰ内、且つ一方のブロックＢＬＫの領域に設けられた複数のコンタクトＣＣ及び複数のコンタクトＣ３は、例えば直線上に配置される。これらのコンタクトは、必ずしも直線上に配置されている必要はなく、上下にずれて配置されても良い。
ＮＡＮＤストリングＮＳに接続された各積層配線は、例えばコンタクトＣＣ及びＣ３の組を介して、ロウデコーダモジュール１５と電気的に接続される。本例では、選択ゲート線ＳＧＳ及びワード線ＷＬ０～ＷＬ７のそれぞれが、引出領域ＨＡに配置されたコンタクトＣＣ及びＣ３の組を介してロウデコーダモジュール１５に接続される。選択ゲート線ＳＧＤは、ワード線ＷＬと同様の経路でロウデコーダモジュール１５に接続されても良いし、引出領域ＨＡの外の領域を介してロウデコーダモジュール１５に接続されても良い。
引出部ＨＰｏでブロックＢＬＫ０（ＢＬＫｅ）に対応する部分とブロックＢＬＫ１（ＢＬＫｏ）に対応する部分とは、例えば、スリットＳＬＴｂを基準としてＹ方向に対称的な構造を有している。同様に、図示が省略された引出部ＨＰｅでブロックＢＬＫ２（ＢＬＫｅ）に対応する部分とブロックＢＬＫ３（ＢＬＫｏ）に対応する部分とは、例えば、スリットＳＬＴｄを対称軸としてＹ方向に対称的な構造を有している。そして、隣り合う引出部ＨＰｏ及びＨＰｅで、引出部ＨＰｏのコンタクト領域ＣＣＴと引出部ＨＰｅのコンタクト領域Ｃ３Ｔとが隣り合い、引出部ＨＰｅのコンタクト領域ＣＣＴと引出部ＨＰｏのコンタクト領域Ｃ３Ｔとが隣り合っている。
図９は、第１実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の引出領域ＨＡにおける詳細な平面レイアウトの一例を示し、引出部ＨＰｏに対応するブロックＢＬＫ１と、引出部ＨＰｅに対応するブロックＢＬＫ２とに対応する領域を表示している。また、図９には、コンタクトＣＣ及びＣ３間の接続に使用される配線も表示されている。
図９に示すように、引出領域ＨＡにおいてメモリセルアレイ１０は、複数の導電体層２６を含んでいる。導電体層２６は、コンタクトＣＣ及びＣ３の組のそれぞれに対応して設けられる。そして、導電体層２６は、ブロックＢＬＫｏ且つ引出部ＨＰｏに対応するコンタクトＣＣと、当該ブロックＢＬＫｏと隣り合うブロックＢＬＫｅ且つ引出部ＨＰｅに対応するコンタクトＣ３との間を電気的に接続する。
具体的には、ブロックＢＬＫ１の選択ゲート線ＳＧＳ及びワード線ＷＬ０～ＷＬ７にそれぞれ接続され、引出部ＨＰｏのコンタクト領域ＣＣＴに含まれた９本のコンタクトＣＣは、ブロックＢＬＫ２に対応する引出部ＨＰｅのコンタクト領域Ｃ３Ｔに含まれた９本のコンタクトＣ３にそれぞれ接続される。これらのコンタクトＣＣ及びＣ３の組の間は、例えば１本の導電体層２６を介して電気的に接続される。そして、ブロックＢＬＫ１の積層配線に接続された複数の導電体層２６は、Ｘ方向に並んでいる。
同様に、ブロックＢＬＫ２の選択ゲート線ＳＧＳ及びワード線ＷＬ０～ＷＬ７にそれぞれ接続され、引出部ＨＰｅのコンタクト領域ＣＣＴに含まれた９本のコンタクトＣＣは、ブロックＢＬＫ１に対応する引出部ＨＰｏのコンタクト領域Ｃ３Ｔに含まれた９本のコンタクトＣ３にそれぞれ接続される。これらのコンタクトＣＣ及びＣ３の組の間は、例えば１本の導電体層２６を介して電気的に接続される。そして、ブロックＢＬＫ２の積層配線に接続された複数の導電体層２６は、Ｘ方向に並んでいる。
以上で説明された導電体層２６は、図示が省略された領域において、ブロックＢＬＫｅ且つ引出部ＨＰｏに対応するコンタクトＣＣと、当該ブロックＢＬＫｅと隣り合うブロックＢＬＫｏ且つ引出部ＨＰｅに対応するコンタクトＣ３との間も電気的に接続する。つまり、ある引出部ＨＰｏに対応する２つのブロックＢＬＫは、隣り合う２つの引出部ＨＰｅをそれぞれ介してロウデコーダモジュール１５に接続される。ある引出部ＨＰｅに対応する２つのブロックＢＬＫは、隣り合う２つの引出部ＨＰｏをそれぞれ介してロウデコーダモジュール１５に接続される。
ブロックＢＬＫ１の積層配線に接続された複数の導電体層２６と、ブロックＢＬＫ２の積層配線に接続された複数の導電体層２６とは、同じ配線層に設けられる。言い換えると、ブロックＢＬＫ１の積層配線に接続された複数の導電体層２６と、ブロックＢＬＫ２の積層配線に接続された複数の導電体層２６とは、Ｘ方向に並んでいる。つまり、隣り合う引出部ＨＰｏ及びＨＰｅに含まれる複数の導電体層２６は、Ｘ方向に並んでいる。
（メモリセルアレイ１０の引出領域ＨＡにおける断面構造）
図１０は、図９のＸ－Ｘ線に沿った断面図であり、第１実施形態に係る半導体記憶装置１の備えるメモリセルアレイ１０の引出領域ＨＡにおける断面構造の一例を示している。また、図１０は、引出部ＨＰｏを含む断面と、引出領域ＨＡの近傍におけるメモリ領域ＭＡの一部も表示している。
図１０に示すように、引出領域ＨＡでは、ワード線ＷＬ並びに選択ゲート線ＳＧＤ及びＳＧＳに対応する複数の導電体層２２、２３及び２４の一部が階段状に設けられる。コンタクト領域ＣＣＴは、複数の導電体層２２及び２３が階段状に設けられた部分を含んでいる。複数のコンタクトＣＣは、選択ゲート線ＳＧＳ、ワード線ＷＬ０～ＷＬ７、及び選択ゲート線ＳＧＤのそれぞれのテラス部分の上に、それぞれ設けられる。各コンタクトＣＣの上には、１個の導電体層２６が設けられる。これにより、導電体層２２、２３及び２４のそれぞれと、関連付けられた導電体層２６との間が、コンタクトＣＣを介して電気的に接続される。導電体層２６は、例えば導電体層２５と同じ高さの層に含まれている。
コンタクト領域Ｃ３Ｔでは、例えばソース線ＳＬに対応する導電体層２１の一部が、絶縁体層ＩＮＳに置き換えられている。そして、当該絶縁体層ＩＮＳには、複数のコンタクトＣ３が貫通している。つまり、各コンタクトＣ３は、導電体層２１と離隔し、且つ電気的に絶縁されている。また、引出領域ＨＡにおいてメモリセルアレイ１０は、複数の導電体層２６にそれぞれ対応して設けられた複数の導電体層２７を含んでいる。各導電体層２７は、ロウデコーダモジュール１５に含まれたトランジスタＴＲに接続される。
図１１は、図９のＸＩ－ＸＩ線に沿った断面図であり、第１実施形態に係る半導体記憶装置１の備えるメモリセルアレイ１０の引出領域ＨＡにおける断面構造の一例を示している。また、図１１は、引出部ＨＰｏ及びＨＰｅを含む断面と、ブロックＢＬＫ１のワード線ＷＬ５とロウデコーダモジュール１５との接続に関連する構成とを表示している。
図１１に示すように、ブロックＢＬＫ１のワード線ＷＬ５に対応する導電体層２３のテラス部分の上には、１つのコンタクトＣＣが接続されている。当該コンタクトＣＣは、ブロックＢＬＫ１からブロックＢＬＫ２に向かって延伸した部分を有する導電体層２６に接続されている。当該導電体層２６は、ブロックＢＬＫ２に対応するコンタクト領域Ｃ３Ｔに設けられたコンタクトＣ３が接続されている。当該コンタクトＣ３は、関連付けられたトランジスタＴＲ（図示せず）に接続された導電体層２７に接続されている。
これにより、ブロックＢＬＫ１のワード線ＷＬ５に対応する導電体層２３が、ブロックＢＬＫ１内のコンタクトＣＣと、ブロックＢＬＫ２内のコンタクトＣ３と、導電体層２６及び２７とを介して、ロウデコーダモジュール１５内のトランジスタＴＲと電気的に接続される。その他の積層配線も、上述したワード線ＷＬ５と同様に、ロウデコーダモジュール１５と接続され得る。尚、本例では、コンタクトＣＣ及びＣ３の組が、導電体層２６よりも上層の配線を介さずに接続されている。このように、コンタクトＣＣ及びＣ３の間の接続には、１つの配線層のみが使用されることが好ましい。
［１－４］第１実施形態の効果
以上で説明された第１実施形態に係る半導体記憶装置１に依れば、半導体記憶装置１の製造コストを抑制することが出来る。以下に、第１実施形態に係る半導体記憶装置１における効果の詳細について、比較例を用いて説明する。
３次元に積層されたメモリセルを備える半導体記憶装置では、例えば、積層配線のリプレース処理によってワード線ＷＬ等の積層配線が形成される。簡潔に述べると、積層配線のリプレース処理では、絶縁体層と犠牲部材とが交互に形成される。そして、犠牲部材が選択的に除去され、犠牲部材が除去された空間に導電体が形成されることによって、ワード線ＷＬ等の積層配線が形成される。そして、このような積層配線が、ロウデコーダモジュール等の周辺回路の上方に配置された構造が知られている。
図１２は、第１実施形態の比較例に係る半導体記憶装置１におけるメモリセルアレイ１０の平面レイアウトの一例を示し、図４と同様の領域を表示している。図１２に示すように、第１実施形態の比較例におけるメモリセルアレイ１０は、引出部ＨＰｏ及びＨＰｅを含む引出領域ＨＡを含んでいる。また、第１実施形態の比較例における引出部ＨＰは、コンタクト領域ＣＣＴと、２つのコンタクト領域Ｃ４Ｔを含んでいる。
第１実施形態の比較例におけるコンタクト領域ＣＣＴは、第１実施形態の引出部ＨＰからコンタクト領域Ｃ３Ｔが省略された構成を有している。コンタクト領域Ｃ４Ｔは、第１実施形態のコンタクト領域Ｃ３Ｔが省略された領域で、隣り合うスリットＳＬＴの間の各々に配置されている。そして、第１実施形態の比較例では、図示が省略されているが、第１実施形態と同様に、隣り合うブロックＢＬＫを介して、積層配線とロウデコーダモジュール１５とが接続される。
図１３は、第１実施形態の比較例に係る半導体記憶装置１におけるメモリセルアレイ１０の断面構造の一例を示し、図１１と同様の領域を表示している。図１３に示すように、第１実施形態の比較例におけるコンタクト領域Ｃ４Ｔは、例えば２つの壁部ＷＰによって挟まれている。壁部ＷＰは、例えば絶縁体によって埋め込まれた構造を有している。２つの壁部ＷＰによって挟まれた領域は、リプレース処理によって、犠牲部材ＳＭが導電体にリプレースされない部分を含んでいる。そして、当該部分に、コンタクトＣ４が貫通して設けられている。コンタクトＣ４は、第１実施形態のコンタクトＣ３と同様に、導電体層２６と導電体層２７との間を接続している。
第１実施形態の比較例に係る半導体記憶装置１は、上述したように、引出領域ＨＡにおいて、引出部ＨＰのコンタクト領域ＣＣＴが互い違いに配置された構造を有している。これにより、第１実施形態の比較例に係る半導体記憶装置１は、Ｙ方向に延伸した部分を有する単純な形状の導電体層２６によってコンタクトＣＣ及びＣ４の間を接続することが出来、引出領域ＨＡ内の配線レイアウトを簡素にすることが出来る。
一方で、第１実施形態の比較例に係る半導体記憶装置１は、壁部ＷＰを設けることによって、積層配線を貫通するコンタクトＣ４を配置することが可能なコンタクト領域Ｃ４Ｔを形成している。コンタクト領域Ｃ４Ｔを形成するためには、壁部ＷＰに対応するスリットを形成する工程と、当該スリットを絶縁体で埋め込む工程とが少なくとも必要となる。つまり、第１実施形態の比較例では、コンタクト領域Ｃ４Ｔの形成によって、製造工程の増加に伴う製造コストの増加が生じ得る。
これに対して、第１実施形態に係る半導体記憶装置１では、各引出部ＨＰが、階段構造の最下部が除去されたコンタクト領域Ｃ３Ｔを含んでいる。コンタクト領域Ｃ３Ｔは、コンタクト領域ＣＣＴの階段構造を形成する工程の延長で形成することが可能である。具体的には、コンタクト領域Ｃ３Ｔの形成には、コンタクト領域ＣＣＴの階段構造を形成するためのマスクが流用され得る。
その結果、第１実施形態に係る半導体記憶装置１は、第１実施形態の比較例よりも製造工程を削減することが出来、半導体記憶装置の製造コストを抑制することが出来る。また、第１実施形態に係る半導体記憶装置１は、第１実施形態の比較例と同様に、Ｙ方向に延伸した部分を有する単純な形状の導電体層２６によってコンタクトＣＣ及びＣ３の間を接続することが出来、引出領域ＨＡ内の配線レイアウトを簡素にすることが出来る。
［２］第２実施形態
第２実施形態に係る半導体記憶装置１は、第１実施形態に係る半導体記憶装置１に対して、引出領域ＨＡにおける構造が変形された構成を備える。以下に、第２実施形態に係る半導体記憶装置１について、第１実施形態と異なる点を説明する。
［２－１］半導体記憶装置１の構造
（メモリセルアレイ１０の引出領域ＨＡにおける平面レイアウト）
図１４は、第２実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の引出領域ＨＡにおける平面レイアウトの一例を示し、８つのブロックＢＬＫ０～ＢＬＫ７に対応する領域を表示している。尚、以下の説明において、“上側”は、図面が記載された紙面上の上側を示している。“下側”は、図面が記載された紙面上の下側を示している。“左側”は、図面が記載された紙面上の左側を示している。“右側”は、図面が記載された紙面上の右側を示している。
図１４に示すように、第２実施形態のメモリセルアレイ１０は、第１実施形態のメモリセルアレイ１０に対して、引出部ＨＰの構造が異なっている。具体的には、引出部ＨＰｏ及びＨＰｅのそれぞれのＸ方向の幅が、引出領域ＨＡのＸ方向の幅の半分よりも狭くなっている。引出部ＨＰｏ及びＨＰｅのそれぞれのＹ方向の幅が、メモリ領域ＭＡ内で２つのブロックＢＬＫを挟む２本のスリットＳＬＴの間の長さよりも広くなっている。各引出部ＨＰｏが、引出領域ＨＡの中間線に対して左側に配置されている。各引出部ＨＰｅが、引出領域ＨＡの中間線に対して右側に配置されている。言い換えると、奇数番目の引出部ＨＰｏが、Ｙ方向に並んでいる。偶数番目の引出部ＨＰｅが、Ｙ方向に並んでいる。そして、隣り合う奇数番目の引出部ＨＰｏの間に、偶数番目の引出部ＨＰｅが含まれない。隣り合う偶数番目の引出部ＨＰｅの間に、奇数番目の引出部ＨＰｏが含まれない。
それから、各引出部ＨＰが、コンタクト領域ＣＣＴ１、ＣＣＴ２及びＣ３Ｔを含んでいる。コンタクト領域ＣＣＴ１は、引出部ＨＰの上側に配置され、偶数ブロックＢＬＫｅに関連付けられている。コンタクト領域ＣＣＴ２は、引出部ＨＰの下側に配置され、奇数ブロックＢＬＫｏに関連付けられている。コンタクト領域Ｃ３Ｔは、コンタクト領域ＣＣＴ１及びＣＣＴ２によって、Ｙ方向に挟まれている。引出部ＨＰｅにおけるコンタクト領域ＣＣＴ１、ＣＣＴ２及びＣ３Ｔのレイアウトは、例えば引出部ＨＰｏにおけるコンタクト領域ＣＣＴ１、ＣＣＴ２及びＣ３ＴをＸ方向に反転させたレイアウトと同様である。
また、第２実施形態では、各引出部ＨＰのＹ方向の幅が広くなったことに伴い、スリットＳＬＴａ及びＳＬＴｃが、引出領域ＨＡにおいてクランク形状を有している。具体的には、スリットＳＬＴａは、引出部ＨＰｏと隣り合う部分で上側に曲がり、引出部ＨＰｅと隣り合う部分で下側に曲がった形状を有している。一方で、スリットＳＬＴｃは、引出部ＨＰｏと隣り合う部分で下側に曲がり、引出部ＨＰｅと隣り合う部分で上側に曲がった形状を有している。
より具体的には、スリットＳＬＴａの引出領域ＨＡ内の左側に設けられた部分は、メモリ領域ＭＡ１に設けられた部分に対して上側にずれている。スリットＳＬＴａの引出領域ＨＡ内の右側に設けられた部分は、メモリ領域ＭＡ２に設けられた部分に対して下側にずれている。一方で、スリットＳＬＴｃの引出領域ＨＡ内の左側に設けられた部分は、メモリ領域ＭＡ１に設けられた部分に対して下側にずれている。スリットＳＬＴｃの引出領域ＨＡ内の右側に設けられた部分は、メモリ領域ＭＡ２に設けられた部分に対して上側にずれている。
例えば、ブロックＢＬＫ０及びＢＬＫ１を挟むスリットＳＬＴａ及びＳＬＴｃにおいて、スリットＳＬＴｃのクランク形状は、当該スリットＳＬＴａ及びＳＬＴｃ間のスリットＳＬＴｂを対称軸として、スリットＳＬＴａのクランク形状を反転させた形状と重なる。同様に、ブロックＢＬＫ２及びＢＬＫ３を挟むスリットＳＬＴｃ及びＳＬＴａにおいて、スリットＳＬＴａのクランク形状は、当該スリットＳＬＴｃ及びＳＬＴａ間のスリットＳＬＴｄを対称軸として、スリットＳＬＴｃのクランク形状を反転させた形状と重なる。
以上のように、１つの引出部ＨＰを挟んで隣り合うスリットＳＬＴａ及びＳＬＴｃのＹ方向の間隔は、メモリセルアレイ１０内の位置に応じて変化している。例えば、ブロックＢＬＫ４及びＢＬＫ５を挟むスリットＳＬＴａ及びＳＬＴｃの間隔が、メモリ領域ＭＡ１及びＭＡ２において“Ｌ１”、引出領域ＨＡ内でメモリ領域ＭＡ１と隣接する部分において“Ｌ２”、引出領域ＨＡ内でメモリ領域ＭＡ２と隣接する部分において“Ｌ３”であると定義する。この場合、Ｌ２はＬ１よりも大きく、Ｌ３はＬ１よりも小さい。
また、本例では、ブロックＢＬＫ２及びＢＬＫ３を挟むスリットＳＬＴａ及びＳＬＴｃの間隔が、メモリ領域ＭＡ１及びＭＡ２において“Ｌ１”、引出領域ＨＡ内でメモリ領域ＭＡ１と隣接する部分において“Ｌ３”、引出領域ＨＡ内でメモリ領域ＭＡ２と隣接する部分において“Ｌ２”に設計される。この場合、Ｌ２＋Ｌ３＝Ｌ１×２になる。すなわち、メモリ領域ＭＡ及び引出領域ＨＡ内で、隣り合うスリットＳＬＴａの間隔と隣り合うスリットＳＬＴｃの間隔とのそれぞれが、クランクしている部分を含めて略等しくなる。
図１５は、第２実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の引出領域ＨＡにおける詳細な平面レイアウトの一例を示し、４つのブロックＢＬＫ３～ＢＬＫ６に対応する領域を表示している。引出部ＨＰｏと引出部ＨＰｅとのレイアウトは類似しているため、以下では引出部ＨＰｏに注目して説明する。
図１５に示すように、引出部ＨＰｏにおいて、コンタクト領域ＣＣＴ１及びＣＣＴ２のそれぞれは、第１実施形態と同様の階段構造を含んでいる。当該階段構造は、例えば選択ゲート線ＳＧＳ及びワード線ＷＬ０～ＷＬ７のそれぞれのテラス部分を含んでいる。そして、コンタクト領域ＣＣＴ１に含まれた選択ゲート線ＳＧＳ及びワード線ＷＬ０～ＷＬ７のそれぞれのテラス部分の上には、それぞれコンタクトＣＣが設けられる。コンタクト領域ＣＣＴ２に含まれた選択ゲート線ＳＧＳ及びワード線ＷＬ０～ＷＬ７のそれぞれのテラス部分の上には、それぞれコンタクトＣＣが設けられる。
コンタクト領域Ｃ３Ｔは、第１実施形態と同様に、積層配線の構造体を貫通する絶縁領域である。第２実施形態では、コンタクト領域Ｃ３Ｔは、スリットＳＬＴｂによって分断されている。そして、コンタクト領域Ｃ３Ｔは、スリットＳＬＴｂの上側の領域において、コンタクト領域ＣＣＴ１内の複数のコンタクトＣＣにそれぞれ対応した複数のコンタクトＣ３を含み、スリットＳＬＴｂの下側の領域において、コンタクト領域ＣＣＴ２内の複数のコンタクトＣＣにそれぞれ対応した複数のコンタクトＣ３を含んでいる。
コンタクト領域ＣＣＴ１内の複数のコンタクトＣＣは、例えばＸ方向に並んでいる。コンタクト領域ＣＣＴ２内の複数のコンタクトＣＣは、例えばＸ方向に並んでいる。コンタクト領域Ｃ３Ｔ内でブロックＢＬＫ４に対応する複数のコンタクトＣ３は、例えばＸ方向に並んでいる。コンタクト領域Ｃ３Ｔ内でブロックＢＬＫ５に対応する複数のコンタクトＣ３は、例えばＸ方向に並んでいる。これらのコンタクトは、必ずしも直線上に配置されている必要はなく、上下にずれて配置されても良い。
図１６は、第２実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の引出領域ＨＡにおける詳細な平面レイアウトの一例を示し、図１５と同様の領域を表示している。
図１６に示すように、引出部ＨＰｏは、スリットＳＬＴｂの上側の領域において、ブロックＢＬＫ４（ＢＬＫｅ）に対応する複数の導電体層２６を含んでいる。当該複数の導電体層２６の各々は、スリットＳＬＴｂの上側の領域において、１組のコンタクトＣＣ及びＣ３の間を電気的に接続している。スリットＳＬＴｂの上側の領域に設けられた複数の導電体層２６は、Ｘ方向に並んでいる。
同様に、引出部ＨＰｏは、スリットＳＬＴｂの下側の領域において、ブロックＢＬＫ５（ＢＬＫｏ）に対応する複数の導電体層２６を含んでいる。当該複数の導電体層２６の各々は、スリットＳＬＴｂの下側の領域において、１組のコンタクトＣＣ及びＣ３の間を電気的に接続している。スリットＳＬＴｂの下側の領域に設けられた複数の導電体層２６は、Ｘ方向に並んでいる。
また、同じ引出部ＨＰｏ内で、ブロックＢＬＫ４（ＢＬＫｅ）に対応する複数の導電体層２６の組と、ブロックＢＬＫ５（ＢＬＫｏ）に対応する複数の導電体層２６の組とが、Ｙ方向に並んでいる。
以上のように、ブロックＢＬＫｅに対応する複数の導電体層２６が、隣り合うスリットＳＬＴａ及びスリットＳＬＴｂの間の領域に配置され、ブロックＢＬＫｏに対応する複数の導電体層２６が、隣り合うスリットＳＬＴｂ及びスリットＳＬＴｃの間の領域に配置される。引出部ＨＰｅの構成は、例えば、Ｙ軸を対称軸として引出部ＨＰｏの構成を反転させた構成と同様である。
（メモリセルアレイ１０の引出領域ＨＡにおける断面構造）
図１７及び図１８は、第２実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の引出領域ＨＡにおける断面構造の一例を示している。また、図１７は、図１６のＸＶＩＩ－ＸＶＩＩ線に沿った断面を表示している。図１８は、図１６のＸＶＩＩＩ－ＸＶＩＩＩ線に沿った断面を表示している。
図１７に示すように、コンタクト領域ＣＣＴ１において、複数のコンタクトＣＣは、第１実施形態と同様に、選択ゲート線ＳＧＳ、及びワード線ＷＬ０～ＷＬ７のそれぞれのテラス部分の上に、それぞれ設けられる。複数のコンタクトＣＣは、コンタクト領域ＣＣＴ２においても同様に、選択ゲート線ＳＧＳ、及びワード線ＷＬ０～ＷＬ７のそれぞれのテラス部分の上に、それぞれ設けられる。そして、各コンタクトＣＣの上に、１個の導電体層２６が設けられる。これにより、導電体層２２及び２３のそれぞれと、関連付けられた導電体層２６との間が、コンタクトＣＣを介して電気的に接続される。
図１８に示すように、各導電体層２６は、関連付けられたブロックＢＬＫと隣接するスリットＳＬＴによって区切られた領域に含まれている。具体的には、例えば、ブロックＢＬＫ４のワード線ＷＬ３に関連付けられた導電体層２６は、ブロックＢＬＫ４を挟むスリットＳＬＴａ及びＳＬＴｂによって区切られた領域に含まれている。ブロックＢＬＫ５のワード線ＷＬ３に関連付けられた導電体層２６は、ブロックＢＬＫ５を挟むスリットＳＬＴｂ及びＳＬＴｃによって区切られた領域に含まれている。そして、各導電体層２６は、コンタクト領域Ｃ３Ｔに配置されたコンタクトＣ３を介して、トランジスタＴＲ（図示せず）に接続された導電体層２７に接続される。
このように、各ブロックＢＬＫのワード線ＷＬが、当該ブロックＢＬＫと隣接するスリットＳＬＴによって区切られた領域に配置されたコンタクトＣＣ及びＣ３と導電体層２６とを介して、ロウデコーダモジュール１５内のトランジスタＴＲと電気的に接続される。尚、本例では、第１実施形態と同様に、コンタクトＣＣ及びＣ３の組が、導電体層２６よりも上層の配線を介さずに接続されている。このように、コンタクトＣＣ及びＣ３の間の接続には、１つの配線層のみが使用されることが好ましい。第２実施形態に係る半導体記憶装置１のその他の構成は、第１実施形態と同様である。
［２－２］第２実施形態の効果
以上で説明されたように、第２実施形態に係る半導体記憶装置１は、引出領域ＨＡの左右に互い違いに配置された複数の引出部ＨＰを備えている。第２実施形態における引出部ＨＰのＸ方向の幅は、第１実施形態における引出部ＨＰのＸ方向の幅よりも狭い。そして、第２実施形態では、複数列の階段構造を形成する領域を確保するために、スリットＳＬＴａ及びＳＬＴｃがクランク形状を有している。
これにより、第２実施形態に係る半導体記憶装置１は、１組のコンタクトＣＣ及びＣ３を接続するための配線（導電体層２６）を、ブロックＢＬＫを跨ぐことなく配置することが出来る。その結果、第２実施形態に係る半導体記憶装置１は、引出領域ＨＡにおいて複数の導電体層２６が設けられる領域を小さくすることが出来、引出領域ＨＡにおける配線レイアウトの難易度を緩和することが出来る。
［３］第３実施形態
第３実施形態に係る半導体記憶装置１は、第２実施形態に係る半導体記憶装置１に対して、引出部ＨＰにおける構造が変形された構成を備える。以下に、第３実施形態に係る半導体記憶装置１について、第１及び第２実施形態と異なる点を説明する。
［３－１］半導体記憶装置１の構造
（メモリセルアレイ１０の引出領域ＨＡにおける平面レイアウト）
図１９は、第３実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の引出領域ＨＡにおける詳細な平面レイアウトの一例を示し、４つのブロックＢＬＫ３～ＢＬＫ６に対応する領域を表示している。尚、本実施形態では、説明を簡潔にするために、選択ゲート線ＳＧＳに対するコンタクトの接続に関する構成の図示が省略されている。
図１９に示すように、第３実施形態のメモリセルアレイ１０は、第２実施形態のメモリセルアレイ１０に対して、引出部ＨＰの構造が異なっている。具体的には、各引出部ＨＰが、Ｘ方向において、コンタクト領域ＣＣＴ１、ＣＣＴ２、ＣＣＴ３、Ｃ３Ｔ１及びＣ３Ｔ２に分割されている。コンタクト領域ＣＣＴ１～ＣＣＴ３は、Ｘ方向に沿って並んでいる。コンタクト領域Ｃ３Ｔ１は、コンタクト領域ＣＣＴ１及びＣＣＴ２の間に配置される。コンタクト領域Ｃ３Ｔ２は、コンタクト領域ＣＣＴ２及びＣＣＴ３の間に配置される。
また、引出部ＨＰｏのコンタクト領域ＣＣＴ１、ＣＣＴ２、ＣＣＴ３、Ｃ３Ｔ１及びＣ３Ｔ２は、スリットＳＬＴｂによって分断されている。スリットＳＬＴｂの上側の領域において、コンタクト領域ＣＣＴ１は、Ｙ方向に並んだワード線ＷＬ０及びＷＬ１のテラス部分を含み、コンタクト領域ＣＣＴ２は、Ｙ方向に並んだワード線ＷＬ２及びＷＬ３のテラス部分とＹ方向に並んだワード線ＷＬ４及びＷＬ５のテラス部分とを含み、コンタクト領域ＣＣＴ３は、Ｙ方向に並んだワード線ＷＬ６及びＷＬ７のテラス部分を含んでいる。 ブロックＢＬＫ４（ＢＬＫｅ）に対応するワード線ＷＬ０、ＷＬ２、ＷＬ４及びＷＬ６のそれぞれのテラス部分は、Ｘ方向に並んでいる。ブロックＢＬＫ４（ＢＬＫｅ）に対応するワード線ＷＬ１、ＷＬ３、ＷＬ５及びＷＬ７のそれぞれのテラス部分は、Ｘ方向に並んでいる。ブロックＢＬＫ４（ＢＬＫｅ）に対応するワード線ＷＬ２及びＷＬ４のそれぞれのテラス部分は、隣接している。ブロックＢＬＫ４（ＢＬＫｅ）に対応するワード線ＷＬ３及びＷＬ５のそれぞれのテラス部分は、隣接している。
言い換えると、引出部ＨＰｏのスリットＳＬＴｂよりも上側の領域では、積層配線の２列の階段構造が設けられている。そして、当該２列の階段構造は、コンタクト領域Ｃ３Ｔによって適宜分断されている。本例では、引出部ＨＰｏの内側に配置されたコンタクト領域ＣＣＴ２では、Ｘ方向に２段分のテラス部分が設けられている。引出部ＨＰｏのＸ方向の両端に配置されたコンタクト領域ＣＣＴ１及びＣＣＴ３のそれぞれでは、Ｘ方向に１段分のテラス部分が設けられている。
そして、引出部ＨＰｏのスリットＳＬＴｂよりも上側のコンタクト領域ＣＣＴ１、ＣＣＴ２及びＣＣＴ３に含まれたワード線ＷＬ０～ＷＬ７のそれぞれのテラス部分の上には、それぞれコンタクトＣＣが設けられる。引出部ＨＰｏのスリットＳＬＴｂよりも上側のコンタクト領域Ｃ３Ｔ１は、ワード線ＷＬ０～ＷＬ３にそれぞれ対応した複数のコンタクトＣ３を含んでいる。引出部ＨＰｏのスリットＳＬＴｂよりも上側のコンタクト領域Ｃ３Ｔ２は、ワード線ＷＬ４～ＷＬ７にそれぞれ対応した複数のコンタクトＣ３を含んでいる。
ワード線ＷＬ０～ＷＬ３にそれぞれ対応する複数のコンタクトＣＣは、コンタクト領域Ｃ３Ｔ１内の複数のコンタクトＣ３とそれぞれ隣り合っている。ワード線ＷＬ４～ＷＬ７にそれぞれ対応する複数のコンタクトＣＣは、コンタクト領域Ｃ３Ｔ２内の複数のコンタクトＣ３とそれぞれ隣り合っている。引出部ＨＰｏのスリットＳＬＴｂよりも下側の構成は、例えば、スリットＳＬＴｂを対称軸として、引出部ＨＰｏのスリットＳＬＴｂよりも上側の構成を反転させた構成と同様である。
また、引出部ＨＰｏと同様に、引出部ＨＰｅのコンタクト領域ＣＣＴ１、ＣＣＴ２、ＣＣＴ３、Ｃ３Ｔ１及びＣ３Ｔ２は、スリットＳＬＴｄによって分断されている。引出部ＨＰｅのその他の構成は、例えば、引出部ＨＰｏの構成をＸ方向に反転させた構成と同様である。つまり、引出部ＨＰｅのスリットＳＬＴｄよりも上側の領域では、ブロックＢＬＫｅに関連する積層配線のテラス部分並びにコンタクトＣＣ及びＣ３が設けられる。引出部ＨＰｅのスリットＳＬＴｄよりも下側の領域では、ブロックＢＬＫｏに関連する積層配線のテラス部分並びにコンタクトＣＣ及びＣ３が設けられる。
図２０は、第３実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の引出領域ＨＡにおける詳細な平面レイアウトの一例を示し、図１９と同様の領域を表示している。
図２０に示すように、スリットＳＬＴｂの上側の領域において、ブロックＢＬＫ４（ＢＬＫｅ）に対応する複数の導電体層２６を含んでいる。当該複数の導電体層２６の各々は、スリットＳＬＴｂの上側の領域において、１組のコンタクトＣＣ及びＣ３の間を電気的に接続している。例えば、スリットＳＬＴｂの上側の領域に設けられ、且つワード線ＷＬ０、ＷＬ２、ＷＬ４及びＷＬ６にそれぞれ対応する複数の導電体層２６は、Ｘ方向に並んでいる。スリットＳＬＴｂの上側の領域に設けられ、且つワード線ＷＬ１、ＷＬ３、ＷＬ５及びＷＬ７にそれぞれ対応する複数の導電体層２６は、Ｘ方向に並んでいる。
また、ワード線ＷＬ０及びＷＬ１にそれぞれ接続される２つの導電体層２６は、コンタクト領域ＣＣＴ１及びＣ３Ｔ１に含まれている。ワード線ＷＬ２及びＷＬ３にそれぞれ接続される２つの導電体層２６は、コンタクト領域ＣＣＴ２及びＣ３Ｔ１に含まれている。ワード線ＷＬ４及びＷＬ５にそれぞれ接続される２つの導電体層２６は、コンタクト領域ＣＣＴ２及びＣ３Ｔ２に含まれている。ワード線ＷＬ６及びＷＬ７にそれぞれ接続される２つの導電体層２６は、コンタクト領域ＣＣＴ３及びＣ３Ｔ２に含まれている。
以上のように、ブロックＢＬＫｅに対応する複数の導電体層２６が、隣り合うスリットＳＬＴａ及びスリットＳＬＴｂの間の領域に配置される。引出部ＨＰｏのスリットＳＬＴｂよりも下側の構成は、例えば、スリットＳＬＴｂを対称軸として、引出部ＨＰｏのスリットＳＬＴｂよりも上側の構成を反転させた構成と同様である。また、引出部ＨＰｅの構成は、例えば、引出部ＨＰｏの構成をＸ方向に反転させた構成と同様である。
（メモリセルアレイ１０の引出領域ＨＡにおける断面構造）
図２１及び図２２は、第３実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の引出領域ＨＡにおける断面構造の一例を示している。また、図２１は、図２０のＸＸＩ－ＸＸＩ線に沿った断面を表示している。図２２は、図２０のＸＸＩＩ－ＸＸＩＩ線に沿った断面を表示している。
図２１に示すように、第３実施形態におけるメモリセルアレイ１０では、ワード線ＷＬのテラス部分が、Ｙ方向に１段の段差を形成している。具体的には、ブロックＢＬＫ４（ＢＬＫｅ）のワード線ＷＬ４及びＷＬ５のそれぞれのテラス部分が隣り合っている。ブロックＢＬＫ５（ＢＬＫｏ）のワード線ＷＬ４及びＷＬ５のそれぞれのテラス部分が隣り合っている。また、ブロックＢＬＫ４のワード線ＷＬ４のテラス部分と、ブロックＢＬＫ５のワード線ＷＬ４のテラス部分とが、スリットＳＬＴｂを介して隣り合っている。
コンタクト領域ＣＣＴ２内でブロックＢＬＫ４（ＢＬＫｅ）と隣接するスリットＳＬＴａ及びＳＬＴｂに挟まれた領域において、ワード線ＷＬ４に接続されたコンタクトＣＣと、ワード線ＷＬ５に接続されたコンタクトＣＣとが、Ｙ方向に並んでいる。同様に、コンタクト領域ＣＣＴ２内でブロックＢＬＫ５（ＢＬＫｏ）と隣接するスリットＳＬＴｃ及びＳＬＴｂに挟まれた領域において、ワード線ＷＬ４に接続されたコンタクトＣＣと、ワード線ＷＬ５に接続されたコンタクトＣＣとが、Ｙ方向に並んでいる。そして、各コンタクトＣＣの上に、１個の導電体層２６が設けられる。これにより、各導電体層２３と、関連付けられた導電体層２６との間が、コンタクトＣＣを介して電気的に接続される。
図２２に示すように、第３実施形態におけるメモリセルアレイ１０では、ワード線ＷＬのテラス部分が、Ｘ方向に２段の段差を形成している。具体的には、ワード線ＷＬ２のテラス部分と、ワード線ＷＬ０のテラス部分とが、コンタクト領域Ｃ３Ｔ１を介して隣り合っている。ワード線ＷＬ４のテラス部分と、ワード線ＷＬ２のテラス部分とが、コンタクト領域ＣＣＴ２内で隣り合っている。ワード線ＷＬ６のテラス部分と、ワード線ＷＬ４のテラス部分とが、コンタクト領域Ｃ３Ｔ２を介して隣り合っている。
各導電体層２６は、隣り合うコンタクト領域ＣＣＴ及びＣ３Ｔで、コンタクトＣＣ及びＣ３の間を接続している。コンタクトＣ３は、コンタクト領域Ｃ３Ｔ１又はＣ３Ｔ２で、関連付けられた導電体層２６及び２７の間を接続している。コンタクトＣ３と、ワード線ＷＬ等の積層配線との間は、絶縁されている。例えば、コンタクト領域Ｃ３Ｔ１及びＣ３Ｔ２では、導電体層２１が絶縁体層ＩＮＳに置き換えられている。尚、絶縁体層ＩＮＳは、少なくともコンタクトＣ３が貫通する部分に設けられていれば良い。そして、各導電体層２３は、コンタクト領域Ｃ３Ｔに配置されたコンタクトＣ３を介して、トランジスタＴＲ（図示せず）に接続された導電体層２７に接続される。
以上のように、各ブロックＢＬＫのワード線ＷＬが、当該ブロックＢＬＫと隣接するスリットＳＬＴによって区切られた領域に配置されたコンタクトＣＣ及びＣ３と導電体層２６とを介して、ロウデコーダモジュール１５内のトランジスタＴＲと電気的に接続される。尚、本例では、第１実施形態と同様に、コンタクトＣＣ及びＣ３の組が、導電体層２６よりも上層の配線を介さずに接続されている。このように、コンタクトＣＣ及びＣ３の間の接続には、１つの配線層のみが使用されることが好ましい。第３実施形態に係る半導体記憶装置１のその他の構成は、第２実施形態と同様である。
［３－２］第３実施形態の効果
以上で説明されたように、第３実施形態に係る半導体記憶装置１は、引出領域ＨＡにおいて、ブロックＢＬＫ毎に複数列の階段構造を有している。また、第３実施形態では、複数列の階段構造を形成する領域を確保するために、スリットＳＬＴａ及びＳＬＴｃが、第２実施形態と同様のクランク形状を有している。
これにより、第３実施形態に係る半導体記憶装置１は、引出部ＨＰに設けられた階段構造のＸ方向における幅を、第１実施形態よりも短くすることが出来る。その結果、第３実施形態に係る半導体記憶装置１は、第１実施形態よりも引出領域ＨＡの面積を抑制することが出来、半導体記憶装置１のチップ面積を縮小することが出来る。
尚、第３実施形態では、各ブロックＢＬＫに対応する領域において、積層配線が２列の階段状に設けられた場合について例示したが、これに限定されない。積層配線は、３列以上の階段状に設けられても良い。このような場合においても、Ｘ方向に並んだ複数のコンタクト領域ＣＣＴに適宜コンタクト領域Ｃ３Ｔが挿入されることによって、第３実施形態と同様に、コンタクトＣＣ及びＣ３の間が導電体層２６によって接続され得る。
［４］第４実施形態
第４実施形態に係る半導体記憶装置１は、第２実施形態に係る半導体記憶装置１に対して、引出部ＨＰにスリットＳＴＳが追加された構成を備える。以下に、第４実施形態に係る半導体記憶装置１について、第２実施形態と異なる点を説明する。
［４－１］半導体記憶装置１の構造
（メモリセルアレイ１０の引出領域ＨＡにおける平面レイアウト）
図２３は、第４実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の引出領域ＨＡにおける詳細な平面レイアウトの一例を示し、第２実施形態で説明された図１６と同様の領域を表示している。
図２３に示すように、第４実施形態におけるメモリセルアレイ１０は、第２実施形態で説明されたメモリセルアレイ１０の引出領域ＨＡに複数のスリットＳＴＳが追加された構成を有している。具体的には、各引出部ＨＰが、複数のスリットＳＴＳを含んでいる。スリットＳＴＳの構造は、例えばスリットＳＬＴと同様であり、Ｘ方向に延伸した部分を有している。スリットＳＴＳは、スリットＳＬＴａ及びＳＬＴｃの間隔が広がった領域において、複数のコンタクトＣＣから離れて適宜配置される。
本例では、Ｘ方向に並んだ２本のスリットＳＴＳが、引出部ＨＰｏのスリットＳＬＴｂよりも上側の領域と、引出部ＨＰｏのスリットＳＬＴｂよりも下側の領域とのそれぞれに設けられている。同様に、Ｘ方向に並んだ２本のスリットＳＴＳが、引出部ＨＰｅのスリットＳＬＴｄよりも上側の領域と、引出部ＨＰｅのスリットＳＬＴｄよりも下側の領域とのそれぞれに設けられている。スリットＳＴＳの幅は、リプレース処理の時間を短くするために、スリットＳＬＴの幅以下に設計されることが好ましい。
（メモリセルアレイ１０の引出領域ＨＡにおける断面構造）
図２４は、第４実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の引出領域ＨＡにおける断面構造の一例を示し、図２３のＸＸＩＶ－ＸＸＩＶ線に沿った断面を表示している。
図２４に示すように、第４実施形態におけるメモリセルアレイ１０の引出領域ＨＡにおける断面構造は、第２実施形態で説明された図１８に対してスリットＳＴＳが追加された構造を有する。スリットＳＴＳの高さは、スリットＳＬＴと略等しく、スリットＳＴＳの構造は、例えばスリットＳＬＴと同様である。尚、スリットＳＴＳの幅に依っては、スリットＳＬＴ内にコンタクトＬＩが形成されない場合もある。また、スリットＳＴＳは、導電体層２１と接触していても良いし、接触していなくても良い。スリットＳＴＳの底部に、絶縁体層ＩＮＳが設けられていても良い。第４実施形態に係る半導体記憶装置１のその他の構成は、第２実施形態と同様である。
［４－２］第４実施形態の効果
以上で説明された第４実施形態に係る半導体記憶装置１に依れば、半導体記憶装置１の製造コストを下げることが出来る。以下に、第４実施形態に係る半導体記憶装置１における効果の詳細について、比較例を用いて説明する。
図２５は、第４実施形態の比較例におけるリプレース処理の進行過程の概要を示している。第４実施形態の比較例における複数のスリットＳＬＴ及び引出部ＨＰの配置は、第２実施形態と同様である。リプレース処理では、複数の犠牲部材が積層された後に、図２５に示すように当該複数の犠牲部材を分断するスリットＳＬＴａ、ＳＬＴｂ、ＳＬＴｃ及びＳＬＴｄが形成される。そして、スリットＳＬＴａ、ＳＬＴｂ、ＳＬＴｃ及びＳＬＴｄを介したウェットエッチングによって、積層された複数の犠牲部材が選択的に除去される。
リプレース処理におけるウェットエッチングの処理時間は、犠牲部材を含む積層体を挟むスリットＳＬＴの間隔に基づいて設定される。具体的には、スリットＳＬＴａ及びＳＬＴｃが引出領域ＨＡ内でクランク形状を有する場合には、例えば隣り合うスリットＳＬＴａ及びＳＬＴｂの間隔と、隣り合うスリットＳＬＴｂ及びＳＬＴｃの間隔とのそれぞれが局所的に長くなる。ウェットエッチングの処理時間は、隣り合うスリットＳＬＴの間隔が長くなるほど、スリットＳＬＴから遠い部分の犠牲部材を除去するまでにの時間が長くなる。このため、第４実施形態の比較例では、ウェットエッチングの処理時間は、局所的に長くなった引出領域ＨＡ内のスリットＳＬＴの間隔に基づいて設定される。
これに対して、第４実施形態に係る半導体記憶装置１は、引出領域ＨＡに複数のスリットＳＴＳを備えている。図２６は、第４実施形態におけるリプレース処理の進行過程の概要を示し、図２５と同様の領域を表示している。図２６に示すように、第４実施形態に係る半導体記憶装置１では、引出領域ＨＡにおいて、隣り合うスリットＳＬＴの間隔が広くなっている部分に、スリットＳＴＳが配置されている。
ウェットエッチング時において、積層された複数の犠牲部材は、スリットＳＬＴを介して除去されるのに加えて、さらにスリットＳＴＳを介して除去される。つまり、スリットＳＴＳは、ウェットエッチング時における、隣り合うスリットＳＬＴの間隔が広くなった部分の犠牲部材の除去を進行させることが出来る。言い換えると、スリットＳＴＳは、犠牲部材をワード線ＷＬにリプレースするための距離を短くすることが出来る。
その結果、第４実施形態に係る半導体記憶装置１は、リプレース処理に伴うウェットエッチングの処理時間を、第２実施形態よりも短くすることが出来る。すなわち、第４実施形態に係る半導体記憶装置１は、リプレース処理に関するスループットを向上させることが出来るため、半導体記憶装置１の製造コストを下げることが出来る。
［４－３］第４実施形態の変形例
第４実施形態で説明されたスリットＳＴＳは、第３実施形態に係る半導体記憶装置１に追加されても良い。図２７は、第４実施形態の変形例に係る半導体記憶装置１が備えるメモリセルアレイ１０の引出領域ＨＡにおける詳細な平面レイアウトの一例を示している。
図２７に示すように、第４実施形態の変形例におけるメモリセルアレイ１０は、第３実施形態で説明されたメモリセルアレイ１０の引出領域ＨＡに複数のスリットＳＴＳが追加された構成を有している。第４実施形態の変形例におけるスリットＳＴＳは、引出部ＨＰ内で隣り合うコンタクト領域Ｃ３Ｔに挟まれたコンタクト領域ＣＣＴを分断しないように配置される。第４実施形態の変形例に係る半導体記憶装置１のその他の構成は、第３実施形態と同様である。これにより、第４実施形態の変形例に係る半導体記憶装置１は、第３実施形態と第４実施形態とを組み合わせた効果を得ることが出来る。
［５］第５実施形態
第５実施形態に係る半導体記憶装置１は、第１実施形態に係る半導体記憶装置１に対して、引出部ＨＰと交差するスリットＳＬＴの形状が異なる構成を備える。以下に、第５実施形態に係る半導体記憶装置１について、第１～第４実施形態と異なる点を説明する。
［５－１］半導体記憶装置１の構造
（メモリセルアレイ１０の引出領域ＨＡにおける平面レイアウト）
図２８は、第５実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の引出領域ＨＡにおける平面レイアウトの一例を示し、第１実施形態で説明された図４と同様の領域を表示している。
図２８に示すように、第５実施形態におけるメモリセルアレイ１０は、第１実施形態で説明されたメモリセルアレイ１０の引出領域ＨＡで、コンタクト領域Ｃ３Ｔと交差するスリットＳＬＴが分断された構成を有している。具体的には、引出部ＨＰｏと交差するスリットＳＬＴｂが、引出部ＨＰｏ内のコンタクト領域Ｃ３Ｔで分断されている。同様に、引出部ＨＰｅと交差するスリットＳＬＴｄが、引出部ＨＰｅ内のコンタクト領域Ｃ３Ｔで分断されている。第５実施形態におけるスリットＳＬＴｂ及びＳＬＴｄのそれぞれは、少なくとも隣り合うブロックＢＬＫの積層配線を分離及び絶縁させていれば良い。
（メモリセルアレイ１０の引出領域ＨＡにおける断面構造）
図２９は、第５実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の引出領域ＨＡにおける断面構造の一例を示し、図２８のＸＸＩＸ－ＸＸＩＸ線に沿った断面を表示している。具体的には、図２９は、４つのブロックＢＬＫ１～ＢＬＫ４を含み且つＹ方向に沿った断面を表示している。
図２９に示すように、第５実施形態におけるメモリセルアレイ１０のコンタクト領域Ｃ３Ｔでは、スリットＳＬＴｄが省略されている。同様に、図示が省略されたコンタクト領域Ｃ３Ｔでは、スリットＳＬＴｂが省略されている。そして、コンタクト領域Ｃ３Ｔは、スリットＳＬＴｂ及びＳＬＴｄのそれぞれが省略された部分を含めて、絶縁体が埋め込まれた構造を有している。このため、第５実施形態では、絶縁体層及び導電体層の積層構造が、スリットＳＬＴｂ及びＳＬＴｄのそれぞれが省略された部分に設けられない。第５実施形態に係る半導体記憶装置１のその他の構成は、第１実施形態と同様である。
［５－２］第５実施形態の効果
以上で説明された第５実施形態に係る半導体記憶装置１に依れば、半導体記憶装置１の歩留まりを向上させることが出来る。以下に、第５実施形態に係る半導体記憶装置１における効果の詳細について、比較例を用いて説明する。
図３０は、第５実施形態の比較例におけるリプレース処理の進行過程の一例を示し、図２９と対応する領域の断面を表示している。図３０の上側は、リプレース処理において、複数のスリットＳＬＴが形成された後に、複数のスリットＳＬＴを介して犠牲部材ＳＭが除去された状態に対応している。その後、図３０の下側に示すように、例えばＣＶＤ（Chemical Vapor Deposition）等によって導電体が形成されると、犠牲部材ＳＭが除去された空間が導電体によって埋め込まれる。
このとき、コンタクト領域Ｃ３Ｔと重なったスリットＳＬＴｂ及びＳＬＴｄの部分では、積層体の対称性が乱れた状態になっている。具体的には、スリットＳＬＴｄ及びＳＬＴｃの間の構造体では、スリットＳＬＴｃ側で犠牲部材ＳＭが除去された領域に導電体が充填される。一方で、スリットＳＬＴｄ側では、スリットＳＬＴｄの側面に導電体が形成される。同様に、スリットＳＬＴｄ及びＳＬＴａの間の構造体では、スリットＳＬＴａ側で犠牲部材ＳＭが除去された領域に導電体が充填される。一方で、スリットＳＬＴｄ側では、スリットＳＬＴｄの側面に導電体が形成される。
このように、２つのスリットＳＬＴによって挟まれた構造体では、スリットＳＬＴと接する一方の面と他方の面との間で、形成される導電体の非対称性が生じ得る。このような非対称性は、例えば金属の形成に伴う構造体の収縮の影響等によって、図示された矢印の方向に、積層体の傾斜を生じさせ得る。積層体の傾斜は、積層配線の形成に高いアスペクト比の加工が行われる場合に、不良の発生の原因になり得る。
これに対して、第５実施形態に係る半導体記憶装置１は、スリットＳＬＴのコンタクト領域Ｃ３Ｔと重なる部分が省略された構造を有している。図３１は、第５実施形態におけるリプレース処理の進行過程の一例を示し、図３０と同様の状況を表示している。図３１の上側に示すように、第５実施形態では、コンタクト領域Ｃ３Ｔと重なるスリットＳＬＴｄが省略されている。その後、図３１の下側に示すように、例えばＣＶＤ等によって導電体が形成されると、犠牲部材ＳＭが除去された空間が導電体によって埋め込まれる。
第５実施形態に係る半導体記憶装置１では、スリットＳＬＴｄが省略されることによって、構造体の非対称性が解消されている。具体的には、スリットＳＬＴｃ及びＳＬＴａの間の構造体では、スリットＳＬＴｃ側とスリットＳＬＴａ側との両方で犠牲部材ＳＭが除去された領域に導電体が充填される。また、スリットＳＬＴｃ及びＳＬＴａの間の構造体のアスペクト比が、第５実施形態の比較例よりも低くなる。
その結果、第５実施形態に係る半導体記憶装置１は、リプレース処理において、コンタクト領域Ｃ３Ｔにおける積層体の傾斜の発生を抑制することが出来る。従って、第５実施形態に係る半導体記憶装置１は、リプレース処理に伴う不良の発生を抑制することが出来、半導体記憶装置１の歩留まりを向上させることが出来る。
また、第５実施形態に係る半導体記憶装置１では、スリットＳＬＴｂ及びＳＬＴｄが省略された部分に、コンタクトＣ３が配置されても良い。これにより、第５実施形態に係る半導体記憶装置１は、コンタクト領域Ｃ３ＴにおけるコンタクトＣ３のレイアウトの自由度を向上させることが出来、半導体記憶装置１の設計難易度を抑制することが出来る。
［５－３］第５実施形態の変形例
第５実施形態に係る半導体記憶装置１は、種々の変形が可能である。以下に、第５実施形態の第１変形例、第２変形例、第３変形例、及び第４変形例について、第５実施形態と異なる点を説明する。
（第５実施形態の第１変形例）
第５実施形態の第１変形例に係る半導体記憶装置１は、第５実施形態と第２実施形態との組み合わせに対応している。図３２は、第５実施形態の第１変形例に係る半導体記憶装置１が備えるメモリセルアレイ１０の引出領域ＨＡにおける詳細な平面レイアウトの一例を示している。
図３２に示すように、第５実施形態の第１変形例におけるメモリセルアレイ１０は、第２実施形態で説明されたメモリセルアレイ１０の引出領域ＨＡで、コンタクト領域Ｃ３Ｔに重なるスリットＳＬＴが第５実施形態と同様に分断された構成を有している。これにより、第５実施形態の第１変形例に係る半導体記憶装置１は、第２実施形態と第５実施形態とを組み合わせた効果を得ることが出来る。
尚、第２実施形態のようにスリットＳＬＴａ及びＳＬＴｃがクランク形状を有している場合、当該クランク形状に対応する領域では積層体の非対称性が大きくなる。このため、第２実施形態に係る半導体記憶装置１に第５実施形態を適用することによる効果は、第１実施形態よりも大きくなり得る。
（第５実施形態の第２変形例）
第５実施形態の第２変形例に係る半導体記憶装置１は、第５実施形態と第４実施形態との組み合わせに対応している。図３３は、第５実施形態の第２変形例に係る半導体記憶装置１が備えるメモリセルアレイ１０の引出領域ＨＡにおける詳細な平面レイアウトの一例を示している。
図３３に示すように、第５実施形態の第２変形例におけるメモリセルアレイ１０は、第４実施形態で説明されたメモリセルアレイ１０の引出領域ＨＡで、コンタクト領域Ｃ３Ｔに重なるスリットＳＬＴが分断された構成を有している。具体的には、引出部ＨＰｏと交差するスリットＳＬＴｂが、引出部ＨＰｏ内のコンタクト領域Ｃ３Ｔで分断されている。同様に、引出部ＨＰｅと交差するスリットＳＬＴｄが、引出部ＨＰｅ内のコンタクト領域Ｃ３Ｔで分断されている。第５実施形態におけるスリットＳＬＴｂ及びＳＬＴｄのそれぞれは、少なくとも隣り合うブロックＢＬＫの積層配線を分離していれば良い。これにより、第５実施形態の第２変形例に係る半導体記憶装置１は、第４実施形態と第５実施形態とを組み合わせた効果を得ることが出来る。
（第５実施形態の第３変形例）
第５実施形態の第３変形例に係る半導体記憶装置１は、第５実施形態と第３実施形態との組み合わせに対応している。図３４は、第５実施形態の第３変形例に係る半導体記憶装置１が備えるメモリセルアレイ１０の引出領域ＨＡにおける詳細な平面レイアウトの一例を示している。
図３４に示すように、第５実施形態の第３変形例におけるメモリセルアレイ１０は、第３実施形態で説明されたメモリセルアレイ１０の引出領域ＨＡで、コンタクト領域Ｃ３Ｔ１及びＣ３Ｔ２に重なるスリットＳＬＴが、第５実施形態の第１変形例と同様に分断された構成を有している。これにより、第５実施形態の第３変形例に係る半導体記憶装置１は、第３実施形態と第５実施形態とを組み合わせた効果を得ることが出来る。
（第５実施形態の第４変形例）
第５実施形態の第４変形例に係る半導体記憶装置１は、第５実施形態と第４実施形態の変形例との組み合わせに対応している。図３５は、第５実施形態の第４変形例に係る半導体記憶装置１が備えるメモリセルアレイ１０の引出領域ＨＡにおける詳細な平面レイアウトの一例を示している。
図３５に示すように、第５実施形態の第４変形例におけるメモリセルアレイ１０は、第４実施形態の変形例で説明されたメモリセルアレイ１０の引出領域ＨＡで、コンタクト領域Ｃ３Ｔ１及びＣ３Ｔ２に重なるスリットＳＬＴが分断された構成を有している。これにより、第５実施形態の第４変形例に係る半導体記憶装置１は、第４実施形態の変形例と第５実施形態とを組み合わせた効果を得ることが出来る。
［６］第６実施形態
第６実施形態に係る半導体記憶装置１は、引出部ＨＰにおいて、第１実施形態に係る半導体記憶装置１と異なる階段構造を備える。以下に、第６実施形態に係る半導体記憶装置１について、第１実施形態と異なる点を説明する。
［６－１］半導体記憶装置１の構造
（メモリセルアレイ１０の引出領域ＨＡにおける平面レイアウト）
図３６は、第６実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の引出領域ＨＡにおける平面レイアウトの一例を示し、第１実施形態で説明された図８と同様の領域を表示している。図示が省略されているが、第６実施形態における引出領域ＨＡは、第１実施形態と同様、引出部ＨＰｏに設けられた積層配線及びコンタクトと、引出部ＨＰｅに設けられた積層配線及びコンタクトとは、例えばＸ方向に対称的な構造で配置されている。つまり、引出部ＨＰｏと引出部ＨＰｅとのレイアウトは類似しているため、ここでも引出部ＨＰｏに注目して説明する。尚、本実施形態では、説明を簡潔にするために、選択ゲート線ＳＧＳに対するコンタクトの接続に関する構成の図示が省略されている。
図３６に示すように、第６実施形態におけるメモリセルアレイ１０は、第１実施形態で説明されたメモリセルアレイ１０の引出領域ＨＡで、Ｘ方向に並んだ複数のワード線ＷＬのテラス部分の配置が異なった構成を有している。具体的には、ワード線ＷＬ６、ＷＬ７、ＷＬ５、ＷＬ４、ＷＬ２、ＷＬ３、ＷＬ１及びＷＬ０のそれぞれのテラス部分が、この順番に、コンタクト領域ＣＣＴからコンタクト領域Ｃ３Ｔに向かう方向に並んでいる。
また、図３６は、上述した階段構造の形成に使用されるマスクの領域を示している。具体的には、２本の実線の矩形によって囲まれた領域が、第１のマスク（１ｓｔＭａｓｋ）の開口部分に対応している。１ｓｔＭａｓｋの開口部分は、ワード線ＷＬ４及びＷＬ５のテラス部分を含む矩形領域と、ワード線ＷＬ０及びＷＬ１のテラス部分とコンタクト領域Ｃ３Ｔを含む矩形領域とを含んでいる。１本の実線の矩形によって囲まれた領域が、第２のマスク（２ｎｄＭａｓｋ）の開口部分に対応している。２ｎｄＭａｓｋの開口部分は、ワード線ＷＬ６のテラス部分を含む矩形領域と、ワード線ＷＬ２及びＷＬ４のテラス部分を含む矩形領域と、ワード線ＷＬ０のテラス部分とコンタクト領域Ｃ３Ｔを含む矩形領域とを含んでいる。４本の実線の矩形によって囲まれた領域が、第３のマスク（３ｒｄＭａｓｋ）の開口部分に対応している。３ｒｄＭａｓｋの開口部分は、ワード線ＷＬ０～ＷＬ３のテラス部分とコンタクト領域Ｃ３Ｔを含む矩形領域を含んでいる。そして、コンタクト領域Ｃ３Ｔが、第４のマスク（４ｔｈＭａｓｋ）の開口部分に対応している。
（メモリセルアレイ１０の引出領域ＨＡにおける断面構造）
図３７は、図３６のＸＸＸＶＩＩ－ＸＸＸＶＩＩ線に沿った断面図であり、第６実施形態に係る半導体記憶装置１の備えるメモリセルアレイ１０の引出領域ＨＡにおける断面構造の一例を示し、第１実施形態で説明された図１０と同様の領域を表示している。
図３７に示すように、第６実施形態におけるメモリセルアレイ１０の引出領域ＨＡにおける断面構造は、第１実施形態に対して、ワード線ＷＬの階段構造が異なっている。ワード線ＷＬ７のテラス部分と、ワード線ＷＬ３のテラス部分とのそれぞれは、当該断面において不連続に設けられている。しかしながら、図３６に示すように、ワード線ＷＬ７のテラス部分と、ワード線ＷＬ３のテラス部分とのそれぞれは、隣り合うスリットＳＬＴの間で連続的に設けられた部分を有している。このため、ロウデコーダモジュール１５は、ワード線ＷＬ７のテラス部分に接続されたコンタクトＣＣを介してワード線ＷＬ７に電圧を印加することが出来、ワード線ＷＬ３のテラス部分に接続されたコンタクトＣＣを介してワード線ＷＬ３に電圧を印加することが出来る。第６実施形態に係る半導体記憶装置１のその他の構成は、第１実施形態と同様である。
［６－２］半導体記憶装置１の製造方法
以下に、図３８～図４２を用いて、第６実施形態に係る半導体記憶装置１の備えるメモリセルアレイ１０の引出領域ＨＡにおける階段構造の形成方法の一例について説明する。図３８～図４２のそれぞれは、第６実施形態に係る半導体記憶装置１の製造途中のメモリセルアレイ１０の断面構造の一例を示し、図３７と同様の領域を表示している。以下の図面で図示されるマスクは、エッチングの加工領域を補助的に示している。階段加工で使用されるエッチングは、異方性を有し、例えばＲＩＥ（Reactive Ion Etching）である。
まず、図３８に示すように、犠牲部材４１が積層され、メモリピラーＭＰが形成される。簡潔に述べると、犠牲部材４１が積層される前に、ソース線ＳＬに対応する導電体層２１の一部が除去され、絶縁体層ＩＮＳが形成される。そして、導電体層２１の上に、絶縁体層４０及び犠牲部材４１が交互に設けられる。設けられる犠牲部材４１の層数は、例えば、選択ゲート線ＳＧＳ及びＳＧＤ並びにワード線ＷＬの合計の層数に対応し、ワード線ＷＬは、情報記憶としては用いないダミーワード線層を含んでいても良い。そして、複数の絶縁体層４０及び複数の犠牲部材４１を貫通するメモリホールが形成され、当該メモリホール内にメモリピラーＭＰが形成される。それから、例えば、最上層の絶縁体層４０の上に、保護膜４２が設けられる。その後、図示が省略されているが、まず最上層の犠牲部材４１が、選択ゲート線ＳＧＤの形状に合わせて加工される。
次に、図３９に示すように、第１のマスク（１ｓｔＭａｓｋ）を用いたエッチングによって、絶縁体層４０及び犠牲部材４１の組の２組分が除去される（２段加工）。次に、図４０に示すように、第２のマスク（２ｎｄＭａｓｋ）を用いたエッチングによって、絶縁体層４０及び犠牲部材４１の組の１組分が除去される（１段加工）。次に、図４１に示すように、第３のマスク（３ｒｄＭａｓｋ）を用いたエッチングによって、絶縁体層４０及び犠牲部材４１の組の４組分が除去される（４段加工）。これにより、図３６に示されたような、８本のワード線ＷＬにそれぞれ対応する８個のテラス部分が形成される。
次に、図４２に示すように、第４のマスク（４ｔｈＭａｓｋ）を用いたエッチングによって、例えば絶縁体層４０及び犠牲部材４１の組の２組分が除去される。これにより、コンタクト領域Ｃ３Ｔに対応する部分の犠牲部材４１が除去される。言い換えると、コンタクト領域Ｃ３Ｔにおいて、絶縁体層ＩＮＳの上方の犠牲部材４１が除去された構造が形成される。
その後、メモリセルアレイ１０の階段構造による段差が、絶縁体によって埋め込まれ、ウエハ上に形成された構造体の上面の平坦化が実行される。そして、積層された犠牲部材４１を分断するスリットＳＬＴが形成され、当該スリットＳＬＴを用いたリプレース処理が実行される。簡潔に述べると、スリットＳＬＴを介して犠牲部材４１が選択的に除去され、犠牲部材４１が除去された空間に導電体が形成される。その結果、図３７に示されたような、積層配線の階段構造が形成される。
［６－３］第６実施形態の効果
第６実施形態の効果について、第１実施形態と比較して説明する。第１実施形態に係る半導体記憶装置１では、例えば８種類のテラス部分の形成に個別のマスクが用意されて、合計で８種類のマスクが使用される。このため、第１実施形態に係る半導体記憶装置１では、階段構造の形成に、テラス部分の形成に使用される８つのマスクと、コンタクト領域Ｃ３Ｔの形成に使用される１つのマスクとを併せて、少なくとも９つのマスクが使用される。
一方で、第６実施形態に係る半導体記憶装置１の製造方法は、５つのマスクを用いて、８種類のテラス部分と、コンタクト領域Ｃ３Ｔとを形成している。このように、第６実施形態に係る半導体記憶装置１の製造方法は、第１実施形態よりも、階段構造の形成に用いるマスクの数を減らすことが出来る。マスクの数を減らすことは、マスクの作製に係るコストを削減することが出来、さらに、半導体記憶装置１の製造工程を削減することが出来る。従って、第６実施形態に係る半導体記憶装置１は、第１実施形態よりも製造コストを抑制することが出来る。
［６－４］第６実施形態の変形例
第６実施形態に係る半導体記憶装置１は、種々の変形が可能である。例えば、第６実施形態に係る半導体記憶装置１の備えるメモリセルアレイ１０の引出領域ＨＡにおいて、複数列の階段構造が形成されても良い。図４３は、第６実施形態の変形例に係る半導体記憶装置１が備えるメモリセルアレイ１０の引出領域ＨＡにおける平面レイアウトの一例を示し、第６実施形態で説明された図３６と同様の領域を表示している。尚、ここでも、引出部ＨＰｏに設けられた積層配線及びコンタクトと、引出部ＨＰｅに設けられた積層配線及びコンタクトとは、例えばＸ方向に対称的な構造で配置されているものとし、以下引出部ＨＰｏに注目して説明する。
図４３に示すように、ブロックＢＬＫ０（ＢＬＫｅ）に対応するワード線ＷＬ０、ＷＬ２、ＷＬ４及びＷＬ６のそれぞれのテラス部分は、Ｘ方向に並んでいる。これらよりも紙面の上側において、ブロックＢＬＫ０（ＢＬＫｅ）に対応するワード線ＷＬ１、ＷＬ３、ＷＬ５及びＷＬ７のそれぞれのテラス部分は、Ｘ方向に並んでいる。言い換えると、引出部ＨＰｏのスリットＳＬＴｂよりも紙面の上側の領域では、積層配線の２列の階段構造が設けられている。そして、引出部ＨＰｏのスリットＳＬＴｂよりも紙面の下側、すなわちブロックＢＬＫｏの構成は、例えば、スリットＳＬＴｂを対称軸として、引出部ＨＰｏのスリットＳＬＴｂよりも紙面の上側の構成を反転させた構成と同様である。
また、図４３は、上述した階段構造の形成に使用されるマスクの領域を示している。具体的には、第１のマスク（１ｓｔＭａｓｋ）の開口部分は、スリットＳＬＴｂを介して隣り合うブロックＢＬＫのワード線ＷＬ０、ＷＬ２、ＷＬ４及びＷＬ６のテラス部分を含む矩形領域と、コンタクト領域Ｃ３Ｔを含む矩形領域とを含んでいる。第２のマスク（２ｎｄＭａｓｋ）の開口部分は、スリットＳＬＴｂを介して隣り合うブロックＢＬＫのワード線ＷＬ０～ＷＬ５のテラス部分を含む矩形領域と、コンタクト領域Ｃ３Ｔを含む矩形領域とを含んでいる。第３のマスク（３ｒｄＭａｓｋ）の開口部分は、スリットＳＬＴｂを介して隣り合うブロックＢＬＫのワード線ＷＬ０～ＷＬ３のテラス部分を含む矩形領域と、コンタクト領域Ｃ３Ｔを含む矩形領域とを含んでいる。第４のマスク（４ｔｈＭａｓｋ）の開口部分は、スリットＳＬＴｂを介して隣り合うブロックＢＬＫのワード線ＷＬ０及びＷＬ１のテラス部分を含む矩形領域と、コンタクト領域Ｃ３Ｔを含む矩形領域とを含んでいる。そして、コンタクト領域Ｃ３Ｔが、第５のマスク（５ｔｈＭａｓｋ）の開口部分に対応している。
以上のように、第６実施形態の変形例に係る半導体記憶装置１の製造方法は、上述した５つのマスクを用いて第６実施形態と同様の階段加工を実行することによって、ブロックＢＬＫ毎に２列の階段構造を形成することが出来る。このように、引出領域ＨＡには、複数列の階段構造が、マスクの開口部分の配置に応じて形成されても良い。複数列の階段構造が形成される場合においても、第６実施形態のように、使用するマスクの数及び製造工程が削減され得、製造コストが抑制され得る。そして、引出領域ＨＡに複数列の階段構造が形成される場合には、コンタクト領域ＣＣＴのＸ方向の幅が抑制され得る。
尚、引出領域ＨＡに形成される階段構造は、以上で説明された構造に限定されない。例えば、形成される階段の列数や、テラス部分の配置は、自由に設計され得る。第６実施形態は、第５実施形態と組み合わされても良い。例えば、図３６や図４３に示されたスリットＳＬＴｂが、コンタクト領域Ｃ３Ｔと交差する部分で分断されていても良い。この場合、半導体記憶装置１は、第５実施形態と第６実施形態とを組み合わせた効果を得ることが出来る。
［７］その他
上記実施形態において、コンタクトＣＣと導電体層２６との間と、コンタクトＣ３と導電体層２６との間のそれぞれには、その他のコンタクトが設けられても良い。言い換えると、例えば導電体層２３と導電体層２６との間と、導電体層２６と導電体層２７との間とのそれぞれは、Ｚ方向に連結された複数のコンタクトによって接続されても良い。Ｚ方向に複数のコンタクトが連結される場合には、連結部分に導電体層が挿入されても良い。
上記実施形態で説明に使用した図面では、メモリピラーＭＰがＺ方向において同一径を有している場合を例示したが、これに限定されない。例えば、メモリピラーＭＰは、テーパー形状又は逆テーパー形状を有していても良いし、中間部分が膨らんだ形状（ボーイング形状）を有していても良い。同様に、スリットＳＬＴ、ＳＨＥ及びＳＴＳのそれぞれがテーパー形状又は逆テーパー形状を有していても良いし、ボーイング形状を有していても良い。また、実施形態では、メモリピラーＭＰ、並びにコンタクトＣＣ及びＣ３のそれぞれの断面構造が円形である場合について例示したが、これらの断面構造は楕円形であっても良く、任意の形状に設計され得る。
上記実施形態において、スリットＳＬＴ、ＳＨＥ及びＳＴＳのそれぞれの内部は、複数種類の絶縁体により構成されても良い。この場合、例えば、ソース線ＳＬ（導電体層２１）に対するコンタクトが引出領域ＨＡに設けられる。本明細書において、スリットＳＬＴ及びＳＴＳの位置は、例えばコンタクトＬＩの位置に基づいて特定される。また、スリットＳＬＴ及びＳＴＳが絶縁体で構成される場合には、スリットＳＬＴ及びＳＴＳの位置は、スリットＳＬＴ及びＳＴＳ内のシームや、リプレース処理時にスリットＳＬＴ及びＳＴＳに残存した材料によって特定されても良い。
上記実施形態では、メモリセルアレイ１０が１つの引出領域ＨＡを有する場合について例示したが、これに限定されない。メモリセルアレイ１０には、少なくとも１つの引出領域ＨＡが設けられていれば良く、複数の引出領域ＨＡが設けられても良い。引出領域ＨＡは、メモリ領域ＭＡを分断するように配置されても良いし、端部のメモリ領域ＭＡと隣り合うように配置されても良い。１つの引出領域ＨＡのみが設けられる場合には、引出領域ＨＡは、第１実施形態のようにメモリ領域ＭＡの中間部分に挿入されることが好ましい。これにより、半導体記憶装置１は、ワード線ＷＬの配線抵抗に基づいて発生し得る、ワード線ＷＬの端部における電圧変化の遅延を抑制することが出来る。
上記実施形態において、引出部ＨＰｏと、引出部ＨＰｅとは、例えばＸ方向に対称的な構造に設けられることが好ましい。この理由は、対称構造とした方が、非対称構造とするよりも、引出領域ＨＡに設けられた各回路のレイアウトやプロセスが容易になるからである。例えば、第１実施形態に係る半導体記憶装置１は、引出部ＨＰｏ及びＨＰｅを対称構造にすることによって、階段領域（コンタクト領域ＣＣＴ）と貫通領域（コンタクト領域Ｃ３Ｔ）とを近接させることが出来、メモリセルアレイ１０の上層の配線のレイアウトを容易にすることが出来る。第２実施形態又は第３実施形態に係る半導体記憶装置１は、メモリセルアレイ１０の下層の配線と上層の配線との間を同一の引出領域ＨＡ内のコンタクト領域Ｃ３Ｔの貫通コンタクトを用いて接続する。このため、下層の論理回路でのレイアウトやプロセスを考慮すると、引出部ＨＰｏ及びＨＰｅが対称構造を有することが好ましい。この効果は、引出領域ＨＡの配置に依らない。同様の効果は、例えば、引出領域ＨＡがメモリセルアレイ１０の端部に配置された場合においても得られる。
第３実施形態では、引出部ＨＰにおいてワード線ＷＬ０～ＷＬ７が２列の階段状に設けられる場合について例示したが、これに限定されない。引出部ＨＰには、Ｙ方向に３列以上の階段が形成されても良い。積層されたワード線ＷＬにおいてＸ方向及びＹ方向に形成される段差の数は、任意の数に設計され得る。また、第３実施形態における引出部ＨＰには、３つ以上のコンタクト領域Ｃ３Ｔが設けられても良い。３つのコンタクト領域Ｃ３Ｔが設けられる場合、引出部ＨＰには、４つのコンタクト領域ＣＣＴが設けられる。
本明細書において“接続”は、電気的に接続されている事を示し、例えば間に別の素子を介することを除外しない。“電気的に接続される”は、電気的に接続されたものと同様に動作することが可能であれば、絶縁体を介していても良い。“柱状”は、半導体記憶装置１の製造工程において形成されたホール内に設けられた構造体であることを示している。“同じ層構造”は、少なくとも層が形成された順番が同じであれば良い。
本明細書において“領域”は、半導体基板２０によって含まれる構成と見なされても良い。例えば、半導体基板２０がメモリ領域ＭＡ１及びＭＡ２、引出領域ＨＡを含むと規定された場合、メモリ領域ＭＡ１及びＭＡ２、並びに引出領域ＨＡは、半導体基板２０の上方の異なる領域にそれぞれ関連付けられる。“高さ”は、例えば計測対象の構成と半導体基板２０とのＺ方向の間隔に対応している。尚、“高さ”の基準としては、半導体基板２０以外の構成が使用されても良い。“Ｘ方向に並んで配置される”は、Ｘ方向に並んだ構成が、Ｙ方向にずれて配置される場合も含む。つまり、“Ｘ方向に並んで配置される”は、少なくともＸ方向に沿って配置されていれば良く、ジグザグに配置されていても良い。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…半導体記憶装置、２…メモリコントローラ、１０…メモリセルアレイ、１１…コマンドレジスタ、１２…アドレスレジスタ、１３…シーケンサ、１４…ドライバモジュール、１５…ロウデコーダモジュール、１６…センスアンプモジュール、２０…半導体基板、２１～２７…導電体層、３０…コア部材、３１…半導体層、３２…積層膜、３３…トンネル絶縁膜、３４…絶縁膜、３５…ブロック絶縁膜、４０…絶縁体層、４１…犠牲部材、４２…保護膜、ＳＬＴ，ＳＨＥ，ＳＴＳ…スリット、ＣＣＴ，Ｃ３Ｔ…コンタクト領域、ＨＡ…引出領域、ＢＬＫ…ブロック、ＳＵ…ストリングユニット、ＢＬ…ビット線、ＷＬ…ワード線、ＳＬ…ソース線、ＳＧＳ，ＳＧＤ…選択ゲート線、ＭＴ…メモリセルトランジスタ、ＳＴ１，ＳＴ２…選択トランジスタ

Claims (5)

  1. 第１方向に並んで配置された第１領域及び第２領域と、各々が前記第１方向に延伸し且つ前記第１方向と交差する第２方向に並んで配置された複数のブロック領域とを含む基板と、
    各々が前記第１方向に延伸して設けられ、前記複数のブロック領域のそれぞれの境界部分に配置された複数の絶縁部材と、
    前記第１方向及び前記第２方向のそれぞれと交差する第３方向に並び且つ互いに離れて設けられ、前記複数の絶縁部材によって分断され、前記第２領域と前記複数のブロック領域とが重なる領域毎にそれぞれ上層の第１導電体層と重ならないように設けられた複数のテラス部分を有する複数の第１導電体層と、
    前記第１領域と前記複数のブロック領域とが重なる領域毎に、前記複数の第１導電体層を貫通して設けられた複数の第１ピラーと、
    前記複数のブロック領域毎に、前記複数のテラス部分の上にそれぞれ設けられた複数の第１コンタクトと、
    前記複数のブロック領域毎に、前記複数の第１導電体層の上方で、前記複数の第１コンタクトにそれぞれ接続された複数の第２導電体層と、
    前記複数のブロック領域毎に、各々が前記複数の第１導電体層の上方の第１層から前記基板と前記複数の第１導電体層との間の第２層まで延伸して設けられ、前記複数の第２導電体層にそれぞれ接続された複数の第２コンタクトと、を備え、
    前記第２領域は、各々が互いに異なる２つのブロック領域の境界をまたぎつつ前記２つのブロック領域の各ブロック領域の前記第２方向における一部の領域と重なるように配置され、前記第２方向に並んだ複数のサブ領域を含み、前記複数のサブ領域の各々は、前記第１方向に並んだコンタクト領域と絶縁領域とを含み、前記コンタクト領域は、２つのブロック領域に対応する複数のテラス部分及び複数の第１コンタクトを含み、前記絶縁領域は、２つのブロック領域に対応する複数の第２コンタクトを含み、
    奇数番目のサブ領域のコンタクト領域と、偶数番目のサブ領域の絶縁領域とが前記第２方向に交互に配置され、奇数番目のサブ領域の絶縁領域と、偶数番目のサブ領域のコンタクト領域とが前記第２方向に交互に配置される、半導体記憶装置。
  2. 前記複数のブロック領域は、隣り合う第１ブロック領域及び第２ブロック領域を含み、
    前記第１ブロック領域は、前記奇数番目のサブ領域の一部を含み、
    前記第２ブロック領域は、前記偶数番目のサブ領域の一部を含み、
    前記第１ブロック領域に関連付けられたコンタクト領域に含まれた複数の第１コンタクトは、前記第２ブロック領域に関連付けられた絶縁領域に含まれた複数の第２コンタクトにそれぞれ電気的に接続され、
    前記第２ブロック領域に関連付けられたコンタクト領域に含まれた複数の第１コンタクトは、前記第１ブロック領域に関連付けられた絶縁領域に含まれた複数の第２コンタクトにそれぞれ電気的に接続される、
    請求項１に記載の半導体記憶装置。
  3. 第１方向に並んで配置された第１領域及び第２領域と、各々が前記第１方向に延伸し且つ前記第１方向と交差する第２方向に並んで配置された複数のブロック領域とを含む基板と、
    各々が前記第１方向に延伸して設けられ、前記複数のブロック領域のそれぞれの境界部分に配置された複数の絶縁部材と、
    前記第１方向及び前記第２方向のそれぞれと交差する第３方向に並び且つ互いに離れて設けられ、前記複数の絶縁部材によって分断され、前記第２領域と前記複数のブロック領域とが重なる領域毎にそれぞれ上層の第１導電体層と重ならないように設けられた複数のテラス部分を有する複数の第１導電体層と、
    前記第１領域と前記複数のブロック領域とが重なる領域毎に、前記複数の第１導電体層を貫通して設けられた複数の第１ピラーと、
    前記複数のブロック領域毎に、前記複数のテラス部分の上にそれぞれ設けられた複数の第１コンタクトと、
    前記複数のブロック領域毎に、前記複数の第１導電体層の上方で、前記複数の第１コンタクトにそれぞれ接続された複数の第２導電体層と、
    前記複数のブロック領域毎に、各々が前記複数の第１導電体層の上方の第１層から前記基板と前記複数の第１導電体層との間の第２層まで延伸して設けられ、前記複数の第２導電体層にそれぞれ接続された複数の第２コンタクトと、を備え、
    前記第２領域は、各々が互いに異なる２つのブロック領域の境界をまたぎつつ前記２つのブロック領域の各ブロック領域の前記第２方向における一部の領域と重なるように配置され、前記第２方向に並んだ複数のサブ領域を含み、前記複数のサブ領域の各々は、コンタクト領域と絶縁領域とを含み、前記コンタクト領域は、２つのブロック領域に対応する複数のテラス部分及び複数の第１コンタクトを含み、前記絶縁領域は、２つのブロック領域に対応する複数の第２コンタクトを含み、
    前記奇数番目のサブ領域の前記コンタクト領域は、前記偶数番目のサブ領域の前記コンタクト領域に対して、前記第１方向に対称的な構造を有する、半導体記憶装置。
  4. 第１方向に並んで配置された第１領域及び第２領域と、各々が前記第１方向に延伸し且つ前記第１方向と交差する第２方向に並んで配置された複数のブロック領域とを含む基板と、
    各々が前記第１方向に延伸して設けられ、前記複数のブロック領域のそれぞれの境界部分に配置された複数の絶縁部材と、
    前記第１方向及び前記第２方向のそれぞれと交差する第３方向に並び且つ互いに離れて設けられ、前記複数の絶縁部材によって分断され、前記第２領域と前記複数のブロック領域とが重なる領域毎にそれぞれ上層の第１導電体層と重ならないように設けられた複数のテラス部分を有する複数の第１導電体層と、
    前記第１領域と前記複数のブロック領域とが重なる領域毎に、前記複数の第１導電体層を貫通して設けられた複数の第１ピラーと、
    前記複数のブロック領域毎に、前記複数のテラス部分の上にそれぞれ設けられた複数の第１コンタクトと、
    前記複数のブロック領域毎に、前記複数の第１導電体層の上方で、前記複数の第１コンタクトにそれぞれ接続された複数の第２導電体層と、
    前記複数のブロック領域毎に、各々が前記複数の第１導電体層の上方の第１層から前記基板と前記複数の第１導電体層との間の第２層まで延伸して設けられ、前記複数の第２導電体層にそれぞれ接続された複数の第２コンタクトと、を備え、
    前記第２領域は、各々が互いに異なる２つのブロック領域の境界をまたぎつつ前記２つのブロック領域の各ブロック領域の前記第２方向における一部の領域と重なるように配置された複数のサブ領域を含み、前記複数のサブ領域の各々は、前記第２方向に並んだ第１コンタクト領域、絶縁領域、及び第２コンタクト領域を含み、前記第１コンタクト領域と前記第２コンタクト領域との各々は、１つのブロック領域に対応する複数のテラス部分及び複数の第１コンタクトを含み、前記絶縁領域は、２つのブロック領域に対応する複数の第２コンタクトを含む、半導体記憶装置。
  5. 前記複数のサブ領域は、第１サブ領域を含み、
    前記複数のブロック領域は、前記第１サブ領域と重なり且つ前記第２方向に隣り合う第１ブロック領域及び第２ブロック領域を含み、
    前記第１サブ領域の第１コンタクト領域に含まれ、前記第１ブロック領域に関連付けられた複数の第１コンタクトと、前記第１サブ領域の第２コンタクト領域に含まれ、前記第２ブロック領域に関連付けられた複数の第１コンタクトとが、前記第１サブ領域の絶縁領域に含まれた複数の第２コンタクトにそれぞれ電気的に接続される、
    請求項４に記載の半導体記憶装置。
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