JP2022050227A - 半導体記憶装置 - Google Patents

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Abstract

【課題】半導体記憶装置の歩留まりを向上させ、且つ半導体記憶装置のチップ面積を縮小する。【解決手段】実施形態の半導体記憶装置は、基板と、複数の導電体層と、複数のピラーＭＰとを含む。基板は、第１領域ＭＡ１及び第２領域ＨＡと、複数のブロック領域ＢＬＫとを含む。複数の導電体層は、第２領域と複数のブロック領域とが重なる領域毎にそれぞれ上層の導電体層と重ならないように設けられた複数のテラス部分を有する。複数のピラーＭＰは、複数のブロック領域毎に、複数の導電体層を貫通して設けられる。第２領域ＨＡが、第１方向に並んだ第１サブ領域ＵＳ及び第２サブ領域ＬＳを含む。第１サブ領域ＵＳが、複数の第１テラス部分が第１領域に向かう方向に昇段又は降段する第１階段構造を含む。第２サブ領域ＬＳが、複数の第２テラス部分が第１領域から離れる方向に昇段又は降段する第２階段構造と、複数の導電体層のいずれかと連続的に設けられた第１パターンＲＰＬとを含む。【選択図】図７

Description

実施形態は、半導体記憶装置に関する。
データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリが知られている。
特開２０１９－１２１７６９号公報 特開２０１９－１６１０５９号公報 米国特許第９５４８３１５号明細書
半導体記憶装置の歩留まりを向上させ、且つ半導体記憶装置のチップ面積を縮小する。
実施形態の半導体記憶装置は、基板と、複数の導電体層と、複数のピラーと、複数のコンタクトとを含む。基板は、第１方向に並んで配置された第１領域及び第２領域と、各々が第１方向に延伸し且つ第１方向と交差する第２方向に並んで配置された複数のブロック領域とを含む。複数の導電体層は、第１方向及び第２方向のそれぞれと交差する第３方向に並び且つ互いに離れて設けられ、複数のブロック領域毎に分断され、第２領域と複数のブロック領域とが重なる領域毎にそれぞれ上層の導電体層と重ならないように設けられた複数のテラス部分を有する。複数のピラーは、複数のブロック領域毎に、複数の導電体層を貫通して設けられ、導電体層と交差した部分のそれぞれがメモリセルとして機能する。複数のコンタクトは、複数のブロック領域毎に、複数のテラス部分の上にそれぞれ設けられる。第２領域が、第１方向に並んだ第１サブ領域及び第２サブ領域を含む。第１サブ領域が、複数のテラス部分のうち複数の第１テラス部分が第１方向に沿って且つ第１領域に向かう方向に昇段又は降段する第１階段構造を含む。第２サブ領域が、複数のテラス部分のうち複数の第２テラス部分が第１方向に沿って且つ第１領域から離れる方向に昇段又は降段する第２階段構造と、複数の導電体層のいずれかと連続的に設けられた第１パターンとを含む。第１パターンが、第１階段構造と第２階段構造との間に配置される。少なくとも１つのコンタクトが、第１パターンと連続的に設けられた導電体層のテラス部分と第１パターンとの間に配置される。
実施形態に係る半導体記憶装置の全体構成の一例を示すブロック図。 実施形態に係る半導体記憶装置が備えるメモリセルアレイの回路構成の一例を示す回路図。 実施形態に係る半導体記憶装置が備えるメモリセルアレイの平面レイアウトの一例を示す平面図。 実施形態に係る半導体記憶装置が備えるメモリセルアレイのメモリ領域における詳細な平面レイアウトの一例を示す平面図。 実施形態に係る半導体記憶装置が備えるメモリセルアレイのメモリ領域における断面構造の一例を示す、図４のＶ－Ｖ線に沿った断面図。 実施形態に係る半導体記憶装置におけるメモリピラーの断面構造の一例を示す、図５のＶＩ－ＶＩ線に沿った断面図。 実施形態に係る半導体記憶装置が備えるメモリセルアレイの引出領域における詳細な平面レイアウトの一例を示す平面図。 実施形態に係る半導体記憶装置におけるメモリセルアレイの引出領域における断面構造の一例を示す、図７のＶＩＩＩ－ＶＩＩＩ線に沿った断面図。 実施形態に係る半導体記憶装置におけるメモリセルアレイの引出領域における断面構造の一例を示す、図７のＩＸ－ＩＸ線に沿った断面図。 実施形態に係る半導体記憶装置の製造方法の一例を示すフローチャート。 実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示す断面図。 実施形態に係る半導体記憶装置の製造途中の平面レイアウトの一例を示す平面図。 実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示す、図１２のＸＩＩＩ－ＸＩＩＩ線に沿った断面図。 実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示す断面図。 実施形態に係る半導体記憶装置の製造途中の平面レイアウトの一例を示す平面図。 実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示す断面図。 実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示す断面図。 実施形態に係る半導体記憶装置の製造途中の平面レイアウトの一例を示す平面図。 実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示す断面図。 実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示す断面図。 実施形態に係る半導体記憶装置の製造途中の平面レイアウトの一例を示す平面図。 実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示す、図２１のＸＸＩＩ－ＸＸＩＩ線に沿った断面図。 実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示す断面図。 実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示す断面図。 実施形態の比較例に係る半導体記憶装置の平面レイアウトの一例を示す平面図。 実施形態の比較例に係る半導体記憶装置の製造途中の断面構造の一例を示す、図２５のＸＸＶＩ－ＸＸＶＩ線に沿った断面図。 実施形態の第１変形例に係る半導体記憶装置が備えるメモリセルアレイの引出領域における平面レイアウトの一例を示す平面図。 実施形態の第１変形例に係る半導体記憶装置が備えるメモリセルアレイの引出領域における断面構造の一例を示す、図２７のＸＸＶＩＩＩ－ＸＸＶＩＩＩ線に沿った断面図。 実施形態の第２変形例に係る半導体記憶装置が備えるメモリセルアレイの引出領域における平面レイアウトの一例を示す平面図。 実施形態の第３変形例に係る半導体記憶装置が備えるメモリセルアレイの引出領域における平面レイアウトの一例を示す平面図。 実施形態の第３変形例に係る半導体記憶装置が備えるメモリセルアレイの引出領域における断面構造の一例を示す、図３０のＸＸＸＩ－ＸＸＸＩ線に沿った断面図。 実施形態の第４変形例に係る半導体記憶装置が備えるメモリセルアレイの平面レイアウトの一例を示す平面図。
以下に、実施形態について図面を参照して説明する。各実施形態は、発明の技術的思想を具体化するための装置や方法を例示している。図面は模式的又は概念的なものであり、各図面の寸法及び比率等は必ずしも現実のものと同一とは限らない。本発明の技術的思想は、構成要素の形状、構造、配置等によって特定されるものではない。
尚、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。参照符号を構成する文字の後の数字は、同じ文字を含んだ参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために使用される。同じ文字を含んだ参照符号で示される要素を相互に区別する必要がない場合、これらの要素はそれぞれ文字のみを含んだ参照符号により参照される。
［実施形態］
以下に、実施形態に係る半導体記憶装置１について説明する。
［１］半導体記憶装置１の構成
［１－１］半導体記憶装置１の全体構成
図１は、実施形態に係る半導体記憶装置１の構成例を示している。半導体記憶装置１は、データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリであり、外部のメモリコントローラ２によって制御可能である。図１に示すように、半導体記憶装置１は、例えばメモリセルアレイ１０、コマンドレジスタ１１、アドレスレジスタ１２、シーケンサ１３、ドライバモジュール１４、ロウデコーダモジュール１５、並びにセンスアンプモジュール１６を備えている。
メモリセルアレイ１０は、複数のブロックＢＬＫ０～ＢＬＫｎ（ｎは１以上の整数）を含んでいる。ブロックＢＬＫは、データを不揮発に記憶することが可能な複数のメモリセルの集合であり、例えばデータの消去単位として使用される。また、メモリセルアレイ１０には、複数のビット線及び複数のワード線が設けられる。各メモリセルは、例えば１つのビット線と１つのワード線とに関連付けられている。メモリセルアレイ１０の詳細な構成については後述する。
コマンドレジスタ１１は、半導体記憶装置１がメモリコントローラ２から受信したコマンドＣＭＤを保持する。コマンドＣＭＤは、例えばシーケンサ１３に読み出し動作、書き込み動作、消去動作等を実行させる命令を含んでいる。
アドレスレジスタ１２は、半導体記憶装置１がメモリコントローラ２から受信したアドレス情報ＡＤＤを保持する。アドレス情報ＡＤＤは、例えばブロックアドレスＢＡｄ、ページアドレスＰＡｄ、及びカラムアドレスＣＡｄを含んでいる。例えば、ブロックアドレスＢＡｄ、ページアドレスＰＡｄ、及びカラムアドレスＣＡｄは、それぞれブロックＢＬＫ、ワード線、及びビット線の選択に使用される。
シーケンサ１３は、半導体記憶装置１全体の動作を制御する。例えば、シーケンサ１３は、コマンドレジスタ１１に保持されたコマンドＣＭＤに基づいてドライバモジュール１４、ロウデコーダモジュール１５、及びセンスアンプモジュール１６等を制御して、読み出し動作、書き込み動作、消去動作等を実行する。
ドライバモジュール１４は、読み出し動作、書き込み動作、消去動作等で使用される電圧を生成する。そして、ドライバモジュール１４は、例えばアドレスレジスタ１２に保持されたページアドレスＰＡｄに基づいて、選択されたワード線に対応する信号線に生成した電圧を印加する。
ロウデコーダモジュール１５は、アドレスレジスタ１２に保持されたブロックアドレスＢＡｄに基づいて、対応するメモリセルアレイ１０内の１つのブロックＢＬＫを選択する。そして、ロウデコーダモジュール１５は、例えば選択されたワード線に対応する信号線に印加された電圧を、選択されたブロックＢＬＫ内の選択されたワード線に転送する。
センスアンプモジュール１６は、書き込み動作において、メモリコントローラ２から受信した書き込みデータＤＡＴに応じて、各ビット線に所望の電圧を印加する。また、センスアンプモジュール１６は、読み出し動作において、ビット線の電圧に基づいてメモリセルに記憶されたデータを判定し、判定結果を読み出しデータＤＡＴとしてメモリコントローラ２に転送する。
以上で説明された半導体記憶装置１及びメモリコントローラ２は、それらの組み合わせにより１つの半導体装置を構成しても良い。このような半導体装置としては、例えばＳＤＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。
［１－２］メモリセルアレイ１０の回路構成
図２は、実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の回路構成の一例を示し、メモリセルアレイ１０に含まれた複数のブロックＢＬＫのうち１つのブロックＢＬＫを表示している。図２に示すように、ブロックＢＬＫは、例えば５つのストリングユニットＳＵ０～ＳＵ４を含んでいる。
各ストリングユニットＳＵは、ビット線ＢＬ０～ＢＬｍ（ｍは１以上の整数）にそれぞれ関連付けられた複数のＮＡＮＤストリングＮＳを含んでいる。各ＮＡＮＤストリングＮＳは、例えばメモリセルトランジスタＭＴ０～ＭＴ７、並びに選択トランジスタＳＴ１及びＳＴ２を含んでいる。各メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積層を含み、データを不揮発に保持する。選択トランジスタＳＴ１及びＳＴ２のそれぞれは、各種動作時におけるストリングユニットＳＵの選択に使用される。
各ＮＡＮＤストリングＮＳにおいて、メモリセルトランジスタＭＴ０～ＭＴ７は、直列に接続される。選択トランジスタＳＴ１のドレインは、関連付けられたビット線ＢＬに接続される。選択トランジスタＳＴ１のソースは、直列に接続されたメモリセルトランジスタＭＴ０～ＭＴ７の一端に接続される。選択トランジスタＳＴ２のドレインは、直列に接続されたメモリセルトランジスタＭＴ０～ＭＴ７の他端に接続される。選択トランジスタＳＴ２のソースは、ソース線ＳＬに接続される。
同一のブロックＢＬＫにおいて、メモリセルトランジスタＭＴ０～ＭＴ７の制御ゲートは、それぞれワード線ＷＬ０～ＷＬ７に接続される。ストリングユニットＳＵ０内の複数の選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ０に接続される。ストリングユニットＳＵ１内の複数の選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ１に接続される。ストリングユニットＳＵ２内の複数の選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ２に接続される。ストリングユニットＳＵ３内の複数の選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ３に接続される。ストリングユニットＳＵ４内の複数の選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ４に接続される。複数の選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに接続される。
ビット線ＢＬ０～ＢＬｍには、それぞれ異なるカラムアドレスが割り当てられる。各ビット線ＢＬは、複数のブロックＢＬＫ間で同一のカラムアドレスが割り当てられたＮＡＮＤストリングＮＳによって共有される。ワード線ＷＬ０～ＷＬ７のそれぞれは、ブロックＢＬＫ毎に設けられる。ソース線ＳＬは、例えば複数のブロックＢＬＫ間で共有される。
１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合は、例えばセルユニットＣＵと呼ばれる。例えば、それぞれが１ビットデータを記憶するメモリセルトランジスタＭＴを含むセルユニットＣＵの記憶容量が、「１ページデータ」として定義される。セルユニットＣＵは、メモリセルトランジスタＭＴが記憶するデータのビット数に応じて、２ページデータ以上の記憶容量を有し得る。
尚、実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の回路構成は、以上で説明された構成に限定されない。例えば、各ブロックＢＬＫが含むストリングユニットＳＵの個数や、各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２の個数は、それぞれ任意の個数でも良い。
［１－３］メモリセルアレイ１０の構造
以下に、実施形態に係る半導体記憶装置１の備えるメモリセルアレイ１０の構造の一例について説明する。尚、以下で参照される図面において、Ｘ方向はワード線ＷＬの延伸方向に対応し、Ｙ方向はビット線ＢＬの延伸方向に対応し、Ｚ方向は半導体記憶装置１の形成に使用される半導体基板２０の表面に対する鉛直方向に対応している。平面図には、図を見易くするためにハッチングが適宜付加されている。平面図に付加されたハッチングは、ハッチングが付加された構成要素の素材や特性とは必ずしも関連していない。断面図では、図を見易くするために、構成の図示が適宜省略されている。各図面に示された構成は、適宜簡略化されて示されている。
［１－３－１］メモリセルアレイ１０の平面レイアウト
図３は、実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の平面レイアウトの一例を示し、８つのブロックＢＬＫ０～ＢＬＫ７に対応する領域を表示している。図３に示すように、メモリセルアレイ１０は、複数のスリットＳＬＴ及び複数のスリットＳＨＥを含んでいる。また、メモリセルアレイ１０の平面レイアウトは、例えば、Ｘ方向において、メモリ領域ＭＡ１及びＭＡ２、並びに引出領域ＨＡに分割される。メモリ領域ＭＡ１及びＭＡ２のそれぞれは、複数のＮＡＮＤストリングＮＳを含み、データの記憶に使用される領域である。引出領域ＨＡは、メモリ領域ＭＡ１及びＭＡ２の間に配置され、メモリセルアレイ１０の積層配線に対するコンタクト等が設けられる領域である。
複数のスリットＳＬＴは、それぞれがＸ方向に沿って延伸して設けられた部分を有し、Ｙ方向に並んでいる。複数のスリットＳＬＴのそれぞれは、Ｘ方向においてメモリ領域ＭＡ１及びＭＡ２並びに引出領域ＨＡを横切っている。また、スリットＳＬＴは、例えば、内部に絶縁体や板状のコンタクトが埋め込まれた構造を有し、当該スリットＳＬＴを介して隣り合う配線（例えば、ワード線ＷＬ０～ＷＬ７、並びに選択ゲート線ＳＧＤ及びＳＧＳ）を分断している。本例では、複数のスリットＳＬＴによって区切られた領域のそれぞれが、１つのブロックＢＬＫに対応している。本明細書では、Ｙ方向に並んだ複数のスリットＳＬＴのうち、奇数番目に配置されたスリットＳＬＴのことを“ＳＬＴｏ”と呼び、偶数番目に配置されたスリットＳＬＴのことを、“ＳＬＴｅ”と呼ぶ。
複数のスリットＳＨＥは、メモリ領域ＭＡ１及びＭＡ２のそれぞれに配置される。メモリ領域ＭＡ１に対応する複数のスリットＳＨＥは、それぞれがメモリ領域ＭＡ１を横切って設けられ、Ｙ方向に並んでいる。メモリ領域ＭＡ２に対応する複数のスリットＳＨＥは、それぞれがメモリ領域ＭＡ２を横切って設けられ、Ｙ方向に並んでいる。本例では、４つのスリットＳＨＥが、隣り合うスリットＳＬＴの間のそれぞれに配置されている。スリットＳＨＥは、内部に絶縁体が埋め込まれた構造を有する。スリットＳＨＥは、当該スリットＳＨＥを介して隣り合う配線を分断し、少なくとも選択ゲート線ＳＧＤを分断している。本例では、スリットＳＬＴ及びＳＨＥによって区切られた領域のそれぞれが、１つのストリングユニットＳＵに対応している。
引出領域ＨＡは、Ｙ方向に並んだ複数の引出部ＨＰを含んでいる。各引出部ＨＰは、２つのブロックＢＬＫ毎に配置されている。言い換えると、各引出部ＨＰは、引出領域ＨＡ内で、Ｙ方向に隣り合う２つのスリットＳＬＴｏに挟まれた領域に配置され、１つのスリットＳＬＴｅによって分断されている。各引出部ＨＰは、Ｘ方向に並んだコンタクト領域ＵＳ及びＬＳを含んでいる。コンタクト領域ＵＳは、積層配線のうち上層側に配置された配線に対応する階段構造を含んでいる。コンタクト領域ＬＳは、積層配線のうち下層側に配置された配線に対応する階段構造を含んでいる。
例えば、引出領域ＨＡに含まれた複数のコンタクト領域ＵＳは、Ｙ方向に並んでいる。同様に、引出領域ＨＡに含まれた複数のコンタクト領域ＵＳは、Ｙ方向に並んでいる。これに限定されず、隣り合う２つの引出部ＨＰにおいて、一方の引出部ＨＰのコンタクト領域ＵＳと他方の引出部ＨＰのコンタクト領域ＬＳとがＹ方向に隣り合っていても良い。言い換えると、引出領域ＨＡにおいて、コンタクト領域ＵＳ及びＬＳが、Ｙ方向に互い違いに配置されていても良い。
積層配線は、メモリ領域ＭＡ１及びＭＡ２の間で、引出部ＨＰを迂回して、組となる２つのブロック領域の境界とはＹ方向の反対側の領域で電気的に接続されている。具体的には、ブロックＢＬＫ０では、引出部ＨＰがブロックＢＬＫ１側に寄せて配置され、メモリ領域ＭＡ１内の積層配線とメモリ領域ＭＡ２内の積層配線とが、ブロックＢＬＫ０に隣接するスリットＳＬＴｏと引出部ＨＰとの間を介して連続的に設けられている。一方で、ブロックＢＬＫ１では、引出部ＨＰがブロックＢＬＫ０側に寄せて配置され、メモリ領域ＭＡ１内の積層配線とメモリ領域ＭＡ２内の積層配線とが、ブロックＢＬＫ１に隣接するスリットＳＬＴｏと引出部ＨＰとの間を介して連続的に設けられている。
メモリセルアレイ１０には、図３に示されたレイアウトが、Ｙ方向に繰り返し配置される。尚、実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の平面レイアウトは、以上で説明されたレイアウトに限定されない。例えば、隣り合うスリットＳＬＴの間に配置されるスリットＳＨＥの本数は、任意の本数に設計され得る。隣り合うスリットＳＬＴの間に形成されるストリングユニットＳＵの個数は、隣り合うスリットＳＬＴの間に配置されたスリットＳＨＥの本数に基づいて変更され得る。メモリ領域ＭＡ及び引出領域ＨＡのそれぞれには、積層配線を貫通するコンタクトを含む領域が設けられても良い。
［１－３－２］メモリセルアレイ１０のメモリ領域ＭＡにおける構造
（メモリセルアレイ１０のメモリ領域ＭＡにおける平面レイアウト）
図４は、実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０のメモリ領域ＭＡにおける詳細な平面レイアウトの一例を示し、１つのブロックＢＬＫ（すなわち、ストリングユニットＳＵ０～ＳＵ４）を含む領域を表示している。図４に示すように、メモリ領域ＭＡにおいてメモリセルアレイ１０は、複数のメモリピラーＭＰ、複数のコンタクトＣＶ、及び複数のビット線ＢＬを含んでいる。また、各スリットＳＬＴは、コンタクトＬＩ及びスペーサＳＰを含んでいる。
メモリピラーＭＰの各々は、例えば１つのＮＡＮＤストリングＮＳとして機能する。複数のメモリピラーＭＰは、隣り合う２つのスリットＳＬＴの間の領域において、例えば２４列の千鳥状に配置される。そして、例えば、紙面の上側から数えて、５列目のメモリピラーＭＰと、１０列目のメモリピラーＭＰと、１５列目のメモリピラーＭＰと、２０列目のメモリピラーＭＰとのそれぞれに、１つのスリットＳＨＥが重なっている。
複数のビット線ＢＬは、それぞれがＹ方向に延伸して設けられた部分を有し、Ｘ方向に並んでいる。各ビット線ＢＬは、ストリングユニットＳＵ毎に、少なくとも１つのメモリピラーＭＰと重なるように配置されている。本例では、２つのビット線ＢＬが、１つのメモリピラーＭＰと重なるように配置されている。メモリピラーＭＰと重なっている複数のビット線ＢＬのうち１つのビット線ＢＬと、当該メモリピラーＭＰとの間は、コンタクトＣＶを介して電気的に接続される。
例えば、スリットＳＨＥと接触しているメモリピラーＭＰと、ビット線ＢＬとの間のコンタクトＣＶは、省略される。言い換えると、異なる２つの選択ゲート線ＳＧＤに接したメモリピラーＭＰとビット線ＢＬとの間のコンタクトＣＶは、省略される。隣り合うスリットＳＬＴ間におけるメモリピラーＭＰやスリットＳＨＥ等の個数及び配置は、図４を用いて説明された構成に限定されず、適宜変更され得る。各メモリピラーＭＰと重なるビット線ＢＬの数は、任意の数に設計され得る。
コンタクトＬＩは、Ｘ方向に延伸して設けられた部分を有する導電体である。スペーサＳＰは、コンタクトＬＩの側面に設けられた絶縁体である。コンタクトＬＩは、スペーサＳＰによって挟まれている。コンタクトＬＩと、当該コンタクトＬＩとＹ方向に隣り合う導電体（例えば、ワード線ＷＬ０～ＷＬ７、並びに選択ゲート線ＳＧＤ及びＳＧＳ）との間は、スペーサＳＰによって離隔及び絶縁される。
（メモリセルアレイ１０のメモリ領域ＭＡにおける断面構造）
図５は、実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０のメモリ領域ＭＡにおける断面構造の一例を示し、図４のＶ－Ｖ線に沿った断面を表示している。図５に示すように、メモリセルアレイ１０は、半導体基板２０、導電体層２１～２５、及び絶縁体層３０～３４をさらに含んでいる。
具体的には、半導体基板２０の上に、絶縁体層３０が設けられる。図示が省略されているが、絶縁体層３０は、例えばロウデコーダモジュール１５やセンスアンプモジュール１６等に対応する回路を含んでいる。
絶縁体層３０の上に、導電体層２１が設けられる。導電体層２１は、例えばＸＹ平面に沿って広がった板状に形成され、ソース線ＳＬとして使用される。導電体層２１は、例えばリンがドープされたシリコンを含んでいる。
導電体層２１の上に、絶縁体層３１が設けられる。絶縁体層３１の上に、導電体層２２が設けられる。導電体層２２は、例えばＸＹ平面に沿って広がった板状に形成され、選択ゲート線ＳＧＳとして使用される。導電体層２２は、例えばタングステンを含んでいる。
導電体層２２の上に、絶縁体層３２及び導電体層２３が交互に積層される。導電体層２３は、例えばＸＹ平面に沿って広がった板状に形成される。積層された複数の導電体層２３は、半導体基板２０側から順に、それぞれワード線ＷＬ０～ＷＬ７として使用される。導電体層２３は、例えばタングステンを含んでいる。
最上層の導電体層２３の上に、絶縁体層３３が設けられる。絶縁体層３３の上に、導電体層２４が設けられる。導電体層２４は、例えばＸＹ平面に沿って広がった板状に形成され、選択ゲート線ＳＧＤとして使用される。導電体層２４は、例えばタングステンを含んでいる。
導電体層２４の上に、絶縁体層３４が設けられる。絶縁体層３４の上に、導電体層２５が設けられる。導電体層２５は、例えばＹ方向に延伸したライン状に形成され、ビット線ＢＬとして使用される。つまり、図示せぬ領域において、複数の導電体層２５が、Ｘ方向に沿って配列している。導電体層２５は、例えば銅を含んでいる。
メモリピラーＭＰの各々は、Ｚ方向に沿って延伸して設けられ、絶縁体層３１～３３、及び導電体層２２～２４を貫通している。メモリピラーＭＰの底部は、導電体層２１に接している。メモリピラーＭＰと導電体層２２とが交差した部分が、選択トランジスタＳＴ２として機能する。メモリピラーＭＰと１つの導電体層２３とが交差した部分が、１つのメモリセルトランジスタＭＴとして機能する。メモリピラーＭＰと導電体層２４とが交差した部分が、選択トランジスタＳＴ１として機能する。
また、メモリピラーＭＰの各々は、例えばコア部材４０、半導体層４１、積層膜４２を含んでいる。コア部材４０は、Ｚ方向に沿って延伸して設けられる。例えば、コア部材４０の上端は、導電体層２４よりも上層に含まれ、コア部材４０の下端は、導電体層２１に達している。半導体層４１は、コア部材４０の周囲を覆っている。メモリピラーＭＰの下部において、半導体層４１の一部が、導電体層２１に接触している。積層膜４２は、半導体層４１と導電体層２１とが接触した部分を除いて、半導体層４１の側面及び底面を覆っている。コア部材４０は、例えば酸化シリコン等の絶縁体を含んでいる。半導体層４１は、例えばシリコンを含んでいる。
メモリピラーＭＰ内の半導体層４１の上に、柱状のコンタクトＣＶが設けられる。図示された領域には、６つのメモリピラーＭＰのうち、２つのメモリピラーＭＰにそれぞれ対応する２つのコンタクトＣＶが表示されている。メモリ領域ＭＡにおいて、スリットＳＨＥと重ならない且つコンタクトＣＶが接続されていないメモリピラーＭＰには、図示されない領域においてコンタクトＣＶが接続される。
コンタクトＣＶの上には、１つの導電体層２５、すなわち１つのビット線ＢＬが接触している。１つの導電体層２５には、スリットＳＬＴ及びＳＨＥによって区切られた空間のそれぞれにおいて、１つのコンタクトＣＶが接続される。つまり、導電体層２５の各々には、隣り合うスリットＳＬＴ及びＳＨＥの間に設けられたメモリピラーＭＰと、隣り合う２つのスリットＳＨＥの間に設けられたメモリピラーＭＰとが電気的に接続される。
スリットＳＬＴは、例えばＸＺ平面に沿って設けられた部分を有し、導電体層２２～２４を分断している。スリットＳＬＴ内のコンタクトＬＩは、スリットＳＬＴに沿って設けられている。コンタクトＬＩの上端の一部は、絶縁体層３４と接触している。コンタクトＬＩの下端は、導電体層２１と接触している。コンタクトＬＩは、例えばソース線ＳＬの一部として使用される。スペーサＳＰは、コンタクトＬＩと導電体層２２～２４との間に少なくとも設けられる。コンタクトＬＩと、導電体層２２～２４との間は、スペーサＳＰによって離隔及び絶縁されている。
スリットＳＨＥは、例えばＸＺ平面に沿って設けられた部分を有し、少なくとも導電体層２４を分断している。スリットＳＨＥの上端は、絶縁体層３４と接触している。スリットＳＨＥの下端は、絶縁体層３３と接触している。スリットＳＨＥは、例えば酸化シリコン等の絶縁体を含んでいる。スリットＳＨＥの上端とスリットＳＬＴの上端とは、揃っていても良いし、揃っていなくても良い。また、スリットＳＨＥの上端とメモリピラーＭＰの上端とは、揃っていても良いし、揃っていなくても良い。
図６は、実施形態に係る半導体記憶装置１におけるメモリピラーＭＰの断面構造の一例を示し、図５のＶＩ－ＶＩ線に沿った断面を表示している。より具体的には、図６は、半導体基板２０の表面に平行且つ導電体層２３を含む層におけるメモリピラーＭＰの断面構造を表示している。図６に示すように、積層膜４２は、例えばトンネル絶縁膜４３、絶縁膜４４、及びブロック絶縁膜４５を含んでいる。
導電体層２３を含む断面において、コア部材４０は、メモリピラーＭＰの中央部に設けられる。半導体層４１は、コア部材４０の側面を囲っている。トンネル絶縁膜４３は、半導体層４１の側面を囲っている。絶縁膜４４は、トンネル絶縁膜４３の側面を囲っている。ブロック絶縁膜４５は、絶縁膜４４の側面を囲っている。導電体層２３は、ブロック絶縁膜４５の側面を囲っている。トンネル絶縁膜４３及びブロック絶縁膜４５の各々は、例えば酸化シリコンを含んでいる。絶縁膜４４は、例えば窒化シリコンを含んでいる。
以上で説明された各メモリピラーＭＰにおいて、半導体層４１が、メモリセルトランジスタＭＴ０～ＭＴ７並びに選択トランジスタＳＴ１及びＳＴ２のチャネル（電流経路）として使用される。絶縁膜４４が、メモリセルトランジスタＭＴの電荷蓄積層として使用される。半導体記憶装置１は、メモリセルトランジスタＭＴ０～ＭＴ７並びに選択トランジスタＳＴ１及びＳＴ２をオンさせることによって、ビット線ＢＬとコンタクトＬＩとの間でメモリピラーＭＰを介した電流を流すことが出来る。
［１－３－３］メモリセルアレイ１０の引出領域ＨＡにおける構造
以下に、実施形態に係る半導体記憶装置１の備えるメモリセルアレイ１０の引出領域ＨＡにおける構造について説明する。尚、以下では、偶数番号のブロックＢＬＫのことを“ＢＬＫｅ”と呼び、奇数番号のブロックＢＬＫのことを“ＢＬＫｏ”と呼ぶ。
（メモリセルアレイ１０の引出領域ＨＡにおける平面レイアウト）
図７は、実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の引出領域ＨＡにおける詳細な平面レイアウトの一例を示し、隣り合うブロックＢＬＫ０（ＢＬＫｅ）及びＢＬＫ１（ＢＬＫｏ）に対応する領域を表示している。また、図７は、引出領域ＨＡの近傍におけるメモリ領域ＭＡ１及びＭＡ２の一部も表示している。図７に示すように、引出領域ＨＡにおいて、選択ゲート線ＳＧＳ、ワード線ＷＬ０～ＷＬ７、及び選択ゲート線ＳＧＤのそれぞれは、上層の配線層（導電体層）と重ならない部分（テラス部分）を有している。
引出領域ＨＡにおいて上層の配線層と重ならない部分の形状は、階段（step）、段丘（terrace）、畦石（rimstone）等と類似している。具体的には、選択ゲート線ＳＧＳとワード線ＷＬ０との間、ワード線ＷＬ０とワード線ＷＬ１との間、・・・、ワード線ＷＬ６とワード線ＷＬ７との間、ワード線ＷＬ７と選択ゲート線ＳＧＤとの間に、それぞれ段差が設けられる。そして、引出部ＨＰが、選択ゲート線ＳＧＳのテラス部分と、ワード線ＷＬ０～ＷＬ７のそれぞれのテラス部分とを含んでいる。
具体的には、コンタクト領域ＬＳが、積層配線のうち下層側に配置された選択ゲート線ＳＧＳ並びにワード線ＷＬ０～ＷＬ２に対応する複数のテラス部分を含んでいる。コンタクト領域ＵＳが、積層配線のうち上層側に配置されたワード線ＷＬ３～ＷＬ７に対応する複数のテラス部分を含んでいる。そして、これらのテラス部分は、Ｘ方向に沿って、ワード線ＷＬ７、ＷＬ６、ＷＬ５、ＷＬ４、ＷＬ３、選択ゲート線ＳＧＳ、ワード線ＷＬ０、ＷＬ１及びＷＬ２の順番に並んでいる。
つまり、コンタクト領域ＵＳにおいて、積層配線のうちワード線ＷＬ７、ＷＬ６、ＷＬ５、ＷＬ４及びＷＬ３のテラス部分によって形成される階段構造が、Ｘ方向に沿って且つメモリ領域ＭＡ１に向かう方向に昇段した構造を有している。言い換えると、コンタクト領域ＵＳにおいて、積層配線のうちワード線ＷＬ７、ＷＬ６、ＷＬ５、ＷＬ４及びＷＬ３のテラス部分によって形成される階段構造が、Ｘ方向に沿って且つメモリ領域ＭＡ２に向かう方向に降段した構造を有している。一方で、コンタクト領域ＬＳにおいて、積層配線のうち選択ゲート線ＳＧＳ、ワード線ＷＬ０、ＷＬ１及びＷＬ２のテラス部分によって形成される階段構造が、Ｘ方向に沿って且つメモリ領域ＭＡ２に向かう方向に昇段した構造を有している。言い換えると、コンタクト領域ＬＳにおいて、積層配線のうち選択ゲート線ＳＧＳ、ワード線ＷＬ０、ＷＬ１及びＷＬ２のテラス部分によって形成される階段構造が、Ｘ方向に沿って且つメモリ領域ＭＡ１に向かう方向に降段した構造を有している。
また、引出領域ＨＡにおいてメモリセルアレイ１０は、複数のコンタクトＣＣを含んでいる。複数のコンタクトＣＣは、各ブロックＢＬＫ内で、選択ゲート線ＳＧＳ、ワード線ＷＬ０～ＷＬ７、及び選択ゲート線ＳＧＤ０～ＳＧＤ４のそれぞれのテラス部分の上に、それぞれ設けられる。引出部ＨＰ内且つ一方のブロックＢＬＫの領域に設けられた複数のコンタクトＣＣは、例えば直線上に配置される。これらのコンタクトは、必ずしも直線上に配置されている必要はなく、上下にずれて配置されても良い。
ＮＡＮＤストリングＮＳに接続された積層配線は、関連付けられたコンタクトＣＣを介して、ロウデコーダモジュール１５と電気的に接続される。コンタクトＣＣとロウデコーダモジュール１５との間は、引出領域ＨＡ内で積層配線を貫通するコンタクトを介して接続されても良いし、メモリセルアレイ１０の外側の領域に設けられたコンタクトを介して接続されても良い。積層配線を貫通するコンタクトが配置される領域が、メモリ領域ＭＡ内に設けられても良い。引出部ＨＰ内のコンタクトＣＣと、引出部ＨＰ外のコンタクトとは、互いに異なる経路を介してロウデコーダモジュール１５と接続されても良い。
本例では、引出部ＨＰに設けられた積層配線の、Ｘ方向に並んだ段差の部分（階段部分）に、コンタクトＣＣが配置されている。尚、引出部ＨＰに設けられた積層配線は、Ｙ方向にも段差を有している。このような部分には、例えばコンタクトＣＣが配置されず、当該部分は“ダミー階段構造”とも呼ばれる。ダミー階段構造は、半導体記憶装置１の製造過程において、副次的に形成される構造である。例えば、引出部ＨＰでブロックＢＬＫ０（ＢＬＫｅ）に対応する部分とブロックＢＬＫ１（ＢＬＫｏ）に対応する部分とは、スリットＳＬＴｅを基準としてＹ方向に対称的な構造を有している。
さらに、実施形態に係る半導体記憶装置１では、コンタクト領域ＵＳが基準パターンＲＰＵを含み、コンタクト領域ＬＳが基準パターンＲＰＬを含んでいる。基準パターンＲＰＵと基準パターンＲＰＬとは、Ｘ方向に隣り合っている。基準パターンＲＰＵは、半導体記憶装置１の製造工程において、コンタクト領域ＵＳに設けられた階段構造の位置の管理に使用される。基準パターンＲＰＬは、半導体記憶装置１の製造工程において、コンタクト領域ＬＳに設けられた階段構造の位置の管理に使用される。基準パターンＲＰＵ及びＲＰＬのそれぞれは、引出部ＨＰを分断するスリットＳＬＴｅによって、Ｙ方向の中央付近で分断されている。
基準パターンＲＰＵは、コンタクト領域ＵＳにおける最下層の配線（例えば、ワード線ＷＬ３）よりも上層の配線のいずれかに設けられる。本例では、ワード線ＷＬ４が、基準パターンＲＰＵを有している。この場合、各ブロックＢＬＫにおいて、コンタクト領域ＵＳにおける最下層の配線に接続されたコンタクトＣＣが、ワード線ＷＬ４のテラス部分と、ワード線ＷＬ４のテラス部分と連続的に設けられた基準パターンＲＰＵと、当該引出部ＨＰを分断するスリットＳＬＴｅとによって囲まれる。言い換えると、少なくとも１本のコンタクトＣＣが、ワード線ＷＬ４のテラス部分と基準パターンＲＰＵとの間に配置される。
基準パターンＲＰＬは、コンタクト領域ＬＳにおける最下層の配線（例えば、選択ゲート線ＳＧＳ）よりも上層の配線のいずれかに設けられる。本例では、ワード線ＷＬ０が、基準パターンＲＰＬを有している。この場合、各ブロックＢＬＫにおいて、コンタクト領域ＬＳにおける最下層の配線に接続されたコンタクトＣＣが、ワード線ＷＬ０のテラス部分と、ワード線ＷＬ０のテラス部分と連続的に設けられた基準パターンＲＰＬと、当該引出部ＨＰを分断するスリットＳＬＴｅとによって囲まれる。言い換えると、少なくとも１本のコンタクトＣＣが、ワード線ＷＬ０のテラス部分と基準パターンＲＰＬとの間に配置される。
コンタクト領域ＵＳ内で、基準パターンＲＰＵとコンタクト領域ＬＳとに挟まれた部分は、コンタクト領域ＵＳにおける最下層の配線（例えば、ワード線ＷＬ３）のテラス部分に対応している。コンタクト領域ＬＳ内で、基準パターンＲＰＬとコンタクト領域ＵＳとに挟まれた部分は、コンタクト領域ＬＳにおける最下層の配線（例えば、選択ゲート線ＳＧＳ）のテラス部分に対応している。コンタクト領域ＵＳ及びＬＳの境界部分は、基準パターンＲＰＵ及びＲＰＬのそれぞれと離れて配置され、基準パターンＲＰＵ及びＲＰＬの間の領域を横切っている。
（メモリセルアレイ１０の引出領域ＨＡにおける断面構造）
図８は、図７のＶＩＩＩ－ＶＩＩＩ線に沿った断面図であり、実施形態に係る半導体記憶装置１の備えるメモリセルアレイ１０の引出領域ＨＡにおける断面構造の一例を示している。また、図８には、引出領域ＨＡの近傍におけるメモリ領域ＭＡ１及びＭＡ２の一部も示されている。図８に示すように、引出領域ＨＡでは、ワード線ＷＬ並びに選択ゲート線ＳＧＤ及びＳＧＳに対応する導電体層２２～２４の端部が、階段状に設けられている。
具体的には、コンタクト領域ＵＳが、ワード線ＷＬ３～ＷＬ７に対応する階段構造を含んでいる。コンタクト領域ＬＳが、選択ゲート線ＳＧＳ及びワード線ＷＬ０～ＷＬ２に対応する階段構造を含んでいる。コンタクト領域ＵＳに設けられた階段構造と、コンタクト領域ＬＳに設けられた階段構造とは、例えば、高さが異なることを除いて、Ｘ方向に対称的な構造を有している。コンタクト領域ＵＳ内の階段構造の高さは、コンタクト領域ＬＳ内の階段構造の高さよりも高い。本例では、コンタクト領域ＬＳ内の階段構造が、コンタクト領域ＵＳ内の階段構造に対して、絶縁体層３２及び導電体層２３の４組分の高さだけ低い構造を有している。
また、引出領域ＨＡにおいてメモリセルアレイ１０は、複数の導電体層２６を含んでいる。複数のコンタクトＣＣは、選択ゲート線ＳＧＳ、ワード線ＷＬ０～ＷＬ７、及び選択ゲート線ＳＧＤのそれぞれのテラス部分の上に、それぞれ設けられる。各コンタクトＣＣの上には、１個の導電体層２６が設けられる。これにより、導電体層２２～２４のそれぞれと、関連付けられた導電体層２６との間が、コンタクトＣＣを介して電気的に接続される。導電体層２６は、例えば導電体層２５と同じ高さの層に含まれている。
コンタクト領域ＵＳ及びＬＳの境界部分に配置された、ワード線ＷＬ０～ＷＬ３を含む積層構造のテーパー形状は、コンタクト領域ＬＳのメモリ領域ＭＡ２側に設けられている、ワード線ＷＬ４～ＷＬ７を含む積層構造のテーパー形状と類似している。この理由は、半導体記憶装置１の製造工程において、導電体層２３及び絶縁体層３２の４組分のエッチング処理が、コンタクト領域ＬＳを対象として一括で実行されるからである。本処理の詳細については後述する。尚、以下では、コンタクト領域ＵＳに設けられた階段構造のことを、“上側階段部”とも呼び、コンタクト領域ＬＳに設けられた階段構造のことを、“下側階段部”とも呼び、
図９は、図７のＩＸ－ＩＸ線に沿った断面図であり、実施形態に係る半導体記憶装置１の備えるメモリセルアレイ１０の引出領域ＨＡにおける断面構造の一例を示している。また、図９は、コンタクト領域ＵＳの基準パターンＲＰＵを含んでいる。図９に示すように、メモリセルアレイ１０は、引出部ＨＰにおいて、Ｙ方向の両側に昇段する階段構造を有している。
具体的には、ブロックＢＬＫ０（ＢＬＫｅ）に対応する領域において、積層された複数の導電体層２３は、ブロックＢＬＫ０が隣接するスリットＳＬＴｏに向かって昇段する階段構造を有している。同様に、ブロックＢＬＫ１（ＢＬＫｏ）に対応する領域において、積層された複数の導電体層２３は、ブロックＢＬＫ１が隣接するスリットＳＬＴｏに向かって昇段する階段構造を有している。そして、ブロックＢＬＫ０に対応する領域におけるＹ方向の階段構造と、ブロックＢＬＫ１に対応する領域におけるＹ方向の階段構造とは、Ｙ方向に対称的な構造を有している。
ブロックＢＬＫ０及びＢＬＫ１の間のスリットＳＬＴｅは、引出部ＨＰにおいて、導電体層２２及び２３を分断している。また、当該スリットＳＬＴｅは、基準パターンＲＰＵも分断している。つまり、基準パターンＲＰＵは、ブロックＢＬＫ０内でワード線ＷＬ４に対応する導電体層２３と連続的に設けられた部分と、ブロックＢＬＫ１内でワード線ＷＬ４に対応する導電体層２３と連続的に設けられた部分とを有している。同様に、図示が省略されるが、基準パターンＲＰＬは、ブロックＢＬＫ０内でワード線ＷＬ０に対応する導電体層２３と連続的に設けられた部分と、ブロックＢＬＫ１内でワード線ＷＬ０に対応する導電体層２３と連続的に設けられた部分とを有している。
また、本例において、Ｙ方向の階段構造におけるテラス部分のＹ方向の幅は、Ｘ方向の階段構造におけるテラス部分のＸ方向の幅と略等しい。例えば、ワード線ＷＬ５でＹ方向に引き出されたテラス部分のＹ方向の幅は、ワード線ＷＬ５でＸ方向に引き出されたテラス部分のＸ方向の幅と略等しい。尚、実施形態に係る半導体記憶装置１において、引出部ＨＰに形成される階段構造は、その他の構造であっても良い。メモリセルアレイ１０は、少なくとも引出部ＨＰに基準パターンＲＰＵ及びＲＰＬを含んでいれば良い。
［２］半導体記憶装置１の製造方法
図１０は、実施形態に係る半導体記憶装置１の製造方法のフローチャートの一例を示している。図１１～図２４のそれぞれは、実施形態に係る半導体記憶装置１の製造途中の平面レイアウト又は断面構造の一例を示している。製造方法の説明に使用される平面図は、図７と同様の領域を示している。製造方法の説明に使用される断面図は、図８又は図９と同様の領域を示している。以下に、図１０を適宜参照して、実施形態に係る半導体記憶装置１における、メモリセルアレイ１０の積層配線の形成に関する製造工程の一例について説明する。図１０に示すように、実施形態に係る半導体記憶装置１の製造工程では、ステップＳ１０～Ｓ２０の処理が順に実行される。
ステップＳ１０の処理では、図１１に示すように、犠牲部材と絶縁体層とが交互に積層される。簡潔に述べると、半導体基板２０の上には、ロウデコーダモジュール１５等に対応する回路（図示せず）を含む絶縁体層３０が形成されている。そして、絶縁体層３０上に、導電体層２１が形成される。導電体層２１の上に、絶縁体層３１及び犠牲部材５０が順に形成される。犠牲部材５０の上に、犠牲部材５１及び絶縁体層３２が交互に形成される。最上層の犠牲部材５１の上に、絶縁体層３３及び犠牲部材５２が順に形成される。犠牲部材５０は、選択ゲート線ＳＧＳに関連付けられている。犠牲部材５１は、ワード線ＷＬに関連付けられている。犠牲部材５２は、選択ゲート線ＳＧＤに関連付けられている。尚、本例では、ステップＳ１０の処理の後に、引出領域ＨＡ内で絶縁体層３３及び犠牲部材５２のそれぞれの一部が除去される。
ステップＳ１１の処理では、図１２に示すように、基準パターンを形成するためのマスクＲＥＧ１が形成される。マスクＲＥＧ１は、互いに離れた開口部Ｈ１、Ｈ２及びＨ３を含んでいる。開口部Ｈ１は、上側階段部における最下層の導電体層のテラス部分（例えば、ワード線ＷＬ３のテラス部分）を形成する領域と重なっている。開口部Ｈ２は、下側階段部における最下層の導電体層のテラス部分（例えば、選択ゲート線ＳＧＳのテラス部分）を形成する領域と重なっている。開口部Ｈ３は、開口部Ｈ１及びＨ２の間、且つ基準パターンＲＰＵを形成する領域と基準パターンＲＰＬを形成する領域との間に配置される。尚、開口部Ｈ１及びＨ３の間のマスクＲＥＧ１のＸ方向の幅と、開口部Ｈ２及びＨ３の間のマスクＲＥＧ１のＸ方向の幅とのそれぞれは、導電体層２３のテラス部分のＸ方向の幅の２倍以下に設計される。開口部Ｈ１、Ｈ２及びＨ３のそれぞれの底部では、図１３に示すように、最上層の犠牲部材５１の上面が露出する。
ステップＳ１２の処理では、図１４に示すように、マスクＲＥＧ１を用いたエッチング処理によって、基準パターンを形成するための凸部が形成される。このエッチング処理は、例えばＲＩＥ（Reactive Ion Etching）であり、異方性を有している。このエッチング処理では、例えば犠牲部材５１及び絶縁体層３２の１組が除去される。開口部Ｈ１及びＨ３の間に設けられた凸部が、基準パターンＲＰＵに対応している。開口部Ｈ２及びＨ３の間に設けられた凸部が、基準パターンＲＰＬに対応している。
ステップＳ１３の処理では、スリミング及びエッチング処理の繰り返しによって、階段構造が形成される。具体的には、まず、マスクＲＥＧ１に対するスリミング処理が実行され、マスクＲＥＧ１が図１５に示された形状に加工される。スリミング処理では、マスクＲＥＧ１に使用されている材料の選択比が高く設定された等方性のエッチングが実行される。また、このスリミング処理は、１つのテラス部分の幅だけ平面方向のエッチングが進行するように実行される。すると、開口部Ｈ１、Ｈ２及びＨ３が統合され、１つの大きな開口部Ｈ４が形成される。そして、マスクＲＥＧ１を用いた異方性のエッチング処理によって、犠牲部材５１及び絶縁体層３２の１組が除去され、図１６に示された構造が形成される。このようなスリミング及びエッチング処理が繰り返し実行されると、図１７に示された構造が形成される。上側階段部に対応する構造が完成した後に、マスクＲＥＧ１は除去される。
ステップＳ１４の処理では、図１８に示すように、多段加工用のマスクＲＥＧ２が形成される。マスクＲＥＧ２は、開口部Ｈ５を含んでいる。開口部Ｈ５は、コンタクト領域ＬＳに対応する領域と重なっている。つまり、開口部Ｈ５は、基準パターンＲＰＬに対応する部分と重なっている。一方で、マスクＲＥＧ２は、引出部ＨＰ内で、基準パターンＲＰＵを含むコンタクト領域ＵＳに対応する領域を覆っている。
ステップＳ１５の処理では、図１９に示すように、マスクＲＥＧ２を用いた多段加工によって、下側階段部が形成される。“多段加工”は、異方性のエッチングによって、犠牲部材５１及び絶縁体層３２の複数組を除去する処理のことを示している。本例では、犠牲部材５１及び絶縁体層３２の４組分のエッチング処理が、マスクＲＥＧ２を用いて実行される。これにより、コンタクト領域ＬＳ内に、下側階段部及び基準パターンＲＰＬに対応する構造が形成される。その後、マスクＲＥＧ２が除去される。
ステップＳ１６の処理では、図２０に示すように、ステップＳ１５の処理に伴う加工変換差が測定される。本明細書において、“加工変換差”は、多段加工に伴う階段構造の変化を示す寸法に対応している。加工変換差の測定には、例えばＣＤ－ＳＥＭ（Critical Dimension-Scanning Electron Microscope）が使用される。加工変換差として測定された寸法は、例えば、当該ウエハの後に処理されるウエハの製造時における処理パラメータの調整に使用される。尚、コンタクト領域ＵＳでは多段加工が実行されないが、コンタクト領域ＵＳにおける測定結果は、例えばテラス部分の幅の管理（ステップＳ１３の処理パラメータの調整）に使用され得る。
例えば、ステップＳ１６の処理において、コンタクト領域ＵＳでは、基準パターンＲＰＵと、当該基準パターンＲＰＵとＸ方向に隣り合うテラス部分の端部（以下では、上側階段部の階段端と呼ぶ）との間隔が測定される。具体的には、コンタクト領域ＵＳでは、図示された“α１”及び“β１”の寸法が測定される。“α１”は、上側階段部の階段端と、基準パターンＲＰＵにおいて当該階段端とＸ方向に最も離れた部分との間のＸ方向に沿った長さである。“β１”は、上側階段部の階段端と、基準パターンＲＰＵにおいて当該階段端とＸ方向に最も近い部分との間のＸ方向に沿った長さである。そして、数式“（α１＋β１）／２”が計算されることによって、基準パターンＲＰＵの重心と上側階段部の階段端との間隔が算出される。
また、図示された“Ｅ１”、“Ｅ２”、“Ｅ３”及び“Ｅ４”は、コンタクト領域ＵＳ内の１段目、２段目、３段目及び４段目のテラス部分の端部をそれぞれ示している。端部Ｅ１は、上述された上側階段部の階段端に対応している。ステップＳ１６では、基準パターンＲＰＵの重心と端部Ｅ１との間隔だけでなく、基準パターンＲＰＵの重心と端部Ｅ２、Ｅ３及びＥ４のそれぞれとの間隔がそれぞれ算出され得る。そして、算出された複数の間隔に基づいて、隣り合う端部のＸ方向の間隔が算出されることにより、隣り合う端部の間に設けられたテラス部分のＸ方向の幅が算出される。この算出結果によって、当該ウエハの後に処理されるウエハの製造時において、ステップＳ１３に関連する工程の処理パラメータが調整され得る。尚、基準パターンＲＰＵの重心との間隔が測定される端部の数は、適宜省略されても良い。ステップＳ１３の処理パラメータの調整には、上側階段部に設けられた複数のテラス部分の幅の平均値が使用されても良い。
同様に、ステップＳ１６の処理において、コンタクト領域ＬＳでは、基準パターンＲＰＬと、当該基準パターンＲＰＬとＸ方向に隣り合うテラス部分の端部（以下では、下側階段部の階段端と呼ぶ）との間隔が測定される。具体的には、コンタクト領域ＬＳでは、図示された“α２”及び“β２”の寸法が測定される。 “α２”は、下側階段部の階段端と、基準パターンＲＰＬにおいて当該階段端とＸ方向に最も離れた部分との間のＸ方向に沿った長さである。“β２”は、下側階段部の階段端と、基準パターンＲＰＬにおいて当該階段端とＸ方向に最も近い部分との間のＸ方向に沿った長さである。そして、数式“（α２＋β２）／２”が計算されることによって、基準パターンＲＰＬの重心と下側階段部の階段端との間隔が算出される。この算出結果が、“加工変換差”に対応している。この算出結果によって、当該ウエハの後に処理されるウエハの製造時において、ステップＳ１５に関連する工程の処理パラメータが調整され得る。尚、コンタクト領域ＬＳにおけるテラス部分の幅が、コンタクト領域ＵＳと同様に測定されても良い。
ステップＳ１７の処理では、メモリピラーＭＰが形成される。簡潔に述べると、まず、絶縁体層３５が形成され、引出領域ＨＡに形成された段差が埋め込まれる。そして、例えばＣＭＰ（Chemical Mechanical Polishing）によって、構造体の上面が平坦化される。次に、複数のメモリピラーＭＰに対応する領域が開口したマスクが形成される。そして、当該マスクを用いた異方性のエッチング処理によって、複数のメモリホールが形成される。それから、複数のメモリホールの側面及び底面に、ブロック絶縁膜４５、絶縁膜４４及びトンネル絶縁膜４３が順に形成される。そして、当該メモリホールの底部に設けられたブロック絶縁膜４５、絶縁膜４４及びトンネル絶縁膜４３の一部が除去され、当該メモリホール内に、半導体層４１及びコア部材４０が形成される。その後、メモリホールの上部に設けられたコア部材４０の一部が除去され、当該部分に半導体層４１が形成される。これにより、複数のメモリピラーＭＰが形成される。
ステップＳ１８の処理では、図２１及び図２２に示すように、複数のスリットＳＬＴが形成される。具体的には、まず絶縁体層３５の上に、絶縁体層３６が形成される。絶縁体層３６は、メモリピラーＭＰの上部を保護している。絶縁体層３５及び３６は、図８に示された絶縁体層３４に含まれている。そして、フォトリソグラフィ等によって、スリットＳＬＴに対応する領域が開口したマスクが形成される。それから、当該マスクを用いた異方性のエッチングによって、例えば絶縁体層３１、３２、３５及び３６並びに犠牲部材５０及び５１のそれぞれを分断するスリットＳＬＴが形成される。尚、図示されない領域において、スリットＳＬＴは、絶縁体層３３及び犠牲部材５２のそれぞれも分断している。
ステップＳ１９の処理では、積層配線のリプレース処理が実行され、図２３に示すように、積層配線構造が形成される。具体的には、まず熱リン酸等によるウェットエッチングによって、スリットＳＬＴを介して犠牲部材５０～５２が選択的に除去される。犠牲部材５０～５２が除去された構造体は、複数のメモリピラーＭＰや、図示が省略された支持柱等によって維持される。それから、導電体が、スリットＳＬＴを介して、犠牲部材５０～５２が除去された空間に埋め込まれる。本工程における導電体の形成には、例えばＣＶＤ（Chemical Vapor Deposition）が使用される。
その後、スリットＳＬＴ内部に形成された導電体がエッチバック処理によって除去され、隣り合う配線層に形成された導電体が分離される。これにより、選択ゲート線ＳＧＳとして機能する導電体層２２と、ワード線ＷＬ０～ＷＬ７としてそれぞれ機能する複数の導電体層２３と、選択ゲート線ＳＧＤとして機能する導電体層２４とがそれぞれ形成される。尚、本工程において形成される導電体層２２～２４は、バリアメタルを含んでいても良い。この場合、犠牲部材５０～５２の除去後の導電体の形成では、例えばバリアメタルとして窒化チタンが成膜された後に、タングステンが形成される。
ステップＳ２０の処理では、図２４に示すように、スリットＳＬＴの埋め込み処理が実行される。具体的には、まずスリットＳＬＴの側面及び底面を覆うように絶縁膜（スペーサＳＰ）が形成される。そして、スリットＳＬＴの底部に設けられたスペーサＳＰの一部が除去され、スリットＳＬＴの底部において導電体層２１の一部が露出する。それから、スリットＳＬＴ内に導電体（コンタクトＬＩ）が形成され、スリットＳＬＴ外に形成された導電体が例えばＣＭＰによって除去される。この後、Ｙ方向に隣接するスリットＳＬＴ間にスリットＳＬＴと平行するように複数の溝を形成し、各溝内に絶縁膜を埋め込んで導電体層２４をＹ方向に分断するスリットＳＨＥを形成する。
以上で説明された実施形態に係る半導体記憶装置１の製造工程によって、メモリセルアレイ１０内の積層配線構造が形成される。尚、以上で説明した製造工程はあくまで一例であり、これに限定されない。例えば、各製造工程の間にはその他の処理が挿入されても良いし、一部の工程が省略又は統合されても良い。また、各製造工程は、可能な範囲で入れ替えられても良い。例えば、メモリピラーＭＰが形成される工程と、積層配線の階段構造が形成される工程とは、入れ替えられても良い。
［３］実施形態の効果
以上で説明された実施形態に係る半導体記憶装置１に依れば、半導体記憶装置の歩留まりを向上させ、且つ半導体記憶装置１のチップ面積を縮小することが出来る。以下に、実施形態に係る半導体記憶装置１における効果の詳細について、比較例を用いて説明する。
３次元に積層されたメモリセルを備える半導体記憶装置は、例えば、ワード線ＷＬを含む積層配線と、積層配線を貫通し、ワード線ＷＬとの交差部分がメモリセルとして機能するメモリピラーＭＰとを備えている。積層配線は、例えば、階段状に設けられた部分（以下、階段部と呼ぶ）を有する。ロウデコーダモジュール１５は、積層配線の階段部に接続されたコンタクトを介して、ワード線ＷＬ等に電圧を印加する。半導体記憶装置の製造時に積層配線の階段部とコンタクトとの位置ずれが発生すると、ワード線ＷＬの短絡等の不良が発生するおそれがある。このため、半導体記憶装置の製造時には、積層配線の階段部の出来上がり状態、例えば階段部の位置が管理されることが好ましい。
ここで、実施形態の比較例として、積層配線の階段部がメモリセルアレイ１０の両端に配置される場合について説明する。図２５は、実施形態の比較例に係る半導体記憶装置の平面レイアウトの一例を示している。図２５に示すように、実施形態の比較例に係る半導体記憶装置は、メモリセルアレイ１０の外の領域に、少なくとも１つの基準パターンＲＰを備えている。基準パターンＲＰは、積層配線の階段部の出来上がり状態の管理に使用され、メモリセルアレイ１０の近傍に孤立した島パターンとして配置される。
図２６は、図２５のＸＸＶＩ－ＸＸＶＩ線に沿った断面を示し、積層配線の階段部と基準パターンＲＰとを含む領域を表示している。また、図２６は、交互に積層された絶縁体層ＩＮＳ及び犠牲部材ＳＭが階段状に加工され、積層配線のリプレース処理が実行される前の状態に対応している。図２６に示すように、積層配線の階段部の出来上がり状態の管理には、実施形態と同様、例えば、階段端と基準パターンＲＰとの間隔が測定される。
しかしながら、メモリセルアレイ１０の外の領域に配置された基準パターンＲＰは、その後の製造工程によってダストの発生の原因になり得る。例えば、ウエハの裏面の洗浄工程でフッ化水素が使用された場合、ウエハの表面に回り込む可能性がある。回り込んだフッ化水素は、ウエハの外周近傍に配置された基準パターンＲＰの絶縁体層ＩＮＳを溶解し得る。そして、孤立している基準パターンＲＰの犠牲部材ＳＭが、基板表面から離れてダストとして散らばり得る。発生したダストは、半導体記憶装置の歩留まりの低下の要因になり得る。このため、半導体記憶装置では、基準パターンＲＰが、ダストの発生を抑制可能な構造で設けられることが好ましい。
これに対して、実施形態に係る半導体記憶装置１は、スタジアム状の階段構造（引出部ＨＰ）を有している。引出部ＨＰは、コンタクト領域ＵＳ及びＬＳと、基準パターンＲＰＵ及びＲＰＬとを含んでいる。コンタクト領域ＵＳ及びＬＳは、高さの異なる階段構造を有している。基準パターンＲＰＵは、コンタクト領域ＵＳに含まれた上側階段部の位置の測定に使用され、コンタクト領域ＵＳ内の積層配線のいずれかと連続的に設けられている。基準パターンＲＰＬは、コンタクト領域ＬＳに含まれた下側階段部の位置の測定に使用され、コンタクト領域ＵＬ内の積層配線のいずれかと連続的に設けられている。
このように、実施形態に係る半導体記憶装置１では、基準パターンＲＰＵ及びＲＰＬが、実施形態の比較例のような孤立した島パターンではない。このため、実施形態における基準パターンＲＰＵ及びＲＰＬは、比較例のようなダストの要因とはなり得ない。従って、実施形態に係る半導体記憶装置１は、階段位置の計測による処理パラメータの調整と、孤立した島パターン起因のダストの発生の抑制とを両立させることが出来る。その結果、実施形態に係る半導体記憶装置１は、歩留まりを改善することが出来、且つ半導体記憶装置１のチップ面積を縮小することが出来る。
また、実施形態に係る半導体記憶装置１では、コンタクト領域ＬＳ内の下側階段部が、多段加工によって形成される。そして、多段加工の境界部分が、基準パターンＲＰＵ及びＲＰＬの間に配置される。つまり、基準パターンＲＰＵが、コンタクト領域ＵＳ内の上側階段部の階段端と同じ高さに配置され、基準パターンＲＰＬが、コンタクト領域ＬＳ内の下側階段部の階段端と同じ高さに配置される。
これにより、実施形態に係る半導体記憶装置１では、上側階段部の位置と、下側階段部の位置との計測精度が向上する。そして、下側階段部の位置の計測精度が向上することによって、多段加工による加工変換差が、高精度に計測され得る。従って、実施形態に係る半導体記憶装置１は、多段加工に伴う加工変換差を考慮した処理パラメータを設定することが出来、半導体記憶装置１の歩留まりを向上させることが出来る。
また、実施形態に係る半導体記憶装置１では、基準パターンＲＰＵ及びＲＰＬを形成するためのマスクＲＥＧ１が、１回のスリミング処理によって、基準パターンＲＰＵ及びＲＰＬを覆う部分が除去されるように設けられる。
これにより、実施形態に係る半導体記憶装置１では、基準パターンＲＰＵ及びＲＰＬのそれぞれが、絶縁体層３２及び導電体層２３の１組のみで形成され、基準パターンＲＰＵ及びＲＰＬのそれぞれのＸ方向の幅が抑制された構造が形成される。その結果、実施形態に係る半導体記憶装置１は、基準パターンＲＰＵ及びＲＰＬの配置に伴う引出部ＨＰの面積の増大を抑制することが出来る。
［４］実施形態の変形例
実施形態に係る半導体記憶装置１は、種々の変形が可能である。以下に、実施形態の第１変形例、第２変形例、第３変形例、及び第４変形例について、実施形態と異なる点を説明する。
（第１変形例）
実施形態の第１変形例に係る半導体記憶装置１は、実施形態に対して、ワード線ＷＬの積層数と引出領域ＨＡ内の階段構造とが異なる。
図２７は、実施形態の第１変形例に係る半導体記憶装置１が備えるメモリセルアレイ１０の引出領域ＨＡにおける平面レイアウトの一例であり、実施形態で参照された図７と同様の領域を示している。図２７に示すように、実施形態の第１変形例では、ワード線ＷＬの積層数が、実施形態よりも多い。また、実施形態の第１変形例におけるメモリセルアレイ１０では、実施形態における引出部ＨＰが、Ｘ方向に並んだ２つの引出部ＨＰ１及びＨＰ２に分けられている。
引出部ＨＰ１に設けられたスタジアム状の階段構造の高さは、引出部ＨＰ２に設けられたスタジアム状の階段構造よりも高い。引出部ＨＰ１は、コンタクト領域ＵＳ１及びＬＳ１を含んでいる。引出部ＨＰ２は、コンタクト領域ＵＳ２及びＬＳ２を含んでいる。コンタクト領域ＵＳ１、ＬＳ１、ＵＳ２及びＬＳ２のそれぞれは、互いに異なる高さの階段構造を含んでいる。また、コンタクト領域ＵＳ１、ＬＳ１、ＵＳ２及びＬＳ２は、それぞれ基準パターンＲＰＵ１、ＲＰＬ１、ＲＰＵ２及びＲＰＬ２を含んでいる。
基準パターンＲＰＵ１は、コンタクト領域ＵＳ１に設けられた階段構造の位置の測定に使用され、当該階段構造を形成する積層配線のいずれかと連続的に設けられた部分を有している。基準パターンＲＰＬ１は、コンタクト領域ＬＳ１に設けられた階段構造の位置の測定に使用され、当該階段構造を形成する積層配線のいずれかと連続的に設けられた部分を有している。基準パターンＲＰＵ２は、コンタクト領域ＵＳ２に設けられた階段構造の位置の測定に使用され、当該階段構造を形成する積層配線のいずれかと連続的に設けられた部分を有している。基準パターンＲＰＬ２は、コンタクト領域ＬＳ２に設けられた階段構造の位置の測定に使用され、当該階段構造を形成する積層配線のいずれかと連続的に設けられた部分を有している。
図２８は、図２７のＸＸＶＩＩＩ－ＸＸＶＩＩＩ線に沿った断面図であり、実施形態の第１変形例に係る半導体記憶装置１の備えるメモリセルアレイ１０の引出領域ＨＡにおける断面構造の一例を示している。図２８に示すように、引出部ＨＰ１において、コンタクト領域ＵＳ１及びＬＳ１は、高さが異なることを除いて、Ｘ方向に対称的な構造を有している。引出部ＨＰ２において、コンタクト領域ＵＳ２及びＬＳ２は、高さが異なることを除いて、Ｘ方向に対称的な構造を有している。
例えば、引出部ＨＰ１の階段構造は、引出部ＨＰ２の階段構造と、高さのみが異なっている。つまり、コンタクト領域ＬＳ１は、コンタクト領域ＵＳ１の階段構造と同様の構造が形成された後の多段加工によって設けられる。コンタクト領域ＬＳ２は、コンタクト領域ＵＳ２の階段構造と同様の構造が形成された後の多段加工によって設けられる。引出部ＨＰ１及びＨＰ２の高さの差は、引出部ＨＰ１の階段構造と同様の構造が形成された後の多段加工によって設けられる。コンタクト領域ＵＳ１は、コンタクト領域ＬＳ１よりも上層に配置される。コンタクト領域ＵＳ２は、コンタクト領域ＬＳ２よりも上層に配置される。コンタクト領域ＬＳ１は、コンタクト領域ＵＳ２よりも上層に配置される。実施形態の第１変形例に係る半導体記憶装置１のその他の構成は、実施形態と同様である。
以上で説明されたように、メモリセルアレイ１０は、各々が基準パターンＲＰを含む複数の引出部ＨＰを有していても良い。ユーザは、ＣＤ－ＳＥＭ等の測長装置を使用し、基準パターンＲＰＵ１、ＲＰＬ１、ＲＰＵ２及びＲＰＬ２と、関連付けられた階段端を測定することによって、コンタクト領域ＵＳ１、ＬＳ１、ＵＳ２及びＬＳ２のそれぞれの階段位置を測定することが出来る。その結果、実施形態の第１変形例に係る半導体記憶装置１は、多段加工に伴う加工変換差を考慮した処理パラメータを設定することが出来、半導体記憶装置１の歩留まりを向上させることが出来る。
尚、実施形態の第１変形例では、引出部ＨＰが２つに分けられる場合について例示したが、引出部ＨＰは、３つ以上に分けられても良い。この場合、分けられた引出部ＨＰが、互いに異なる高さのスタジアム状の階段構造を有する。このような場合に、基準パターンＲＰが、各引出部ＨＰのコンタクト領域ＵＳ及びＬＳのそれぞれに設けられても良い。これにより、ユーザは、ＣＤ－ＳＥＭ等の測長装置を用いて、異なる高さの階段構造のそれぞれの位置を測定することが出来る。
（第２変形例）
実施形態の第２変形例に係る半導体記憶装置１は、実施形態の第１変形例に対して、設けられた基準パターンＲＰの数が異なる。
図２９は、実施形態の第２変形例に係る半導体記憶装置１が備えるメモリセルアレイ１０の引出領域ＨＡにおける平面レイアウトの一例であり、実施形態で参照された図７と同様の領域を示している。図２９に示すように、実施形態の第２変形例におけるメモリセルアレイ１０は、実施形態の第１変形例におけるメモリセルアレイ１０から基準パターンＲＰＵ１が省略された構成を有している。実施形態の第２変形例に係る半導体記憶装置１のその他の構成は、実施形態の第１変形例と同様である。
実施形態の第２変形例に係る半導体記憶装置１は、基準パターンＲＰＵ１が省略されることによって、実施形態の第１変形例よりも引出領域ＨＡの面積を縮小することが出来る。基準パターンＲＰＵ１は、多段加工が実行されないコンタクト領域ＵＳ１に対応している。多段加工が実行されないコンタクト領域における階段位置は、多段加工が実行されるコンタクト領域における階段位置よりもずれにくい。
以上のように、基準パターンＲＰは、品質制御の程度に応じて、一部が適宜省略されても良い。また、中層に対応するコンタクト領域において基準パターンＲＰを省略し、上層に対応するコンタクト領域内の基準パターンＲＰにおける階段位置の測定結果と、下層に対応するコンタクト領域内の基準パターンＲＰにおける階段位置の測定結果とに基づいて、中層に対応するコンタクト領域における階段位置が推測されても良い。
（第３変形例）
実施形態の第３変形例に係る半導体記憶装置１は、実施形態に対して、引出部ＨＰ内の階段構造と基準パターンの配置とが異なる。
図３０は、実施形態の第３変形例に係る半導体記憶装置１が備えるメモリセルアレイ１０の引出領域ＨＡにおける平面レイアウトの一例であり、実施形態で参照された図７と同様の領域を示している。図３０に示すように、実施形態の第３変形例に係る半導体記憶装置１は、引出部ＨＰにおいて、Ｘ方向に向かい合った階段構造を含み、ダミー階段構造が省略された構造を有している。Ｘ方向に向かい合った階段構造の一方が形成される領域のことを“コンタクト領域ＳＲ１”と呼び、Ｘ方向に向かい合った階段構造の他方が形成される領域のことを“コンタクト領域ＳＲ２”と呼ぶ。
具体的には、引出部ＨＰにおける複数のテラス部分が、ワード線ＷＬ７、ＷＬ５、ＷＬ３、ＷＬ１、選択ゲート線ＳＧＳ、ワード線ＷＬ０、ＷＬ２、ＷＬ４及びＷＬ６の順に配置されている。言い換えると、コンタクト領域ＳＲ１が、ワード線ＷＬ７、ＷＬ５及びＷＬ３、並びに選択ゲート線ＳＧＳを含み、コンタクト領域ＳＲ２が、ワード線ＷＬ０、ＷＬ２、ＷＬ４及びＷＬ６を含む。そして、選択ゲート線ＳＧＳのテラス部分と、ワード線ＷＬ０のテラス部分との間に、基準パターンＲＰが設けられている。コンタクト領域ＳＲ２が基準パターンＲＰＬを含み、基準パターンＲＰは、実施形態と同様にコンタクト領域ＳＲ２に設けられた階段構造を形成する積層配線のいずれかと連続的に設けられた部分を有している。
図３１は、図３０のＸＸＸＩ－ＸＸＸＩ線に沿った断面図であり、実施形態の第３変形例に係る半導体記憶装置１におけるメモリセルアレイ１０の引出領域ＨＡにおける断面構造の一例を示している。図３１に示すように、引出部ＨＰにおいて、コンタクト領域ＳＲ１に設けられた階段構造は、絶縁体層３２及び導電体層２３の２組分の段差を有している。同様に、コンタクト領域ＳＲ２に設けられた階段構造は、絶縁体層３２及び導電体層２３の２組分の段差を有している。基準パターンＲＰは、例えばワード線ＷＬ１と同じ高さに設けられている。基準パターンＲＰは、絶縁体層３２及び導電体層２３の１組分の高さに限定されず、２組分以上の高さを有していても良い。実施形態の第３変形例に係る半導体記憶装置１のその他の構成は、実施形態と同様である。
実施形態の第３変形例のような階段構造は、複数のマスクを用いて、複数回のエッチング処理が実行されることによって形成される。この場合、ダミー階段構造を形成することなく、コンタクトＣＣを接続可能な階段構造が形成され得る。このような場合においても、基準パターンＲＰは、テラス部分の幅の測定に使用され得る。例えば、基準パターンＲＰの重心とコンタクト領域ＳＲ１内の各テラス部分の端部との間隔が算出される。同様に、基準パターンＲＰの重心とコンタクト領域ＳＲ２内の各テラス部分の端部との間隔が算出される。そして、算出された複数の間隔に基づいて、隣り合う端部のＸ方向の間隔が算出されることにより、隣り合う端部の間に設けられたテラス部分のＸ方向の幅が算出される。
この算出結果によって、当該ウエハの後に処理されるウエハの製造時において、階段構造の形成に関連する工程の処理パラメータが調整され得る。基準パターンＲＰの重心との間隔が測定される端部の数は、適宜省略されても良い。階段構造の形成に関連する工程の処理パラメータの調整には、算出された複数のテラス部分の幅の平均値が使用されても良い。その結果、実施形態の第３変形例に係る半導体記憶装置１は、基準パターンＲＰを用いて階段位置を管理することが出来、歩留まりを向上させることが出来る。
尚、実施形態の第３変形例では、引出部ＨＰにおいて積層配線がＸ方向のみに段差を有する階段状に設けられる場合について例示したが、これに限定されない。引出部ＨＰには、さらにＹ方向に２列以上の階段が形成されても良い。積層されたワード線ＷＬにおいてＸ方向及びＹ方向に形成される段差の数は、任意の数に設計され得る。
（第４変形例）
実施形態の第４変形例に係る半導体記憶装置１は、実施形態に対してメモリ領域ＭＡ及び引出領域ＨＡの配置が異なる。
図３２は、実施形態の第４変形例に係る半導体記憶装置１が備えるメモリセルアレイ１０の平面レイアウトの一例であり、実施形態で参照された図３と同様の領域を示している。図３２に示すように、実施形態の第４変形例に係る半導体記憶装置１は、１つのメモリ領域ＭＡと１つの引出領域ＨＡとを有している。メモリ領域ＭＡは、引出領域ＨＡと隣り合っている。実施形態の第４変形例に係る半導体記憶装置１のその他の構成は、実施形態と同様である。このような場合においても、引出部ＨＰに基準パターンＲＰが適宜配置されることによって、階段位置が測定され得る。その結果、実施形態の第４変形例に係る半導体記憶装置１は、基準パターンＲＰを用いて階段位置を管理することが出来、歩留まりを向上させることが出来る。
尚、実施形態では、メモリセルアレイ１０が１つの引出領域ＨＡを有する場合について例示したが、これに限定されない。メモリセルアレイ１０には、少なくとも１つの引出領域ＨＡが設けられていれば良く、複数の引出領域ＨＡが設けられても良い。引出領域ＨＡは、隣り合う２つのメモリ領域ＭＡの間に配置されても良いし、メモリ領域ＭＡを両側から挟むように配置されても良い。１つの引出領域ＨＡのみが設けられる場合には、引出領域ＨＡは、実施形態のようにメモリ領域ＭＡの中間部分に挿入されることが好ましい。これにより、半導体記憶装置１は、ワード線ＷＬの配線抵抗に基づいて発生し得る、ワード線ＷＬの端部における電圧変化の遅延を抑制することが出来る。
［５］その他
実施形態では、加工変換差の測定に、関連付けられた階段構造の端部が使用される場合について例示したが、これに限定されない。ユーザは、加工変換差の測定に、少なくとも基準パターンＲＰの重心を用いていれば良く、高さの異なるテラス部分を用いても良い。実施形態では、引出部ＨＰが、２つのブロックＢＬＫ毎に設けられる場合について例示したが、これに限定されない。引出部ＨＰは、１つのブロックＢＬＫ毎に設けられても良い。この場合、引出部ＨＰ及び各基準パターンＲＰは、スリットＳＬＴによって分断されない。
実施形態に係る半導体記憶装置１におけるメモリセルアレイ１０の構造は、その他の構造であっても良い。例えば、メモリピラーＭＰは、複数のピラーがＺ方向に２本以上連結された構造を有していても良い。メモリピラーＭＰは、選択ゲート線ＳＧＤに対応するピラーと、ワード線ＷＬに対応するピラーとが連結された構造を有していて良い。メモリピラーＭＰ及びビット線ＢＬの間と、コンタクトＣＣと導電体層２６との間とのそれぞれは、Ｚ方向に連結された複数のコンタクトによって接続されても良い。この場合に、複数のコンタクトの連結部分には、導電体層が挿入されても良い。
実施形態で説明に使用した図面では、メモリピラーＭＰがＺ方向において同一径を有している場合を例示したが、これに限定されない。例えば、メモリピラーＭＰは、テーパー形状又は逆テーパー形状を有していても良いし、中間部分が膨らんだ形状（ボーイング形状）を有していても良い。同様に、スリットＳＬＴ及びＳＨＥのそれぞれがテーパー形状又は逆テーパー形状を有していても良いし、ボーイング形状を有していても良い。また、実施形態では、メモリピラーＭＰ、及びコンタクトＣＣのそれぞれの断面構造が円形である場合について例示したが、これらの断面構造は楕円形であっても良く、任意の形状に設計され得る。
実施形態において、スリットＳＬＴ及びＳＨＥのそれぞれの内部は、単一又は複数種類の絶縁体により構成されても良い。この場合、例えば、ソース線ＳＬ（導電体層２１）に対するコンタクトが、例えば引出領域ＨＡに設けられる。本明細書において、スリットＳＬＴの位置は、例えばコンタクトＬＩの位置に基づいて特定される。スリットＳＬＴが絶縁体で構成される場合には、スリットＳＬＴの位置は、スリットＳＬＴ内のシームや、リプレース処理時にスリットＳＬＴ内に残存した材料によって特定されても良い。
実施形態では、メモリセルアレイ１０の下にセンスアンプモジュール１６等の回路が設けられた場合について説明したが、これに限定されない。例えば、半導体記憶装置１は、半導体基板２０上にワード線ＷＬ等の積層配線が形成された構造であっても良いし、センスアンプモジュール１６等が設けられたチップと、メモリセルアレイ１０が設けられたチップとが貼り合わされた構造であっても良い。半導体記憶装置１がチップの貼り合わせ構造を有する場合、半導体基板２０に相当する構成は省略されても良い。
本明細書において“接続”は、電気的に接続されている事を示し、例えば間に別の素子を介することを除外しない。“電気的に接続される”は、電気的に接続されたものと同様に動作することが可能であれば、絶縁体を介していても良い。“柱状”は、半導体記憶装置１の製造工程において形成されたホール内に設けられた構造体であることを示している。“同じ層構造”は、少なくとも層が形成された順番が同じであれば良い。
本明細書において“領域”は、半導体基板２０によって含まれる構成と見なされても良い。例えば、半導体基板２０がメモリ領域ＭＡ１及びＭＡ２、並びに引出領域ＨＡを含むと規定された場合、メモリ領域ＭＡ１及びＭＡ２、並びに引出領域ＨＡは、半導体基板２０の上方の異なる領域にそれぞれ関連付けられる。“高さ”は、例えば計測対象の構成と半導体基板２０とのＺ方向の間隔に対応している。尚、“高さ”の基準としては、半導体基板２０以外の構成が使用されても良い。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…半導体記憶装置、２…メモリコントローラ、１０…メモリセルアレイ、１１…コマンドレジスタ、１２…アドレスレジスタ、１３…シーケンサ、１４…ドライバモジュール、１５…ロウデコーダモジュール、１６…センスアンプモジュール、２０…半導体基板、２１～２６…導電体層、３０～３６，ＩＮＳ…絶縁体層、４０…コア部材、４１…半導体層、４２…積層膜、４３…トンネル絶縁膜、４４…絶縁膜、４５…ブロック絶縁膜、５０～５２，ＳＭ…犠牲部材、ＳＬＴ，ＳＨＥ…スリット、ＵＳ，ＬＳ…コンタクト領域、ＨＡ…引出領域、ＢＬＫ…ブロック、ＳＵ…ストリングユニット、ＢＬ…ビット線、ＷＬ…ワード線、ＳＬ…ソース線、ＳＧＳ，ＳＧＤ…選択ゲート線、ＭＴ…メモリセルトランジスタ、ＳＴ１，ＳＴ２…選択トランジスタ

Claims (5)

  1. 第１方向に並んで配置された第１領域及び第２領域と、各々が前記第１方向に延伸し且つ前記第１方向と交差する第２方向に並んで配置された複数のブロック領域とを含む基板と、
    前記第１方向及び前記第２方向のそれぞれと交差する第３方向に並び且つ互いに離れて設けられ、前記複数のブロック領域毎に分断され、前記第２領域と前記複数のブロック領域とが重なる領域毎にそれぞれ上層の導電体層と重ならないように設けられた複数のテラス部分を有する複数の導電体層と、
    前記複数のブロック領域毎に、前記複数の導電体層を貫通して設けられ、前記導電体層と交差した部分のそれぞれがメモリセルとして機能する複数のピラーと、
    前記複数のブロック領域毎に、前記複数のテラス部分の上にそれぞれ設けられた複数のコンタクトと、を備え、
    前記第２領域が、前記第１方向に並んだ第１サブ領域及び第２サブ領域を含み、
    前記第１サブ領域が、前記複数のテラス部分のうち複数の第１テラス部分が前記第１方向に沿って且つ前記第１領域に向かう方向に昇段又は降段する第１階段構造を含み、
    前記第２サブ領域が、前記複数のテラス部分のうち複数の第２テラス部分が前記第１方向に沿って且つ前記第１領域から離れる方向に昇段又は降段する第２階段構造と、前記複数の導電体層のいずれかと連続的に設けられた第１パターンとを含み、
    前記第１パターンが、前記第１階段構造と前記第２階段構造との間に配置され、少なくとも１つのコンタクトが、前記第１パターンと連続的に設けられた導電体層のテラス部分と前記第１パターンとの間に配置される、半導体記憶装置。
  2. 前記第１階段構造は、前記第２階段構造よりも上層に配置され、
    前記第１パターンは、前記複数の導電体層のうち前記第２階段構造を形成する複数の導電体層のいずれかと連続的に設けられる、
    請求項１に記載の半導体記憶装置。
  3. 前記第１サブ領域は、前記複数の導電体層のうち前記第１階段構造を形成する複数の導電体層のいずれかと連続的に設けられた第２パターンを含み、
    前記第２パターンと連続的に設けられた導電体層のテラス部分と、前記第２パターンとの間に、少なくとも１つのコンタクトが配置される、
    請求項２に記載の半導体記憶装置。
  4. 前記第１パターンと前記第２パターンとの間に形成された段差の高さが、前記第２階段構造の高さよりも高く、前記段差が、前記第１パターンと前記第２パターンとの両方から離れている、
    請求項３に記載の半導体記憶装置。
  5. 前記第１パターンは、前記第２階段構造を形成する複数の導電体層のうち、最下層の導電体層の隣に配置された導電体層と連続的に設けられている、
    請求項１乃至請求項４のいずれか一項に記載の半導体記憶装置。
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