JP2020198387A - 半導体記憶装置 - Google Patents

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Abstract

【課題】半導体記憶装置が記憶するデータの信頼性を向上させる。【解決手段】実施形態の半導体記憶装置は、セル領域ＣＡを含む半導体層、第１及び第２コンタクト、複数の第１導電体層、複数のピラー、及び複数のシャント線を含む。第１及び第２コンタクトＳＬＴの各々は、第１方向に沿って延伸し且つ半導体層上に設けられる。複数の第１導電体層は、半導体層の上方且つ第１及び第２コンタクト間において、互いに離れて積層される。複数のピラーは、各々が複数の第１導電体層を貫通し且つセル領域内の半導体層上に設けられる。複数のシャント線ＳＨは、各々が第２方向に沿って延伸し且つ第１方向に並んで設けられ、第１及び第２コンタクトと電気的に接続される。第１方向における端部側に配置されたシャント線と、セル領域の第１方向における端部との間の第１方向における間隔Ｌ１は、隣り合う２本のシャント線間の第１方向における間隔Ｌ２よりも狭い。【選択図】図１１

Description

実施形態は、半導体記憶装置に関する。
データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリが知られている。
特開２０１５−２１６１７９号公報
半導体記憶装置が記憶するデータの信頼性を向上させる。
実施形態の半導体記憶装置は、半導体層と、第１コンタクトと、第２コンタクトと、複数の第１導電体層と、複数のピラーと、複数のシャント線と、複数の第３コンタクトと、を含む。半導体層は、セル領域を含む。第１コンタクトは、半導体層の表面と平行な第１方向に沿って延伸し且つ半導体層上に設けられる。第２コンタクトは、第１方向に沿って延伸し且つ半導体層上に設けられ、第１方向と交差する第２方向において第１コンタクトと離れて配置される。複数の第１導電体層は、半導体層の上方且つ第１コンタクト及び第２コンタクト間において、互いに離れて積層される。複数のピラーは、各々が複数の第１導電体層を貫通し且つセル領域内の半導体層上に設けられる。ピラーと第１導電体層との交差部分がメモリセルとして機能する。複数のシャント線は、各々が第２方向に沿って延伸し、且つセル領域内で第１方向に並んで設けられる。複数のシャント線は、第１コンタクト及び第２コンタクトと電気的に接続される。複数の第３コンタクトは、シャント線と第１コンタクトとの間と、シャント線と第２コンタクトとの間とにそれぞれ設けられる。第１方向における端部側に配置されたシャント線と、セル領域の第１方向における端部との間の第１方向における第１間隔は、隣り合う２本のシャント線間の第１方向における第２間隔よりも狭い。
実施形態に係る半導体記憶装置の構成例を示すブロック図。 実施形態に係る半導体記憶装置が備えるメモリセルアレイの回路構成の一例を示す回路図。 実施形態に係る半導体記憶装置が備えるメモリセルアレイの平面レイアウトの一例を示す平面図。 実施形態に係る半導体記憶装置が備えるメモリセルアレイのセル領域における詳細な平面レイアウトの一例を示す平面図。 実施形態に係る半導体記憶装置が備えるメモリセルアレイのセル領域における断面構造の一例を示す、図４のＶ−Ｖ線に沿った断面図。 実施形態に係る半導体記憶装置におけるメモリピラーの断面構造の一例を示す、図５のＶＩ−ＶＩ線に沿った断面図。 実施形態に係る半導体記憶装置が備えるメモリセルアレイの引出領域における詳細な平面レイアウトの一例を示す平面図。 実施形態に係る半導体記憶装置が備えるメモリセルアレイの引出領域における断面構造の一例を示す、図７のＶＩＩＩ−ＶＩＩＩ線に沿った断面図。 実施形態に係る半導体記憶装置が備えるメモリセルアレイのシャント領域における詳細な平面レイアウトの一例を示す平面図。 実施形態に係る半導体記憶装置が備えるメモリセルアレイのシャント領域における断面構造の一例を示す、図９のＸ−Ｘ線に沿った断面図。 実施形態に係る半導体記憶装置が備えるメモリセルアレイにおけるシャント線の平面レイアウトの一例を示す平面図。 実施形態の比較例に係る半導体記憶装置が備えるメモリセルアレイにおけるシャント線の平面レイアウトの一例を示す平面図。 実施形態の第１変形例に係る半導体記憶装置が備えるメモリセルアレイにおけるシャント線の平面レイアウトの一例を示す平面図。 実施形態の第２変形例に係る半導体記憶装置が備えるメモリセルアレイにおけるシャント線の平面レイアウトの一例を示す平面図。
以下に、実施形態について図面を参照して説明する。各実施形態は、発明の技術的思想を具体化するための装置や方法を例示している。図面は模式的又は概念的なものであり、各図面の寸法及び比率等は必ずしも現実のものと同一とは限らない。本発明の技術思想は、構成要素の形状、構造、配置等によって特定されるものではない。
尚、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。参照符号を構成する文字の後の数字は、同じ文字を含んだ参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために使用される。同じ文字を含んだ参照符号で示される要素を相互に区別する必要がない場合、これらの要素はそれぞれ文字のみを含んだ参照符号により参照される。
［１］実施形態
以下に、実施形態に係る半導体記憶装置１について説明する。
［１−１］半導体記憶装置１の構成
［１−１−１］半導体記憶装置１の全体構成
図１は、実施形態に係る半導体記憶装置１の構成例を示している。半導体記憶装置１は、データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリであり、外部のメモリコントローラ２によって制御可能である。
図１に示すように、半導体記憶装置１は、例えばメモリセルアレイ１０、コマンドレジスタ１１、アドレスレジスタ１２、シーケンサ１３、ドライバモジュール１４、ロウデコーダモジュール１５、並びにセンスアンプモジュール１６を備えている。
メモリセルアレイ１０は、複数のブロックＢＬＫ０〜ＢＬＫｎ（ｎは１以上の整数）を含んでいる。ブロックＢＬＫは、データを不揮発に記憶することが可能な複数のメモリセルの集合であり、例えばデータの消去単位として使用される。また、メモリセルアレイ１０には、複数のビット線及び複数のワード線が設けられる。各メモリセルは、例えば１本のビット線と１本のワード線とに関連付けられている。メモリセルアレイ１０の詳細な構成については後述する。
コマンドレジスタ１１は、半導体記憶装置１がメモリコントローラ２から受信したコマンドＣＭＤを保持する。コマンドＣＭＤは、例えばシーケンサ１３に読み出し動作、書き込み動作、消去動作等を実行させる命令を含んでいる。
アドレスレジスタ１２は、半導体記憶装置１がメモリコントローラ２から受信したアドレス情報ＡＤＤを保持する。アドレス情報ＡＤＤは、例えばブロックアドレスＢＡｄ、ページアドレスＰＡｄ、及びカラムアドレスＣＡｄを含んでいる。例えば、ブロックアドレスＢＡｄ、ページアドレスＰＡｄ、及びカラムアドレスＣＡｄは、それぞれブロックＢＬＫ、ワード線、及びビット線の選択に使用される。
シーケンサ１３は、半導体記憶装置１全体の動作を制御する。例えば、シーケンサ１３は、コマンドレジスタ１１に保持されたコマンドＣＭＤに基づいてドライバモジュール１４、ロウデコーダモジュール１５、及びセンスアンプモジュール１６等を制御して、読み出し動作、書き込み動作、消去動作等を実行する。
ドライバモジュール１４は、読み出し動作、書き込み動作、消去動作等で使用される電圧を生成する。そして、ドライバモジュール１４は、例えばアドレスレジスタ１２に保持されたページアドレスＰＡｄに基づいて、選択されたワード線に対応する信号線に生成した電圧を印加する。
ロウデコーダモジュール１５は、アドレスレジスタ１２に保持されたブロックアドレスＢＡｄに基づいて、対応するメモリセルアレイ１０内の１つのブロックＢＬＫを選択する。そして、ロウデコーダモジュール１５は、例えば選択されたワード線に対応する信号線に印加された電圧を、選択されたブロックＢＬＫ内の選択されたワード線に転送する。
センスアンプモジュール１６は、書き込み動作において、メモリコントローラ２から受信した書き込みデータＤＡＴに応じて、各ビット線に所望の電圧を印加する。また、センスアンプモジュール１６は、読み出し動作において、ビット線の電圧に基づいてメモリセルに記憶されたデータを判定し、判定結果を読み出しデータＤＡＴとしてメモリコントローラ２に転送する。
以上で説明した半導体記憶装置１及びメモリコントローラ２は、それらの組み合わせにより１つの半導体装置を構成しても良い。このような半導体装置としては、例えばＳＤＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。
［１−１−２］メモリセルアレイ１０の回路構成
図２は、実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の回路構成の一例を、メモリセルアレイ１０に含まれた複数のブロックＢＬＫのうち１つのブロックＢＬＫを抽出して示している。図２に示すように、ブロックＢＬＫは、例えば４つのストリングユニットＳＵ０〜ＳＵ３を含んでいる。
各ストリングユニットＳＵは、ビット線ＢＬ０〜ＢＬｍ（ｍは１以上の整数）にそれぞれ関連付けられた複数のＮＡＮＤストリングＮＳを含んでいる。各ＮＡＮＤストリングＮＳは、例えばメモリセルトランジスタＭＴ０〜ＭＴ７、並びに選択トランジスタＳＴ１及びＳＴ２を含んでいる。メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積層を含み、データを不揮発に保持する。選択トランジスタＳＴ１及びＳＴ２のそれぞれは、各種動作時におけるストリングユニットＳＵの選択に使用される。
各ＮＡＮＤストリングＮＳにおいて、メモリセルトランジスタＭＴ０〜ＭＴ７は、直列接続される。選択トランジスタＳＴ１のドレインは、関連付けられたビット線ＢＬに接続され、選択トランジスタＳＴ１のソースは、直列接続されたメモリセルトランジスタＭＴ０〜ＭＴ７の一端に接続される。選択トランジスタＳＴ２のドレインは、直列接続されたメモリセルトランジスタＭＴ０〜ＭＴ７の他端に接続される。選択トランジスタＳＴ２のソースは、ソース線ＳＬに接続される。
同一のブロックＢＬＫにおいて、メモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートは、それぞれワード線ＷＬ０〜ＷＬ７に共通接続される。ストリングユニットＳＵ０〜ＳＵ３内のそれぞれの選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０〜ＳＧＤ３に共通接続される。選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに共通接続される。
以上で説明したメモリセルアレイ１０の回路構成において、ビット線ＢＬは、各ストリングユニットＳＵで同一のカラムアドレスが割り当てられたＮＡＮＤストリングＮＳによって共有される。ソース線ＳＬは、例えば複数のブロックＢＬＫ間で共有される。
１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合は、例えばセルユニットＣＵと称される。例えば、それぞれが１ビットデータを記憶するメモリセルトランジスタＭＴを含むセルユニットＣＵの記憶容量が、「１ページデータ」として定義される。セルユニットＣＵは、メモリセルトランジスタＭＴが記憶するデータのビット数に応じて、２ページデータ以上の記憶容量を有し得る。
尚、実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の回路構成は、以上で説明した構成に限定されない。例えば、各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２の個数は、それぞれ任意の個数でも良い。各ブロックＢＬＫが含むストリングユニットＳＵの個数は、任意の個数でも良い。
［１−１−３］メモリセルアレイ１０の構造
以下に、実施形態におけるメモリセルアレイ１０の構造の一例について説明する。
尚、以下で参照される図面において、Ｘ方向はワード線ＷＬの延伸方向に対応し、Ｙ方向はビット線ＢＬの延伸方向に対応し、Ｚ方向は半導体記憶装置１が形成される半導体層として用いる半導体基板の表面に対する鉛直方向に対応している。平面図には、図を見易くするためにハッチングが適宜付加されている。平面図に付加されたハッチングは、ハッチングが付加された構成要素の素材や特性とは必ずしも関連していない。本明細書では、図を見易くするために配線、コンタクト等の構成要素が適宜省略されている。
（メモリセルアレイ１０の平面レイアウト）
図３は、実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の平面レイアウトの一例であり、１つのブロックＢＬＫ（すなわち、ストリングユニットＳＵ０〜ＳＵ３）に対応する領域を抽出して示している。図３に示すように、メモリセルアレイ１０は、複数のスリットＳＬＴを含んでいる。また、メモリセルアレイ１０の平面レイアウトは、例えばＸ方向において、複数のセル領域ＣＡと、引出領域ＨＡと、複数のシャント領域ＳＡとに分割される。
複数のスリットＳＬＴは、それぞれがＸ方向に沿って延伸して設けられ、Ｘ方向においてメモリセルアレイ１０を横切っている。また、複数のスリットＳＬＴは、Ｙ方向に配列している。スリットＳＬＴは、内部に絶縁部材及び導電部材が埋め込まれた構造を有し、同じ配線層に設けられ且つ当該スリットＳＬＴを介して隣り合う導電体層間を分断している。具体的には、スリットＳＬＴは、例えばワード線ＷＬ０〜ＷＬ７、並びに選択ゲート線ＳＧＤ及びＳＧＳにそれぞれ対応する複数の配線層を分断している。
セル領域ＣＡは、ＮＡＮＤストリングＮＳが形成される領域である。複数のセル領域ＣＡのうち、Ｘ方向における両端に配置された２つのセル領域ＣＡのことをセル領域ＣＡ１と呼び、２つのセル領域ＣＡ１間に配置されたセル領域ＣＡのことをセル領域ＣＡ２と呼ぶ。言い換えると、２つのセル領域ＣＡ１は、Ｘ方向に並んだ複数のセル領域ＣＡのうち、Ｘ方向における一端部分と他端部分とにそれぞれ配置され、複数のセル領域ＣＡ２は、２つのセル領域ＣＡ１によって挟まれている。
引出領域ＨＡは、ＮＡＮＤストリングＮＳに接続されたワード線ＷＬ並びに選択ゲート線ＳＧＳ及びＳＧＤとロウデコーダモジュール１５との間を電気的に接続するためのコンタクトが形成される領域である。引出領域ＨＡは、メモリセルアレイ１０のＸ方向における一端部分に配置され、セル領域ＣＡ１と隣り合っている。尚、引出領域ＨＡは、メモリセルアレイ１０のＸ方向における一端部分と他端部分との両方に配置されても良い。
シャント領域ＳＡは、図９に示すシャント線ＳＨが形成される領域である。シャント線ＳＨは、例えばビット線ＢＬと平行に延伸する部分を有し、複数のスリットＳＬＴのそれぞれの内部に設けられた導電体部材間をショートする配線である。複数のシャント領域ＳＡの各々には、少なくとも１本のシャント線ＳＨが設けられる。複数のシャント領域ＳＡは、隣り合うセル領域ＣＡ１及びＣＡ２間と、隣り合う２つのセル領域ＣＡ１間とにそれぞれ配置される。
以上で説明した実施形態におけるメモリセルアレイ１０の平面レイアウトでは、スリットＳＬＴによって区切られた領域のそれぞれが、１つのストリングユニットＳＵに対応している。つまり、本例では、各々がＸ方向に延伸したストリングユニットＳＵ０〜ＳＵ３が、Ｙ方向に配列している。そして、メモリセルアレイ１０には、例えば図３に示されたレイアウトがＹ方向に繰り返し配置される。
（セル領域ＣＡにおけるメモリセルアレイ１０の構造）
図４は、実施形態に係る半導体記憶装置１のセル領域ＣＡにおけるメモリセルアレイ１０の詳細な平面レイアウトの一例であり、１つのストリングユニットＳＵに対応する領域の一部を抽出して示している。図４に示すように、セル領域ＣＡにおいてメモリセルアレイ１０は、複数のメモリピラーＭＰ、複数のコンタクトＣＶ、及び複数のビット線ＢＬを含んでいる。また、スリットＳＬＴは、コンタクトＬＩ及びスペーサＳＰを含んでいる。
メモリピラーＭＰの各々は、例えば１つのＮＡＮＤストリングＮＳとして機能する。複数のメモリピラーＭＰは、例えば隣り合う２つのスリットＳＬＴ間の領域において、４列の千鳥状に配置される。これに限定されず、隣り合う２つのスリットＳＬＴ間におけるメモリピラーＭＰの個数及び配置は、適宜変更され得る。
複数のビット線ＢＬは、それぞれの少なくとも一部がＹ方向に延伸し、Ｘ方向に配列している。各ビット線ＢＬは、ストリングユニットＳＵ毎に少なくとも１つのメモリピラーＭＰと重なるように配置される。本例において各メモリピラーＭＰには、２本のビット線ＢＬが重なって配置されている。メモリピラーＭＰに重なっている複数のビット線ＢＬのうち１本のビット線ＢＬと、当該メモリピラーＭＰとの間には、コンタクトＣＶが設けられる。各メモリピラーＭＰは、コンタクトＣＶを介して対応するビット線ＢＬと電気的に接続される。１本のビット線ＢＬには、スリットＳＬＴによって区切られた空間のそれぞれにおいて、１つのコンタクトＣＶが接続される。
各スリットＳＬＴ内において、コンタクトＬＩの少なくとも一部はＸ方向に延伸して設けられる。スペーサＳＰは、コンタクトＬＩの側面に設けられる。コンタクトＬＩとスリットＳＬＴに隣接した複数の配線層との間は、スペーサＳＰによって絶縁される。コンタクトＬＩは、ソース線ＳＬとして使用される。コンタクトＬＩは、半導体であっても良いし、金属であっても良い。スペーサＳＰとしては、酸化シリコン（ＳｉＯ２）や窒化シリコン（ＳｉＮ）等の絶縁体が使用される。
図５は、図４のＶ−Ｖ線に沿った断面図であり、実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０のセル領域ＣＡにおける断面構造の一例を示している。図５に示すように、メモリセルアレイ１０は、Ｐ型ウェル領域２０、絶縁体層２２、導電体層２３〜２６をさらに含んでいる。
Ｐ型ウェル領域２０は、半導体基板の表面近傍に設けられ、Ｎ型半導体領域２１を含んでいる。Ｎ型半導体領域２１は、Ｐ型ウェル領域２０の表面近傍に設けられたＮ型不純物の拡散領域である。Ｎ型半導体領域２１には、例えばリン（Ｐ）がドープされている。
Ｐ型ウェル領域２０上には、絶縁体層２２が設けられる。絶縁体層２２上には、導電体層２３と絶縁体層２７とが交互に積層される。導電体層２３は、例えばＸＹ平面に沿って広がった板状に形成される。積層された複数の導電体層２３は、選択ゲート線ＳＧＳとして使用される。導電体層２３は、例えばタングステン（Ｗ）を含んでいる。
最上層の導電体層２３の上方には、導電体層２４と絶縁体層２７とが交互に積層される。導電体層２４は、例えばＸＹ平面に沿って広がった板状に形成される。積層された複数の導電体層２４は、Ｐ型ウェル領域２０側から順に、それぞれワード線ＷＬ０〜ＷＬ７として使用される。導電体層２４は、例えばタングステン（Ｗ）を含んでいる。
最上層の導電体層２４の上方には、導電体層２５と絶縁体層２７とが交互に積層される。導電体層２５は、例えばＸＹ平面に沿って広がった板状に形成される。積層された複数の導電体層２５は、選択ゲート線ＳＧＤとして使用される。導電体層２５は、例えばタングステン（Ｗ）を含んでいる。
最上層の導電体層２５の上方には、絶縁体層２８を介して導電体層２６が設けられる。導電体層２６は、例えばＹ方向に延伸したライン状に形成され、ビット線ＢＬとして使用される。つまり、図示せぬ領域において複数の導電体層２６は、Ｘ方向に沿って配列している。導電体層２６は、例えば銅（Ｃｕ）を含んでいる。
メモリピラーＭＰの各々は、Ｚ方向に沿って延伸して設けられ、絶縁体層２２、導電体層２３〜２５、絶縁体層２７を貫通している。メモリピラーＭＰの底部は、Ｐ型ウェル領域２０に接している。また、メモリピラーＭＰの各々は、例えば半導体層３０、トンネル絶縁膜３１、絶縁膜３２、及びブロック絶縁膜３３を含んでいる。
半導体層３０は、Ｚ方向に沿って延伸して設けられる。例えば、半導体層３０の上端は、最上層の導電体層２５よりも上層に含まれ、半導体層３０の下端は、Ｐ型ウェル領域２０に接触している。トンネル絶縁膜３１は、半導体層３０の側面を覆っている。絶縁膜３２は、トンネル絶縁膜３１の側面を覆っている。ブロック絶縁膜３３は、絶縁膜３２の側面を覆っている。トンネル絶縁膜３１及びブロック絶縁膜３３のそれぞれは、例えば酸化シリコン（ＳｉＯ２）を含んでいる。絶縁膜３２は、例えば窒化シリコン（ＳｉＮ）を含んでいる。
メモリピラーＭＰ内の半導体層３０上には、柱状のコンタクトＣＶが設けられる。図示された領域には、２本のメモリピラーＭＰのうち、１本のメモリピラーＭＰに対応するコンタクトＣＶが表示されている。当該領域においてコンタクトＣＶが接続されていないメモリピラーＭＰには、図示されない領域においてコンタクトＣＶが接続される。
コンタクトＣＶの上面には、１つの導電体層２６、すなわち１本のビット線ＢＬが接触している。前述の通り、１つの導電体層２６（１本のビット線ＢＬ）には、スリットＳＬＴによって区切られた空間のそれぞれにおいて、１本のコンタクトＣＶが接続される。つまり、導電体層２６の各々には、隣り合う２本のスリットＳＬＴ間における１本のメモリピラーＭＰが電気的に接続される。以下では、導電体層２６（ビット線ＢＬ）が設けられた配線層のことを配線層Ｍ０と呼び、配線層Ｍ０よりも上層に設けられた１つの配線層のことを配線層Ｍ１と呼ぶ。
スリットＳＬＴは、例えばＸＺ平面に沿って広がった板状に形成され、絶縁体層２２、導電体層２３〜２５、絶縁体層２７を分断している。スリットＳＬＴの上端は、最上層の導電体層２５と導電体層２６との間の層に含まれている。スリットＳＬＴの下端は、Ｐ型ウェル領域２０内のＮ型半導体領域２１に接触している。具体的には、スリットＳＬＴ内のコンタクトＬＩは、ＸＺ平面に沿って広がった板状に形成される。コンタクトＬＩの底部は、Ｎ型半導体領域２１と電気的に接続されている。スリットＳＬＴ内のスペーサＳＰは、コンタクトＬＩの側面を覆っている。コンタクトＬＩと、導電体層２３〜２５、絶縁体層２７のそれぞれとの間は、スペーサＳＰによって離隔されている。
図６は、図５のＶＩ−ＶＩ線に沿った断面図であり、実施形態に係る半導体記憶装置１におけるメモリピラーＭＰの断面構造の一例を示している。より具体的には、図６は、半導体基板（Ｐ型ウェル領域２０）の表面に平行且つ導電体層２４を含む層における、メモリピラーＭＰの断面構造の一例を示している。図６に示すように、導電体層２４を含む層では、半導体層３０は、例えばメモリピラーＭＰの中央部に設けられる。トンネル絶縁膜３１は、半導体層３０の側面を囲っている。絶縁膜３２は、トンネル絶縁膜３１の側面を囲っている。ブロック絶縁膜３３は、絶縁膜３２の側面を囲っている。導電体層２４は、ブロック絶縁膜３３の側面を囲っている。
以上で説明したメモリピラーＭＰの構造では、メモリピラーＭＰと導電体層２３とが交差した部分が、選択トランジスタＳＴ２として機能する。メモリピラーＭＰと導電体層２４とが交差した部分が、メモリセルトランジスタＭＴとして機能する。メモリピラーＭＰと導電体層２５とが交差した部分が、選択トランジスタＳＴ１として機能する。つまり、半導体層３０は、メモリセルトランジスタＭＴ０〜ＭＴ７並びに選択トランジスタＳＴ１及びＳＴ２のそれぞれのチャネルとして機能する。絶縁膜３２は、メモリセルトランジスタＭＴの電荷蓄積層として機能する。
（引出領域ＨＡにおけるメモリセルアレイ１０の構造）
図７は、実施形態に係る半導体記憶装置１の引出領域ＨＡにおけるメモリセルアレイ１０の詳細な平面レイアウトの一例であり、１つのストリングユニットＳＵに対応する領域を抽出して示している。また、図７には、引出領域ＨＡ近傍におけるセル領域ＣＡの一部も示している。図７に示すように、引出領域ＨＡにおいて、選択ゲート線ＳＧＳ、ワード線ＷＬ０〜ＷＬ７、並びに選択ゲート線ＳＧＤのそれぞれは、端部において上層の配線層（導電体層）と重ならない部分（テラス部分）を有している。この上層の配線層と重ならない部分の形状は、階段(step)、段丘(terrace)または畦石(rimstone)の様な形状をしている。また、引出領域ＨＡにおいてメモリセルアレイ１０は、複数のコンタクトＣＣをさらに含んでいる。
具体的には、選択ゲート線ＳＧＳとワード線ＷＬ０との間、ワード線ＷＬ０とワード線ＷＬ１との間・・・ワード線ＷＬ６とワード線ＷＬ７との間、そしてワード線ＷＬ７と選択ゲート線ＳＧＤとの間に、それぞれ段差を有する。また、選択ゲート線ＳＧＳ、ワード線ＷＬ０〜ＷＬ７、並びに選択ゲート線ＳＧＤのそれぞれの端部は、隣り合う２本のスリットＳＬＴ間に配置される。引出領域ＨＡ内のスリットＳＬＴの構造は、セル領域ＣＡ内と同様である。
複数のコンタクトＣＣは、選択ゲート線ＳＧＳ、ワード線ＷＬ０〜ＷＬ７、並びに選択ゲート線ＳＧＤのそれぞれのテラス部分にそれぞれ配置される。つまり、複数のコンタクトＣＣは、それぞれワード線ＷＬ０〜ＷＬ７並びに選択ゲート線ＳＧＤ及びＳＧＳに電気的に接続される。そして、ワード線ＷＬ０〜ＷＬ７並びに選択ゲート線ＳＧＤ及びＳＧＳのそれぞれは、対応するコンタクトＣＣを介してロウデコーダモジュール１５に電気的に接続される。
図８は、図７のＶＩＩＩ−ＶＩＩＩ線に沿った断面図であり、実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の引出領域ＨＡにおける断面構造の一例を示している。図８に示すように、引出領域ＨＡでは、ワード線ＷＬ並びに選択ゲート線ＳＧＤ及びＳＧＳにそれぞれ対応する複数の導電体層の端部が階段状に設けられる。また、引出領域ＨＡにおいてメモリセルアレイ１０は、複数の導電体層４０をさらに含んでいる。
具体的には、選択ゲート線ＳＧＳに対応する複数の導電体層２３と、ワード線ＷＬ０〜ＷＬ７にそれぞれ対応する複数の導電体層２４と、選択ゲート線ＳＧＤに対応する複数の導電体層２５とのそれぞれのテラス部分上に、それぞれ１本のコンタクトＣＣが設けられる。各コンタクトＣＣ上には、１つの導電体層４０が設けられ、当該コンタクトＣＣ及び導電体層４０間が電気的に接続される。導電体層４０は、例えば導電体層２６と同じ層（配線層Ｍ０）に含まれている。
尚、引出領域ＨＡにおけるメモリセルアレイ１０の構成は以上で説明したものに限定されない。例えば、積層されたワード線ＷＬ並びに選択ゲート線ＳＧＤ及びＳＧＳの端部は、Ｙ方向に段差が形成されても良い。引出領域ＨＡにおける積層されたワード線ＷＬ並びに選択ゲート線ＳＧＤ及びＳＧＳの端部は、任意の列数の階段状でも良い。形成される階段構造は、選択ゲート線ＳＧＳと、ワード線ＷＬと、選択ゲート線ＳＧＤとの間で異なっていても良い。導電体層４０は、導電体層２６と異なる層に設けられても良い。
（シャント領域ＳＡにおけるメモリセルアレイ１０の構造）
図９は、実施形態に係る半導体記憶装置１のシャント領域ＳＡにおけるメモリセルアレイ１０の詳細な平面レイアウトの一例であり、１つのストリングユニットＳＵに対応する領域の一部を抽出して示している。また、図９には、シャント領域ＳＡ近傍におけるセル領域ＣＡの一部も示されている。図９に示すように、シャント領域ＳＡにおいてメモリセルアレイ１０は、シャント線ＳＨ、複数のコンタクトＶ０、及び複数のメモリピラーＭＰをさらに含んでいる。
シャント線ＳＨは、Ｙ方向に延伸して設けられ、シャント線ＳＨの線幅は、ビット線ＢＬの線幅よりも太い。また、シャント線ＳＨは、複数のスリットＳＬＴと交差している。各スリットＳＬＴ内のコンタクトＬＩとシャント線ＳＨとの間には、例えば２本のコンタクトＶ０が設けられる。そして、各スリットＳＬＴ内のコンタクトＬＩとシャント線ＳＨとの間は、２本のコンタクトＶ０を介して電気的に接続される。
複数のメモリピラーＭＰは、セル領域ＣＡ内と同様に、例えば隣り合う２つのスリットＳＬＴ間の領域において４列の千鳥状に配置される。そして、シャント領域ＳＡに配置されたメモリピラーＭＰには、例えばコンタクトＣＶが接続されない。これに限定されず、メモリピラーＭＰは、少なくともメモリピラーＭＰ上のコンタクトを介して上層に設けられたシャント線ＳＨに接続されていなければ良い。
図１０は、図９のＸ−Ｘ線に沿った断面図であり、実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０のシャント領域ＳＡにおける断面構造の一例を示している。図１０に示すように、シャント領域ＳＡにおけるメモリセルアレイ１０は、例えば図５を用いて説明したセル領域ＣＡにおけるメモリセルアレイ１０の構造に対して、導電体層２６及びコンタクトＣＶが省略され、導電体層５０及び５１、並びにコンタクトＶ０及びＶ１が追加された構造を有している。
導電体層５０及び５１のそれぞれは、例えばＹ方向に延伸したライン状に形成される。導電体層５０及び５１は、それぞれ配線層Ｍ０及びＭ１に含まれている。また、導電体層５０及び５１のそれぞれは、例えば銅（Ｃｕ）を含んでいる。導電体層５０及び５１の線幅は、異なっていても良い。
コンタクトＶ０は、導電体層５０とコンタクトＬＩとの間に設けられ、当該導電体層５０及びコンタクトＬＩ間を接続している。コンタクトＶ１は、導電体層５０及び５１間に設けられ、当該導電体層５０及び５１間を接続している。例えば、コンタクトＶ１は、コンタクトＶ０の上方に配置される。
実施形態に係る半導体記憶装置１では、例えば導電体層５０がシャント線ＳＨに対応している。これに限定されず、導電体層５０及び５１の組がシャント線ＳＨと呼ばれても良い。図１０では、コンタクトＶ１がコンタクトＶ０の上方に配置されている場合が例示されているが、コンタクトＶ０及びＶ１は、平面視において重なっていなくても良い。コンタクトＶ１の本数は、コンタクトＶ０の本数に依らずに、任意の本数でも良い。
また、実施形態に係る半導体記憶装置１では、最下層の導電体層２３に電圧が印加されると、Ｐ型ウェル領域２０及びＮ型半導体領域２１の表面近傍において、コンタクトＬＩとメモリピラーＭＰ内の半導体層３０との間の電流経路が形成される。これにより、半導体記憶装置１は、ビット線ＢＬ及びシャント線ＳＨ間でメモリピラーＭＰを介した電流を流すことが出来る。つまり、シャント線ＳＨは、ＮＡＮＤストリングＮＳに接続されたソース線ＳＬの一部として機能する。
図１１は、実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０におけるシャント線ＳＨの平面レイアウトの一例であり、図３に示されたメモリセルアレイ１０の平面レイアウトに対するシャント線ＳＨの配置を示している。本例では、シャント線ＳＨが各シャント領域ＳＡに１本ずつ配置されるものと仮定する。図１１に示すように、実施形態に係る半導体記憶装置１では、シャント領域ＳＡによって区切られたセル領域ＣＡの幅が、メモリセルアレイ１０の端部側と、メモリセルアレイ１０の中間部とで異なっている。
具体的には、実施形態に係る半導体記憶装置１では、端部側に設けられたシャント線ＳＨと、メモリセルアレイ１０の端部との間に、セル領域ＣＡ１が配置されている。言い換えると、端部側に設けられたシャント線ＳＨと、メモリセルアレイ１０の端部との間に複数のメモリピラーＭＰが配置されている。
そして、実施形態に係る半導体記憶装置１では、メモリセルアレイ１０の端部に位置するコンタクトＬＩの一部に、シャント線ＳＨが接続されない。言い換えると、セル領域ＣＡ及びシャント領域ＳＡが配置された領域よりも外側において、コンタクトＬＩには、例えば柱状のコンタクト及びシャント線ＳＨが接続されない。
また、実施形態に係る半導体記憶装置１では、端部側に配置されたシャント線ＳＨと、当該シャント線ＳＨと隣り合うセル領域ＣＡ１の端部との間隔が、隣り合う２本のシャント線ＳＨ間の間隔の約半分である。言い換えると、Ｘ方向の一方側の端部側に配置されたシャント線ＳＨと、当該シャント線ＳＨと隣り合うセル領域ＣＡ１のＸ方向の一方側の端部との間隔は、隣り合う２本のシャント線ＳＨ間の間隔の約半分である。同様に、Ｘ方向の他方側の端部側に配置されたシャント線ＳＨと、当該シャント線ＳＨと隣り合うセル領域ＣＡ１のＸ方向の他方側の端部との間隔は、隣り合う２本のシャント線ＳＨ間の間隔の約半分である。
さらに言い換えると、セル領域ＣＡ１と引出領域ＨＡとの境界と、当該セル領域ＣＡ１と隣接したシャント線ＳＨのＸ方向における中心線との間のＸ方向における間隔Ｌ１は、隣り合う２本のシャント線ＳＨの中心線間のＸ方向における間隔Ｌ２の約半分である。引出領域ＨＡから離れたセル領域ＣＡ１の端部と、当該セル領域ＣＡ１と隣接したシャント線ＳＨのＸ方向における中心線との間のＸ方向における間隔Ｌ１は、隣り合う２本のシャント線ＳＨの中心線間のＸ方向における間隔Ｌ２の約半分である。間隔Ｌ１は、少なくとも間隔Ｌ２よりも短かければ良く、好ましくはＬ１＝Ｌ２×１／２である。
尚、シャント領域ＳＡにおけるメモリセルアレイ１０の構成は、以上で説明したものに限定されない。例えば、シャント線ＳＨと各スリットＳＬＴ内のコンタクトＬＩとの間に設けられるコンタクトＶ０の数は２本に限定されず、任意の本数でも良い。各シャント線ＳＨと各スリットＳＬＴ内のコンタクトＬＩとの間には、少なくとも１本のコンタクトＶ０が設けられていれば良い。各シャント領域ＳＡに複数のシャント線ＳＨが設けられた場合、シャント線ＳＨの線幅が一定でなくても良い。
［１−２］実施形態の効果
以上で説明した実施形態に係る半導体記憶装置１に依れば、半導体記憶装置１が記憶するデータの信頼性を向上させることが出来る。以下に、実施形態に係る半導体記憶装置１の詳細な効果について、比較例を用いて説明する。
メモリセルトランジスタＭＴが三次元に積層された半導体記憶装置では、例えばＰ型ウェル領域２０を含む半導体基板上に選択ゲート線ＳＧＳ、ワード線ＷＬ、選択ゲート線ＳＧＤを含む積層配線が設けられる。そして、メモリピラーＭＰが積層配線を貫通して設けられ、Ｎ型半導体領域２１を含むＰ型ウェル領域２０に接続される。半導体記憶装置では、例えば最下層の選択ゲート線ＳＧＳに電圧を印加すると、メモリピラーＭＰ内の半導体層３０（チャネル）と、Ｎ型半導体領域２１上のコンタクトＬＩに接続された導電体層５０（シャント線ＳＨ）との間の電流経路が形成される。
半導体記憶装置の読み出し動作では、各セル領域ＣＡが含む複数のメモリピラーＭＰを介した電流が、近くのコンタクトＬＩを介してシャント線ＳＨ、すなわちソース線ＳＬに流れ込む。読み出し動作において、ソース線ＳＬの電圧は、ソース線ＳＬに流れ込む電流の総量によって変動し得る。例えば、ソース線ＳＬに流れ込む電流の総量は、読み出し動作において充電するビット線ＢＬの本数や、メモリピラーＭＰ及びコンタクトＬＩの配置に応じて変動し得る。また、読み出し動作でソース線ＳＬの電圧が変化すると、ソース線ＳＬの電圧に応じてメモリセルトランジスタＭＴの閾値電圧が変化したように見える。
半導体記憶装置の書き込み動作では、ベリファイ読み出しが実行される。ベリファイ読み出しは、メモリセルトランジスタＭＴの閾値電圧が所望の電圧に到達したか否かを確認する読み出し動作である。また、書き込み動作において半導体記憶装置は、ベリファイ読み出し時に充電するビット線ＢＬの本数を書き込み動作の進行に応じて変更することによって、消費電力を抑制することが出来る。このような書き込み動作が実行される場合、読み出し動作及びベリファイ動作間でソース線ＳＬに流れ込む電流の総量に差が生じ得る。
図１２は、実施形態の比較例に係る半導体記憶装置が備えるメモリセルアレイ１０におけるシャント線ＳＨの平面レイアウトの一例を示している。図１２に示された領域は、図１１と同様の領域に対応しており、同じ符号を用いて説明する。図１２に示すように、実施形態の比較例に係る半導体記憶装置１では、Ｘ方向における両端の２本のシャント線ＳＨ間に、セル領域ＣＡ１及びＣＡ２が配置されている。
つまり、実施形態の比較例では、端部側に配置されたセル領域ＣＡ１がシャント領域ＳＡによって挟まれている。そして、実施形態の比較例におけるセル領域ＣＡ１のＸ方向における幅は、セル領域ＣＡ２のＸ方向における幅と略等しい。言い換えると、実施形態の比較例では、セル領域ＣＡがシャント領域ＳＡによって区切られ、メモリセルアレイ１０の端部側と、メモリセルアレイ１０の中間部とで等しい幅である。
例えば、実施形態の比較例において、Ｘ方向における両端にそれぞれ配置されたシャント領域ＳＡに設けられたシャント線ＳＨには、主に隣り合う１つのセル領域ＣＡ１内のメモリピラーＭＰを介した電流が流れ込む。一方で、両端のシャント領域ＳＡの間に配置された各シャント領域に設けられたシャント線ＳＨには、主に隣り合う２つのセル領域ＣＡ内のメモリピラーＭＰを介した電流が流れ込む。また、２本のシャント線ＳＨに挟まれたセル領域ＣＡでは、当該セル領域ＣＡ内のメモリピラーＭＰを介した電流の総量の半分が、一方のシャント線ＳＨへ流れ込むことが考えられる。また、当該セル領域ＣＡ内のメモリピラーＭＰを介した電流の総量の他の半分が、他方のシャント線ＳＨに流れ込むことが考えられる。つまり、実施形態の比較例では、両端のシャント線ＳＨに流れ込む電流の総量が、その他のシャント線ＳＨよりも少なくなる。
このため、実施形態の比較例では、コンタクトＬＩとシャント線ＳＨとの間の配線抵抗が等しいものと仮定した場合に、読み出し動作及びベリファイ動作間の電圧の変化量が、両端のシャント線ＳＨに対応するソース線ＳＬよりもその他のシャント線ＳＨに対応するソース線ＳＬの方が大きくなることが考えられる。読み出し動作及びベリファイ動作間でソース線ＳＬの電圧の変化量が領域毎にばらつくと、メモリセルアレイ１０全体でメモリセルトランジスタＭＴの閾値電圧のばらつきが大きくなり、閾値電圧の分布が広がる。その結果、読み出し動作において誤読み出しが発生し、半導体記憶装置１が記憶するデータの信頼性が低下するおそれがある。
これに対して、実施形態に係る半導体記憶装置１では、両端のシャント領域ＳＡがセル領域ＣＡ１及びＣＡ２間に配置され、メモリセルアレイ１０の端部側におけるシャント領域ＳＡが省略される。そして、実施形態に係る半導体記憶装置１では、複数のセル領域ＣＡのうち両端に配置されたセル領域ＣＡ１の幅が、例えばその他のセル領域ＣＡ２の幅の約半分に設計される。
例えば、実施形態に係る半導体記憶装置１において、両端のシャント領域ＳＡに設けられたシャント線ＳＨには、主に隣り合う２つのセル領域ＣＡ１及びＣＡ２内のメモリピラーＭＰを介した電流が流れ込む。そして、実施形態における読み出し動作及びベリファイ読み出しのそれぞれでは、両端に配置されたシャント線ＳＨに流れ込む電流の総量と、セル領域ＣＡ２に挟まれたシャント線ＳＨに流れ込む電流の総量との差が、比較例に対して小さくなる。
その結果、実施形態に係る半導体記憶装置１は、読み出し動作及びベリファイ読み出しにおけるソース線ＳＬの電圧の変化量の領域毎のばらつきを抑制することが出来、メモリセルトランジスタＭＴの閾値電圧の分布の幅を狭くすることが出来る。従って、実施形態に係る半導体記憶装置１は、誤読み出しを抑制することが出来、記憶するデータの信頼性を向上させることが出来る。
［１−３］実施形態の変形例
以上で説明した実施形態に係る半導体記憶装置１における効果は、シャント線ＳＨやコンタクトＶ０の配置等を変更することによっても実現することが出来る。以下に、実施形態の第１変形例と、実施形態の第２変形例とのそれぞれについて順に説明する。
（実施形態の第１変形例）
図１３は、実施形態の第１変型例に係る半導体記憶装置１が備えるメモリセルアレイ１０におけるシャント線ＳＨの平面レイアウトの一例を示している。本例では、２つのセル領域ＣＡ１間に２つのセル領域ＣＡ２が含まれるものと仮定する。図１３に示すように、実施形態の第１変形例に係る半導体記憶装置１では、実施形態の比較例と同様にセル領域ＣＡがシャント領域ＳＡによって区切られ、メモリセルアレイ１０の端部側と、メモリセルアレイ１０の中間部とで略等しい幅である。
一方で、実施形態の第１変形例に係る半導体記憶装置１では、メモリセルアレイ１０の端部側に配置されたシャント線ＳＨに対するコンタクトＶ０の数と、メモリセルアレイ１０の中間部に配置されたシャント線ＳＨに対するコンタクトＶ０の数とが異なっている。
具体的には、メモリセルアレイ１０の端部側に配置されたシャント線ＳＨと、各スリットＳＬＴ内のコンタクトＬＩとの間には、例えば１本のコンタクトＶ０が設けられる。そして、メモリセルアレイ１０の中間部に配置されたシャント線ＳＨと、各スリットＳＬＴ内のコンタクトＬＩとの間には、例えば２本のコンタクトＶ０が設けられる。
そして、実施形態の第１変形例に係る半導体記憶装置１では、メモリセルアレイ１０の端部側に配置されたシャント線ＳＨと、各スリットＳＬＴ内のコンタクトＬＩとの間のコンタクト抵抗Ｒ１が、メモリセルアレイ１０の中間部に配置されたシャント線ＳＨと、各スリットＳＬＴ内のコンタクトＬＩとの間のコンタクト抵抗Ｒ２の約２倍である。コンタクト抵抗Ｒ１は、少なくともコンタクト抵抗Ｒ２よりも大きければ良く、好ましくはＲ１＝Ｒ２×２である。
このため、実施形態の第１変型例に係る半導体記憶装置１において、複数のコンタクトＶ０を介してシャント線ＳＨに流れ込む電流の総量が、両端側に配置されたシャント線ＳＨのそれぞれと、２つのセル領域ＣＡに挟まれたシャント線ＳＨとの差が、比較例に対して小さくなる。
その結果、実施形態の第１変形例に係る半導体記憶装置１は、実施形態と同様に、書き込み後のメモリセルトランジスタＭＴの閾値分布の幅を狭くすることが出来る。従って、実施形態の第１変形例に係る半導体記憶装置１は、実施形態と同様に誤読み出しを抑制することが出来、記憶するデータの信頼性を向上させることが出来る。
尚、実施形態の第１変形例に係る半導体記憶装置１では、メモリセルアレイ１０の端部側に配置されたシャント線ＳＨに対応するコンタクトＣ０の本数が、メモリセルアレイ１０の中間部に配置されたシャント線ＳＨに対応するコンタクトＣ０の本数よりも少なければ良い。また、実施形態の第１変形例と同様の効果は、領域に応じてコンタクトＣ０の本数を変更する代わりに、領域に応じてコンタクトＣ０の形状（ＸＹ平面における断面積）を変更し、コンタクトＣ０の抵抗値を変更することによっても実現され得る。
（実施形態の第２変形例）
図１４は、実施形態の第２変型例に係る半導体記憶装置１の備えるメモリセルアレイ１０におけるシャント線ＳＨの平面レイアウトの一例を示している。本例では、２つのセル領域ＣＡ１間に３つのセル領域ＣＡ２が含まれるものと仮定する。図１４に示すように、実施形態の第１変形例に係る半導体記憶装置１では、実施形態の比較例と同様にセル領域ＣＡがシャント領域ＳＡによって区切られ、セル領域ＣＡ１の幅が、セル領域ＣＡ２の幅よりも大きい。
具体的には、セル領域ＣＡ１を介して隣り合う２本のシャント線ＳＨ間の間隔が、セル領域ＣＡ２を介して隣り合う２本のシャント線ＳＨ間の間隔よりも大きい。言い換えると、セル領域ＣＡ１を介して隣り合う２本のシャント線ＳＨの中心線間のＸ方向における間隔Ｌ３は、隣り合う２本のシャント線ＳＨの中心間のＸ方向における間隔Ｌ２よりも長い。
また、実施形態の第２変形例に係る半導体記憶装置１では、メモリセルアレイ１０の端部側に配置されたシャント線ＳＨと、各スリットＳＬＴ内のコンタクトＬＩとの間のコンタクト抵抗は、メモリセルアレイ１０の中間部に配置されたシャント線ＳＨと、各スリットＳＬＴ内のコンタクトＬＩとの間のコンタクト抵抗と同等以下である。
具体的には、実施形態の第２変型例に係る半導体記憶装置１において、長さＬ２及びＬ３、並びにシャント線ＳＨ及びコンタクトＬＩ間のコンタクト抵抗は、シャント線ＳＨに流れ込む電流の総量を、両端側に配置されたシャント線ＳＨのそれぞれと、２つのセル領域ＣＡに挟まれたシャント線ＳＨとで略均一とする。
その結果、実施形態の第２変形例に係る半導体記憶装置１は、実施形態と同様に、書き込み後のメモリセルトランジスタＭＴの閾値分布の幅を狭くすることが出来る。従って、実施形態の第１変形例に係る半導体記憶装置１は、実施形態と同様に誤読み出しを抑制することが出来、記憶するデータの信頼性を向上させることが出来る。
［２］その他の変形例等
実施形態の半導体記憶装置は、半導体層と、第１コンタクトと、第２コンタクトと、複数の第１導電体層と、複数のピラーと、複数のシャント線と、複数の第３コンタクトと、を含む。半導体層は、セル領域を含む。第１コンタクトは、半導体層の表面と平行な第１方向に沿って延伸し且つ半導体層上に設けられる。第２コンタクトは、第１方向に沿って延伸し且つ半導体層上に設けられ、第１方向と交差する第２方向において第１コンタクトと離れて配置される。複数の第１導電体層は、半導体層の上方且つ第１コンタクト及び第２コンタクト間において、互いに離れて積層される。複数のピラーは、各々が複数の第１導電体層を貫通し且つセル領域内の半導体層上に設けられる。ピラーと第１導電体層との交差部分がメモリセルとして機能する。複数のシャント線は、各々が第２方向に沿って延伸し、且つセル領域内で第１方向に並んで設けられる。複数のシャント線は、第１コンタクト及び第２コンタクトと電気的に接続される。複数の第３コンタクトは、シャント線と第１コンタクトとの間と、シャント線と第２コンタクトとの間とにそれぞれ設けられる。第１方向の端部側に配置されたシャント線と、セル領域の第１方向における端部との間の第１方向における第１間隔は、隣り合う２本のシャント線間の第１方向における第２間隔よりも狭い。これにより、半導体記憶装置が記憶するデータの信頼性を向上させることが出来る。
上記実施形態において、セル領域ＣＡの境界部分は、例えばコンタクトＣＶが接続されたメモリピラーＭＰを基準として用いる。これに限定されず、メモリピラーＭＰの上方にビット線ＢＬが通過する領域をセル領域ＣＡとしても良い。セル領域ＣＡの境界部分は、少なくともメモリピラーＭＰの配置を基準の一つとして用いていれば良い。また、上記実施形態では、隣り合うシャント線ＳＨの間隔をシャント線のＸ方向における中心線を基準として用いたが、隣り合うシャント線ＳＨの間隔は、その他の部分を基準として用いても良い。
上記実施形態では、メモリセルアレイ１０の平面レイアウトとして、セル領域とシャント領域とが独立で設けられる場合について例示したが、これに限定されない。例えば、実施形態では、半導体基板（Ｐ型ウェル領域２０）がセル領域を含み、当該セル領域内に複数のシャント領域ＳＡが設けられていても良い。この場合、セル領域が、複数のシャント領域ＳＡによって区切られ、シャント領域ＳＡによって区切られた領域が、実施形態におけるセル領域ＣＡ１又はＣＡ２に対応する。また、実施形態の比較例、第１変形例、及び第２変形例では、Ｘ方向の端部側に配置されたシャント線ＳＨ（シャント領域ＳＡ）と、セル領域のＸ方向における端部とが重なっていても良い。
上記実施形態では、メモリピラーＭＰ及び導電体層２６間と、コンタクトＬＩ及び導電体層５０間と、導電体層５０及び５１間とのそれぞれが、１本の柱状のコンタクトを介して接続される場合について例示したが、これに限定されない。コンタクトＣＶ、Ｖ０及びＶ１のそれぞれに、Ｚ方向に連結された２本以上のコンタクトを用いても良い。また、Ｘ方向に複数のコンタクトが連結される場合に、隣り合うコンタクト間に異なる導電体層が挿入されても良い。同様に、コンタクトＣＣ及び導電体層４０間に、その他のコンタクトや導電体層が挿入されても良い。
上記実施形態では、隣り合う２本のスリットＳＬＴ間の構造体が１つのストリングユニットＳＵに対応する場合について例示したが、これに限定されない。例えば、隣り合う２本のスリットＳＬＴ間に選択ゲート線ＳＧＤを分断するスリットが設けても良い。この場合、ストリングユニットＳＵは、隣り合う２本のスリットＳＬＴ間に複数のストリングユニットＳＵが形成される。隣り合うスリットＳＬＴ間におけるストリングユニットＳＵの個数は、選択ゲート線ＳＧＤを分断するスリットの本数に基づいて変化する。
上記実施形態において、メモリピラーＭＰは、複数のピラーがＺ方向に２本以上連結された構造であっても良い。また、メモリピラーＭＰは、選択ゲート線ＳＧＤに対応するピラーと、ワード線ＷＬに対応するピラーとが連結された構造であっても良い。各メモリピラーＭＰと重なるビット線ＢＬの本数は、任意の本数であっても良い。
上記実施形態で説明に使用した図面では、コンタクトＣＣ、ＣＶ、Ｖ０及びＶ１がＺ方向において同一径を有している場合を例示したが、これに限定されない。例えば、メモリピラーＭＰやコンタクトＣＣ、ＣＶ、Ｖ０及びＶ１は、テーパー形状又は逆テーパー形状を有していても良いし、中間部分が膨らんだ形状を有していても良い。同様に、スリットＳＬＴがテーパー形状又は逆テーパー形状を有していても良いし、中間部分が膨らんだ形状を有していても良い。また、上記実施形態では、メモリピラーＭＰ及びコンタクトＣＣ、ＣＶ、Ｖ０及びＶ１のそれぞれの断面構造が円形である場合について例示したが、これらの断面構造は楕円形であっても良く、任意の形状であっても良い。
本明細書において“接続”は、電気的に接続されている事を示し、例えば間に別の素子を介することを除外しない。“電気的に接続される”は、電気的に接続されたものと同様に動作することが可能であれば、絶縁体を介していても良い。“柱状”は、半導体記憶装置１の製造工程において形成されたホール内に設けられた構造体であることを示している。“外径”は、半導体基板の表面と平行な断面における、構成要素の直径のことを示している。また、“外径”は、例えば構成要素の形成に使用されるホール内の部材のうち、最外周の部材の直径のことを示している。例えば、コンタクトＣ４の外径と支持柱ＨＲの外径とを比較する場合、同じ断面に含まれた各構成要素の外径が比較される。“両端”は、例えばある構成要素において、Ｘ方向の一方側の端部に配置されたものと、Ｘ方向の他方側の端部に配置されたものとの組を示している。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…半導体記憶装置、２…メモリコントローラ、１０…メモリセルアレイ、１１…コマンドレジスタ、１２…アドレスレジスタ、１３…シーケンサ、１４…ドライバモジュール、１５…ロウデコーダモジュール、１６…センスアンプモジュール、２０…Ｐ型ウェル領域、２１…Ｎ型半導体領域、２２…絶縁体層、２３〜２６，４０，５０，５１…導電体層、２７，２８…絶縁体層、３０…半導体層、３１…トンネル絶縁膜、３２…絶縁膜、３３…ブロック絶縁膜、ＳＬＴ…スリット、ＣＣ，ＣＶ，Ｖ０，Ｖ１，ＬＩ…コンタクト、ＳＰ…スペーサ、ＳＬＴ…スリット、ＢＬＫ…ブロック、ＳＵ…ストリングユニット、ＭＴ…メモリセルトランジスタ、ＳＴ１，ＳＴ２…選択トランジスタ、ＢＬ…ビット線、ＷＬ…ワード線、ＳＧＤ…選択ゲート線、シャント線…ＳＨ

Claims (10)

  1. セル領域を含む半導体層と、
    前記半導体層の表面と平行な第１方向に沿って延伸し且つ前記半導体層上に設けられた第１コンタクトと、
    前記第１方向に沿って延伸し且つ前記半導体層上に設けられ、前記第１方向と交差する第２方向において前記第１コンタクトと離れて配置された第２コンタクトと、
    前記半導体層の上方且つ前記第１コンタクト及び前記第２コンタクト間において、互いに離れて積層された複数の第１導電体層と、
    各々が前記複数の第１導電体層を貫通し且つ前記セル領域内の前記半導体層上に設けられ、前記第１導電体層との交差部分がメモリセルとして機能する複数のピラーと、
    各々が前記第２方向に沿って延伸し、且つ前記セル領域内で前記第１方向に並んで設けられ、前記第１コンタクト及び前記第２コンタクトと電気的に接続された複数のシャント線と、
    前記シャント線と前記第１コンタクトとの間と、前記シャント線と前記第２コンタクトとの間とにそれぞれ設けられた複数の第３コンタクトと、
    を備え、
    前記第１方向における端部側に配置されたシャント線と、前記セル領域の前記第１方向における端部との間の前記第１方向における第１間隔は、隣り合う２本のシャント線間の前記第１方向における第２間隔よりも狭い、
    半導体記憶装置。
  2. 前記第１間隔は、前記第２間隔の約半分である、
    請求項１に記載の半導体記憶装置。
  3. 前記セル領域よりも外側において、前記第１コンタクトと前記第２コンタクトとのそれぞれには、第３コンタクトが接続されない、
    請求項１又は請求項２に記載の半導体記憶装置。
  4. セル領域を含む半導体層と、
    前記半導体層の表面と平行な第１方向に沿って延伸し且つ前記半導体層上に設けられた第１コンタクトと、
    前記第１方向に沿って延伸し且つ前記半導体層上に設けられ、前記第１方向と交差する第２方向において前記第１コンタクトと離れて配置された第２コンタクトと、
    前記半導体層の上方且つ前記第１コンタクト及び前記第２コンタクト間において、互いに離れて積層された複数の第１導電体層と、
    各々が前記複数の第１導電体層を貫通し且つ前記セル領域内の前記半導体層上に設けられ、前記第１導電体層との交差部分がメモリセルとして機能する複数のピラーと、
    各々が前記第２方向に沿って延伸し、且つ前記セル領域内で前記第１方向に並んで設けられ、前記第１コンタクト及び前記第２コンタクトと電気的に接続された複数のシャント線と、
    前記シャント線と前記第１コンタクトとの間と、前記シャント線と前記第２コンタクトとの間とにそれぞれ設けられた複数の第３コンタクトと、
    を備え、
    前記第１方向における端部側に配置されたシャント線と前記第１コンタクトとの間に設けられた第３コンタクトの本数が、２本のシャント線の間に配置されたシャント線と前記第１コンタクトとの間の第３コンタクトの本数よりも少ない、
    半導体記憶装置。
  5. 前記第１方向の端部側に配置された前記シャント線と前記第１コンタクトとの間の抵抗値は、２本のシャント線の間に配置された前記シャント線と前記第１コンタクトとの間の抵抗値の約２倍である、
    請求項４に記載の半導体記憶装置。
  6. 隣り合う２本のシャント線間の前記第１方向における間隔は略等しく、前記第１方向の端部側に配置された前記シャント線と、前記セル領域の前記第１方向における端部とが重なって配置される、
    請求項４又は請求項５に記載の半導体記憶装置。
  7. セル領域を含む半導体層と、
    前記半導体層の表面と平行な第１方向に沿って延伸し且つ前記半導体層上に設けられた第１コンタクトと、
    前記第１方向に沿って延伸し且つ前記半導体層上に設けられ、前記第１方向と交差する第２方向において前記第１コンタクトと離れて配置された第２コンタクトと、
    前記半導体層の上方且つ前記第１コンタクト及び前記第２コンタクト間において、互いに離れて積層された複数の第１導電体層と、
    各々が前記複数の第１導電体層を貫通し且つ前記セル領域内の前記半導体層上に設けられ、前記第１導電体層との交差部分がメモリセルとして機能する複数のピラーと、
    各々が前記第２方向に沿って延伸し、且つ前記セル領域内で前記第１方向に並んで設けられ、前記第１コンタクト及び前記第２コンタクトと電気的に接続された複数のシャント線と、
    前記シャント線と前記第１コンタクトとの間と、前記シャント線と前記第２コンタクトとの間とにそれぞれ設けられた複数の第３コンタクトと、
    を備え、
    前記第１方向における端部側において隣り合う２本のシャント線間の第１間隔が、前記第１方向における両端側のシャント線を除いて隣り合う２本のシャント線間の前記第１方向における第２間隔よりも広い、
    半導体記憶装置。
  8. 前記第１方向の端部側に配置されたシャント線と前記第１コンタクトとの間の抵抗値は、２本のシャント線の間に配置された前記シャント線と前記第１コンタクトとの間の抵抗値以下である、
    請求項７に記載の半導体記憶装置。
  9. 隣り合う２本のシャント線間の前記第１方向における間隔は略等しく、前記第１方向の端部側に配置された前記シャント線と、前記セル領域の前記第１方向における端部とが重なって配置される、
    請求項７又は請求項８に記載の半導体記憶装置。
  10. 前記ピラー上に設けられた柱状の第４コンタクトと、
    前記第２方向に沿って延伸し且つ前記シャント線と同じ配線層に設けられ、前記第４コンタクトを介して前記ピラーと電気的に接続されたビット線と、
    をさらに備える、
    請求項１乃至請求項９のいずれか一項に記載の半導体記憶装置。
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