JP2021044446A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法 Download PDFInfo
- Publication number
- JP2021044446A JP2021044446A JP2019166314A JP2019166314A JP2021044446A JP 2021044446 A JP2021044446 A JP 2021044446A JP 2019166314 A JP2019166314 A JP 2019166314A JP 2019166314 A JP2019166314 A JP 2019166314A JP 2021044446 A JP2021044446 A JP 2021044446A
- Authority
- JP
- Japan
- Prior art keywords
- region
- members
- sub
- layer
- storage device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
- H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
Abstract
【課題】半導体記憶装置の歩留まりを向上させる。【解決手段】実施形態に係る半導体記憶装置は、基板、第1及び第2絶縁部材SLT、第1導電体層32、第1絶縁体層52、第1コンタクトC4、並びに複数の第1部材HRe及びHRoを含む。基板は、メモリセルトランジスタを含む第1領域MAと、第2領域C4Tを含む。第2領域C4Tは、第1方向と交差する第2方向に並んだサブ領域MR及びBRを含む。第1導電体層32は、第1及び第2絶縁部材SLT間に設けられる。第1絶縁体層52は、サブ領域MR内で、第1導電体層32によって囲まれている。第1コンタクトC4は、第1絶縁体層52を貫通して設けられる。複数の第1部材HRe及びHRoは、各々が第1方向に沿って延伸した部分を有し、サブ領域BR内で第1導電体層32を貫通して設けられる。第1部材HRe及びHRoは、サブ領域MR側から数えて第2方向に並ぶ奇数行目と偶数行目で互い違いに配置される。【選択図】図9
Description
実施形態は、半導体記憶装置及びその製造方法に関する。
データを不揮発に記憶することが可能なNAND型フラッシュメモリが知られている。
半導体記憶装置の歩留まりを向上させる。
実施形態に係る半導体記憶装置は、基板と、第1絶縁部材及び第2絶縁部材と、第1導電体層と、複数の第1ピラーと、第1絶縁体層と、第1コンタクトと、複数の第1部材と、複数の第2部材と、を含む。基板は、メモリセルトランジスタを含む第1領域と、第1領域と第1方向に隣り合う第2領域を含む。第2領域は、第1方向と交差する第2方向に並んだ第1乃至第3サブ領域を含む。第1絶縁部材及び第2絶縁部材は、各々が第1方向に沿って第1領域及び第2領域を横切って設けられる。また第1絶縁部材及び第2絶縁部材は、第2方向に第1乃至第3サブ領域を挟んだ部分を有する。第1導電体層は、基板の上方の第1層に設けられ、第1絶縁部材と第2絶縁部材との間で第1領域及び第2領域を横切って第1方向に沿って延伸する。複数の第1ピラーは、第1領域内で、第1導電体層を貫通して設けられる。第1絶縁体層は、第2サブ領域内で第1層に設けられ、第1層内で第2領域を横切って延伸する部分の第1導電体層によって囲まれている。第1コンタクトは、第1絶縁体層を貫通して設けられる。複数の第1部材は、各々が第1方向に沿って延伸した部分を有し、第1サブ領域内で第1導電体層を貫通して設けられる。複数の第2部材は、各々が第1方向に沿って延伸した部分を有し、第3サブ領域内で第1導電体層を貫通して設けられる。また、複数の第1部材と複数の第2部材とのそれぞれは、第2サブ領域側から数えて第2方向に並ぶn行目(nは1以上の整数)と(n+1)行目で第1方向にずらされて配置される。第2方向に隣り合う第1部材と、第2方向に隣り合う第2部材とのそれぞれは、互いの第1方向に延伸した部分が対向している。
以下に実施形態が図面を参照して記述される。各実施形態は、発明の技術的思想を具体化するための装置や方法を例示している。図面は模式的又は概念的なものであり、各図面の寸法及び比率等は必ずしも現実のものと同一とは限らない。ある実施形態についての記述は全て、明示的にまたは自明的に排除されない限り、別の実施形態の記述としても当てはまる。本発明の技術的思想は、構成要素の形状、構造、配置等によって特定されるものではない。
尚、以下の記述において、略同一の機能及び構成を有する構成要素については、同一の符号が付される。参照符号を構成する文字の後の数字は、同じ文字を含んだ参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために使用される。同じ文字を含んだ参照符号で示される要素を相互に区別する必要がない場合、これらの要素はそれぞれ文字のみを含んだ参照符号により参照される。
[1]実施形態
[1−1]半導体記憶装置1の構成
以下に、実施形態に係る半導体記憶装置1について説明する。
[1−1]半導体記憶装置1の構成
以下に、実施形態に係る半導体記憶装置1について説明する。
[1−1−1]半導体記憶装置1の全体構成
図1は、実施形態に係る半導体記憶装置1の構成例を示している。半導体記憶装置1は、データを不揮発に記憶することが可能なNAND型フラッシュメモリである。半導体記憶装置1は、外部のメモリコントローラ2によって制御される。
図1は、実施形態に係る半導体記憶装置1の構成例を示している。半導体記憶装置1は、データを不揮発に記憶することが可能なNAND型フラッシュメモリである。半導体記憶装置1は、外部のメモリコントローラ2によって制御される。
図1に示すように、半導体記憶装置1は、例えばメモリセルアレイ10、コマンドレジスタ11、アドレスレジスタ12、シーケンサ13、ドライバモジュール14、ロウデコーダモジュール15、及びセンスアンプモジュール16を備えている。
メモリセルアレイ10は、複数のブロックBLK0〜BLKn(nは1以上の整数)を含む。ブロックBLKは、データを不揮発に記憶することが可能な複数のメモリセルトランジスタMT(図示せず)の集合を含み、例えばデータの消去単位として使用される。メモリセルアレイ10には、図示せぬソース線SL、ワード線WL、及びビット線BL等が接続される。各メモリセルトランジスタは、例えば1本のビット線BLと1本のワード線WLとに関連付けられている。メモリセルアレイ10の詳細な構成については後述する。
コマンドレジスタ11は、半導体記憶装置1がメモリコントローラ2から受信したコマンドCMDを保持する。コマンドCMDは、例えばシーケンサ13に読み出し動作、書き込み動作、消去動作等を実行させる命令を含んでいる。
アドレスレジスタ12は、半導体記憶装置1がメモリコントローラ2から受信したアドレス情報ADDを保持する。アドレス情報ADDは、例えばブロックアドレスBAd、ページアドレスPAd、及びカラムアドレスCAdを含んでいる。例えば、ブロックアドレスBAd、ページアドレスPAd、及びカラムアドレスCAdは、それぞれブロックBLK、ワード線WL、及びビット線BLの選択に使用される。
シーケンサ13は、半導体記憶装置1全体の動作を制御する。例えば、シーケンサ13は、コマンドレジスタ11に保持されたコマンドCMDに基づいてドライバモジュール14、ロウデコーダモジュール15、及びセンスアンプモジュール16等を制御して、読み出し動作、書き込み動作、消去動作等を実行する。
ドライバモジュール14は、読み出し動作、書き込み動作、消去動作等で使用される電圧を生成し、ロウデコーダモジュール15に供給する。ドライバモジュール14は、例えばアドレスレジスタ12に保持されたページアドレスPAdに基づいて、選択されたワード線WLに対応する信号線に生成した電圧を印加する。
ロウデコーダモジュール15は、アドレスレジスタ12に保持されたブロックアドレスBAdに基づいて、対応するメモリセルアレイ10内の1つのブロックBLKを選択する。そして、ロウデコーダモジュール15は、例えば選択されたワード線WLに対応する信号線に印加された電圧を、選択されたブロックBLK内の選択されたワード線WLに転送する。
センスアンプモジュール16は、書き込み動作において、メモリコントローラ2から受信した書き込みデータDATに応じて定まる電圧を各ビット線BLに印加する。また、センスアンプモジュール16は、読み出し動作において、ビット線BLの電圧に基づいてメモリセルトランジスタMTに記憶されたデータを判定し、判定結果を読み出しデータDATとしてメモリコントローラ2に転送する。
以上で説明した半導体記憶装置1及びメモリコントローラ2は、それらの組み合わせにより1つの半導体装置を構成しても良い。このような半導体装置としては、例えばSDTMカードのようなメモリカードや、SSD(solid state drive)等が挙げられる。
[1−1−2]メモリセルアレイ10の回路構成
図2は、実施形態に係る半導体記憶装置1の備えるメモリセルアレイ10の回路構成の一例を、メモリセルアレイ10に含まれた複数のブロックBLKのうち1つのブロックBLKを抽出して示している。その他のブロックBLKも、全て図2に示す要素及び接続から構成される。メモリセルアレイ10内のブロックBLK数、1ブロックBLK内のストリングユニットSU数は、任意の数に設定出来る。以下の記述は、1ブロックBLKが4つのストリングユニットSU0〜SU3を含む例に基づく。
図2は、実施形態に係る半導体記憶装置1の備えるメモリセルアレイ10の回路構成の一例を、メモリセルアレイ10に含まれた複数のブロックBLKのうち1つのブロックBLKを抽出して示している。その他のブロックBLKも、全て図2に示す要素及び接続から構成される。メモリセルアレイ10内のブロックBLK数、1ブロックBLK内のストリングユニットSU数は、任意の数に設定出来る。以下の記述は、1ブロックBLKが4つのストリングユニットSU0〜SU3を含む例に基づく。
各ストリングユニットSUは、ビット線BL0〜BLm(mは1以上の整数)にそれぞれ関連付けられた複数のNANDストリングNSの集合である。各NANDストリングNSは、例えばメモリセルトランジスタMT0〜MT7、並びに選択トランジスタST1及びST2を含んでいる。メモリセルトランジスタMTは、制御ゲート及び電荷蓄積層を含み、データを不揮発に保持する。選択トランジスタST1及びST2のそれぞれは、各種動作時におけるストリングユニットSUの選択に使用される。
各NANDストリングNSにおいて、メモリセルトランジスタMT0〜MT7は、直列接続される。選択トランジスタST1のドレインは、関連付けられたビット線BLに接続され、選択トランジスタST1のソースは、直列接続されたメモリセルトランジスタMT0〜MT7の組の一端に接続される。選択トランジスタST2のドレインは、直列接続されたメモリセルトランジスタMT0〜MT7の組の他端に接続される。選択トランジスタST2のソースは、ソース線SLに接続される。
同一のブロックBLKにおいて、メモリセルトランジスタMT0〜MT7の制御ゲートは、それぞれワード線WL0〜WL7に共通に接続される。ストリングユニットSU0〜SU3内の選択トランジスタST1のゲートは、それぞれ選択ゲート線SGD0〜SGD3に共通に接続される。選択トランジスタST2のゲートは、選択ゲート線SGSに共通に接続される。
各ストリングユニットSUの1つのNANDストリングNSが1つのビット線BLに接続される。ソース線SLは、例えば複数のブロックBLK間で共有される。
1つのストリングユニットSU内で共通のワード線WLに接続された複数のメモリセルトランジスタMTの集合は、例えばセルユニットCUと称される。例えば、それぞれが1ビットデータを記憶するメモリセルトランジスタMTを含むセルユニットCUの記憶容量が、「1ページデータ」として定義される。セルユニットCUは、メモリセルトランジスタMTが記憶するデータのビット数に応じて、2ページデータ以上の記憶容量を有し得る。
尚、実施形態に係る半導体記憶装置1が備えるメモリセルアレイ10の回路構成は、以上で説明した構成に限定されない。例えば、各NANDストリングNSが含むメモリセルトランジスタMT並びに選択トランジスタST1及びST2の個数は、それぞれ任意の個数に設計され得る。
[1−1−3]メモリセルアレイ10の構造
以下に、実施形態におけるメモリセルアレイ10の構造の一例について説明する。尚、以下で参照される図面において、Y方向はビット線BLの延伸方向に対応し、X方向はワード線WLの延伸方向に対応し、Z方向は半導体記憶装置1が形成される半導体基板20(図示せず)の表面に対する鉛直方向に対応している。平面図には、図を見易くするためにハッチングが適宜付加されている。平面図に付加されたハッチングは、ハッチングが付加された構成要素の素材や特性とは必ずしも関連していない。断面図では、図を見易くするために絶縁体層(層間絶縁膜)、配線、コンタクト等の構成要素が適宜省略されている。
以下に、実施形態におけるメモリセルアレイ10の構造の一例について説明する。尚、以下で参照される図面において、Y方向はビット線BLの延伸方向に対応し、X方向はワード線WLの延伸方向に対応し、Z方向は半導体記憶装置1が形成される半導体基板20(図示せず)の表面に対する鉛直方向に対応している。平面図には、図を見易くするためにハッチングが適宜付加されている。平面図に付加されたハッチングは、ハッチングが付加された構成要素の素材や特性とは必ずしも関連していない。断面図では、図を見易くするために絶縁体層(層間絶縁膜)、配線、コンタクト等の構成要素が適宜省略されている。
(メモリセルアレイ10の平面レイアウト)
図3は、実施形態に係る半導体記憶装置1のメモリセルアレイ10における平面レイアウトの一例であり、1つのブロックBLK(すなわち、ストリングユニットSU0〜SU3)に対応する領域を抽出して示している。図3に示すように、メモリセルアレイ10は、例えばメモリ領域MA、引出領域HA、並びにコンタクト領域C3T及びC4Tを含んでいる。また、メモリセルアレイ10は、複数のスリットSLT1〜SLT3、複数のメモリピラーMP、並びに複数のコンタクトCC、C3及びC4を備えている。
図3は、実施形態に係る半導体記憶装置1のメモリセルアレイ10における平面レイアウトの一例であり、1つのブロックBLK(すなわち、ストリングユニットSU0〜SU3)に対応する領域を抽出して示している。図3に示すように、メモリセルアレイ10は、例えばメモリ領域MA、引出領域HA、並びにコンタクト領域C3T及びC4Tを含んでいる。また、メモリセルアレイ10は、複数のスリットSLT1〜SLT3、複数のメモリピラーMP、並びに複数のコンタクトCC、C3及びC4を備えている。
メモリ領域MA、引出領域HA、並びにコンタクト領域C3T及びC4Tは、それぞれがY方向に延伸して設けられ、X方向に沿って並んでいる。メモリ領域MAは、メモリセルアレイ10の大部分を占めている。引出領域HAは、X方向における一端部分に設けられる。コンタクト領域C4Tは、メモリセルアレイ10内に適宜挿入され、例えばメモリ領域MAをX方向に分割している。コンタクト領域C3Tは、メモリセルアレイ10の積層構造体の外側に設けられる。尚、引出領域HAは、X方向における両端部分にそれぞれ設けられても良く、コンタクト領域C4Tは、引出領域HAに挿入されても良い。
引出領域HAにおいて、選択ゲート線SGS、ワード線WL0〜WL7、並びに選択ゲート線SGDのそれぞれは、上層の配線層(導電体層)と重ならない部分(テラス部分)を有している。この上層の配線層と重ならない部分の形状は、階段(step)、段丘(terrace)畦石(rimstone)等と類似している。具体的には、選択ゲート線SGSとワード線WL0との間、ワード線WL0とワード線WL1との間、・・・、ワード線WL6とワード線WL7との間、ワード線WL7と選択ゲート線SGDとの間に、それぞれ段差が設けられる。
スリットSLT1〜SLT3は、内部に絶縁部材が埋め込まれた構造を有し、同じ配線層に設けられ且つ当該スリットSLTを介して隣り合う導電体層間を分断している。複数のスリットSLT1は、それぞれがY方向に沿って延伸して設けられ、X方向に並んでいる。複数のスリットSLT2は、それぞれがX方向に沿って延伸して設けられ、隣り合うスリットSLT1の間を接続している。つまり、隣り合うスリットSLT1と、隣り合うスリットSLT2との組は、環状の領域を形成している。隣り合うスリットSLT1の間には、例えば3本のスリットSLT3が設けられる。3本のスリットSLT3は、それぞれがX方向に沿って延伸して設けられ、Y方向に並んでいる。スリットSLT1及びSLT2に囲まれた領域内で、スリットSLT2及びSLT3によって区切られた4つの領域が、それぞれ選択ゲート線SGD0〜SGD3に対応している。
複数のメモリピラーMPの各々は、例えば1つのNANDストリングNSとして機能し、メモリ領域MAに含まれている。複数のメモリピラーMPは、隣り合うスリットSLT2及びSLT3の間、並びに隣り合う2つのスリットSLT3の間のそれぞれの領域において、例えば4列の千鳥状に配置される。これに限定されず、隣り合うスリット間におけるメモリピラーMPの個数及び配置は、適宜変更され得る。
また、メモリピラーMPの各々には、少なくとも1本のビット線BLが重なっている。例えば、複数のビット線BLは、それぞれがY方向に延伸し、X方向に配列している。本例において各メモリピラーMPには、2本のビット線BLが重なって配置され、メモリピラーMPに重なっている複数のビット線BLのうち1本のビット線BLと当該メモリピラーMPとの間が電気的に接続されている。
複数のコンタクトCCは、引出領域HA内で、選択ゲート線SGS、ワード線WL0〜WL7、及び選択ゲート線SGDのそれぞれのテラス部分にそれぞれ配置される。複数のコンタクトC3は、コンタクト領域C3Tに含まれ、例えば関連付けられたコンタクトCCに接続される。そして、選択ゲート線SGS、ワード線WL0〜WL7、及び選択ゲート線SGDは、それぞれに接続されたコンタクトCC及びC3を介してロウデコーダモジュール15と電気的に接続される。このように、引出領域HA及びコンタクト領域C3Tは、ロウデコーダモジュール15と、NANDストリングNSに接続された積層配線(例えば、ワード線WL並びに選択ゲート線SGS及びSGD)との間の接続に使用される。
複数のコンタクトC4は、メモリセルアレイ10が形成される領域を貫通するコンタクトであり、例えばメモリセルアレイ10下に設けられた回路に対する電源の供給に使用される。また、複数のコンタクトC4は、コンタクト領域C4T内の貫通領域PAに設けられる。貫通領域PAの詳細については後述する。尚、貫通領域PA内に設けられるコンタクトC4の個数は、2本以上であっても良い。
以上で説明した半導体記憶装置1のメモリセルアレイ10における平面レイアウトでは、スリットSLT2及びSLT3によって区切られた領域のそれぞれが、1つのストリングユニットSUとして機能する。つまり、各々がX方向に延伸したストリングユニットSU0〜SU3がY方向に配列している。メモリセルアレイ10には、例えば図3に示された1つのブロックBLKに対応するレイアウトがY方向に繰り返し配置される。そして、1本のビット線BLには、スリットSLT1〜SLT3によって区切られた空間毎に、1本のメモリピラーMPが電気的に接続される。
(メモリ領域MAにおけるメモリセルアレイ10の構造)
図4は、実施形態に係る半導体記憶装置1のメモリ領域MAにおけるメモリセルアレイ10の断面構造の一例を示している。図4に示すように、メモリ領域MAにおいて半導体記憶装置1は、導電体層GC及び21〜23、導電体層30〜36、メモリピラーMP、コンタクトC0〜C2、及びCV、並びに絶縁部材53を含んでいる。
図4は、実施形態に係る半導体記憶装置1のメモリ領域MAにおけるメモリセルアレイ10の断面構造の一例を示している。図4に示すように、メモリ領域MAにおいて半導体記憶装置1は、導電体層GC及び21〜23、導電体層30〜36、メモリピラーMP、コンタクトC0〜C2、及びCV、並びに絶縁部材53を含んでいる。
半導体基板20上に、ゲート絶縁膜を介して導電体層GCが設けられる。導電体層GCは、メモリセルアレイ10下に設けられたトランジスタTRのゲート電極として機能する。複数のコンタクトC0は、導電体層GC上と半導体基板20上とのそれぞれに設けられる。半導体基板20上に設けられたコンタクトC0は、半導体基板20に設けられた不純物拡散領域(図示せず)に接続される。
コンタクトC0上に、導電体層21が設けられる。導電体層21上に、コンタクトC1が設けられる。コンタクトC1上に、導電体層22が設けられる。導電体層22上に、コンタクトC2が設けられる。コンタクトC2上に、導電体層23が設けられる。以下では、導電体層21〜23がそれぞれ設けられた3層の配線層のことを、それぞれ配線層D0〜D2と呼ぶ。
導電体層23の上方に、絶縁体層を介して導電体層30が設けられる。導電体層30は、例えばXY平面に沿って広がった板状に形成され、ソース線SLとして使用される。導電体層30は、例えばリンがドープされたポリシリコンを含んでいる。
導電体層30の上方に、絶縁体層を介して導電体層31が設けられる。導電体層31は、例えばXY平面に沿って広がった板状に形成され、選択ゲート線SGSとして使用される。導電体層31は、例えばリンがドープされたポリシリコンを含んでいる。
導電体層31の上方に、絶縁体層を介して複数の導電体層32が設けられる。複数の導電体層32はZ方向に沿って積層され、隣り合う導電体層32間には絶縁体層が設けられる。導電体層32は、例えばXY平面に沿って広がった板状に形成される。積層された複数の導電体層32は、半導体基板20側から順に、それぞれワード線WL0〜WL7として使用される。導電体層32は、例えばタングステンを含んでいる。
最上層の導電体層32の上方に、絶縁体層を介して導電体層33が設けられる。導電体層33は、例えばXY平面に沿って広がった板状に形成され、選択ゲート線SGDとして使用される。導電体層33は、例えばタングステンを含んでいる。
導電体層33の上方に、絶縁体層を介して導電体層34が設けられる。導電体層34は、例えばY方向に沿って延伸したライン状に形成され、ビット線BLとして使用される。つまり、図示せぬ領域において複数の導電体層34は、X方向に沿って配列している。導電体層34は、例えば銅を含んでいる。
導電体層34の上方に、絶縁体層を介して導電体層35が設けられる。導電体層35の上方に、絶縁体層を介して導電体層36が設けられる。導電体層35及び36は、半導体記憶装置1内の回路間の接続や、電源の供給等に使用される配線である。以下では、導電体層34〜36がそれぞれ設けられた3層の配線層のことを、それぞれ配線層M0〜M2と呼ぶ。
メモリピラーMPの各々は、Z方向に沿って延伸した柱状に設けられる。メモリピラーMPは、導電体層31〜33を貫通し、メモリピラーMPの底部は導電体層30に接触している。また、メモリピラーMPの各々は、例えば半導体層40、トンネル絶縁膜41、絶縁膜42、及びブロック絶縁膜43を含んでいる。
半導体層40は、Z方向に沿って延伸して設けられる。半導体層40は、底部において細くなり、Z方向に延伸した柱状部を有している。例えば、半導体層40の上端は、導電体層33よりも上層に含まれ、半導体層40の下端は、導電体層30に接触している。トンネル絶縁膜41は、半導体層40の側面を覆っている。絶縁膜42は、トンネル絶縁膜41の側面を覆っている。ブロック絶縁膜43は、絶縁膜42の側面を覆っている。トンネル絶縁膜41、絶縁膜42、及びブロック絶縁膜43は、それぞれメモリピラーMPにおける中心軸側の層又は膜の側面の一部を除いて、中心軸側の層又は膜の側面及び底面を覆っていても良い。トンネル絶縁膜41及びブロック絶縁膜43のそれぞれは、例えば酸化シリコン(SiO2)を含んでいる。絶縁膜42は、例えば窒化シリコン(SiN)を含んでいる。
メモリピラーMPと導電体層31とが交差した部分は、選択トランジスタST2として機能する。メモリピラーMPと導電体層32とが交差した部分は、メモリセルトランジスタMTとして機能する。メモリピラーMPと導電体層33とが交差した部分は、選択トランジスタST1として機能する。つまり、半導体層40は、メモリセルトランジスタMT0〜MT7並びに選択トランジスタST1及びST2のそれぞれのチャネルとして機能する。絶縁膜42は、メモリセルトランジスタMTの電荷蓄積層として機能する。
コンタクトCVは、メモリピラーMP内の半導体層40上に設けられる。コンタクトCVの上面には、1つの導電体層34、すなわち1本のビット線BLが接触している。図示された領域には、2本のメモリピラーMPのうち、1本のメモリピラーMPに接続されたコンタクトCVが表示されている。当該領域においてコンタクトCVが接続されていないメモリピラーMPには、図示されない領域においてコンタクトCVが接続される。
絶縁部材53は、例えばXZ平面に沿って広がった板状に形成され、導電体層31〜33を分断している。絶縁部材53の上端は、導電体層33及び34間の層に含まれている。絶縁部材53の下端は、導電体層30に接触している。絶縁部材53は、スリットSLT1〜SLT3に対応している。
以上で説明した半導体記憶装置1のメモリ領域MAにおける構造では、スリットSLT1〜SLT3間の構造体が、それぞれ1つのストリングユニットSUとして機能する。前述の通り、1つの導電体層34(1本のビット線BL)には、スリットSLT1〜SLT3によって区切られた空間毎に、1本のコンタクトCVが接続される。スリットSLT2及びSLT3内には、ライン状のコンタクトが形成されても良い。この場合、ライン状のコンタクトはソース線SLに接続され、当該コンタクトと導電体層31〜33との間は絶縁される。
図5は、実施形態に係る半導体記憶装置1におけるメモリピラーMPの断面構造の一例を示している。より具体的には、図5は、半導体基板20の表面に平行且つ導電体層32を含む層における、メモリピラーMPの断面構造を示している。
図5に示すように、導電体層32を含む層では、半導体層40は、例えばメモリピラーMPの中央部に設けられる。トンネル絶縁膜41は、半導体層40の側面を囲っている。絶縁膜42は、トンネル絶縁膜41の側面を囲っている。ブロック絶縁膜43は、絶縁膜42の側面を囲っている。導電体層32は、ブロック絶縁膜43の側面を囲っている。メモリピラーMPは、半導体層40の内側の中央部に、コア部材を有していても良い。コア部材は、例えば酸化シリコン等の絶縁体を含んでいても良い。
(引出領域HAにおけるメモリセルアレイ10の構造)
図6は、実施形態に係る半導体記憶装置1の引出領域HAにおけるメモリセルアレイ10の断面構造の一例を示している。また、図6には、引出領域HAと隣り合うメモリ領域MA及びコンタクト領域C3Tの一部も併せて示されている。図6に示すように、例えば半導体記憶装置1は、引出領域HAにおいてコンタクトCC及び導電体層37を含み、コンタクト領域C3TにおいてコンタクトC3並びに導電体層24及び38を含んでいる。
図6は、実施形態に係る半導体記憶装置1の引出領域HAにおけるメモリセルアレイ10の断面構造の一例を示している。また、図6には、引出領域HAと隣り合うメモリ領域MA及びコンタクト領域C3Tの一部も併せて示されている。図6に示すように、例えば半導体記憶装置1は、引出領域HAにおいてコンタクトCC及び導電体層37を含み、コンタクト領域C3TにおいてコンタクトC3並びに導電体層24及び38を含んでいる。
メモリ領域MAにおいてワード線WL並びに選択ゲート線SGD及びSGSとしてそれぞれ機能する複数の導電体層31〜33の端部は、引出領域HAにおいて、例えば階段状に設けられる。そして、1本のコンタクトCCが、選択ゲート線SGSとして機能する導電体層31と、ワード線WL0〜WL7としてそれぞれ機能する複数の導電体層32と、選択ゲート線SGDとして機能する導電体層33とのそれぞれのテラス部分上に設けられる。図6には、複数のコンタクトCCのうち、ワード線WL0、WL3、及びWL6、並びに選択ゲート線SGDにそれぞれ接続される4本のコンタクトCCが表示されている。
各コンタクトCC上には、1つの導電体層37が設けられ、当該コンタクトCC及び導電体層37間が電気的に接続される。導電体層37は、例えば導電体層34と同じ層(配線層M0)に含まれている。尚、本例では、引出領域HA内に設けられたワード線WL等の積層配線が3列の階段構造を有する場合について例示したが、引出領域HAにおける積層配線は、任意の列数の階段状で設けられても良い。形成される階段構造は、選択ゲート線SGSと、ワード線WLと、選択ゲート線SGDとの間で異なっていても良い。導電体層37は、導電体層34と異なる層に設けられても良い。
コンタクト領域C3Tにおいて、導電体層24は、配線層D2に設けられる。導電体層24上に、コンタクトC3が設けられる。コンタクトC3は、Z方向に沿って延伸した柱状に設けられる。コンタクトC3上に、導電体層38が設けられる。これにより、ワード線WL等の積層配線よりも下層に設けられた導電体層24と、積層配線よりも上層に設けられた導電体層38との間が、コンタクトC3を介して電気的に接続される。導電体層38は、例えば導電体層34と同じ層(配線層M0)に含まれている。尚、導電体層38は、導電体層34と異なる層に設けられても良い。
(コンタクト領域C4Tにおけるメモリセルアレイ10の構造)
図7は、実施形態に係る半導体記憶装置1のコンタクト領域C4Tにおけるメモリセルアレイ10の平面レイアウトの一例を示している。図7に示すように、コンタクト領域C4Tでは、X方向に延伸し且つY方向に隣り合う2本のスリットSLT(以下、隣り合うスリットSLTと呼ぶ)の間の領域は、中間領域MR及び迂回領域BRに分割される。中間領域MRは、隣り合うスリットSLTの中間部に位置する領域であり、貫通領域PAを含んでいる。迂回領域BRは、中間領域MRとスリットSLTとの間の領域である。
図7は、実施形態に係る半導体記憶装置1のコンタクト領域C4Tにおけるメモリセルアレイ10の平面レイアウトの一例を示している。図7に示すように、コンタクト領域C4Tでは、X方向に延伸し且つY方向に隣り合う2本のスリットSLT(以下、隣り合うスリットSLTと呼ぶ)の間の領域は、中間領域MR及び迂回領域BRに分割される。中間領域MRは、隣り合うスリットSLTの中間部に位置する領域であり、貫通領域PAを含んでいる。迂回領域BRは、中間領域MRとスリットSLTとの間の領域である。
中間領域MRには、支持柱HRd及びコンタクトC4が含まれている。例えば、支持柱HRdの平面形状は円形状であり、複数の支持柱HRdが中間領域MR内の貫通領域PAを除く領域において千鳥状に配置される。コンタクトC4は、例えば貫通領域PAの中央部分に配置される。尚、支持柱HRdは、貫通領域PA内に配置されても良く、コンタクトC4から離れていることが好ましい。
迂回領域BRには、支持柱HRo及びHReが含まれている。支持柱HRo及びHReは、各々が平面視において楕円や長方形のような横長の形状を有している。言い換えると、支持柱HRo及びHReの各々は、X方向に延伸したスリットSLTに沿って延伸した部分を有している。また、支持柱HRo及びHReは、中間領域MR及びスリットSLTの間で、それぞれ中間領域MR側から奇数番目及び偶数番目の列に配置された支持柱に対応している。以下では、奇数番目の列に配置された複数の支持柱HRoのことを奇数列の支持柱HRoと呼び、偶数番目の列に配置された複数の支持柱HReのことを偶数列の支持柱HReと呼ぶ。
迂回領域BRにおいて、奇数列の支持柱HRoと偶数列の支持柱HReとは、互い違いに配置される。言い換えると、奇数列の支持柱HRoと偶数列の支持柱HReとは、Y方向にジグザグに並んでいる。さらに、各列の支持柱HRo及びHReは、各列においてそれぞれX方向に隣り合った複数の支持柱HRo及びHReを含み、平面視において支持柱HRo及びHReが迂回領域BR内で千鳥状に配置されている。具体的には、奇数列の支持柱HRoは、ギャップ部GPoを介してX方向に沿って並んでいる。偶数列の支持柱HReは、ギャップ部GPeを介してX方向に沿って並んでいる。そして、ギャップ部GPoとギャップ部GPeとが、互い違いに配置される。例えば、X方向の位置に注目すると、ギャップ部GPeは、隣り合う2つのギャップ部GPoの間に配置される。支持柱HRo及びHReの配置に依っては、X方向におけるギャップ部GPoの位置が、隣り合う2つのギャップ部GPeの間に配置されても良い。
支持柱HRo及びHReが横長の形状を有しつつ、縦方向にジグザグに並べられることにより、Y方向に隣り合う支持柱HRo及びHReの間には、対向部分FPが設けられる。例えば、コンタクトC4と隣り合う支持柱HRoに注目すると、対向部分FPは、ギャップ部GPeと紙面左側のギャップ部GPoとの間と、ギャップ部GPeと紙面右側のギャップ部GPoとの間とにそれぞれ設けられる。隣り合う対向部分FPのX方向における長さは、例えば略同じ長さに設計される。迂回領域BRにおいてY方向に並ぶ支持柱HRo及びHReの組は、少なくとも1組以上設けられていれば良い。
図8は、実施形態に係る半導体記憶装置1のコンタクト領域C4Tにおけるメモリセルアレイ10の断面構造の一例であり、図7に示されたコンタクトC4を含み且つY方向に沿った断面を示している。図8に示すように、中間領域MR内の貫通領域PAにおいて半導体記憶装置1は、絶縁体層50及び51、犠牲部材52、並びに導電体層25及び39をさらに含んでいる。
絶縁体層50は、貫通領域PA内且つ導電体層30と同じ層に設けられている。絶縁体層51は、貫通領域PA内且つ導電体層31と同じ層に設けられている。犠牲部材52は、貫通領域PA内且つ導電体層32又は33と同じ層に設けられている。このように、貫通領域PAにおける積層構造は、メモリ領域MA、及びコンタクト領域C4Tのその他の領域における積層構造とは異なっている。犠牲部材52は、後述する積層配線の置換処理に使用される部材であり、例えば窒化シリコンを含んでいる。
導電体層25は、メモリセルアレイ10の下方に設けられた回路に接続され、配線層D2と貫通領域PAとが交差する領域に含まれている。導電体層25上に、コンタクトC4が設けられる。コンタクトC4上に、導電体層39が設けられる。導電体層39は、メモリセルアレイ10の上方に設けられた回路に接続され、配線層M0と貫通領域PAとが交差する領域に含まれている。
コンタクトC4は、Z軸方向に延伸した柱状に設けられ、犠牲部材52並びに、絶縁体層50及び51を貫通している。コンタクトC4と導電体層30との間は、絶縁体層50によって絶縁されている。コンタクトC4と導電体層31との間は、絶縁体層51によって絶縁されている。コンタクトC4と、導電体層32又は33との間は、犠牲部材52によって絶縁されている。絶縁体層50及び51は、例えば酸化シリコンを含んでいる。
コンタクト領域C4Tにおいて、支持柱HRo、HRe及びHRdは、Z方向に延伸した柱状に設けられ、導電体層31〜33を貫通している。支持柱HRo、HRe及びHRdの上端は、配線層M0と導電体層33との間の層に含まれている。支持柱HRo、HRe及びHRdの下端は、例えば導電体層30に接触している。支持柱HRo、HRe及びHRdの内部には、例えば絶縁部材が埋め込まれている。尚、支持柱HRo、HRe及びHRdの下端は、少なくとも導電体層31に到達していれば良い。また、支持柱HRo、HRe及びHRdは、メモリピラーMPと同様の構成を有していても良い。
以上で説明されたスリットSLT間の導電体層32及び33は、置換処理によって犠牲部材52が導電体に置き換えられることによって設けられる。簡潔に述べると、置換処理では、ワード線WL等を形成する領域に前もって犠牲部材52が形成され、スリットSLTを介して犠牲部材52に対する選択的なエッチングが実行され、犠牲部材52が除去された空間に導電体が形成される。
図9は、実施形態に係る半導体記憶装置1におけるメモリセルアレイ10の断面構造の一例であり、コンタクト領域C4Tとメモリ領域MAとを含む領域を抽出して示している。以下では、W1〜W4を、次のように定義する。W1は、隣り合うスリットSLTの間の幅を示している。W2は、対向部分FPのX方向における幅を示している。W3は、貫通領域PAのY方向における幅を示している。W4は、コンタクト領域C4Tの端部から貫通領域PAまでのX方向における幅を示している。W1/2は、スリットSLTから隣り合うスリットSLTまでの半分の距離であり、W1の半分に相当する。
また、図9には、半導体基板20の表面と平行且つ導電体層32を含む断面が示され、導電体層32が設けられた領域が、スリットSLTを介したエッチングによって犠牲部材52が選択的に除去された領域に対応している。図9に示すように、実施形態における置換処理は、貫通領域PA内の犠牲部材52が残るように実行され、犠牲部材52の選択的なエッチングでは、メモリピラーMP、並びに支持柱HRo、HRe及びHRdを避けた経路でエッチングが進行する。犠牲部材52の代表的なエッチング経路としては、例えば経路1〜経路3が考えられる。
経路1は、メモリ領域MAにおいて、スリットSLTと隣り合うスリットSLT間の中間位置との間で、メモリピラーMPの側部に設けられた犠牲部材52をエッチングする経路の一例である。言い換えると、経路1は、メモリ領域MAにおいて、メモリピラーMPを迂回し、且つスリットSLTから隣り合うスリットSLT間の中間位置まで到達する最短の経路を示している。
メモリピラーMPの周囲に設けられた犠牲部材52は、メモリピラーMP内のトランジスタを制御するための配線の形成位置に対応している。従って、メモリ領域MA内の犠牲部材52は、全て導電体に置き換えられる。このため、置換処理における犠牲部材52のエッチングでは、メモリ領域MAにおいて少なくともスリットSLTからの距離がW1/2である領域まで犠牲部材52が除去される。
経路2は、コンタクト領域C4Tにおいて、スリットSLTと中間領域MRとの間で、
支持柱HRe及びHRoの側部に設けられた犠牲部材52をエッチングする経路の一例である。言い換えると、経路2は、コンタクト領域C4Tにおいて、支持柱HRe及びHRoを迂回、すなわち対向部分FPを通過して、且つスリットSLTから貫通領域PAの近傍まで到達する最短の経路を示している。経路2の長さは、少なくとも経路1の長さよりも長く設定される。
支持柱HRe及びHRoの側部に設けられた犠牲部材52をエッチングする経路の一例である。言い換えると、経路2は、コンタクト領域C4Tにおいて、支持柱HRe及びHRoを迂回、すなわち対向部分FPを通過して、且つスリットSLTから貫通領域PAの近傍まで到達する最短の経路を示している。経路2の長さは、少なくとも経路1の長さよりも長く設定される。
実施形態に係る半導体記憶装置1では、コンタクト領域C4T内の犠牲部材52が、コンタクトC4が貫通する領域(貫通領域PA)において残されている。また、コンタクト領域C4T内で支持柱HRe及びHRo間に設けられた犠牲部材52は、少なくともコンタクト領域C4Tを介して隣り合うメモリ領域MA間が接続されるように、導電体に置き換えられる。
支持柱HRo及びHReの対向部分FPの幅W2を大きくすると、コンタクト領域C4Tにおけるエッチング溶液の迂回経路が長くなる。例えば、実施形態において、経路2に含まれる対向部分FPの長さの合計は、W3の半分の長さ以上に設計される。そして、置換処理における犠牲部材52のエッチング時間が、メモリ領域MA内の犠牲部材52を除去し、且つ貫通領域PA内の犠牲部材52が除去されないように調整される。
中間領域MRに対して一方側の迂回領域BRを通過する経路2と、他方側の迂回領域BRを通過する経路2とは、略同じ長さを有する。また、中間領域MRに対して一方側の迂回領域BR内の支持柱HRe及びHRoの配置と、他方側の迂回領域BR内の支持柱HRe及びHRoの配置とは、中間領域MRに対して略線対称となるように配置される。
経路3は、コンタクト領域C4Tとメモリ領域MAとの境界近傍において、スリットSLTから貫通領域PAに至るまでの経路で、支持柱HRe、HRo、及びHRdの側部とメモリピラーMPの側部とに設けられた犠牲部材52をエッチングする経路の一例である。言い換えると、経路3は、コンタクト領域C4Tとメモリ領域MAとの境界近傍を通過し、且つ支持柱HRe、HRo、及びHRdとメモリピラーMPとを迂回し、且つスリットSLTから貫通領域PAの近傍まで到達する最短の経路を示している。
コンタクト領域C4Tとメモリ領域MAの境界近傍において、エッチング溶液は、支持柱HRo及びHReが集まった領域を迂回して、中間領域MRに入り込む。経路3において中間領域MRに入り込むX方向における幅はW4であり、貫通領域PA内の犠牲部材52が残るように設計される。実施形態において、経路3の長さは経路2と略等しく、経路1よりも長い。貫通領域PAの大きさは、支持柱HRo及びHReの配置や形状によって調整され得る。
[1−2]半導体記憶装置1の製造方法
以下に、図10を適宜参照して、実施形態に係る半導体記憶装置1における、メモリセルアレイ10内の積層配線構造の形成に関する一連の製造工程の一例について説明する。図10は実施形態に係る半導体記憶装置の製造方法の一例を示すフローチャートである。図11〜図19のそれぞれは、実施形態に係る半導体記憶装置1の製造途中の断面構造の一例であり、メモリ領域MA内でメモリピラーMPが形成される領域と、コンタクト領域C4T内でコンタクトC4が形成される領域とを抽出して示している。
以下に、図10を適宜参照して、実施形態に係る半導体記憶装置1における、メモリセルアレイ10内の積層配線構造の形成に関する一連の製造工程の一例について説明する。図10は実施形態に係る半導体記憶装置の製造方法の一例を示すフローチャートである。図11〜図19のそれぞれは、実施形態に係る半導体記憶装置1の製造途中の断面構造の一例であり、メモリ領域MA内でメモリピラーMPが形成される領域と、コンタクト領域C4T内でコンタクトC4が形成される領域とを抽出して示している。
まず、図11に示すように、積層配線に対応する複数の犠牲部材52が積層される(ステップS10)。具体的には、半導体基板20上に、導電体層25を含む絶縁体層60が形成される。図示が省略されているが、絶縁体層60には、例えばセンスアンプモジュールに対応する回路が形成される。絶縁体層60上に、導電体層30が形成される。貫通領域PAにおいて、導電体層30の一部が除去され、絶縁体層50が形成される。導電体層30及び絶縁体層50上に、絶縁体層61を介して導電体層31が設けられる。貫通領域PAにおいて、導電体層31の一部が除去され、絶縁体層51が形成される。
それから、導電体層31上に、絶縁体層62及び犠牲部材52となる犠牲層が交互に積層される。最上層の犠牲部材52上に、絶縁体層63が形成される。尚、絶縁体層50及び51は、導電体層30及び31を形成した後に導電体層30及び31の一部を除去することによって、一括で形成されても良い。絶縁体層60〜63は、例えば酸化シリコンである。
次に、図12及び図13に示すように、メモリピラーMPが形成される(ステップS11)。具体的には、まずフォトリソグラフィ等によって、メモリピラーMPに対応する領域が開口したマスクが形成される。そして、形成されたマスクを用いた異方性エッチングによって、メモリホールが形成される。メモリホールは、絶縁体層61〜63、導電体層31、及び犠牲部材52のそれぞれを貫通し、メモリホールの底部において導電体層30が露出する。それから、メモリホールの側面及び底面に、ブロック絶縁膜43、絶縁膜42及びトンネル絶縁膜41が順に形成される。その後、メモリホール底部のブロック絶縁膜43、絶縁膜42及びトンネル絶縁膜41の一部が除去され、メモリホールMH内が半導体層40によって埋め込まれる。
次に、図14及び図15に示すように、支持柱HRo、HRe及びHRdが形成される(ステップS12)。具体的には、まずフォトリソグラフィ等によって、支持柱HRo、HRe及びHRdに対応する領域が開口したマスクが形成される。それから、形成されたマスクを用いた異方性エッチングによって支持柱HRo、HRe及びHRdにそれぞれ対応する複数のホールが形成される。これらのホールは、絶縁体層61〜63、導電体層31、及び犠牲部材52のそれぞれを貫通し、それぞれの下端において、例えば導電体層30が露出する。その後、これらのホールには例えば絶縁体が埋め込まれることによって、支持柱HRo、HRe及びHRdが形成される。
次に、図16及び図17に示すように、積層配線部の置換処理が実行される(ステップS13)。具体的には、まずフォトリソグラフィ等によってスリットSLTに対応する領域が開口したマスクが形成され、当該マスクを用いた異方性エッチングによってスリットSLTが形成される。スリットSLTは、例えば絶縁体層61〜63、導電体層31、及び犠牲部材52のそれぞれを分断する。それから、例えば熱リン酸によるウェットエッチングによって、スリットSLTを介して犠牲部材52が選択的に除去される。犠牲部材52が除去された構造体の立体構造は、複数のメモリピラーMP並びに、支持柱HRo、HRe及びHRdによって維持される。
犠牲部材52を除去する工程では、図9を用いて説明した経路1〜経路3に沿ってエッチングが進行する。本工程におけるエッチングの条件としては、メモリ領域MAにおける犠牲部材52が理想的には全てエッチングされ、且つ貫通領域PAに犠牲部材52が残るように設定される。実施形態では、コンタクト領域C4Tにおけるエッチングは、互い違いに設けられた支持柱HRo及びHReによって形成された複数の対向部分FPを経由する。このため、コンタクト領域C4T内におけるエッチングは、スリットSLTからY方向に沿って離れる方向へのエッチングの進行を遅らせることが出来、貫通領域PA内の犠牲部材52を残すことが出来る。
それから、犠牲部材52が除去された空間にスリットSLTを介して導電体が埋め込まれる。本工程における導電体の形成は、例えばCVD(Chemical Vapor Deposition)が使用される。その後、エッチバック処理によって、スリットSLT内部に形成された導電体が除去される。本工程では、少なくともスリットSLT内において、隣り合う配線層に形成された導電体が分離されていれば良い。
これにより、ワード線WL0〜WL7としてそれぞれ機能する複数の導電体層32と、選択ゲート線SGDとしてそれぞれ機能する導電体層33とがそれぞれ形成される。本工程において形成される導電体層32及び33は、バリアメタルを含んでいても良い。この場合、犠牲部材52の除去後の導電体の形成では、例えばバリアメタルとして窒化チタンが成膜された後に、タングステンが形成される。
次に、図18及び図19に示すように、コンタクトC4が形成される(ステップS14)。具体的には、まずスリットSLT内に絶縁部材53が形成される。本工程において、絶縁体層63よりも上層に形成された絶縁部材53は、例えばCMPによって除去され、絶縁部材53及び絶縁体層63の上部が平坦化される。そして、絶縁体層63及び絶縁部材53の上に、絶縁体層64が形成される。
それから、フォトリソグラフィ等によって、コンタクトC4が形成される領域が開口したマスクが形成される。そして、形成されたマスクを用いた異方性エッチングによってコンタクトC4に対応するホールが形成される。このホールは、絶縁体層50及び51、絶縁体層61〜64、並びに犠牲部材52のそれぞれを貫通し、下端において導電体層25が露出する。その後、このホールには例えば導電体が埋め込まれることによって、コンタクトC4が形成される。
以上で説明した実施形態に係る半導体記憶装置1の製造工程によって、支持柱HRo、HRe及びHRd、メモリピラーMP、メモリピラーMPに接続されるソース線SL、ワード線WL、並びに選択ゲート線SGD及びSGSとのそれぞれが形成される。尚、以上で説明した製造工程はあくまで一例であり、各製造工程の間にはその他の処理が挿入されても良い。コンタクトC4に対応するホールは、支持柱HRo、HRe及びHRdに対応するホールと同時に形成されても良い。また、コンタクトC4に対応するホールは、メモリピラーMPに対応するホールと同時に形成されても良い。
[1−3]実施形態の効果
以上で説明した実施形態に係る半導体記憶装置1によれば、半導体記憶装置1のプロセス難易度を下げることが出来、歩留まりを向上させることが出来る。以下に、実施形態に係る半導体記憶装置1の詳細な効果について説明する。
以上で説明した実施形態に係る半導体記憶装置1によれば、半導体記憶装置1のプロセス難易度を下げることが出来、歩留まりを向上させることが出来る。以下に、実施形態に係る半導体記憶装置1の詳細な効果について説明する。
メモリセルが三次元に積層された半導体記憶装置において、センスアンプモジュール等の回路がメモリセルアレイの下方に設けられる場合がある。このような半導体記憶装置では、メモリセルアレイの下方の回路とメモリセルアレイ上方の配線との間を接続する方法として、メモリセルアレイを貫通するコンタクトを設けることが考えられる。しかしながら、ワード線WLとしてタングステンのような金属が使用された場合、メモリセルアレイの積層配線構造に対するホールの加工が困難になり、製造コストの増加に繋がり得る。
この対策としては、積層配線の置換処理において、犠牲部材が導電体に置き換えられない貫通領域PAを形成することが考えられる。貫通領域PAに残った積層構造は、犠牲部材と絶縁体層との積層構造になり、貫通領域PAにコンタクトC4を形成するためのホール加工が容易になる。また、犠牲部材を絶縁体で設けることによって、ホール側面に対するスペーサ絶縁膜の形成を省略することが出来、コンタクトC4を形成するための工程数を削減することが出来る。
以下に、貫通領域PAの形成方法の一例について比較例を用いて説明する。図20は、実施形態の比較例に係る半導体記憶装置が備えるメモリセルアレイの断面構造の一例であり、コンタクト領域C4T及び貫通領域PAを含む領域を示している。図20に示すように、比較例に係る半導体記憶装置は、隣り合うスリットSLT間において、貫通領域PAを挟む2本の壁部WPと、複数の支持柱HRを含んでいる。壁部WPは、スリットSLTと同様の構造を有し、2本の壁部WPは、各々がX方向に沿って延伸して設けられ、Y方向に並んでいる。支持柱HRは、貫通領域PA以外の部分に千鳥状に設けられる。
比較例における積層配線の置換処理では、隣り合う壁部WPに挟まれた部分のエッチングが、隣り合う壁部WPの端部領域を介して進行する。つまり、置換処理において、隣り合う壁部WPの中央領域に向かうエッチングの進行が遅くなる。このため、比較例では、メモリ領域MA内の犠牲部材の除去が完了した時点でエッチングを止めることによって、壁部WPに挟まれた領域の一部に犠牲部材が残った領域(貫通領域PA)を形成することが出来る。壁部WPを形成する方法としては、支持柱HRと同時に形成する場合と、スリットSLTと同時に形成する場合とが考えられる。
壁部WPとスリットSLTとを同時に形成する場合、壁部WPとスリットSLTとが似た形状を有するため、壁部WPとスリットSLTとのエッチングの制御性に優れている。しかしながら、壁部WPに絶縁体を埋め込む際に、スリットSLTにも絶縁体が埋め込まれる。そして、犠牲部材52と導電体層32との置換処理はスリットSLTを介して行われるため、スリットSLTに埋め込まれた絶縁体が置換処理前に除去される必要がある。すなわち、本例では、壁部WPを絶縁体で埋め込み且つスリットSLT内の絶縁体を除去する工程が必要になる。工程数が増加することは、製造コストの増大に繋がり得る。
一方で、壁部WPと支持柱HRとを同時に形成する場合、壁部WPと支持柱HRとは、置換処理の前に、共に絶縁体が埋め込まれた構造に形成される。このため、壁部WPと支持柱HRとを同時に形成した場合の工程数は、壁部WPとスリットSLTと同時に形成した場合よりも削減され得る。しかしながら、壁部WPはX方向に大きく延伸した形状を有し、開口面積が支持柱HRの開口面積よりも大きい。このように、壁部WPと支持柱HRとの間で開口面積の差が生じ得るため、壁部WP及び支持柱HRのエッチングの制御性が悪くなる。エッチングの制御性が悪くなることは、エッチング起因の不良の発生の原因になり得る。
これに対して、実施形態に係る半導体記憶装置1は、コンタクト領域C4Tにおいて、貫通領域PAとスリットSLTとの間に、互い違いに配置された複数の横長の支持柱HRo及びHReを備えている。互い違いに横長の支持柱HRo及びHReが配置されることによって、隣り合う支持柱HRo及びHRe間には対向部分FPが形成される。そして、置換処理のエッチングでは、複数の対向部分FPを介してエッチングが進行する。
これにより、実施形態に係る半導体記憶装置1は、コンタクト領域C4Tにおいて、犠牲部材52のY方向におけるエッチングの進行を遅らせることが出来る。具体的には、メモリ領域MAの犠牲部材を除去し、且つ貫通領域PA内の犠牲部材を任意の広さに残すことが可能になる。つまり、実施形態に係る半導体記憶装置1は、比較例で壁部WPを設けた場合と同様に、貫通領域PAを形成することが出来る。
また、実施形態における支持柱HRo及びHReは、例えば比較例における壁部WPの10分の1程度の長さまで短く形成することが出来る。壁部WPと比較して、支持柱HRo及びHReはX方向への延伸が短いことで、支持柱HRdとの開口面積の差が小さくなる。従って、実施形態に係る半導体記憶装置1では、比較例において壁部WP及び支持柱HRを同時に形成する場合よりもエッチングの制御性が改善し、エッチング起因の不良の発生を抑制することが出来る。
さらに、実施形態に係る半導体記憶装置1では、横長の支持柱HRo及びHReと、ドット状の支持柱HRdとが一括で形成され、その後にスリットSLTの形成及び置換処理が実行される。このため、実施形態に係る半導体記憶装置1は、比較例において壁部WP及び支持柱HRを同時に形成する場合と同様に、工程数の増加を抑制することが出来、製造コストを削減することが出来る。
[2]その他の変形例等
実施形態では、貫通領域PA内に1つのコンタクトC4が配置される場合について例示したが、貫通領域PAには複数のコンタクトC4が配置されても良い。図21は、実施形態の変形例に係る半導体記憶装置1が備えるメモリセルアレイの断面構造の一例を示している。図21に示すように、変形例におけるコンタクト領域C4Tは、実施形態よりも広く設けられている。さらに、互い違いに配置されている横長の支持柱HRo及びHReが、実施形態よりも広範囲に配置されている。
実施形態では、貫通領域PA内に1つのコンタクトC4が配置される場合について例示したが、貫通領域PAには複数のコンタクトC4が配置されても良い。図21は、実施形態の変形例に係る半導体記憶装置1が備えるメモリセルアレイの断面構造の一例を示している。図21に示すように、変形例におけるコンタクト領域C4Tは、実施形態よりも広く設けられている。さらに、互い違いに配置されている横長の支持柱HRo及びHReが、実施形態よりも広範囲に配置されている。
実施形態で述べたように、互い違いに配置されている支持柱HRo及びHReは、犠牲部材52のY方向のエッチングの進行を遅らせることが出来る。また、貫通領域PAのX方向における大きさは、コンタクト領域C4Tの端部から回り込む経路におけるエッチング量により決まる。すなわち貫通領域PAの大きさは、支持柱HRo及びHReの形状と配置によって、任意に設計され得る。変形例では、支持柱HRo及びHReが配置された範囲が実施形態よりもX方向に広く設けられることによって、貫通領域PAが実施形態よりもX方向に広く設けられている。このため変形例では、貫通領域PA内に複数のコンタクトC4をX方向に並べて配置することが可能になる。
実施形態では、コンタクトC4がギャップ部GPと隣り合わない場合について例示したが、コンタクトC4は、変形例のようにギャップ部GPと隣り合っていても良い。また、コンタクト領域C4T内の横長の支持柱HRo及びHReは、貫通領域PAを形成することが可能であれば、任意の形状及び配置に設計され得る。例えば、迂回領域BRにおける対向部分FPの長さの合計が、少なくとも貫通領域PA(中間領域MR)のY方向における幅W3の半分の長さ以上に設計されていれば、迂回領域BRにおける横長の支持柱HRは任意の列数で設計することが出来る。また、奇数列の支持柱HRoと偶数列の支持柱HReとが互い違いに配置される配置に限定されず、横長の多数の支持柱HRがY方向に互いに対向する部分を有するように、貫通領域PA側から数えてそれらのn行目(nは1以上の整数)と(n+1)行目がX方向にずらされて、迂回領域BR内にマトリックス状に配置されても良い。
実施形態において、コンタクト領域C4Tとメモリ領域MAとの境界近傍に配置される支持柱HRo及びHReの形状は、その他の支持柱HRo及びHReの形状と異なっていても良い。例えば、コンタクト領域C4Tとメモリ領域MAとの境界近傍に配置される支持柱HRo及びHReは、図7に示すように端部が揃うように形成されていても良い。
また、コンタクト領域C4Tとメモリ領域MAとの境界近傍に配置される支持柱HRo及びHReの形状は、その他の支持柱HRo及びHReと同様の形状を有していても良い。すなわち、コンタクト領域C4Tとメモリ領域MAとの境界近傍において、支持柱HRoと、支持柱HReとの端部が揃っていなくても良い。言い換えると、コンタクト領域C4Tとメモリ領域MAとの境界近傍において、支持柱HRoの端部と支持柱HReの端部とが互い違いに配置されていても良い。
実施形態において、メモリセルアレイ10の構造はその他の構造であっても良い。例えば、メモリピラーMPは、複数のピラーがZ方向に2本以上連結された構造であっても良い。また、メモリピラーMPは、選択ゲート線SGDに対応するピラーと、ワード線WLに対応するピラーとが連結された構造であっても良い。スリットSLT内は、複数種類の絶縁体により構成されても良い。各メモリピラーMPと重なるビット線BLの本数は、任意の本数に設計され得る。
実施形態では、引出領域HAにおいてワード線WL0〜WL7の端部がY方向に2つの段差を有し且つX方向に複数の段差が形成された3列の階段状に設けられる場合について例示したが、これに限定されない。積層されたワード線WLの端部においてY方向に形成される段差の数は、任意の数に設計され得る。つまり、半導体記憶装置1において、引出領域HAにおけるワード線WLの端部は、任意の列数の階段状に設計され得る。
実施形態で説明に使用した図面では、支持柱HRやコンタクトC4がZ方向において同一径を有している場合を例示したが、これに限定されない。例えば、支持柱HRやコンタクトC4は、テーパー形状又は逆テーパー形状を有していても良いし、中間部分が膨らんだ形状を有していても良い。同様に、スリットSLTがテーパー形状又は逆テーパー形状を有していても良いし、中間部分が膨らんだ形状を有していても良い。また、上記実施形態では、支持柱HR、コンタクトC4、及びメモリピラーMPのそれぞれの断面構造が円形である場合について例示したが、これらの断面構造は楕円形であっても良く、任意の形状に設計され得る。
本明細書において“接続”は、電気的に接続されている事を示し、例えば間に別の素子を介することを除外しない。“電気的に接続される”は、電気的に接続されたものと同様に動作することが可能であれば、絶縁体を介していても良い。“柱状”は、半導体記憶装置1の製造工程において形成されたホール内に設けられた構造体であることを示している。“略同じ長さ”と、“略線対称”とのそれぞれは、製造ばらつきによる誤差も含んでいる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
1…半導体記憶装置、2…メモリコントローラ、10…メモリセルアレイ、11…コマンドレジスタ、12…アドレスレジスタ、13…シーケンサ、14…ドライバモジュール、15…ロウデコーダモジュール、16…センスアンプモジュール、20…半導体基板、21〜25,30〜39…導電体層、40…半導体層、41…トンネル絶縁膜、42…絶縁膜、43…ブロック絶縁膜、50,51,60〜64…絶縁体層、52…犠牲部材、53…絶縁部材、BLK…ブロック、SU…ストリングユニット、NS…NANDストリング、CU…セルユニット、MT…メモリセルトランジスタ、ST1、ST2…選択トランジスタ、BL…ビット線、WL…ワード線、SL…ソース線、SGD,SGS…選択ゲート線、MA…メモリ領域、HA…引出領域、C3T,C4T…コンタクト領域、PA…貫通領域、SLT…スリット、MP…メモリピラー、C0〜C4,CV…コンタクト、D0〜D2,M0〜M2…配線層、GC…導電体層、TR…トランジスタ、MR…中間領域、BR…迂回領域、HRd,HRo,HRe…支持柱、GPo,GPe…ギャップ部、FP…対向部分、WP…壁部
Claims (12)
- メモリセルトランジスタを含む第1領域と、前記第1領域と第1方向に隣り合い、且つ前記第1方向と交差する第2方向に並んだ第1乃至第3サブ領域を含む第2領域とを含む基板と、
各々が前記第1方向に沿って前記第1領域及び前記第2領域を横切って設けられ、前記第2方向に前記第1乃至第3サブ領域を挟んだ部分を有する第1絶縁部材及び第2絶縁部材と、
前記基板の上方の第1層に設けられ、前記第1絶縁部材と前記第2絶縁部材との間で前記第1領域及び前記第2領域を横切って前記第1方向に沿って延伸する第1導電体層と、
前記第1領域内で、前記第1導電体層を貫通して設けられた複数の第1ピラーと、
前記第2サブ領域内で前記第1層に設けられ、前記第1層内で前記第2領域を横切って延伸する部分の前記第1導電体層によって囲まれた第1絶縁体層と、
前記第1絶縁体層を貫通して設けられた第1コンタクトと、
各々が前記第1方向に沿って延伸した部分を有し、前記第1サブ領域内で前記第1導電体層を貫通して設けられた複数の第1部材と、
各々が前記第1方向に沿って延伸した部分を有し、前記第3サブ領域内で前記第1導電体層を貫通して設けられた複数の第2部材と、
を備え、
前記複数の第1部材と前記複数の第2部材とのそれぞれは、前記第2サブ領域側から数えて前記第2方向に並ぶn行目(nは1以上の整数)と(n+1)行目で前記第1方向にずらされて配置され、
前記第2方向に隣り合う第1部材と、前記第2方向に隣り合う第2部材とのそれぞれは、互いの前記第1方向に延伸した部分が対向している、
半導体記憶装置。 - 前記複数の第1部材と前記複数の第2部材とのそれぞれは、前記第2サブ領域側から数えて前記第2方向に並ぶ奇数行目と偶数行目で互い違いに配置される、
請求項1に記載の半導体記憶装置。 - 前記第1サブ領域は、前記複数の第1部材のうち前記第2方向に隣り合う前記第1部材の前記第1方向に延伸した部分が対向する第1対向部分を複数含み、
前記第3サブ領域は、前記複数の第2部材のうち前記第2方向に隣り合う前記第2部材の前記第1方向に延伸した部分が対向する第2対向部分を複数含み、
前記複数の第1部材が配置された領域内を通過し且つ前記複数の第1部材を迂回して前記第1絶縁部材から前記第2サブ領域まで到達する最短経路に含まれた、複数の前記第1対向部分の前記第1方向における長さの合計が、前記第2サブ領域の前記第2方向における幅の半分の長さ以上であり、
前記複数の第2部材が配置された領域内を通過し且つ前記複数の第2部材を迂回して前記第2絶縁部材から前記第2サブ領域まで到達する最短経路に含まれた、複数の前記第2対向部分の前記第1方向における長さの合計が、前記第2サブ領域の前記第2方向における幅の半分の長さ以上である、
請求項1又は請求項2に記載の半導体記憶装置。 - 前記第1サブ領域における前記複数の第1部材が配置された領域内を通過し且つ前記複数の第1部材を迂回して前記第1絶縁部材から前記第2サブ領域まで到達する最短経路が、前記第1領域における前記複数の第1ピラーが配置された領域内を通過し且つ前記複数の第1ピラーを迂回して前記第1絶縁部材から前記第1絶縁部材と前記第2絶縁部材との前記第2方向における中間地点まで到達する最短経路よりも長い、
請求項1乃至請求項3の何れか一項に記載の半導体記憶装置。 - 前記複数の第1部材は、前記第1方向に互いに隣り合いつつ、隣り合った間の部分が前記第1コンタクトと前記第2方向に並んで配置される複数の第1部材を、前記n行目又は前記(n+1)行目に含む、
請求項1乃至請求項4の何れか一項に記載の半導体記憶装置。 - 前記第1サブ領域における前記複数の第1部材が配置された領域内を通過し且つ前記複数の第1部材を迂回して前記第1絶縁部材から前記第2サブ領域まで到達する最短経路が、前記第3サブ領域における前記複数の第2部材が配置された領域内を通過し且つ前記複数の第2部材を迂回して前記第2絶縁部材から前記第2サブ領域まで到達する最短経路と略等しい、
請求項1乃至請求項5の何れか一項に記載の半導体記憶装置。 - 前記複数の第1部材と前記複数の第2部材とが、前記第2サブ領域に対して線対称となるように配置される、
請求項1乃至請求項6の何れか一項に記載の半導体記憶装置。 - 前記第1コンタクトと前記第1方向に隣り合い、且つ前記第1絶縁体層を貫通して設けられた第2コンタクトを更に備える、
請求項1乃至請求項7の何れか一項に記載の半導体記憶装置。 - 前記第1導電体層と異なる第2層に設けられ、前記第1絶縁部材と前記第2絶縁部材との間で前記第1領域及び前記第2領域を横切って前記第1方向に沿って延伸する第2導電体層と、
前記第2層に設けられ、前記第2層内で前記第2領域を横切って延伸する部分の前記第2導電体層によって囲まれた第2絶縁体層と、
を更に備え、
前記複数の第1ピラーは、前記第1領域内で前記第2導電体層をさらに貫通して設けられ、
前記第1コンタクトは、前記第2絶縁体層をさらに貫通して設けられる、
請求項1乃至請求項8の何れか一項に記載の半導体記憶装置。 - 前記第1導電体層と前記複数の第1ピラーとが交差する部分が、メモリセルトランジスタとして機能する、
請求項1乃至請求項9の何れか一項に記載の半導体記憶装置。 - 第1領域と、前記第1領域と第1方向に隣り合い且つ前記第1方向と交差する第2方向に並んだ第1乃至第3サブ領域を含む第2領域との内で、犠牲層と絶縁体層とが交互に積層された積層部を形成することと、
前記第1領域内で、各々が前記積層部を貫通する複数のピラーを形成することと、
前記第1サブ領域及び前記第3サブ領域内で、各々が前記第1方向に延伸した部分を有しながら前記第2方向にジグザグに並ぶ複数の部材を、前記積層部を貫通するように形成することと、
前記複数のピラーと前記複数の部材とを形成した後に、前記第1方向に沿って延伸し且つ前記積層部を分断するスリットを形成することと、
前記スリットを介して前記第1領域内の前記犠牲層と前記第1サブ領域及び第3サブ領域内の前記犠牲層とを選択的に除去することと、
前記犠牲が除去された空間に導電体を形成することと、
前記導電体を形成した後に、前記第2サブ領域を貫通するコンタクトを形成することと、
を備える、
半導体記憶装置の製造方法。 - 前記犠牲層を選択的に除去するときに、前記第2サブ領域内に前記犠牲層の一部を残存させ、
前記コンタクトを形成するときに、前記犠牲層の前記一部に前記コンタクトを貫通させる、
請求項11に記載の半導体記憶装置の製造方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2019166314A JP2021044446A (ja) | 2019-09-12 | 2019-09-12 | 半導体記憶装置及びその製造方法 |
TW109104921A TWI737176B (zh) | 2019-09-12 | 2020-02-17 | 半導體記憶裝置及其製造方法 |
CN202010153271.6A CN112490249A (zh) | 2019-09-12 | 2020-03-06 | 半导体存储器装置和其制造方法 |
US16/810,930 US11393837B2 (en) | 2019-09-12 | 2020-03-06 | Semiconductor memory device and method of manufacturing the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2019166314A JP2021044446A (ja) | 2019-09-12 | 2019-09-12 | 半導体記憶装置及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2021044446A true JP2021044446A (ja) | 2021-03-18 |
Family
ID=74862457
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2019166314A Pending JP2021044446A (ja) | 2019-09-12 | 2019-09-12 | 半導体記憶装置及びその製造方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US11393837B2 (ja) |
JP (1) | JP2021044446A (ja) |
CN (1) | CN112490249A (ja) |
TW (1) | TWI737176B (ja) |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9553132B1 (en) * | 2015-09-09 | 2017-01-24 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
US11282815B2 (en) | 2020-01-14 | 2022-03-22 | Micron Technology, Inc. | Methods of forming microelectronic devices, and related microelectronic devices and electronic systems |
US11557569B2 (en) | 2020-06-18 | 2023-01-17 | Micron Technology, Inc. | Microelectronic devices including source structures overlying stack structures, and related electronic systems |
US11335602B2 (en) | 2020-06-18 | 2022-05-17 | Micron Technology, Inc. | Methods of forming microelectronic devices, and related microelectronic devices and electronic systems |
US11699652B2 (en) | 2020-06-18 | 2023-07-11 | Micron Technology, Inc. | Microelectronic devices and electronic systems |
US11705367B2 (en) | 2020-06-18 | 2023-07-18 | Micron Technology, Inc. | Methods of forming microelectronic devices, and related microelectronic devices, memory devices, electronic systems, and additional methods |
US11563018B2 (en) | 2020-06-18 | 2023-01-24 | Micron Technology, Inc. | Microelectronic devices, and related methods, memory devices, and electronic systems |
US11380669B2 (en) * | 2020-06-18 | 2022-07-05 | Micron Technology, Inc. | Methods of forming microelectronic devices |
US11825658B2 (en) | 2020-08-24 | 2023-11-21 | Micron Technology, Inc. | Methods of forming microelectronic devices and memory devices |
US11417676B2 (en) | 2020-08-24 | 2022-08-16 | Micron Technology, Inc. | Methods of forming microelectronic devices and memory devices, and related microelectronic devices, memory devices, and electronic systems |
US11751408B2 (en) | 2021-02-02 | 2023-09-05 | Micron Technology, Inc. | Methods of forming microelectronic devices, and related microelectronic devices, memory devices, and electronic systems |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004031448A (ja) * | 2002-06-21 | 2004-01-29 | Renesas Technology Corp | 半導体装置の製造方法および半導体装置 |
JP2005085903A (ja) * | 2003-09-05 | 2005-03-31 | Renesas Technology Corp | 半導体装置およびその製造方法 |
JP2012099627A (ja) * | 2010-11-02 | 2012-05-24 | Toshiba Corp | 不揮発性半導体記憶装置、及びその製造方法 |
KR20150139255A (ko) * | 2014-06-03 | 2015-12-11 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 제조방법 |
US20160268166A1 (en) * | 2015-03-12 | 2016-09-15 | Kabushiki Kaisha Toshiba | Semiconductor memory device and method of manufacturing the same |
US10038006B2 (en) | 2015-12-22 | 2018-07-31 | Sandisk Technologies Llc | Through-memory-level via structures for a three-dimensional memory device |
JP6495838B2 (ja) * | 2016-01-27 | 2019-04-03 | 東芝メモリ株式会社 | 半導体記憶装置及びその製造方法 |
CN106920796B (zh) * | 2017-03-08 | 2019-02-15 | 长江存储科技有限责任公司 | 一种3d nand存储器件及其制造方法 |
JP2018160612A (ja) * | 2017-03-23 | 2018-10-11 | 東芝メモリ株式会社 | 半導体装置及びその製造方法 |
-
2019
- 2019-09-12 JP JP2019166314A patent/JP2021044446A/ja active Pending
-
2020
- 2020-02-17 TW TW109104921A patent/TWI737176B/zh active
- 2020-03-06 US US16/810,930 patent/US11393837B2/en active Active
- 2020-03-06 CN CN202010153271.6A patent/CN112490249A/zh not_active Withdrawn
Also Published As
Publication number | Publication date |
---|---|
TW202111714A (zh) | 2021-03-16 |
CN112490249A (zh) | 2021-03-12 |
US20210082939A1 (en) | 2021-03-18 |
US11393837B2 (en) | 2022-07-19 |
TWI737176B (zh) | 2021-08-21 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TWI737176B (zh) | 半導體記憶裝置及其製造方法 | |
US10586804B2 (en) | Multi-layer wiring structure, method for manufacturing multi-layer wiring structure, and semiconductor device | |
TWI707458B (zh) | 半導體記憶體裝置 | |
JP2021044397A (ja) | 半導体記憶装置 | |
JP2020155543A (ja) | 半導体記憶装置 | |
TWI718588B (zh) | 半導體記憶裝置及其製造方法 | |
JP2020107673A (ja) | 半導体記憶装置 | |
CN112242401B (zh) | 半导体存储装置 | |
JP2020031149A (ja) | 半導体メモリ及び半導体メモリの製造方法 | |
JP2020155624A (ja) | 半導体記憶装置 | |
JP2021040028A (ja) | 半導体記憶装置、及び半導体記憶装置の製造方法 | |
JP2021150295A (ja) | 半導体記憶装置 | |
TWI717794B (zh) | 半導體記憶體 | |
CN113345901A (zh) | 半导体存储装置 | |
US20220223607A1 (en) | Semiconductor memory device | |
JP2020150073A (ja) | 半導体記憶装置 | |
JP2021034651A (ja) | 半導体記憶装置 | |
JP2021048189A (ja) | 半導体記憶装置 | |
CN113270417B (zh) | 半导体存储装置 | |
JP2020092168A (ja) | 半導体記憶装置 | |
WO2021181607A1 (ja) | 半導体記憶装置 | |
JP2020198387A (ja) | 半導体記憶装置 | |
US11973024B2 (en) | Semiconductor memory device | |
JP2023038689A (ja) | 半導体記憶装置 |