JP2004031448A - 半導体装置の製造方法および半導体装置 - Google Patents
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Abstract
【課題】第１〜第３のゲート電極を持つ不揮発性メモリを有する半導体装置の信頼性を向上させる。
【解決手段】第１ゲート電極（浮遊ゲート電極）、第２ゲート電極（制御ゲート電極）４ａおよび第３ゲート電極５ａを持つフラッシュメモリにおいて、第３ゲート電極５ａ形成用の導体膜のパターンに対して自己整合的に分離部１０を形成して、周辺回路領域ＰＡの選択ｎＭＩＳＱｓにおけるゲート絶縁膜を、分離部１０の形成工程の前に形成する。これにより、分離部１０の応力起因による選択ｎＭＩＳＱｓのゲート絶縁膜不良を低減することができる。また、スタック型のメモリセルの場合も含めて、分離部１０の自己整合形成のマスクとなる第３ゲート電極５ａ形成用の導体膜パターンは、チャネルに対して合わせずれ無しに形成される。
【選択図】 図１
【解決手段】第１ゲート電極（浮遊ゲート電極）、第２ゲート電極（制御ゲート電極）４ａおよび第３ゲート電極５ａを持つフラッシュメモリにおいて、第３ゲート電極５ａ形成用の導体膜のパターンに対して自己整合的に分離部１０を形成して、周辺回路領域ＰＡの選択ｎＭＩＳＱｓにおけるゲート絶縁膜を、分離部１０の形成工程の前に形成する。これにより、分離部１０の応力起因による選択ｎＭＩＳＱｓのゲート絶縁膜不良を低減することができる。また、スタック型のメモリセルの場合も含めて、分離部１０の自己整合形成のマスクとなる第３ゲート電極５ａ形成用の導体膜パターンは、チャネルに対して合わせずれ無しに形成される。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法および半導体装置技術に関し、特に電気的書き換えが可能な不揮発性メモリを有する半導体装置の製造技術に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
電気的書き換えが可能な不揮発性メモリを有する半導体装置のうち、一括消去が可能なものとしていわゆるフラッシュメモリが知られている。フラッシュメモリは携帯性、耐衝撃性に優れ、電気的に一括消去が可能なことから、近年、携帯型パーソナルコンピュータやデジタルスチルカメラ等の小型携帯情報機器の記憶装置として急速に需要が拡大している。その市場の拡大にはメモリセル面積の縮小によるビットコストの低減が重要な要素であり、例えば１９９６年１１月１０日、応用物理学会発行、「応用物理」第６５巻１１号、ｐｐ．１１１４〜ｐｐ．１１２４に記載されているように、これを実現する様々なメモリセル方式が提案されている。
【０００３】
また、例えば特許第２６９４６１８号公報には３層ポリシリコンゲートを用いた仮想接地型のメモリセルが記載されている。すなわち、このメモリセルは、半導体基板中のウェルに形成された半導体領域および３つのゲートを有している。３つのゲートは、ウェル上に形成された浮遊ゲート、ウェル上と浮遊ゲート上にまたがって形成された制御ゲートおよび隣り合う制御ゲート、浮遊ゲート間に形成された消去ゲートである。３つのゲートはポリシリコンからなり、各々絶縁膜で分離され、浮遊ゲートとウェルとの間も絶縁膜で分離されている。制御ゲートは行方向に接続されてワード線を構成している。ソースおよびドレイン拡散層は、行方向に直交する列方向に形成され、隣接するメモリセルと拡散層を共用する仮想接地型である。これにより列方向のピッチ緩和を図っている。消去ゲートはチャネルと平行で、かつ、ワード線（制御ゲート）の間にワード線と平行に配置される。
【０００４】
これらすべてのメモリセルに共通の課題として、微細化に伴い素子分離領域とチャネル領域の繰り返しパターンが狭ピッチ化されることに起因する以下の問題が挙げられる。まず、狭ピッチで素子分離領域を形成すると周辺トランジスタのゲート酸化、メモリセルの浮遊ゲートのゲート酸化などの酸化工程を経る際に大きな応力が発生し、基板に欠陥が発生しトランジスタのソース・ドレイン間リークを引き起こし不良の原因となる。また、応力のためにゲート酸化膜厚は一様に形成されなくなり、トランジスタの電流・電圧特性にキンクが生じるなどの不具合が生じる。更に、ゲート酸化の際には、基板の上面だけではなく側面も酸化されるが、これによりトランジスタのチャネル幅が減少し充分な電流が得られなくなる。このような課題の解決を検討したスタック型のフラッシュメモリ技術としては、例えば浮遊ゲートをマスクとして素子分離膜を形成する技術が報告されている。ゲート酸化膜の形成を素子分離膜の形成よりも先に行なうことで、ゲート酸化の際に発生する応力の影響を回避することができる。
【０００５】
【発明が解決しようとする課題】
ところで、スタック型メモリセルに対してもう一つのタイプのセルであるスプリットゲート型のメモリセルでは、書込みをソースサイドで発生するチャネルホットエレクトロンを注入することで行ない高い注入効率を利用して、書込速度高速化・書込動作低電力化が実現できるなど利点が多い。しかし、こうしたスプリットゲート型のセルを縮小する際にも、上述した狭ピッチの素子分離膜の形成に伴う課題は当然存在する。
【０００６】
そこで、本発明の目的は、第１〜第３のゲート電極を持つ不揮発性メモリを有する半導体装置の信頼性を向上させることのできる技術を提供することにある。
【０００７】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００８】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【０００９】
すなわち、本発明は、浮遊ゲート電極形成用の第１ゲート電極、制御ゲート電極形成用の第２ゲート電極および第３ゲート電極の３つのゲート電極を持つフラッシュメモリを有する半導体装置の製造において、周辺回路用のトランジスタのゲート絶縁膜を形成した後に、第３ゲート電極形成用の導体膜のパターンをマスクとして周辺回路領域の分離領域に分離溝を自己整合的に形成し、その分離溝を埋め込むことで、上記第３ゲート電極形成用の導体パターンに対して自己整合的に分離部を形成する工程を有するものである。
【００１０】
また、本願において開示される発明のうち、他の代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１１】
すなわち、本発明は、前記周辺回路用のトランジスタのゲート電極を前記第３ゲート電極形成用の導体膜のパターンを加工することにより形成する工程、前記第１トランジスタのゲート電極に達する複数の孔を、互いに隣接するゲート電極に達する孔の位置が互いに離れる方向にずれるように形成する工程、前記互いに隣接するゲート電極に達する孔の各々に、互いに絶縁された別々の配線が電気的に接続されるように前記別々の配線を形成する工程を有するものである。
【００１２】
さらに、本発明は、前記第３ゲート電極の一方の長辺に沿うように半導体基板に形成される第１半導体領域を形成する際に、周辺領域を覆う第１マスキングパターンのメモリ領域側の端部境界線が、前記第３ゲート電極の周辺領域側の端部境界線から周辺領域の方向に離れているものである。
【００１３】
【発明の実施の形態】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。また、本実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、本実施の形態においては、電界効果トランジスタを代表するＭＩＳ・ＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）をＭＩＳと略し、ｐチャネル型のＭＩＳ・ＦＥＴをｐＭＩＳと略し、ｎチャネル型のＭＩＳ・ＦＥＴをｎＭＩＳと略す。なお、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）・ＦＥＴは、ＭＩＳの下位概念とする。
【００１４】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００１５】
（実施の形態１）
図１は、本発明の一実施の形態である半導体装置のメモリ領域ＭＡおよび周辺回路領域ＰＡの要部平面図の一例である。また、図２〜図４は、各々、図１におけるＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線の断面図である。なお、図１においては、図面を見易くするために一部の部材は省略している。
【００１６】
本実施の形態１の半導体装置は、いわゆるフラッシュメモリの複数の不揮発性のメモリセルＭＣを有し、このメモリセルＭＣは、半導体基板（以下、基板と言う）１の主面の活性領域（第１活性領域）Ｌｍに形成されたｐ型のウェルＰＷＬ中のソースおよびドレイン用のｎ型の拡散層２、第１ゲート電極（浮遊ゲート電極）３ａ、第２ゲート電極（制御ゲート電極）４ａおよび第３ゲート電極５ａを有している。基板１は、例えばｐ型のシリコン単結晶からなる。また、ｐ型のウェルＰＷＬには、例えばホウ素（Ｂ）または二フッ化ホウ素（ＢＦ２）がイオン注入法により導入されてなる。ｎ型の拡散層２には、例えばリン（Ｐ）またはヒ素（Ａｓ）がイオン注入法により導入されてなる。
【００１７】
各メモリセルＭＣにおいて浮遊ゲート電極の機能を有する第１ゲート電極３ａは、複数の第３ゲート電極５ａの隣接間において、第２ゲート電極４ａと平面的に重なる領域に配置されている。制御ゲート電極の機能を有する第２ゲート電極４ａは行方向（ｘ方向）に延在されワード線ＷＬを形成しており、図１のｙ方向に沿って所定の間隔毎に互いに平行に配置されている。各第３ゲート電極５ａは、図１のｙ方向に沿って延在されており、図１のｘ方向に沿って所定の間隔毎に互いに平行に配置されている。この第３ゲート電極５ａの端部上層には、その端部に平面的に重なるように、図１のｘ方向に延在する帯状の配線Ｌ１が形成されている。この配線Ｌ１は、図１のｘ方向に沿って配置された複数の第３ゲート電極５ａの１つおき毎にコンタクトホールＣＮＴ１を通じて電気的に接続されている。すなわち、第３ゲート電極５ａへの給電はコンタクトホールＣＮＴ１を通じて配線Ｌ１から供給される。
【００１８】
上記第１ゲート電極３ａとウェルＰＷＬとはゲート絶縁膜（第１絶縁膜）６に、第１ゲート電極３ａと第３ゲート電極５ａとは絶縁膜（第４絶縁膜）７に、第１ゲート電極３ａと第２ゲート電極４ａ（ワード線ＷＬ）は、絶縁膜（第５絶縁膜）８に、第３ゲート電極５ａおよび第２ゲート電極４ａ（ワード線ＷＬ）は絶縁膜９（第２絶縁膜）および絶縁膜８により、それぞれ分離されている。
【００１９】
メモリセルＭＣのソースおよびドレイン用のｎ型の拡散層２は、ワード線ＷＬの延在方向（ｘ方向）に垂直な方向（ｙ方向）に延在して配置され、列方向（ｙ方向）に沿って配置された複数のメモリセルＭＣのソースを接続するローカルソース線および列方向に沿って配置された複数のメモリセルＭＣのドレインを接続するローカルビット線として機能する。すなわち、本実施の形態の半導体装置は、メモリセル毎にコンタクト孔を持たない、いわゆるコンタクトレス型のアレイとされている。
【００２０】
この拡散層２に垂直な方向（ｘ方向）に、メモリセルＭＣのチャネルが形成される。第３ゲート電極５ａの２つの端面（側面）は、前記第１ゲート電極３ａの端面（側面）のうちワード線ＷＬおよびチャネルの延在方向に対してそれぞれ垂直な２つの端面（側面）と、それぞれ絶縁膜７を介して対向して存在する。また、第３ゲート電極５ａは、ワード線ＷＬおよびチャネルの延在方向に対して垂直な方向（ｙ方向）に存在する第１ゲート電極３ａの隙間に埋め込まれるように存在する。さらに、第１ゲート電極３ａが第３ゲート電極５ａに対して対称に、また前記第３ゲート電極５ａが第１ゲート電極３ａに対して対称に存在する。
【００２１】
本実施の形態１においては、ソースおよびドレイン用の１対の拡散層２，２が第１ゲート電極３ａに対し非対称の位置関係にあり、一方の拡散層２が第１ゲート電極３ａと平面的にオーバーラップしないオフセット構造となっている。また、本実施の形態１においては、第３ゲート電極５ａと拡散層２とは、それぞれの一部分が平面的にオーバーラップするように存在する。これにより、本実施の形態１では、第３ゲート電極５ａ下のウェルＰＷＬ中にもチャネルが形成され、第３ゲート電極５ａはその下部に存在するチャネルを制御するゲートとして機能する。すなわち、メモリセルＭＣは、第１ゲート電極３ａおよび第３ゲート電極５ａを有するスプリットゲート型のトランジスタとされている。
【００２２】
一方、周辺回路領域ＰＡには、所望のメモリセルＭＣを選択するのに寄与する複数の選択ｎＭＩＳ（第１トランジスタ）Ｑｓが配置されている。各選択ｎＭＩＳＱｓは、周辺回路領域ＰＡにおける基板１の主面において図１のｙ方向に延びる複数本の帯状の活性領域（第２活性領域）Ｌｐの各々に形成されている。この活性領域Ｌｐは、その平面形状が溝型の分離部１０により規定されたデバイス形成領域であり、本実施の形態１においては、後述するように、各活性領域Ｌｐが第３ゲート電極５ａを形成するための導体膜パターンによって自己整合的に形成されている。このため、各活性領域Ｌｐは、第３ゲート電極５ａの延在方向に沿って延長された状態で、かつ、第３ゲート電極５ａの幅（短方向寸法、すなわち幅方向寸法）とほぼ同等の幅を持つ状態で形成されている。本実施の形態１では、選択ｎＭＩＳＱｓが形成される活性領域Ｌｐを第３ゲート電極５ａを形成するための導体膜パターンを使って自己整合的に形成したことにより、選択ｎＭＩＳＱｓと第３ゲート電極５ａとの相対的な位置合わせ精度や各選択ｎＭＩＳＱｓの形成位置の精度を向上させることができる。このため、メモリ領域の占有面積を縮小できる。また、メモリ領域ＭＡと周辺回路領域ＰＡとの回路間の電気的特性を向上させることができる。
【００２３】
選択ｎＭＩＳＱｓは、ゲート電極５ｂと、その両側（図１のｙ方向両側）の基板１（活性領域Ｌｐ）に形成されたソースおよびドレイン用の拡散層（第２半導体領域）１２と、ゲート電極５ｂおよび基板１の間に介在されたゲート絶縁膜とを有している。選択ｎＭＩＳＱｓのチャネルは、ゲート電極５ｂ直下における基板１の部分に形成される。ゲート電極５ｂは、例えば多結晶シリコンからなり、活性領域Ｌｐの長手方向に沿って２個分のコンタクトホールＣＮＴ１が配置可能な長さで形成されている。各ゲート電極５ｂには、１個のコンタクトホール（孔）ＣＮＴ２が接続され、そのコンタクトホールＣＮＴ２を通じて、図１のｘ方向に沿って直線状に延在する配線（第１，第２配線）Ｌ２，Ｌ３と電気的に接続されている。すなわち、選択ｎＭＩＳＱｓのゲート電極５ｂへの給電はコンタクトホールＣＮＴ２を通じて配線Ｌ２，Ｌ３から行われる。ここで、本実施の形態１では、図１のｘ方向に隣接する選択ｎＭＩＳＱｓのゲート電極５ｂに配置されるコンタクトホールＣＮＴ１の位置が、図１のｙ方向に互いにずれるように配置されている。この結果、配線Ｌ２は、図１のｘ方向に沿って配置された複数のゲート電極５ｂのうち、偶数番目のゲート電極５ｂと電気的に接続され、配線Ｌ３は、図１のｘ方向に沿って配置された複数のゲート電極５ｂのうち、奇数番目のゲート電極５ｂと電気的に接続されている。選択ｎＭＩＳＱｓのゲート絶縁膜の厚さは、上記メモリセルＭＣの第３ゲート電極５ａ下のゲート絶縁膜６の厚さと等しい。ただし、選択ｎＭＩＳＱｓのゲート絶縁膜の厚さを、上記メモリセルＭＣの第３ゲート電極５ａ下のゲート絶縁膜６の厚さよりも厚くしても良い。これにより、選択ｎＭＩＳＱｓのゲート絶縁耐圧を向上させることができる。
【００２４】
図１のｙ方向に沿って互いに平行に延在する配線Ｌ４，Ｌ５は、グローバルビット線を示している。この配線Ｌ４，Ｌ５は、コンタクトホールＣＮＴ３を通じて、選択ｎＭＩＳＱｓの一方の拡散層１２と電気的に接続されている。すなわち、ローカルビット線とされる拡散層２への給電は、配線Ｌ４，Ｌ５からコンタクトホールＣＮＴ３を通じてｎＭＩＳＱｓの一方の拡散層１２に行われ、さらに選択ｎＭＩＳＱｓを介して選択ｎＭＩＳＱｓの他方の拡散層１２に供給され、これに接続される拡散層２に供給される。
【００２５】
図１に示す境界線ＳＬ１は、拡散層２を形成時のマスクの終端を示しており、境界線ＳＬ１よりも上方はマスクによって覆われ、下方はマスクから露出される。この境界線ＳＬ１は、図１において第３ゲート電極５ａの端部よりも上方で、周辺回路用の選択ｎＭＩＳＱｓのゲート電極５ｂよりも下方に位置する。また、境界線ＳＬ２は、分離部１０の長手方向終端を示している。さらに、境界線ＳＬ３は、絶縁膜７の長手方向終端を示している。
【００２６】
次に、本実施の形態１の半導体装置のメモリ動作を図５および図６により説明する。図５はデータ読み出し動作説明のためのメモリ領域の一部の回路図を示し、図６はデータ書き込み動作説明のためのメモリ領域の一部の回路図を示している。なお、図５および図６では、選択されるメモリセルＭＣをメモリセルＭＣ１、非選択のメモリセルＭＣをメモリセルＭＣ０と表示する。また、選択されるソース線をソース線ＳＳ１、選択されるビット線をビット線ＳＤ１と表示する。さらに、選択されるワード線ＷＬをワード線ＷＬ１、非選択のワード線ＷＬをワード線ＷＬ０、選択される第３ゲート電極５ａを第３ゲート電極５ａ１と表示し、非選択の第３ゲート電極５ａを第３ゲート電極５ａと表示する。
【００２７】
データ読み出し時には、図５に示すように、選択する第３ゲート電極５ａ１に、例えば３Ｖ程度の電圧を印加し、第３ゲート電極５ａ１下のウェルＰＷＬにチャネルを形成し、選択ビットのワード線ＷＬ１に電圧を印加する。これにより選択されたメモリセルＭＣ１のしきい値を判定する。これにより、その選択されたメモリセルＭＣ１のデータを読み出す。また、データ書き込み時には、図６に示すように、選択されるメモリセルＭＣ１の第２ゲート電極（すなわち、ワード線ＷＬ１）に、例えば１３Ｖ程度、選択されるビット線ＳＤ１（ドレイン）に、例えば５Ｖ程度、選択される第３ゲート電極５ａ１に、例えば１Ｖ程度の電圧を印加し、ソース線ＳＳ１とウェルＰＷＬとを０Ｖに保持する。これにより第３ゲート電極５ａ１下のウェルＰＷＬ中にチャネルが形成され、ソース側の第１ゲート電極３ａの端部のチャネルでホットエレクトロンが発生し、第１ゲート電極３ａに電子が注入される。本実施の形態１では、第３ゲート電極５ａは消去の際に隣接する第１ゲート電極３ａから電子を引き抜く消去ゲートとして用いることもできる。
【００２８】
次に、本実施の形態１の半導体装置の製造方法の一例を説明する。図７は本実施の形態１の半導体装置の製造工程中におけるウエハ１Ｗのメモリ領域ＭＡと周辺回路領域ＰＡとの境界およびその周囲の平面図、図８および図９はそれぞれ図７のＸ１−Ｘ１線およびＸ２−Ｘ２線の断面図を示している。また、図１０は図７に続く製造工程中におけるウエハ１Ｗのメモリ領域ＭＡと周辺回路領域ＰＡとの境界およびその周囲の平面図、図１１および図１２はそれぞれ図１０のＸ１−Ｘ１線およびＸ２−Ｘ２線の断面図を示している。
【００２９】
まず、図７〜図９に示すように、平面略円形状のウエハ１Ｗを構成するｐ型のシリコン単結晶からなる基板１にｐ型（第１導電型）のウェルＰＷＬを形成した後、ウェルＰＷＬ上に、例えば熱酸化法により１０ｎｍ程度のシリコン酸化膜からなるメモリセル用のゲート絶縁膜（第１絶縁膜）６を形成する。この際、上記選択ｎＭＩＳおよび他の周辺トランジスタのゲート絶縁膜も形成する。続いて、図１０〜図１２に示すように、例えばリン（Ｐ）をドープしたポリシリコン等からなる導体膜（第１導体膜）５およびシリコン窒化膜からなる絶縁膜（第２絶縁膜）１３を下層から順次堆積する。導体膜５は、上記第３ゲート電極を形成するための膜である。導体膜５および絶縁膜１３の堆積には、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いることができる。なお、絶縁膜１３は、上記図２および図４の絶縁膜９に相当する。
【００３０】
次に、図１３は図１０に続く製造工程中におけるウエハ１Ｗのメモリ領域ＭＡと周辺回路領域ＰＡとの境界およびその周囲の平面図、図１４および図１５は、それぞれ図１３のＸ１−Ｘ１線およびＸ２−Ｘ２線の断面図を示している。また、図１６は図１３に続く製造工程中におけるウエハ１Ｗのメモリ領域ＭＡと周辺回路領域ＰＡとの境界およびその周囲の平面図、図１７および図１８はそれぞれ図１６のＸ１−Ｘ１線およびＸ２−Ｘ２線の断面図を示している。
【００３１】
まず、図１３〜図１５に示すように、リソグラフィとドライエッチング技術により上記絶縁膜１３および導体膜５をパターニングする。このパターニングにより図１３のｙ方向に沿って延在する平面帯状の絶縁膜１３および導体膜５のパターン（第１パターン）をストライプ状に形成する。この段階では、絶縁膜１３および導体膜５のパターンがメモリ領域ＭＡおよび周辺回路領域ＰＡの両方に跨って延在されている。続いて、図１６〜図１８に示すように、例えば砒素（Ａｓ）イオンを斜めイオン打ち込み法によりウェルＰＷＬに打ち込み、メモリのソースおよびドレインとなるｎ型の拡散層（第１半導体領域）２を形成する。この際、マスクとして、例えばフォトレジスト（以下、レジストという）パターン（第１マスキングパターン）ＦＲ１を用いてＡｓが打ち込まれない領域を作る。この境界を境界線ＳＬ１で示す。レジストパターンＦＲ１は、拡散層２の形成工程後に除去する。
【００３２】
この拡散層２は、メモリセルのソース線またはビット線として機能する。このイオン注入の際には絶縁膜１３および導体膜５のパターンがマスクとして機能し、拡散層２は導体膜５のパターンに対して自己整合的に形成される。なお、絶縁膜１３および導体膜５のパターンがｙ方向に延在してストライプ状に形成されているため、拡散層２はｙ方向に延在して形成される。また、拡散層２は斜めイオン打ち込み法により形成されるため、照射イオンが絶縁膜１３および導体膜５のパターンで遮蔽され、互いに隣接する導体膜５のパターン間の全領域には形成されない。また、斜め方向からイオンが照射されるため、導体膜５のパターン下部の一部にも拡散層２が形成される。これにより前記の通り第３ゲート電極５ａ（図１参照）と拡散層２とがそれぞれの一部分がオーバーラップするように形成され、第３ゲート電極５ａ（図１参照）下のウェルＰＷＬ中にもチャネルが形成されるようになる。
【００３３】
次に、図１９は図１６に続く製造工程中におけるウエハ１Ｗのメモリ領域ＭＡと周辺回路領域ＰＡとの境界およびその周囲の平面図、図２０および図２１は、それぞれ図１９のＸ１−Ｘ１線およびＸ２−Ｘ２線の断面図を示している。また、図２２は図１９に続く製造工程中におけるウエハ１Ｗのメモリ領域ＭＡと周辺回路領域ＰＡとの境界およびその周囲の平面図、図２３および図２４はそれぞれ図１９のＸ１−Ｘ１線およびＸ２−Ｘ２線の断面図を示している。
【００３４】
まず、図１９〜図２１に示すように、ストライプ状にパターニングした絶縁膜１３および導体膜５のパターンをマスクとして、そこから露出するゲート絶縁膜６およびウェルＰＷＬを続けてドライエッチングで加工して、周辺回路領域ＰＡにおいて互いに隣接する絶縁膜１３および導体膜５のパターンの間に分離溝１０ａを形成する。この際、例えばレジストパターン（第２マスキングパターン）ＦＲ２を用いて、エッチングされない領域を作る。この境界を境界線ＳＬ２で示す。このとき、上記境界線ＳＬ１と境界線ＳＬ２との位置関係は、図１９のようにする。すなわち、境界線ＳＬ１と境界線ＳＬ２との間の領域に、導体膜５の下の基板１中に拡散層２が形成され、かつ、ドライエッチングでウェルＰＷＬが除去される領域を作る。この分離溝１０ａは、選択ｎＭＩＳに対する素子分離部用の溝であるが、それ以外の周辺回路用のトランジスタに対する素子分離部を形成するための溝としても良い。続いて、図２２〜図２４に示すように、互いに隣接するストライプ状にパターニングした絶縁膜１３および導体膜５のパターン間の分離溝１０ａが完全に埋まるように、例えばＣＶＤ法を用いてシリコン酸化膜等からなる絶縁膜１４を堆積する。この分離溝１０ａは、選択ｎＭＩＳおよびそれ以外の周辺トランジスタに対する素子分離溝としても良い。
【００３５】
次に、図２５は図２２に続く製造工程中におけるウエハ１Ｗのメモリ領域ＭＡと周辺回路領域ＰＡとの境界およびその周囲の平面図、図２６および図２７は、それぞれ図２５のＸ１−Ｘ１線およびＸ２−Ｘ２線の断面図を示している。また、図２８は図２５に続く製造工程中におけるウエハ１Ｗのメモリ領域ＭＡと周辺回路領域ＰＡとの境界およびその周囲の平面図、図２９および図３０はそれぞれ図２８のＸ１−Ｘ１線およびＸ２−Ｘ２線の断面図を示している。
【００３６】
まず、図２５〜図２７に示すように、絶縁膜１４を、エッチバック法あるいは化学的機械研磨法によって絶縁膜１３の表面が露出するまで除去する。この段階で、絶縁膜（第３絶縁膜）１４は、絶縁膜１３および導体膜５のパターンと同じ方向に延在するストライプ状の分離部１０のパターンとなる。続いて、図２８〜図３０に示すように、メモリ領域ＭＡの絶縁膜１４をドライエッチング法あるいはウェットエッチング法を用いて選択的に除去する。この際に、例えばレジストを用いることにより、周辺回路領域ＰＡにおいて絶縁膜１４が除去されない領域を形成する。その境界を図２８の境界線ＳＬ３で示し、これより下側の絶縁膜１４を除去する。この際、境界線ＳＬ３と境界線ＳＬ２との関係は図２８のようにする。すなわち、周辺回路領域ＰＡでは、分離溝１０ａ内に絶縁膜１４が残される。残った絶縁膜１４は素子分離膜として機能する。メモリ領域ＭＡでは、絶縁膜１４が除去されたことにより互いに隣接する絶縁膜１３および導体膜５のパターンの間に隙間が形成される。
【００３７】
次に、図３１は図２８に続く製造工程中におけるウエハ１Ｗのメモリ領域ＭＡと周辺回路領域ＰＡとの境界およびその周囲の平面図、図３２および図３３は、それぞれ図３１のＸ１−Ｘ１線およびＸ２−Ｘ２線の断面図を示している。また、図３４は図３１に続く製造工程中におけるウエハ１Ｗのメモリ領域ＭＡと周辺回路領域ＰＡとの境界およびその周囲の平面図、図３５および図３６はそれぞれ図３４のＸ１−Ｘ１線およびＸ２−Ｘ２線の断面図を示している。
【００３８】
まず、図３１〜図３３に示すように、メモリ領域ＭＡにおいて導体膜５のパターンの側面に、第３ゲート電極形成用の導体膜５のパターンと、第１ゲート電極３ａ（図１参照）とを分離するためのシリコン酸化膜等のような絶縁膜（第４絶縁膜）７を、例えば導体膜５Ａの熱酸化、ＣＶＤ法による酸化膜の堆積あるいはその両方の組み合わせによって形成する。続いて、図３４〜図３６に示すように、第１ゲート電極形成用の導体膜（第２導体膜）３をＣＶＤ法等により、基板１の主面上に堆積する。この導体膜３は、例えばリン（Ｐ）をドーピングしたポリシリコン膜からなり、メモリ領域ＭＡにおいて、上記絶縁膜１３および導体膜５のパターンの隣接間の隙間が完全には埋まらないように堆積する。
【００３９】
次に、図３７は図３４に続く製造工程中におけるウエハ１Ｗのメモリ領域ＭＡと周辺回路領域ＰＡとの境界およびその周囲の平面図、図３８および図３９は、それぞれ図３７のＸ１−Ｘ１線およびＸ２−Ｘ２線の断面図を示している。また、図４０は図３７に続く製造工程中におけるウエハ１Ｗのメモリ領域ＭＡと周辺回路領域ＰＡとの境界およびその周囲の平面図、図４１および図４２はそれぞれ図４０のＸ１−Ｘ１線およびＸ２−Ｘ２線の断面図を示している。
【００４０】
まず、図３７〜図３９に示すように、レジスト膜ＦＲ３を塗布して隙間を埋め込み、レジスト膜ＦＲ３のエッチバックと導体膜３のエッチバックによって第１ゲート電極となる導体膜３をパターニングする。これにより、図４０〜図４２に示すように、メモリ領域ＭＡにおいて互いに隣接する導体膜５のパターンの間に第１ゲート電極形成用の導体膜３を残す。続いて、導体膜３と後述する制御ゲートとを絶縁する絶縁膜（第５絶縁膜）８を形成する。この絶縁膜８は、例えばシリコン酸化膜の単層構造、あるいはシリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層構造からなる。
【００４１】
次に、図４３は図４０に続く製造工程中におけるウエハ１Ｗのメモリ領域ＭＡと周辺回路領域ＰＡとの境界およびその周囲の平面図、図４４および図４５はそれぞれ図４３のＸ１−Ｘ１線およびＸ２−Ｘ２線の断面図を示している。また、図４６は図４３に続く製造工程中におけるウエハ１Ｗのメモリ領域ＭＡと周辺回路領域ＰＡとの境界およびその周囲の平面図、図４７および図４８はそれぞれ図４６のＸ１−Ｘ１線およびＸ２−Ｘ２線の断面図を示している。
【００４２】
まず、図４３〜図４５に示すように、導体膜（第３導体膜）４および絶縁膜１５を下層から順に堆積する。導体膜４は、例えば低抵抗なポリシリコン膜、窒化タングステン膜およびタングステン膜を下層から順に積層した積層膜（いわゆるポリメタル膜）である。また、絶縁膜１５は、例えばシリコン酸化膜からなる。続いて、図４６〜図４８に示すように、絶縁膜１５、導体膜４、絶縁膜８および導体膜３を公知のリソグラフィとドライエッチング技術によりパターニングすることにより、メモリ領域ＭＡにおいて、図４６のｘ方向に延在する帯状の第２ゲート電極４ａ（すなわち、ワード線ＷＬ）を形成するとともに、その下層に第１ゲート電極３ａを第２ゲート電極４ａに対して自己整合的に形成する。このようにして、メモリ領域ＭＡにメモリセルＭＣを形成する。
【００４３】
次に、図４９は図４６に続く製造工程中におけるウエハ１Ｗのメモリ領域ＭＡと周辺回路領域ＰＡとの境界およびその周囲の平面図、図５０および図５１はそれぞれ図４９のＸ１−Ｘ１線およびＸ２−Ｘ２線の断面図を示している。また、図５２は、図４９のメモリ領域ＭＡと周辺回路領域ＰＡとの境界領域における拡散層２の状態を示す要部拡大平面図を示している。また、図５３は、図４９に続く半導体装置の製造工程中における周辺回路領域ＰＡにおける選択ｎＭＩＳＱｓのソースおよびドレイン用の拡散層１２を形成した後の状態を示す要部拡大平面図を示している。
【００４４】
まず、図４９〜図５１に示すように、絶縁膜１３および導体膜５のパターンをドライエッチング法によりパターニングすることにより、メモリ領域ＭＡにメモリセルＭＣの第３ゲート電極５ａのパターンを形成し、周辺回路領域ＰＡに選択ｎＭＩＳのゲート電極５ｂのパターンを形成する。このとき、第３ゲート電極５ａの上端は境界線ＳＬ１よりも下側であり、選択ｎＭＩＳＱｓのゲート電極５ｂの下端は境界線ＳＬ１よりも上側となるようにする。このため、図５２に示すように、平面で見たときに拡散層２の上端部が第３ゲート電極５ａの上端部から一部はみ出すような状態となっている。すなわち、拡散層２の一部が第３ゲート電極５ａとゲート電極５ｂとの間の活性領域Ｌｐにはみ出している。したがって、図５３に示すように、選択ｎＭＩＳＱｓのソースおよびドレイン用の拡散層１２を第３ゲート電極５ａおよびゲート電極５ｂをマスクとしてイオン打ち込みで形成すると、メモリ用の拡散層２において第３ゲート電極５ａとゲート電極５ｂとの間の活性領域Ｌｐにはみ出している部分が、選択ｎＭＩＳＱｓのソースおよびドレイン用の拡散層１２と平面的に重なるので、メモリ用の拡散層２と、選択ｎＭＩＳＱｓの拡散層１２とを電気的に良好に接続できる。すなわち、周辺回路とメモリ回路とを不具合無く接続することができる。したがって、半導体装置の信頼性および歩留まりを向上させることができる。選択ｎＭｉＳＱｓ以外の周辺トランジスタのゲート電極も第３ゲート電極５ａおよび選択ｎＭＩＳＱｓのゲート電極５ｂをパターニングする際に形成する。周辺トランジスタのゲート電極への給電は、コンタクトホールＣＮＴ２（図１参照）を介して配線Ｌ２，Ｌ３と接続することによって行なう。その後、層間絶縁膜を形成した後、ワード線ＷＬ、ウェルＰＷＬ、第３ゲート電極５ａ、選択ｎＭＩＳＱｓ、選択ｎＭＩＳＱｓのメモリセルＭＣと反対側の拡散層に至るコンタクト孔を形成し、続いて金属膜を堆積してこれをパターニングして配線とし、不揮発性メモリセルを有する半導体装置を完成した。
【００４５】
図５４は、応力起因による結晶欠陥が原因と考えられる不良率を素子分離膜の寸法に対してプロットした図である。符号Ｄ０は、本発明者が検討した技術、すなわち、素子分離膜をメモリセルのゲート絶縁膜よりも先に形成する方式で形成したメモリセルの結果であり、符号Ｄ１が本実施の形態１で説明した半導体装置のメモリセルの結果である。特に素子分離膜の寸法が小さくなった時（例えば０．２０μｍ以下）において明白な効果が見られた。
【００４６】
（実施の形態２）
前記実施の形態１では、分断された各々の選択ｎＭＩＳのゲート電極に対して、上記ゲート電極に達するコンタクトホールを形成して、金属層で形成される配線と接続したが、選択ｎＭＩＳのゲート電極を、第３ゲート電極形成用の導体膜と、第２ゲート電極形成用の導体膜との積層構造にすることもできる。具体的には、例えば次のようにする。
【００４７】
図５５は本実施の形態２における半導体装置の製造工程中におけるウエハ１Ｗのメモリ領域ＭＡと周辺回路領域ＰＡとの境界およびその周囲の平面図、図５６および図５７はそれぞれ図５５のＸ１−Ｘ１線およびＸ２−Ｘ２線の断面図である。また、図５８は図５５に続く製造工程中におけるウエハ１Ｗのメモリ領域ＭＡと周辺回路領域ＰＡとの境界およびその周囲の平面図、図５９および図６０はそれぞれ図５８のＸ１−Ｘ１線およびＸ２−Ｘ２線の断面図である。
【００４８】
まず、図４０〜図４２の工程後に、図５５〜図５７に示すように、基板１の主面上に、例えば低抵抗のポリシリコン膜からなる導体膜（第４導体膜）１６を堆積する。メモリ領域ＭＡでは、絶縁膜８上に接した状態で導体膜１６が堆積される。導体膜１６をポリシリコン膜としたのは、この絶縁膜８を保護することも考慮したものである。続いて、図５８〜図６０に示すように、メモリ領域ＭＡをレジストで覆った状態で、レジスト膜から露出する導体膜１６をドライエッチングで除去する。このときレジスト膜の境界は、前記図４９の第３ゲート電極３ａの上端と同様に、境界線ＳＬ１よりも下側で、かつ、境界線ＳＬ２よりも上側になるようにする。続いて、同じレジスト膜をエッチングマスクとして絶縁膜８をドライエッチングで除去し、さらに絶縁膜１４をエッチングしない条件で、導体膜３上の絶縁膜１３をドライエッチングで選択的に除去し、導体膜３を露出させる。
【００４９】
次に、図６１は図５８に続く半導体装置の製造工程中におけるウエハ１Ｗのメモリ領域ＭＡと周辺回路領域ＰＡとの境界およびその周囲の平面図、図６２および図６３はそれぞれ図６１のＸ１−Ｘ１線およびＸ２−Ｘ２線の断面図である。また、図６４は図６１に続く半導体装置の製造工程中におけるウエハ１Ｗのメモリ領域ＭＡと周辺回路領域ＰＡとの境界およびその周囲の平面図、図６５および図６６はそれぞれ図６４のＸ１−Ｘ１線およびＸ２−Ｘ２線の断面図である。さらに図６７および図６８はそれぞれ図６５のＹ１−Ｙ１線および図６６のＹ２−Ｙ２線の断面図である。
【００５０】
まず、図６１〜図６３に示すように、基板１の主面上に前記導体膜（第３導体膜、第５導体膜）４および絶縁膜１５を下方から順に続けて堆積した後、図６４〜図６８に示すように、メモリ領域ＭＡのワード線ＷＬ（第２ゲート電極４ａ）のパターンと、選択ｎＭＩＳＱｓのゲート電極形成部分のパターンをレジストで覆った状態で公知のドライエッチング技術により、まず絶縁膜１５、導体膜４、導体膜１６および導体膜５の順にエッチングする。最後の導体膜１６，５のエッチングは、絶縁膜８、絶縁膜１３をエッチングしない条件で行なう。この段階で、選択ｎＭＩＳＱｓのゲート電極５ｂのパターニングは完了する。
【００５１】
次に、周辺回路領域ＰＡをレジスト膜で覆った状態で、メモリ領域ＭＡにおいて、絶縁膜１５のパターンをエッチングマスクとして、絶縁膜８および導体膜３の順にエッチングすることによりメモリセルを形成した。その後、図には示してないが、層間絶縁膜を堆積した後、ワード線ＷＬ、ウェルＰＷＬ、第３ゲート電極５ａ、選択ｎＭＩＳＱｓ（図１参照）、選択ｎＭＩＳＱｓにおいてメモリセルＭＣ側とは反対側に位置する拡散層１２に至るコンタクトホールを形成し、続いて金属膜を堆積してこれをパターニングして配線とし、本実施の形態２の不揮発性メモリセルを有する半導体装置を完成した。
【００５２】
本実施の形態２の半導体装置では、前記実施の形態１と同様に素子分離膜の寸法が小さくなっても結晶欠陥起因の不良が生じないという効果が見られた。また、選択ｎＭＩＳＱｓのゲート電極５ｂを、第３ゲート電極形成用の導体膜５と、第２ゲート電極形成用の導体膜４との積層構造にすることができる。このため、選択ｎＭＩＳＱｓのゲート電極５ｂを低抵抗にすることができるので、選択ｎＭＩＳＱｓの動作速度の向上を推進でき、半導体装置の動作速度の向上を推進できる。
【００５３】
（実施の形態３）
前記実施の形態２では、選択ｎＭＩＳＱｓのゲート電極５ｂを、第３ゲート電極形成用の導体膜５と第２ゲート電極形成用の導体膜４との積層膜で形成したが、同様に選択ｎＭＩＳＱｓ以外の周辺トランジスタのゲート電極も導体膜５，４の積層膜で形成することが可能であった。
【００５４】
本実施の形態３の半導体装置では、前記実施の形態１，２と同様に素子分離膜の寸法が小さくなっても結晶欠陥起因の不良が生じないという効果が見られた。さらに本実施の形態３では、周辺トランジスタのゲート電極への給電用にポリメタル層によるゲート配線を使用することができた。したがって、周辺トランジスタの動作速度の向上を推進でき、半導体装置の動作速度の向上を推進できる。
【００５５】
（実施の形態４）
前記実施の形態１〜３では、第３ゲート電極５ａのストライプのピッチと、同じ方向の選択ｎＭＩＳＱｓのピッチとが同一であった。本実施の形態４では、上記選択ｎＭＩＳＱｓのピッチが、上記第３ゲート電極５ａのピッチの２倍となるように形成する例を挙げる。
【００５６】
図６９は本実施の形態４における半導体装置の製造工程中におけるウエハ１Ｗのメモリ領域ＭＡと周辺回路領域ＰＡとの境界およびその周囲の平面図、図７０および図７１はそれぞれ図６９のＸ１−Ｘ１線およびＸ２−Ｘ２線の断面図である。また、図７２は図６９に続く半導体装置の製造工程中におけるウエハ１Ｗのメモリ領域ＭＡと周辺回路領域ＰＡとの境界およびその周囲の平面図、図７３および図７４はそれぞれ図７２のＸ１−Ｘ１線およびＸ２−Ｘ２線の断面図である。
【００５７】
まず、前記図１０の工程の後、図６９〜図７１に示すように、リソグラフィとドライエッチング技術を用いて絶縁膜１３および導体膜５をパターニングする。これにより、絶縁膜１３および導体膜５のパターンを形成する。ここでは、一端側において、導体膜５のパターンの全てがメモリ領域ＭＡおよび周辺回路領域ＰＡの両方に延在されて配置されているものではなく、複数の導体膜５のパターンの１つおきにメモリ領域ＭＡおよび周辺回路領域ＰＡの両方に延在された状態で配置されている。そして、メモリ領域ＭＡおよび周辺回路領域ＰＡの両方に延在して配置されている導体膜５のパターンのうち、周辺回路領域ＰＡに位置するパターンの幅は、メモリ領域ＭＡに位置するパターンの幅に比べて広くなっている。なお、図６９の波線は、図６９で周辺回路領域ＰＡまで達していない第３ゲート電極形成用の導体膜５のパターンの先端の境界線ＳＬ４を示している。
【００５８】
続いて、図７２〜図７４に示すように、前記実施の形態１と同様に、斜めイオン打ち込み法により砒素（Ａｓ）イオン等をウェルＰＷＬに打ち込み、メモリセルのソースおよびドレイン用の拡散層２を形成する。この際、マスクとして、例えばレジストパターンＦＲ１を用いてＡｓが打ち込まれない領域を作る。この境界を境界線ＳＬ１で示す。境界線ＳＬ１は、導体膜５の幅広パターン部分に重なっている。
【００５９】
次に、図７５は図７２に続く半導体装置の製造工程中におけるウエハ１Ｗのメモリ領域ＭＡと周辺回路領域ＰＡとの境界およびその周囲の平面図、図７６および図７７はそれぞれ図７５のＸ１−Ｘ１線およびＸ２−Ｘ２線の断面図である。また、図７８は図７５に続く半導体装置の製造工程中におけるウエハ１Ｗのメモリ領域ＭＡと周辺回路領域ＰＡとの境界およびその周囲の平面図、図７９および図８０はそれぞれ図７８のＸ１−Ｘ１線およびＸ２−Ｘ２線の断面図である。さらに、図８１は図７８に続く半導体装置の製造工程中におけるウエハ１Ｗのメモリ領域ＭＡと周辺回路領域ＰＡとの境界およびその周囲の平面図、図８２および図８３はそれぞれ図８１のＸ１−Ｘ１線およびＸ２−Ｘ２線の断面図である。
【００６０】
ここでは、パターニングした絶縁膜１３をマスクとして用いて、ゲート絶縁膜６、ウェルＰＷＬを続けてドライエッチングでエッチングすることで分離溝１０ａを形成する。この際、例えばレジストを用いて、エッチングされない領域を作る。この境界を前記実施の形態１と同様に境界線ＳＬ２で示す。このとき境界線ＳＬ１と境界線ＳＬ２との位置関係は図７５のようにする。すなわち、境界線ＳＬ１と境界線ＳＬ２との間の領域に、導体膜５の下の基板１中に拡散層２が形成され、かつ、ドライエッチングでウェルＰＷＬが除去される領域を作る。また更に、境界線ＳＬ２の位置は、図６９で破線で示した境界線ＳＬ４の位置よりも下側でなくてはならない。このようにしないとメモリセルのソースおよびドレイン間の分離ができなくなってしまうからである。続いて、図７８〜図８０に示すように、分離溝１０ａが完全に埋まるように、例えばＣＶＤ法を用いてシリコン酸化膜等からなる絶縁膜１４を基板１の主面上に堆積する。その後、前記実施の形態１の図２５以降と同様の工程を経て、図８１〜図８３に示すように、メモリセルＭＣと選択ｎＭＩＳＱｓを形成した。
【００６１】
本実施の形態４の半導体装置では、前記実施の形態１〜３と同様に素子分離膜の寸法が小さくなっても結晶欠陥起因の不良が生じないという効果が見られた。さらに、本実施の形態４では、選択ｎＭＩＳＱｓのチャネル幅がおよそ２倍になり、得られるチャネル電流も２倍となった。したがって、メモリ領域ＭＡの大幅な面積増大を招くことなく、選択ｎＭＩＳＱｓの動作速度の向上を推進でき、半導体装置の動作速度の向上を推進できる。
【００６２】
（実施の形態５）
前記実施の形態４では、選択ｎＭＩＳＱｓのゲート電極５ｂが、第３ゲート電極形成用の材料であるポリシリコン膜で形成されていたが、前記実施の形態４のゲート電極５ｂも、前記実施の形態２と同様の工程により選択ｎＭＩＳＱｓのゲート電極５ｂを第３ゲート電極形成用の導体膜５と、第２ゲート電極形成用の導体膜４との積層膜で形成することも可能であった。
【００６３】
本実施の形態５の半導体装置では、実施の形態１〜３と同様に素子分離膜の寸法が小さくなっても結晶欠陥起因の不良が生じないという効果が見られた。
【００６４】
（実施の形態６）
前記実施の形態５では、選択ｎＭＩＳＱｓのゲート電極５ｂを、第３ゲート電極形成用の導体膜５と第２ゲート電極形成用の導体膜４との積層膜で形成したが、同様に選択ｎＭＩＳＱｓ以外の周辺トランジスタのゲート電極も導体膜５，４の積層膜で形成することが可能であった。
【００６５】
本実施の形態６の半導体装置では、前記実施の形態１，２と同様に素子分離膜の寸法が小さくなっても結晶欠陥起因の不良が生じないという効果が見られた。さらに本実施の形態６では、周辺トランジスタのゲート電極への給電用にポリメタル層によるゲート配線を使用することができた。したがって、周辺トランジスタの動作速度の向上を推進でき、半導体装置の動作速度の向上を推進できる。
【００６６】
（実施の形態７）
前記実施の形態１〜６で行なったような、第３ゲート電極に対して選択ｎＭＩＳＱｓ、あるいは選択ｎＭＩＳＱｓとそれ以外の周辺トランジスタの素子分離膜を自己整合的に形成する方法を用いて、グローバルビット線のピッチをローカルビット線のピッチに対して緩和した際に選択ｎＭＩＳＱｓ部分の面積増加を防ぐことができる。
【００６７】
図８４および図８５にグローバルビット線ＧＢのピッチ緩和の説明図を示す。まず、図８４はグローバルビット線ＧＢのピッチがローカルビット線ＬＢのピッチと等しい場合である。選択ｎＭＩＳＱｓ１，Ｑｓ２（Ｑｓ）は、メモリ領域ＭＡの両端に１つずつ存在する。例えばメモリセルＭＣ１（ＭＣ）の書込動作の際には、選択ｎＭＩＳＱｓ１，ＱＳ２をともにオン状態とし、第３ゲート電極５ａ１（５ａ）はオフ、第３ゲート電極５ａ２（５ａ）はオン状態とする。更に、グローバルビット線ＧＢ２をソース、グローバルビット線ＧＢ３をドレインとして使用する。一方、隣接するメモリセルＭＣ２の書込動作の際には選択ｎＭＩＳＱｓ１，Ｑｓ２をともにオン状態とし、第３ゲート電極５ａ１はオン、第３ゲート電極５ａ２はオフ状態とする。更に、グローバルビット線ＧＢ３をソース、グローバルビット線ＧＢ４をドレインとして使用する。
【００６８】
ところが、グローバルビット線ＧＢの抵抗を下げるために材料である金属層の膜厚を厚くした場合、ローカルビット線ＬＢと等しい狭いピッチでグローバルビット線ＧＢを形成できなくなる。この場合の対策として、図８５に示すような構成が用いられている。すなわち、隣接するローカルビット線ＬＢの２本ごとに１本のグローバルビット線ＧＢに接続しグローバルビット線ＧＢのピッチをローカルビット線ＬＢの２倍としている。この場合、例えばメモリセルＭＣ１の書込動作の際には、選択ｎＭＩＳＱｓ１，Ｑｓ４（Ｑｓ）はオフ、選択ｎＭＩＳＱｓ２，Ｑｓ３（Ｑｓ）をともにオン状態とし、第３ゲート電極５ａ１はオフ、第３ゲート電極５ａ２はオン状態とする。更に、グローバルビット線ＧＢ２をドレインとして使用する。一方、隣接するメモリセルＭＣ２の書込動作の際には選択ｎＭＩＳＱｓ１，Ｑｓ４はオン、選択ｎＭＩＳＱｓ２，Ｑｓ３をともにオフ状態とし、第３ゲート電極５ａ１はオン、第３ゲート電極５ａ２はオフ状態とする。なお、符号ＳＳはソース線を示している。
【００６９】
本発明者が検討した技術のように素子分離膜を形成してからメモリセル、選択トランジスタを形成する場合、グローバルビット線をピッチ緩和に伴い必要とされる選択トランジスタの数が２個から４個に増えた時に、選択トランジスタの占有面積が増加するという問題がある。図８６に本発明者が検討した技術によるメモリセルの平面図を示す。素子分離膜５０のストライプパターンが形成されている領域に選択ｎＭＩＳＱｓ５０，Ｑｓ５１をゲート配線で形成する。図８６のＹ３−Ｙ３線の断面ではゲート形成前に形成した第２導電型のイオン打ち込みによって選択ｎＭＩＳＱｓ５０を常にディプリートさせる。一方、Ｙ４−Ｙ４線の断面では、同じくゲート形成前に形成した第２導電型のイオン打ち込みによって選択ｎＭＩＳＱｓ５１を常にディプリートさせる。メモリ領域ＭＡの他端側の選択ｎＭＩＳでも同様である。従って、選択ｎＭＩＳＱｓの４本のゲート配線分の面積が占有される。なお、符号の５１は、第２ゲート電極、すなわち、ワード線ＷＬを示し、符号の５２は、第３ゲート電極を示している。
【００７０】
これに対して、第３ゲート電極に対して素子分離部を自己整合的に形成する本実施の形態では、選択ｎＭＩＳＱｓ１〜Ｑｓ４を選択ｎＭＩＳＱｓの２本分の面積に収めることができる。図８７は、前記実施の形態１の図４９での選択ｎＭＩＳＱｓ部分（ゲート電極５ｂの層）の要部拡大平面図である。また、図８８は、図８７に続く半導体装置の製造工程中における選択ｎＭＩＳＱｓ部分（コンタクトホールＣＮＴ２の層）の要部拡大平面図である。さらに、図８９は、図８８に続く半導体装置の製造工程中における選択ｎＭＩＳＱｓ部分（配線層Ｌ２，Ｌ３の層）の要部拡大平面図である。個々に分断された選択ｎＭＩＳＱｓのゲート電極５ｂに対して、ソースおよびドレイン用の拡散層１２を第２導電型のイオン打ち込みによって形成し、層間膜用の絶縁膜８を形成した後、図８８の位置にコンタクトホールＣＮＴ２を形成する。互いに隣接するゲート電極５ｂに接続されるコンタクトホールＣＮＴ２の位置が、図８８のｙ方向にずれている。次に、図８９に示すように、金属層からなる配線Ｌ２，Ｌ３を形成する。このようにすると、配線Ｌ２，Ｌ３は互いに電気的に絶縁されているため配線Ｌ２に接続されているゲート電極５ｂを選択ｎＭＩＳＱｓ１、配線Ｌ３に接続されているゲート電極５ｂを選択ｎＭＩＳＱｓ２として用いることができ、選択ｎＭＩＳＱｓの１本分の面積に選択ｎＭＩＳＱｓ１，Ｑｓ２の両方を形成することができた。メモリ領域ＭＡの他端側の選択ｎＭＩＳＱｓについても同様である。すなわち、選択ｎＭＩＳＱｓの占有面積をビット線のピッチ緩和を行なわない場合と同じにすることができた。
【００７１】
本実施の形態７の半導体装置では、グローバルビット線ＧＢのピッチ緩和を行なった場合でも選択ｎＭＩＳＱｓの占有面積増加を無くすことができた。
【００７２】
（実施の形態８）
本実施の形態８では、スタック型のメモリセルの１例である、いわゆるＮＡＮＤ型フラッシュメモリで、グローバルビット線のピッチ緩和を行なった場合の例を挙げる。
【００７３】
図９０〜図９７は、本実施の形態８の半導体装置の製造工程中の要部断面図である。まず、図９０に示すように基板１中にｐ型のウェルＰＷＬを形成した後、図９１に示すように、例えば熱酸化法により基板１の主面上にゲート絶縁膜６を形成し、さらにその上に浮遊ゲート電極形成用の導体膜３および絶縁膜１３をＣＶＤ法等によって下層から順に堆積する。続いて、リソグラフィとドライエッチング技術により、図９２に示すように、絶縁膜１３および導体膜（第６導体膜）３をストライプ状にパターニングする。この絶縁膜１３および導体膜３のストライプ状のパターン（第３パターン）は、メモリ領域および周辺回路領域の両領域に渡って延在している。その後、その絶縁膜１３および導体膜３のパターンをエッチングマスクとして、基板１をエッチングすることにより、図９３に示すように、分離溝１０ａを形成する。その後、図９４に示すように、基板１の主面上に、例えばシリコン酸化膜等からなる絶縁膜１４を上記ストライプパターンのスペース部分が完全に埋め込まれるように堆積する。次いで、エッチバックあるいは化学的機械研磨法によって絶縁膜１４の上部を、絶縁膜１３の表面が露出する程度まで除去することにより、図９５に示すように、絶縁膜１４による分離部１０を形成する。続いて、絶縁膜１３をドライエッチングで除去することにより、図９６に示すように、導体膜３のパターンの上面を露出させた後、基板１の主面上に、例えばリン（Ｐ）をドーピングしたポリシリコン膜からなる導体膜（第７導体膜）１７をＣＶＤ法により堆積する。
【００７４】
次に、図９８は図９７に続く半導体装置の製造工程中におけるウエハ１Ｗのメモリ領域ＭＡと周辺回路領域ＰＡとの境界およびその周囲の平面図、図９９は図９８のＸ３−Ｘ３線の断面図である。また、図１００は図９８に続く半導体装置の製造工程中におけるウエハ１Ｗのメモリ領域ＭＡと周辺回路領域ＰＡとの境界およびその周囲の平面図、図１０１は図１００のＸ３−Ｘ３線の断面図である。
【００７５】
まず、図９８および図９９に示すように、上記導体膜１７を、リソグラフィとドライエッチング技術を用いて導体膜３のストライプパターンと平行なストライプ状にパターニングする。導体膜１７のパターン（第４パターン）は、隣接する分離部１０，１０間を通じて導体膜３と接触し電気的に接続されている。導体膜１７のパターン幅は、導体膜３よりも幅広とされている。この導体膜３，１７の積層膜は、不揮発性のメモリセルの浮遊ゲート電極となる。続いて、図１００および図１０１に示すように、浮遊ゲート電極と制御ゲート電極との間を絶縁する層間膜用の絶縁膜８をＣＶＤ法等によって堆積した後、更に制御ゲート電極形成用のポリメタル等からなる導体膜（第８導体膜）４を、例えばＣＶＤ法またはスパッタリング法あるいはそれらを使い分けて堆積する。
【００７６】
次に、図１０２は図１００に続く半導体装置の製造工程中におけるウエハ１Ｗのメモリ領域ＭＡと周辺回路領域ＰＡとの境界およびその周囲の平面図、図１０３および図１０４はそれぞれ図１０２のＸ４−Ｘ４線およびＸ３−Ｘ３線の断面図である。また、図１０５は図１０２に続く半導体装置の製造工程中におけるウエハ１Ｗのメモリ領域ＭＡと周辺回路領域ＰＡとの境界およびその周囲の平面図、図１０６および図１０７はそれぞれ図１０５のＸ４−Ｘ４線およびＸ３−Ｘ３線の断面図である。さらに、図１０８は図１０５に続く半導体装置の製造工程中におけるウエハ１Ｗのメモリ領域ＭＡと周辺回路領域ＰＡとの境界およびその周囲の平面図である。
【００７７】
まず、リソグラフィとドライエッチング技術を用いて導体膜４をパターニングすることにより、図１０２〜図１０４に示すように、図１０２のｘ方向に延在する第２ゲート電極４ａの帯状パターン、すなわち、ワード線３ＷＬを形成する。このとき選択ｎＭＩＳ形成領域の導体膜４は除去する。続いて、選択ｎＭＩＳ形成領域に、ワード線ＷＬと平行なパターン形状のレジストパターン（第３マスキングパターン）を形成することにより、選択ｎＭＩＳ形成領域のゲート部分を覆う。その後、レジストパターンおよび第２ゲート電極４ａのパターンから露出する絶縁膜８、導体膜１７，３をエッチングすることにより第１ゲート電極１７ａ，３ａを形成することでメモリセルＭＣを完成する。また、選択ｎＭＩＳＱｓのゲート電極１７ｂ，３ｂを形成する。この段階で、選択ｎＭＩＳのゲート電極１７ｂ，３ｂは、個々に分断されている。実施の形態７と同様に、ＮＡＮＤ型フラッシュメモリでもグローバルビット線のピッチ緩和を行なうことができるが、発明者が検討した技術では選択ｎＭＩＳの個数が増え面積が増加するという問題がある。前記実施の形態７と同様に、図１０８に示すように、選択ｎＭＩＳＱｓのゲート電極１７ｂ，３ｂに至るコンタクトホールＣＮＴ２、金属層による配線Ｌ２，Ｌ３を形成することで、２つの選択ｎＭＩＳＱｓを１つ分の面積内に形成することが可能であった。
【００７８】
（実施の形態９）
前記実施の形態７では、分断された選択ｎＭＩＳのゲート電極に対して、それぞれのゲート電極に達するコンタクトホールを形成して、ゲート電極の一つおきに別々の金属配線に接続することによって選択ｎＭＩＳの２個分を１個分の面積内に収めた。本実施の形態９では、選択ｎＭＩＳのゲート電極への配線に第２ゲート電極（制御ゲート電極、すなわち、ワード線）を用いる。
【００７９】
図１０９は本実施の形態９の半導体装置の製造工程中におけるウエハ１Ｗのメモリ領域ＭＡと周辺回路領域ＰＡとの境界およびその周囲の平面図、図１１０および図１１１はそれぞれ図１０９のＸ１−Ｘ１線およびＸ２−Ｘ２線の断面図をである。また、図１１２は図１０９に続く製造工程中におけるウエハ１Ｗのメモリ領域ＭＡと周辺回路領域ＰＡとの境界およびその周囲の平面図、図１１３および図１１４はそれぞれ図１１２のＸ１−Ｘ１線およびＸ２−Ｘ２線の断面図である。また、図１１５および図１１６は図１１２のＹ５−Ｙ５線およびＹ６−Ｙ６線の断面図である。さらに、図１１７および図１１８は図１１２に続く半導体装置の製造工程中における図１１２のＹ５−Ｙ５線およびＹ６−Ｙ６線の断面図である。
【００８０】
まず、図１０９〜図１１１に示すように、前記実施の形態２の図５５〜図５７の後、選択ｎＭＩＳ形成領域の導体膜１６を除去した後、絶縁膜１３の一部を通常のリソグラフィ技術およびドライエッチング技術によって除去することにより、その下層の導体膜５の一部が露出する開口部１８を形成する。絶縁膜１４を除去しない条件でのドライエッチング技術を用いれば、図１０９でｘ方向のストライプ状パターンのレジストマスクを用いてパターニングできる。このときの位置関係として、隣接する絶縁膜１３および導体膜５のストライプパターンに対して、導体膜５の露出部分を一つおきにｙ方向にずらす。この境界を境界線ＳＬ５，ＳＬ６，ＳＬ７，ＳＬ８として、境界線ＳＬ６，ＳＬ７間に、どの絶縁膜１３および導体膜５のストライプパターン上でも導体膜５の露出部分が無い領域を作る。
【００８１】
続いて、図１１２〜図１１６に示すように、ワード線材料である導体膜４を堆積した後、その上に絶縁膜１５を堆積する。このあとリソグラフィとドライエッチング技術を用いて、絶縁膜１５および導体膜４をパターニングする。これにより、メモリ領域ＭＡに第２ゲート電極４ａ（図１〜図４等を参照）および周辺回路領域ＰＡにゲート配線４ｂのパターンを形成する。この際、周辺回路領域ＰＡにおけるゲート配線４ｂおよび絶縁膜１５の２つの帯状パターンは、境界線ＳＬ７，ＳＬ８で挟まれる領域および境界線ＳＬ５，ＳＬ６で挟まれる領域を完全に覆い、その各々の絶縁膜１５の帯状パターンの間にスペースが存在するように形成する。また、ゲート配線４ｂは、開口部１８を通じて導体膜５と接触し電気的に接続されている。その後、メモリ領域ＭＡ内は層間膜用の絶縁膜８、第１ゲート電極３ａ（図１〜図４等参照）の順にエッチングして不揮発性のメモリセルＭＣを完成する。
【００８２】
次いで、メモリ領域ＭＡの全体と、絶縁膜１３およびゲート配線４ｂの隣接パターン間とをレジストで覆い、そこから露出する絶縁膜１３および導体膜５を順にエッチングする。これにより、メモリ領域ＭＡに第３ゲート電極５ａ（５）を形成するとともに、図１１７および図１１８に示すように、周辺回路領域ＰＡに選択トランジスタ用のゲート電極５ｂ（５）を形成する。選択ｎＭＩＳ部分のソースおよびドレイン用の拡散層をチャネルイオン打ち込みして選択ｎＭＩＳＱｓ（図１〜図４等参照）を形成し、さらに図示はしないが、層間絶縁膜を形成した後、ワード線ＷＬ、ウェルＰＷＬ、第３ゲート電極５ａ、選択ｎＭＩＳＱｓ用のゲート配線４ｂ、選択ｎＭＩＳＱｓのメモリセルと反対側の拡散層に至るコンタクトホールを形成し、続いて金属膜を堆積してこれをパターニングして配線とし、メモリセルＭＣを完成した。
【００８３】
本実施の形態９の半導体装置では、グローバルビット線のピッチ緩和を行なった場合でも選択ｎＭＩＳＱｓの占有面積増加を無くすことが出来た。
【００８４】
（実施の形態１０）
前記実施の形態８では分断された選択トランジスタのゲート電極に対して、それぞれのゲート電極に達するコンタクトホールを形成して一つおきに別々の金属配線に接続することによって選択トランジスタの２個分を１個分の面積に収めた。本実施の形態１０では、選択トランジスタのゲート電極への配線に制御ゲート電極（第２ゲート電極）材料を用いる。
【００８５】
図１１９は本実施の形態の半導体装置の製造工程中におけるウエハ１Ｗのメモリ領域ＭＡと周辺回路領域ＰＡとの境界およびその周囲の平面図、図１２０は図１１９のＸ３−Ｘ３線の断面図である。また、図１２１は図１１９に続く半導体装置の製造工程中におけるウエハ１Ｗのメモリ領域ＭＡと周辺回路領域ＰＡとの境界およびその周囲の平面図、図１２２は図１２１のＸ３−Ｘ３線の断面図である。さらに、図１２３は図１２１に続く半導体装置の製造工程中におけるウエハ１Ｗのメモリ領域ＭＡと周辺回路領域ＰＡとの境界およびその周囲の平面図、図１２４は図１２３のＸ３−Ｘ３線の断面図、図１２５および図１２６はそれぞれ図１２３のＹ５−Ｙ５線およびＹ６−Ｙ６線の断面図である。
【００８６】
まず、図１１９および図１２０に示すように、前記実施の形態８の図９８および図９９の次に、基板１の主面上に、第１ゲート電極と第２ゲート電極と間の層間膜形成用の絶縁膜８を堆積した後、その上に、例えば低抵抗なポリシリコン膜からなる導体膜（第９導体膜）１９を堆積する。続いて、リソグラフィとドライエッチング技術を用いて、導体膜１９と絶縁膜８を、図１２１および図１２２に示すようにパターニングする。すなわち、周辺回路領域ＰＡにおいて、導体膜１９と絶縁膜８との一部を除去することにより、導体膜１７の一部が露出するような開口部２０を形成する。その後、基板１の主面上に導体膜（第１０導体膜）４を堆積した後、その導体膜４をリソグラフィとドライエッチング技術を用いて、図１２３〜図１２６に示すようにパターニングする。すなわち、メモリ領域ＭＡにおいては、第２ゲート電極４ａ（すなわち、ワード線ＷＬ）を形成し、周辺回路領域ＰＡにおいては、ゲート配線４ｂを形成する。この際、周辺回路領域ＰＡにおけるゲート配線４ｂの２つの帯状パターンは、境界線ＳＬ９，ＳＬ１０で挟まれる領域および境界線ＳＬ１１，ＳＬ１２で挟まれる領域を完全に覆い、その各々の帯状パターンの間にスペースが存在するように形成する。また、ゲート配線４ｂは、開口部２０を通じて導体膜１７と接触し電気的に接続されている。
【００８７】
次いで、図１２７および図１２８は図１２７および図１２８に続く半導体装置の製造工程における図１２３のＹ５−Ｙ５線およびＹ６−Ｙ６線の断面図である。２本のゲート配線４ｂの間のスペースをレジストで覆い、層間膜用の絶縁膜８、導体膜１７，３を順にエッチングする。これにより、メモリ領域ＭＡでは第１ゲート電極３ａを形成してメモリセルＭＣを完成した。また、周辺回路領域ＰＡでは、選択ｎＭＩＳＱｓのゲート電極３ｂ，１７ｂを形成した。図１２７および図１２８に示すように、ゲート配線４ｂは、開口部２０を通じてゲート電極１７ｂ，３ｂと電気的に接続されている。続いて、選択ｎＭＩＳ部分のソースおよびドレイン用の拡散層をチャネルイオン打ち込みで形成し、さらに図示はしないが、層間絶縁膜を形成した後、ワード線ＷＬ、ウェルＰＷＬ、ゲート配線４ｂ、選択ｎＭＩＳのメモリセルと反対側の拡散層に至るコンタクトホールを形成し、続いて金属膜を堆積してこれをパターニングして配線とし、不揮発性メモリセルを有する半導体装置を完成した。
【００８８】
本実施の形態１０の半導体装置では、グローバルビット線のピッチ緩和を行なった場合でも選択ｎＭＩＳの占有面積の増加を無くすことができた。
【００８９】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００９０】
例えば前記実施の形態では、ウエルがｐ型であり、選択トランジスタがｎチャネル型であり、メモリセルがｎチャネル型の場合について説明したが、これに限定されるものではなく、導電型を逆にしても良い。
【００９１】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるフラッシュメモリの製造方法に適用した場合について説明したが、それに限定されるものではなく、例えばフラッシュメモリと論理回路とを同一半導体基板に有する混載型の半導体装置の製造方法にも適用できる。
【００９２】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【００９３】
すなわち、周辺回路用のトランジスタのゲート絶縁膜を形成した後に、メモリ領域内の電極形成用の導体膜パターンをエッチングマスクとして周辺回路領域に分離溝を自己整合的に形成し、さらにその分離部を埋め込むことで分離部を形成することにより、不揮発性メモリを有する半導体装置の信頼性を向上させることが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施の形態である半導体装置の一例を示した要部平面図である。
【図２】図１のＡ−Ａ線の断面図である。
【図３】図１のＢ−Ｂ線の断面図である。
【図４】図１のＣ−Ｃ線の断面図である。
【図５】図１の半導体装置のメモリ動作説明のための回路図である。
【図６】図１の半導体装置のメモリ動作説明のための回路図である。
【図７】図１の半導体装置の製造工程中におけるウエハの要部平面図である。
【図８】図７のＸ１−Ｘ１線の断面図である。
【図９】図７のＸ２−Ｘ２線の断面図である。
【図１０】図７に続く半導体装置の製造工程中におけるウエハの要部平面図である。
【図１１】図１０のＸ１−Ｘ１線の断面図である。
【図１２】図１０のＸ２−Ｘ２線の断面図である。
【図１３】図１０に続く半導体装置の製造工程中におけるウエハの要部平面図である。
【図１４】図１３のＸ１−Ｘ１線の断面図である。
【図１５】図１３のＸ２−Ｘ２線の断面図である。
【図１６】図１３に続く半導体装置の製造工程中におけるウエハの要部平面図である。
【図１７】図１６のＸ１−Ｘ１線の断面図である。
【図１８】図１６のＸ２−Ｘ２線の断面図である。
【図１９】図１６に続く半導体装置の製造工程中におけるウエハの要部平面図である。
【図２０】図１９のＸ１−Ｘ１線の断面図である。
【図２１】図１９のＸ２−Ｘ２線の断面図である。
【図２２】図１９に続く半導体装置の製造工程中におけるウエハの要部平面図である。
【図２３】図２２のＸ１−Ｘ１線の断面図である。
【図２４】図２２のＸ２−Ｘ２線の断面図である。
【図２５】図２２に続く半導体装置の製造工程中におけるウエハの要部平面図である。
【図２６】図２５のＸ１−Ｘ１線の断面図である。
【図２７】図２５のＸ２−Ｘ２線の断面図である。
【図２８】図２５に続く半導体装置の製造工程中におけるウエハの要部平面図である。
【図２９】図２８のＸ１−Ｘ１線の断面図である。
【図３０】図２８のＸ２−Ｘ２線の断面図である。
【図３１】図２８に続く半導体装置の製造工程中におけるウエハの要部平面図である。
【図３２】図３１のＸ１−Ｘ１線の断面図である。
【図３３】図３１のＸ２−Ｘ２線の断面図である。
【図３４】図３１に続く半導体装置の製造工程中におけるウエハの要部平面図である。
【図３５】図３４のＸ１−Ｘ１線の断面図である。
【図３６】図３４のＸ２−Ｘ２線の断面図である。
【図３７】図３４に続く半導体装置の製造工程中におけるウエハの要部平面図である。
【図３８】図３７のＸ１−Ｘ１線の断面図である。
【図３９】図３７のＸ２−Ｘ２線の断面図である。
【図４０】図３７に続く半導体装置の製造工程中におけるウエハの要部平面図である。
【図４１】図４０のＸ１−Ｘ１線の断面図である。
【図４２】図４０のＸ２−Ｘ２線の断面図である。
【図４３】図４０に続く半導体装置の製造工程中におけるウエハの要部平面図である。
【図４４】図４３のＸ１−Ｘ１線の断面図である。
【図４５】図４３のＸ２−Ｘ２線の断面図である。
【図４６】図４３に続く半導体装置の製造工程中におけるウエハの要部平面図である。
【図４７】図４６のＸ１−Ｘ１線の断面図である。
【図４８】図４６のＸ２−Ｘ２線の断面図である。
【図４９】図４６に続く半導体装置の製造工程中におけるウエハの要部平面図である。
【図５０】図４９のＸ１−Ｘ１線の断面図である。
【図５１】図４９のＸ２−Ｘ２線の断面図である。
【図５２】図５０の半導体装置の製造工程におけるウエハの要部拡大平面図である。
【図５３】図５２に続く半導体装置の製造工程中におけるウエハの要部拡大平面図である。
【図５４】応力起因による結晶欠陥が原因と考えられる不良率を素子分離膜の寸法に対してプロットしたグラフ図である。
【図５５】本発明の他の実施の形態である半導体装置の製造工程中におけるウエハの要部平面図である。
【図５６】図５５のＸ１−Ｘ１線の断面図である。
【図５７】図５５のＸ２−Ｘ２線の断面図である。
【図５８】図５５に続く半導体装置の製造工程中におけるウエハの要部平面図である。
【図５９】図５８のＸ１−Ｘ１線の断面図である。
【図６０】図５８のＸ２−Ｘ２線の断面図である。
【図６１】図５８に続く半導体装置の製造工程中におけるウエハの要部平面図である。
【図６２】図６１のＸ１−Ｘ１線の断面図である。
【図６３】図６１のＸ２−Ｘ２線の断面図である。
【図６４】図６１に続く半導体装置の製造工程中におけるウエハの要部平面図である。
【図６５】図６４のＸ１−Ｘ１線の断面図である。
【図６６】図６４のＸ２−Ｘ２線の断面図である。
【図６７】図６５のＹ１−Ｙ１線の断面図である。
【図６８】図６６のＹ２−Ｙ２線の断面図である。
【図６９】本発明のさらに他の実施の形態である半導体装置の製造工程中におけるウエハの要部平面図である。
【図７０】図６９のＸ１−Ｘ１線の断面図である。
【図７１】図６９のＸ２−Ｘ２線の断面図である。
【図７２】図６９に続く半導体装置の製造工程中におけるウエハの要部平面図である。
【図７３】図７２のＸ１−Ｘ１線の断面図である。
【図７４】図７２のＸ２−Ｘ２線の断面図である。
【図７５】図７２に続く半導体装置の製造工程中におけるウエハの要部平面図である。
【図７６】図７５のＸ１−Ｘ１線の断面図である。
【図７７】図７５のＸ２−Ｘ２線の断面図である。
【図７８】図７５に続く半導体装置の製造工程中におけるウエハの要部平面図である。
【図７９】図７８のＸ１−Ｘ１線の断面図である。
【図８０】図７８のＸ２−Ｘ２線の断面図である。
【図８１】図７８に続く半導体装置の製造工程中におけるウエハの要部平面図である。
【図８２】図８１のＸ１−Ｘ１線の断面図である。
【図８３】図８１のＸ２−Ｘ２線の断面図である。
【図８４】グローバルビット線のピッチ緩和の説明図である。
【図８５】グローバルビット線のピッチ緩和の説明図である。
【図８６】本発明者が検討した技術によるメモリセルの部分平面図である。
【図８７】図４９の選択トランジスタ部分の要部拡大平面図である。
【図８８】図８７に続く工程での図４９における選択トランジスタ部分の要部拡大平面図である。
【図８９】図８８に続く工程での図４９における選択トランジスタ部分の要部拡大平面図である。
【図９０】本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。
【図９１】図９０に続く半導体装置の製造工程中の要部断面図である。
【図９２】図９１に続く半導体装置の製造工程中の要部断面図である。
【図９３】図９２に続く半導体装置の製造工程中の要部断面図である。
【図９４】図９３に続く半導体装置の製造工程中の要部断面図である。
【図９５】図９４に続く半導体装置の製造工程中の要部断面図である。
【図９６】図９５に続く半導体装置の製造工程中の要部断面図である。
【図９７】図９６に続く半導体装置の製造工程中の要部断面図である。
【図９８】図９７に続く半導体装置の製造工程中におけるウエハの要部平面図である。
【図９９】図９８のＸ３−Ｘ３線の断面図である。
【図１００】図９８に続く半導体装置の製造工程中におけるウエハの要部平面図である。
【図１０１】図１００のＸ３−Ｘ３線の断面図である。
【図１０２】図１００に続く半導体装置の製造工程中におけるウエハの要部平面図である。
【図１０３】図１０２のＸ４−Ｘ４線の断面図である。
【図１０４】図１０２のＸ３−Ｘ３線の断面図である。
【図１０５】図１０２に続く半導体装置の製造工程中におけるウエハの要部平面図である。
【図１０６】図１０５のＸ４−Ｘ４線の断面図である。
【図１０７】図１０５のＸ３−Ｘ３線の断面図である。
【図１０８】図１０５に続く半導体装置の製造工程中におけるウエハの要部平面図である。
【図１０９】本発明のさらに他の実施の形態である半導体装置の製造工程中におけるウエハの要部平面図である。
【図１１０】図１０９のＸ１−Ｘ１線の断面図である。
【図１１１】図１０９のＸ２−Ｘ２線の断面図である。
【図１１２】図１０９に続く半導体装置の製造工程中におけるウエハの要部平面図である。
【図１１３】図１１２のＸ１−Ｘ１線の断面図である。
【図１１４】図１１２のＸ２−Ｘ２線の断面図である。
【図１１５】図１１２のＹ５−Ｙ５線の断面図である。
【図１１６】図１１２のＹ６−Ｙ６線の断面図である。
【図１１７】図１１２に続く半導体装置の製造工程中におけるウエハの図１１２のＹ５−Ｙ５線に相当する箇所の断面図である。
【図１１８】図１１２に続く半導体装置の製造工程中におけるウエハの図１１２のＹ６−Ｙ６線に相当する箇所の断面図である。
【図１１９】本発明の他の実施の形態である半導体装置の製造工程中におけるウエハの要部平面図である。
【図１２０】図１１９のＸ３−Ｘ３線の断面図である。
【図１２１】図１１９に続く半導体装置の製造工程中におけるウエハの要部平面図である。
【図１２２】図１２１のＸ３−Ｘ３線の断面図である。
【図１２３】図１２１に続く半導体装置の製造工程中におけるウエハの要部平面図である。
【図１２４】図１２３のＸ３−Ｘ３線の断面図である。
【図１２５】図１２３のＹ５−Ｙ５線の断面図である。
【図１２６】図１２３のＹ６−Ｙ６線の断面図である。
【図１２７】図１２３に続く半導体装置の製造工程中における図１２３のＹ５−Ｙ５線に相当する箇所の断面図である。
【図１２８】図１２３に続く半導体装置の製造工程中における図１２３のＹ６−Ｙ６線に相当する箇所の断面図である。
【符号の説明】
１ 半導体基板
１Ｗ ウエハ
２ 拡散層（第１半導体領域）
３ 導体膜（第２導体膜、第６導体膜）
３ａ 第１ゲート電極
４ 導体膜（第３導体膜、第５導体膜、第１０導体膜）
４ａ 第２ゲート電極
４ｂ ゲート配線
５ 導体膜（第１導体膜）
５ａ 第３ゲート電極
５ｂ ゲート電極
６ ゲート絶縁膜（第１絶縁膜）
７ 絶縁膜（第４絶縁膜）
８ 絶縁膜（第５絶縁膜）
９ 絶縁膜（第２絶縁膜）
１０ 分離部
１０ａ 分離溝
１２ 拡散層（第２半導体領域）
１３ 絶縁膜（第２絶縁膜）
１４ 絶縁膜（第３絶縁膜）
１５ 絶縁膜
１６ 導体膜
１７ 導体膜（第７導体膜）
１８ 開口部
１９ 導体膜（第９導体膜）
２０ 開口部
ＭＡ メモリ領域
ＰＡ 周辺回路領域（周辺領域）
ＭＣ，ＭＣ０，ＭＣ１ メモリセル
ＰＷＬ ウェル
Ｌｍ 活性領域（第１活性領域）
Ｌｐ 活性領域（第２活性領域）
ＣＮＴ１ コンタクトホール
ＣＮＴ２ コンタクトホール（孔）
ＣＮＴ３ コンタクトホール
Ｌ１ 配線
Ｌ２ 配線（第１配線）
Ｌ３ 配線（第２配線）
Ｌ４，Ｌ５ 配線
Ｑｓ 選択ｎチャネル型のＭＩＳ・ＦＥＴ（第１トランジスタ）
ＳＳ ソース線
ＳＳ１ ソース線
ＳＤ１ ビット線
ＦＲ１ フォトレジストパターン（第１マスキングパターン）
ＦＲ２ フォトレジストパターン（第２マスキングパターン）
ＦＲ３ フォトレジスト膜
ＧＢ，ＧＢ１〜ＧＢ４ グローバルビット線
ＬＢ ローカルビット線
【発明の属する技術分野】
本発明は、半導体装置の製造方法および半導体装置技術に関し、特に電気的書き換えが可能な不揮発性メモリを有する半導体装置の製造技術に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
電気的書き換えが可能な不揮発性メモリを有する半導体装置のうち、一括消去が可能なものとしていわゆるフラッシュメモリが知られている。フラッシュメモリは携帯性、耐衝撃性に優れ、電気的に一括消去が可能なことから、近年、携帯型パーソナルコンピュータやデジタルスチルカメラ等の小型携帯情報機器の記憶装置として急速に需要が拡大している。その市場の拡大にはメモリセル面積の縮小によるビットコストの低減が重要な要素であり、例えば１９９６年１１月１０日、応用物理学会発行、「応用物理」第６５巻１１号、ｐｐ．１１１４〜ｐｐ．１１２４に記載されているように、これを実現する様々なメモリセル方式が提案されている。
【０００３】
また、例えば特許第２６９４６１８号公報には３層ポリシリコンゲートを用いた仮想接地型のメモリセルが記載されている。すなわち、このメモリセルは、半導体基板中のウェルに形成された半導体領域および３つのゲートを有している。３つのゲートは、ウェル上に形成された浮遊ゲート、ウェル上と浮遊ゲート上にまたがって形成された制御ゲートおよび隣り合う制御ゲート、浮遊ゲート間に形成された消去ゲートである。３つのゲートはポリシリコンからなり、各々絶縁膜で分離され、浮遊ゲートとウェルとの間も絶縁膜で分離されている。制御ゲートは行方向に接続されてワード線を構成している。ソースおよびドレイン拡散層は、行方向に直交する列方向に形成され、隣接するメモリセルと拡散層を共用する仮想接地型である。これにより列方向のピッチ緩和を図っている。消去ゲートはチャネルと平行で、かつ、ワード線（制御ゲート）の間にワード線と平行に配置される。
【０００４】
これらすべてのメモリセルに共通の課題として、微細化に伴い素子分離領域とチャネル領域の繰り返しパターンが狭ピッチ化されることに起因する以下の問題が挙げられる。まず、狭ピッチで素子分離領域を形成すると周辺トランジスタのゲート酸化、メモリセルの浮遊ゲートのゲート酸化などの酸化工程を経る際に大きな応力が発生し、基板に欠陥が発生しトランジスタのソース・ドレイン間リークを引き起こし不良の原因となる。また、応力のためにゲート酸化膜厚は一様に形成されなくなり、トランジスタの電流・電圧特性にキンクが生じるなどの不具合が生じる。更に、ゲート酸化の際には、基板の上面だけではなく側面も酸化されるが、これによりトランジスタのチャネル幅が減少し充分な電流が得られなくなる。このような課題の解決を検討したスタック型のフラッシュメモリ技術としては、例えば浮遊ゲートをマスクとして素子分離膜を形成する技術が報告されている。ゲート酸化膜の形成を素子分離膜の形成よりも先に行なうことで、ゲート酸化の際に発生する応力の影響を回避することができる。
【０００５】
【発明が解決しようとする課題】
ところで、スタック型メモリセルに対してもう一つのタイプのセルであるスプリットゲート型のメモリセルでは、書込みをソースサイドで発生するチャネルホットエレクトロンを注入することで行ない高い注入効率を利用して、書込速度高速化・書込動作低電力化が実現できるなど利点が多い。しかし、こうしたスプリットゲート型のセルを縮小する際にも、上述した狭ピッチの素子分離膜の形成に伴う課題は当然存在する。
【０００６】
そこで、本発明の目的は、第１〜第３のゲート電極を持つ不揮発性メモリを有する半導体装置の信頼性を向上させることのできる技術を提供することにある。
【０００７】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００８】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【０００９】
すなわち、本発明は、浮遊ゲート電極形成用の第１ゲート電極、制御ゲート電極形成用の第２ゲート電極および第３ゲート電極の３つのゲート電極を持つフラッシュメモリを有する半導体装置の製造において、周辺回路用のトランジスタのゲート絶縁膜を形成した後に、第３ゲート電極形成用の導体膜のパターンをマスクとして周辺回路領域の分離領域に分離溝を自己整合的に形成し、その分離溝を埋め込むことで、上記第３ゲート電極形成用の導体パターンに対して自己整合的に分離部を形成する工程を有するものである。
【００１０】
また、本願において開示される発明のうち、他の代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１１】
すなわち、本発明は、前記周辺回路用のトランジスタのゲート電極を前記第３ゲート電極形成用の導体膜のパターンを加工することにより形成する工程、前記第１トランジスタのゲート電極に達する複数の孔を、互いに隣接するゲート電極に達する孔の位置が互いに離れる方向にずれるように形成する工程、前記互いに隣接するゲート電極に達する孔の各々に、互いに絶縁された別々の配線が電気的に接続されるように前記別々の配線を形成する工程を有するものである。
【００１２】
さらに、本発明は、前記第３ゲート電極の一方の長辺に沿うように半導体基板に形成される第１半導体領域を形成する際に、周辺領域を覆う第１マスキングパターンのメモリ領域側の端部境界線が、前記第３ゲート電極の周辺領域側の端部境界線から周辺領域の方向に離れているものである。
【００１３】
【発明の実施の形態】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。また、本実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、本実施の形態においては、電界効果トランジスタを代表するＭＩＳ・ＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）をＭＩＳと略し、ｐチャネル型のＭＩＳ・ＦＥＴをｐＭＩＳと略し、ｎチャネル型のＭＩＳ・ＦＥＴをｎＭＩＳと略す。なお、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）・ＦＥＴは、ＭＩＳの下位概念とする。
【００１４】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００１５】
（実施の形態１）
図１は、本発明の一実施の形態である半導体装置のメモリ領域ＭＡおよび周辺回路領域ＰＡの要部平面図の一例である。また、図２〜図４は、各々、図１におけるＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線の断面図である。なお、図１においては、図面を見易くするために一部の部材は省略している。
【００１６】
本実施の形態１の半導体装置は、いわゆるフラッシュメモリの複数の不揮発性のメモリセルＭＣを有し、このメモリセルＭＣは、半導体基板（以下、基板と言う）１の主面の活性領域（第１活性領域）Ｌｍに形成されたｐ型のウェルＰＷＬ中のソースおよびドレイン用のｎ型の拡散層２、第１ゲート電極（浮遊ゲート電極）３ａ、第２ゲート電極（制御ゲート電極）４ａおよび第３ゲート電極５ａを有している。基板１は、例えばｐ型のシリコン単結晶からなる。また、ｐ型のウェルＰＷＬには、例えばホウ素（Ｂ）または二フッ化ホウ素（ＢＦ２）がイオン注入法により導入されてなる。ｎ型の拡散層２には、例えばリン（Ｐ）またはヒ素（Ａｓ）がイオン注入法により導入されてなる。
【００１７】
各メモリセルＭＣにおいて浮遊ゲート電極の機能を有する第１ゲート電極３ａは、複数の第３ゲート電極５ａの隣接間において、第２ゲート電極４ａと平面的に重なる領域に配置されている。制御ゲート電極の機能を有する第２ゲート電極４ａは行方向（ｘ方向）に延在されワード線ＷＬを形成しており、図１のｙ方向に沿って所定の間隔毎に互いに平行に配置されている。各第３ゲート電極５ａは、図１のｙ方向に沿って延在されており、図１のｘ方向に沿って所定の間隔毎に互いに平行に配置されている。この第３ゲート電極５ａの端部上層には、その端部に平面的に重なるように、図１のｘ方向に延在する帯状の配線Ｌ１が形成されている。この配線Ｌ１は、図１のｘ方向に沿って配置された複数の第３ゲート電極５ａの１つおき毎にコンタクトホールＣＮＴ１を通じて電気的に接続されている。すなわち、第３ゲート電極５ａへの給電はコンタクトホールＣＮＴ１を通じて配線Ｌ１から供給される。
【００１８】
上記第１ゲート電極３ａとウェルＰＷＬとはゲート絶縁膜（第１絶縁膜）６に、第１ゲート電極３ａと第３ゲート電極５ａとは絶縁膜（第４絶縁膜）７に、第１ゲート電極３ａと第２ゲート電極４ａ（ワード線ＷＬ）は、絶縁膜（第５絶縁膜）８に、第３ゲート電極５ａおよび第２ゲート電極４ａ（ワード線ＷＬ）は絶縁膜９（第２絶縁膜）および絶縁膜８により、それぞれ分離されている。
【００１９】
メモリセルＭＣのソースおよびドレイン用のｎ型の拡散層２は、ワード線ＷＬの延在方向（ｘ方向）に垂直な方向（ｙ方向）に延在して配置され、列方向（ｙ方向）に沿って配置された複数のメモリセルＭＣのソースを接続するローカルソース線および列方向に沿って配置された複数のメモリセルＭＣのドレインを接続するローカルビット線として機能する。すなわち、本実施の形態の半導体装置は、メモリセル毎にコンタクト孔を持たない、いわゆるコンタクトレス型のアレイとされている。
【００２０】
この拡散層２に垂直な方向（ｘ方向）に、メモリセルＭＣのチャネルが形成される。第３ゲート電極５ａの２つの端面（側面）は、前記第１ゲート電極３ａの端面（側面）のうちワード線ＷＬおよびチャネルの延在方向に対してそれぞれ垂直な２つの端面（側面）と、それぞれ絶縁膜７を介して対向して存在する。また、第３ゲート電極５ａは、ワード線ＷＬおよびチャネルの延在方向に対して垂直な方向（ｙ方向）に存在する第１ゲート電極３ａの隙間に埋め込まれるように存在する。さらに、第１ゲート電極３ａが第３ゲート電極５ａに対して対称に、また前記第３ゲート電極５ａが第１ゲート電極３ａに対して対称に存在する。
【００２１】
本実施の形態１においては、ソースおよびドレイン用の１対の拡散層２，２が第１ゲート電極３ａに対し非対称の位置関係にあり、一方の拡散層２が第１ゲート電極３ａと平面的にオーバーラップしないオフセット構造となっている。また、本実施の形態１においては、第３ゲート電極５ａと拡散層２とは、それぞれの一部分が平面的にオーバーラップするように存在する。これにより、本実施の形態１では、第３ゲート電極５ａ下のウェルＰＷＬ中にもチャネルが形成され、第３ゲート電極５ａはその下部に存在するチャネルを制御するゲートとして機能する。すなわち、メモリセルＭＣは、第１ゲート電極３ａおよび第３ゲート電極５ａを有するスプリットゲート型のトランジスタとされている。
【００２２】
一方、周辺回路領域ＰＡには、所望のメモリセルＭＣを選択するのに寄与する複数の選択ｎＭＩＳ（第１トランジスタ）Ｑｓが配置されている。各選択ｎＭＩＳＱｓは、周辺回路領域ＰＡにおける基板１の主面において図１のｙ方向に延びる複数本の帯状の活性領域（第２活性領域）Ｌｐの各々に形成されている。この活性領域Ｌｐは、その平面形状が溝型の分離部１０により規定されたデバイス形成領域であり、本実施の形態１においては、後述するように、各活性領域Ｌｐが第３ゲート電極５ａを形成するための導体膜パターンによって自己整合的に形成されている。このため、各活性領域Ｌｐは、第３ゲート電極５ａの延在方向に沿って延長された状態で、かつ、第３ゲート電極５ａの幅（短方向寸法、すなわち幅方向寸法）とほぼ同等の幅を持つ状態で形成されている。本実施の形態１では、選択ｎＭＩＳＱｓが形成される活性領域Ｌｐを第３ゲート電極５ａを形成するための導体膜パターンを使って自己整合的に形成したことにより、選択ｎＭＩＳＱｓと第３ゲート電極５ａとの相対的な位置合わせ精度や各選択ｎＭＩＳＱｓの形成位置の精度を向上させることができる。このため、メモリ領域の占有面積を縮小できる。また、メモリ領域ＭＡと周辺回路領域ＰＡとの回路間の電気的特性を向上させることができる。
【００２３】
選択ｎＭＩＳＱｓは、ゲート電極５ｂと、その両側（図１のｙ方向両側）の基板１（活性領域Ｌｐ）に形成されたソースおよびドレイン用の拡散層（第２半導体領域）１２と、ゲート電極５ｂおよび基板１の間に介在されたゲート絶縁膜とを有している。選択ｎＭＩＳＱｓのチャネルは、ゲート電極５ｂ直下における基板１の部分に形成される。ゲート電極５ｂは、例えば多結晶シリコンからなり、活性領域Ｌｐの長手方向に沿って２個分のコンタクトホールＣＮＴ１が配置可能な長さで形成されている。各ゲート電極５ｂには、１個のコンタクトホール（孔）ＣＮＴ２が接続され、そのコンタクトホールＣＮＴ２を通じて、図１のｘ方向に沿って直線状に延在する配線（第１，第２配線）Ｌ２，Ｌ３と電気的に接続されている。すなわち、選択ｎＭＩＳＱｓのゲート電極５ｂへの給電はコンタクトホールＣＮＴ２を通じて配線Ｌ２，Ｌ３から行われる。ここで、本実施の形態１では、図１のｘ方向に隣接する選択ｎＭＩＳＱｓのゲート電極５ｂに配置されるコンタクトホールＣＮＴ１の位置が、図１のｙ方向に互いにずれるように配置されている。この結果、配線Ｌ２は、図１のｘ方向に沿って配置された複数のゲート電極５ｂのうち、偶数番目のゲート電極５ｂと電気的に接続され、配線Ｌ３は、図１のｘ方向に沿って配置された複数のゲート電極５ｂのうち、奇数番目のゲート電極５ｂと電気的に接続されている。選択ｎＭＩＳＱｓのゲート絶縁膜の厚さは、上記メモリセルＭＣの第３ゲート電極５ａ下のゲート絶縁膜６の厚さと等しい。ただし、選択ｎＭＩＳＱｓのゲート絶縁膜の厚さを、上記メモリセルＭＣの第３ゲート電極５ａ下のゲート絶縁膜６の厚さよりも厚くしても良い。これにより、選択ｎＭＩＳＱｓのゲート絶縁耐圧を向上させることができる。
【００２４】
図１のｙ方向に沿って互いに平行に延在する配線Ｌ４，Ｌ５は、グローバルビット線を示している。この配線Ｌ４，Ｌ５は、コンタクトホールＣＮＴ３を通じて、選択ｎＭＩＳＱｓの一方の拡散層１２と電気的に接続されている。すなわち、ローカルビット線とされる拡散層２への給電は、配線Ｌ４，Ｌ５からコンタクトホールＣＮＴ３を通じてｎＭＩＳＱｓの一方の拡散層１２に行われ、さらに選択ｎＭＩＳＱｓを介して選択ｎＭＩＳＱｓの他方の拡散層１２に供給され、これに接続される拡散層２に供給される。
【００２５】
図１に示す境界線ＳＬ１は、拡散層２を形成時のマスクの終端を示しており、境界線ＳＬ１よりも上方はマスクによって覆われ、下方はマスクから露出される。この境界線ＳＬ１は、図１において第３ゲート電極５ａの端部よりも上方で、周辺回路用の選択ｎＭＩＳＱｓのゲート電極５ｂよりも下方に位置する。また、境界線ＳＬ２は、分離部１０の長手方向終端を示している。さらに、境界線ＳＬ３は、絶縁膜７の長手方向終端を示している。
【００２６】
次に、本実施の形態１の半導体装置のメモリ動作を図５および図６により説明する。図５はデータ読み出し動作説明のためのメモリ領域の一部の回路図を示し、図６はデータ書き込み動作説明のためのメモリ領域の一部の回路図を示している。なお、図５および図６では、選択されるメモリセルＭＣをメモリセルＭＣ１、非選択のメモリセルＭＣをメモリセルＭＣ０と表示する。また、選択されるソース線をソース線ＳＳ１、選択されるビット線をビット線ＳＤ１と表示する。さらに、選択されるワード線ＷＬをワード線ＷＬ１、非選択のワード線ＷＬをワード線ＷＬ０、選択される第３ゲート電極５ａを第３ゲート電極５ａ１と表示し、非選択の第３ゲート電極５ａを第３ゲート電極５ａと表示する。
【００２７】
データ読み出し時には、図５に示すように、選択する第３ゲート電極５ａ１に、例えば３Ｖ程度の電圧を印加し、第３ゲート電極５ａ１下のウェルＰＷＬにチャネルを形成し、選択ビットのワード線ＷＬ１に電圧を印加する。これにより選択されたメモリセルＭＣ１のしきい値を判定する。これにより、その選択されたメモリセルＭＣ１のデータを読み出す。また、データ書き込み時には、図６に示すように、選択されるメモリセルＭＣ１の第２ゲート電極（すなわち、ワード線ＷＬ１）に、例えば１３Ｖ程度、選択されるビット線ＳＤ１（ドレイン）に、例えば５Ｖ程度、選択される第３ゲート電極５ａ１に、例えば１Ｖ程度の電圧を印加し、ソース線ＳＳ１とウェルＰＷＬとを０Ｖに保持する。これにより第３ゲート電極５ａ１下のウェルＰＷＬ中にチャネルが形成され、ソース側の第１ゲート電極３ａの端部のチャネルでホットエレクトロンが発生し、第１ゲート電極３ａに電子が注入される。本実施の形態１では、第３ゲート電極５ａは消去の際に隣接する第１ゲート電極３ａから電子を引き抜く消去ゲートとして用いることもできる。
【００２８】
次に、本実施の形態１の半導体装置の製造方法の一例を説明する。図７は本実施の形態１の半導体装置の製造工程中におけるウエハ１Ｗのメモリ領域ＭＡと周辺回路領域ＰＡとの境界およびその周囲の平面図、図８および図９はそれぞれ図７のＸ１−Ｘ１線およびＸ２−Ｘ２線の断面図を示している。また、図１０は図７に続く製造工程中におけるウエハ１Ｗのメモリ領域ＭＡと周辺回路領域ＰＡとの境界およびその周囲の平面図、図１１および図１２はそれぞれ図１０のＸ１−Ｘ１線およびＸ２−Ｘ２線の断面図を示している。
【００２９】
まず、図７〜図９に示すように、平面略円形状のウエハ１Ｗを構成するｐ型のシリコン単結晶からなる基板１にｐ型（第１導電型）のウェルＰＷＬを形成した後、ウェルＰＷＬ上に、例えば熱酸化法により１０ｎｍ程度のシリコン酸化膜からなるメモリセル用のゲート絶縁膜（第１絶縁膜）６を形成する。この際、上記選択ｎＭＩＳおよび他の周辺トランジスタのゲート絶縁膜も形成する。続いて、図１０〜図１２に示すように、例えばリン（Ｐ）をドープしたポリシリコン等からなる導体膜（第１導体膜）５およびシリコン窒化膜からなる絶縁膜（第２絶縁膜）１３を下層から順次堆積する。導体膜５は、上記第３ゲート電極を形成するための膜である。導体膜５および絶縁膜１３の堆積には、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いることができる。なお、絶縁膜１３は、上記図２および図４の絶縁膜９に相当する。
【００３０】
次に、図１３は図１０に続く製造工程中におけるウエハ１Ｗのメモリ領域ＭＡと周辺回路領域ＰＡとの境界およびその周囲の平面図、図１４および図１５は、それぞれ図１３のＸ１−Ｘ１線およびＸ２−Ｘ２線の断面図を示している。また、図１６は図１３に続く製造工程中におけるウエハ１Ｗのメモリ領域ＭＡと周辺回路領域ＰＡとの境界およびその周囲の平面図、図１７および図１８はそれぞれ図１６のＸ１−Ｘ１線およびＸ２−Ｘ２線の断面図を示している。
【００３１】
まず、図１３〜図１５に示すように、リソグラフィとドライエッチング技術により上記絶縁膜１３および導体膜５をパターニングする。このパターニングにより図１３のｙ方向に沿って延在する平面帯状の絶縁膜１３および導体膜５のパターン（第１パターン）をストライプ状に形成する。この段階では、絶縁膜１３および導体膜５のパターンがメモリ領域ＭＡおよび周辺回路領域ＰＡの両方に跨って延在されている。続いて、図１６〜図１８に示すように、例えば砒素（Ａｓ）イオンを斜めイオン打ち込み法によりウェルＰＷＬに打ち込み、メモリのソースおよびドレインとなるｎ型の拡散層（第１半導体領域）２を形成する。この際、マスクとして、例えばフォトレジスト（以下、レジストという）パターン（第１マスキングパターン）ＦＲ１を用いてＡｓが打ち込まれない領域を作る。この境界を境界線ＳＬ１で示す。レジストパターンＦＲ１は、拡散層２の形成工程後に除去する。
【００３２】
この拡散層２は、メモリセルのソース線またはビット線として機能する。このイオン注入の際には絶縁膜１３および導体膜５のパターンがマスクとして機能し、拡散層２は導体膜５のパターンに対して自己整合的に形成される。なお、絶縁膜１３および導体膜５のパターンがｙ方向に延在してストライプ状に形成されているため、拡散層２はｙ方向に延在して形成される。また、拡散層２は斜めイオン打ち込み法により形成されるため、照射イオンが絶縁膜１３および導体膜５のパターンで遮蔽され、互いに隣接する導体膜５のパターン間の全領域には形成されない。また、斜め方向からイオンが照射されるため、導体膜５のパターン下部の一部にも拡散層２が形成される。これにより前記の通り第３ゲート電極５ａ（図１参照）と拡散層２とがそれぞれの一部分がオーバーラップするように形成され、第３ゲート電極５ａ（図１参照）下のウェルＰＷＬ中にもチャネルが形成されるようになる。
【００３３】
次に、図１９は図１６に続く製造工程中におけるウエハ１Ｗのメモリ領域ＭＡと周辺回路領域ＰＡとの境界およびその周囲の平面図、図２０および図２１は、それぞれ図１９のＸ１−Ｘ１線およびＸ２−Ｘ２線の断面図を示している。また、図２２は図１９に続く製造工程中におけるウエハ１Ｗのメモリ領域ＭＡと周辺回路領域ＰＡとの境界およびその周囲の平面図、図２３および図２４はそれぞれ図１９のＸ１−Ｘ１線およびＸ２−Ｘ２線の断面図を示している。
【００３４】
まず、図１９〜図２１に示すように、ストライプ状にパターニングした絶縁膜１３および導体膜５のパターンをマスクとして、そこから露出するゲート絶縁膜６およびウェルＰＷＬを続けてドライエッチングで加工して、周辺回路領域ＰＡにおいて互いに隣接する絶縁膜１３および導体膜５のパターンの間に分離溝１０ａを形成する。この際、例えばレジストパターン（第２マスキングパターン）ＦＲ２を用いて、エッチングされない領域を作る。この境界を境界線ＳＬ２で示す。このとき、上記境界線ＳＬ１と境界線ＳＬ２との位置関係は、図１９のようにする。すなわち、境界線ＳＬ１と境界線ＳＬ２との間の領域に、導体膜５の下の基板１中に拡散層２が形成され、かつ、ドライエッチングでウェルＰＷＬが除去される領域を作る。この分離溝１０ａは、選択ｎＭＩＳに対する素子分離部用の溝であるが、それ以外の周辺回路用のトランジスタに対する素子分離部を形成するための溝としても良い。続いて、図２２〜図２４に示すように、互いに隣接するストライプ状にパターニングした絶縁膜１３および導体膜５のパターン間の分離溝１０ａが完全に埋まるように、例えばＣＶＤ法を用いてシリコン酸化膜等からなる絶縁膜１４を堆積する。この分離溝１０ａは、選択ｎＭＩＳおよびそれ以外の周辺トランジスタに対する素子分離溝としても良い。
【００３５】
次に、図２５は図２２に続く製造工程中におけるウエハ１Ｗのメモリ領域ＭＡと周辺回路領域ＰＡとの境界およびその周囲の平面図、図２６および図２７は、それぞれ図２５のＸ１−Ｘ１線およびＸ２−Ｘ２線の断面図を示している。また、図２８は図２５に続く製造工程中におけるウエハ１Ｗのメモリ領域ＭＡと周辺回路領域ＰＡとの境界およびその周囲の平面図、図２９および図３０はそれぞれ図２８のＸ１−Ｘ１線およびＸ２−Ｘ２線の断面図を示している。
【００３６】
まず、図２５〜図２７に示すように、絶縁膜１４を、エッチバック法あるいは化学的機械研磨法によって絶縁膜１３の表面が露出するまで除去する。この段階で、絶縁膜（第３絶縁膜）１４は、絶縁膜１３および導体膜５のパターンと同じ方向に延在するストライプ状の分離部１０のパターンとなる。続いて、図２８〜図３０に示すように、メモリ領域ＭＡの絶縁膜１４をドライエッチング法あるいはウェットエッチング法を用いて選択的に除去する。この際に、例えばレジストを用いることにより、周辺回路領域ＰＡにおいて絶縁膜１４が除去されない領域を形成する。その境界を図２８の境界線ＳＬ３で示し、これより下側の絶縁膜１４を除去する。この際、境界線ＳＬ３と境界線ＳＬ２との関係は図２８のようにする。すなわち、周辺回路領域ＰＡでは、分離溝１０ａ内に絶縁膜１４が残される。残った絶縁膜１４は素子分離膜として機能する。メモリ領域ＭＡでは、絶縁膜１４が除去されたことにより互いに隣接する絶縁膜１３および導体膜５のパターンの間に隙間が形成される。
【００３７】
次に、図３１は図２８に続く製造工程中におけるウエハ１Ｗのメモリ領域ＭＡと周辺回路領域ＰＡとの境界およびその周囲の平面図、図３２および図３３は、それぞれ図３１のＸ１−Ｘ１線およびＸ２−Ｘ２線の断面図を示している。また、図３４は図３１に続く製造工程中におけるウエハ１Ｗのメモリ領域ＭＡと周辺回路領域ＰＡとの境界およびその周囲の平面図、図３５および図３６はそれぞれ図３４のＸ１−Ｘ１線およびＸ２−Ｘ２線の断面図を示している。
【００３８】
まず、図３１〜図３３に示すように、メモリ領域ＭＡにおいて導体膜５のパターンの側面に、第３ゲート電極形成用の導体膜５のパターンと、第１ゲート電極３ａ（図１参照）とを分離するためのシリコン酸化膜等のような絶縁膜（第４絶縁膜）７を、例えば導体膜５Ａの熱酸化、ＣＶＤ法による酸化膜の堆積あるいはその両方の組み合わせによって形成する。続いて、図３４〜図３６に示すように、第１ゲート電極形成用の導体膜（第２導体膜）３をＣＶＤ法等により、基板１の主面上に堆積する。この導体膜３は、例えばリン（Ｐ）をドーピングしたポリシリコン膜からなり、メモリ領域ＭＡにおいて、上記絶縁膜１３および導体膜５のパターンの隣接間の隙間が完全には埋まらないように堆積する。
【００３９】
次に、図３７は図３４に続く製造工程中におけるウエハ１Ｗのメモリ領域ＭＡと周辺回路領域ＰＡとの境界およびその周囲の平面図、図３８および図３９は、それぞれ図３７のＸ１−Ｘ１線およびＸ２−Ｘ２線の断面図を示している。また、図４０は図３７に続く製造工程中におけるウエハ１Ｗのメモリ領域ＭＡと周辺回路領域ＰＡとの境界およびその周囲の平面図、図４１および図４２はそれぞれ図４０のＸ１−Ｘ１線およびＸ２−Ｘ２線の断面図を示している。
【００４０】
まず、図３７〜図３９に示すように、レジスト膜ＦＲ３を塗布して隙間を埋め込み、レジスト膜ＦＲ３のエッチバックと導体膜３のエッチバックによって第１ゲート電極となる導体膜３をパターニングする。これにより、図４０〜図４２に示すように、メモリ領域ＭＡにおいて互いに隣接する導体膜５のパターンの間に第１ゲート電極形成用の導体膜３を残す。続いて、導体膜３と後述する制御ゲートとを絶縁する絶縁膜（第５絶縁膜）８を形成する。この絶縁膜８は、例えばシリコン酸化膜の単層構造、あるいはシリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層構造からなる。
【００４１】
次に、図４３は図４０に続く製造工程中におけるウエハ１Ｗのメモリ領域ＭＡと周辺回路領域ＰＡとの境界およびその周囲の平面図、図４４および図４５はそれぞれ図４３のＸ１−Ｘ１線およびＸ２−Ｘ２線の断面図を示している。また、図４６は図４３に続く製造工程中におけるウエハ１Ｗのメモリ領域ＭＡと周辺回路領域ＰＡとの境界およびその周囲の平面図、図４７および図４８はそれぞれ図４６のＸ１−Ｘ１線およびＸ２−Ｘ２線の断面図を示している。
【００４２】
まず、図４３〜図４５に示すように、導体膜（第３導体膜）４および絶縁膜１５を下層から順に堆積する。導体膜４は、例えば低抵抗なポリシリコン膜、窒化タングステン膜およびタングステン膜を下層から順に積層した積層膜（いわゆるポリメタル膜）である。また、絶縁膜１５は、例えばシリコン酸化膜からなる。続いて、図４６〜図４８に示すように、絶縁膜１５、導体膜４、絶縁膜８および導体膜３を公知のリソグラフィとドライエッチング技術によりパターニングすることにより、メモリ領域ＭＡにおいて、図４６のｘ方向に延在する帯状の第２ゲート電極４ａ（すなわち、ワード線ＷＬ）を形成するとともに、その下層に第１ゲート電極３ａを第２ゲート電極４ａに対して自己整合的に形成する。このようにして、メモリ領域ＭＡにメモリセルＭＣを形成する。
【００４３】
次に、図４９は図４６に続く製造工程中におけるウエハ１Ｗのメモリ領域ＭＡと周辺回路領域ＰＡとの境界およびその周囲の平面図、図５０および図５１はそれぞれ図４９のＸ１−Ｘ１線およびＸ２−Ｘ２線の断面図を示している。また、図５２は、図４９のメモリ領域ＭＡと周辺回路領域ＰＡとの境界領域における拡散層２の状態を示す要部拡大平面図を示している。また、図５３は、図４９に続く半導体装置の製造工程中における周辺回路領域ＰＡにおける選択ｎＭＩＳＱｓのソースおよびドレイン用の拡散層１２を形成した後の状態を示す要部拡大平面図を示している。
【００４４】
まず、図４９〜図５１に示すように、絶縁膜１３および導体膜５のパターンをドライエッチング法によりパターニングすることにより、メモリ領域ＭＡにメモリセルＭＣの第３ゲート電極５ａのパターンを形成し、周辺回路領域ＰＡに選択ｎＭＩＳのゲート電極５ｂのパターンを形成する。このとき、第３ゲート電極５ａの上端は境界線ＳＬ１よりも下側であり、選択ｎＭＩＳＱｓのゲート電極５ｂの下端は境界線ＳＬ１よりも上側となるようにする。このため、図５２に示すように、平面で見たときに拡散層２の上端部が第３ゲート電極５ａの上端部から一部はみ出すような状態となっている。すなわち、拡散層２の一部が第３ゲート電極５ａとゲート電極５ｂとの間の活性領域Ｌｐにはみ出している。したがって、図５３に示すように、選択ｎＭＩＳＱｓのソースおよびドレイン用の拡散層１２を第３ゲート電極５ａおよびゲート電極５ｂをマスクとしてイオン打ち込みで形成すると、メモリ用の拡散層２において第３ゲート電極５ａとゲート電極５ｂとの間の活性領域Ｌｐにはみ出している部分が、選択ｎＭＩＳＱｓのソースおよびドレイン用の拡散層１２と平面的に重なるので、メモリ用の拡散層２と、選択ｎＭＩＳＱｓの拡散層１２とを電気的に良好に接続できる。すなわち、周辺回路とメモリ回路とを不具合無く接続することができる。したがって、半導体装置の信頼性および歩留まりを向上させることができる。選択ｎＭｉＳＱｓ以外の周辺トランジスタのゲート電極も第３ゲート電極５ａおよび選択ｎＭＩＳＱｓのゲート電極５ｂをパターニングする際に形成する。周辺トランジスタのゲート電極への給電は、コンタクトホールＣＮＴ２（図１参照）を介して配線Ｌ２，Ｌ３と接続することによって行なう。その後、層間絶縁膜を形成した後、ワード線ＷＬ、ウェルＰＷＬ、第３ゲート電極５ａ、選択ｎＭＩＳＱｓ、選択ｎＭＩＳＱｓのメモリセルＭＣと反対側の拡散層に至るコンタクト孔を形成し、続いて金属膜を堆積してこれをパターニングして配線とし、不揮発性メモリセルを有する半導体装置を完成した。
【００４５】
図５４は、応力起因による結晶欠陥が原因と考えられる不良率を素子分離膜の寸法に対してプロットした図である。符号Ｄ０は、本発明者が検討した技術、すなわち、素子分離膜をメモリセルのゲート絶縁膜よりも先に形成する方式で形成したメモリセルの結果であり、符号Ｄ１が本実施の形態１で説明した半導体装置のメモリセルの結果である。特に素子分離膜の寸法が小さくなった時（例えば０．２０μｍ以下）において明白な効果が見られた。
【００４６】
（実施の形態２）
前記実施の形態１では、分断された各々の選択ｎＭＩＳのゲート電極に対して、上記ゲート電極に達するコンタクトホールを形成して、金属層で形成される配線と接続したが、選択ｎＭＩＳのゲート電極を、第３ゲート電極形成用の導体膜と、第２ゲート電極形成用の導体膜との積層構造にすることもできる。具体的には、例えば次のようにする。
【００４７】
図５５は本実施の形態２における半導体装置の製造工程中におけるウエハ１Ｗのメモリ領域ＭＡと周辺回路領域ＰＡとの境界およびその周囲の平面図、図５６および図５７はそれぞれ図５５のＸ１−Ｘ１線およびＸ２−Ｘ２線の断面図である。また、図５８は図５５に続く製造工程中におけるウエハ１Ｗのメモリ領域ＭＡと周辺回路領域ＰＡとの境界およびその周囲の平面図、図５９および図６０はそれぞれ図５８のＸ１−Ｘ１線およびＸ２−Ｘ２線の断面図である。
【００４８】
まず、図４０〜図４２の工程後に、図５５〜図５７に示すように、基板１の主面上に、例えば低抵抗のポリシリコン膜からなる導体膜（第４導体膜）１６を堆積する。メモリ領域ＭＡでは、絶縁膜８上に接した状態で導体膜１６が堆積される。導体膜１６をポリシリコン膜としたのは、この絶縁膜８を保護することも考慮したものである。続いて、図５８〜図６０に示すように、メモリ領域ＭＡをレジストで覆った状態で、レジスト膜から露出する導体膜１６をドライエッチングで除去する。このときレジスト膜の境界は、前記図４９の第３ゲート電極３ａの上端と同様に、境界線ＳＬ１よりも下側で、かつ、境界線ＳＬ２よりも上側になるようにする。続いて、同じレジスト膜をエッチングマスクとして絶縁膜８をドライエッチングで除去し、さらに絶縁膜１４をエッチングしない条件で、導体膜３上の絶縁膜１３をドライエッチングで選択的に除去し、導体膜３を露出させる。
【００４９】
次に、図６１は図５８に続く半導体装置の製造工程中におけるウエハ１Ｗのメモリ領域ＭＡと周辺回路領域ＰＡとの境界およびその周囲の平面図、図６２および図６３はそれぞれ図６１のＸ１−Ｘ１線およびＸ２−Ｘ２線の断面図である。また、図６４は図６１に続く半導体装置の製造工程中におけるウエハ１Ｗのメモリ領域ＭＡと周辺回路領域ＰＡとの境界およびその周囲の平面図、図６５および図６６はそれぞれ図６４のＸ１−Ｘ１線およびＸ２−Ｘ２線の断面図である。さらに図６７および図６８はそれぞれ図６５のＹ１−Ｙ１線および図６６のＹ２−Ｙ２線の断面図である。
【００５０】
まず、図６１〜図６３に示すように、基板１の主面上に前記導体膜（第３導体膜、第５導体膜）４および絶縁膜１５を下方から順に続けて堆積した後、図６４〜図６８に示すように、メモリ領域ＭＡのワード線ＷＬ（第２ゲート電極４ａ）のパターンと、選択ｎＭＩＳＱｓのゲート電極形成部分のパターンをレジストで覆った状態で公知のドライエッチング技術により、まず絶縁膜１５、導体膜４、導体膜１６および導体膜５の順にエッチングする。最後の導体膜１６，５のエッチングは、絶縁膜８、絶縁膜１３をエッチングしない条件で行なう。この段階で、選択ｎＭＩＳＱｓのゲート電極５ｂのパターニングは完了する。
【００５１】
次に、周辺回路領域ＰＡをレジスト膜で覆った状態で、メモリ領域ＭＡにおいて、絶縁膜１５のパターンをエッチングマスクとして、絶縁膜８および導体膜３の順にエッチングすることによりメモリセルを形成した。その後、図には示してないが、層間絶縁膜を堆積した後、ワード線ＷＬ、ウェルＰＷＬ、第３ゲート電極５ａ、選択ｎＭＩＳＱｓ（図１参照）、選択ｎＭＩＳＱｓにおいてメモリセルＭＣ側とは反対側に位置する拡散層１２に至るコンタクトホールを形成し、続いて金属膜を堆積してこれをパターニングして配線とし、本実施の形態２の不揮発性メモリセルを有する半導体装置を完成した。
【００５２】
本実施の形態２の半導体装置では、前記実施の形態１と同様に素子分離膜の寸法が小さくなっても結晶欠陥起因の不良が生じないという効果が見られた。また、選択ｎＭＩＳＱｓのゲート電極５ｂを、第３ゲート電極形成用の導体膜５と、第２ゲート電極形成用の導体膜４との積層構造にすることができる。このため、選択ｎＭＩＳＱｓのゲート電極５ｂを低抵抗にすることができるので、選択ｎＭＩＳＱｓの動作速度の向上を推進でき、半導体装置の動作速度の向上を推進できる。
【００５３】
（実施の形態３）
前記実施の形態２では、選択ｎＭＩＳＱｓのゲート電極５ｂを、第３ゲート電極形成用の導体膜５と第２ゲート電極形成用の導体膜４との積層膜で形成したが、同様に選択ｎＭＩＳＱｓ以外の周辺トランジスタのゲート電極も導体膜５，４の積層膜で形成することが可能であった。
【００５４】
本実施の形態３の半導体装置では、前記実施の形態１，２と同様に素子分離膜の寸法が小さくなっても結晶欠陥起因の不良が生じないという効果が見られた。さらに本実施の形態３では、周辺トランジスタのゲート電極への給電用にポリメタル層によるゲート配線を使用することができた。したがって、周辺トランジスタの動作速度の向上を推進でき、半導体装置の動作速度の向上を推進できる。
【００５５】
（実施の形態４）
前記実施の形態１〜３では、第３ゲート電極５ａのストライプのピッチと、同じ方向の選択ｎＭＩＳＱｓのピッチとが同一であった。本実施の形態４では、上記選択ｎＭＩＳＱｓのピッチが、上記第３ゲート電極５ａのピッチの２倍となるように形成する例を挙げる。
【００５６】
図６９は本実施の形態４における半導体装置の製造工程中におけるウエハ１Ｗのメモリ領域ＭＡと周辺回路領域ＰＡとの境界およびその周囲の平面図、図７０および図７１はそれぞれ図６９のＸ１−Ｘ１線およびＸ２−Ｘ２線の断面図である。また、図７２は図６９に続く半導体装置の製造工程中におけるウエハ１Ｗのメモリ領域ＭＡと周辺回路領域ＰＡとの境界およびその周囲の平面図、図７３および図７４はそれぞれ図７２のＸ１−Ｘ１線およびＸ２−Ｘ２線の断面図である。
【００５７】
まず、前記図１０の工程の後、図６９〜図７１に示すように、リソグラフィとドライエッチング技術を用いて絶縁膜１３および導体膜５をパターニングする。これにより、絶縁膜１３および導体膜５のパターンを形成する。ここでは、一端側において、導体膜５のパターンの全てがメモリ領域ＭＡおよび周辺回路領域ＰＡの両方に延在されて配置されているものではなく、複数の導体膜５のパターンの１つおきにメモリ領域ＭＡおよび周辺回路領域ＰＡの両方に延在された状態で配置されている。そして、メモリ領域ＭＡおよび周辺回路領域ＰＡの両方に延在して配置されている導体膜５のパターンのうち、周辺回路領域ＰＡに位置するパターンの幅は、メモリ領域ＭＡに位置するパターンの幅に比べて広くなっている。なお、図６９の波線は、図６９で周辺回路領域ＰＡまで達していない第３ゲート電極形成用の導体膜５のパターンの先端の境界線ＳＬ４を示している。
【００５８】
続いて、図７２〜図７４に示すように、前記実施の形態１と同様に、斜めイオン打ち込み法により砒素（Ａｓ）イオン等をウェルＰＷＬに打ち込み、メモリセルのソースおよびドレイン用の拡散層２を形成する。この際、マスクとして、例えばレジストパターンＦＲ１を用いてＡｓが打ち込まれない領域を作る。この境界を境界線ＳＬ１で示す。境界線ＳＬ１は、導体膜５の幅広パターン部分に重なっている。
【００５９】
次に、図７５は図７２に続く半導体装置の製造工程中におけるウエハ１Ｗのメモリ領域ＭＡと周辺回路領域ＰＡとの境界およびその周囲の平面図、図７６および図７７はそれぞれ図７５のＸ１−Ｘ１線およびＸ２−Ｘ２線の断面図である。また、図７８は図７５に続く半導体装置の製造工程中におけるウエハ１Ｗのメモリ領域ＭＡと周辺回路領域ＰＡとの境界およびその周囲の平面図、図７９および図８０はそれぞれ図７８のＸ１−Ｘ１線およびＸ２−Ｘ２線の断面図である。さらに、図８１は図７８に続く半導体装置の製造工程中におけるウエハ１Ｗのメモリ領域ＭＡと周辺回路領域ＰＡとの境界およびその周囲の平面図、図８２および図８３はそれぞれ図８１のＸ１−Ｘ１線およびＸ２−Ｘ２線の断面図である。
【００６０】
ここでは、パターニングした絶縁膜１３をマスクとして用いて、ゲート絶縁膜６、ウェルＰＷＬを続けてドライエッチングでエッチングすることで分離溝１０ａを形成する。この際、例えばレジストを用いて、エッチングされない領域を作る。この境界を前記実施の形態１と同様に境界線ＳＬ２で示す。このとき境界線ＳＬ１と境界線ＳＬ２との位置関係は図７５のようにする。すなわち、境界線ＳＬ１と境界線ＳＬ２との間の領域に、導体膜５の下の基板１中に拡散層２が形成され、かつ、ドライエッチングでウェルＰＷＬが除去される領域を作る。また更に、境界線ＳＬ２の位置は、図６９で破線で示した境界線ＳＬ４の位置よりも下側でなくてはならない。このようにしないとメモリセルのソースおよびドレイン間の分離ができなくなってしまうからである。続いて、図７８〜図８０に示すように、分離溝１０ａが完全に埋まるように、例えばＣＶＤ法を用いてシリコン酸化膜等からなる絶縁膜１４を基板１の主面上に堆積する。その後、前記実施の形態１の図２５以降と同様の工程を経て、図８１〜図８３に示すように、メモリセルＭＣと選択ｎＭＩＳＱｓを形成した。
【００６１】
本実施の形態４の半導体装置では、前記実施の形態１〜３と同様に素子分離膜の寸法が小さくなっても結晶欠陥起因の不良が生じないという効果が見られた。さらに、本実施の形態４では、選択ｎＭＩＳＱｓのチャネル幅がおよそ２倍になり、得られるチャネル電流も２倍となった。したがって、メモリ領域ＭＡの大幅な面積増大を招くことなく、選択ｎＭＩＳＱｓの動作速度の向上を推進でき、半導体装置の動作速度の向上を推進できる。
【００６２】
（実施の形態５）
前記実施の形態４では、選択ｎＭＩＳＱｓのゲート電極５ｂが、第３ゲート電極形成用の材料であるポリシリコン膜で形成されていたが、前記実施の形態４のゲート電極５ｂも、前記実施の形態２と同様の工程により選択ｎＭＩＳＱｓのゲート電極５ｂを第３ゲート電極形成用の導体膜５と、第２ゲート電極形成用の導体膜４との積層膜で形成することも可能であった。
【００６３】
本実施の形態５の半導体装置では、実施の形態１〜３と同様に素子分離膜の寸法が小さくなっても結晶欠陥起因の不良が生じないという効果が見られた。
【００６４】
（実施の形態６）
前記実施の形態５では、選択ｎＭＩＳＱｓのゲート電極５ｂを、第３ゲート電極形成用の導体膜５と第２ゲート電極形成用の導体膜４との積層膜で形成したが、同様に選択ｎＭＩＳＱｓ以外の周辺トランジスタのゲート電極も導体膜５，４の積層膜で形成することが可能であった。
【００６５】
本実施の形態６の半導体装置では、前記実施の形態１，２と同様に素子分離膜の寸法が小さくなっても結晶欠陥起因の不良が生じないという効果が見られた。さらに本実施の形態６では、周辺トランジスタのゲート電極への給電用にポリメタル層によるゲート配線を使用することができた。したがって、周辺トランジスタの動作速度の向上を推進でき、半導体装置の動作速度の向上を推進できる。
【００６６】
（実施の形態７）
前記実施の形態１〜６で行なったような、第３ゲート電極に対して選択ｎＭＩＳＱｓ、あるいは選択ｎＭＩＳＱｓとそれ以外の周辺トランジスタの素子分離膜を自己整合的に形成する方法を用いて、グローバルビット線のピッチをローカルビット線のピッチに対して緩和した際に選択ｎＭＩＳＱｓ部分の面積増加を防ぐことができる。
【００６７】
図８４および図８５にグローバルビット線ＧＢのピッチ緩和の説明図を示す。まず、図８４はグローバルビット線ＧＢのピッチがローカルビット線ＬＢのピッチと等しい場合である。選択ｎＭＩＳＱｓ１，Ｑｓ２（Ｑｓ）は、メモリ領域ＭＡの両端に１つずつ存在する。例えばメモリセルＭＣ１（ＭＣ）の書込動作の際には、選択ｎＭＩＳＱｓ１，ＱＳ２をともにオン状態とし、第３ゲート電極５ａ１（５ａ）はオフ、第３ゲート電極５ａ２（５ａ）はオン状態とする。更に、グローバルビット線ＧＢ２をソース、グローバルビット線ＧＢ３をドレインとして使用する。一方、隣接するメモリセルＭＣ２の書込動作の際には選択ｎＭＩＳＱｓ１，Ｑｓ２をともにオン状態とし、第３ゲート電極５ａ１はオン、第３ゲート電極５ａ２はオフ状態とする。更に、グローバルビット線ＧＢ３をソース、グローバルビット線ＧＢ４をドレインとして使用する。
【００６８】
ところが、グローバルビット線ＧＢの抵抗を下げるために材料である金属層の膜厚を厚くした場合、ローカルビット線ＬＢと等しい狭いピッチでグローバルビット線ＧＢを形成できなくなる。この場合の対策として、図８５に示すような構成が用いられている。すなわち、隣接するローカルビット線ＬＢの２本ごとに１本のグローバルビット線ＧＢに接続しグローバルビット線ＧＢのピッチをローカルビット線ＬＢの２倍としている。この場合、例えばメモリセルＭＣ１の書込動作の際には、選択ｎＭＩＳＱｓ１，Ｑｓ４（Ｑｓ）はオフ、選択ｎＭＩＳＱｓ２，Ｑｓ３（Ｑｓ）をともにオン状態とし、第３ゲート電極５ａ１はオフ、第３ゲート電極５ａ２はオン状態とする。更に、グローバルビット線ＧＢ２をドレインとして使用する。一方、隣接するメモリセルＭＣ２の書込動作の際には選択ｎＭＩＳＱｓ１，Ｑｓ４はオン、選択ｎＭＩＳＱｓ２，Ｑｓ３をともにオフ状態とし、第３ゲート電極５ａ１はオン、第３ゲート電極５ａ２はオフ状態とする。なお、符号ＳＳはソース線を示している。
【００６９】
本発明者が検討した技術のように素子分離膜を形成してからメモリセル、選択トランジスタを形成する場合、グローバルビット線をピッチ緩和に伴い必要とされる選択トランジスタの数が２個から４個に増えた時に、選択トランジスタの占有面積が増加するという問題がある。図８６に本発明者が検討した技術によるメモリセルの平面図を示す。素子分離膜５０のストライプパターンが形成されている領域に選択ｎＭＩＳＱｓ５０，Ｑｓ５１をゲート配線で形成する。図８６のＹ３−Ｙ３線の断面ではゲート形成前に形成した第２導電型のイオン打ち込みによって選択ｎＭＩＳＱｓ５０を常にディプリートさせる。一方、Ｙ４−Ｙ４線の断面では、同じくゲート形成前に形成した第２導電型のイオン打ち込みによって選択ｎＭＩＳＱｓ５１を常にディプリートさせる。メモリ領域ＭＡの他端側の選択ｎＭＩＳでも同様である。従って、選択ｎＭＩＳＱｓの４本のゲート配線分の面積が占有される。なお、符号の５１は、第２ゲート電極、すなわち、ワード線ＷＬを示し、符号の５２は、第３ゲート電極を示している。
【００７０】
これに対して、第３ゲート電極に対して素子分離部を自己整合的に形成する本実施の形態では、選択ｎＭＩＳＱｓ１〜Ｑｓ４を選択ｎＭＩＳＱｓの２本分の面積に収めることができる。図８７は、前記実施の形態１の図４９での選択ｎＭＩＳＱｓ部分（ゲート電極５ｂの層）の要部拡大平面図である。また、図８８は、図８７に続く半導体装置の製造工程中における選択ｎＭＩＳＱｓ部分（コンタクトホールＣＮＴ２の層）の要部拡大平面図である。さらに、図８９は、図８８に続く半導体装置の製造工程中における選択ｎＭＩＳＱｓ部分（配線層Ｌ２，Ｌ３の層）の要部拡大平面図である。個々に分断された選択ｎＭＩＳＱｓのゲート電極５ｂに対して、ソースおよびドレイン用の拡散層１２を第２導電型のイオン打ち込みによって形成し、層間膜用の絶縁膜８を形成した後、図８８の位置にコンタクトホールＣＮＴ２を形成する。互いに隣接するゲート電極５ｂに接続されるコンタクトホールＣＮＴ２の位置が、図８８のｙ方向にずれている。次に、図８９に示すように、金属層からなる配線Ｌ２，Ｌ３を形成する。このようにすると、配線Ｌ２，Ｌ３は互いに電気的に絶縁されているため配線Ｌ２に接続されているゲート電極５ｂを選択ｎＭＩＳＱｓ１、配線Ｌ３に接続されているゲート電極５ｂを選択ｎＭＩＳＱｓ２として用いることができ、選択ｎＭＩＳＱｓの１本分の面積に選択ｎＭＩＳＱｓ１，Ｑｓ２の両方を形成することができた。メモリ領域ＭＡの他端側の選択ｎＭＩＳＱｓについても同様である。すなわち、選択ｎＭＩＳＱｓの占有面積をビット線のピッチ緩和を行なわない場合と同じにすることができた。
【００７１】
本実施の形態７の半導体装置では、グローバルビット線ＧＢのピッチ緩和を行なった場合でも選択ｎＭＩＳＱｓの占有面積増加を無くすことができた。
【００７２】
（実施の形態８）
本実施の形態８では、スタック型のメモリセルの１例である、いわゆるＮＡＮＤ型フラッシュメモリで、グローバルビット線のピッチ緩和を行なった場合の例を挙げる。
【００７３】
図９０〜図９７は、本実施の形態８の半導体装置の製造工程中の要部断面図である。まず、図９０に示すように基板１中にｐ型のウェルＰＷＬを形成した後、図９１に示すように、例えば熱酸化法により基板１の主面上にゲート絶縁膜６を形成し、さらにその上に浮遊ゲート電極形成用の導体膜３および絶縁膜１３をＣＶＤ法等によって下層から順に堆積する。続いて、リソグラフィとドライエッチング技術により、図９２に示すように、絶縁膜１３および導体膜（第６導体膜）３をストライプ状にパターニングする。この絶縁膜１３および導体膜３のストライプ状のパターン（第３パターン）は、メモリ領域および周辺回路領域の両領域に渡って延在している。その後、その絶縁膜１３および導体膜３のパターンをエッチングマスクとして、基板１をエッチングすることにより、図９３に示すように、分離溝１０ａを形成する。その後、図９４に示すように、基板１の主面上に、例えばシリコン酸化膜等からなる絶縁膜１４を上記ストライプパターンのスペース部分が完全に埋め込まれるように堆積する。次いで、エッチバックあるいは化学的機械研磨法によって絶縁膜１４の上部を、絶縁膜１３の表面が露出する程度まで除去することにより、図９５に示すように、絶縁膜１４による分離部１０を形成する。続いて、絶縁膜１３をドライエッチングで除去することにより、図９６に示すように、導体膜３のパターンの上面を露出させた後、基板１の主面上に、例えばリン（Ｐ）をドーピングしたポリシリコン膜からなる導体膜（第７導体膜）１７をＣＶＤ法により堆積する。
【００７４】
次に、図９８は図９７に続く半導体装置の製造工程中におけるウエハ１Ｗのメモリ領域ＭＡと周辺回路領域ＰＡとの境界およびその周囲の平面図、図９９は図９８のＸ３−Ｘ３線の断面図である。また、図１００は図９８に続く半導体装置の製造工程中におけるウエハ１Ｗのメモリ領域ＭＡと周辺回路領域ＰＡとの境界およびその周囲の平面図、図１０１は図１００のＸ３−Ｘ３線の断面図である。
【００７５】
まず、図９８および図９９に示すように、上記導体膜１７を、リソグラフィとドライエッチング技術を用いて導体膜３のストライプパターンと平行なストライプ状にパターニングする。導体膜１７のパターン（第４パターン）は、隣接する分離部１０，１０間を通じて導体膜３と接触し電気的に接続されている。導体膜１７のパターン幅は、導体膜３よりも幅広とされている。この導体膜３，１７の積層膜は、不揮発性のメモリセルの浮遊ゲート電極となる。続いて、図１００および図１０１に示すように、浮遊ゲート電極と制御ゲート電極との間を絶縁する層間膜用の絶縁膜８をＣＶＤ法等によって堆積した後、更に制御ゲート電極形成用のポリメタル等からなる導体膜（第８導体膜）４を、例えばＣＶＤ法またはスパッタリング法あるいはそれらを使い分けて堆積する。
【００７６】
次に、図１０２は図１００に続く半導体装置の製造工程中におけるウエハ１Ｗのメモリ領域ＭＡと周辺回路領域ＰＡとの境界およびその周囲の平面図、図１０３および図１０４はそれぞれ図１０２のＸ４−Ｘ４線およびＸ３−Ｘ３線の断面図である。また、図１０５は図１０２に続く半導体装置の製造工程中におけるウエハ１Ｗのメモリ領域ＭＡと周辺回路領域ＰＡとの境界およびその周囲の平面図、図１０６および図１０７はそれぞれ図１０５のＸ４−Ｘ４線およびＸ３−Ｘ３線の断面図である。さらに、図１０８は図１０５に続く半導体装置の製造工程中におけるウエハ１Ｗのメモリ領域ＭＡと周辺回路領域ＰＡとの境界およびその周囲の平面図である。
【００７７】
まず、リソグラフィとドライエッチング技術を用いて導体膜４をパターニングすることにより、図１０２〜図１０４に示すように、図１０２のｘ方向に延在する第２ゲート電極４ａの帯状パターン、すなわち、ワード線３ＷＬを形成する。このとき選択ｎＭＩＳ形成領域の導体膜４は除去する。続いて、選択ｎＭＩＳ形成領域に、ワード線ＷＬと平行なパターン形状のレジストパターン（第３マスキングパターン）を形成することにより、選択ｎＭＩＳ形成領域のゲート部分を覆う。その後、レジストパターンおよび第２ゲート電極４ａのパターンから露出する絶縁膜８、導体膜１７，３をエッチングすることにより第１ゲート電極１７ａ，３ａを形成することでメモリセルＭＣを完成する。また、選択ｎＭＩＳＱｓのゲート電極１７ｂ，３ｂを形成する。この段階で、選択ｎＭＩＳのゲート電極１７ｂ，３ｂは、個々に分断されている。実施の形態７と同様に、ＮＡＮＤ型フラッシュメモリでもグローバルビット線のピッチ緩和を行なうことができるが、発明者が検討した技術では選択ｎＭＩＳの個数が増え面積が増加するという問題がある。前記実施の形態７と同様に、図１０８に示すように、選択ｎＭＩＳＱｓのゲート電極１７ｂ，３ｂに至るコンタクトホールＣＮＴ２、金属層による配線Ｌ２，Ｌ３を形成することで、２つの選択ｎＭＩＳＱｓを１つ分の面積内に形成することが可能であった。
【００７８】
（実施の形態９）
前記実施の形態７では、分断された選択ｎＭＩＳのゲート電極に対して、それぞれのゲート電極に達するコンタクトホールを形成して、ゲート電極の一つおきに別々の金属配線に接続することによって選択ｎＭＩＳの２個分を１個分の面積内に収めた。本実施の形態９では、選択ｎＭＩＳのゲート電極への配線に第２ゲート電極（制御ゲート電極、すなわち、ワード線）を用いる。
【００７９】
図１０９は本実施の形態９の半導体装置の製造工程中におけるウエハ１Ｗのメモリ領域ＭＡと周辺回路領域ＰＡとの境界およびその周囲の平面図、図１１０および図１１１はそれぞれ図１０９のＸ１−Ｘ１線およびＸ２−Ｘ２線の断面図をである。また、図１１２は図１０９に続く製造工程中におけるウエハ１Ｗのメモリ領域ＭＡと周辺回路領域ＰＡとの境界およびその周囲の平面図、図１１３および図１１４はそれぞれ図１１２のＸ１−Ｘ１線およびＸ２−Ｘ２線の断面図である。また、図１１５および図１１６は図１１２のＹ５−Ｙ５線およびＹ６−Ｙ６線の断面図である。さらに、図１１７および図１１８は図１１２に続く半導体装置の製造工程中における図１１２のＹ５−Ｙ５線およびＹ６−Ｙ６線の断面図である。
【００８０】
まず、図１０９〜図１１１に示すように、前記実施の形態２の図５５〜図５７の後、選択ｎＭＩＳ形成領域の導体膜１６を除去した後、絶縁膜１３の一部を通常のリソグラフィ技術およびドライエッチング技術によって除去することにより、その下層の導体膜５の一部が露出する開口部１８を形成する。絶縁膜１４を除去しない条件でのドライエッチング技術を用いれば、図１０９でｘ方向のストライプ状パターンのレジストマスクを用いてパターニングできる。このときの位置関係として、隣接する絶縁膜１３および導体膜５のストライプパターンに対して、導体膜５の露出部分を一つおきにｙ方向にずらす。この境界を境界線ＳＬ５，ＳＬ６，ＳＬ７，ＳＬ８として、境界線ＳＬ６，ＳＬ７間に、どの絶縁膜１３および導体膜５のストライプパターン上でも導体膜５の露出部分が無い領域を作る。
【００８１】
続いて、図１１２〜図１１６に示すように、ワード線材料である導体膜４を堆積した後、その上に絶縁膜１５を堆積する。このあとリソグラフィとドライエッチング技術を用いて、絶縁膜１５および導体膜４をパターニングする。これにより、メモリ領域ＭＡに第２ゲート電極４ａ（図１〜図４等を参照）および周辺回路領域ＰＡにゲート配線４ｂのパターンを形成する。この際、周辺回路領域ＰＡにおけるゲート配線４ｂおよび絶縁膜１５の２つの帯状パターンは、境界線ＳＬ７，ＳＬ８で挟まれる領域および境界線ＳＬ５，ＳＬ６で挟まれる領域を完全に覆い、その各々の絶縁膜１５の帯状パターンの間にスペースが存在するように形成する。また、ゲート配線４ｂは、開口部１８を通じて導体膜５と接触し電気的に接続されている。その後、メモリ領域ＭＡ内は層間膜用の絶縁膜８、第１ゲート電極３ａ（図１〜図４等参照）の順にエッチングして不揮発性のメモリセルＭＣを完成する。
【００８２】
次いで、メモリ領域ＭＡの全体と、絶縁膜１３およびゲート配線４ｂの隣接パターン間とをレジストで覆い、そこから露出する絶縁膜１３および導体膜５を順にエッチングする。これにより、メモリ領域ＭＡに第３ゲート電極５ａ（５）を形成するとともに、図１１７および図１１８に示すように、周辺回路領域ＰＡに選択トランジスタ用のゲート電極５ｂ（５）を形成する。選択ｎＭＩＳ部分のソースおよびドレイン用の拡散層をチャネルイオン打ち込みして選択ｎＭＩＳＱｓ（図１〜図４等参照）を形成し、さらに図示はしないが、層間絶縁膜を形成した後、ワード線ＷＬ、ウェルＰＷＬ、第３ゲート電極５ａ、選択ｎＭＩＳＱｓ用のゲート配線４ｂ、選択ｎＭＩＳＱｓのメモリセルと反対側の拡散層に至るコンタクトホールを形成し、続いて金属膜を堆積してこれをパターニングして配線とし、メモリセルＭＣを完成した。
【００８３】
本実施の形態９の半導体装置では、グローバルビット線のピッチ緩和を行なった場合でも選択ｎＭＩＳＱｓの占有面積増加を無くすことが出来た。
【００８４】
（実施の形態１０）
前記実施の形態８では分断された選択トランジスタのゲート電極に対して、それぞれのゲート電極に達するコンタクトホールを形成して一つおきに別々の金属配線に接続することによって選択トランジスタの２個分を１個分の面積に収めた。本実施の形態１０では、選択トランジスタのゲート電極への配線に制御ゲート電極（第２ゲート電極）材料を用いる。
【００８５】
図１１９は本実施の形態の半導体装置の製造工程中におけるウエハ１Ｗのメモリ領域ＭＡと周辺回路領域ＰＡとの境界およびその周囲の平面図、図１２０は図１１９のＸ３−Ｘ３線の断面図である。また、図１２１は図１１９に続く半導体装置の製造工程中におけるウエハ１Ｗのメモリ領域ＭＡと周辺回路領域ＰＡとの境界およびその周囲の平面図、図１２２は図１２１のＸ３−Ｘ３線の断面図である。さらに、図１２３は図１２１に続く半導体装置の製造工程中におけるウエハ１Ｗのメモリ領域ＭＡと周辺回路領域ＰＡとの境界およびその周囲の平面図、図１２４は図１２３のＸ３−Ｘ３線の断面図、図１２５および図１２６はそれぞれ図１２３のＹ５−Ｙ５線およびＹ６−Ｙ６線の断面図である。
【００８６】
まず、図１１９および図１２０に示すように、前記実施の形態８の図９８および図９９の次に、基板１の主面上に、第１ゲート電極と第２ゲート電極と間の層間膜形成用の絶縁膜８を堆積した後、その上に、例えば低抵抗なポリシリコン膜からなる導体膜（第９導体膜）１９を堆積する。続いて、リソグラフィとドライエッチング技術を用いて、導体膜１９と絶縁膜８を、図１２１および図１２２に示すようにパターニングする。すなわち、周辺回路領域ＰＡにおいて、導体膜１９と絶縁膜８との一部を除去することにより、導体膜１７の一部が露出するような開口部２０を形成する。その後、基板１の主面上に導体膜（第１０導体膜）４を堆積した後、その導体膜４をリソグラフィとドライエッチング技術を用いて、図１２３〜図１２６に示すようにパターニングする。すなわち、メモリ領域ＭＡにおいては、第２ゲート電極４ａ（すなわち、ワード線ＷＬ）を形成し、周辺回路領域ＰＡにおいては、ゲート配線４ｂを形成する。この際、周辺回路領域ＰＡにおけるゲート配線４ｂの２つの帯状パターンは、境界線ＳＬ９，ＳＬ１０で挟まれる領域および境界線ＳＬ１１，ＳＬ１２で挟まれる領域を完全に覆い、その各々の帯状パターンの間にスペースが存在するように形成する。また、ゲート配線４ｂは、開口部２０を通じて導体膜１７と接触し電気的に接続されている。
【００８７】
次いで、図１２７および図１２８は図１２７および図１２８に続く半導体装置の製造工程における図１２３のＹ５−Ｙ５線およびＹ６−Ｙ６線の断面図である。２本のゲート配線４ｂの間のスペースをレジストで覆い、層間膜用の絶縁膜８、導体膜１７，３を順にエッチングする。これにより、メモリ領域ＭＡでは第１ゲート電極３ａを形成してメモリセルＭＣを完成した。また、周辺回路領域ＰＡでは、選択ｎＭＩＳＱｓのゲート電極３ｂ，１７ｂを形成した。図１２７および図１２８に示すように、ゲート配線４ｂは、開口部２０を通じてゲート電極１７ｂ，３ｂと電気的に接続されている。続いて、選択ｎＭＩＳ部分のソースおよびドレイン用の拡散層をチャネルイオン打ち込みで形成し、さらに図示はしないが、層間絶縁膜を形成した後、ワード線ＷＬ、ウェルＰＷＬ、ゲート配線４ｂ、選択ｎＭＩＳのメモリセルと反対側の拡散層に至るコンタクトホールを形成し、続いて金属膜を堆積してこれをパターニングして配線とし、不揮発性メモリセルを有する半導体装置を完成した。
【００８８】
本実施の形態１０の半導体装置では、グローバルビット線のピッチ緩和を行なった場合でも選択ｎＭＩＳの占有面積の増加を無くすことができた。
【００８９】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００９０】
例えば前記実施の形態では、ウエルがｐ型であり、選択トランジスタがｎチャネル型であり、メモリセルがｎチャネル型の場合について説明したが、これに限定されるものではなく、導電型を逆にしても良い。
【００９１】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるフラッシュメモリの製造方法に適用した場合について説明したが、それに限定されるものではなく、例えばフラッシュメモリと論理回路とを同一半導体基板に有する混載型の半導体装置の製造方法にも適用できる。
【００９２】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【００９３】
すなわち、周辺回路用のトランジスタのゲート絶縁膜を形成した後に、メモリ領域内の電極形成用の導体膜パターンをエッチングマスクとして周辺回路領域に分離溝を自己整合的に形成し、さらにその分離部を埋め込むことで分離部を形成することにより、不揮発性メモリを有する半導体装置の信頼性を向上させることが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施の形態である半導体装置の一例を示した要部平面図である。
【図２】図１のＡ−Ａ線の断面図である。
【図３】図１のＢ−Ｂ線の断面図である。
【図４】図１のＣ−Ｃ線の断面図である。
【図５】図１の半導体装置のメモリ動作説明のための回路図である。
【図６】図１の半導体装置のメモリ動作説明のための回路図である。
【図７】図１の半導体装置の製造工程中におけるウエハの要部平面図である。
【図８】図７のＸ１−Ｘ１線の断面図である。
【図９】図７のＸ２−Ｘ２線の断面図である。
【図１０】図７に続く半導体装置の製造工程中におけるウエハの要部平面図である。
【図１１】図１０のＸ１−Ｘ１線の断面図である。
【図１２】図１０のＸ２−Ｘ２線の断面図である。
【図１３】図１０に続く半導体装置の製造工程中におけるウエハの要部平面図である。
【図１４】図１３のＸ１−Ｘ１線の断面図である。
【図１５】図１３のＸ２−Ｘ２線の断面図である。
【図１６】図１３に続く半導体装置の製造工程中におけるウエハの要部平面図である。
【図１７】図１６のＸ１−Ｘ１線の断面図である。
【図１８】図１６のＸ２−Ｘ２線の断面図である。
【図１９】図１６に続く半導体装置の製造工程中におけるウエハの要部平面図である。
【図２０】図１９のＸ１−Ｘ１線の断面図である。
【図２１】図１９のＸ２−Ｘ２線の断面図である。
【図２２】図１９に続く半導体装置の製造工程中におけるウエハの要部平面図である。
【図２３】図２２のＸ１−Ｘ１線の断面図である。
【図２４】図２２のＸ２−Ｘ２線の断面図である。
【図２５】図２２に続く半導体装置の製造工程中におけるウエハの要部平面図である。
【図２６】図２５のＸ１−Ｘ１線の断面図である。
【図２７】図２５のＸ２−Ｘ２線の断面図である。
【図２８】図２５に続く半導体装置の製造工程中におけるウエハの要部平面図である。
【図２９】図２８のＸ１−Ｘ１線の断面図である。
【図３０】図２８のＸ２−Ｘ２線の断面図である。
【図３１】図２８に続く半導体装置の製造工程中におけるウエハの要部平面図である。
【図３２】図３１のＸ１−Ｘ１線の断面図である。
【図３３】図３１のＸ２−Ｘ２線の断面図である。
【図３４】図３１に続く半導体装置の製造工程中におけるウエハの要部平面図である。
【図３５】図３４のＸ１−Ｘ１線の断面図である。
【図３６】図３４のＸ２−Ｘ２線の断面図である。
【図３７】図３４に続く半導体装置の製造工程中におけるウエハの要部平面図である。
【図３８】図３７のＸ１−Ｘ１線の断面図である。
【図３９】図３７のＸ２−Ｘ２線の断面図である。
【図４０】図３７に続く半導体装置の製造工程中におけるウエハの要部平面図である。
【図４１】図４０のＸ１−Ｘ１線の断面図である。
【図４２】図４０のＸ２−Ｘ２線の断面図である。
【図４３】図４０に続く半導体装置の製造工程中におけるウエハの要部平面図である。
【図４４】図４３のＸ１−Ｘ１線の断面図である。
【図４５】図４３のＸ２−Ｘ２線の断面図である。
【図４６】図４３に続く半導体装置の製造工程中におけるウエハの要部平面図である。
【図４７】図４６のＸ１−Ｘ１線の断面図である。
【図４８】図４６のＸ２−Ｘ２線の断面図である。
【図４９】図４６に続く半導体装置の製造工程中におけるウエハの要部平面図である。
【図５０】図４９のＸ１−Ｘ１線の断面図である。
【図５１】図４９のＸ２−Ｘ２線の断面図である。
【図５２】図５０の半導体装置の製造工程におけるウエハの要部拡大平面図である。
【図５３】図５２に続く半導体装置の製造工程中におけるウエハの要部拡大平面図である。
【図５４】応力起因による結晶欠陥が原因と考えられる不良率を素子分離膜の寸法に対してプロットしたグラフ図である。
【図５５】本発明の他の実施の形態である半導体装置の製造工程中におけるウエハの要部平面図である。
【図５６】図５５のＸ１−Ｘ１線の断面図である。
【図５７】図５５のＸ２−Ｘ２線の断面図である。
【図５８】図５５に続く半導体装置の製造工程中におけるウエハの要部平面図である。
【図５９】図５８のＸ１−Ｘ１線の断面図である。
【図６０】図５８のＸ２−Ｘ２線の断面図である。
【図６１】図５８に続く半導体装置の製造工程中におけるウエハの要部平面図である。
【図６２】図６１のＸ１−Ｘ１線の断面図である。
【図６３】図６１のＸ２−Ｘ２線の断面図である。
【図６４】図６１に続く半導体装置の製造工程中におけるウエハの要部平面図である。
【図６５】図６４のＸ１−Ｘ１線の断面図である。
【図６６】図６４のＸ２−Ｘ２線の断面図である。
【図６７】図６５のＹ１−Ｙ１線の断面図である。
【図６８】図６６のＹ２−Ｙ２線の断面図である。
【図６９】本発明のさらに他の実施の形態である半導体装置の製造工程中におけるウエハの要部平面図である。
【図７０】図６９のＸ１−Ｘ１線の断面図である。
【図７１】図６９のＸ２−Ｘ２線の断面図である。
【図７２】図６９に続く半導体装置の製造工程中におけるウエハの要部平面図である。
【図７３】図７２のＸ１−Ｘ１線の断面図である。
【図７４】図７２のＸ２−Ｘ２線の断面図である。
【図７５】図７２に続く半導体装置の製造工程中におけるウエハの要部平面図である。
【図７６】図７５のＸ１−Ｘ１線の断面図である。
【図７７】図７５のＸ２−Ｘ２線の断面図である。
【図７８】図７５に続く半導体装置の製造工程中におけるウエハの要部平面図である。
【図７９】図７８のＸ１−Ｘ１線の断面図である。
【図８０】図７８のＸ２−Ｘ２線の断面図である。
【図８１】図７８に続く半導体装置の製造工程中におけるウエハの要部平面図である。
【図８２】図８１のＸ１−Ｘ１線の断面図である。
【図８３】図８１のＸ２−Ｘ２線の断面図である。
【図８４】グローバルビット線のピッチ緩和の説明図である。
【図８５】グローバルビット線のピッチ緩和の説明図である。
【図８６】本発明者が検討した技術によるメモリセルの部分平面図である。
【図８７】図４９の選択トランジスタ部分の要部拡大平面図である。
【図８８】図８７に続く工程での図４９における選択トランジスタ部分の要部拡大平面図である。
【図８９】図８８に続く工程での図４９における選択トランジスタ部分の要部拡大平面図である。
【図９０】本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。
【図９１】図９０に続く半導体装置の製造工程中の要部断面図である。
【図９２】図９１に続く半導体装置の製造工程中の要部断面図である。
【図９３】図９２に続く半導体装置の製造工程中の要部断面図である。
【図９４】図９３に続く半導体装置の製造工程中の要部断面図である。
【図９５】図９４に続く半導体装置の製造工程中の要部断面図である。
【図９６】図９５に続く半導体装置の製造工程中の要部断面図である。
【図９７】図９６に続く半導体装置の製造工程中の要部断面図である。
【図９８】図９７に続く半導体装置の製造工程中におけるウエハの要部平面図である。
【図９９】図９８のＸ３−Ｘ３線の断面図である。
【図１００】図９８に続く半導体装置の製造工程中におけるウエハの要部平面図である。
【図１０１】図１００のＸ３−Ｘ３線の断面図である。
【図１０２】図１００に続く半導体装置の製造工程中におけるウエハの要部平面図である。
【図１０３】図１０２のＸ４−Ｘ４線の断面図である。
【図１０４】図１０２のＸ３−Ｘ３線の断面図である。
【図１０５】図１０２に続く半導体装置の製造工程中におけるウエハの要部平面図である。
【図１０６】図１０５のＸ４−Ｘ４線の断面図である。
【図１０７】図１０５のＸ３−Ｘ３線の断面図である。
【図１０８】図１０５に続く半導体装置の製造工程中におけるウエハの要部平面図である。
【図１０９】本発明のさらに他の実施の形態である半導体装置の製造工程中におけるウエハの要部平面図である。
【図１１０】図１０９のＸ１−Ｘ１線の断面図である。
【図１１１】図１０９のＸ２−Ｘ２線の断面図である。
【図１１２】図１０９に続く半導体装置の製造工程中におけるウエハの要部平面図である。
【図１１３】図１１２のＸ１−Ｘ１線の断面図である。
【図１１４】図１１２のＸ２−Ｘ２線の断面図である。
【図１１５】図１１２のＹ５−Ｙ５線の断面図である。
【図１１６】図１１２のＹ６−Ｙ６線の断面図である。
【図１１７】図１１２に続く半導体装置の製造工程中におけるウエハの図１１２のＹ５−Ｙ５線に相当する箇所の断面図である。
【図１１８】図１１２に続く半導体装置の製造工程中におけるウエハの図１１２のＹ６−Ｙ６線に相当する箇所の断面図である。
【図１１９】本発明の他の実施の形態である半導体装置の製造工程中におけるウエハの要部平面図である。
【図１２０】図１１９のＸ３−Ｘ３線の断面図である。
【図１２１】図１１９に続く半導体装置の製造工程中におけるウエハの要部平面図である。
【図１２２】図１２１のＸ３−Ｘ３線の断面図である。
【図１２３】図１２１に続く半導体装置の製造工程中におけるウエハの要部平面図である。
【図１２４】図１２３のＸ３−Ｘ３線の断面図である。
【図１２５】図１２３のＹ５−Ｙ５線の断面図である。
【図１２６】図１２３のＹ６−Ｙ６線の断面図である。
【図１２７】図１２３に続く半導体装置の製造工程中における図１２３のＹ５−Ｙ５線に相当する箇所の断面図である。
【図１２８】図１２３に続く半導体装置の製造工程中における図１２３のＹ６−Ｙ６線に相当する箇所の断面図である。
【符号の説明】
１ 半導体基板
１Ｗ ウエハ
２ 拡散層（第１半導体領域）
３ 導体膜（第２導体膜、第６導体膜）
３ａ 第１ゲート電極
４ 導体膜（第３導体膜、第５導体膜、第１０導体膜）
４ａ 第２ゲート電極
４ｂ ゲート配線
５ 導体膜（第１導体膜）
５ａ 第３ゲート電極
５ｂ ゲート電極
６ ゲート絶縁膜（第１絶縁膜）
７ 絶縁膜（第４絶縁膜）
８ 絶縁膜（第５絶縁膜）
９ 絶縁膜（第２絶縁膜）
１０ 分離部
１０ａ 分離溝
１２ 拡散層（第２半導体領域）
１３ 絶縁膜（第２絶縁膜）
１４ 絶縁膜（第３絶縁膜）
１５ 絶縁膜
１６ 導体膜
１７ 導体膜（第７導体膜）
１８ 開口部
１９ 導体膜（第９導体膜）
２０ 開口部
ＭＡ メモリ領域
ＰＡ 周辺回路領域（周辺領域）
ＭＣ，ＭＣ０，ＭＣ１ メモリセル
ＰＷＬ ウェル
Ｌｍ 活性領域（第１活性領域）
Ｌｐ 活性領域（第２活性領域）
ＣＮＴ１ コンタクトホール
ＣＮＴ２ コンタクトホール（孔）
ＣＮＴ３ コンタクトホール
Ｌ１ 配線
Ｌ２ 配線（第１配線）
Ｌ３ 配線（第２配線）
Ｌ４，Ｌ５ 配線
Ｑｓ 選択ｎチャネル型のＭＩＳ・ＦＥＴ（第１トランジスタ）
ＳＳ ソース線
ＳＳ１ ソース線
ＳＤ１ ビット線
ＦＲ１ フォトレジストパターン（第１マスキングパターン）
ＦＲ２ フォトレジストパターン（第２マスキングパターン）
ＦＲ３ フォトレジスト膜
ＧＢ，ＧＢ１〜ＧＢ４ グローバルビット線
ＬＢ ローカルビット線
Claims (28)
- 浮遊ゲート電極形成用の第１ゲート電極、制御ゲート電極形成用の第２ゲート電極および第３ゲート電極を持つ不揮発性メモリセルを複数有する半導体装置の製造方法において、周辺回路用のトランジスタのゲート絶縁膜を形成した後に、前記第３ゲート電極を形成するための導体膜のパターンをマスクとして周辺回路領域の分離領域に分離溝を自己整合的に形成し、その分離溝を埋め込むことで、前記第３ゲート電極を形成するための導体パターンに対して自己整合的に分離部を形成する工程を有することを特徴とする半導体装置の製造方法。
- 複数の不揮発性メモリセルを有する半導体装置の製造方法において、以下の工程を有することを特徴とする半導体装置の製造方法；
（ａ）メモリ領域および周辺領域を有する半導体基板の主面上に第１絶縁膜を形成する工程、
（ｂ）前記半導体基板の主面の第１絶縁膜上に第１導体膜および第２絶縁膜を下層から順に堆積する工程、
（ｃ）前記第１導体膜および第２絶縁膜を前記メモリ領域および周辺領域に延在する複数の線状の第１パターンに加工する工程、
（ｄ）前記周辺領域を第１マスキングパターンで覆った状態で、前記第１マスキングパターンから露出する半導体基板に、その半導体基板の主面に対して斜め方向から不純物を導入することにより、前記第１パターンの各々の一方の長辺側に、第１パターンの隣接間および第１パターンの幅方向の一部に平面的に重なるような第１半導体領域を前記第１パターンの長辺に沿って延在するように前記半導体基板に形成する工程、
（ｅ）前記メモリ領域を第２マスキングパターンで覆った状態で、前記周辺領域において、前記複数の線状の第１パターンから露出する前記第１絶縁膜および半導体基板を除去することにより、前記複数の線状の第１パターンに対して自己整合的に分離溝を形成する工程、
（ｆ）前記分離溝を第３絶縁膜により埋め込み分離部を形成する工程、
（ｇ）前記メモリ領域における前記複数の線状の第１パターン隣接間における前記第３絶縁膜を除去し、前記複数の線状の第１パターンの第１導体膜の側面に第４絶縁膜を形成した後、前記半導体基板の主面に堆積された第２導体膜を、前記第４絶縁膜を介して前記第１パターンに隣接し、かつ、前記第１パターンの延在方向に沿って延在する複数の線状の第２パターンに加工する工程、
（ｈ）前記（ｇ）工程後、前記半導体基板の主面上に第５絶縁膜および第３導体膜を下層から順に堆積する工程、
（ｉ）前記第３導体膜を加工することにより前記複数の線状の第１パターンに対して交差する方向に延在する複数の第２ゲート電極のパターンを形成する工程、
（ｊ）前記第２ゲート電極のパターンをマスクとして、そこから露出する前記第５絶縁膜および第２導体膜を除去することにより第１ゲート電極を形成する工程、
（ｋ）前記複数の線状の第１パターンを加工することにより、前記メモリ領域に複数の第３ゲート電極を形成し、前記周辺領域に周辺回路用の複数の第１トランジスタのゲート電極を形成する工程。 - 請求項２記載の半導体装置の製造方法において、前記（ｋ）工程後、前記第１トランジスタのソースおよびドレイン用の半導体領域を、前記ゲート電極および第３ゲート電極に対して自己整合的に形成する工程を有することを特徴とする半導体装置の製造方法。
- 請求項２記載の半導体装置の製造方法において、前記第１マスキングパターンのメモリ領域側の端部境界線が、前記第３ゲート電極の周辺領域側の端部境界線から周辺領域の方向に離れていることを特徴とする半導体装置の製造方法。
- 請求項２記載の半導体装置の製造方法において、前記（ｋ）工程後、前記半導体基板の主面上に第６絶縁膜を堆積する工程、前記第６絶縁膜に前記第１トランジスタのゲート電極に達する複数の孔を、互いに隣接する前記ゲート電極に接続される孔の位置が互いに離れる方向にずれるように形成する工程および前記互いに隣接するゲート電極に達する孔の各々に、互いに絶縁された別々の配線が電気的に接続されるように、前記第６絶縁膜上に前記別々の配線を形成する工程を有することを特徴とする半導体装置の製造方法。
- 請求項２記載の半導体装置の製造方法において、前記周辺領域の前記複数の第１トランジスタのゲート電極を、その隣接ピッチが、前記メモリ領域の前記複数の第３ゲート電極の隣接ピッチと同等となるように形成することを特徴とする半導体装置の製造方法。
- 請求項２記載の半導体装置の製造方法において、前記周辺領域の前記複数の第１トランジスタのゲート電極を、その隣接ピッチが、前記メモリ領域の複数の第３ゲート電極の隣接ピッチの２倍となるように形成することを特徴とする半導体装置の製造方法。
- 複数の不揮発性メモリセルを有する半導体装置の製造方法において、以下の工程を有することを特徴とする半導体装置の製造方法；
（ａ）メモリ領域および周辺領域を有する半導体基板の主面上に第１絶縁膜を形成する工程、
（ｂ）前記半導体基板の主面の第１絶縁膜上に第１導体膜および第２絶縁膜を下層から順に堆積する工程、
（ｃ）前記第１導体膜および第２絶縁膜を前記メモリ領域および周辺領域に延在する複数の線状の第１パターンに加工する工程、
（ｄ）前記周辺領域を第１マスキングパターンで覆った状態で、前記マスキングパターンから露出する半導体基板に、その半導体基板の主面に対して斜め方向から不純物を導入することにより、前記第１パターンの各々の一方の長辺側に、第１パターンの隣接間および第１パターンの幅方向の一部に平面的に重なるような第１半導体領域を前記第１パターンの長辺に沿って延在するように前記半導体基板に形成する工程、
（ｅ）前記メモリ領域を第２マスキングパターンで覆った状態で、前記周辺領域において、前記複数の線状の第１パターンから露出する前記第１絶縁膜および半導体基板を除去することにより、前記複数の線状の第１パターンに対して自己整合的に分離溝を形成する工程、
（ｆ）前記分離溝を第３絶縁膜により埋め込み分離部を形成する工程、
（ｇ）前記メモリ領域における前記複数の線状の第１パターン隣接間における前記第３絶縁膜を除去し、前記複数の線状の第１パターンの第１導体膜の側面に第４絶縁膜を形成した後、前記半導体基板の主面に堆積された第２導体膜を、前記第４絶縁膜を介して前記第１パターンに隣接し、かつ、前記第１パターンの延在方向に沿って延在する複数の線状の第２パターンに加工する工程、
（ｈ）前記（ｇ）工程後、前記半導体基板の主面上に第５絶縁膜および第３導体膜を下層から順に堆積する工程、
（ｉ）前記第３導体膜を加工することにより前記複数の線状の第１パターンに対して交差する方向に延在する複数の第２ゲート電極のパターンを形成する工程、
（ｊ）前記第２ゲート電極のパターンをマスクとして、そこから露出する前記第５絶縁膜および第２導体膜を除去することにより第１ゲート電極を形成する工程、
（ｋ）前記複数の線状の第１パターンを加工することにより、前記メモリ領域に複数の第３ゲート電極を形成し、前記周辺領域に周辺回路用の複数の第１トランジスタのゲート電極を形成する工程、
（ｌ）前記第１トランジスタのソースおよびドレイン用の半導体領域を、前記ゲート電極および第３ゲート電極に対して自己整合的に形成する工程、
（ｍ）前記（ｌ）工程後、前記半導体基板の主面上に第６絶縁膜を堆積する工程、
（ｎ）前記第６絶縁膜に前記第１トランジスタのゲート電極に達する複数の孔を、互いに隣接するゲート電極に達する孔の位置が互いに離れる方向にずれるように形成する工程、
（ｏ）前記互いに隣接するゲート電極に達する孔の各々に互いに絶縁された別々の配線が電気的に接続されるように、前記第６絶縁膜上に前記別々の配線を形成する工程。 - 請求項８記載の半導体装置の製造方法において、前記周辺領域の前記複数の第１トランジスタのゲート電極を、その隣接ピッチが、前記メモリ領域の前記複数の第３ゲート電極の隣接ピッチと同等となるように形成することを特徴とする半導体装置の製造方法。
- 請求項８記載の半導体装置の製造方法において、前記周辺領域の前記複数の第１トランジスタのゲート電極を、その隣接ピッチが、前記メモリ領域の前記複数の第３ゲート電極の隣接ピッチの２倍となるように形成することを特徴とする半導体装置の製造方法。
- 複数の不揮発性メモリセルを有する半導体装置の製造方法において、以下の工程を有することを特徴とする半導体装置の製造方法；
（ａ）メモリ領域および周辺領域を有する半導体基板の主面上に第１絶縁膜を形成する工程、
（ｂ）前記半導体基板の主面の第１絶縁膜上に第１導体膜および第２絶縁膜を下層から順に堆積する工程、
（ｃ）前記第１導体膜および第２絶縁膜を前記メモリ領域および周辺領域に延在する複数の線状の第１パターンに加工する工程、
（ｄ）前記周辺領域を第１マスキングパターンで覆った状態で、前記マスキングパターンから露出する半導体基板に、半導体基板の主面に対して斜め方向から不純物を導入することにより、前記第１パターンの各々の一方の長辺側に、第１パターンの隣接間および第１パターンの幅方向の一部に平面的に重なるような第１半導体領域を前記第１パターンの長辺に沿って延在するように前記半導体基板に形成する工程、
（ｅ）前記メモリ領域を第２マスキングパターンで覆った状態で、前記周辺領域において、前記複数の線状の第１パターンから露出する前記第１絶縁膜および半導体基板を除去することにより、前記複数の線状の第１パターンに対して自己整合的に分離溝を形成する工程、
（ｆ）前記分離溝を第３絶縁膜により埋め込み分離部を形成する工程、
（ｇ）前記メモリ領域において前記複数の線状の第１パターン隣接間に存在する前記第３絶縁膜を除去し、前記複数の線状の第１パターンの第１導体膜の側面に第４絶縁膜を形成した後、前記半導体基板の主面に堆積された第２導体膜を、前記第４絶縁膜を介して前記第１パターンに隣接し、かつ、前記第１パターンの延在方向に沿って延在する複数の線状の第２パターンに加工する工程、
（ｈ）前記（ｇ）工程後、前記半導体基板の主面上に第５絶縁膜を堆積する工程、
（ｉ）前記５絶縁膜上に第４導体膜を堆積する工程、
（ｊ）前記周辺領域の第４導体膜、第５絶縁膜および第２絶縁膜を除去することにより、前記周辺回路領域の第１導体膜を露出させる工程、
（ｋ）前記半導体基板の主面上に第５導体膜を堆積する工程、
（ｌ）前記メモリ領域に第２ゲート電極形成用のマスキングパターンを形成し、かつ、前記周辺領域に周辺回路用の第１トランジスタのゲート電極形成用のマスキングパターンを形成した後、それらのマスキングパターンをマスクとして、そこから露出する第５導体膜、第４導体膜、第５絶縁膜および第１導体膜をエッチングすることにより、前記メモリ領域には、前記複数の線状の第１パターンに対して交差する方向に延在され、前記第４、第５導体膜の積層構造を有する複数の第２ゲート電極のパターンを形成し、前記周辺領域には、前記第１、第５導体膜の積層構造を有する複数の前記第１トランジスタのゲート電極を形成する工程。 - 請求項１１記載の半導体装置の製造方法において、前記（ｌ）工程後、前記第１トランジスタのソースおよびドレイン用の半導体領域を、前記ゲート電極および第３ゲート電極に対して自己整合的に形成する工程を有することを特徴とする半導体装置の製造方法。
- 請求項１１記載の半導体装置の製造方法において、前記第１マスキングパターンのメモリ領域側の端部境界線が、前記第３ゲート電極の周辺領域側の端部境界線から周辺領域方向に離れていることを特徴とする半導体装置の製造方法。
- 請求項１１記載の半導体装置の製造方法において、前記（ｌ）工程後、前記半導体基板の主面上に第６絶縁膜を堆積する工程、前記第６絶縁膜に前記第１トランジスタのゲート電極に達する複数の孔を、互いに隣接する前記ゲート電極に接続される孔の位置が互いに離れる方向にずれるように形成する工程および前記互いに隣接するゲート電極に達する孔の各々に、互いに絶縁された別々の配線が電気的に接続されるように、前記第６絶縁膜上に前記別々の配線を形成する工程を有することを特徴とする半導体装置の製造方法。
- 請求項１１記載の半導体装置の製造方法において、前記周辺領域の前記複数の第１トランジスタのゲート電極を、その隣接ピッチが、前記メモリ領域の前記複数の第３ゲート電極の隣接ピッチと同等となるように形成することを特徴とする半導体装置の製造方法。
- 請求項１１記載の半導体装置の製造方法において、前記周辺領域の前記複数の第１トランジスタのゲート電極を、その隣接ピッチが、前記メモリ領域の前記複数の第３ゲート電極の隣接ピッチの２倍となるように形成することを特徴とする半導体装置の製造方法。
- 複数の不揮発性メモリセルを有する半導体装置の製造方法において、以下の工程を有することを特徴とする半導体装置の製造方法；
（ａ）メモリ領域および周辺領域を有する半導体基板の主面上に第１絶縁膜を形成する工程、
（ｂ）前記半導体基板の主面の第１絶縁膜上に第６導体膜および第２絶縁膜を下層から順に堆積する工程、
（ｃ）前記第６導体膜および第２絶縁膜を加工することにより第１ゲート電極を形成するための複数の線状の第３パターンを前記メモリ領域および周辺領域に延在させた状態で形成する工程、
（ｄ）前記メモリ領域および周辺領域において、前記複数の線状の第３パターンをエッチングマスクとして、そこから露出する第１絶縁膜および半導体基板を除去することにより、前記複数の線状の第３パターンに対して自己整合的に分離溝を形成する工程、
（ｅ）前記分離溝内に第３絶縁膜を埋め込むことにより分離部を形成する工程、
（ｆ）前記（ｅ）工程後、前記第２絶縁膜を除去することにより、前記第６導体膜を露出させる工程、
（ｇ）前記（ｆ）工程後、前記半導体基板の主面上に第７導体膜を堆積した後、これを加工することにより、前記第１ゲート電極を形成するためのパターンであって、前記第３パターンよりも幅広に形成され、かつ、前記第３パターンの延在方向と同一方向に沿って前記メモリ領域および周辺領域に延在する複数の線状の第４パターンを前記第６導体膜と電気的に接続した状態で形成する工程、
（ｈ）前記（ｇ）工程後、前記半導体基板の主面上に第５絶縁膜を堆積する工程、
（ｉ）前記（ｈ）工程後、前記第５絶縁膜上に第８導体膜を堆積した後、前記周辺領域においては前記第８導体膜を除去し、前記メモリ領域においては前記第８導体膜をパターニングすることにより、前記複数の線状の第４パターンに対して交差する方向に延在する複数の線状の第２ゲート電極のパターンを形成する工程、
（ｊ）前記（ｉ）工程後、前記半導体基板の主面上に、前記周辺領域の第１トランジスタのゲート電極形成領域を覆う第３マスキングパターンを形成した後、前記第３マスキングパターンおよび前記第２ゲート電極のパターンをエッチングマスクとして、そこから露出する第５絶縁膜および第６、７導体膜を除去することにより、前記メモリ領域においては前記第２ゲート電極のパターンに対して自己整合的に第６、第７導体膜の積層構造を有する第１ゲート電極のパターンを形成し、前記周辺領域においては前記第６、７導体膜の積層構造を有する複数の前記第１トランジスタのゲート電極を形成する工程、
（ｋ）前記（ｊ）工程後、前記半導体基板の主面上に第６絶縁膜を堆積する工程、
（ｌ）前記第６絶縁膜に前記第１トランジスタのゲート電極に達する複数の孔を、
互いに隣接するゲート電極に達する孔の位置が互いに離れる方向にずれるように形成する工程、
（ｍ）前記互いに隣接するゲート電極に達する孔の各々に、互いに絶縁された別々の配線が電気的に接続されるように、前記第６絶縁膜上に前記別々の配線を形成する工程。 - 複数の不揮発性メモリセルを有する半導体装置の製造方法において、以下の工程を有することを特徴とする半導体装置の製造方法；
（ａ）メモリ領域および周辺領域を有する半導体基板の主面上に第１絶縁膜を形成する工程、
（ｂ）前記半導体基板の主面の第１絶縁膜上に第６導体膜および第２絶縁膜を下層から順に堆積する工程、
（ｃ）前記第６導体膜および第２絶縁膜を加工することにより第１ゲート電極を形成するための複数の線状の第３パターンを前記メモリ領域および周辺領域に延在させた状態で形成する工程、
（ｄ）前記メモリ領域および周辺領域において、前記複数の線状の第３パターンをエッチングマスクとして、そこから露出する第１絶縁膜および半導体基板を除去することにより、前記複数の線状の第３パターンに対して自己整合的に分離溝を形成する工程、
（ｅ）前記分離溝内に第３絶縁膜を埋め込むことにより分離部を形成する工程、
（ｆ）前記（ｅ）工程後、前記第２絶縁膜を除去することにより、前記第６導体膜を露出させる工程、
（ｇ）前記（ｆ）工程後、前記半導体基板の主面上に第７導体膜を堆積した後、これを加工することにより、前記第１ゲート電極を形成するためのパターンであって、前記第３パターンよりも幅広に形成され、かつ、前記第３パターンの延在方向と同一方向に沿って前記メモリ領域および周辺領域に延在する複数の線状の第４パターンを前記第６導体膜と電気的に接続した状態で形成する工程、
（ｈ）前記（ｇ）工程後、前記半導体基板の主面上に第５絶縁膜を堆積する工程、
（ｉ）前記（ｈ）工程後、前記第５絶縁膜上に第９導体膜を堆積する工程、
（ｊ）前記周辺領域において前記第９導体膜および第５絶縁膜に前記第７導体膜の一部が露出する複数の孔を、互いに隣接する周辺回路用の第１トランジスタのゲート電極に接続される孔の位置が互いに離れる方向にずれるように形成する工程、
（ｋ）前記（ｊ）工程後、前記半導体基板の主面上に第１０導体膜を堆積した後、前記第９、第１０導体膜を加工することにより、前記周辺領域においては、前記互いに隣接する周辺回路用の第１トランジスタのゲート電極に接続される孔の各々に、互いに絶縁された別々の配線が電気的に接続されるように前記別々の配線を形成し、前記メモリ領域においては、前記複数の線状の第４パターンに対して交差する方向に延在する複数の線状の第２ゲート電極のパターンを形成する工程、
（ｌ）前記（ｋ）工程後、前記半導体基板の主面上に、前記周辺領域の第１トランジスタのゲート電極形成領域を覆う第３マスキングパターンを形成した後、前記第３マスキングパターンおよび前記第２ゲート電極のパターンをエッチングマスクとして、そこから露出する第５絶縁膜および第６，７，９，１０導体膜を除去することにより、前記メモリ領域においては前記第２ゲート電極のパターンに対して自己整合的に第６，第７導体膜の積層構造を有する第１ゲート電極のパターンを形成し、前記周辺領域においては前記第６、７導体膜の積層構造を有する複数の前記第１トランジスタのゲート電極を形成する工程。 - 複数の不揮発性メモリセルを有する半導体装置において、以下の構成を有することを特徴とする半導体装置；
（ａ）メモリ領域およびその周辺領域を有する半導体基板、
（ｂ）前記メモリ領域の半導体基板の主面に形成された第１活性領域、
（ｃ）前記第１活性領域上に第１ゲート絶縁膜を介して設けられ、前記半導体基板の主面の第１方向およびこれに交差する第２方向に沿って互いに分離された状態で配置された複数の第１ゲート電極、
（ｄ）前記メモリ領域において、前記第１方向に沿って配置された複数の第１ゲート電極上に絶縁膜を介して重なるように第１方向に沿って延在され、前記第２方向に沿って互いに分離された状態で配置された複数の第２ゲート電極、
（ｅ）前記第１活性領域上に前記第１ゲート絶縁膜を介して前記複数の第１ゲート電極に隣接して配置され、前記第２方向に延在する複数の第３ゲート電極、
（ｆ）前記半導体基板において、前記第３ゲート電極の一方の長辺に沿うように前記第３ゲート電極の隣接間および第３ゲート電極下の一部に広がって形成された第１半導体領域、
（ｇ）前記周辺領域の半導体基板において、前記第３ゲート電極の延長上に延在して設けられ、前記第１方向の隣接間に分離部を隔てて設けられた複数の第２活性領域、
（ｈ）前記複数の第２活性領域の各々に第２ゲート絶縁膜を介して設けられ、前記第２活性領域の前記第１方向の寸法と同一の前記第１方向の寸法を持つ複数のゲート電極、
（ｉ）前記周辺領域の半導体基板において、前記複数のゲート電極の各々における前記第２方向の両側に形成されたソースおよびドレイン用の半導体領域であって、その一方が前記第１半導体領域と電気的に接続された第２半導体領域、
（ｊ）前記周辺領域において前記複数のゲート電極の各々に配置された孔であって、前記第１方向に沿って互いに隣接するゲート電極に配置される孔の位置が互いに前記第２方向にずれるように配置された孔、
（ｋ）前記周辺領域において、前記第１方向に延在された状態で、前記第２方向に沿って互いに絶縁された状態で配置され、前記第１方向に沿って互いに隣接するゲート電極に配置される孔の各々に電気的に接続された別々の配線。 - 請求項１９記載の半導体装置において、前記周辺領域において前記第１方向に隣接する前記ゲート電極の隣接ピッチを、前記メモリ領域において前記第１方向に隣接する前記第３ゲート電極の隣接ピッチと同等となるようにしたことを特徴とする半導体装置。
- 請求項１９記載の半導体装置において、前記周辺領域において前記第１方向に隣接する前記ゲート電極の隣接ピッチを、前記メモリ領域において前記第１方向に隣接する前記第３ゲート電極の隣接ピッチの２倍となるようにしたことを特徴とする半導体装置。
- 請求項１９記載の半導体装置において、前記周辺領域のゲート電極が、前記メモリ領域の前記第２ゲート電極および第３ゲート電極を形成する各々の導体膜の積層構造を有することを特徴とする半導体装置。
- 複数の不揮発性メモリセルを有する半導体装置において、以下の構成を有することを特徴とする半導体装置；
（ａ）メモリ領域およびその周辺領域を有する半導体基板、
（ｂ）前記メモリ領域の半導体基板の主面に形成された第１活性領域、
（ｃ）前記第１活性領域上に第１ゲート絶縁膜を介して設けられ、前記半導体基板の主面の第１方向およびこれに交差する第２方向に沿って互いに分離された状態で配置された複数の第１ゲート電極、
（ｄ）前記メモリ領域において、前記第１方向に沿って配置された複数の第１ゲート電極上に絶縁膜を介して重なるように第１方向に沿って延在され、前記第２方向に沿って互いに分離された状態で配置された複数の第２ゲート電極、
（ｅ）前記第１活性領域上に前記第１ゲート絶縁膜を介して前記複数の第１ゲート電極に隣接して配置され、前記第２方向に延在する複数の第３ゲート電極、
（ｆ）前記周辺領域の半導体基板において、前記第３ゲート電極の延長上に延在して設けられ、前記第１方向の隣接間に分離部を隔てて設けられた複数の第２活性領域、
（ｇ）前記複数の第２活性領域の各々に第２ゲート絶縁膜を介して設けられ、前記第２活性領域の前記第１方向の寸法と同一の前記第１方向の寸法を持つ複数のゲート電極、
（ｈ）前記周辺領域において前記複数のゲート電極の各々に配置された孔であって、前記第１方向に沿って互いに隣接するゲート電極に配置される孔の位置が互いに前記第２方向にずれるように配置された孔、
（ｉ）前記周辺領域において、前記第１方向に延在され、かつ、前記第２方向に沿って互いに絶縁された状態で配置され、前記第１方向に沿って互いに隣接するゲート電極に配置される孔の各々に電気的に接続された別々の配線。 - 請求項２３記載の半導体装置において、前記周辺領域において前記第１方向に隣接する前記ゲート電極の隣接ピッチを、前記メモリ領域において前記第１方向に隣接する前記第３ゲート電極の隣接ピッチと同等となるようにしたことを特徴とする半導体装置。
- 請求項２３記載の半導体装置において、前記周辺領域において前記第１方向に隣接する前記ゲート電極の隣接ピッチを、前記メモリ領域において前記第１方向に隣接する前記第３ゲート電極の隣接ピッチの２倍となるようにしたことを特徴とする半導体装置。
- 請求項２３記載の半導体装置において、前記周辺領域のゲート電極が、前記メモリ領域の前記第２ゲート電極および第３ゲート電極を形成する各々の導体膜の積層構造を有することを特徴とする半導体装置。
- 複数の不揮発性メモリセルを有する半導体装置において、以下の構成を有することを特徴とする半導体装置；
（ａ）メモリ領域およびその周辺領域を有する半導体基板、
（ｂ）前記メモリ領域の半導体基板の主面に形成された第１活性領域、
（ｃ）前記第１活性領域上に第１ゲート絶縁膜を介して設けられ、前記半導体基板の主面の第１方向およびこれに交差する第２方向に沿って互いに分離された状態で配置された複数の第１ゲート電極、
（ｄ）前記メモリ領域において、前記第１方向に沿って配置された複数の第１ゲート電極上に絶縁膜を介して重なるように第１方向に沿って延在され、かつ、前記第２方向に沿って互いに分離された状態で配置された複数の第２ゲート電極、
（ｅ）前記周辺領域の半導体基板の主面に形成された第２活性領域、
（ｆ）前記第２活性領域上に第２ゲート絶縁膜を介して設けられ、かつ、前記第１ゲート電極の前記第１方向の寸法と同一の前記第１方向の寸法を持つ複数のゲート電極、
（ｇ）前記周辺領域において、前記複数のゲート電極の各々に配置された孔であって、前記第１方向に沿って互いに隣接するゲート電極に配置される孔の位置が互いに前記第２方向にずれるように配置された孔、
（ｈ）前記周辺領域において、前記第１方向に延在され、かつ、前記第２方向に沿って互いに絶縁された状態で配置され、前記第１方向に沿って互いに隣接するゲート電極に配置される孔の各々に電気的に接続された別々の配線。 - 以下の構成を有することを特徴とする半導体装置；
（ａ）メモリ領域およびその周辺領域を有する半導体基板、
（ｂ）前記メモリ領域の半導体基板の主面に形成された第１活性領域、
（ｃ）前記第１活性領域上に第１ゲート絶縁膜を介して設けられ、前記半導体基板の主面の第１方向およびこれに交差する第２方向に沿って互いに分離された状態で配置された複数の第１ゲート電極、
（ｄ）前記メモリ領域において、前記第１方向に沿って配置された複数の第１電極上に絶縁膜を介して重なるように第１方向に沿って延在され、かつ、前記第２方向に沿って互いに分離された状態で配置された複数の第２ゲート電極、
（ｅ）前記周辺領域の半導体基板の主面に形成された第２活性領域、
（ｆ）前記第２活性領域上に第２ゲート絶縁膜を介して設けられ、かつ、前記第１ゲート電極の前記第１方向の寸法と同一の前記第１方向の寸法を持つ複数のゲート電極、
（ｇ）前記周辺領域において前記複数のゲート電極の各々に配置された孔であって、前記第１方向に沿って互いに隣接するゲート電極に配置される孔の位置が互いに前記第２方向にずれるように配置された孔、
（ｈ）前記周辺領域において、前記第１方向に延在され、かつ、前記第２方向に沿って互いに絶縁された状態で配置された配線であって、前記第１方向に沿って互いに隣接するゲート電極に配置される孔のうち、偶数番目の複数の孔と電気的に接続される第１配線、
（ｉ）前記周辺領域において、前記第１配線に対して絶縁された状態で配置された配線であって、前記第１方向に沿って互いに隣接するゲート電極に配置される孔のうち、奇数番目の複数の孔と電気的に接続される第２配線。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002182027A JP2004031448A (ja) | 2002-06-21 | 2002-06-21 | 半導体装置の製造方法および半導体装置 |
| US10/457,656 US6849502B2 (en) | 2002-06-21 | 2003-06-10 | Semiconductor device and method of manufacturing the same |
| US11/022,773 US7190017B2 (en) | 2002-06-21 | 2004-12-28 | Semiconductor device and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002182027A JP2004031448A (ja) | 2002-06-21 | 2002-06-21 | 半導体装置の製造方法および半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004031448A true JP2004031448A (ja) | 2004-01-29 |
Family
ID=29728305
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002182027A Withdrawn JP2004031448A (ja) | 2002-06-21 | 2002-06-21 | 半導体装置の製造方法および半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6849502B2 (ja) |
| JP (1) | JP2004031448A (ja) |
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2002
- 2002-06-21 JP JP2002182027A patent/JP2004031448A/ja not_active Withdrawn
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2003
- 2003-06-10 US US10/457,656 patent/US6849502B2/en not_active Expired - Fee Related
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2004
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Also Published As
| Publication number | Publication date |
|---|---|
| US6849502B2 (en) | 2005-02-01 |
| US7190017B2 (en) | 2007-03-13 |
| US20030235953A1 (en) | 2003-12-25 |
| US20050151168A1 (en) | 2005-07-14 |
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| A977 | Report on retrieval |
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|
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