JP2011159712A - 不揮発性半導体記憶装置、および不揮発性半導体記憶装置の製造方法 - Google Patents

Abstract

【課題】ライトディスターブ（ＷＤＴ）が発生しない不揮発性半導体記憶装置を提供する。
【解決手段】第１方向に延伸する第１素子分離絶縁領域４２と、その第１素子分離絶縁領域４２と異なる第２素子分離絶縁領域４２と、第１メモリセル２と、第２メモリセル１５とを具備する不揮発性半導体記憶装置１を構成する。ここで、その第１メモリセル２は、第２方向に延伸する第１コントロールゲート２１を備える。その第２メモリセル１５は、その第１コントロールゲート２１に対向する第２コントロールゲート３５を備える。その第１コントロールゲート２１は、第１引き出し電極３に接続されている。その第１引き出し電極３は、その第２コントロールゲート３５の側面から離れた位置のその第１素子分離絶縁領域４２を掘り下げた第１掘り下げ領域７の内部に設けられるものである。
【選択図】図８

Description

本発明は、不揮発性半導体記憶装置、および不揮発性半導体記憶装置の製造方法に関する。

半導体集積回路に組み込まれる記憶装置の一つに、不揮発性半導体記憶装置がある。不揮発性半導体記憶装置は、半導体集積回路の電源を切っても記憶情報が残る素子を備えている。従来の不揮発性半導体記憶装置の一例として、フローティングゲート（ＦＧ）を備えた記憶装置（以下、ＦＧ型記憶装置と記載する）が知られている。ＦＧ型記憶装置は、そのフローティングゲートに蓄積された電荷に基づいて、読み出し電流の閾値電圧がシフトする。ＦＧ型記憶装置は、その閾値電圧に対応して情報を記憶している。

半導体集積回路に対する微細化の要求に伴って、ＦＧ型記憶装置よりも微細化が容易な不揮発性半導体記憶装置が要求されるようになってきた。そのような不揮発性半導体記憶装置として、絶縁膜中に備えられた電荷蓄積層のトラップを利用する不揮発性半導体記憶装置（以下、電荷蓄積層型記憶装置と記載する）が知られている。電荷蓄積層型記憶装置の一例として、ＴｗｉｎＭＯＮＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）セルを用いたＴｗｉｎＭＯＮＯＳ型不揮発性半導体記憶装置が知られている（例えば、特許文献１非特許文献１参照）。

特許文献１には、高密度金属／多結晶シリコン・酸化層・チッ化層・酸化層・シリコン（Ｍｅｔａｌ／ｐｏｌｙｓｉｌｉｃｏｎ Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ Ｓｉｌｉｃｏｎ（ＭＯＮＯＳ））メモリアレーを形成するための裏打ち（結合）方法に関する技術が開示されている。通常のＭＯＳＦＥＴメモリでは、ソース拡散領域とドレイン拡散領域との間に１つの多結晶シリコンゲートを有するトランジスタ構造体が使用され、ワードゲート多結晶シリコン線及び拡散ビット線が直角に置かれる。メモリアレーが大きくなるにつれて、ビット線（ＢＬ）及びワードゲート線（ＷＧ）は長くなる。大型メモリ素子では、一連のワードゲートのためにワード線抵抗は高い。ワード線抵抗を低減するために、多結晶ワード線と平行な金属線へワード線を周期的に接続することが必要である。これは、『裏打ち』又は『結合』されたワード線と呼ばれる。

図１Ａ、図１Ｂ、及び図１Ｃは、特許文献１に記載の技術におけるコントロールゲート及びそれらのコンタクトを形成する様々なプロセスステップにおける断面図を示している。図１Ａで示されるように、整合した多結晶シリコン層２４２／２４３は、ワードゲート２４０の上に堆積される。そのプロセスにおいて、コントロールゲートコンタクト区域の多結晶シリコン層２４３は、浅いトレンチアイソレーション（ＳＴＩ）領域２０２の上に置かれ、そこで凹所フォトレジストマスク又はハードマスクで覆われる。マスクは、コントロールパッド区域を除いてコントロールゲート多結晶シリコンを露光するために適用される。

次に、側壁コントロールゲート２４２を得るため、側壁多結晶シリコンの垂直エッチングが実行される。ビット拡散接合２０３の上にある多結晶シリコンがエッチングによって除去される。しかし、図７Ｂで示されるように、ＳＴＩ領域の上の多結晶シリコン２４３は凹所マスクで覆われ、コントロールゲートコントロールパッドのために充填された多結晶シリコンが残る。

選択ゲートを含む周辺区域を画定した後、ワードゲートの間の区域を充填するため酸化層２４５が堆積され、キャップチッ化層２３０が露出されるまで平坦化される。自己整合を可能にするキャップチッ化層のストリップに続いて、ワード線（配線）多結晶シリコン２４６が堆積される。ワード配線は、通常のリソグラフィ、及び堆積された多結晶シリコン２４６及びワードゲート多結晶シリコン２４０を下方のワードゲート酸化層まで完全にエッチングする後続のＲＩＥによって画定される。その次に、通常のコンタクトプロセスが、酸化層の充填、酸化層のＣＭＰ、コンタクトの開口、タングステンの堆積、及びタングステンのＣＭＰの順序で続き、コントロールゲートコンタクト２５２が形成される。

また、例えば、非特許文献１に、ＴｗｉｎＭＯＮＯＳ構造のフラッシュメモリのセル構造が開示されている。図２は、非特許文献１に開示されたｔｗｉｎＭＯＮＯＳセルの構造を示す斜視図である。ＴｗｉｎＭＯＮＯＳセルは、二つのソース／ドレイン拡散層（Ｓｏｕｒｃｅ／Ｄｒａｉｎ Ｉｍｐｌａｎｔ）と、その二つのソース／ドレイン拡散層に挟まれたチャネル領域上に、ワードゲート酸化膜（Ｗｏｒｄ Ｇａｔｅ Ｏｘｉｄｅ）を介して設けられたワードゲート電極（Ｗｏｒｄ Ｇａｔｅ）を備えている。また、そのワードゲート電極の両側面には、コントロールゲート電極（Ｃｏｎｔｒｏｌ Ｇａｔｅ）が設けられている。

図３は、従来のＴｗｉｎＭＯＮＯＳセルを有する不揮発性半導体記憶装置のレイアウトを示すレイアウト図である。従来の不揮発性半導体記憶装置は、アレイ状に配置された複数のＴｗｉｎＭＯＮＯＳセルを備えている。データの書き込みの対象となるプログラム対象セル１０２の周囲には、書き込みを行わないセル（非プログラムセル１１１〜非プログラムセル１１５）が複数は位置されている。

図３に示されているように、プログラム対象セル１０２のコントロールゲートは、裏打ち領域（引き出し電極）１０３から供給されるコントロールゲート電圧を受ける。その裏打ち領域（引き出し電極）１０３は、非プログラムセル１１５や非プログラムセル１１４のコントロールゲートにも接続されている。同様に、プログラム対象セル１０２の反対側のコントロールゲートは、裏打ち領域（引き出し電極）１０４から供給されるコントロールゲート電圧を受ける。図４は、上述の不揮発性半導体記憶装置１０１の回路構成を示す回路図である。図４は、プログラム対象セル１０２の書き込み対象ビット１０２ａにデータを書き込むときの電圧配置を例示している。

特開２００２−３５３３４６号公報

Ｔ．Ｏｇｕｒａ，ｅｔ ａｌ．"Ｅｍｂｅｄｄｅｄ ｔｗｉｎ ＭＯＮＯＳ Ｆｌａｓｈ ｍｅｍｏｒｉｅｓ ｗｉｔｈ ４ｎｓ ａｎｄ １５ｎｓ ｆａｓｔ ａｃｃｅｓｓ ｔｉｍｅｓ"，２００３ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｃｉｒｃｕｉｔｓ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈ．Ｐａｐｅｒｓ，Ｊｕｎ．１２−１４，２００３．

図５は、上述の電圧が供給され時のプログラム対象セル１０２とその周囲の各セル（非プログラムセル１１１〜非プログラムセル１１５）の状態を例示した回路図である。図５に示されているように、プログラム対象セル１０２の書き込み対象ビット１０２ａにデータを書き込むときに、その周囲のセルの電極に対して、電圧が印加されてしまうことがある。図５を参照すると、非プログラムセル１１５と非プログラムセル１１４は、書き込みを行わないセルである。しかしながら、従来のセルアレイでは、非プログラムセル１１５のソースには５Ｖが供給され、コントロールゲートに５Ｖが供給され、ワードゲートに０Ｖが供給される。同様に、非プログラムセル１１４のソースには５Ｖが供給され、コントロールゲートに５Ｖが供給され、ワードゲートに０Ｖが供給される。そのため、ライトディスターブ（ＷＤＴ）が発生し、非選択ビットであるにもかかわらず、閾値電圧が変動してしまうことがある。

本発明が解決しようとする課題は、ライトディスターブ（ＷＤＴ）が発生しない不揮発性半導体記憶装置を提供することにある。

以下に、［発明を実施するための形態］で使用される番号を用いて、［課題を解決するための手段］を説明する。これらの番号は、［特許請求の範囲］の記載と［発明を実施するための形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。

上記の課題を解決するために、第１方向に延伸する第１素子分離絶縁領域（４２）と、その第１方向に延伸し、その第１素子分離絶縁領域（４２）と異なる第２素子分離絶縁領域（４２）と、第１メモリセル（２）と、第２メモリセル（１５）と、を具備する不揮発性半導体記憶装置（１）を構成する。ここで、その第１メモリセル（２）は、その第１方向と異なる第２方向に延伸する第１コントロールゲート（２１）を備えることが好ましい。また、その第２メモリセル（１５）は、拡散層領域（２４）を挟んでその第１コントロールゲート（２１）に対向する第２コントロールゲート（３５）を備えることが好ましい。また、その第１コントロールゲート（２１）は、第１引き出し電極（３）に接続されていることが好ましい。そして、その第１引き出し電極（３）は、その第２コントロールゲート（３５）の側面から離れた位置のその第１素子分離絶縁領域（４２）を、選択的に掘り下げた第１掘り下げ領域（７）の内部に設けられるものである。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、ライトディスターブ（ＷＤＴ）が発生しない不揮発性半導体記憶装置を提供することが可能となる。

図１Ａは、従来のコントロールゲート及びそれらのコンタクトを形成するプロセスステップにおける断面図を示している。 図１Ｂは、従来のコントロールゲート及びそれらのコンタクトを形成するプロセスステップにおける断面図を示している。 図１Ｃは、従来のコントロールゲート及びそれらのコンタクトを形成するプロセスステップにおける断面図を示している。 図２は、従来のＴｗｉｎＭＯＮＯＳセルの構造を示す斜視図である。 図３は、従来のＴｗｉｎＭＯＮＯＳセルを有する不揮発性半導体記憶装置１０１のレイアウトを示すレイアウト図である。 図４は、上述の不揮発性半導体記憶装置１０１の回路構成を示す回路図である。 図５は、書き込み電圧が供給され時の状態を例示した回路図である。 図６は、本願発明を実施するための形態における不揮発性半導体記憶装置１の構成を例示するレイアウト図である。 図７は、不揮発性半導体記憶装置１の断面の構成を例示する断面図である。 図８は、不揮発性半導体記憶装置１の断面の構成を例示する断面図である。 図９は、本実施形態の不揮発性半導体記憶装置１の回路構成を例示する回路図である。 図１０は、書き込み電圧が供給されたプログラム対象セル２とその周囲の各セルの状態を例示した回路図である。 図１１は、不揮発性半導体記憶装置１の製造工程における第１段階の半導体構造物を例示する断面図である。 図１２は、不揮発性半導体記憶装置１の製造工程における第２段階の半導体構造物を例示する断面図である。 図１３は、不揮発性半導体記憶装置１の製造工程における第３段階の半導体構造物を例示する断面図である。 図１４は、不揮発性半導体記憶装置１の製造工程における第４段階の半導体構造物を例示する断面図である。 図１５は、不揮発性半導体記憶装置１の製造工程における第５段階の半導体構造物を例示する断面図である。 図１６は、不揮発性半導体記憶装置１の製造工程における第６段階の半導体構造物を例示する断面図である。 図１７は、不揮発性半導体記憶装置１の製造工程における第７段階の半導体構造物を例示する断面図である。 図１８は、不揮発性半導体記憶装置１の製造工程における第８段階の半導体構造物を例示する断面図である。 図１９は、不揮発性半導体記憶装置１の製造工程における第９段階の半導体構造物を例示する断面図である。 図２０は、不揮発性半導体記憶装置１の製造工程における第１０段階の半導体構造物を例示する断面図である。

以下、本発明の実施の形態を図面に基づいて説明する。なお、実施の形態を説明するための図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

図６は、本実施形態の不揮発性半導体記憶装置１の構成を例示するレイアウト図である。本実施形態の不揮発性半導体記憶装置１は、複数のメモリセルを備えている。その複数のメモリセルの各々は、ワードゲートと、そのワードゲートを基準に対称に配置された２つのコントロールゲートを備えている。そのコントロールゲートには、コントロールゲート電圧が印加される。不揮発性半導体記憶装置１は、そのコントロールゲートに供給するコントロールゲート電圧を受ける裏打ち領域（裏打ち領域（引き出し電極）３、裏打ち領域（引き出し電極）４、裏打ち領域（引き出し電極）５、裏打ち領域（引き出し電極）６）を備えている。

図６に示されているように、その不揮発性半導体記憶装置１において、データの書き込みの対象となるプログラム対象セル２を特定したとき、そのプログラム対象セル２の周囲の複数のセル（非プログラムセル１１〜非プログラムセル１５）は、データの書き込みを行わないメモリセルとなる。

そのプログラム対象セル２は、第１コントロールゲート２１と、第２コントロールゲート２２と、ワードゲート２３とを含んでいる。また、プログラム対象セル２は、拡散領域２４と拡散領域２５とを含んでいる。拡散領域２４の上には接続コンタクト２６が形成されている。拡散領域２５の上には、接続コンタクト２７が形成されている。拡散領域２４は、プログラム対象セル２と非プログラムセル１５とに共用の活性領域となるように設けられている。同様に、拡散領域２５は、プログラム対象セル２と非プログラムセル１１とに共用の活性領域となるように設けられている。第１コントロールゲート２１は、プログラム対象セル２と非プログラムセル１３とに共用のコントロールゲートとなるように設けられている。同様に、第２コントロールゲート２２は、プログラム対象セル２と非プログラムセル１３とに共用のコントロールゲートとなるように設けられている。さらに、ワードゲート２３は、プログラム対象セル２と非プログラムセル１３とに共用のワードゲートとなるように設けられている。

プログラム対象セル２に隣接する非プログラムセル１１は、第１コントロールゲート３１と、第２コントロールゲート３２と、ワードゲート３３とを含んでいる。非プログラムセル１１の第１コントロールゲート３１は、非プログラムセル１１と非プログラムセル１２とに共用のコントロールゲートとなるように設けられている。同様に、非プログラムセル１１の第２コントロールゲート３２は、非プログラムセル１１と非プログラムセル１２とに共用のコントロールゲートとなるように設けられている。さらに、非プログラムセル１１のワードゲート３３は、非プログラムセル１１と非プログラムセル１２とに共用のワードゲートとなるように設けられている。

プログラム対象セル２に隣接する非プログラムセル１５は、第１コントロールゲート３４と、第２コントロールゲート３５と、ワードゲート３６とを含んでいる。非プログラムセル１５の第１コントロールゲート３４は、非プログラムセル１５と非プログラムセル１４とに共用のコントロールゲートとなるように設けられている。同様に、非プログラムセル１５の第２コントロールゲート３５は、裏打ち領域（引き出し電極）５と非プログラムセル１４とに共用のコントロールゲートとなるように設けられている。さらに、非プログラムセル１５のワードゲート３６は、非プログラムセル１５と非プログラムセル１４とに共用のワードゲートとなるように設けられている。
図６を参照すると、そのプログラム対象セル２の第１コントロールゲート２１は、裏打ち領域（引き出し電極）３から延伸するように形成されている。

その裏打ち領域（引き出し電極）３は、裏打ち接続コンタクト２８を介して供給されるコントロールゲート電圧を、第１コントロールゲート２１に供給している。上述の非プログラムセル１５の第２コントロールゲート３５は、プログラム対象セル２の第１コントロールゲート２１に対向するように設けられている。裏打ち領域（引き出し電極）３は、非プログラムセル１５の第２コントロールゲート３５とは、電気的に絶縁されている。非プログラムセル１５の第２コントロールゲート３５は、裏打ち領域（引き出し電極）５から延伸するように形成されている。裏打ち領域（引き出し電極）５は、プログラム対象セル２の第１コントロールゲート２１とは、電気的に絶縁されている。

また、そのプログラム対象セル２の第２コントロールゲート２２は、裏打ち領域（引き出し電極）４から延伸するように形成されている。その裏打ち領域（引き出し電極）４は、裏打ち接続コンタクト２９を介して供給されるコントロールゲート電圧を、第２コントロールゲート２２に供給している。上述の非プログラムセル１１の第１コントロールゲート３１は、プログラム対象セル２の第２コントロールゲート２２に対向するように設けられている。裏打ち領域（引き出し電極）４は、非プログラムセル１１の第１コントロールゲート３１とは、電気的に絶縁されている。非プログラムセル１１の第１コントロールゲート３１は、裏打ち領域（引き出し電極）６から延伸するように形成されている。裏打ち領域（引き出し電極）６は、プログラム対象セル２の第２コントロールゲート２２とは、電気的に絶縁されている。

図７は、不揮発性半導体記憶装置１の断面の構成を例示する断面図である。その断面図は、上述の図６に例示される平面のＢ−Ｂ断面の構成を例示している。そのＢ−Ｂ断面において、プログラム対象セル２と、非プログラムセル１１と、非プログラムセル１５とは、基板４１の上に形成されている。プログラム対象セル２のワードゲート２３は、ゲート絶縁膜４５ａを介して基板４１の上に形成されている。プログラム対象セル２の第１コントロールゲート２１は、ＯＮＯ膜４７ａ−１を介して基板４１の上に形成されている。また、第１コントロールゲート２１は、そのＯＮＯ膜４７ａ−１を介して、ワードゲート２３の隣に配置されている。プログラム対象セル２の第２コントロールゲート２２は、ＯＮＯ膜４７ａ−２を介して基板４１の上に形成されている。また、第２コントロールゲート２２は、そのＯＮＯ膜４７ａ−２を介してワードゲート２３の隣に配置されている。

同様に、非プログラムセル１１のワードゲート３３は、ゲート絶縁膜４５ｂを介して基板４１の上に形成されている。非プログラムセル１１の第１コントロールゲート３１は、ＯＮＯ膜４７ｂ−１を介して基板４１の上に形成されている。非プログラムセル１１の第２コントロールゲート３２は、ＯＮＯ膜４７ｂ−２を介して基板４１の上に形成されている。同様に、非プログラムセル１５のワードゲート３６は、ゲート絶縁膜４５ｃを介して基板４１の上に形成されている。非プログラムセル１５の第１コントロールゲート３４は、ＯＮＯ膜４７ｃ−１を介して基板４１の上に形成されている。非プログラムセル１５の第２コントロールゲート３５は、ＯＮＯ膜４７ｃ−２を介して基板４１の上に形成されている。

図８は、不揮発性半導体記憶装置１の断面の構成を例示する断面図である。その断面図は、上述の図６に例示される平面のＣ−Ｃ断面の構成を例示している。そのＣ−Ｃ断面において、基板４１の上にＳＴＩ４２が形成されている。そのＳＴＩ４２は、裏打ち領域（引き出し電極）３と裏打ち領域（引き出し電極）４とを有する掘り下げ領域７を備えている。図８に示されているように、裏打ち領域（引き出し電極）３は、掘り下げ領域７の内部に設けられ、第２コントロールゲート３５と電気的に絶縁されている。また、裏打ち領域（引き出し電極）４は、掘り下げ領域７の内部に設けられ、第１コントロールゲート３１と電気的に絶縁されている。裏打ち接続コンタクト２８は、裏打ち領域（引き出し電極）３を介して第１コントロールゲート２１にのみ接続されている。裏打ち接続コンタクト２９は、裏打ち領域（引き出し電極）４を介して第２コントロールゲート２２にのみ接続されている。

図９は、本実施形態の不揮発性半導体記憶装置１の回路構成を例示する回路図である。図９は、プログラム対象セル２にデータを書き込むときの電圧配置を例示している。図９に示されているように、プログラム対象セル２の第１コントロールゲート２１には、裏打ち領域（引き出し電極）３を介して５Ｖのコントロールゲート電圧が供給されている。このとき、その第１コントロールゲート２１と平行に設けられた第２コントロールゲート３５には、裏打ち領域（引き出し電極）５を介して２．５Ｖのコントロールゲート電圧を供給することができる。

図１０は、上述の電圧が供給された時のプログラム対象セル２とその周囲の各セル（非プログラムセル１１〜非プログラムセル１５）の状態を例示した回路図である。図１０に示されているように、プログラム対象セル２の書き込み対象ビット２ａにデータを書き込むときに、向かい合う２つのコントロールゲート（第１コントロールゲート２１、第２コントロールゲート３５）の各々に対し、独立した電圧が供給されている。そのため、プログラム対象セル２に隣り合う非プログラムセル１５の第２コントロールゲート３５へ、不必要な電圧が印加されるという現象を抑制することができる。

図１０を参照すると、本実施形態の不揮発性半導体記憶装置１において、プログラム対象セル２にデータを書き込む際の非プログラムセル１４と非プログラムセル１５の非選択ビットにかかる電圧配置を、
拡散領域２４：５Ｖ
第２コントロールゲート３５：２．５ｖ
ワードゲート３６：０Ｖ
とすることができる。それによって、非選択メモリセルへのＷＤＴ（ライトディスターブ）を抑制し、適切なデータの書き込みを実現することができる。

以下に、本実施形態の不揮発性半導体記憶装置１を製造するための製造工程について説明を行う。以下では、不揮発性半導体記憶装置１の製造工程の各段階を、上述の図６の平面図における、Ｂ−Ｂ断面およびＣ−Ｃ断面に対応する位置の半導体構造物を例示して説明する。図１１は、不揮発性半導体記憶装置１の製造工程における第１段階の半導体構造物を例示する断面図である。その第１段階において、基板４１に溝を掘った後、その溝を絶縁材料で埋めてＳＴＩ４２を形成する。その後、そのＳＴＩ４２の上に、レジスト４３を形成する。そのレジスト４３は、掘り下げ領域７に対応する領域に開口部を有する。

図１２は、不揮発性半導体記憶装置１の製造工程における第２段階の半導体構造物を例示する断面図である。図１２の（ａ）は、Ｃ−Ｃ断面に対応する位置の半導体構造物を例示している。その第２段階において、Ｃ−Ｃ断面に対応する領域に、開口部を有するＳＴＩ４２を用いて、ＳＴＩ４２の掘り下げ領域７に、開口部４４を形成する。その開口部４４は、底部が基板４１とＳＴＩ４２との界面から、一定の距離を有するように形成される。図１２の（ｂ）は、Ｂ−Ｂ断面に対応する位置の半導体構造物を例示している。Ｂ−Ｂ断面に対応する領域では、通常のメモリセルの製造工程を実行する。
図１３は、不揮発性半導体記憶装置１の製造工程における第３段階の半導体構造物を例示する断面図である。図１３の（ａ）は、Ｃ−Ｃ断面に対応する位置の半導体構造物を例示している。図１３の（ｂ）は、Ｂ−Ｂ断面に対応する位置の半導体構造物を例示している。その第３段階において、ＳＴＩ４２と活性領域（Ｂ−Ｂ断面に対応する位置）とを全体的に覆う絶縁膜４５を形成する。その後、その絶縁膜４５の上に、第１ポリシリコン膜４６を形成する。

図１４は、不揮発性半導体記憶装置１の製造工程における第４段階の半導体構造物を例示する断面図である。図１４の（ａ）は、Ｃ−Ｃ断面に対応する位置の半導体構造物を例示している。図１４の（ｂ）は、Ｂ−Ｂ断面に対応する位置の半導体構造物を例示している。その第４段階において、マスクパターンを用いて、第１ポリシリコン膜４６と絶縁膜４５とを選択的に除去する。それによって、ワードゲート２３とゲート絶縁膜４５ａとを形成する。また、その第４段階において、ワードゲート３３とゲート絶縁膜４５ｂとを形成するとともに、ワードゲート３６とゲート絶縁膜４５ｃとを形成する。このとき、掘り下げ領域７の縁から、ワードゲート３６（またはワードゲート３３）までが、距離ｇを有するように、掘り下げ領域７とワードゲート３６（またはワードゲート３３）との位置を決める。なお、図１４に示されているように、ワードゲート２３は、掘り下げ領域７の外部から掘り下げ領域７の内部まで連続的に形成される。

図１５は、図１５の（ａ）は、Ｃ−Ｃ断面に対応する位置の半導体構造物を例示している。図１５の（ｂ）は、Ｂ−Ｂ断面に対応する位置の半導体構造物を例示している。不揮発性半導体記憶装置１の製造工程における第５段階の半導体構造物を例示する断面図である。その第５段階において、ＳＴＩ４２と活性領域（Ｂ−Ｂ断面に対応する位置）とを全体的に覆うＯＮＯ膜４７を形成する。また、ワードゲート２３の側面とゲート絶縁膜４５ａの側面を覆うようにＯＮＯ膜４７を形成する。図１５に示されているように、その第５段階において、掘り下げ領域７の縁側のＯＮＯ膜４７から、ワードゲート２３側のＯＮＯ膜４７までが、裏打ち領域距離ｌを有するように、ＯＮＯ膜４７を形成する。

図１６は、図１６の（ａ）は、Ｃ−Ｃ断面に対応する位置の半導体構造物を例示している。図１６の（ｂ）は、Ｂ−Ｂ断面に対応する位置の半導体構造物を例示している。不揮発性半導体記憶装置１の製造工程における第６段階の半導体構造物を例示する断面図である。その第６段階において、後の工程でコントロールゲートとなる第２ポリシリコン膜４８を形成する。その第２ポリシリコン膜４８によって、掘り下げ領域７を埋める。このとき、第２ポリシリコン膜４８の膜厚をポリシリコン膜厚ｈとするとき、その第２ポリシリコン膜４８は、
｛裏打ち領域距離ｌ／２｝＜ポリシリコン膜厚ｈ＜距離ｇ
の条件を満たすように形成されることが好ましい。

図１７は、図１７の（ａ）は、Ｃ−Ｃ断面に対応する位置の半導体構造物を例示している。図１７の（ｂ）は、Ｂ−Ｂ断面に対応する位置の半導体構造物を例示している。不揮発性半導体記憶装置１の製造工程における第７段階の半導体構造物を例示する断面図である。その第７段階において、第２ポリシリコン膜４８をエッチバックして、活性領域（Ｂ−Ｂ断面に対応する位置）のワードゲート２３の側方に、第１コントロールゲート２１と第２コントロールゲート２２とを形成する。その第１コントロールゲート２１と第２コントロールゲート２２とは、掘り下げ領域７の外部から掘り下げ領域７の内部まで連続的に形成される。また、ワードゲート３３の側方に、第１コントロールゲート３１と第２コントロールゲート３２とを形成するとともに、ワードゲート３６の側方に、第１コントロールゲート３４と第２コントロールゲート３５とを形成する。図１７に示されているように、その第７段階において、掘り下げ領域７の内部に、第２ポリシリコン膜４８を残留させ、裏打ち領域（引き出し電極）３と裏打ち領域（引き出し電極）４とを形成する。裏打ち領域（引き出し電極）３は、第２コントロールゲート３５から電気的に絶縁するように形成される。同様に、裏打ち領域（引き出し電極）４は、第１コントロールゲート３１から電気的に絶縁するように形成される。

図１８は、図１８の（ａ）は、Ｃ−Ｃ断面に対応する位置の半導体構造物を例示している。図１８の（ｂ）は、Ｂ−Ｂ断面に対応する位置の半導体構造物を例示している。不揮発性半導体記憶装置１の製造工程における第８段階の半導体構造物を例示する断面図である。その第８段階において、露出しているＯＮＯ膜４７を除去した後、後の工程でサイドウォール絶縁膜となる絶縁膜４９を形成する。
図１９は、不揮発性半導体記憶装置１の製造工程における第９段階の半導体構造物を例示する断面図である。図１９の（ａ）は、Ｃ−Ｃ断面に対応する位置の半導体構造物を例示している。図１９の（ｂ）は、Ｂ−Ｂ断面に対応する位置の半導体構造物を例示している。その第９段階において、絶縁膜４９をエッチバックしてサイドウォール絶縁膜を形成する。このとき、裏打ち領域（引き出し電極）３を構成する導電材料の表面を露出する。同様に、裏打ち領域（引き出し電極）４を構成する導電材料の表面を露出する。

図２０は、図２０の（ａ）は、Ｃ−Ｃ断面に対応する位置の半導体構造物を例示している。図２０の（ｂ）は、Ｂ−Ｂ断面に対応する位置の半導体構造物を例示している。不揮発性半導体記憶装置１の製造工程における第１０段階の半導体構造物を例示する断面図である。その第１０段階において、その半導体構造物を全体的に覆う層間絶縁膜５１を形成する。そして、後の工程で、裏打ち接続コンタクト２８と裏打ち接続コンタクト２９とが形成される領域に開口部を有するレジスト５２を、その層間絶縁膜５１の上に形成する。そのレジスト５２を用いて、コンタクトホール５３を形成する。その後、そのコンタクトホール５３に、裏打ち接続コンタクト２８と裏打ち接続コンタクト２９とを形成する。同様に、活性領域（Ｂ−Ｂ断面に対応する位置）において、レジスト５２を、その層間絶縁膜５１の上に形成する。そのレジスト５２を用いて、コンタクトホール５３を形成する。その後、そのコンタクトホール５３に、接続コンタクト２６と接続コンタクト２７とを形成する。

以上、本願発明の実施の形態を具体的に説明した。本願発明は上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。

１…不揮発性半導体記憶装置
２…プログラム対象セル
２ａ…書き込み対象ビット
３…裏打ち領域（引き出し電極）
４…裏打ち領域（引き出し電極）
５…裏打ち領域（引き出し電極）
６…裏打ち領域（引き出し電極）
７…掘り下げ領域
１１…非プログラムセル
１２…非プログラムセル
１３…非プログラムセル
１４…非プログラムセル
１５…非プログラムセル
２１…第１コントロールゲート
２２…第２コントロールゲート
２３…ワードゲート
２４…拡散領域
２５…拡散領域
２６…接続コンタクト
２７…接続コンタクト
２８…裏打ち接続コンタクト
２９…裏打ち接続コンタクト
３１…第１コントロールゲート
３２…第２コントロールゲート
３３…ワードゲート
３４…第１コントロールゲート
３５…第２コントロールゲート
３６…ワードゲート
４１…基板
４２…ＳＴＩ
４３…レジスト
４４…開口部
４５…絶縁膜
４５ａ…ゲート絶縁膜
４５ｂ…ゲート絶縁膜
４５ｃ…ゲート絶縁膜
４６…第１ポリシリコン膜
４７…ＯＮＯ膜
４７ａ−１…ＯＮＯ膜
４７ａ−２…ＯＮＯ膜
４７ｂ−１…ＯＮＯ膜
４７ｂ−２…ＯＮＯ膜
４７ｃ−１…ＯＮＯ膜
４７ｃ−２…ＯＮＯ膜
４８…第２ポリシリコン膜
４９…絶縁膜
５１…層間絶縁膜
５２…レジスト
５３…コンタクトホール
ｇ…距離
ｌ…裏打ち領域距離
ｈ…ポリシリコン膜厚
１０１…不揮発性半導体記憶装置
１０２…プログラム対象セル
１０２ａ…書き込み対象ビット
１０３…裏打ち領域（引き出し電極）
１０４…裏打ち領域（引き出し電極）
１１１…非プログラムセル
１１２…非プログラムセル
１１３…非プログラムセル
１１４…非プログラムセル
１１５…非プログラムセル
２０２…トレンチアイソレーション（ＳＴＩ）領域
２０３…ビット拡散接合
２３０…キャップチッ化層
２４０…ワードゲート
２４２…多結晶シリコン層
２４３…多結晶シリコン層
２４５…酸化層
２４６…多結晶シリコン
２５２…コントロールゲートコンタクト
２９０…ハードマスク

Claims (8)

1. 第１方向に延伸する第１素子分離絶縁領域と、
   前記第１方向に延伸し、前記第１素子分離絶縁領域と異なる第２素子分離絶縁領域と、
   第１メモリセルと、前記第１メモリセルは、前記第１方向と異なる第２方向に延伸する第１コントロールゲートを備え、
   第２メモリセルと、前記第２メモリセルは、拡散層領域を挟んで前記第１コントロールゲートに対向する第２コントロールゲートを備え、
   前記第１コントロールゲートに接続された第１引き出し電極と
   を具備し、
   前記第１引き出し電極は、
   前記第２コントロールゲートの側面から離れた位置の前記第１素子分離絶縁領域を、選択的に掘り下げた第１掘り下げ領域の内部に設けられる
   不揮発性半導体記憶装置。
2. 請求項１に記載の不揮発性半導体記憶装置において、さらに、
   前記第２コントロールゲートに接続された第２引き出し電極
   を具備し、
   前記第２引き出し電極は、
   前記第２素子分離絶縁領域を選択的に掘り下げた第２掘り下げ領域の内部に設けられ、
   前記第２掘り下げ領域は、
   前記第１コントロールゲートの側面から離れた位置に配置されている
   不揮発性半導体記憶装置。
3. 請求項２に記載の不揮発性半導体記憶装置において、
   前記第１引き出し電極は、
   前記第２コントロールゲートに接続することなく、前記第１コントロールゲートに接続され、
   前記第２引き出し電極は、
   前記第１コントロールゲートに接続することなく、前記第２コントロールゲートに接続される
   不揮発性半導体記憶装置。
4. 請求項３に記載の不揮発性半導体記憶装置において、さらに
   前記第１引き出し電極の上に設けられ、前記第１コントロールゲート電圧を供給する第１接続コンタクトと、
   前記第２引き出し電極の上に設けられ、前記第２コントロールゲート電圧を供給する第２接続コンタクトと
   を具備し、
   前記第１引き出し電極は、
   前記第１接続コンタクトと前記第１コントロールゲートとを接続し、
   前記第２引き出し電極は、
   前記第２接続コンタクトと前記第２コントロールゲートとを接続する
   不揮発性半導体記憶装置。
5. （ａ）第１方向に延伸する素子分離絶縁領域に、窪みを形成するステップと、
   （ｂ）前記素子分離絶縁領域と、前記素子分離絶縁領域で分離された素子形成領域との上に、第１絶縁膜と第１導電材料膜とを順に形成するステップと、
   （ｃ）前記第１導電材料膜と前記第１絶縁膜とを選択的に除去して、前記第１方向と異なる第２方向に延伸するワードゲートを形成するステップと、
   （ｄ）前記素子分離絶縁領域と前記素子形成領域との上に、前記ワードゲートを覆うように電荷蓄積膜と第２導電材料膜とを順に形成するステップと、
   （ｅ）前記第２導電材料膜をエッチバックして、前記ワードゲートの側方に前記第２方向に延伸するコントロールゲートを形成するとともに、前記窪みに前記コントロールゲートに接続するように前記第２導電材料膜を残留させるステップと、
   （ｆ）残留した前記第２導電材料膜に接触する接続コンタクトを形成するステップと
   を具備し、
   前記（ａ）ステップは、
   前記素子形成領域のうち、第１メモリセルが形成される第１メモリセル形成領域と、前記第１メモリセルに隣接する第２メモリセルが形成される第２メモリセル形成領域とを特定するステップと、
   前記第２メモリセル形成領域に対応する前記素子分離絶縁領域を保護しつつ、前記第１メモリセル形成領域に対応する前記素子分離絶縁領域に前記窪みを形成するステップと
   を含む
   不揮発性半導体記憶装置の製造方法。
6. 請求項５に記載の不揮発性半導体記憶装置の製造方法において、
   前記素子分離絶縁領域は、第１素子分離絶縁領域と、前記第１素子分離絶縁領域とは異なる第２素子分離絶縁領域とを含み、
   前記（ａ）ステップは、
   前記第２メモリセル形成領域に対応する前記第１素子分離絶縁領域を保護しつつ、前記第１メモリセル形成領域に対応する前記第１素子分離絶縁領域に前記窪みを形成するステップと、
   前記第１メモリセル形成領域に対応する前記第２素子分離絶縁領域を保護しつつ、前記第２メモリセル形成領域に対応する前記第２素子分離絶縁領域に他の窪みを形成するステップと
   を含む
   不揮発性半導体記憶装置の製造方法。
7. 請求項６に記載の不揮発性半導体記憶装置の製造方法において、
   前記ワードゲートは、前記第１メモリセルの部品となる第１ワードゲートと、前記第２メモリセルに部品となる第２ワードゲートとを含み、
   前記（ｄ）ステップは、
   前記窪みの縁から前記第２ワードゲートの側面までの距離よりも薄い膜厚で、前記第２導電材料膜を形成するステップを含む
   不揮発性半導体記憶装置の製造方法。
8. 請求項７に記載の不揮発性半導体記憶装置の製造方法において、
   前記（ｄ）ステップは、
   前記窪みの縁から前記第１ワードゲートの側面までの距離の１／２よりも厚い膜厚で、前記第２導電材料膜を形成するステップを含む
   不揮発性半導体記憶装置の製造方法。

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