JP2006332640A - 双方向分割ゲートnandフラッシュメモリ構造及びアレイ、そのプログラミング方法、消去方法及び読み出し方法、並びに、製造方法 - Google Patents
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Abstract
【解決手段】分割ゲートNANDフラッシュメモリ構造が、第1伝導型の半導体基板上に形成される。このNAND構造は、第2伝導型の第1領域と、基板内にこの第1領域から間隔をおいて配置されてこの第1領域との間にチャネル領域を定める、第2伝導型の第2領域と、を備える。各々が上記チャネル領域から絶縁された複数の浮動ゲートが、互いに間隔をおいて配置される。各々が上記チャネル領域から絶縁された複数の制御ゲートが、互いに間隔をおいて配置される。該制御ゲートの各々は、1対の浮動ゲートの間にあって該1対の浮動ゲートに容量的に接続される。各々が上記チャネル領域から絶縁された複数の選択ゲートが、互いに間隔をおいて配置される。該選択ゲートの各々は、1対の浮動ゲートの間にある。
【選択図】図2
Description
図3を参照すると、NANDフラッシュメモリ構造30のアレイ50の上面図が示されている。このアレイ50は、複数の行及び列に配置した複数のNANDフラッシュメモリ構造30を備える。当業者に周知であるように、行及び列という用語は互換性のあるものとして使用することができる。図3に示す実施形態では、各NANDフラッシュメモリ構造30は、一端にソース領域14を有し、他端にドレイン領域16を有するように、列方向に配置されている。さらに、1つの列における各NANDフラッシュメモリ構造30は、一端において別のNANDフラッシュメモリ構造とともに共通のドレイン領域16を共有し、他端において共通のソース領域14を共有する。最後に、図3に見られるように、行方向に互いに隣接する複数のNANDフラッシュメモリ構造はまた、共通のソース領域14を共有する。例えば、NAND構造30aは、ソース領域14a及びドレイン領域16aを有する。行方向に構造30aの直ぐ隣にあるNAND構造30bは、共通のドレイン領域16aを共有し、ソース領域14cを有する。しかしながら、ソース領域14cはまた、行方向に隣接する構造30cとともに共有される。最後に、第1選択ゲート40、第2選択ゲート42及び制御ゲート34が、行方向に配置される。
図5を参照すると、本発明のNANDフラッシュメモリ構造30の一部分の断面図が示されている。この構造30は、典型的にはP型である珪素の基板12を備える。しかしながら、当業者に周知であるように、この基板はまたN型にすることもできる。構造30の上記一部分は、基板12の上に浮動ゲート酸化物層60を備える。この酸化物層60の上には、1対の浮動ゲート18がある。この1対の浮動ゲートの間には、制御ゲート34の第1部分36がある。制御ゲート34の第1部分36はまた、基板12から絶縁されている。制御ゲート34の2つの第2部分38の各々は、上記1対の浮動ゲート18の上に延びており、該1対の浮動ゲートに容量的に接続されている。1対の浮動ゲート18の間には、選択ゲート40がある。図5に示したNANDフラッシュメモリ30の上記一部分は、以下に説明するプロセスステップにより作製することができる。図6Aを参照すると、二酸化珪素の層70を堆積させる単結晶珪素の基板12が示されている。この二酸化珪素の層の厚さは、約90オングストロームである。当業者には明らかであるように、本明細書で記載する寸法は、ある一定の幾何学的サイズのNAND構造30のためのものである。ここでは、130nm特徴サイズを有するデバイスについて説明する。二酸化珪素の層70は、珪素の熱酸化により成長させることができ、或いは、堆積させた誘電体とすることができる。次に、約500オングストロームのポリシリコンの層72が、二酸化珪素の層70の上に堆積される。ポリシリコンの層72は、低圧化学蒸着法(LPCVD)により堆積させることができる。次に、ポリシリコン72に対して高温酸化(HTO)処理が遂行され、二酸化珪素の層74が堆積される。約150オングストロームの二酸化珪素74が堆積される。最後に、約2000オングストロームの厚さの窒化珪素の層76が、二酸化珪素の層74の上に堆積される。この窒化珪素の層76は、LPCVDにより堆積させることができる。この結果得られた構造が図6Aに示されている。
[消去動作1]
本発明のNANDフラッシュメモリ構造30を消去する第1の方法では、同一の行にある複数の浮動ゲート18が同時に消去される。これは、次のようにして達成される。浮動ゲート18cと、該浮動ゲートと同一の行にある複数の浮動ゲートとを、一緒に消去する場合を考える。この場合、次のような電圧が印加される。ソース領域14及びドレイン領域16は、すべて接地状態に保持される。第2選択ゲート42もまた、接地状態に保持される。選択された浮動ゲート18cの直ぐ隣にある第1選択ゲート40aには、+8ボルト(+8V)のような正電圧が印加され、一方、その他のすべての第1選択ゲート40は接地状態に保持される。最後に、選択された浮動ゲート18cの直ぐ隣にあって、第1選択ゲート40aの他方の側にある制御ゲート34bには、接地電圧又は−10ボルト(−10V)のような負電圧が印加され、一方、その他のすべての制御ゲート34には接地電圧が印加される。この結果、制御ゲート34bからの負電圧が、浮動ゲート18cにいる電子を追い払い、一方、第1選択ゲート40aに対する正電圧が、浮動ゲート18cに蓄えられた電子を引き付ける。これらの電子は、ファウラーノルドハイム機構によって、浮動ゲート18cから第1選択ゲート40aにトンネリングする。第1選択ゲート40a及び選択ゲート34bの各々は、行方向に延びているので、同一の行にあるすべての浮動ゲート18は、同時に消去される。
NAND構造30を消去する本方法では、ソース領域14及びドレイン領域16は、すべて接地状態に保持される。第2選択ゲート42もまた、接地状態に保持される。すべての第1選択ゲート40は、接地状態に保持される。各NAND構造30の制御ゲート34には、−10ボルト(−10V)のような負電圧が印加される。基板12には、+10ボルト(+10V)のような正電圧が印加される。次に、このNAND構造のすべての浮動ゲート18が同時に消去される。しかしながら、このモードの動作では、この構造は、基板12に別個の井戸を形成してアレイ50の部分のみを同時に消去するために、3重井戸構造でなければならない。例えば、図3に示した左側にあるNAND構造30(30a−30p)が、1つの3重井戸に作製され、図3に示した右側にあるNAND構造(30q−30af)が、別の3重井戸に作製された場合には、その井戸に正電圧を印加することにより、NAND構造(30q−30af)のための上記井戸に対する電圧を接地電圧に保持しつつ、NAND構造(30a−30p)内のすべての浮動ゲート18を同時に消去することができる。この消去方法によれば、浮動ゲート18からの電子は、ゲート酸化物70を通って、基板12(すなわち基板12の井戸)にトンネリングする。
本発明のNANDフラッシュメモリ構造30の基本的なメカニズムは、ソース側ホット電子注入又は中間チャネルホット電子注入のメカニズムによるものである。ここで、浮動ゲート18cをプログラミングする場合を考える。この場合には、印加される電圧は以下の通りである。ソース領域14は接地状態に保持される。ドレイン領域16には、+4.5Vのような正電圧が印加される。第2選択ゲート42a及び42bには、+6Vのような正電圧が印加されるので、これらの第2選択ゲートの下にあるチャネル領域がオン動作する。選択された浮動ゲート18cの直ぐ隣にある制御ゲート34bには、7ボルトから11ボルトの電圧が印加され、一方、残りの制御ゲートのすべてには、+10ボルトが印加される。34a、34c、34d等のようなその他すべての制御ゲートに印加される+10ボルトは、これらの制御ゲートが容量的に接続される浮動ゲートの下にあるチャネル領域をオン動作させるのに、これらの浮動ゲートが帯電しているか否かに関係なく、十分である。選択された浮動ゲート18cの直ぐ隣にある第1選択ゲート40aには、+1.5ボルトの正電圧が印加され、一方、その他の第1選択ゲート40のすべてには、+6ボルトが印加される。1.5ボルトを印加することは、第1選択ゲート40aの下にあるチャネル領域を弱くオン動作させる一方、その他の第1選択ゲート40のすべてに+6ボルトを印加することは、これら第1選択ゲート40の下にあるチャネル領域を強くオン動作させる。この結果、選択された浮動ゲート18cに対するプログラミングは、以下に説明する方法により実行される。
[読み出し方法1]
選択された浮動ゲートを読み出す第1の方法は、電圧検出のメカニズムにより行われる。ここでは、浮動ゲート18cを読み出すことが望まれている場合を考える。印加される電圧は、以下の通りである。ドレイン領域16には、+1.5ボルトのような正電圧が印加される。ソース14の電圧は、−100ナノアンペアの負荷電流のもとで検出される。第2選択ゲート42a及び42bには、+4ボルトの正電圧が印加される。選択された浮動ゲート18cの直ぐ隣にある制御ゲート34bには、例えば+1.5ボルトの正電圧が印加され、一方、その他の制御ゲート34のすべてには、+4.0ボルトの正電圧が印加される。+4ボルトの電圧は、制御ゲート34が関連する浮動ゲート18の下にあるチャネル領域の部分をオン動作させるのに、この浮動ゲート18の帯電状態に関係なく、十分である。+1.5ボルトの電圧は、選択された浮動ゲート18cをプログラムしない場合には、この選択された浮動ゲート18cの下にあるチャネル領域32の部分をオン動作させるのに十分である。しかしながら、選択された浮動ゲート18cをプログラムする場合には、+1.5ボルトの電圧は、選択された浮動ゲート18cの下にあるチャネル領域32の部分をオン動作させるのに十分ではないか、或いは、このチャネル領域32の部分を非常に弱くオン動作させる。選択された浮動ゲート18cとともに制御ゲート34bに容量的に接続されている浮動ゲート18dの直ぐ隣にある、第1選択ゲート40bには、+7ボルトのような大きな正電圧が印加される。第1選択ゲート40bに対する大きな正電圧は、浮動ゲート18dをプログラムする場合であっても、この浮動ゲート18dの下にあるチャネル領域の部分をオン動作させるのに十分である。その他の第1選択ゲート40のすべてには、これら第1選択ゲート40の下にあるチャネル領域32の部分をオン動作させるのに十分である+1.5ボルトの電圧が供給される。
選択された浮動ゲートを読み出す第2の方法は、電流検出のメカニズムにより行われる。ここでは、浮動ゲート18cを読み出すことが望まれている場合を考える。印加される電圧は、以下の通りである。ドレイン領域16には、+1.0ボルトのような正電圧が印加され、ソース領域14の電圧は0ボルトである。ドレイン領域16に流れる電流が検出される。第2選択ゲート42a及び42bには、+3ボルトの正電圧が印加される。選択された浮動ゲート18cの直ぐ隣にある制御ゲート34bには、例えば+1.5ボルトの正電圧が印加され、一方、その他の制御ゲート34のすべてには、+4.0ボルトの正電圧が印加される。+4ボルトの電圧は、制御ゲート34が関連する浮動ゲート18の下にあるチャネル領域32の部分をオン動作させるのに、この浮動ゲート18の帯電状態に関係なく、十分である。+1.5ボルトの電圧は、選択された浮動ゲート18cをプログラムしない場合には、この選択された浮動ゲート18cの下にあるチャネル領域32の部分をオン動作させるのに十分である。しかしながら、選択された浮動ゲート18cをプログラムする場合には、+1.5ボルトの電圧は、選択された浮動ゲート18cの下にあるチャネル領域32の部分をオン動作させるのに十分でないか、或いは、このチャネル領域32の部分を非常に弱くオン動作させる。選択された浮動ゲート18cとともに制御ゲート34bに容量的に接続されている浮動ゲート18dの直ぐ隣にある、第1選択ゲート40bには、+5ボルトのような大きな正電圧が印加される。第1選択ゲート40bに対する大きな正電圧は、浮動ゲート18dをプログラムする場合であっても、この浮動ゲート18dの下にあるチャネル領域32の部分をオン動作させるのに十分である。その他の第1選択ゲート40のすべてには、これら第1選択ゲート40の下にあるチャネル領域32の部分をオン動作させるのに十分である+1.5ボルトの電圧が印加される。
図7を参照すると、本発明の別の実施形態に係るNANDフラッシュメモリ構造130の断面図が示されている。この構造130は、図2に示して説明した構造30と類似している。構造130と構造30との間の唯一の違いは、構造130では、付加的な第2領域90(a−n)が、ソース領域14とドレイン領域16との間にあるチャネル領域32に設けられている点である。これらの付加的な領域90(a−n)の各々は、制御ゲート34の第1部分36の下にある。しかしながら、制御ゲート34は、基板12及びチャネル領域32から絶縁されたままとなっている。これらの付加的な第2領域90を設けることによって、ソース領域14とドレイン領域16との間にあるチャネル領域32における電子の流れを、より正確に制御することができる。これらの第2領域は、制御ゲート34及び第1選択ゲート40と平行な行方向に延びるようにすることができる。
16 第2領域
18 浮動ゲート
20 選択ゲート
30 NANDフラッシュメモリ構造
34 制御ゲート
Claims (32)
- 第1伝導型の半導体基板の上に形成されたNANDフラッシュメモリ構造であって、
前記基板内の第2伝導型の第1領域と、
前記第1領域から間隔をおいて配置されて該第1領域との間にチャネル領域を定める、前記基板内の前記第2伝導型の第2領域と、
各々が前記チャネル領域から絶縁され互いに間隔をおいて配置された複数の浮動ゲートと、
互いに間隔をおいて配置され、各々が、前記チャネル領域から絶縁され1対の浮動ゲートの間にあって該1対の浮動ゲートに容量的に接続された、複数の制御ゲートと、
各々が前記チャネル領域から絶縁され互いに間隔をおいて配置された複数の選択ゲートと、を備え、
前記複数の選択ゲートの各々が1対の浮動ゲートの間にある、NANDフラッシュメモリ構造。 - 各浮動ゲートが1つの制御ゲートと1つの選択ゲートとの間にある、請求項1に記載のNANDフラッシュメモリ構造。
- 各浮動ゲートが、前記基板内の1つのトレンチ内にあって該トレンチの側壁から間隔をおいて配置されている、請求項1に記載のNANDフラッシュメモリ構造。
- 各制御ゲートが、1つのトレンチ内において該トレンチ内の1対の浮動ゲートに容量的に接続されかつ実質的にT字形状である、請求項3に記載のNANDフラッシュメモリ構造。
- 第1選択ゲートが、前記チャネル領域から絶縁され、前記第1領域の直ぐ隣にあり、第2選択ゲートが、前記チャネル領域から絶縁され、前記第2領域の直ぐ隣にある、請求項1に記載のNANDフラッシュメモリ構造。
- 前記第1選択ゲート及び前記第2選択ゲートの各々が実質的に直線形状である、請求項5に記載のNANDフラッシュメモリ構造。
- 前記第1選択ゲート及び前記第2選択ゲートの各々が実質的に「L」字形状である、請求項5に記載のNANDフラッシュメモリ構造。
- 前記基板内の複数の第3領域をさらに備え、
前記複数の第3領域の各々が前記第2伝導型であって前記制御ゲートに容量的に接続されている、請求項1に記載のNANDフラッシュメモリ構造。 - 前記第1領域と前記第2領域との間にある前記チャネル領域が、該第1領域と該第2領域との間にある連続したチャネル領域であり、各制御ゲートが実質的にT字形状である、請求項1に記載のNANDフラッシュメモリ構造。
- 第1伝導型の半導体基板と複数のNAND構造とを備えたNANDフラッシュメモリ構造のアレイであって、
前記複数のNAND構造の各々が、
前記基板内の第2伝導型の第1領域と、
第1の方向に前記第1領域から間隔をおいて配置されて該第1領域との間にチャネル領域を定める、前記基板内の前記第2伝導型の第2領域と、
各々が前記チャネル領域から絶縁され互いに間隔をおいて配置された複数の浮動ゲートと、
互いに間隔をおいて配置され、各々が、前記チャネル領域から絶縁され1対の浮動ゲートの間にあって該1対の浮動ゲートに容量的に接続された、複数の制御ゲートと、
各々が、前記チャネル領域から絶縁され1対の浮動ゲートの間にあって互いに間隔をおいて配置された複数の選択ゲートと、
を含み、
前記第1の方向に対して実質的に垂直な第2の方向に互いに隣接する複数のNAND構造が、前記第2の方向に互いに接続された前記選択ゲートと、前記第2の方向に互いに接続された前記制御ゲートと、を有する、NANDフラッシュメモリ構造のアレイ。 - 各対の隣接する活性領域を分離する絶縁領域を有する、前記第1の方向に互いに平行な連続したストライプ状の複数の活性領域をさらに備え、
前記選択ゲートの各々が、1つのNAND構造を1つの絶縁領域を越えて前記第2の方向にある1つの隣接するNAND構造に接続し、
前記制御ゲートの各々が、1つのNAND構造を1つの絶縁領域を越えて前記第2の方向にある1つの隣接するNAND構造に接続する、請求項10に記載のアレイ。 - 第1のNAND構造の前記第1領域が、前記第1の方向において前記第1のNAND構造の一方の側に隣接する第2のNAND構造の前記第1領域に対して電気的に接続され、
第1のNAND構造の前記第2領域が、前記第1の方向において前記第1のNAND構造の他方の側に隣接する第3のNAND構造の前記第2領域に対して電気的に接続された、請求項11に記載のアレイ。 - 各浮動ゲートが1つの制御ゲートと1つの選択ゲートとの間にある、請求項10に記載のアレイ。
- 各浮動ゲートが、前記基板内の1つのトレンチ内にあって該トレンチの側壁から間隔をおいて配置されている、請求項10に記載のアレイ。
- 各制御ゲートが、1つのトレンチ内において該トレンチ内の1対の浮動ゲートに容量的に接続されかつ実質的にT字形状である、請求項14に記載のアレイ。
- 前記基板内の複数の第3領域をさらに備え、
前記複数の第3領域の各々が、前記第2伝導型であって前記制御ゲートに容量的に接続される、請求項10に記載のアレイ。 - 前記第1領域と前記第2領域との間にある前記チャネル領域が、該第1領域と該第2領域との間にある連続したチャネル領域であり、各制御ゲートが実質的にT字形状である、請求項10に記載のアレイ。
- 互いに電気的に直列に、かつ、共直線性をもつように接続された複数のNAND構造が、第1アドレスによりアドレス指定される第1端及び前記第1アドレスとは異なる第2アドレスによりアドレス指定される第2端で終わる、請求項10に記載のアレイ。
- 第1伝導型の半導体基板に形成され、
各々が、前記基板内の第2伝導型の第1領域と、第1の行方向に対して実質的に垂直な列方向に前記第1領域から間隔をおいて配置されて該第1領域との間にチャネル領域を定める前記基板内の前記第2伝導型の第2領域と、各々が前記基板から絶縁され互いに間隔をおいて配置された複数の浮動ゲートと、を備え、さらに、前記基板から絶縁され、1対の浮動ゲートの間にあって該1対の浮動ゲートに容量的に接続された制御ゲートと、前記基板から絶縁され、1対の浮動ゲートの間にある選択ゲートと、を有し、1つの浮動ゲートが1つの選択ゲートと1つの制御ゲートとの間にある、複数のNAND構造を有し、
前記行方向に互いに隣接するNAND構造における前記選択ゲートが前記行方向に互いに接続され、前記制御ゲートが前記行方向に互いに接続された、
NANDフラッシュメモリ構造のアレイにおいて、前記第1の行方向に配置された複数の浮動ゲートを消去する方法であって、
選択された行にある選択された複数の浮動ゲートの一方の側の直ぐ隣にある、前記選択された行の制御ゲートに対して、負電圧を印加し、
選択された行にある選択された複数の浮動ゲートの他方の側の直ぐ隣にある、前記選択された行の選択ゲートに対して、正電圧を印加して、前記選択された行の制御ゲートと前記選択された行の選択ゲートとの間にある前記第1行の浮動ゲートの電荷を前記選択された行の選択ゲートにトンネリングさせることによって該第1の行の浮動ゲートが消去される、
ことを特徴とする方法。 - さらに、すべての行の選択されていない制御ゲートに対して接地電圧を印加し、すべての行の選択されていない選択ゲートに対して接地電圧を印加する、請求項19に記載の方法。
- さらに、前記第1領域に対して接地電圧を印加し、前記第2領域に対して接地電圧を印加する、請求項20に記載の方法。
- さらに、正電圧が印加される行の選択ゲートの直ぐ隣にある第2の行の浮動ゲートの一方の側に対し直ぐ隣に位置する第1の行の、浮動ゲート以外の制御ゲートに対して、負電圧を印加し、
前記第1の行の浮動ゲート及び前記第2の行の浮動ゲートからの電荷が前記選択された行の選択ゲートにトンネリングすることによって、前記第1及び第2の行の浮動ゲートが同時に消去される、請求項19に記載の方法。 - 第1伝導型の半導体基板に形成され、
各々が、前記基板内の第2伝導型の第1領域と、第1の行方向に対して実質的に垂直な列方向に前記第1領域から間隔をおいて配置されて該第1領域との間にチャネル領域を定める前記基板内の前記第2伝導型の第2領域と、各々が前記基板から絶縁され互いに間隔をおいて配置された複数の浮動ゲートと、を備え、さらに、前記基板から絶縁され、1対の浮動ゲートの間にあって該1対の浮動ゲートに容量的に接続された制御ゲートと、前記基板から絶縁され、1対の浮動ゲートの間にある選択ゲートと、を有し、1つの浮動ゲートが1つの選択ゲートと1つの制御ゲートとの間にある、複数のNAND構造を有し、
前記行方向に互いに隣接するNAND構造における前記選択ゲートが、前記行方向に互いに接続され、前記制御ゲートが前記行方向に互いに接続された、
NANDフラッシュメモリ構造のアレイにおいて、前記第1の行方向に配置された複数の浮動ゲートを消去する方法であって、
選択された行にある選択された複数の浮動ゲートの一方の側の直ぐ隣にある、前記選択された行の制御ゲートに対して、負電圧を印加し、
前記基板に正電圧を印加して、
前記選択された行の制御ゲートに隣接する前記第1の行の浮動ゲートからの電荷を前記基板にトンネリングさせることによって、前記第1の行の浮動ゲートが消去される、
ことを特徴とする方法。 - さらに、すべての行の選択されていない制御ゲートに対して接地電圧を印加し、すべての行の選択されていない選択ゲートに対して接地電圧を印加する、請求項23に記載の方法。
- さらに、前記第1領域に対して接地電圧を印加し、前記第2領域に対して接地電圧を印加する、請求項24に記載の方法。
- 第1伝導型の半導体基板に形成され、
各々が、前記基板内の第2伝導型の第1領域と、列方向に前記第1領域から間隔をおいて配置されて該第1領域との間にチャネル領域を定める前記基板内の前記第2伝導型の第2領域と、各々が前記基板から絶縁され、互いに間隔をおいて配置された複数の浮動ゲートと、を備え、さらに、前記基板から絶縁され、1対の浮動ゲートの間にあって該1対の浮動ゲートに容量的に接続された制御ゲートと、前記基板から絶縁され、1対の浮動ゲートの間にある選択ゲートと、を有し、1つの浮動ゲートが1つの選択ゲートと1つの制御ゲートとの間にある、複数のNAND構造を有し、
行方向に互いに隣接するNAND構造における前記選択ゲートが前記行方向に互いに接続され、前記制御ゲートが前記行方向に互いに接続され、前記行方向が、前記列方向に対して実質的に垂直である、NANDフラッシュメモリ構造のアレイにおいて、選択された浮動ゲートを読み出す方法であって、
前記第1領域に対して第1電圧を印加し、
一方が前記選択された浮動ゲートである2つの浮動ゲートの間にある第1制御ゲート以外の制御ゲートの各々に対して、前記チャネル領域のうちその上に前記制御ゲートに関連する前記2つの浮動ゲートが配置されるチャネル領域の部分を、該浮動ゲートの状態とは無関係にオン動作させるのに十分な第2電圧を印加し、
前記第1制御ゲートが間に位置している前記2つの浮動ゲートの直ぐ隣にある前記2つの選択ゲート以外の選択ゲートの各々に対して、前記第2電圧を印加し、
前記チャネル領域のうちその上に前記選択された浮動ゲートが配置されるチャネル領域の部分を、前記選択された浮動ゲートを消去するか又はプログラムするかに依存して強く又は弱くオン動作させるのに十分な第3電圧を、前記第1制御ゲートに印加し、
前記選択された浮動ゲートの直ぐ隣にある前記選択ゲートに対して、前記第3電圧を印加し、
前記第1制御ゲートの直ぐ隣にある前記選択された浮動ゲート以外の浮動ゲートである、選択されていない浮動ゲートの直ぐ隣にある前記選択ゲートに対して、前記チャネル領域のうちその上に前記選択されていない浮動ゲートが配置されるチャネル領域の部分を、前記選択されていない浮動ゲートをプログラムするか又は消去するかに関係なく、オン動作させるのに十分な第4電圧を印加し、
前記第2領域の電圧を検出して、前記選択された浮動ゲートの状態を判断する、
ことを特徴とする方法。 - 第1伝導型の半導体基板に形成され、
各々が、前記基板内の第2伝導型の第1領域と、列方向に前記第1領域から間隔をおいて配置されて該第1領域との間にチャネル領域を定める前記基板内の前記第2伝導型の第2領域と、各々が前記基板から絶縁され、互いに間隔をおいて配置された複数の浮動ゲートと、を備え、さらに、前記基板から絶縁され、1対の浮動ゲートの間にあって該1対の浮動ゲートに容量的に接続された制御ゲートと、前記基板から絶縁され、1対の浮動ゲートの間にある選択ゲートと、を有し、1つの浮動ゲートが1つの選択ゲートと1つの制御ゲートとの間にある、複数のNAND構造を有し、
行方向に互いに隣接するNAND構造における前記選択ゲートが前記行方向に互いに接続され、前記制御ゲートが前記行方向に互いに接続され、前記行方向が、前記列方向に対して実質的に垂直である、NANDフラッシュメモリ構造のアレイにおいて、選択された浮動ゲートを読み出す方法であって、
前記第1領域に対して第1電圧を印加し、
前記第2領域に対して第2電圧を印加し、
一方が前記選択された浮動ゲートである2つの浮動ゲートの間にある第1制御ゲート以外の制御ゲートの各々に対して、前記チャネル領域のうちその上に前記制御ゲートと関連する前記2つの浮動ゲートが配置されるチャネル領域の部分を、該浮動ゲートの状態とは無関係にオン動作させるのに十分な第3電圧を印加し、
前記第1制御ゲートが間に位置させられた前記2つの浮動ゲートの直ぐ隣にある2つの選択ゲート以外の選択ゲートの各々に対して、第4電圧を印加し、
前記第1制御ゲートに対して、前記チャネル領域のうちその上に前記選択された浮動ゲートが配置されるチャネル領域の部分を、前記選択された浮動ゲートを消去するか又はプログラムするかに依存して強く又は弱くオン動作させるのに十分な第5電圧を印加し、
前記選択された浮動ゲートの直ぐ隣にある前記選択ゲートに対して、第5電圧を印加し、
前記第1制御ゲートの直ぐ隣にある前記選択された浮動ゲート以外の浮動ゲートである、選択されていない浮動ゲートの直ぐ隣にある前記選択ゲートに対して、前記チャネル領域のうちその上に前記選択されていない浮動ゲートが配置されるチャネル領域の部分を、前記選択されていない浮動ゲートをプログラムするか又は消去するかに関係なく、オン動作させるのに十分な第6電圧を印加し、
前記第2領域の電流を検出して、前記選択された浮動ゲートの状態を判断する、
ことを特徴とする方法。 - 第1伝導型の半導体基板に設けられ、
前記基板内の第2伝導型の第1領域と、前記列方向に前記第1領域から間隔をおいて配置されて該第1領域との間に連続したチャネル領域を定める前記基板内の第2伝導型の第2領域と、各々が前記基板から絶縁され、互いに間隔をおいて配置された複数の浮動ゲートと、を備え、さらに、前記基板から絶縁され、1対の浮動ゲートの間にあって該1対の浮動ゲートに容量的に接続された制御ゲートと、前記基板から絶縁され、1対の浮動ゲートの間にある選択ゲートと、を有し、1つの浮動ゲートが1つの選択ゲートと1つの制御ゲートとの間にある、第1NAND構造を含む複数の等しいNAND構造を有し、
行方向に互いに隣接するNAND構造における前記選択ゲートが前記行方向に互いに接続され、前記制御ゲートが前記行方向に互いに接続され、
前記行方向が前記列方向に対して実質的に垂直である、NANDフラッシュメモリ構造のアレイにおける前記第1NAND構造の選択された浮動ゲートをプログラミングする方法であって、
前記第1領域に対して第1電圧を印加し、
前記第2領域に対して第2電圧を印加し、
一方が前記選択された浮動ゲートである2つの浮動ゲートの間にある第1制御ゲート以外の制御ゲートの各々に対して、前記チャネル領域のうちその上に前記制御ゲートに関連する前記2つの浮動ゲートが配置されるチャネル領域の部分を、該浮動ゲートの状態とは無関係にオン動作させるのに十分な第3電圧を印加し、
前記第1制御ゲートが間に位置させられた前記2つの浮動ゲートの直ぐ隣にある2つの選択ゲート以外の選択ゲートの各々に対して、前記チャネル領域のうちその上に前記2つの選択ゲートが配置されるチャネル領域の部分をオン動作させるのに十分な第4電圧を印加し、
前記第1制御ゲートに対して、前記チャネル領域のうちその上に前記選択された浮動ゲートが配置されるチャネル領域の部分をオン動作するのに十分な第5電圧を印加し、
前記選択された浮動ゲートの直ぐ隣にある前記選択ゲートに対して、前記チャネル領域のうちその上に前記選択ゲートが配置されるチャネル領域の部分をオン動作させるのに十分である、前記第4電圧より小さい第6電圧を印加し、
前記第1制御ゲートの直ぐ隣にある前記選択された浮動ゲート以外の浮動ゲートである、選択されていない浮動ゲートの直ぐ隣にある前記選択ゲートに対して、前記第4電圧を印加する、
ことを特徴とする方法。 - 他方の側に前記第1制御ゲートがある前記選択された浮動ゲートの一方の側にある前記選択ゲートに対して前記第6電圧が印加される、請求項28に記載の方法。
- 前記第1領域が前記選択された浮動ゲートの一方の側にあり、前記第2領域が前記選択された浮動ゲートの他方の側にあり、
前記第1電圧が前記第2電圧より低い、請求項29に記載の方法。 - 前記第1NAND構造の前記第2領域が、前記行方向に該第1NAND構造の直ぐ隣にある第2NAND構造の第2領域に対して共通に接続される、請求項30に記載の方法。
- さらに、前記第2NAND構造の前記第1領域に対して、前記第1電圧より大きく前記第2電圧より小さい第7電圧を印加する、請求項31に記載の方法。
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