CN1508873A - 分离栅快闪存储单元及其制造方法 - Google Patents

Abstract

一种非易失性存储单元，其包括：一半导体衬底；一井区域，其由一第一类掺杂剂注入而形成于该半导体衬底中；一第一掺杂区域，其由以一第二类掺杂剂注入而形成于该半导体衬底中；一第二掺杂区域，其被形成但与该第一掺杂区域有所间隔，并以一第二类掺杂剂注入而形成于该半导体衬底中，该第二掺杂区域还包括一以该第一类掺杂剂注入的第三区域；一第一介电层，其被设置于该半导体衬底上；一浮极，其被设置于第一介电层上，并延伸于该井区域与第二掺杂区域的一部分上；一第二介电层，其被设置在该浮极上；以及一控制极，其被设置于该第一介电层与第二介电层上。

Description

分离栅快闪存储单元及其制造方法

技术领域

本发明大致是关于一种非易失性存储单元结构及其制造方法，尤其是关于一种分离栅非易失性存储单元及该非易失性存储单元的多重自我收敛可编程方法。

技术背景

在一现有的分离栅快闪存储器或电可擦除可编程只读存储器(EEPROM)，即所谓的非易失性存储器中，可以通过将电子储存在存储器的浮极进行编程。在特定的偏压条件下，半导体衬底内的电子可以隧道穿过设置于该浮极与半导体衬底之间的一薄氧化层，以允许电荷存储在该浮极内。隧道穿过电子可以通过现有热电子注入方式或Fowloer-Nordheim隧道穿过方式产生。

在一现有的热电子注入方式中，一高电压被施加到存储器的控制极(字□线)，同时一低或零电压被施加到漏极(位元线)。当设置在存储器内源极与漏极区域之间的沟道区域内的电子，获得一高于设置于沟道与浮极间的薄氧化层的能量障碍电位的能量标准时，有些电子会隧道穿过薄氧化层并注入浮极。然而，并不是沟道区内的所有电子都会获得足以隧道穿过薄氧化层的能量，电子隧道穿过薄氧化层的概率与控制极和漏极区域间的电压差成正比。

此外，在该浮极将出现与控制极和漏极区域之间电压差成正比的电荷数目。这些电荷在浮极下方的沟道区施加一电场，该电场即产生所谓的临界电压，临界电压决定一存储单元是否储存任何资料或数值。举例说来，为“0”的逻辑数值可通过设定一个高临界电压表示，而为“1”的逻辑数值可通过设定一个低临界电压表示。

图1所示是一现有分离栅快闪存储单元10的横截面图。存储单元10包括一P型井(well)12、一源极14、一漏极16、一浮极18以及一控制极20。漏极16还包括一低掺杂N型区域16-1与一高掺杂N型区域16-2，以形成一N/N+漏极。漏极16被连接至一位元线(BL)，源极14被连接至一源极线(SL)，同时控制极20被连接至一字口线(WL)。一般说来，存储器单元10的不同临界电压可通过提供一固定电压至控制极20并调节提供至漏极16的电压而产生。

存储器单元10可通过Fowloer-Nordheim隧道穿过方式擦除。通过这种方式：提供一高电压(如14伏)至控制极20，提供一零电压至漏极16、源极14、及P型井12；在此条件下，储存在由多晶硅材料构成的浮极18内的电子隧道穿过介电层22至同样由多晶硅材料构成的控制极20。因此，Fowloer-Nordheim也被称为多晶硅层对多晶硅层隧道穿过(poly-to-polytunneling)方式。在读取操作时，提供大约3伏电压至控制极20，提供2伏至漏极16，且源极14与P型井12接地。为了实现源极侧热电子注入方式以利于可编程，一临界电压(如1伏)被提供至控制极20，一高电压(如11伏)被提供至漏极16，且源极14与P型井12接地。

为判断存储单元是否已经被编程到一所要的数值，现有的存储单元可以被编程一预先设定的时间周期，存储单元的数值接着被验证，同时存储单元可以被重复编程，直到达到所要的数值。这是一种叠代程序。另一种方式，可将一非常小的电压施加至位元线BL，一验证浮极上的电位。此程序持续到浮极上的电位达到所需的数值。不论采取哪一种方式，现有的编程技术由于重复编程与存储单元的验证，因而极其费时且难以控制。

此外，现有的分离栅快闪存储单元只执行一个一位编程操作，如“0”或“1”。然而，由于大型存储器编程容量及快速的资料读取速度的需求与日俱增，存储单元必须执行多重编程操作并能够快速的读取所储存的资料。

发明内容

为此，本发明提出一种能够多重编程的新型分离栅非易失性存储单元，及制造分离栅非易失性存储单元的方法，其实质上解决了由于相关技术工艺的限制与缺点所导致的一个或更多的问题。

本发明的更多特点与优点将在以下的说明中提出，同时通过以下叙述而更加明白或通过实施本发明而被了解。本发明的目的与其它优点将在以下叙述与专利申请范围中的结构、方法与附图而被实现。

为完成这些与其它优点，同时根据所实施与所广泛说明的本发明的目的，提供一种非易失性存储单元，其包括：一半导体衬底；一井区域，其以一第一类掺杂剂注入形成于该半导体衬底中；一第二掺杂区域，其被形成但与该第一掺杂区域有所间隔，并以一第二类掺杂剂注入形成于该半导体衬底中，该第二掺杂区还包括一以该第一类掺杂剂注入的第三区；一第一介电层，其被设置在该半导体衬底上；一浮极(floating gate)，其被设置在该第一介电层上，并延伸于该井区域与第二掺杂区域的一部分上；一第二介电层，其被设置在该浮极上；以及一控制极，其被设置于该第一介电层与第二介电层上。

一方面，本发明的该第二掺杂区域形成一具有该井区域的寄生晶体管。

另一方面，本发明当该浮极电压达到一预设位准时，该寄生晶体管导通。

又一方面，本发明的该寄生晶体管放大该存储单元的输出信号。

再一方面，本发明的该存储单元还包括一形成于该第二掺杂区上的金属触点，其中该金属触点被电耦合至该第三区域并与该第二掺杂区域隔离。

又根据本发明，在半导体衬底上提供一种非易失性存储产品，其包括一存储单元；该存储单元包括：一井区域，其掺杂有一第一掺杂剂；一漏极区域，其具有一掺杂有一第一类掺杂剂的第一区域以及一掺杂有一第二类掺杂剂的第二区域，其中该第二区域与该井区域接续；一源极区域，其被形成但与该漏极区域有间隔并与该井区接续；一浮极，其被设置于该井区域、该漏极区域、与该源极区域上；以及一控制极，其被形成于该浮极上。该存储产品还包括一寄生晶体管，其被形成于该存储单元内，其中该存储单元在存储单元的编程过程中达到一种自我收敛的状态。

在本发明的一方面，该存储单元的漏极区域提供有至少一电压电位，以获得该存储单元内的至少一临界电压。

还根据本发明，提供一种非易失性存储产品，其包括一半导体衬底，其包括：一井区域，其由一第一类掺杂剂加以注入；一第一掺杂区域，其由一第二类掺杂剂加以注入；以及一第二掺杂区域，其被形成但与第一掺杂区域有所间隔，并以一第二类掺杂剂加以注入，该第二掺杂区域包括一以该第一类掺杂剂所注入的第三区域，其中该第二掺杂区与该井区域形成一寄生晶体管。该非易失性存储产品还包括：一浮极，其被设置于该半导体衬底以及该第二掺杂区域的一部分上；一控制极，其被设置于该浮极的一部分上；一第一电压源，用于提供一第一电压至该第二掺杂区域；以及一第二电压源，用于提供一第二电压至该控制极，其中在该存储单元的编程过程中，该第一电压高于该第二电压，且在达到一预设编程电位时，该寄生晶体管导通从而终止编程。

在本发明的一方面，该寄生晶体管导通以将该第一电压放电至一实质上等于该第二电压电位的电位，以终止编程。

根据本发明，是提供一种编程一非易失性存储单元的自我收敛方法，其包括：提供一非易失性存储单元，其包括一具有一井区域的半导体衬底；提供一寄生晶体管于该半导体衬底内；提供足以感应该存储单元编程的一第一电压；提供一浮极于该半导体衬底上方；提供一控制极于该半导体衬底与该浮极上方；提供一第二电压至该控制极，其中该第一电压高于该第二电压；以及提供一预设的编程参数于该浮极中，在达到该预设编程参数时，该寄生晶体管终止编程。

在本发明的一方面，提供一寄生晶体管于该半导体衬底内的步骤包括：提供一第一掺杂区域于该半导体衬底内；提供一第一掺杂区域于该半导体衬底内；提供一第二掺杂区域于具有一第一类掺杂剂的该第一掺杂区域内；以及提供一第三掺杂区域于具有一第二类掺杂剂的该第一掺杂区域内，其中该第一掺杂区域与该井区域形成一寄生晶体管。

根据本发明，是提供一种在编程一非易失性存储单元的过程中获得多重自我收敛的方法，其包括：提供一非易失性存储单元，其包括一具有一井区域的半导体衬底；提供一寄生晶体管于该半导体衬体内；提供足以感应该存储单元编程的一第一电压；提供一浮极于该半导体衬底上方；提供一控制极于该半导体衬底与该浮极的上方；提供一第二电压至该控制极，其中该第一电压高于该第二电压；以及提供一预设的编程参数于该浮极中，在达到该预设编程参数时，该寄生晶体管导通以终止编程。

还根据本发明，是提供一种形成一非易失性存储单元的方法，其包括：形成一半导体衬底；以一第一类掺杂剂形成一井区域于该半导体衬底中；形成一浮极；以一第二类掺杂剂形成一第一间隔区域；以该第一类掺杂剂形成一区域于该第一间隔区中；以一第二类掺杂剂形成一第二间隔区域；以及形成一控制极。

必须指出的是，上述的一般说明与以下的详细叙述是用于举例和解释的，同时进一步阐述本发明所申请的专利范围。

附图说明

图1所示为一现有分离栅快闪存储阵列的横截面图；

图2所示为根据本发明的一分离栅非易失性存储单元的横截面图；

图3为一电路图，其显示图2所示的非易失性存储单元的等效电路；

图4为一时序图，其显示施加至根据本发明的非易失性存储单元的控制极、漏极区域、源极区域、与P型井区域的电压；以及

图5A至图5E是根据本发明的分离栅非易失性存储单元的制造方法的横截面图。

符号说明：

10分离栅快闪存储单元

12P型井

14源极

16漏极

16-1低掺杂N型区域

16-2高掺杂N型区域

18浮极

20控制极

22电子隧道穿过介电层

30分离栅快闪存储单元

32P型井

34源极区域

36漏极区域

36-1N型区域

36-2P+区域

38浮极

40控制极

42第一介电层

44第二介电层

46寄生PNP晶体管

48光阻

50第二光阻

具体实施例

根据本发明，是提供一种能够多重编程与快速读取储存的资料的分离栅非易失性存储单元。

图2是根据本发明的一分离栅非易失性存储单元的横截面图。虽然如图2所示的非易失性存储单元被制造于P型衬底上，熟悉此项技术的人可以了解本发明的非易失性存储单元也可被制造于N型衬底上，并且仍然达到本发明的目的。

参照图2，一分离栅非易失性存储单元30包括一P型井32、一源极区域34、一漏极区域36、一浮极38、以及一控制极40。漏极区域36进一步包括一具有N型掺杂剂的N型区域36-1，以及一P+型区域36-2，其由一P型掺杂剂掺杂N型区域36-1而形成。一第一介电层42被设置于P型井32、源极区域34、与漏极区域36上。浮极38被设置于第一介电层42上，并延伸于源极区域34与漏极区域36之间的沟道区域(未标示)的一部分上。浮极38还延伸于漏极区域36的一部分上。一具有一第一与一第二连接部分(未标示)的第二介电层44被设置于浮极38上方及其周围。控制极40被设置于第一介电层42的一部分以及第二介电层44的一部分上方，并进一步延伸到源极区域34的一部分上。

源极区域34被连接至一源极线SL，控制极40被连接至一字元线WL，且漏极区域36被连接至一位元(bit)线BL。一连接漏极区域36至位元线BL的金属触点(未表示)仅与P+型区域36-2接触。漏极区域36的N型区域36-1因而浮动，因此，具有P+型区域36-2与N型区域36-1的漏极区域36形成一具有P型井32的一寄生PNP晶体管46。图3显示存储单元30的一等效电路，其包括寄生晶体管46的一等效电路。寄生晶体管46的功能为从存储单元30放大输出信号，以排除设计周边电路读取存储于存储单元30内的资料的需要。

操作时，漏极区域36被提供一位元线电压VBL，源极区域34被提供一源极线电压VSL，且控制极40被提供一字元(word)线VWL。本发明的存储单元30通过提供一大电压(如14伏)至控制极40，并提供零伏至源极区域34、漏极区域36、与P型井32的每一个以感应Fowloer-Nordheim隧道穿过而被擦除。储存在浮极38的电子隧道穿过第二介电层44到达控制极40。在读取操作时，提供3伏的电压至控制极40，提供一临界电压(如1伏)至漏极区域36，同时源极区域34与P型井32接地。

为对存储单元30编程，一大位元线电压(如11伏)提供至漏极区域36，同时一临界电压(如1伏)提供至控制极40。源极区域34与P型井32接地。在以上条件下，在沟道区域内从源极区域34漂移至漏极区域36的若干电子被注入浮极38。浮极38的编程电位是由位元线电压VBL、字元线电压VWL、P型井的电压VPW、与在编程操作时被编程至浮极38的电压决定。根据本发明，VWL与VPW为定值，因此主要由位元线电压VBL决定浮极38的电位。此外，浮极38的电位决定漏极区域36的P型井32与N型区域36-1之间的PN结(未标示)是否导通。换言之，浮极38的电位决定寄生晶体管46是否导通。当浮极38的电位达到其预设值时，寄生晶体管46导通，或传导以将位元线电压VBL放电至P型井电压VPW，从而停止编程操作。

特别地，在编程过程中，位元线电压(如11伏)高于字元线电压(如1伏)。在这种情况下，漏极区域36内的N型区域36-1与P+型区域36-2之间的PN结导通，但漏极区域36的N型区域36-1与P型井32之间的接面则不同。当浮极38的电位达到一预设值时，寄生晶体管46导通，从而将位元线电压放电至P型井32电压。在这此情况下，源极侧的热电子无法持续，使编程操作停止。因此，存储单元30已经达到一第一自我收敛状态。

通过施加不同位元线电压以在浮极上建立不同的预设电位值，本发明的存储单元可以被编程，以获得至少一个自我收敛状态。此外，晶体管46是否导通取决于浮极38的电位。因此，本发明的存储单元排除对于增加额外步骤以验证浮极38电位的需要，因而简化编程操作并减少编程时间。

多重编程与自我收敛的详细描述是通过图4加以说明的。图4是一时序图，其显示施加至根据本发明的非易失性存储单元的控制极、漏极区域、源极区域、与P型井区区域的电压。参照图4，其显示编程电压波形VWL、VBL、VSL、与VPW。字元线电压VWL为一具有VTH1、0伏与VDIS等电压的阶梯波形，其在从t0到tn的若干周期内重复。位元线电压VBL为一从t0至tn-1恒定为VBL1的电压。源极电压VBL与P型井电压VPW在进行编程操作时为0伏。字元线电压VWL的每个周期代表浮极的一个完整编程周期。在浮极电压达到一预设值后，寄生晶体管46导通，从而将位元线电压VBL放电至地，使编程操作停止。

在时间周期t0-t1中，字元线电压VWL位于第一临界电压VTH1，位元线电压VBL固定于一第一位元线电压VBL1。在此情况下，电子被注入浮极以编程存储单元。然而，由于提供至寄生晶体管的PN结而使其导通的电压应该为负(如-0.7伏)，所以在浮极以被编程之后，电压VWL在时间t1时降为0伏，接着在时间t2降至一负电压VDIS。电压VDIS必须小于结漏电压。

负电压VDIS在t3-t4时被耦合至浮极，同时字元线电压VWL又再次回到VTH1。浮极的编程在时间t4时重新开始，编程、耦合、与重新编程的周期一直重复到浮极电位达到其预设值。此时(如，tn-1)，电子不再注入浮极，且寄生晶体管的PN结导通，从而使位元线电压放电至相等于P型井的电压电位，大约为0伏。此刻，没有电子可以注入至浮极，同时编程操作停止，该存储单元已达到一自我收敛状态。

通过施加一第二位元线电压(如，VBL2)，可以获得一第二临界电压，使存储单元可以获得一第二自我收敛状态。因而，通过施加不同的位元线电压，可以获得存储单元的不同自我收敛状态。因此，本发明的存储单元可以被编程为超过一位的资料。

图5A至图5E为根据本发明的分离栅非易失性存储单元的制造方法的横截面图。参照图5A，一现有的制造过程可以用来形成一P型井32、一设置于P型井上的介电层42、以及一形成于介电层42上的浮极38。参照图5B，接着一第一光阻48被沉积、图案化、并显影，以屏蔽浮极38以及一即将被形成用作源极区域的区域。一N型杂质(如，非晶硅)被注入进入未屏蔽区域，以形成一漏极区域36。如图5C所示，注入的N型杂质扩散进入P型井32以及浮极38一部分的下方。

参照图5C，其使用相同的光阻48作为掩膜，一P型杂质(如，BF2)将注入至漏极区域36，以形成P型区域36-2。漏极区域36因而包括一N型区域36-1与一P型区域36-2。光阻48接着被移除。参照图5D，一第二光阻50被沉积、图案化、并显影，以屏蔽浮极38以及即将形成的漏极区域36。一N型杂质(如，As)注入至未被光阻48遮盖的区域，以形成一源极区域34。光阻50接着被移除。参照图5E，现有的制造步骤接着进行，以形成一控制极40、以及源极线SL、字元线WL与位元线BL的金属触点。

本发明的图示与描述由如上具体实施例说明，仅用于帮助了解本发明的实施，并非用于限定本发明的精神，熟悉此领域技术的人在领悟本发明的精神后，在不脱离本发明的精神范围内，可作些许变更修饰及同等的变化替换，其专利保护范围应当以所附的权利要求书所列及其等同领域而定。

Claims (27)

1.一种非易失性存储单元，其包括：

一半导体衬底；

一井区域，其以一第一类掺杂剂注入而形成于该半导体衬底中；

一第一掺杂区域，其以一第二类掺杂剂注入而形成于该半导体衬底中；

一第二掺杂区域，其被形成但与该第一掺杂区域有所间隔，并且以一第二类掺杂剂注入而形成于该半导体衬底中，该第二掺杂区域还包括一以该第一类掺杂剂所注入的第三区域；

一第一介电层，其被设置于该半导体衬底上；

一浮极，其被设置于该第一介电层上，并延伸于该井区域与该第二掺杂区域的一部分上；

一第二介电层，其被设置于该浮极上；以及

一控制极，其被设置于该第一介电层和该第二介电层上。

2.根据权利要求1所述的非易失性存储单元，其特征在于所述第二掺杂区域为一漏极区域而且所述第一掺杂区域为一源极区域。

3.根据权利要求1所述的非易失性存储单元，其特征在于所述第二掺杂区域被耦合至一个位元线。

4.根据权利要求1所述的非易失性存储单元，其特征在于所述第二掺杂区域形成一具有所述井区区域的寄生晶体管。

5.根据权利要求4所述的非易失性存储单元，其特征在于当所述浮极的电平达到一预设的电平时，所述寄生晶体管导通。

6.根据权利要求4所述的非易失性存储单元，其特征在于所述寄生晶体管放大所述存储单元的输出信号。

7.根据权利要求1所述的非易失性存储单元，其特征在于所述第二掺杂区域与所述井区域放大所述存储单元的输出信号。

8.根据权利要求4所述的非易失性存储单元，其特征在于所述寄生晶体管为一PNP晶体管。

9.根据权利要求1所述的非易失性存储单元，其特征在于所述非易失性存储单元还包括一金属触点，其形成于所述第二掺杂区域上，并被电耦合至所述第三区域，同时与所述第二掺杂区域隔离。

10.一种非易失性存储产品，其被形成于一半导体衬底上，该半导体衬底包括一存储单元，所述存储单元包括：

一井区域，其掺杂有一第一掺杂剂；

一漏极区域，其具有一掺杂有一第一掺杂剂的第一掺杂区域以及一掺杂有一第二类掺杂剂的第二掺杂区域，其中所述第二区域与所述井区域接续；

一源极区域，其被形成但与所述漏极区域有所间隔，同时与所述井区域接续；

一浮极，其被设置于所述井区域、所述漏极区域、与所述源极区域上；

一控制极，其被形成于所述浮极上；以及

一寄生晶体管，其被形成于所述存储单元内，其中所述存储单元在所述存储单元编程过程中达到一个自我收敛状态。

11.根据权利要求10所述的非易失性存储产品，其特征在于所述寄生晶体管放大所述存储单元的输出信号。

12.根据权利要求10所述的非易失性存储产品，其特征在于所述存储单元的所述漏极区域被提供有至少一个电压电平，以获得所述存储单元内的至少一个临界电压。

13.根据权利要求12所述的非易失性存储产品，其特征在于所述至少一个临界电压在编程过程中获得所述存储单元的至少一个自我收敛状态。

14.根据权利要求10所述的非易失性存储产品，其特征在于所述源极区域与所述井区域在编程过程中接地。

15.根据权利要求10所述的非易失性存储产品，其特征在于所述控制极被耦合至一电压源，以在编程过程中提供一阶梯函数。

16.一种非易失性存储产品，其包括：

一半导体衬底，其包括：

一井区域，其以一第一类掺杂剂加以注入；

一第一掺杂区域，其以一第二类掺杂剂加以注入；以及

一第二掺杂区域，其被形成但与第一掺杂区域有所间隔，并以一第二掺杂剂加以注入，所述第二掺杂区域包括一以所述第一类掺杂剂所注入的第三区域，其中所述第二掺杂区域与所述井区形成一寄生晶体管；

一浮极，其被设置于所述半导体衬底以及所述第二掺杂区域的一部分上；

一控制极，其被设置于所述浮极的一部分上；

一第一电压源，用于提供一第一电压至所述第二掺杂区域；以及

一第二电压源，用于提供一第二电压至所述控制极；其中在所述存储单元编程过程中，所述第一电压高于所述第二电压，而且在达到一预设编程电平时，所述寄生晶体管导通以终止编程。

17.根据权利要求16所述的非易失性存储产品，其特征在于所述寄生晶体管导通以将所述第一电压放电至一实质上等于所述第二电压的电平，从而终止编程。

18.根据权利要求16所述的非易失性存储产品，其特征在于所述第一电压为一位元线电压，同时所述第二电压为一字元线电压。

19.一种编程一非易失性存储单元的自我收敛方法，其包括：

提供一非易失性存储单元，其包括一具有一井区域的半导体衬底；

提供一寄生晶体管于所述半导体衬底内；

提供足以感应所述存储单元的编程的第一电压；

提供一浮极于所述半导体衬底上方；

提供一控制极于所述半导体衬底与所述浮极的上方；

提供一第二电压至所述控制极，其中所述第一电压高于所述第二电压；以及

提供一预设的编程参数于所述浮极中，其中在达到所述预设的编程参数时，所述寄生晶体管终止编程。

20.根据权利要求19所述的编程非易失性存储单元的自我收敛方法，其中所述提供一寄生晶体管与所述半导体衬底内的步骤包括；

提供一第一掺杂区域于半导体衬底内；

提供一第二掺杂区域于具有一第一类掺杂剂的所述第一掺杂区域内；以及

提供一第三掺杂区域于具有一第二类掺杂剂的所述第一掺杂区域内，其中所述第一掺杂区域与所述井区域形成一寄生晶体管。

21.根据权利要求19所述的编程一非易失性存储单元的自我收敛方法，其特征在于所述第一电压为一位元线电压，同时所述第二电压为一字元线电压。

22.根据权利要求19所述的编程非易失性存储单元的自我收敛方法，其特征在于所述寄生晶体管导通以将所述第一电压放电至一实质上等于所述第二电压的电平。

23.一种在编程一非易失性存储单元的过程中获得多重自我收敛的方法，其包括：

提供一非易失性存储单元，其包括一具有一井区域的半导体衬底；

提供一寄生晶体管于所述半导体衬底内；

提供足以感应所述存储单元的编程的一第一电压；

提供一浮极于所述半导体衬底上方；

提供一控制极于所述半导体衬底与所述浮极的上方；

提供一第二电压至所述控制极，其中所述第一电压高于第二电压；以及

提供一预设的编程参数于所述浮极中，其中在达到所述预设编程参数时，所述寄生晶体管导通以终止编程。

24.根据权利要求23所述的在编程一非易失性存储单元过程中获得多重自我收敛的方法，其中所述提供一寄生晶体管于所述半导体衬底内的步骤包括：

提供一第一掺杂区域于所述半导体衬底内；

提供一第二掺杂区域于具有一第一类掺杂剂的所述第一掺杂区域内；以及

提供一第三掺杂区域于具有一第二类掺杂剂的所述第一掺杂区域内，其中所述第一掺杂区域与所述井区域形成一寄生晶体管。

25.根据权利要求23所述的在编程一非易失性存储单元过程中获得多重自我收敛的方法，其特征在于所述提供一第一电压的步骤为提供一第一电压至所述第一掺杂区域。

26.一种形成一非易失性存储单元的的方法，其包括：

形成一半导体衬底；

以一第一类掺杂剂形成一井区域于所述半导体衬底中；

形成一浮极；

以一第二类掺杂剂形成一第一间隔区域；

以所述第一类掺杂剂而形成一区域于所述第一间隔区域中；

以一第二类掺杂剂而形成一第二间隔区域；以及形成一控制极。

27.根据权利要求26所述的形成一非易失性存储单元的方法，其特征在于所述第一类掺杂剂为一P型掺杂剂，而所述第二类掺杂剂为一N型掺杂剂。

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