CN100438046C - 非易失性存储单元与集成电路 - Google Patents
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Abstract
一种非易失性存储单元，包括半导体基板、浮动栅、第一电容、第二电容、第三电容以及晶体管。浮动栅设置于半导体基板上方。第一电容包括第一极板、浮动栅以及设置于第一极板与浮动栅之间的介电层。第二电容包括第二极板、浮动栅以及设置于第二极板与浮动栅之间的介电层。第三电容包括第三极板、浮动栅以及设置于第三极板与浮动栅之间的介电层。第一电容的第一极板包括设置于半导体基板中的第一掺杂区以及第二掺杂区。晶体管，包括设置于半导体基板上方的栅电极，以及大体与栅电极的侧边对齐的第一与第二源/漏极区，其中第二源/漏极区电性连接至第一电容的第一掺杂区。本发明的非易失性存储单元，具有降低的漏电流并且占有较少的芯片面积。
Description
技术领域
本发明涉及一种半导体装置，特别涉及一种存储单元，还涉及一种非易失性存储单元的结构与制造方法。
背景技术
非易失性存储单元(non-volatile memory cell)即使在电源关闭的情况下仍可保留存储于存储单元中的信息。制造非易失性存储单元以一般标准CMOS逻辑工艺(logic process)为基础，并通过额外的工艺步骤搭配逻辑工艺流程来制造非易失性存储单元。额外工艺步骤包括例如第二多晶硅沉积、接面掺杂最佳化(junction dopant optimization)等。将非易失性存储器的特定工艺步骤整合至标准CMOS逻辑工艺中，通常会产生困难。因此，嵌入式非易失性存储器技术落后先进逻辑工艺好几代。由于芯片系统(systemon-chip简称SoC)必须使用嵌入式非易失性存储器，设计团队只能接受落后现行先进标准逻辑工艺两至三代的逻辑工艺流程，如同附加至上述逻辑工艺流程的七至八个额外的光刻掩膜。先前的方法不仅增加晶片成本，更缺乏大部分先进标准逻辑工艺可达到的峰值性能(peak performance)。
再者，由于二氧化硅(SiO2)的周期导致(cycling-induced)SiO2的退化，先前技术使所有非易失性存储单元的元件受到较高的编程以及擦除电压，这样会加速SiO2的退化，因此会造成非易失性存储单元的性能与可靠度的退化。
因此必须设法找出解决上述问题的结构与工艺方法。美国专利第6788574号中揭示了一种非易失性存储单元400。图1显示非易失性存储单元400的俯视图。非易失性存储单元400包括隧道电容(tunnel capacitor)406、耦合电容402以及读取晶体管404。上述三个元件共享单一浮动栅408。通过分别连接MOS装置的源极/漏极区而形成相对设置于浮动栅408的耦合电容402与隧道电容406的极板。晶体管404用浮动栅408作为栅电极。耦合电容402耦接至隧道电容406以形成充电装置，充电装置用以帮助对存储于非易失性存储单元400中的信息执行编程以及擦除操作。因此，编程/擦除操作在电源关闭后致能信息的保留，而读取操作允许在提供存储器备份后，存取先前存储的信息。在读取操作期间是通过读取晶体管404检测信息。
根据本发明一实施例，非易失性存储单元400的编程与擦除操作是通过将电子经过隧道电容406打入或射出浮动栅408以改变存储单元的充电状态而完成。例如，为了对非易失性存储单元400执行编程操作，在节点410处施加正电压，并将节点412接地。由于耦合电容402与隧道电容406的电容耦合，所以会产生横跨于隧道电容406的大压降，并且引起介于隧道电容406的两个极板之间的大电场。当电场大到足以引起Fowler-Nordheim(FN)隧道电流时，来自有源区414的电子会穿越介于浮动栅408与设置于浮动栅408下方的有源区414之间的绝缘材料，并且注入浮动栅408。
相反的，通过对节点412施加正电压并且将节点410接地，将会使得位于浮动栅408中的电子会射出浮动栅408，因此降低浮动栅408中的负电荷。
然而，图1的非易失性存储单元400也存在一些缺点。在同一个存储阵列中的存储单元之间并不是彼此隔离的，因此设置于同一个存储阵列中的存储单元会互相影响。当存储单元的晶体管404为导通的状态，且同一存储阵列中的其它存储单元为执行读取操作期间时，电流仍旧会流经晶体管404。对于存储阵列而言，流经晶体管404的电流为不期望电流，并且被视为漏电流。由于一个存储阵列中具有许多存储单元，因此漏电流会对存储阵列中的存储单元造成显著的影响。为了降低漏电流，每一个存储单元较佳为包括可控制存储单元的操作的逻辑电路。因此，存储单元与逻辑电路所占的芯片总面积会增加。一般来说，总面积大约为500平方微米(μm2)。再者，在编程与擦除操作期间，所有的电子皆会经过同一个隧道电容406。如此一来不仅影响存储单元的可靠度，更增加了发生过编程(over-programming)和/或过擦除(over-erase)的可能性。
因此，需要改进非易失性存储单元，使其具有降低的漏电流并且占有较少的芯片面积。
发明内容
有鉴于此，本发明提供一种非易失性存储单元，包括半导体基板、浮动栅、第一电容、第二电容、第三电容以及晶体管。浮动栅设置于半导体基板上方。第一电容包括第一极板、浮动栅以及设置于第一极板与浮动栅之间的介电层。第二电容包括第二极板、浮动栅以及设置于第二极板与浮动栅之间的介电层。第三电容包括第三极板、浮动栅以及设置于第三极板与浮动栅之间的介电层。第一电容的第一极板包括设置于半导体基板中的第一掺杂区以及第二掺杂区。晶体管包括设置于半导体基板上方的栅电极，以及大体与栅电极的侧边对齐的第一与第二源/漏极区，其中第二源/漏极区电性连接至第一电容的第一掺杂区。
根据所述的非易失性存储单元，所述晶体管为NMOS晶体管，且其中所述第一与第二源/漏极区形成于所述半导体基板中的P阱区。
根据所述的非易失性存储单元，所述晶体管为PMOS晶体管，且其中所述第一与第二源/漏极区形成于所述半导体基板中的N阱区。
根据所述的非易失性存储单元，所述第二电容的电容值约为所述第一电容的电容值的0.01至1000倍，且所述第二电容的电容值约为所述第三电容的电容值的0.01至1000倍。
根据所述的非易失性存储单元，所述第二电容包括：所述浮动栅，设置于所述半导体基板的上方；以及第二电容第一掺杂区以及第二电容第二掺杂区，设置于所述半导体基板中，且位于所述浮动栅的对面，其中所述第二电容第一掺杂区电性连接至第二电容第二掺杂区；所述第三电容包括：所述浮动栅，设置于所述半导体基板的上方；以及第三电容第一掺杂区以及第三电容第二掺杂区，设置于所述半导体基板中，且位于所述浮动栅的对面，其中所述第三电容第一掺杂区电性连接至第三电容第二掺杂区。
根据所述的非易失性存储单元，所述第二电容第一掺杂区、第二电容第二掺杂区、第三电容第一掺杂区以及第三电容第二掺杂区各自包括从具有必要的P型材料与N型材料中挑选出来的材料。
根据所述的非易失性存储单元，所述晶体管的栅电极电性连接至存储阵列的字符线。
根据所述的非易失性存储单元，所述晶体管的第一源/漏极区电性连接至存储阵列的位线。
再者，本发明提供一种包括非易失性存储单元的集成电路。该非易失性存储单元包括第一、第二与第三有源区、第一、第二、第三与第四介电层、第一与第二导体，以及第一与第二源/漏极区。第一介电层设置于第一有源区上方；第二介电层设置于第二有源区上方；第三介电层设置于第三有源区上方；第一导体横跨第一、第二以及第三有源区，其中第一导体分别通过第一、第二以及第三介电层与第一、第二以及第三有源区分离。第一、第二以及第三有源区各自包括设置于第一导体的相反面的第一与第二掺杂区，其中设置于第二有源区中的第一以及第二掺杂区以内联线的方式电性连接，且设置于第三有源区中的第一与第二掺杂区以内联线的方式电性连接。第四介电层设置于第一有源区。第二导体设置于第四介电层上方。第一与第二源/漏极区设置于半导体基板中，且大体与第二导体的侧边的对面对齐，其中第二源/漏极区电性耦接至设置于第一有源区的第一掺杂区。
根据所述的集成电路，设置于所述第二与第三有源区的所述第一掺杂区与第二掺杂区各自包括从具有必要的P型材料与N型材料中挑选出来的材料。
根据所述的集成电路，所述第一以及第二源/漏极区为P型以及N型之一。
根据所述的集成电路，所述第二以及第三有源区的所述第一以及第二掺杂区形成于N阱区中。
根据所述的集成电路，所述晶体管的第二源/漏极区，以及设置于所述第一有源区的第一掺杂区形成连续的区域。
根据所述的集成电路，所述第一、第二以及第三介电层具有氧化物-氮化物-氧化物堆叠结构，并且形成连续的介电层。
根据所述的集成电路，设置于所述第一有源区的第二掺杂区大体与所述第一导体部分重叠。
附图说明
图1显示传统非易失性存储单元。
图2显示根据本发明较佳实施例所述的非易失性存储单元的立体图。
图3显示图2的非易失性存储单元的剖面图。
图4以及图5显示图2的实施例的等效电路图。
图6至图9显示非易失性存储单元的工艺的中间步骤的剖面图。
其中，附图标记说明如下：
100、400存储单元
104、106、108、402、406电容
102、404晶体管
111基板
112P阱区
113光刻胶
114、116N阱区
117、118、120、122、124、126、128掺杂区
119栅极间隙壁
132电极
134、136栅极介电层
408、FG浮动栅
410、412节点
414有源区
A、B、C区域
BL位线
D-D′、E-E′、F-F′虚线
EG、PG电压源
IBL电流
SL源极线
WL字符线
具体实施方式
为使本发明的上述目的、特征和优点能更明显易懂，下文特举一较佳实施例，并配合附图，作详细说明如下：
实施例：
本发明提供一种新的逻辑非易失性存储(LNVM)单元与制造方法，并且讨论本发明较佳实施例的操作。纵观本发明不同的实施例，用参考标号使附图的定义更清楚易懂。
图2显示非易失性存储单元100的立体图，包括晶体管102、第一电容(又叫做擦除隧道电容)104、第二电容(又叫做耦合电容)106、第三电容(又叫做编程隧道电容)108。第一电容104、第二电容106以及第三电容108共享一普通的浮动栅FG。非易失性存储单元100包括三个区域，区域A包括晶体管102与第一电容104，区域B包括第二电容106，区域C包括第三电容108。区域120大体较佳为与浮动栅FG具有重叠的部分，以形成电容104。
图3显示存储单元100的剖面图，其中区域A、B与C分别为沿着图2的虚线D-D′、E-E′以及F-F′的垂直面的剖面图。为了简单起见，在综观整篇说明书的叙述中，区域A、B与C的剖面图彷佛位于同一平面，虽然区域A、B与C可能为不同的平面。必须注意的是，浮动栅FG横跨区域A、B与C，以形成第一电容104、第二电容106与第三电容108的其中一个极板。掺杂区118与源极线(source line，SL)形成电容104的另一个极板。掺杂区122与124以内联线的方式电性连接，以形成电容106的另一个极板，并且电性连接至擦除栅EG(erase gate)。掺杂区126与128以内联线的方式电性连接，以形成电容108的另一个极板，并且电性连接至编程栅PG(programgate)。晶体管102的栅电极132电性连接至存储阵列的字符线WL(wordline)，用以控制是否选择存储单元100。位线BL(bit line)用以检测LNVM存储单元100的存储状态。
图4显示存储单元100的部分等效电路，包括电容104、106与108。在存储单元100的操作期间，对节点SL、EG与PG施加不同的电压，因此可计算出浮动栅FG的电压电平。假设浮动栅FG存储净电荷Qnet，再假设浮动栅FG与电容104、106与108的其它极板之间形成有效的耦合，则会产生以下关系：
Q104+Q106+Q108＝Qnet [方程式1]
其中Q104、Q106与Q108分别为存储于电容104、106与108中的电荷。位于节点FG、SL、EG与PG的电压分别标记为VFG、VSL、VFG与VPG，且电容104、106与108的电容值分别标记为C104、C106与C108。因此，方程式1可以写为：
(VFG-VSL)C104+(VFG-VEG)C106+(VFG-VPG)C108＝Qnet [方程式2]
因此，
VFG＝(Qnet+(VSLC104+VEGC106+VPGC108))/(C104+C106+C108)
[方程式3]
因此，浮动栅FG的电压VFG可根据方程式3而推导出来，也因此可决定存储单元100的操作。
根据本发明较佳实施例，擦除与编程操作是通过Fowler Nordheim(FN)隧穿来执行，一般对编程操作的定义为将电子从浮动栅FG中移除。相反的，擦除操作为将电子引入浮动栅FG。本领域技术人员皆了解编程以及擦除为技术上的用语，编程以及擦除也可以有不同的定义。
电子根据施加于节点SL、EG与PG的电压来决定电子应注入浮动栅FG或从浮动栅FG中射出。表1显示对于不同的操作设定电压的范例，其中施加至字符线WL的较佳电压为VWL，施加至位线BL的较佳电压为VBL(伏特)，施加至具有存储单元100设置于上的半导体基板的较佳电压为VB。
表1
| 电压(伏特) | V<sub>PG</sub> | V<sub>EG</sub> | V<sub>WL</sub> | V<sub>BL</sub> | V<sub>SL</sub> | V<sub>B</sub> |
| 读取 | 0/0 | 0/0 | 1.2/0 | 0.8/0 | 0/0 | 0 |
| 编程 | 9/2 | 0/4 | 0/0 | 0/0 | 3 | 0 |
| 擦除 | 9 | 9 | 0 | 0 | 0 | 0 |
表1中的每个单元皆具有一种或两种电压。当具有两种电压时，第一电压施加至选择的存储单元，以对选择的存储单元执行某些操作，而第二电压施加至其它没有被选择的存储单元。当仅具有一种电压时，将相同的电压施加至所有的存储单元，因此不论是否为选择的存储单元皆会受到相同的电压。
为了达到更好的性能，第二电容106较佳为具有比第一电容104与第三电容108更大的电容。为了方便讨论，整篇说明书假设电容值C104与C106皆为一单位电容值C，且将电容值C108假设为八倍的单位电容值C。因此，方程式3可简化为：
VFG＝Qnet/10C+(0.1VSL+0.8VEG+0.1VPG) [方程式4]
从表1中可以发现在编程操作期间，VPG为9伏特、VEG为0伏特且VSL为3伏特，
因此，
VFG＝Qnet/10C+(0.1×3+0.8×0+0.1×9)
＝Qnet/10C+1.2伏特 [方程式5]
假设Qnet在执行编程操作之前为0伏特，则VFG约为1.2伏特。由于VPG为9伏特，节点PG的电压VPG比VFG多了7.8伏特，节点PG的电压VPG大到足以触发Fowler Nordheim隧穿。因此，电子从浮动栅FG通过电容108而移动至节点PG。
由于失去了一些电子，浮动栅FG包括更多的正电荷，使得Qnet增加。从方程式5可以发现当电压VFG上升时，可缩减节点PG与FG之间的电压差。当电压差(VPG-VFG)缩减至小于Fowler Nordheim隧穿所需要的电压时，则FN隧穿会停止。
另一方面，施加至第一电容104的电压差(VFG-VSL)约为-1.8伏特，并不足以造成任何一个方向的Fowler Nordheim隧穿。在执行编程操作期间，VFG会上升，且最后会变为正电压。然而，电压差(VFG-VSL)小于FowlerNordheim隧穿所需要的电压。因此，净效应(net effect)为浮动栅FG在执行编程操作期间具有越来越多的正电荷。
擦除操作也可解释分析为将表1中的电压施加至方程式3。从表1中可以发现在执行擦除操作期间，VPG为9伏特、VEG为9伏特且VSL为0伏特，因此，
VFG＝Qnet/10C+(0.1×0+0.8×9+0.1×9)
＝Qnet/10C+8.1伏特 [方程式6]
由于Qnet/10C为正数，(VPG-VSL)约大于8.1伏特，已经足以造成FowlerNordheim隧穿，因此电子经过电容104而进入浮动栅FG。由于将电子引入浮动栅FG而使得电压VFG下降，直到浮动栅FG中的净电荷Qnet变为负数，且电压(VPG-VSL)小于造成Fowler Nordheim隧穿所需要的电压时，FowlerNordheim隧穿即会停止。
另一方面，由于电压VPG为高电压，所以电压差(VPG-VFG)小于造成Fowler Nordheim隧穿所需要的电压。因此，没有电子会经过电容108。当VEG与VPG为相同时，也没有电子会经过电容106。
必须注意的是，虽然先前的解释分析已对较佳实施例可能的操作提供简洁的叙述，然而实际操作可能更加的困难。因此，先前的讨论并非用以限定本发明的范围。通过类似的技术，没有被选择的存储单元的操作也可以为类似的解释分析。可以发现的是，将表1中的第二电压施加至没有被选择的存储单元并不会造成隧穿效应。
根据本发明较佳实施例，挑选电压VPG、VEG与VSL，使得经过电容104与108的电子在编程或擦除操作结束的一段时间后停止。根据本发明选择性的实施例，在编程和/或擦除操作期间，隧穿效应并不会随着时间而停止。然而，可以达到动态平衡，且注入浮动栅FG的电子数量相同于射出浮动栅FG的电子数量，使得净电荷Qnet维持不变。
图5显示用以执行读取操作的等效电路图，包括晶体管102以及第一电容104。从表1中可以发现VPG为0伏特、VEG为0伏特且VSL为0伏特，因此方程式3变为：
VFG＝Qnet/10C [方程式7]
这表示浮动栅FG的电压VFG取决于存储于浮动栅FG中的电荷。根据先前的讨论可以得知，当执行擦除操作时，浮动栅FG包含空穴，因此VFG为正数；而当执行编程操作时，浮动栅FG包含电子，因此VFG为负数。参照图4，当VWL为1.2伏特时，晶体管102可被导通。当浮动栅FG具有正电荷时，可用以调整介于节点118与120之间(参照图2)的通道区的传导性，因此介于节点118与120之间存在一导电通道区。由于VBL为0.8伏特且VSL为0伏特，较佳为十分之一个微安培级(tens of micro-amp)的电流IBL从节点BL流至节点SL。相反的，当浮动栅FG具有负电荷且VFG为负数时，节点118与120之间并不存在导电通道区，且电流IBL为兆分之一安培级(in theorder of pico-amps.)。通过检测电流IBL以及浮动栅FG的状态可以得知存储单元100的状态。
根据上述的本发明较佳实施例，使用Fowler Nordheim隧穿作为执行编程与擦除操作的机制。在本发明选择性的实施例中，可将热电子注入(hot-carrier injection，HCI)作为执行编程操作的机制，且可将FowlerNordheim隧穿作为执行擦除操作的机制。然而，不同于先前定义的编程与擦除操作，编程操作使用HCI机制，HCI一般定义为将电子经过电容104注入浮动栅FG，且擦除操作一般定义为使电子经过电容108而从浮动栅FG中移除。表2显示通过HCI机制执行编程操作，以及通过Fowler Nordheim隧穿执行擦除操作时，设定电压的范例。
表2
| 节点电压(伏特) | V<sub>PG</sub> | V<sub>EG</sub> | V<sub>WL</sub> | V<sub>BL</sub> | V<sub>SL</sub> | V<sub>B</sub> |
| 读取 | 0/0 | 0/0 | 1.2/0 | 0.8/0 | 0/0 | 0 |
| 编程 | 0/0 | 6/0 | 2.5/0 | 0/3.3 | 6.0/6.0 | 0 |
| 擦除 | 9 | 0 | 0 | 0 | 0 | 0 |
根据本发明较佳实施例，晶体管102(参照图2)用以将存储单元与同一个存储阵列中没有被选择的其它存储单元隔离。通过使晶体管102为不导通，当存储单元没有被选择时并不会产生来自存储器的漏电流。因此，存储器并不需要控制电路。如此一来将有效的缩减每一个存储单元所占的芯片面积。例如，可以达到每单元芯片占用30平方微米。再者，通过电容104与108分别执行擦除与编程操作，可提升存储单元的可靠度。
图6至图9显示根据本发明较佳实施例所述的工艺的中间步骤的剖面图。再者，为了方便图示，将区域A、B与C的剖面图显示于同一平面，事实上区域A、B与C的剖面图分别为虚线D-D′、E-E′与F-F′的横切面。请根据附图标记参照图2中对应的附图标记的几何分布。
图6显示所提供的基板111。基板111较佳为包括例如硅的半导体材料，然而基板111也可包括其它半导体材料。基板111较佳为P型基板。基板111可选择性的包括N型基板，且可于基板111上选择性的形成N型埋藏层(未图示)。
图7显示通过显影技术将光刻胶113图案化。接着执行N型杂质的注入，以分别于区域B与C中产生N阱区114与116。N阱区114与116较佳为包括锑(antimony)和/或砷(arsenic)，用以中和P型基板111中的P型杂质，并且将注入区转换为N型。由于光刻胶113所形成的掩膜，被光刻胶113所遮蔽的区域A形成P阱区112。接着移除光刻胶113。在本发明较佳实施例中，P阱区112设置于区域A中，以接着形成N型晶体管。在本发明选择性的实施例中，区域A为未遮蔽的区域，且较佳为形成N阱区，以接着形成P型晶体管。
图8显示形成栅极介电层134与136、栅电极132、浮动栅FG以与门极间隙壁119。由于本领域技术人员皆了解栅栅极介电层134与136、栅电极132、浮动栅FG以与栅极间隙壁119的形成步骤，因此此处不再加以赘述。必须注意的是，栅极介电层136的材料与厚度部分决定隧穿所需要的电压。任何本领域技术人员通过重复的实验将可找出栅栅极介电层136适合的材料与厚度。在本发明较佳实施例中，栅极介电层136包括氧化物，并且其厚度约介于20至200埃之间。栅极介电层136可具有混合结构，例如氧化物-氮化物-氧化物堆叠结构(oxide-nitride-oxide，ONO)。浮动栅FG较佳为延伸遍及区域A、B与C(参照图2)，即使区域A、B与C中的浮动栅FG为分开形成的，且通过导线而彼此连接。区域A、B与C中浮动栅FG的面积分别决定随后形成的电容104、106与108的电容值。区域B中的浮动栅FG的面积较佳为介于约0.01至1000倍区域A中的浮动栅FG的面积，以及介于约0.01至1000倍区域C中的浮动栅FG的面积。必须注意的是，不同的电容比会导致不同的操作机制，例如FN隧穿与HCI隧穿机制。
图9显示形成掺杂区117、118、120、122、124、126以及128。在本发明较佳实施例中，其中区域112为P阱区，且掺杂区117与118为N型掺杂区。否则，掺杂区117与118为P型掺杂区。然而，掺杂区120、122、124、126以及128可以为P型掺杂区与N型掺杂区的任意组合。区域120较佳为大体设置于浮动栅FG的下方，因此区域120与浮动栅FG具有部分重叠。部分重叠通过例如斜向注入的方法形成。本领域技术人员皆了解，P型掺杂区与N型掺杂区分别通过光刻胶(未图示)的遮蔽来进行注入而形成。
掺杂区122与124接着以内联线的方式电性连接至电压源EG。掺杂区122、124以及通道区之间形成耦合电容106的两个极板的其中之一。掺杂区126与128以内联线的方式电性连接至电压源PG。掺杂区126、128以及通道区之间形成耦合电容108的两个极板的其中之一。源极线(source line)SL电性连接至掺杂区120，且字符线BL电性连接至掺杂区117。栅极介电层132电性连接至存储阵列(未图标)的字符线。
本发明虽以较佳实施例揭示如上，然其并非用以限定本发明的范围，本领域技术人员，在不脱离本发明的精神和范围内，当可做些许的更动与润饰，因此本发明的保护范围当视所附的权利要求所界定的范围为准。
Claims (15)
1.一种非易失性存储单元，包括：
半导体基板；
浮动栅，设置于所述半导体基板上方；
第一电容，包括第一极板、所述浮动栅以及设置于所述第一极板与浮动栅之间的介电层；
第二电容，包括第二极板、所述浮动栅以及设置于所述第二极板与浮动栅之间的所述介电层；
第三电容，包括第三极板、所述浮动栅以及设置于所述第三极板与浮动栅之间的所述介电层；
所述第一电容的第一极板包括设置于所述半导体基板中的第一掺杂区以及第二掺杂区；以及
晶体管，包括：
栅电极，设置于所述半导体基板上方；以及
第一与第二源/漏极区，与所述栅电极的侧边对齐，其中所述第二源/漏极区电性连接至所述第一电容的第一掺杂区。
2.根据权利要求1所述的非易失性存储单元，其特征在于，所述晶体管为NMOS晶体管，且其中所述第一与第二源/漏极区形成于所述半导体基板中的P阱区。
3.根据权利要求1所述的非易失性存储单元，其特征在于，所述晶体管为PMOS晶体管，且其中所述第一与第二源/漏极区形成于所述半导体基板中的N阱区。
4.根据权利要求1所述的非易失性存储单元，其特征在于，所述第二电容的电容値为所述第一电容的电容値的0.01至1000倍，且所述第二电容的电容値为所述第三电容的电容値的0.01至1000倍。
5.根据权利要求1所述的非易失性存储单元，其特征在于，
所述第二电容包括：
所述浮动栅，设置于所述半导体基板的上方；以及
第二电容第一掺杂区以及第二电容第二掺杂区，设置于所述半导体基板中，且位于所述浮动栅的对面，其中所述第二电容第一掺杂区电性连接至第二电容第二掺杂区；
所述第三电容包括：
所述浮动栅，设置于所述半导体基板的上方；以及
第三电容第一掺杂区以及第三电容第二掺杂区，设置于所述半导体基板中，且位于所述浮动栅的对面，其中所述第三电容第一掺杂区电性连接至第三电容第二掺杂区。
6.根据权利要求5所述的非易失性存储单元，其特征在于，所述第二电容第一掺杂区、第二电容第二掺杂区、第三电容第一掺杂区以及第三电容第二掺杂区各自包括从具有P型材料与N型材料中挑选出来的材料。
7.根据权利要求1所述的非易失性存储单元，其特征在于，所述晶体管的栅电极电性连接至存储阵列的字符线。
8.根据权利要求1所述的非易失性存储单元，其特征在于，所述晶体管的第一源/漏极区电性连接至存储阵列的位线。
9.一种集成电路，包括：
非易失性存储单元，包括：
第一、第二以及第三有源区；
第一介电层，设置于所述第一有源区上方；
第二介电层，设置于所述第二有源区上方；
第三介电层，设置于所述第三有源区上方；
第一导体，横跨所述第一、第二以及第三有源区，其中所述第一导体分别通过所述第一、第二以及第三介电层与所述第一、第二以及第三有源区分离；
所述第一、第二以及第三有源区各自包括设置于所述第一导体的相反面的第一以及第二掺杂区，其中设置于所述第二有源区中的所述第一以及第二掺杂区以内联线的方式电性连接，且设置于所述第三有源区中的所述第一以及第二掺杂区以内联线的方式电性连接；
第四介电层，设置于所述第一有源区；
第二导体，设置于所述第四介电层上方；
第一以及第二源/漏极区，设置于所述半导体基板中，且与所述第二导体的侧边的对面对齐，其中所述第二源/漏极区电性耦接至设置于所述第一有源区的第一掺杂区。
10.根据权利要求9所述的集成电路，其特征在于，设置于所述第二与第三有源区的所述第一掺杂区与第二掺杂区各自包括从具有P型材料与N型材料中挑选出来的材料。
11.根据权利要求9所述的集成电路，其特征在于，所述第一以及第二源/漏极区为P型以及N型之一。
12.根据权利要求9所述的集成电路，其特征在于，所述第二以及第三有源区的所述第一以及第二掺杂区形成于N阱区中。
13.根据权利要求9所述的集成电路，其特征在于，所述晶体管的第二源/漏极区，以及设置于所述第一有源区的第一掺杂区形成连续的区域。
14.根据权利要求9所述的集成电路，其特征在于，所述第一、第二以及第三介电层具有氧化物-氮化物-氧化物堆叠结构，并且形成连续的介电层。
15.根据权利要求9所述的集成电路，其特征在于，设置于所述第一有源区的第二掺杂区与所述第一导体部分重叠。
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