TWI546903B - 非揮發性記憶體單元 - Google Patents

非揮發性記憶體單元 Download PDF

Info

Publication number
TWI546903B
TWI546903B TW104101366A TW104101366A TWI546903B TW I546903 B TWI546903 B TW I546903B TW 104101366 A TW104101366 A TW 104101366A TW 104101366 A TW104101366 A TW 104101366A TW I546903 B TWI546903 B TW I546903B
Authority
TW
Taiwan
Prior art keywords
volatile memory
programming
memory unit
read
transistor
Prior art date
Application number
TW104101366A
Other languages
English (en)
Other versions
TW201626508A (zh
Inventor
盧孝華
郭志明
張志隆
Original Assignee
聯笙電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 聯笙電子股份有限公司 filed Critical 聯笙電子股份有限公司
Priority to TW104101366A priority Critical patent/TWI546903B/zh
Priority to US14/644,217 priority patent/US9496417B2/en
Publication of TW201626508A publication Critical patent/TW201626508A/zh
Application granted granted Critical
Publication of TWI546903B publication Critical patent/TWI546903B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/70—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the floating gate being an electrode shared by two or more components
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Non-Volatile Memory (AREA)
  • Read Only Memory (AREA)

Description

非揮發性記憶體單元
本發明係指一種非揮發性記憶體單元，尤指一種可提昇耐用性之非揮發性記憶體單元。
非揮發性記憶體是一種可在沒有電源供應的情況下儲存資料的記憶，常見的非揮發性記憶體包含磁性記憶裝置、光碟片、快閃式記憶體及其它半導體式記憶體態樣。一般而言，非揮發性記憶體常以邏輯式互補金氧半導體(Complementary Metal Oxide Semiconductor，CMOS)製程製造，且非揮發性記憶體中的每個非揮發性記憶體單元係製造成可執行讀取(Read)、編程(Program)與抹除(Erase)模式。
習知非揮發性記憶體單元之普遍缺點為耐用性不佳。具體來說，當非揮發性記憶體於編程/抹除模式時，藉由偏壓使其浮動閘產生穿遂效應(Tunneling Effect)以進行編程/抹除操作，習知非揮發性記憶體單元在長期進行編程/抹除操作之下，會因多次的穿遂效應而使非揮發性記憶體單元之電晶體之門檻值(Threshold Voltage，VT)飄移，造成非揮發性記憶體之電晶體產生老化現象，而降低揮發性記憶體單元進行讀取時的效能。
舉例來說，請參考第1A圖及第1B圖，第1A圖為美國專利第8,625,350 B2號中一非揮發性記憶體單元10之電路佈局示意圖，第1B圖為非揮發性記憶體單元10之電路示意圖。非揮發性記憶體單元10包含一耦合 裝置100、一讀取電晶體110、一抹除電晶體120、一字元電晶體130及一位元電晶體140。當非揮發性記憶體單元10於抹除模式時，抹除電晶體120產生電子穿遂效應(Tunneling)，電子自讀取電晶體110之一浮動閘極FG1射出，當非揮發性記憶體單元10於編程模式時，讀取電晶體110產生電子穿遂注入至浮動閘極FG1，而當非揮發性記憶體單元10於讀取模式時，根據流經讀取電晶體110之一讀取電流IR1判斷非揮發性記憶體單元10之邏輯狀態。 需注意的是，當進行編程操作時，讀取電晶體110因電子穿遂注入至浮動閘極FG1而導致電子陷入(Charge Trapping)，而經過多次編程操作後，讀取電晶體110因此產生老化現象(Degradation)，造成讀取電晶體110之門檻值逐漸上升，進而影響非揮發性記憶體單元10於讀取模式時對於讀取電流IR1之判讀，降低非揮發性記憶體進行讀取時的效能。
另一方面，請參考第2A圖及第2B圖，第2A圖為美國專利第 7,326,994 B2號中一非揮發性記憶體單元20之電路佈局示意圖，第2B圖為非揮發性記憶體單元20之電路示意圖。非揮發性記憶體單元20包含一耦合裝置200、一讀取電晶體210、一選擇電晶體230及一抹除電晶體220。當非揮發性記憶體單元20需要將一浮動閘極FG2之電子射出時，抹除電晶體220產生電子穿遂效應，電子自浮動閘極FG2射出，當非揮發性記憶體單元20需要將電子注入至浮動閘極FG2時，讀取電晶體210產生電子穿遂注入至浮動閘極FG2，而當非揮發性記憶體單元20於讀取模式時，根據流經讀取電晶體210之一讀取電流IR2判斷非揮發性記憶體單元20之邏輯狀態。同樣地，讀取電晶體210因電子穿遂注入至浮動閘極FG2而導致電子陷入，而經過多次穿遂注入後，讀取電晶體210因此產生老化現象，造成讀取電晶體210之門檻值逐漸上升，進而影響非揮發性記憶體單元20於讀取模式時對於讀取電流IR2之判讀，降低非揮發性記憶體進行讀取時的效能。
因此，如何避免非揮發性記憶體之讀取效能受到電晶體老化的影響而提昇其耐用性，已成為業界所努力的目標之一。
因此，本發明的主要目的即在於提供一種提昇耐用性之非揮發性記憶體單元，以改善習知技術的缺點。
本發明揭露一種非揮發性記憶體單元，包含有一穿遂部；一耦合裝置，包含一耦合部及一導電區，該耦合部耦接於該穿遂部，並設置於該導電區；一讀取電晶體，其一讀取閘極部耦接於該穿遂部；一第一選擇電晶體，串接於該讀取電晶體，用來於一讀取模式時與該讀取電晶體形成一讀取路徑；一抹除穿遂結構，用來於一抹除模式時形成一穿遂射出(Tunneling Ejection)路徑，該抹除穿遂結構包含一抹除主動區，設置於該穿遂部之一第一邊緣之下方，並與該穿遂部之一投影結果部份重疊；以及一編程穿遂結構，用來於一編程模式時形成一電子穿遂注入(Tunneling Injection)路徑，編程穿遂結構包含一編程主動區，設置於該穿遂部之一第二邊緣之下方，並與該穿遂部之該投影結果部份重疊；其中，於該讀取模式時所形成之該讀取路徑不同於該電子穿遂射出路徑及該電子穿遂注入路徑。
10、20、30、40、50、60‧‧‧非揮發性記憶體單元
300‧‧‧電荷儲存節點
100、301‧‧‧耦合裝置
302‧‧‧抹除穿遂結構
303‧‧‧編程穿遂結構
110、210、304‧‧‧讀取電晶體
120、220‧‧‧抹除電晶體
130‧‧‧字元電晶體
140‧‧‧位元電晶體
305、505‧‧‧選擇電晶體
PG、EG、PBL、RBL、RWL、SL、RWL1‧‧‧電壓
Path_r、Path_e、Path_p‧‧‧路徑
IR 1、IR 2、IR3‧‧‧讀取電流
FG1、FG2‧‧‧浮動閘極
320‧‧‧浮動閘極部
322‧‧‧穿遂部
324‧‧‧耦合部
326‧‧‧讀取閘極部
328、500‧‧‧選擇閘極部
330~335、502‧‧‧主動區
340、342、400‧‧‧電子井
第1A圖為習知一非揮發性記憶體單元之電路佈局俯視圖。
第1B圖為第1A圖之非揮發性記憶體單元之電路示意圖。
第2A圖為習知一非揮發性記憶體單元之電路佈局俯視圖。
第2B圖為第2A圖之非揮發性記憶體單元之電路示意圖。
第3A圖為本發明實施例一非揮發性記憶體單元之電路示意圖。
第3B圖為第3A圖之非揮發性記憶體單元之電路佈局側視圖。
第3C圖為第3A圖之非揮發性記憶體單元之電路佈局俯視圖。
第4圖為本發明實施例一非揮發性記憶體單元之電路佈局俯視圖。
第5A圖為本發明實施例一非揮發性記憶體單元之電路佈局俯視圖。
第5B圖為第5A圖之非揮發性記憶體單元之電路示意圖。
第6A圖為本發明實施例一非揮發性記憶體單元之電路佈局俯視圖。
第6B圖為第6A圖之非揮發性記憶體單元之電路示意圖。
本發明之非揮發性記憶體單元係以金氧半導體邏輯製程來形成，互補金氧半導體邏輯製程為本領域所熟知。簡單來說，以製程而言，金氧半導體製程係為於電子井中佈植主動區，再於主動區之上形成絕緣層及導電層；以電路佈局而言，主動區於絕緣層及導電層之下，電子井於主動區之下。因此，在說明書及後續請求項當中，「上方」及「下方」代表元件中不同電路佈局層之相對位置，例如，「電子井位於主動區下方」代表將主動區植入電子井中，「導電層及絕緣層位於主動區之上方」或「主動區位於導電層及絕緣層之下方」代表將導電層及絕緣層形成於主動區之上。
請參考第3A圖至第3C圖，第3A圖至第3C圖分別為本發明實施例一非揮發性記憶體單元30之電路示意圖、電路佈局側視圖及電路佈局俯視圖。如第3A圖所示，非揮發性記憶體單元30包含一電荷儲存節點300、一耦合裝置301、一抹除穿遂結構302、一編程穿遂結構303、一讀取電晶體304及一選擇電晶體305。耦合裝置301、抹除穿遂結構302、編程穿遂結構303、及讀取電晶體304皆耦接於電荷儲存節點300，讀取電晶體304串接於選擇電晶體305而形成一讀取路徑Path_r。電荷儲存節點300用來儲存電荷以記憶非揮發性記憶體單元30的邏輯狀態，詳細來說，因電荷儲存節點300 的電位隨著電子射出及電子注入而改變，當非揮發性記憶體單元30進行抹除操作時，透過抹除穿遂結構302形成一電子穿遂射出(Tunneling Ejection)路徑Path_e而將電子自電荷儲存節點300射出；而當非揮發性記憶體單元30進行編程操作時，透過編程穿遂結構303形成一電子穿遂注入(Tunneling Injection)路徑Path_p將電子注入電荷儲存節點300，如此一來，當非揮發性記憶體單元30進行讀取操作時，因電荷儲存節點300的電位相關於讀取路徑path_r上之一讀取電流IR3之電流值，因此，可透過感測流經讀取電晶體304之讀取電流IR3之電流值以判斷讀取電荷儲存節點300之邏輯狀態。
具體來說，非揮發性記憶體單元30係以金氧半導體邏輯製程來形 成，其電路佈局繪示第3B圖及第3C圖，由第3B圖及第3C圖可知，非揮發性記憶體單元30包含一浮動閘極部320、一選擇閘極部328、主動區330~335及電子井340、342。其中，浮動閘極部320、選擇閘極部328由為金氧半導體製程中的導電層及絕緣層來形成，導電層可為金屬或多晶矽等導電材質所製成，絕緣層可為二氧化矽等絕緣材質所製成，主動區330~335可為N+型主動區，電子井340、342可為N型井(N well)。浮動閘極部320即對應於第3A圖中的電荷儲存節點300，其可分割為一穿遂部322、一耦合部324及一讀取閘極部326，耦合部324設置於主動區330與電子井340所形成之一導電區，以形成第3A圖中的耦合裝置301。主動區332設置於穿遂部322之一第一邊緣之下方，並與穿遂部322之投影結果部份重疊，以形成第3A圖中的抹除穿遂結構302。主動區334設置於穿遂部322之一第二邊緣之下方，並與穿遂部322之投影結果部份重疊，以形成第3A圖中的編程穿遂結構303。讀取閘極部326及主動區331、333形成第3A圖中的讀取電晶體304，而選擇閘極部328及主動區333、335形成第3A圖中的選擇電晶體305。其中，主動區330可圍繞於耦合部324之周圍，以將耦合部324耦合至一特定電壓，另外，主動區330可佈植於電子井342上，以防止接面崩潰(Junction Breakdown)，增加抹除穿遂結構302之耐壓。
非揮發性記憶體單元30可透過適當的偏壓，以進行編程/抹除/讀取操作。詳細來說，主動區330與電子井340所形成之導電區用來接收一編程電壓PG，主動區332用來接收一抹除電壓EG，主動區334用來接收一編程位元線電壓PBL，主動區331用來接收一源線電壓SL，主動區335用來接收一讀取位元線電壓RBL，選擇閘極部328用來接收一讀取字元線電壓RWL。於抹除模式時，選擇電晶體305關閉，抹除電壓EG為一高電位，編程電壓PG及編程位元線電壓PBL皆為一低電位，其中，高電位與低電位之電位差需足以引發穿遂效應，因此，主動區332與穿遂部322之間之電位差足以使抹除穿遂結構302引發電子穿遂射出，以進行抹除操作。另一方面，於編程模式時，選擇電晶體305關閉，編程電壓PG及抹除電壓EG為皆為高電位，編程位元線電壓PBL為低電位，因此，穿遂部322與主動區334之電位差足以使編程穿遂結構303引發電子穿遂射入，以進行編程操作。於讀取模式時，選擇電晶體305導通，抹除電壓EG、源線電壓SL及編程位元線電壓PBL皆為低電位，讀取電流IR3取決於讀取閘極部326(即電荷儲存節點300)的電位，沿讀取路徑自選擇電晶體305流向讀取電晶體304，因此可根據讀取電流IR3之電流值判斷讀取電荷儲存節點300之邏輯狀態。其中，高電位及低電位之電壓值可視系統需求而調整，舉例來說，高電位可為10V，低電位可為0V，即可於抹除模式時引發電子穿遂射出及於編程模式時引發電子穿遂射入。
除此之外，非揮發性記憶體單元30於一抑制(Inhibit)編程模式時，編程位元線電壓PBL可為一第一中電位，第一中電位用來減少穿遂部322與主動區334之電位差，使編程穿遂結構303無法引發電子穿遂射入，即可達到抑制編程的效果。此外，在編程模式或抑制編程模式中時，源線電壓SL 為一第二中電位，以防止讀取電晶體304於編程模式時產生不必要的穿遂效應。其中，第一中電位及第二中電位可為5V或4V，而不在此限，只要可避免引發不必要的穿遂效應，即滿足本實施例的要求。另外，在讀取模式時，編程電壓PG可為一特定偏壓，特定偏壓對應至一參考電流，可藉由比較參考電流與讀取電流IR3之電流值，判斷讀取電荷儲存節點300之邏輯狀態，以增進非揮發性記憶體單元30之讀取效能。
由上述可知，非揮發性記憶體單元30進行讀取操作時所形成之讀 取路徑path_r相異於抹除模式時所形成之電子穿遂射出路徑path_e及電子穿遂注入路徑path_p。換句話說，抹除模式中的電子穿遂射出路徑path_e及編程模式中的電子穿遂注入路徑path_p皆不會經過讀取電晶體304，因此，讀取電晶體304不會因穿遂效應而產生電子陷入現象，在反覆進行編程/抹除操作之後，讀取電晶體304門檻值仍可維持一穩定值。如此一來，非揮發性記憶體單元30進行讀取操作的效能不會因反覆進行編程/抹除操作而有所影響，可提昇非揮發性記憶體單元30之耐用性。
需注意的是，在習知技術中，非揮發性記憶體單元皆利用電晶體 引發穿遂效應，舉例來說，非揮發性記憶體單元10及非揮發性記憶體單元20皆分別利用抹除電晶體120及抹除電晶體220產生電子穿遂射出，浮動閘極FG1及浮動閘極FG2需延伸以形成抹除電晶體120及抹除電晶體220之閘極，降低非揮發性記憶體單元之一耦合率(Couple Ratio)，耦合率相關於浮動閘極FG1及浮動閘極FG2可耦合到的電位，耦合率較低即浮動閘極FG1及浮動閘極FG2可耦合到的電位較低，浮動閘極FG1及浮動閘極FG2可耦合到的電位較低影響穿遂注入的形成而降低非揮發性記憶體單元之編程效能，另外，利用電晶體引發穿遂效應亦佔用較大的電路佈局面積。事實上，不一定需要透過完整的金氧半電晶體才能達成穿遂效應，只要在電路佈局中之絕 緣層之邊緣下方佈植主動區，並於導電層與主動區之間施與適當的跨壓，即可達成穿遂效應，如此一來，即可提高耦合率並節省電路佈局面積。換言之，本發明僅利用抹除穿遂結構302及編程穿遂結構303引發穿遂效應，不但節省非揮發性記憶體單元30之電路佈局面積，亦能提高非揮發性記憶體單元30之耦合率，提昇非揮發性記憶體單元30之編程效能。
需注意的是，前述實施例係用以說明本發明之概念，本領域具通 常知識者當可據以做不同之修飾，而不限於此。舉例來說，請參考第4圖，第4圖為本發明實施例一非揮發性記憶體單元40之電路佈局俯視圖。非揮發性記憶體單元40與非揮發性記憶體單元30結構類似，故相同元件沿用相同符號。與非揮發性記憶體單元30不同的是，非揮發性記憶體單元40另包含一電子井400，設置於除主動區334之下方，電子井400可為N型井，用來防止接面崩潰，增加主動區334與穿遂部322之間之耐壓，亦符合本發明之要求。
另外，請參考第5A圖及第5B圖，第5A圖及第5B圖分別為本 發明實施例一非揮發性記憶體單元50之電路佈局俯視圖及電路示意圖。非揮發性記憶體單元50與非揮發性記憶體單元30結構類似，故相同元件沿用相同符號。與非揮發性記憶體單元30不同的是，非揮發性記憶體單元50之編程穿遂結構303結構另耦接於一選擇電晶體505，換句話說，非揮發性記憶體單元50另包含一選擇閘極部500及主動區502，選擇閘極部500設置於主動區334之一邊緣上方，主動區502設置於選擇閘極部500之一邊緣之下方，換句話說，主動區334、選擇閘極部500及主動區502形成選擇電晶體505，選擇閘極部500用來接收一讀取字元線電壓RWL1，而主動區334用來接收編程位元線電壓PBL。如此一來，讀取字元線電壓RWL1用來選擇性地控制非揮發性記憶體單元50是否要進行編程操作，避免來自其他相同位元線之非 揮發性記憶體單元對非揮發性記憶體單元50產生編程擾動(Program Disturb)，以提昇編程效能。此外，選擇閘極部500與選擇閘極部328可為一體成型之閘極部，請參考第6A圖及第6B圖，第6A圖及第6B圖分別為本發明實施例一非揮發性記憶體單元60之電路佈局俯視圖及電路示意圖。非揮發性記憶體單元60與非揮發性記憶體單元50結構類似，故相同元件沿用相同符號。與非揮發性記憶體單元50不同的是，選擇閘極部500與選擇閘極部328係為一體成型，用來接收讀取字元線電壓RWL，同樣可避免非揮發性記憶體單元50受到來自其他同位元線之非揮發性記憶體單元產生的編程擾動，以提昇編程效能。
綜上所述，習知非揮發性記憶體單元利用讀取電晶體產生穿遂效應，經過多次抹除及編程操作後，非揮發性記憶體單元之讀取效能因讀取電晶體老化而降低。相較之下，本發明之非揮發性記憶體單元利用抹除穿遂結構及編程穿遂結構形成電子穿遂射出路徑及電子穿遂注入路徑，以進行非揮發性記憶體單元之抹除操作及編程操作，電子穿遂射出路徑及電子穿遂注入路徑皆相異於進行讀取操作時之讀取路徑，因此，經過多次抹除及編程操作後，本發明之非揮發性記憶體單元之讀取效能仍不受多次抹除及編程操作之影響。另一方面，本發明之非揮發性記憶體單元僅利用穿遂結構即可達成穿遂效應，有效縮小非揮發性記憶體單元之電路佈局面積，並非揮發性記憶體單元之提昇耦合率。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
30‧‧‧非揮發性記憶體單元
300‧‧‧電荷儲存節點
301‧‧‧耦合裝置
302‧‧‧抹除穿遂結構
303‧‧‧編程穿遂結構
304‧‧‧讀取電晶體
305‧‧‧選擇電晶體
PG、EG、PBL、RBL、RWL、SL‧‧‧電壓
Path_r、Path_e、Path_p‧‧‧路徑
IR3‧‧‧讀取電流

Claims (17)

  1. 一種非揮發性記憶體單元，包含有：一穿遂部；一耦合裝置，包含一耦合部及一導電區，該耦合部耦接於該穿遂部，並設置於該導電區；一讀取電晶體，接收一源線電壓，該讀取電晶體之一讀取閘極部耦接於該穿遂部；一第一選擇電晶體，串接於該讀取電晶體，用來於一讀取模式時與該讀取電晶體形成一讀取路徑；一抹除穿遂結構，用來於一抹除模式時形成一穿遂射出(Tunneling Ejection)路徑，該抹除穿遂結構包含一抹除主動區，設置於該穿遂部之一第一邊緣之下方，並與該穿遂部之一投影結果部份重疊，該穿遂射出路徑係於該抹除主動區與該該穿遂部之間；以及一編程穿遂結構，用來於一編程模式時形成一電子穿遂注入(Tunneling Injection)路徑，編程穿遂結構包含一編程主動區，設置於該穿遂部之一第二邊緣之下方，並與該穿遂部之該投影結果部份重疊，該穿遂注入路徑係於該編程主動區與該該穿遂部之間；其中，於該讀取模式時所形成之該讀取路徑不同於該電子穿遂射出路徑及該電子穿遂注入路徑，該穿遂射出路徑及該穿遂注入路徑皆不經過該讀取電晶體。
  2. 如請求項1所述之非揮發性記憶體單元，其中該抹除穿遂結構另包含有一抹除井，設置於該抹除主動區之下方。
  3. 如請求項1所述之非揮發性記憶體單元，其中該編程穿遂結構另包含有 一編程井，設置於該編程主動區之下方。
  4. 如請求項1所述之非揮發性記憶體單元，其中該導電區包含有一第一井及一第一主動區，該第一主動區至於該第一井中。
  5. 如請求項4所述之非揮發性記憶體單元，其中該第一主動區圍繞於該耦合部。
  6. 如請求項1所述之非揮發性記憶體單元，其中該讀取電晶體之該讀取閘極部與該第一選擇電晶體之一第一選擇閘極部之間設置有一第二主動區，透過該第二主動區串接該讀取電晶體與該第一選擇電晶體。
  7. 如請求項6所述之非揮發性記憶體單元，其中該導電區用來接收一第一電壓，該抹除主動區用來接收一抹除電壓，該編程主動區用來接收一編程位元線電壓，該讀取電晶體異於該第二主動區之一第一端用來接收該源線電壓，該第一選擇電晶體異於該第二主動區之一第二端用來接收一讀取位元線電壓，該第一選擇閘極部用來接收一讀取字元線電壓。
  8. 如請求項7所述之非揮發性記憶體單元，其中於該抹除模式時，該抹除電壓為一高電位，該第一電壓及該編程位元線電壓皆為一低電位，使得該抹除穿遂結構引發電子穿遂射出。
  9. 如請求項7所述之非揮發性記憶體單元，其中於該編程模式時，該第一電壓及該抹除電壓為皆為一高電位，該編程位元線電壓為一低電位，使得該編程穿遂結構引發電子穿遂射入。
  10. 如請求項9所述之非揮發性記憶體單元，其中於一抑制(Inhibit)編程模 式時，該編程位元線電壓一第一中電位，該第一中電位使得該編程穿遂結構無法引發電子穿遂注入。
  11. 如請求項10所述之非揮發性記憶體單元，其中於該編程模式或該抑制編程模式時，該源線電壓為一第二中電位，該第二中電位使得讀取電晶體無法引發電子穿遂注入。
  12. 如請求項7所述之非揮發性記憶體單元，其中於該讀取模式時，該第一選擇電晶體導通，該抹除電壓、該源線電壓及該編程位元線電壓皆為一低電位。
  13. 如請求項12所述之非揮發性記憶體單元，其中於該讀取模式時，該第一電壓為一特定偏壓。
  14. 如請求項6所述之非揮發性記憶體單元，另包含：一第二選擇閘極部，設置於該編程主動區之一第三邊緣上方，該第二選擇閘極部之投影相鄰於該編程主動區；以及一第三主動區，設置於該第二選擇閘極部之一第四邊緣之下方，並相鄰於該第二選擇閘極部之投影；其中，該編程主動區、該第二選擇閘極部及該第三主動區形成一第二選擇電晶體。
  15. 如請求項14所述之非揮發性記憶體單元，其中該第一選擇閘極部與該第二選擇閘極部係為一體成型。
  16. 如請求項14所述之非揮發性記憶體單元，其中該第一選擇閘極部與該第二選擇閘極部之間互為絕緣。
  17. 如請求項1所述之非揮發性記憶體單元，其中該耦合部、該讀取閘極部及該穿遂部係為一體成型之一浮動閘極部。
TW104101366A 2015-01-15 2015-01-15 非揮發性記憶體單元 TWI546903B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW104101366A TWI546903B (zh) 2015-01-15 2015-01-15 非揮發性記憶體單元
US14/644,217 US9496417B2 (en) 2015-01-15 2015-03-11 Non-volatile memory cell

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW104101366A TWI546903B (zh) 2015-01-15 2015-01-15 非揮發性記憶體單元

Publications (2)

Publication Number Publication Date
TW201626508A TW201626508A (zh) 2016-07-16
TWI546903B true TWI546903B (zh) 2016-08-21

Family

ID=56408337

Family Applications (1)

Application Number Title Priority Date Filing Date
TW104101366A TWI546903B (zh) 2015-01-15 2015-01-15 非揮發性記憶體單元

Country Status (2)

Country Link
US (1) US9496417B2 (zh)
TW (1) TWI546903B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9847133B2 (en) * 2016-01-19 2017-12-19 Ememory Technology Inc. Memory array capable of performing byte erase operation
CN108109662A (zh) * 2016-11-24 2018-06-01 北京兆易创新科技股份有限公司 一种选通开关电路及包含该电路的存储器
EP3330968B1 (en) * 2016-12-04 2019-10-09 eMemory Technology Inc. Memory cell with different program and read paths for achieving high endurance

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5904524A (en) * 1996-08-08 1999-05-18 Altera Corporation Method of making scalable tunnel oxide window with no isolation edges
JP4530464B2 (ja) * 2000-03-09 2010-08-25 ルネサスエレクトロニクス株式会社 半導体集積回路
US7326994B2 (en) 2005-10-12 2008-02-05 Taiwan Semiconductor Manufacturing Company, Ltd. Logic compatible non-volatile memory cell
US8472251B2 (en) 2008-02-11 2013-06-25 Aplus Flash Technology, Inc. Single-polycrystalline silicon electrically erasable and programmable nonvolatile memory device
US8279681B2 (en) 2010-06-24 2012-10-02 Semiconductor Components Industries, Llc Method of using a nonvolatile memory cell
US9041089B2 (en) * 2013-06-07 2015-05-26 Ememory Technology Inc. Nonvolatile memory structure
US9508396B2 (en) * 2014-04-02 2016-11-29 Ememory Technology Inc. Array structure of single-ploy nonvolatile memory

Also Published As

Publication number Publication date
US20160211029A1 (en) 2016-07-21
TW201626508A (zh) 2016-07-16
US9496417B2 (en) 2016-11-15

Similar Documents

Publication Publication Date Title
US9812212B2 (en) Memory cell with low reading voltages
US7573742B2 (en) Nonvolatile semiconductor memory
US5097444A (en) Tunnel EEPROM with overerase protection
US7983093B2 (en) Non-volatile memory cell with BTBT programming
TWI462279B (zh) 非揮發記憶單元
TWI688078B (zh) 多次編程的非揮發性記憶體
KR102153204B1 (ko) 소스 라인 풀다운 회로로서 더미 메모리 셀을 사용하는 플래시 메모리 시스템
KR20050069134A (ko) 반도체 소자
TWI546903B (zh) 非揮發性記憶體單元
US10026481B2 (en) Semiconductor device
JP2007026519A (ja) 半導体装置
US6970385B2 (en) Non-volatile semiconductor memory device suppressing write-back fault
CN105261618A (zh) 非挥发性存储器单元
JP5477483B2 (ja) 不揮発性半導体メモリ素子、および不揮発性半導体メモリ装置
JP2009212292A (ja) 不揮発性半導体記憶装置及びその書き込み方法
JP4856488B2 (ja) 半導体装置
US7554851B2 (en) Reset method of non-volatile memory
US7257029B2 (en) Systems and methods for improved programming of flash based devices
JP4262313B2 (ja) 不揮発性メモリ素子
TW202423256A (zh) 非揮發性記憶體單元
TWI429082B (zh) 非揮發性記憶體單元及其程式化、抹除和讀取方法
TWI471863B (zh) 非揮發性記憶體單元及其程式化、抹除和讀取方法
TW201545281A (zh) 非揮發性記憶體單元
TWI593062B (zh) 非揮發性記憶體及其操作方法
JP5522296B2 (ja) 不揮発性半導体記憶装置