JP2007026519A - 半導体装置 - Google Patents
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Abstract
【課題】消去特性やデータ保持特性を損なうことなく書き込み時のセルリーク電流を低減できる半導体装置を提供する。
【解決手段】半導体装置は、メモリセルMCとドライバとを備えている。メモリセルは電流通路の一端がビット線に接続され、浮遊ゲートに電荷を蓄積してデータを記憶するセルトランジスタCTと、電流通路の一端が上記セルトランジスタの電流通路の他端に接続され、電流通路の他端がソース線に接続される選択ゲートトランジスタSTとを有する。上記ドライバは、読み出し動作時に、上記選択ゲートトランジスタのゲートに印加される電位と同符号の電位を上記セルトランジスタの制御ゲートに印加するように構成されている。
【選択図】図1
【解決手段】半導体装置は、メモリセルMCとドライバとを備えている。メモリセルは電流通路の一端がビット線に接続され、浮遊ゲートに電荷を蓄積してデータを記憶するセルトランジスタCTと、電流通路の一端が上記セルトランジスタの電流通路の他端に接続され、電流通路の他端がソース線に接続される選択ゲートトランジスタSTとを有する。上記ドライバは、読み出し動作時に、上記選択ゲートトランジスタのゲートに印加される電位と同符号の電位を上記セルトランジスタの制御ゲートに印加するように構成されている。
【選択図】図1
Description
この発明は、一つのFG(Floating Gate)型トランジスタと一つの選択ゲートトランジスタとから構成されるメモリセルを有する半導体装置に関するもので、特に不揮発性半導体記憶装置におけるセルトランジスタの中性閾値電圧の設定と読み出し時のセルトランジスタ及び選択ゲートトランジスタに与える電位に係るものである。
比較的高速な読み出しを要求されるロジック混載用途の半導体記憶装置の一種として、FG型トランジスタ(セルトランジスタ)と選択ゲートトランジスタとから構成されたメモリセルを有する不揮発性半導体記憶装置が提案されている。このメモリセルは、例えば非特許文献1に記載されているように、FG型トランジスタのドレインがビット線に接続され、ソースが選択ゲートトランジスタのドレインに接続され、この選択ゲートトランジスタのソースがソース線に接続された構成になっている。上記FG型トランジスタの制御ゲートと上記選択ゲートトランジスタのゲートには、ワード線ドライバの出力信号が供給されて駆動される。
類似したメモリセル構造の不揮発性半導体記憶装置としては、例えば特許文献1に記載されているNAND型フラッシュメモリが知られている。NAND型フラッシュメモリのメモリセルは、複数のFG型トランジスタと二つの選択ゲートトランジスタで構成される。上記複数のFG型トランジスタの電流通路が直列接続され、これら直列接続されたFG型トランジスタのドレイン側とビット線間、及びソース側とソース線間にそれぞれ選択ゲートトランジスタが設けられている。
上記非特許文献1のメモリセルは、ドレイン側に選択ゲートトランジスタが存在しないので、読み出し時にこのドレイン側の選択ゲートトランジスタのチャンネル抵抗の影響を受けることがない。よって、セル電流を大きくすることができ、読み出しが早くなるという利点がある。
その反面、書き込み時に非選択ビット線に印加される電位をソース側の選択ゲートトランジスタだけで止めて、非選択ビット線からソース線に電流が流れないようにしなくてはならない。そのため、選択ゲートトランジスタのリーク電流特性にはNAND型よりも厳しいものが要求され、その対策が望まれている。
従来、セルトランジスタの中性閾値電圧の設定と読み出し時の制御ゲート電位の与え方は以下の通りである。
(1) セルトランジスタの中性閾値電圧の典型的な値は1V程度。
(2) 読み出し時にセルトランジスタの制御ゲートCGには0Vを与える。
(3) 一般に“1”データに対しては、セルトランジスタの閾値電圧が−2V程度になるように、また“0”データに対しては閾値電圧が2V程度になるように書き込み・消去の条件を設定する。
ところで、上記非特許文献1に記載されている従来の不揮発性半導体記憶装置では、セルトランジスタと選択ゲートトランジスタに対して同一工程でチャネルイオンインプランテーションを行うので、セルトランジスタの中性閾値電圧を1V程度に設定すると、選択ゲートトランジスタの閾値電圧は0.5V程度の値になる。書き込み時に、選択ゲートトランジスタのソース/ドレイン領域には約7Vの電圧が掛かるが、この際に1V程度の閾値電圧ではメモリセルのソース線からビット線へ無視できない程度のリーク電流が流れてしまう恐れがある。このようなリーク電流が流れると、ビット線の電位が設定値の−7Vから上昇し、誤書き込みが生ずる。
これを防ぐには、選択ゲートトランジスタの閾値電圧をよりも高く(例えば1V程度)設定するのが望ましい。しかし、選択ゲートトランジスタの閾値電圧とセルトランジスタの中性閾値電圧は、チャネルイオンインプランテーションを変更すると連動して変化する。書き込み時に、非選択セルに与えるビット線電位のソース線へのリークを小さく抑えることは、負電位の発生回路への負担を減らす上で重要である。しかし、選択ゲートトランジスタの閾値電圧を高くした場合にはセルトランジスタの中性閾値電圧も高くなってしまい、次のような問題が生じる可能性がある。
(a) 消去しにくくなるので消去時間が長くなる。あるいは消去電圧を高くしなくてはならない。これは消去閾値電圧(例えば−2V)が中性閾値電圧から遠くなるので、所望の消去閾値電圧まで消去しようとすると、より多くの電荷を注入する必要があるためである。
(b) 消去閾値電圧が中性閾値電圧から遠くなるので、消去データの高温放置特性が劣化する。これは、(a)で述べた通り、消去状態のセルの浮遊ゲートには、より多くの電荷が保持されているため、データ保持の際にトンネル酸化膜に掛かる電界が増すので、データ保持中にトンネル酸化膜を通過する微小リーク電流が増加するからである。
なお、セルトランジスタと選択ゲートトランジスタで別工程のチャネルイオンインプランテーションを施す方法も考えられるが、チャネルイオンインプランテーションを打ち分ける(2工程で行う)のは、製造工程の複雑化や微細化の観点から現実的ではない。
このように、従来の半導体装置では、消去特性やデータ保持特性を損なうことなく書き込み時のセルリーク電流を減少させるのは非常に難しい。
T.Ditewing et.al., "An Embeded 1.2V-Read Flash Memory Module in a 0.18um Logic Process", 2001 IEEE ISSCC Digest 2.4 pp34-35, Feb/2001 特開平7−073688号公報
T.Ditewing et.al., "An Embeded 1.2V-Read Flash Memory Module in a 0.18um Logic Process", 2001 IEEE ISSCC Digest 2.4 pp34-35, Feb/2001
この発明は上記のような事情に鑑みてなされたもので、その目的とするところは、消去特性やデータ保持特性を損なうことなく書き込み時のセルリーク電流を低減できる半導体装置を提供することにある。
この発明の一態様によると、電流通路の一端がビット線に接続され、浮遊ゲートに電荷を蓄積してデータを記憶するセルトランジスタと、電流通路の一端が前記セルトランジスタの電流通路の他端に接続され、電流通路の他端がソース線に接続され、前記セルトランジスタとともにメモリセルを構成する選択ゲートトランジスタと、読み出し動作時に、前記選択ゲートトランジスタのゲートに印加される電位と同符号の電位を前記セルトランジスタの制御ゲートに印加するように構成されたドライバとを具備する半導体装置が提供される。
この発明によれば、消去特性やデータ保持特性を損なうことなく書き込み時のセルリーク電流を低減できる半導体装置が得られる。
以下、この発明の実施の形態について図面を参照して説明する。
[第1の実施形態]
図1は、この発明の第1の実施形態に係る半導体装置について説明するためのもので、不揮発性半導体記憶装置の概略構成を示すブロック図である。この不揮発性半導体記憶装置は、メモリセルアレイ11、カラムデコーダ12、センスアンプ13、ワード線ドライバ14、ソース線ドライバ15、読み出し(リード)時ワード線電位発生回路16、書き込み/消去(ライト/イレーズ)用電位発生回路17及びコントロール回路18等を含んで構成されている。
[第1の実施形態]
図1は、この発明の第1の実施形態に係る半導体装置について説明するためのもので、不揮発性半導体記憶装置の概略構成を示すブロック図である。この不揮発性半導体記憶装置は、メモリセルアレイ11、カラムデコーダ12、センスアンプ13、ワード線ドライバ14、ソース線ドライバ15、読み出し(リード)時ワード線電位発生回路16、書き込み/消去(ライト/イレーズ)用電位発生回路17及びコントロール回路18等を含んで構成されている。
上記メモリセルアレイ11には、メモリセルがマトリックス状に配置されている。各メモリセルの行はワード線ドライバ14によって選択され、各メモリセルの列はカラムデコーダ12によって選択される。上記ワード線ドライバ14はワード線WLを駆動し、上記ソース線ドライバ15はソース線SLに電位を与える。そして、上記センスアンプ13でビット線BLの電位を増幅するようになっている。
上記ワード線ドライバ14には、読み出し時ワード線電位発生回路16と書き込み/消去用電位発生回路17から発生された書き込み/消去用の電位が供給される。これらの回路16,17は、読み出し時にセルトランジスタの制御ゲートに印加する電位を設定するための電位設定回路として働く。上記読み出し時ワード線電位発生回路16、書き込み/消去用電位発生回路17、センスアンプ13及びワード線ドライバ14はそれぞれ、コントロール回路18によって制御される。また、上記ソース線ドライバ15には、接地電位GNDが供給されており、この接地電位GNDをソース線SLに印加する構成になっている。
図2は、上記図1に示した回路におけるメモリセルアレイ11中の各メモリセルを示す回路図である。このメモリセルMCは、一つのFG型トランジスタ(セルトランジスタ)CTと一つの選択ゲートトランジスタSTとから構成されている。上記セルトランジスタCTのドレインはビット線BLに接続され、制御ゲートCGはワード線ドライバ14に接続される。上記選択ゲートトランジスタSTのドレインは上記セルトランジスタCTのソースに接続され、ソースはソース線SL(接地電位GND)に接続され、ゲートはワード線ドライバ14に接続される。各端子毎に示されている電位は、読み出し時に各端子に与えられる電位を表している。
上記ワード線ドライバ14は、セルトランジスタCTの制御ゲートCG用のドライバ/デコーダ部と、選択ゲートトランジスタSTのゲートSG用のドライバ/デコーダ部とを備えている。両ドライバ/デコーダ部によって、セルトランジスタCTの制御ゲートCGと選択ゲートトランジスタSTのゲートSGがそれぞれ、読み出し動作、書き込み動作、消去動作等に応じて制御される。
図3は、上記図2に示したメモリセルMCの断面構成図である。P型半導体基板(またはPウェル領域)21の主表面には、セルトランジスタCTのドレインとして働くN型不純物拡散層22、セルトランジスタCTのソース及び選択ゲートトランジスタSTのドレインとして働くN型不純物拡散層23、及び選択ゲートトランジスタSTのソースとして働くN型不純物拡散層24がそれぞれ離隔して形成されている。上記拡散層22はビット線BLに接続され、上記拡散層24はソース線SL(接地電位GND)に接続される。
上記N型不純物拡散層22,23間の基板21の主表面上には、第1ゲート絶縁膜25を介して浮遊ゲート26が設けられ、この浮遊ゲート26上に第2のゲート絶縁膜27を介して制御ゲート28(CG)が設けられている。これによって、セルトランジスタCTが構成される。上記制御ゲート28は、セルトランジスタCTの制御ゲートCG用のドライバ/デコーダ部に接続される。
上記N型不純物拡散層23,24間の基板21の主表面上には、ゲート絶縁膜29を介してゲート30(SG)が設けられている。これによって、選択ゲートトランジスタSTが構成される。上記ゲート30は、選択ゲートトランジスタSTのゲートSG用のドライバ/デコーダ部に接続される。
上記図1乃至図3に示したような構成において、
(A) 選択ゲートトランジスタSTの閾値電圧は、リーク防止に十分な位高く、例えば1V程度にする。
(A) 選択ゲートトランジスタSTの閾値電圧は、リーク防止に十分な位高く、例えば1V程度にする。
(B) 上記(A)の影響でセルトランジスタCTの中性閾値電圧も高くなる。すなわち、セルトランジスタCTと選択ゲートトランジスタSTに対して同一工程でチャネルイオンインプランテーションを行うと、チャネル領域の不純物濃度が等しく、選択ゲートトランジスタSTの閾値電圧を1Vに設定すると、セルトランジスタCTの中性閾値電圧は、図4(a)に示すように例えば2V程度(Coupling=0.5の場合)になる。
(C) 読み出し時のセルトランジスタCTの制御ゲートCGの電位は、セルトランジスタCTの中性閾値電圧と同じ位の値を使う(図4(b)参照)。
(D) 上記(C)に合わせて、書き込み・消去の閾値電圧の設定値をセルトランジスタCTの中性閾値電圧を中心として高低対称になるように設定する。すなわち、図4(b)から明らかなように、セルトランジスタCTの中性閾値電圧である2Vを中心にして、書き込み閾値電圧を5V、消去閾値電圧を−1Vに設定する。
このような構成によれば、書き込み・消去の閾値電圧がセルトランジスタの中性閾値電圧を中心として対称であるので、書き込み閾値電圧とセルトランジスタの中性閾値電圧との間に十分なマージンを確保でき、中性閾値電圧を高く設定せざるを得ないような場合でも消去の長時間化や消去電圧の高電圧化を避けることができる。
また、同様な理由により、消去セルの高温放置特性の劣化も防ぐことができる。
逆に、従来技術では、消去特性の劣化や、消去セルの高温放置特性の劣化を避けるために、選択ゲートトランジスタの閾値電圧を高くすることが難しかったが、本実施形態の技術を用いれば、これらを気にすることなく、選択ゲートトランジスタの閾値電圧を高く設定することが可能である。
従って、消去特性やデータ保持特性を損なうことなく書き込み時のセルリーク電流を低減できる。
[第2の実施形態]
図5は、この発明の第2の実施形態に係る半導体装置について説明するためのもので、不揮発性半導体記憶装置の概略構成を示すブロック図である。この不揮発性半導体記憶装置は、メモリセルアレイ11、カラムデコーダ12、センスアンプ13、ワード線ドライバ14、ソース線ドライバ15、読み出し時ワード線電位発生回路16、書き込み/消去用電位発生回路17、コントロール回路18及び中性閾値検出回路41等を含んで構成されている。
図5は、この発明の第2の実施形態に係る半導体装置について説明するためのもので、不揮発性半導体記憶装置の概略構成を示すブロック図である。この不揮発性半導体記憶装置は、メモリセルアレイ11、カラムデコーダ12、センスアンプ13、ワード線ドライバ14、ソース線ドライバ15、読み出し時ワード線電位発生回路16、書き込み/消去用電位発生回路17、コントロール回路18及び中性閾値検出回路41等を含んで構成されている。
上記中性閾値検出回路41は、セルトランジスタCTの中性閾値を検出するものであり、セルトランジスタCTと実質的に等価なFG型トランジスタを用いて、読み出し時ワード線電位発生回路16の出力電位を制御する。
上記読み出し時ワード線電位発生回路16、上記書き込み/消去用電位発生回路17及び上記中性閾値検出回路41は、読み出し時にセルトランジスタの制御ゲートに印加する電位を設定するための電位設定回路として働く。
図6は、上記図1に示した回路における中性閾値検出回路41の構成例を示している。この中性閾値検出回路41は、セルトランジスタCTの中性閾値電圧と実質的に等しい、あるいは同程度の電圧を出力する。中性閾値検出回路41は、パターン構成やサイズがセルトランジスタCTと同等なFG型トランジスタ(ダミートランジスタ)31、FB回路32及び電圧コピー回路33を含んで構成されている。
上記FG型トランジスタ31の電流通路の一端には1V程度の電圧VINが印加されており、他端にはFB回路32の入力端が接続されている。このFB回路31は、FG型トランジスタ(中性状態)を流れる電流が、例えば10−6AになるようにFG型トランジスタ31の制御ゲート電圧を制御するものである。このFB回路32の出力端には、FG型トランジスタ31の制御ゲート及び電圧コピー回路33の入力端が接続される。そして、上記電圧コピー回路33の出力端からセルトランジスタCTの中性閾値電圧と実質的に等しい電圧(多少のズレは許容でき、中性閾値電圧程度であれば良い)VOUTを出力する。
なお、単体のFG型トランジスタ(ダミートランジスタ)31を用いると特性のばらつきが発生する恐れがあるので、複数個、例えば100個程度のFG型トランジスタの電流通路を並列接続して設け、合成した電流をFB回路32に供給しても良い。これによって、特性のばらつきによる影響を低減して高精度化が図れる。
[第3の実施形態]
上述した第1,第2の実施形態に係る不揮発性半導体記憶装置においては、読み出し時にセルトランジスタの制御ゲートに印加する電位が予め決まっている。しかしながら、製造工程のばらつきや、何らかの理由でセルトランジスタの中性閾値電圧が初期に期待していた値から変わる可能性がある。この場合には、セルトランジスタの中性閾値電圧の設定変更が必要になる。
上述した第1,第2の実施形態に係る不揮発性半導体記憶装置においては、読み出し時にセルトランジスタの制御ゲートに印加する電位が予め決まっている。しかしながら、製造工程のばらつきや、何らかの理由でセルトランジスタの中性閾値電圧が初期に期待していた値から変わる可能性がある。この場合には、セルトランジスタの中性閾値電圧の設定変更が必要になる。
そこで、本第3の実施形態では、不揮発性半導体記憶装置の製造後に、読み出し時にセルトランジスタの制御ゲートに印加する電位を設定できるようにしている。
図7は、この発明の第3の実施形態に係る半導体装置について説明するためのもので、不揮発性半導体記憶装置の概略構成を示すブロック図である。この不揮発性半導体記憶装置は、メモリセルアレイ11、カラムデコーダ12、センスアンプ13、ワード線ドライバ14、ソース線ドライバ15、読み出し時ワード線電位発生回路16、書き込み/消去用電位発生回路17、コントロール回路18、中性閾値検出回路41及びフューズ42等を含んで構成されている。
上記読み出し時ワード線電位発生回路16には、フューズ42に記憶されたデータが入力され、このデータに基づいてセルトランジスタCTの中性閾値電圧が変更可能になっている。
上記読み出し時ワード線電位発生回路16、上記書き込み/消去用電位発生回路17及び上記フューズ42は、読み出し時にセルトランジスタの制御ゲートに印加する電位を設定するための電位設定回路として働く。
すなわち、セルトランジスタCTの中性閾値電圧は、製造後にテストを行えば測定できるので、例えば製造後にテストを行い、その測定値に応じて読み出し時にセルトランジスタCTの制御ゲートに印加する電位を決定する。この時に決定した値(中性閾値電圧)は、例えばフューズ42を切断することによって記憶する。
上記フューズ42には、例えばメタルフューズやポリシリコンフューズ等の電気フューズや集積回路を構成する素子の絶縁膜破壊を利用したアンチフューズ等を用いることができる。ゲート酸化膜破壊型アンチフューズは、破壊する絶縁膜としてMOSFETのゲート酸化膜を使用するもので、CMOS型の集積回路では特別な追加プロセスを必要としないため、CMOS製品に広く適用することができる。もちろん、上記電気フューズやアンチフューズに代えて、レーザを照射して溶断するレーザ溶断型フューズを用いることもできる。
このような構成により、より性能の高い不揮発性半導体記憶装置を提供できる。
なお、中性閾値検出回路41を設けず、フューズ42のみ設けて読み出し時にセルトランジスタCTの制御ゲートに印加する電位を変更しても良い。
[第4の実施形態]
図8は、この発明の第4の実施形態に係る半導体装置について説明するためのもので、不揮発性半導体記憶装置の概略構成を示すブロック図である。この不揮発性半導体記憶装置は、メモリセルアレイ11、カラムデコーダ12、センスアンプ13、ワード線ドライバ14、ソース線ドライバ15、読み出し時ワード線電位発生回路16、書き込み/消去用電位発生回路17、コントロール回路18、中性閾値検出回路41及びコマンドデコーダ43等を含んで構成されている。
図8は、この発明の第4の実施形態に係る半導体装置について説明するためのもので、不揮発性半導体記憶装置の概略構成を示すブロック図である。この不揮発性半導体記憶装置は、メモリセルアレイ11、カラムデコーダ12、センスアンプ13、ワード線ドライバ14、ソース線ドライバ15、読み出し時ワード線電位発生回路16、書き込み/消去用電位発生回路17、コントロール回路18、中性閾値検出回路41及びコマンドデコーダ43等を含んで構成されている。
上記読み出し時ワード線電位発生回路16には、外部テストコマンドをデコードするコマンドデコーダ43から出力されるデコード結果が入力される。そして、このデコード結果に基づいて、読み出し時ワード線電位発生回路16の出力電位が決定され、セルトランジスタCTの制御ゲートに印加する電位を設定することにより中性閾値電圧が変更される。
上記読み出し時ワード線電位発生回路16、上記書き込み/消去用電位発生回路17及び上記コマンドデコーダ43は、読み出し時にセルトランジスタの制御ゲートに印加する電位を設定するための電位設定回路として働く。
セルトランジスタCTの中性閾値電圧は、上述したように製造後にテストを行えば測定できるので、この測定値に応じてセルトランジスタCTの制御ゲートに印加する電位を設定する。設定した電位は、コマンドデコーダ43に外部テストコマンドを入力してすることで自由に変更できる。
なお、中性閾値検出回路41を設けず、コマンドデコーダ43のみ設けて読み出し時にセルトランジスタCTの制御ゲートに印加する電位を変更しても良い。
上述した各実施形態によれば、一つのFG型メモリセルと一つの選択ゲートから構成されるメモリセルを有する不揮発性半導体記憶装置において、“1”データと“0”データに対応するセルトランジスタ閾値電圧の設定値を、従来技術よりも正側にずらした値に設定し、且つ読み出し時に読み出し対象のセルトランジスタの制御ゲートに正の電圧を与えてデータを読み出す。これにより、選択ゲートトランジスタの閾値電圧の設定値を高めに設定することが可能となり、データ保持特性を劣化させずに、書き込み時のセルリーク電流を減少させることができる。
従って、消去特性やデータ保持特性を損なうことなく書き込み時のセルリーク電流を低減できる。
以上第1乃至第4の実施形態を用いてこの発明の説明を行ったが、この発明は上記各実施の形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施の形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも一つが解決でき、発明の効果の欄で述べられている効果の少なくとも一つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
11…メモリセルアレイ、12…カラムデコーダ、13…センスアンプ、14…ワード線ドライバ、15…ソース線ドライバ、16…リード(読み出し)時ワード線電位発生回路、17…ライト/イレーズ(書き込み/消去)用電位発生回路、18…コントロール回路、41…中性閾値検出回路、42…フューズ、43…コマンドデコーダ、MC…メモリセル、CT…セルトランジスタ、ST…選択ゲートトランジスタ、WL…ワード線、BL…ビット線、SL…ソース線。
Claims (5)
- 電流通路の一端がビット線に接続され、浮遊ゲートに電荷を蓄積してデータを記憶するセルトランジスタと、
電流通路の一端が前記セルトランジスタの電流通路の他端に接続され、電流通路の他端がソース線に接続され、前記セルトランジスタとともにメモリセルを構成する選択ゲートトランジスタと、
読み出し時に、前記選択ゲートトランジスタのゲートに印加される電位と同符号の電位を前記セルトランジスタの制御ゲートに印加するように構成されたドライバと
を具備することを特徴とする半導体装置。 - 前記ドライバは、読み出し時に前記セルトランジスタの制御ゲートに前記セルトランジスタの中性閾値電圧と実質的に等しい電位を印加するワード線ドライバを含むことを特徴とする請求項1に記載の半導体装置。
- 前記セルトランジスタはNチャネル型であり、前記ワード線ドライバは読み出し時に前記セルトランジスタの制御ゲートに正の電位を印加することを特徴とする請求項2に記載の半導体装置。
- 前記ドライバは、読み出し時に前記セルトランジスタの制御ゲートに印加する電位を設定するように構成された電位設定回路を更に具備することを特徴とする請求項1乃至3いずれか1つの項に記載の半導体装置。
- 前記電位設定回路は、読み出し時のワード線電位を前記ワード線ドライバに供給するように構成された第1の電位発生回路と、書き込み/消去用の電位を前記ワード線ドライバに供給するように構成された第2の電位発生回路とを含むことを特徴とする請求項4に記載の半導体装置。
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