JP4737975B2 - ビットラインの高電圧が漏洩されることを防止する不揮発性半導体メモリ装置 - Google Patents
ビットラインの高電圧が漏洩されることを防止する不揮発性半導体メモリ装置 Download PDFInfo
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Description
前記トランジスタnm1、nm2、nm5は、ドレインD、ソースS、およびゲートGで構成され、高電圧に対し耐性を有するNMOSトランジスタである。ゲートに高電圧Veraseが印加されれば、トランジスタのシャットオフ特性によってソースSはVerae−Vthの電圧レベルを有する。したがって、消去動作の時に前記第1および第2MOSトランジスタnm1、nm2のゲートに高電圧Veraseが印加されれば、トランジスタのシャットオフ特性によって、ノードSOBLK0の電圧レベルVerase−Vthになる。
前記第3高電圧回路251は前記第1および第2MOSトランジスタNM1、NM2の前記電流通路に共通に連結される電流通路と、前記データ消去動作の間に前記電源電圧が印加されるゲートを有する第5MOSトランジスタNM5とを具備する。
200,250,300,350 高電圧回路
400 ページバッファ
500 ビットラインドライバ
Claims (24)
- 不揮発性半導体メモリ装置において、
相互隣接に並んで配置される一対のビットラインと、
第1電圧を使用して動作する第1回路と、
所定の動作の間に前記第1電圧より高い第2電圧が前記ビットラインに供給される時、前記ビットラインから前記第1回路を電気的に分離するための第2回路と、
前記第1回路と前記第2回路との間に連結され、前記第2電圧が前記ビットラインに供給される時、前記第2回路から前記第1回路を電気的に分離して前記ビットラインから前記第1回路に漏洩電流が流れることを防止する第3回路とを含み、
前記所定の動作の間とは消去動作時であり、
前記第2電圧はメモリセルが形成されるバルクからビットラインに供給され、
前記第2回路は、前記ビットラインに各々連結される電流通路と、データ消去動作の間に前記電源電圧より高い高電圧が各々印加されるゲートを各々有する第1および第2MOSトランジスタとを含み、
前記第1および第2MOSトランジスタは、併置されず、相互交差配置されて前記ビットライン間の間隔を低減する
ことを特徴とする不揮発性半導体メモリ装置。 - 前記所定の動作は、データ消去動作である
ことを特徴とする請求項1に記載の不揮発性半導体メモリ装置。 - 前記ビットラインに連結されるNANDフラッシュメモリセルをさらに含む
ことを特徴とする請求項1に記載の不揮発性半導体メモリ装置。 - 前記第1回路は、ページバッファである
ことを特徴とする請求項3に記載の不揮発性半導体メモリ装置。 - 前記第1回路は、ビットラインドライバ回路である
ことを特徴とする請求項3に記載の不揮発性半導体メモリ装置。 - 前記第1電圧は、電源電圧である
ことを特徴とする請求項3に記載の不揮発性半導体メモリ装置。 - 前記第1および第2MOSトランジスタの前記電流通路に共通的に連結される電流通路と、前記データ消去動作の間に前記電源電圧より低い低電圧が印加されるゲートを有する第3MOSトランジスタとを含む
ことを特徴とする請求項1に記載の不揮発性半導体メモリ装置。 - 前記第1および第2MOSトランジスタは、併置されず、相互交差配置されて前記ビットライン間の間隔を最小化する
ことを特徴とする請求項1に記載の不揮発性半導体メモリ装置。 - 不揮発性半導体メモリ装置において、
相互隣接して並んで配置される一対のビットラインと、
前記ビットラインに隣接に配置され、第1電圧を使用して動作する第1回路と、
前記ビットラインに隣接に配置され、第1電圧を使用して動作する第2回路と、
所定の動作の間に前記第1電圧より高い第2電圧が前記ビットラインに供給される時、前記ビットラインから前記第1回路を電気的に分離するための第3回路と、
前記所定の動作の間に前記第1電圧より高い第2電圧が前記ビットラインに供給される時、前記ビットラインから前記第2回路を電気的に分離するための第4回路と、
前記第1回路と前記第3回路との間に連結され、そして前記第2電圧が前記ビットラインに供給される時、前記第3回路から前記第1回路を電気的に分離して前記ビットラインから前記第1回路に漏洩電流が流れることを防止する第5回路と、
前記第2回路と前記第4回路との間に連結され、そして前記第2電圧が前記ビットラインに供給される時、前記第4回路から前記第2回路を電気的に分離して前記ビットラインから前記第2回路に漏洩電流が流れることを防止する第6回路とを含み、
前記所定の動作の間とは消去動作時であり、
前記第2電圧はメモリセルが形成されるバルクからビットラインに供給され、
前記第3回路は、前記ビットラインに各々連結される電流通路と、データ消去動作の間に前記電源電圧より高い高電圧が各々印加されるゲートを各々有する第1および第2MOSトランジスタとを具備し、
前記第4回路は、前記ビットラインに各々連結される電流通路と、データ消去動作の間に前記高電圧が各々印加されるゲートを各々有する第3および第4MOSトランジスタとを具備し、
前記第1および第2MOSトランジスタは、併置されず、相互交差配置されて前記ビットライン間の間隔を最小化し、
前記第3および第4MOSトランジスタは、併置されず、相互交差配置されて前記ビットライン間の間隔を低減する
ことを特徴とする不揮発性半導体メモリ装置。 - 前記所定の動作は、データ消去動作である
ことを特徴とする請求項9に記載の不揮発性半導体メモリ装置。 - 前記ビットラインに連結されるNANDフラッシュメモリセルをさらに含む
ことを特徴とする請求項9に記載の不揮発性半導体メモリ装置。 - 前記第1回路は、ページバッファであり、
前記第2回路は、ビットラインドライバ回路である
ことを特徴とする請求項11に記載の不揮発性半導体メモリ装置。 - 前記ページバッファと前記ビットラインドライバ回路は、前記ビットラインを中心にして各々離隔されて配置される
ことを特徴とする請求項12に記載の不揮発性半導体メモリ装置。 - 前記第1電圧は、電源電圧である
ことを特徴とする請求項11に記載の不揮発性半導体メモリ装置。 - 第5回路は、前記第1および第2MOSトランジスタの前記電流通路に共通的に連結される電流通路と、前記データ消去動作の間に前記電源電圧より低い低電圧が印加されるゲートを有する第3MOSトランジスタとを具備し、
第6回路は、前記第3および第4MOSトランジスタの前記電流通路に共通的に連結される電流通路と、前記データ消去動作の間に前記低電圧が印加されるゲートを有する第4MOSトランジスタとを具備する
ことを特徴とする請求項9に記載の不揮発性半導体メモリ装置。 - 前記第1および第2MOSトランジスタは、併置されず、相互交差配置されて前記ビットライン間の間隔を最小化し、前記第3および第4MOSトランジスタは、併置されず、相互交差配置されて前記ビットライン間の間隔を最小化する
ことを特徴とする請求項9に記載の不揮発性半導体メモリ装置。 - 不揮発性半導体メモリ装置において、
相互隣接に並んで配置される複数のビットラインを有する第1グループのビットラインと、
相互隣接に並んで配置される複数のビットラインを有する第2グループのビットラインと、
第1電圧を使用して動作する第1回路と、
前記第1電圧を使用して動作する第2回路と、
所定の動作の間に前記第1電圧より高い第2電圧が前記第1グループのビットラインに供給される時に前記第1グループのビットラインから前記第1回路を電気的に分離するための第3回路と、
前記所定の動作の間に前記第2電圧が前記第2グループのビットラインに供給される時に前記第2グループのビットラインから前記第2回路を電気的に分離するための第4回路と、
前記第1回路と前記第3回路との間に連結され、そして前記第2電圧が前記第1グループのビットラインに供給される時、前記第3回路から前記第1回路を電気的に分離する第5回路と、
前記第2回路と前記第4回路との間に連結され、そして前記第2電圧が前記第2グループのビットラインに供給される時に前記第4回路から前記第2回路を電気的に分離する第6回路とを含み、
前記所定の動作の間とは消去動作時であり、
前記第2電圧はメモリセルが形成されるバルクからビットラインに供給され、
前記第3回路は、前記第1グループのビットラインに各々連結される電流通路と、データ消去動作の間に電源電圧より高い高電圧が各々印加されるゲートを各々有する第1および第2MOSトランジスタとを具備し、
前記第4回路は、前記第2グループのビットラインに各々連結される電流通路と、データ消去動作の間に前記高電圧が各々印加されるゲートを各々有する第3および第4MOSトランジスタとを具備し、
前記第5回路は、前記第1および第2MOSトランジスタの前記電流通路に共通に連結される電流通路と、前記データ消去動作の間に前記電源電圧またはそれより低い低電圧が印加されるゲートを有する第5MOSトランジスタとを具備し、
前記第6回路は、前記第3および第4MOSトランジスタの前記電流通路に共通に連結される電流通路と、前記データ消去動作の間に前記低電圧が印加されるゲートを有する第6MOSトランジスタとを具備し、
前記第1および第2MOSトランジスタは、併置されず、相互交差配置されて前記第1グループのビットライン間の間隔を最小化し、
前記第3および第4MOSトランジスタは、併置されず、相互交差配置されて前記第2グループのビットライン間の間隔を低減する
ことを特徴とする不揮発性半導体メモリ装置。 - 前記所定の動作は、データ消去動作である
ことを特徴とする請求項17に記載の不揮発性半導体メモリ装置。 - 前記第1および第2MOSトランジスタは、併置されず、相互交差配置されて前記第1グループのビットライン間の間隔を最小化し、前記第3および第4MOSトランジスタは、併置されず、相互交差配置されて前記第2グループのビットライン間の間隔を最小化する
ことを特徴とする請求項17に記載の不揮発性半導体メモリ装置。 - 前記第1乃至第4MOSトランジスタは、できる限り前記第1および第2グループのビットライン間の間隔を減らすように、互いにずらして配置される
ことを特徴とする請求項17に記載の不揮発性半導体メモリ装置。 - 前記第5および第6MOSトランジスタは、併置されず、相互交差配置される
ことを特徴とする請求項20に記載の不揮発性半導体メモリ装置。 - 前記第1および第2グループのビットラインに連結されるNANDフラッシュメモリセルをさらに含む
ことを特徴とする請求項21に記載の不揮発性半導体メモリ装置。 - 前記第1および第2回路は、ページバッファである
ことを特徴とする請求項22に記載の不揮発性半導体メモリ装置。 - 前記低電圧は、グラウンド電圧である
ことを特徴とする請求項17に記載の不揮発性半導体メモリ装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020030086373A KR100562508B1 (ko) | 2003-12-01 | 2003-12-01 | 비트 라인의 고전압이 누설되는 것을 막아주는 불휘발성반도체 메모리 장치 |
KR2003-086373 | 2003-12-01 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005166248A JP2005166248A (ja) | 2005-06-23 |
JP4737975B2 true JP4737975B2 (ja) | 2011-08-03 |
Family
ID=34617410
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004344984A Active JP4737975B2 (ja) | 2003-12-01 | 2004-11-29 | ビットラインの高電圧が漏洩されることを防止する不揮発性半導体メモリ装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US7173861B2 (ja) |
JP (1) | JP4737975B2 (ja) |
KR (1) | KR100562508B1 (ja) |
DE (1) | DE102004059350B4 (ja) |
Families Citing this family (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4772350B2 (ja) * | 2004-03-25 | 2011-09-14 | 三星電子株式会社 | カップリングノイズを減少させる半導体装置 |
US7274596B2 (en) * | 2004-06-30 | 2007-09-25 | Micron Technology, Inc. | Reduction of adjacent floating gate data pattern sensitivity |
KR100706248B1 (ko) * | 2005-06-03 | 2007-04-11 | 삼성전자주식회사 | 소거 동작시 비트라인 전압을 방전하는 페이지 버퍼를구비한 낸드 플래시 메모리 장치 |
KR100609615B1 (ko) * | 2005-06-14 | 2006-08-08 | 삼성전자주식회사 | 연결노드의 커플링 전압상승을 완화하는 불휘발성 반도체메모리 장치의 레이아웃 |
US7471570B2 (en) * | 2005-09-19 | 2008-12-30 | Texas Instruments Incorporated | Embedded EEPROM array techniques for higher density |
JP4564476B2 (ja) * | 2006-09-04 | 2010-10-20 | 株式会社東芝 | 半導体装置 |
US20080117708A1 (en) * | 2006-11-20 | 2008-05-22 | Atmel Corporation | Memory array with bit lines countering leakage |
KR100833422B1 (ko) * | 2007-03-15 | 2008-05-29 | 주식회사 하이닉스반도체 | 메모리 소자의 페이지 버퍼 회로 |
KR101271174B1 (ko) * | 2007-08-03 | 2013-06-04 | 삼성전자주식회사 | 비트라인 레이아웃의 구조를 개선한 플래시 메모리 장치 및그 레이아웃 방법 |
KR101469097B1 (ko) | 2008-11-27 | 2014-12-04 | 삼성전자주식회사 | 플래시 메모리 장치 및 상기 플래시 메모리 장치의 레이아웃 방법 |
KR20120119322A (ko) * | 2011-04-21 | 2012-10-31 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 |
FR2976115B1 (fr) * | 2011-05-30 | 2013-07-05 | St Microelectronics Rousset | Memoire non volatile a compensation de couplage capacitif entre lignes de bit |
US8853833B2 (en) | 2011-06-13 | 2014-10-07 | Micron Technology, Inc. | Electromagnetic shield and associated methods |
CN103137204A (zh) * | 2011-11-23 | 2013-06-05 | 上海华虹Nec电子有限公司 | 闪存存储器的位线控制电路 |
US8766365B2 (en) | 2012-02-21 | 2014-07-01 | Micron Technology, Inc. | Circuit-protection devices |
US9947680B2 (en) | 2016-09-16 | 2018-04-17 | Toshiba Memory Corporation | Semiconductor memory device |
US10163893B1 (en) | 2017-08-28 | 2018-12-25 | Micron Technologies, Inc. | Apparatus containing circuit-protection devices |
US10431577B2 (en) | 2017-12-29 | 2019-10-01 | Micron Technology, Inc. | Methods of forming circuit-protection devices |
KR102581331B1 (ko) * | 2018-05-31 | 2023-09-25 | 삼성전자주식회사 | 메모리 장치 및 그것의 동작 방법 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5654693A (en) * | 1979-10-05 | 1981-05-14 | Hitachi Ltd | Programable rom |
KR100193101B1 (ko) * | 1994-07-22 | 1999-06-15 | 모리시다 요이치 | 비휘발성 반도체 기억장치 및 그 구동방법 |
US6052321A (en) * | 1997-04-16 | 2000-04-18 | Micron Technology, Inc. | Circuit and method for performing test on memory array cells using external sense amplifier reference current |
US5661690A (en) * | 1996-02-27 | 1997-08-26 | Micron Quantum Devices, Inc. | Circuit and method for performing tests on memory array cells using external sense amplifier reference current |
KR100248868B1 (ko) * | 1996-12-14 | 2000-03-15 | 윤종용 | 플래시 불휘발성 반도체 메모리 장치 및 그 장치의 동작 모드 제어 방법 |
JPH10223866A (ja) * | 1997-02-03 | 1998-08-21 | Toshiba Corp | 半導体記憶装置 |
JP2000021186A (ja) * | 1998-07-02 | 2000-01-21 | Toshiba Corp | 不揮発性半導体記憶装置 |
KR100308126B1 (ko) * | 1999-07-21 | 2001-11-01 | 김영환 | 불휘발성 강유전체 메모리 장치의 레퍼런스 레벨 발생회로 |
JP3863330B2 (ja) * | 1999-09-28 | 2006-12-27 | 株式会社東芝 | 不揮発性半導体メモリ |
US6480419B2 (en) * | 2001-02-22 | 2002-11-12 | Samsung Electronics Co., Ltd. | Bit line setup and discharge circuit for programming non-volatile memory |
-
2003
- 2003-12-01 KR KR1020030086373A patent/KR100562508B1/ko active IP Right Grant
-
2004
- 2004-10-28 US US10/977,703 patent/US7173861B2/en active Active
- 2004-11-29 JP JP2004344984A patent/JP4737975B2/ja active Active
- 2004-11-29 DE DE102004059350A patent/DE102004059350B4/de active Active
Also Published As
Publication number | Publication date |
---|---|
DE102004059350B4 (de) | 2009-01-29 |
US7173861B2 (en) | 2007-02-06 |
DE102004059350A1 (de) | 2005-06-30 |
KR100562508B1 (ko) | 2006-03-21 |
US20050117378A1 (en) | 2005-06-02 |
KR20050052808A (ko) | 2005-06-07 |
JP2005166248A (ja) | 2005-06-23 |
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Legal Events
Date | Code | Title | Description |
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|
A131 | Notification of reasons for refusal |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
R250 | Receipt of annual fees |
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