KR102581331B1 - 메모리 장치 및 그것의 동작 방법 - Google Patents

메모리 장치 및 그것의 동작 방법 Download PDF

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Abstract

본 발명의 하나의 실시 예에 따른 메모리 장치는 제1 비트 라인과 연결된 제1 셀 스트링 및 제2 비트 라인과 연결된 제2 셀 스트링을 포함하는 셀 어레이 및 상기 제1 셀 스트링 및 상기 제2 셀 스트링에 포함된 메모리 셀들에 대한 소거 동작 시, 상기 제1 비트 라인으로 소거 전압을 인가하고, 상기 제2 비트 라인을 플로팅(floating)시키도록 구성된 페이지 버퍼 회로를 포함한다.

Description

메모리 장치 및 그것의 동작 방법{MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 상세하게는 소거 동작을 수행하는 3차원 구조의 메모리 장치에 관한 것이다.
반도체 메모리는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 휘발성 메모리 장치 및 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 불휘발성 메모리 장치로 구분된다.
불휘발성 메모리 장치의 일종인 플래시 메모리는 대용량 저장 매체로서 널리 사용된다. 최근에는 플래시 메모리의 집적도가 향상됨에 따라, 3차원 구조의 플래시 메모리가 개발되고 있다.
3차원 구조의 플래시 메모리의 밀도(density)를 향상시키기 위해 워드 라인의 적층 단수를 증가시키는 방법이 사용되지만, 적층 단수를 계속해서 증가시키는 경우 플래시 메모리 칩의 높이가 계속해서 증가될 수 있다. 패키지(package)를 고려하면 플래시 메모리 칩의 높이를 계속해서 증가시킬 수 없기 때문에 칩 높이를 감소시키기 위한 공정 기술이 개발되고 있다. 하지만, 칩 높이를 감소시키기 위한 공정 기술의 개발에 따라 벌크 소거(bulk erase)에 의한 소거 동작 수행이 어려울 수 있다.
본 발명의 목적은 메모리 장치의 소거 동작에 있어서, 벌크 소거 이외의 방식으로 소거 동작을 수행하는 메모리 장치 및 그것의 동작 방법을 제공하는데 있다.
본 발명의 하나의 실시 예에 따른 메모리 장치는 제1 비트 라인과 연결된 제1 셀 스트링 및 제2 비트 라인과 연결된 제2 셀 스트링을 포함하는 셀 어레이 및 상기 제1 셀 스트링 및 상기 제2 셀 스트링에 포함된 메모리 셀들에 대한 소거 동작 시, 상기 제1 비트 라인으로 소거 전압을 인가하고, 상기 제2 비트 라인을 플로팅(floating)시키도록 구성된 페이지 버퍼 회로를 포함한다.
본 발명의 하나의 실시 예에 따른 메모리 장치는 제1 비트 라인과 연결된 제1 셀 스트링 및 제2 비트 라인과 연결된 제2 셀 스트링을 포함하는 셀 어레이, 상기 제1 셀 스트링 및 상기 제2 셀 스트링에 포함된 메모리 셀들에 대한 소거 동작 시, 상기 제1 비트 라인으로 소거 전압을 인가하도록 구성된 제1 페이지 버퍼 및 상기 소거 동작 시, 상기 제2 비트 라인으로 상기 소거 전압이 인가되는 것을 방지하도록 구성된 제2 페이지 버퍼를 포함한다.
본 발명의 하나의 실시 예에 따른 제1 비트 라인과 연결된 제1 셀 스트링 및 제2 비트 라인과 연결된 제2 셀 스트링을 포함하는 메모리 장치의 동작 방법은 상기 제1 셀 스트링 및 상기 제2 셀 스트링에 포함된 메모리 셀들에 대한 소거 커맨드를 수신하는 단계, 상기 소거 커맨드에 응답하여 상기 제1 비트 라인으로 소거 전압을 인가하는 단계 및 상기 소거 커맨드에 응답하여 상기 제2 비트 라인을 플로팅(floating)시키는 단계를 포함한다.
본 발명에 따르면, 소거 동작을 수행하는 메모리 장치의 칩 면적을 감소시킬 수 있다.
도 1은 본 발명의 하나의 실시 예에 따른 저장 장치를 나타내는 블록도이다.
도 2는 도 1의 메모리 장치의 하나의 예시를 나타내는 블록도이다.
도 3은 도 2의 셀 어레이에 포함된 메모리 블록들 중 하나의 예시를 보여주는 회로도이다.
도 4는 도 3의 셀 스트링 및 도 2의 페이지 버퍼의 예시를 나타내는 도면이다.
도 5는 본 발명의 실시 예에 따른 소거 동작 시 인가되는 바이어스의 예시를 보여준다.
도 6은 도 4의 페이지 버퍼의 예시를 나타내는 회로도이다.
도 7은 도 1의 메모리 장치의 소거 동작의 하나의 예시를 나타내는 순서도이다.
도 8은 도 7의 소거 동작의 예시를 상세하게 나타내는 도면이다.
도 9a 및 도 9b는 본 발명의 하나의 실시 예에 따른 비트 라인들에 연결된 셀 스트링들의 배치를 보여주는 도면이다.
도 10은 도 1의 메모리 장치의 소거 동작의 다른 예시를 나타내는 순서도이다.
도 11은 도 10의 소거 동작의 예시를 상세하게 나타내는 도면이다.
도 12는 도 1의 메모리 장치의 소거 동작의 다른 예시를 나타내는 순서도이다.
도 13는 도 12의 소거 동작의 예시를 상세하게 나타내는 도면이다.
도 14는 도 4의 추가 실시 예를 나타내는 도면이다.
도 15는 본 발명의 실시 예에 따른 메모리 장치가 적용된 SSD 시스템을 보여주는 블록도이다.
이하에서, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.
도 1은 본 발명의 하나의 실시 예에 따른 저장 장치를 나타내는 블록도이다. 도 1을 참조하면, 저장 장치(10)는 메모리 장치(100) 및 메모리 컨트롤러(200)를 포함한다. 메모리 장치(100)는 메모리 컨트롤러(200)로부터 커맨드(CMD) 및 어드레스(ADDR)를 수신하고, 수신된 커맨드(CMD) 및 어드레스(ADDR)에 따라 프로그램 동작, 독출 동작, 소거 동작 등 다양한 동작을 수행할 수 있다.
예를 들어, 메모리 장치(100)는 플래시 메모리 장치를 포함할 수 있지만, 본 발명은 이에 한정되지 않으며, 메모리 장치(100)는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등과 같은 휘발성 메모리 장치 및 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등과 같은 불휘발성 메모리 장치 중 적어도 하나를 포함할 수 있다.
메모리 장치(100)는 셀 어레이(110) 및 주변 회로(101)를 포함할 수 있다. 셀 어레이(110)는 복수의 메모리 블록들을 포함하고, 복수의 메모리 블록들 각각은 복수의 메모리 셀들을 포함할 수 있다. 복수의 메모리 셀들 각각은 데이터를 저장할 수 있다.
주변 회로(101)는 비트 라인(BL)을 포함한 다양한 신호 라인들을 통해 셀 어레이(110)와 연결될 수 있다. 주변 회로(101)는 다양한 신호 라인들로 다양한 전압들을 인가하여 셀 어레이(110)를 제어할 수 있다. 주변 회로(101)로부터 인가된 전압에 따라 셀 어레이(110)에 데이터가 저장되거나 저장된 데이터가 소거될 수 있다. 예를 들어, 주변 회로(101)는 페이지 버퍼 회로(미도시), 어드레스 디코더(미도시)와 같이 다양한 기능을 수행하는 회로들을 포함할 수 있다.
메모리 컨트롤러(200)는 커맨드(CMD) 및 어드레스(ADDR)를 메모리 장치(100)로 전송하여 메모리 장치(100)의 동작을 제어할 수 있다. 예시적으로, 메모리 컨트롤러(200)는 메모리 장치(100)에 데이터를 저장하거나 메모리 장치(100)에 저장된 데이터를 읽거나 또는 메모리 장치(100)에 저장된 데이터를 소거할 수 있다.
예시적으로, 소거 동작을 위한 커맨드(CMD) 및 어드레스(ADDR)가 메모리 장치(100)로 전송되는 경우, 메모리 장치(100)는 주변 회로(101)를 통해 소거 동작을 수행할 수 있다. 소거 동작 시, 메모리 장치(100)는 주변 회로(101)를 통해 비트 라인(BL)으로 소거 전압을 인가할 수 있다. 비트 라인(BL)에 인가된 소거 전압에 기초하여 셀 어레이(110)에 저장된 데이터가 소거될 수 있다.
또는, 소거 동작을 위한 커맨드(CMD) 및 어드레스(ADDR)가 메모리 장치(100)로 전송되는 경우, 메모리 장치(100)는 기판으로 소거 전압을 인가할 수 있다. 기판에 인가된 소거 전압에 기초하여 셀 어레이(110)에 저장된 데이터가 소거될 수 있다.
즉, 메모리 장치(100)는 소거 동작을 수행하기 위해 기판으로 소거 전압을 인가하여 셀 어레이(110)의 데이터를 소거할 수 있을 뿐만 아니라, 비트 라인(BL)으로 소거 전압을 인가하여 셀 어레이(110)의 데이터를 소거할 수 있다. 비트 라인(BL)으로 소거 전압을 인가하여 수행되는 소거 동작에 대한 설명은 이하의 도면들을 참조하여 상세하게 설명될 것이다.
도 2는 도 1의 메모리 장치의 하나의 예시를 나타내는 블록도이다. 도 2를 참조하면, 메모리 장치(100)는 셀 어레이(110), 페이지 버퍼 회로(120), 어드레스 디코더(130), 제어 로직(140) 및 전압 생성기(150)를 포함할 수 있다. 도 1의 주변 회로(101)는 도 2의 페이지 버퍼 회로(120), 어드레스 디코더(130), 제어 로직(140) 및 전압 생성기(150)를 포함할 수 있다.
셀 어레이(110)는 워드 라인들(WL) 또는 선택 라인들(SSL, GSL)을 통해 어드레스 디코더(130)에 연결될 수 있다. 셀 어레이(110)는 비트 라인들(BL)을 통해 페이지 버퍼 회로(120)에 연결될 수 있다. 셀 어레이(110)는 복수의 셀 스트링들(cell strings)을 포함할 수 있다. 셀 어레이(110)는 셀 스트링을 형성하는 복수의 메모리 셀들을 포함할 수 있다. 복수의 메모리 셀들은 비트 라인(BL)이나 워드 라인(WL) 등으로 제공되는 전압에 의해 프로그램, 소거, 독출될 수 있다.
페이지 버퍼 회로(120)는 비트 라인들(BL)로 다양한 크기의 전압을 인가하여 셀 어레이(110)에 데이터를 저장하거나 저장된 데이터를 소거할 수 있다. 페이지 버퍼 회로(120)는 제어 로직(140)으로부터 제어 신호를 수신하고, 제어 신호에 기초하여 동작할 수 있다. 페이지 버퍼 회로(120)는 전압 생성기(150)로부터 제1 전압(V1) 및 제2 전압(V2)을 제공받고, 제1 전압(V1) 또는 제2 전압(V2)을 이용하여 비트 라인(BL)으로 다양한 크기의 전압을 인가할 수 있다.
예를 들어, 프로그램 동작 시, 페이지 버퍼 회로(120)는 제1 전압(V1)을 이용하여 비트 라인(BL)으로 프로그램될 데이터에 대응하는 전압을 인가할 수 있다. 소거 동작 시, 페이지 버퍼 회로(120)는 제2 전압(V2)을 이용하여 비트 라인(BL)으로 소거 전압을 인가할 수 있다. 페이지 버퍼 회로(120)로 제공되는 제1 전압(V1)은 제2 전압(V2)보다 낮은 전압일 수 있다.
페이지 버퍼 회로(120)는 복수의 페이지 버퍼들(PB1~PBn)을 포함할 수 있다. 복수의 페이지 버퍼들(PB1~PBn) 각각은 하나 이상의 비트 라인(BL)에 연결될 수 있다. 복수의 페이지 버퍼들(PB1~PBn) 각각은 제어 로직(140)으로부터 전달된 제어 신호에 응답하여 동작할 수 있다. 예를 들어, 복수의 페이지 버퍼들(PB1~PBn) 각각은 전압 생성기(150)로부터 제1 전압(V1)을 제공받고, 제1 전압(V1)으로부터 다양한 크기의 전압을 생성할 수 있다. 복수의 페이지 버퍼들(PB1~PBn) 각각은 제어 신호에 응답하여 연결된 비트 라인(BL)으로 제1 전압(V1)으로부터 생성된 다양한 크기의 전압을 인가할 수 있다. 복수의 페이지 버퍼들(PB1~PBn) 각각에 의해 생성된 전압은 제1 전압(V1)과 동일한 크기 또는 유사한 크기일 수 있다.
복수의 페이지 버퍼들(PB1~PBn) 중 일부는 제1 전압(V1)만을 제공받고, 일부는 제1 전압(V1) 및 제2 전압(V2)을 제공받을 수 있다. 즉, 복수의 페이지 버퍼들(PB1~PBn) 중 일부만이 제2 전압(V2)을 수신하는 회로를 포함할 수 있다. 제2 전압(V2)을 수신하는 페이지 버퍼는 제어 로직(140)으로부터 전달된 제어 신호에 따라 연결된 비트 라인(BL)으로 수신된 제2 전압(V2)을 인가할 수 있다.
어드레스 디코더(130)는 복수의 접지 선택 라인들(GSL), 복수의 워드 라인들(WL) 및 복수의 스트링 선택 라인들(SSL)을 통해 셀 어레이(110)에 연결될 수 있다. 어드레스 디코더(130)는 메모리 컨트롤러(200)로부터 어드레스(ADDR)를 수신하고, 제어 로직(140)의 제어에 따라 동작할 수 있다. 어드레스 디코더(130)는 수신된 어드레스(ADDR)를 디코딩하고, 디코딩된 어드레스에 따라 워드 라인들(WL)에 인가되는 전압들을 제어할 수 있다. 예를 들어, 소거 동작 시, 어드레스 디코더(130)는 어드레스(ADDR)가 가리키는 선택된 메모리 블록의 워드 라인들(WL)에 접지 전압을 인가할 수 있다.
제어 로직(140)은 메모리 컨트롤러(200)로부터 커맨드(CMD)를 수신할 수 있다. 제어 로직(140)은 수신된 커맨드(CMD)를 디코딩하고, 디코딩된 커맨드에 따라 메모리 장치(100)의 제반 동작을 제어할 수 있다. 예를 들어, 소거 동작에 대응하는 커맨드(CMD)가 수신되는 경우, 제어 로직(140)은 페이지 버퍼 회로(120), 어드레스 디코더(130) 및 전압 생성기(150)로 제어 신호들을 전달하여 각각의 동작을 제어할 수 있다. 어드레스 디코더(130)는 전달된 제어 신호에 응답하여 선택된 메모리 블록의 워드 라인들(WL)에 접지 전압을 인가할 수 있다. 전압 생성기(150)는 전달된 제어 신호에 응답하여 제2 전압(V2)을 페이지 버퍼 회로(120)로 제공할 수 있다. 페이지 버퍼 회로(120)는 전달된 제어 신호에 응답하여 비트 라인(BL)으로 소거 전압을 인가할 수 있다. 비트 라인(BL)으로 인가되는 소거 전압은 전압 생성기(150)로부터 제공된 제2 전압(V2)일 수 있다.
전압 생성기(150)는 메모리 장치(100)에 이용되는 다양한 크기의 전압들을 생성하고, 생성된 전압을 다양한 회로들로 제공할 수 있다. 전압 생성기(150)는 저 전압의 제1 전압(V1)을 생성하고, 제1 전압(V1)을 페이지 버퍼 회로(120)로 제공할 수 있다. 전압 생성기(150)는 고 전압의 제2 전압(V2)을 생성하고, 제2 전압(V2)을 페이지 버퍼 회로(120)로 제공할 수 있다. 제1 및 제2 전압들(V1, V2)은 고정된 크기 또는 상황에 따라 다른 크기로 생성될 수 있다.
도 2에서는 전압 생성기(150)가 페이지 버퍼 회로(120)에만 전압을 제공하는 것으로 도시되었지만, 본 발명은 이에 한정되지 않으며, 전압 생성기(150)는 어드레스 디코더(130)와 같은 다양한 회로들로 전압을 제공할 수 있다.
도 3은 도 2의 셀 어레이에 포함된 메모리 블록들 중 하나의 예시를 보여주는 회로도이다. 도 3을 참조하면, 메모리 블록(BLK)은 복수의 셀 스트링들(CS11, CS12, CS21, CS22)을 포함할 수 있다. 복수의 셀 스트링들(CS11, CS12, CS21, CS22)은 행 방향(row direction) 및 열 방향(column direction)을 따라 배치되어 행들 및 열들을 형성할 수 있다.
복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각은 복수의 셀 트랜지스터들을 포함한다. 예를 들어, 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각은 스트링 선택 트랜지스터들(SST1, SST2), 복수의 메모리 셀들(MC1~MC6) 및 접지 선택 트랜지스터(GST)를 포함할 수 있다. 예시적으로, 복수의 셀 스트링들(CS11, CS12, CS21, CS22)에 포함된 복수의 셀 트랜지스터들 각각은 전하 트랩형 플래시(CTF; charge trap flash) 메모리 셀일 수 있다.
복수의 메모리 셀들(MC1~MC6)은 직렬 연결되며, 행 방향 및 열 방향에 의해 형성된 평면(즉, 기판)과 수직한 방향인 높이 방향(height direction)으로 적층될 수 있다. 스트링 선택 트랜지스터들(SST1, SST2)은 직렬 연결되고, 직렬 연결된 스트링 선택 트랜지스터들(SST1, SST2)은 복수의 메모리 셀들(MC1~MC6) 및 비트라인들(BL1, BL2) 사이에 제공될 수 있다. 접지 선택 트랜지스터(GST)는 복수의 메모리 셀들(MC1~MC6) 및 공통 소스 라인(CSL) 사이에 제공될 수 있다.
셀 스트링들(CS11, CS12, CS21, CS22)의 접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)에 공통으로 연결될 수 있다. 예시적으로, 동일한 행의 접지 선택 트랜지스터들은 동일한 접지 선택 라인에 연결될 수 있고, 다른 행의 접지 선택 트랜지스터들은 다른 접지 선택 라인에 연결될 수 있다. 예를 들어, 제1 행의 셀 스트링들(CS11, CS12)의 접지 선택 트랜지스터(GST)는 제1 접지 선택 라인에 연결될 수 있고, 제2 행의 셀 스트링들(CS21, CS22)의 접지 선택 트랜지스터(GST)는 제2 접지 선택 라인에 연결될 수 있다.
예시적으로, 도면에 도시되지는 않았으나, 기판(미도시)으로부터 동일한 높이의 접지 선택 트랜지스터들은 동일한 접지 선택 라인에 연결될 수 있고, 다른 높이의 접지 선택 트랜지스터들은 다른 접지 선택 라인에 연결될 수 있다.
기판 또는 접지 선택 트랜지스터(GST)로부터 동일한 높이의 메모리 셀들은 동일한 워드 라인에 공통으로 연결되고, 서로 다른 높이의 메모리 셀들은 서로 다른 워드 라인에 연결될 수 있다. 예를 들어, 셀 스트링들(CS11, CS12, CS21, CS22)의 복수의 메모리 셀들(MC1~MC6)은 복수의 워드 라인들(WL1~WL6)에 각각 공통으로 연결될 수 있다.
동일한 높이의 제1 스트링 선택 트랜지스터들(SST1) 중 동일한 행의 스트링 선택 트랜지스터들은 동일한 스트링 선택 라인과 연결되고, 다른 행의 스트링 선택 트랜지스터들은 다른 스트링 선택 라인과 연결될 수 있다. 예를 들어, 제1 행의 셀 스트링들(CS11, CS12)의 제1 스트링 선택 트랜지스터들(SST1)은 스트링 선택 라인(SSL1a)과 공통으로 연결되고, 제2 행의 셀 스트링들(CS21, CS22)의 제1 스트링 선택 트랜지스터들(SST1)은 스트링 선택 라인(SSL1b)과 공통으로 연결될 수 있다.
마찬가지로, 동일한 높이의 제2 스트링 선택 트랜지스터들(SST2) 중 동일한 행의 스트링 선택 트랜지스터들은 동일한 스트링 선택 라인과 연결되고, 다른 행의 스트링 선택 트랜지스터들은 다른 스트링 선택 라인과 연결될 수 있다. 예를 들어, 제1 행의 셀 스트링들(CS11, CS12)의 제2 스트링 선택 트랜지스터들(SST2)은 제2 스트링 선택 라인(SSL2a)과 공통으로 연결되고, 제2 행의 셀 스트링들(CS21, CS22)의 제2 스트링 선택 트랜지스터들(SST2)은 제2 스트링 선택 라인(SSL2b)과 공통으로 연결될 수 있다.
예시적으로, 셀 스트링들(CS11, CS12, CS21, CS22)의 메모리 셀들의 데이터를 소거하기 위해 제1 및 제2 비트 라인들(BL1, BL2)로 소거 전압이 인가될 수 있다. 소거 동작 시, 셀 스트링들(CS11, CS12, CS21, CS22)과 관련된 자세한 내용은 도 4 및 도 5를 참조하여 설명될 것이다.
예시적으로, 도 3에 도시된 메모리 블록(BLK)은 예시적인 것이며, 셀 스트링들의 개수는 증가 또는 감소될 수 있으며, 셀 스트링들의 개수에 따라 셀 스트링들이 구성하는 행들 및 열들의 개수는 증가 또는 감소될 수 있다. 또한, 메모리 블록(BLK)의 셀 트랜지스터들(GST, MC, SST 등)의 개수들은 각각 증가 또는 감소될 수 있으며, 셀 트랜지스터들의 개수들에 따라 메모리 블록(BLK)의 높이가 증가 또는 감소될 수 있다. 또한, 셀 트랜지스터들의 개수들에 따라 셀 트랜지스터들과 연결된 라인들(GSL, WL, SSL 등)의 개수들이 증가 또는 감소될 수 있다.
도 4는 도 3의 셀 스트링 및 도 2의 페이지 버퍼의 예시를 나타내는 도면이다. 도 4를 참조하면, 셀 어레이(110)는 제1 셀 스트링(CS11) 및 제2 셀 스트링(CS12)을 포함할 수 있다. 제1 및 제2 셀 스트링들(CS11, CS12)은 서로 다른 비트 라인들과 연결될 수 있다. 제1 및 제2 셀 스트링들(CS11, CS12)은 서로 인접한 스트링일 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 제1 및 제2 셀 스트링들(CS11, CS12) 사이에 다른 셀 스트링이 위치할 수 있다.
페이지 버퍼 회로(120)는 제1 페이지 버퍼(121) 및 제2 페이지 버퍼(122)를 포함할 수 있다. 제1 셀 스트링(CS11)은 제1 비트 라인(BL1)을 통해 제1 페이지 버퍼(121)와 연결되고, 제2 셀 스트링(CS12)은 제2 비트 라인(BL2)을 통해 제2 페이지 버퍼(122)와 연결될 수 있다. 제1 비트 라인(BL1)과 제2 비트 라인(BL2)은 서로 인접할 수 있다. 예를 들어, 제1 및 제2 비트 라인들(BL1, BL2)이, 도 3에 도시된 바와 같이, 열 방향으로 신장된 경우, 제1 및 제2 비트 라인들(BL1, BL2)은 행 방향을 기준으로 이격된 상태로 서로 인접할 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 제1 및 제2 비트 라인들(BL1, BL2) 사이에 다른 비트 라인이 위치할 수 있다.
제1 및 제2 셀 스트링들(CS11, CS12) 각각은 접지 선택 트랜지스터(GST), 제1 내지 제6 메모리 셀들(MC1~MC6), 그리고 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2)을 포함할 수 있다. 제1 및 제2 셀 스트링들(CS11, CS12) 각각은 제2 스트링 선택 트랜지스터(SST2)를 통해 제1 및 제2 비트 라인들(BL1, BL2) 각각과 연결될 수 있다. 제1 스트링 선택 트랜지스터(SST1)의 게이트는 제1 스트링 선택 라인(SSL1)과 연결되고, 제2 스트링 선택 트랜지스터(SST2)의 게이트는 제2 스트링 선택 라인(SSL2)과 연결될 수 있다. 제2 스트링 선택 라인(SSL2)은 스트링 선택 라인들 중 최상단에 위치하는 스트링 선택 라인일 수 있다.
제1 내지 제6 메모리 셀들(MC1~MC6) 각각의 게이트는 대응하는 워드 라인에 연결될 수 있다. 제1 및 제2 셀 스트링들(CS11, CS12) 각각은 접지 선택 트랜지스터(GST)를 통해 공통 소스 라인(CSL)과 연결될 수 있다. 접지 선택 트랜지스터(GST)의 게이트는 접지 선택 라인(GSL)과 연결될 수 있다.
제1 페이지 버퍼(121)는 제1 전압(V1) 및 제2 전압(V2)을 수신할 수 있다. 제1 페이지 버퍼(121)는 수신된 제1 전압(V1)을 이용하여 제1 비트 라인(BL1)으로 저 전압을 인가할 수 있다. 예를 들어, 제1 페이지 버퍼(121)는 제1 비트 라인(BL1)으로 프로그램 금지 전압을 인가할 수 있다. 제1 페이지 버퍼(121)는 수신된 제2 전압(V2)을 이용하여 제1 비트 라인(BL1)에 고 전압을 인가할 수 있다. 예를 들어, 제1 페이지 버퍼(121)는 제1 비트 라인(BL1)으로 소거 전압을 인가할 수 있다.
프로그램 동작 시, 제1 페이지 버퍼(121)는 제1 전압(V1)을 이용하여 제1 비트 라인(BL1)을 셋업 또는 프리차지(precharge)할 수 있다. 프로그램을 동작에서, 제1 페이지 버퍼(121)는 제1 비트 라인(BL1)을 0V 또는 전원 전압으로 셋업할 수 있다. 그리고 검증 읽기 동작(Verify read operation)에서, 제1 페이지 버퍼(121)는 제1 비트 라인(BL1)을 프리차지할 수 있다.
소거 동작 시, 제1 페이지 버퍼(121)는 제1 비트 라인(BL1)으로 소거 전압을 인가할 수 있다. 예를 들어, 소거 전압은 10V 이상의 고 전압일 수 있다. 제1 비트 라인(BL1)에 소거 전압이 인가되는 경우, 제1 셀 스트링(CS11)의 상단부의 트랜지스터(예를 들어, 제2 스트링 선택 트랜지스터(SST2))에 GIDL(Gate Induced Drain Leakage) 현상이 발생될 수 있다. GIDL 현상이 발생됨에 따라 정공(hole)이 생성되고, 생성된 정공이 제1 셀 스트링(CS11)의 채널에 주입될 수 있다. 정공에 의해 형성된 역 바이어스에 의해 제1 내지 제6 메모리 셀들(MC1~MC6)에 저장된 전자가 빠짐으로써 제1 내지 제6 메모리 셀들(MC1~MC6)에 대한 소거 동작이 수행될 수 있다.
또는 소거 동작 시, 제1 페이지 버퍼(121)는 제1 비트 라인(BL1)으로 일정 시간 동안 GIDL 발생을 위한 GIDL 전압을 인가할 수 있다. 예를 들어, GIDL 전압은 소거 전압보다 작고, GIDL 발생을 위한 최소 전압보다 큰 전압일 수 있다. 제1 비트 라인(BL1)에 GIDL 전압이 인가되는 경우, 제1 셀 스트링(CS11)의 상단부의 트랜지스터(예를 들어, 제2 스트링 선택 트랜지스터(SST2))에 정공이 생성되고, 생성된 정공이 제1 셀 스트링(CS11)의 채널에 주입될 수 있다. 일정 시간 동안 GIDL 전압을 인가한 후, 제1 페이지 버퍼(121)는 제1 비트 라인(BL1)으로 소거 전압을 인가할 수 있다. 소거 전압이 인가되는 경우, 제1 셀 스트링(CS11)의 채널에는 정공이 계속하여 주입될 수 있다. 따라서, 정공에 의해 형성된 역 바이어스에 의해 제1 내지 제6 메모리 셀들(MC1~MC6)에 저장된 전자가 빠짐으로써 제1 내지 제6 메모리 셀들(MC1~MC6)에 대한 소거 동작이 수행될 수 있다.
제2 페이지 버퍼(122)는 제1 전압(V1)을 수신하고, 제2 전압(V2)을 수신하지 않을 수 있다. 제2 페이지 버퍼(122)는 제1 전압(V1)을 이용하여 제2 비트 라인(BL2)에 저 전압을 인가할 수 있다. 예를 들어, 제2 페이지 버퍼(122)는 제1 페이지 버퍼(121)와 마찬가지로 제1 전압(V1)을 이용하여 제2 비트 라인(BL2)으로 프로그램 금지 전압을 인가할 수 있다. 프로그램 동작 시, 제2 페이지 버퍼(122)는 제1 전압(V1)을 이용하여 제2 비트 라인(BL2)을 셋업 또는 프리차지할 수 있다.
제2 셀 스트링(CS12)에 포함된 메모리 셀의 소거 동작 시, 제2 페이지 버퍼(122)는 제2 비트 라인(BL2)을 플로팅(floating)시킬 수 있다. 소거 동작 시, 제1 비트 라인(BL1)에 소거 전압이 인가되는 경우, 제2 비트 라인(BL2)은 커플링(coupling)될 수 있고, 커플링(coupling)에 의해 제2 비트 라인(BL2)의 전압은 소거 전압으로 상승할 수 있다. 제2 비트 라인(BL2)의 전압이 소거 전압으로 상승하는 경우, GIDL 현상에 따라 제2 셀 스트링(CS12)에 대한 소거 동작이 수행될 수 있다.
예시적으로, 커플링에 의해 상승되는 제2 비트 라인(BL2)의 전압은 제1 비트 라인(BL1)에 인가되는 소거 전압과 동일할 수 있다. 제1 비트 라인(BL1)의 전압과 제2 비트 라인(BL2)의 전압이 동일한 크기의 소거 전압이 되는 경우, 각각의 비트 라인들과 연결된 메모리 셀이 정상적으로 소거될 수 있다. 예를 들어, 제1 및 제2 비트 라인들(BL1, BL2)에 연결된 메모리 셀들의 소거 상태는 균일한 산포를 형성할 수 있다.
또는, 커플링에 의해 제2 비트 라인(BL2)의 전압이 상승되더라도 제2 비트 라인(BL2)의 전압의 크기가 원하는 전압의 크기(즉, 제1 비트 라인(BL1)에 인가된 소거 전압 크기)와 다를 수 있다. 즉, 제1 비트 라인(BL1)과 제2 비트 라인(BL2) 사이의 전압 차이가 발생될 수 있다. 이러한 전압 차이의 발생을 방지하기 위해 제2 비트 라인(BL2)은 미리 프리차지될 수 있다. 예를 들어, 제2 비트 라인(BL2)은 양의 전압 또는 음의 전압으로 미리 프리차지될 수 있다. 이에 따라, 커플링에 의해 상승되는 제2 비트 라인(BL2)의 전압은 제1 비트 라인(BL1)의 전압과 실질적으로 동일할 수 있다.
상술한 바와 같이, 본 발명의 실시 예에 따른 셀 어레이(110)의 소거 동작을 위해 메모리 장치(100)는 페이지 버퍼 회로(120)를 통해 비트 라인(BL)에 소거 전압을 인가하고, GIDL 현상을 이용하여 메모리 셀의 데이터를 소거할 수 있다. 이 경우, 메모리 장치(100)는 페이지 버퍼 회로(120)를 통해 일부 비트 라인(BL)에 소거 전압을 직접 인가하고, 인접한 비트 라인(BL)을 플로팅시킬 수 있다. 플로팅된 비트 라인(BL)은 커플링에 의해 소거 전압으로 상승될 수 있다.
도 3 및 도 4의 각각의 셀 스트링은 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2)을 포함하는 것으로 도시되었지만, 본 발명은 이에 제한되지 않는다. 예를 들어, 각각의 셀 스트링은 하나의 스트링 선택 트랜지스터를 포함할 수 있을 뿐만 아니라 세 개 이상의 스트링 선택 트랜지스터들을 포함할 수 있다. 즉, 하나의 스트링 선택 라인이 존재할 수 있을 뿐만 아니라 세 개 이상의 스트링 선택 라인들이 존재할 수 있다. 이하에서는, 설명의 편의를 위해, 도 3 및 도 4에 도시된 바와 같이, 각각의 셀 스트링이 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2)을 포함하는 것으로 가정한다.
도 5는 본 발명의 실시 예에 따른 소거 동작 시 인가되는 바이어스의 예시를 보여준다. 도 5를 참조하면, 소거 동작 시, 비트 라인(BL)에는 소거 전압(VERS)이 인가될 수 있고, 제2 스트링 선택 라인(SSL2)에는 저 전압(Vlow)이 인가될 수 있다. 워드 라인(WL)에는 접지 전압(Vss)이 인가될 수 있다. 제1 스트링 선택 라인(SSL1)과 접지 선택 라인(GSL)은 플로팅(floating) 상태일 수 있다.
도 4에 도시된 바와 같이, 소거 전압(VERS)은 제1 페이지 버퍼(121)를 통해 제2 전압(V2)으로부터 직접 인가되는 전압이거나, 또는 커플링에 의해 발생되는 전압일 수 있다. 예를 들어, 소거 전압(VERS)은 10V 이상의 고 전압일 수 있다. 제2 스트링 선택 라인(SSL2)은 복수의 스트링 선택 라인들 중 최상단에 위치하는 스트링 선택 라인을 가리킬 수 있다. 또는, 스트링 선택 라인이 하나인 경우, 제2 스트링 선택 라인(SSL2)은 하나의 스트링 선택 라인을 가리킬 수 있다. 도 4에 도시된 바와 같이, 제1 및 제2 스트링 선택 라인들(SSL1, SSL2)이 존재하는 경우, 최상단에 위치하는 스트링 선택 라인은 제2 스트링 선택 라인(SSL2)일 수 있다. 예를 들어, 제2 스트링 선택 라인(SSL2)으로 인가되는 저 전압(Vlow)은 5V 이하의 전압일 수 있다.
비트 라인(BL)으로 제공되는 소거 전압(VERS)과 제2 스트링 선택 라인(SSL2)으로 제공되는 저 전압(Vlow)으로부터 GIDL 현상이 발생될 수 있다. GIDL 현상에 의해 비트 라인(BL)과 연결된 셀 스트링에 포함된 메모리 셀의 데이터가 소거될 수 있다.
도 6은 도 4의 페이지 버퍼의 예시를 나타내는 회로도이다. 도 6을 참조하면, 페이지 버퍼 회로(120)는 제1 페이지 버퍼(121) 및 제2 페이지 버퍼(122)를 포함할 수 있다. 제1 페이지 버퍼(121)는 제1 비트 라인(BL1)과 연결되고, 제2 페이지 버퍼(122)는 제2 비트 라인(BL2)과 연결될 수 있다.
제1 페이지 버퍼(121)는 제1 내지 제2 고 전압 트랜지스터들(HTR1, HTR2) 및 제1 저 전압 트랜지스터(LTR1)를 포함할 수 있다. 제1 고 전압 트랜지스터(HTR1)의 일단은 제1 비트 라인(BL1)과 연결되고, 타단은 제2 전압(V2)이 제공되는 라인과 연결될 수 있다. 제1 고 전압 트랜지스터(HTR1)는 제2 전압 인에이블 신호(V2_en)에 따라 동작할 수 있다. 제1 고 전압 트랜지스터(HTR1)는 제2 전압 인에이블 신호(V2_en)에 따라 온 상태 또는 오프 상태가 될 수 있다. 예를 들어, 하이(high) 값의 제2 전압 인에이블 신호(V2_en)에 응답하여 제1 고 전압 트랜지스터(HTR1)가 온 상태로 되는 경우, 제1 비트 라인(BL1)으로 제2 전압(V2)이 인가될 수 있다. 소거 동작 시, 제1 고 전압 트랜지스터(HTR1)를 통해 제1 비트 라인(BL1)으로 인가되는 제2 전압(V2)은 소거 전압일 수 있다. 로우(low) 값의 제2 전압 인에이블 신호(V2_en)에 응답하여 제1 고 전압 트랜지스터(HTR1)가 오프 상태로 되는 경우, 제1 비트 라인(BL1)으로 제2 전압(V2)이 인가되지 않을 수 있다. 제1 고 전압 트랜지스터(HTR1)로 제공되는 제2 전압(V2)이 고 전압이므로, 제1 고 전압 트랜지스터(HTR1)는 고 전압 트랜지스터일 수 있다.
제2 고 전압 트랜지스터(HTR2)의 일단은 제1 비트 라인(BL1)과 연결되고, 타단은 제1 저 전압 트랜지스터(LTR1)의 일단과 연결될 수 있다. 제2 고 전압 트랜지스터(HTR2)는 제1 비트 라인 선택 신호(BLSLT1)에 따라 동작할 수 있다. 제2 고 전압 트랜지스터(HTR2)는 제1 비트 라인 선택 신호(BLSLT1)에 따라 온 상태 또는 오프 상태가 될 수 있다. 예를 들어, 하이 값의 제1 비트 라인 선택 신호(BLSLT1)에 응답하여 제2 고 전압 트랜지스터(HTR2)가 온 상태로 되는 경우, 제1 저 전압 트랜지스터(LTR1)로부터 전달된 전압이 제1 비트 라인(BL1)으로 인가될 수 있다. 프로그램 동작 시, 제2 고 전압 트랜지스터(HTR2)를 통해 제1 비트 라인(BL1)으로 인가되는 전압은 프로그램 금지 전압 또는 접지 전압일 수 있다. 로우 값의 제1 비트 라인 선택 신호(BLSLT1)에 응답하여 제2 고 전압 트랜지스터(HTR2)가 오프 상태로 되는 경우, 제1 저 전압 트랜지스터(LTR1)로부터 전달된 전압이 제1 비트 라인(BL1)으로 인가되지 않을 수 있다.
제1 비트 라인(BL1)으로부터 예상하지 못한 고 전압이 제1 저 전압 트랜지스터(LTR1)로 전달되어 제1 저 전압 트랜지스터(LTR1)가 브레이크다운(breakdown)되는 것을 방지하기 위해 제2 고 전압 트랜지스터(HTR2)는 고 전압 트랜지스터일 수 있다.
제1 저 전압 트랜지스터(LTR1)의 일단은 제2 고 전압 트랜지스터(HTR2)의 일단과 연결되고, 타단은 제1 전압(V1)이 제공되는 라인과 연결될 수 있다. 제1 저 전압 트랜지스터(LTR1)는 제1 제어 신호(CTRL1)에 따라 동작할 수 있다. 예를 들어, 제1 저 전압 트랜지스터(LTR1)는 제1 제어 신호(CTRL1)에 따라 제1 전압(V1)의 크기를 조절할 수 있다. 제1 제어 신호(CTRL1)에 따라 크기가 조절된 전압은 제2 고 전압 트랜지스터(HTR2)로 전달될 수 있다.
또는, 제1 저 전압 트랜지스터(LTR1)는 제1 제어 신호(CTRL1)에 따라 온 상태 또는 오프 상태가 될 수 있다. 예를 들어, 하이 값의 제1 제어 신호(CTRL1)에 응답하여 제1 저 전압 트랜지스터(LTR1)가 온 상태가 되는 경우, 제1 저 전압 트랜지스터(LTR1)는 제1 전압(V1)을 제2 고 전압 트랜지스터(HTR2)로 전달할 수 있다. 제1 저 전압 트랜지스터(LTR1)로 전달되는 제1 전압(V1)이 저 전압이므로, 제1 저 전압 트랜지스터(LTR1)는 저 전압 트랜지스터일 수 있다.
제2 페이지 버퍼(122)는 제3 고 전압 트랜지스터(HTR3) 및 제2 저 전압 트랜지스터(LTR2)를 포함할 수 있다. 제3 고 전압 트랜지스터(HTR3)의 일단은 제2 비트 라인(BL2)과 연결되고, 타단은 제2 저 전압 트랜지스터(LTR2)의 일단과 연결될 수 있다. 제3 고 전압 트랜지스터(HTR3)는 제2 비트 라인 선택 신호(BLSLT2)에 따라 동작할 수 있다. 예를 들어, 제3 고 전압 트랜지스터(HTR3)는 제2 비트 라인 선택 신호(BLSLT2)에 따라 온 상태 또는 오프 상태가 될 수 있다. 하이 값의 제2 비트 라인 선택 신호(BLSLT2)에 응답하여 제3 고 전압 트랜지스터(HTR3)가 온 상태로 되는 경우, 제2 저 전압 트랜지스터(LTR2)로부터 전달된 전압이 제2 비트 라인(BL2)으로 인가될 수 있다. 프로그램 동작 시, 제3 고 전압 트랜지스터(HTR3)를 통해 제2 비트 라인(BL2)으로 인가되는 전압은 프로그램 금지 전압 또는 접지 전압일 수 있다. 로우 값의 제2 비트 라인 선택 신호(BLSLT2)에 응답하여 제3 고 전압 트랜지스터(HTR3)가 오프 상태로 되는 경우, 제2 저 전압 트랜지스터(LTR2)로부터 전달된 전압이 제2 비트 라인(BL2)으로 인가되지 않을 수 있다. 소거 동작 시, 제3 고 전압 트랜지스터(HTR3)가 오프 상태가 되어, 제2 비트 라인(BL2)이 플로팅될 수 있다.
제2 비트 라인(BL2)으로부터 예상하지 못한 고 전압이 제2 저 전압 트랜지스터(LTR2)로 전달되어 제2 저 전압 트랜지스터(LTR2)가 브레이크다운(breakdown)되는 것을 방지하기 위해 제3 고 전압 트랜지스터(HTR3)는 고 전압 트랜지스터일 수 있다.
제2 저 전압 트랜지스터(LTR2)의 일단은 제3 고 전압 트랜지스터(HTR3)의 일단과 연결되고, 타단은 제1 전압(V1)이 제공되는 라인과 연결될 수 있다. 제2 저 전압 트랜지스터(LTR2)는 제2 제어 신호(CTRL2)에 따라 동작할 수 있다. 예를 들어, 제2 저 전압 트랜지스터(LTR2)는 제2 제어 신호(CTRL2)에 따라 제1 전압(V1)의 크기를 조절할 수 있다. 제2 제어 신호(CTRL2)에 따라 크기가 조절된 전압은 제3 고 전압 트랜지스터(HTR3)로 전달될 수 있다.
예시적으로, 제1 제어 신호(CTRL1)에 따라 제1 저 전압 트랜지스터(LTR1)로부터 제2 고 전압 트랜지스터(HTR2)로 전달되는 전압의 크기와 제2 제어 신호(CTRL2)에 따라 제2 저 전압 트랜지스터(LTR2)로부터 제3 고 전압 트랜지스터(HTR3)로 전달되는 전압의 크기는 다를 수 있다.
제2 저 전압 트랜지스터(LTR2)는 제2 제어 신호(CTRL2)에 따라 온 상태 또는 오프 상태가 될 수 있다. 예를 들어, 하이 값의 제2 제어 신호(CTRL2)에 응답하여 제2 저 전압 트랜지스터(LTR2)가 온 상태가 되는 경우, 제2 저 전압 트랜지스터(LTR2)는 제1 전압(V1)을 제3 고 전압 트랜지스터(HTR3)로 전달할 수 있다. 제2 저 전압 트랜지스터(LTR2)로 전달되는 제1 전압(V1)이 저 전압이므로, 제2 저 전압 트랜지스터(LTR2)는 저 전압 트랜지스터일 수 있다.
제1 내지 제2 페이지 버퍼들(121, 122)로 제공되는 제어 신호들(V2_en, BLSLT1, CTRL1, BLSLT2, CTRL2)은 도 2의 제어 로직(140)으로부터 제공될 수 있다. 제어 로직(140)은 제어 신호들(V2_en, BLSLT1, CTRL1, BLSLT2, CTRL2)을 통해 제1 및 제2 페이지 버퍼들(121, 122)을 제어할 수 있다.
도 6에 도시된 바와 같이, 제2 페이지 버퍼(122)는 제2 비트 라인(BL2)으로 제2 전압(V2)을 전달할 수 있는 트랜지스터를 포함하지 않을 수 있다. 제2 비트 라인(BL2)의 전압이 소거 전압이 되어야 하는 경우, 제2 비트 라인(BL2)은 소거 전압이 인가된 제1 비트 라인(BL1)에 의해 커플링될 수 있고, 이에 따라 제2 비트 라인(BL2)의 전압이 소거 전압으로 상승할 수 있다. 즉, 제2 페이지 버퍼(122)가 소거 전압을 인가할 수 있는 트랜지스터를 포함하지 않더라도, 제2 비트 라인(BL2)의 전압은 소거 전압으로 상승할 수 있고, 제2 비트 라인(BL2)과 연결된 셀 스트링에 대한 소거 동작이 수행될 수 있다. 따라서, 페이지 버퍼 회로(120)의 회로 면적이 감소될 수 있고, 비트 라인(BL)을 통한 소거 동작이 수행될 수 있다.
도 7은 도 1의 메모리 장치의 소거 동작의 하나의 예시를 나타내는 순서도이다. 도 7을 참조하면, S101 단계에서, 메모리 장치(100)는 메모리 컨트롤러(200)로부터 소거 커맨드(CMD)를 수신할 수 있다. S102 단계에서, 메모리 장치(100)는 소거 커맨드(CMD)에 기초하여 제1 비트 라인(BL1)으로 소거 전압을 인가할 수 있다. 제1 비트 라인(BL1)으로 소거 전압이 인가되는 경우, 제1 비트 라인(BL1)과 연결된 셀 스트링에 포함된 메모리 셀의 데이터가 소거될 수 있다. S103 단계에서, 메모리 장치(100)는 제2 비트 라인(BL2)을 플로팅시킬 수 있다. 제2 비트 라인(BL2)이 플로팅되는 경우, 제1 비트 라인(BL1)에 인가된 소거 전압에 의해 제2 비트 라인(BL2)이 커플링될 수 있다. 커플링에 의해 제2 비트 라인(BL2)의 전압은 소거 전압으로 상승될 수 있다. 제2 비트 라인(BL2)을 통해 셀 스트링으로 소거 전압이 전달되는 경우, 제2 비트 라인(BL2)과 연결된 셀 스트링에 포함된 메모리 셀의 데이터가 소거될 수 있다.
도 8은 도 7의 소거 동작의 예시를 상세하게 나타내는 도면이다. 도 8을 참조하면, 소거 동작은 크게 제1 소거 구간(tERS1), 제2 소거 구간(tERS2) 및 제3 소거 구간(tERS3)으로 구성될 수 있다.
제1 소거 구간(tERS1)은 소거 동작을 위해 제1 및 제2 비트 라인들(BL1, BL2)로 소거 전압(VERS)이 설정되는 구간이다. 즉, 제1 소거 구간(tERS1)은 소거 동작을 위한 셋업(setup) 구간일 수 있다. 제1 소거 구간(tERS1)에서, 제2 전압(V2)은 시작 전압(Vs)에서 소거 전압(VERS)으로 설정될 수 있다. 예를 들어, 시작 전압(Vs)은 0V일 수 있다. 제2 전압 인에이블 신호(V2_en)는 로우 값에서 하이 값으로 설정될 수 있다. 이에 따라, 제1 페이지 버퍼(121)의 제1 고 전압 트랜지스터(HTR1)는 온 상태가 되어 제1 비트 라인(BL1)으로 제2 전압(V2)을 인가할 수 있다.
제1 소거 구간(tERS1)에서, 제1 비트 라인 선택 신호(BLSLT1) 및 제2 비트 라인 선택 신호(BLSLT2)는 로우 값일 수 있다. 이에 따라, 제1 페이지 버퍼(121)의 제2 고 전압 트랜지스터(HTR2) 및 제2 페이지 버퍼(122)의 제3 고 전압 트랜지스터(HTR3)는 오프 상태가 되어 제1 전압(V1)이 제1 비트 라인(BL1) 및 제2 비트 라인(BL2)으로 인가되는 것을 방지할 수 있다. 제1 소거 구간(tERS1)에서, 제2 전압(V2)에 따라 제1 비트 라인(BL1)은 시작 전압(Vs)에서 제1 소거 전압(VERS1)으로 설정될 수 있다. 또한, 제1 비트 라인(BL1)에 인가되는 전압으로부터 제2 비트 라인(BL2)이 커플링될 수 있다. 커플링에 의해 제2 비트 라인(BL2)은 시작 전압(Vs)에서 제2 소거 전압(VERS2)으로 설정될 수 있다.
제2 소거 구간(tERS2)은 제1 소거 구간(tERS1)에서 설정된 소거 전압(VERS)에 따라 소거 동작을 수행하는 구간이다. 즉, 제2 소거 구간(tERS2)은 소거 동작을 위한 실행(execution) 구간일 수 있다. 제2 소거 구간(tERS2)에서, 제2 전압(V2), 제어 신호들(V2_en, BLSLT1, BLSLT2), 제1 및 제2 비트 라인들(BL1, BL2)의 상태는 제1 소거 구간(tERS1)의 최종 상태를 유지할 수 있다.
제3 소거 구간(tERS3)은 소거 동작시 사용된 바이어스들이 방전되는 구간이다. 즉, 제3 소거 구간(tERS3)은 소거 동작을 위한 리커버리(recovery) 구간일 수 있다. 제3 소거 구간(tERS3)에서, 제2 전압(V2)이 방전될 수 있다. 제2 전압(V2)의 방전 또는 공급 중지에 따라 제1 비트 라인(BL1)의 전압도 방전될 수 있다. 제1 비트 라인(BL1)이 방전되는 경우, 커플링에 의해 제2 비트 라인(BL2)의 전압도 방전될 수 있다. 제3 소거 구간(tERS3)에서, 제2 전압 인에이블 신호(V2_en)는 하이 값 또는 로우 값 중 임의의 값일 수 있다.
도 8에 도시된 바와 같이, 제1 내지 제3 소거 구간들(tERS1~tERS3)을 통해 제1 및 제2 비트 라인들(BL1, BL2)과 연결된 셀 스트링들에 포함된 메모리 셀의 데이터가 소거될 수 있다.
도 9a 및 도 9b는 본 발명의 하나의 실시 예에 따른 비트 라인들에 연결된 셀 스트링들의 배치를 보여주는 도면이다. 구체적으로, 도 9a는 열 방향으로 배치된 제1 및 제2 비트 라인들(BL1, BL2) 상부에서 바라본 셀 스트링들(CS11, CS12, CS21, CS22)의 평면도를 나타내고, 도 9b는 도 9a의 사시도를 나타낸다.
도 9a를 참조하면, 제1 비트 라인(BL1)은 연결 라인(CL11)을 통해 제1 셀 스트링(CS11)에 연결되고, 연결 라인(CL12)을 통해 제2 셀 스트링(CS21)에 연결될 수 있다. 연결 라인(CL11)의 일단은 제1 비트 라인(BL1)의 제1 노드(n1)와 연결되고, 연결 라인(CL12)의 일단은 제1 비트 라인(BL1)의 제2 노드(n2)와 연결될 수 있다.
제2 비트 라인(BL2)은 연결 라인(CL21)을 통해 제1 셀 스트링(CS12)에 연결되고, 연결 라인(CL22)을 통해 제2 셀 스트링(CS22)에 연결될 수 있다. 연결 라인(CL21)의 일단은 제2 비트 라인(BL2)의 제3 노드(n3)와 연결되고, 연결 라인(CL22)의 일단은 제2 비트 라인(BL2)의 제4 노드(n4)와 연결될 수 있다.
셀 어레이(110)의 집적도가 향상됨에 따라 셀 스트링들의 효율적인 배치를 위해 제1 비트 라인(BL1)에 연결된 셀 스트링들(CS11, CS21)의 위치가 제2 비트 라인(BL2)에 연결된 셀 스트링들(CS12, CS22)의 위치와 다를 수 있다. 도 9a에 도시된 바와 같이, 행 방향을 기준으로 제1 셀 스트링(CS11)은 제1 행(row1)에 배치되고, 제1 셀 스트링(CS12)은 제2 행(row2)에 배치될 수 있다. 제2 셀 스트링(CS21)은 제3 행(row3)에 배치되고, 제2 셀 스트링(CS22)은 제4 행(row4)에 배치될 수 있다. 즉, 행 방향을 기준으로 제1 비트 라인(BL1)에 연결된 셀 스트링들(CS11, CS21)의 위치는 제2 비트 라인(BL2)에 연결된 셀 스트링들(CS12, CS22)의 위치와 다를 수 있다.
도 9b를 참조하면, 제1 비트 라인(BL1)은 연결 라인들(CL11, CL12)을 통해 제1 및 제2 셀 스트링들(CS11, CS21)과 연결되고, 제2 비트 라인(BL2)은 연결 라인들(CL21, CL22)을 통해 제1 및 제2 셀 스트링들(CS12, CS22)과 연결될 수 있다. 이 경우, 셀 스트링들(CS11, CS12, CS21, CS22)은 높이 방향으로 배치될 수 있다.
도 9a 및 도 9b에 도시된 바와 같이, 셀 스트링들(CS11, CS21, CS12, CS22)이 배치된 경우, 연결 라인들(CL11, CL12)의 길이는 연결 라인들(CL21, CL22)의 길이보다 길 수 있다. 연결 라인들(CS11, CL12)이 연결 라인들(CL21, CL22)보다 길기 때문에 연결 라인들(CS11, CL12)의 저항이 연결 라인들(CL21, CL22)의 저항보다 클 수 있다. 따라서, 제1 비트 라인(BL1)을 통해 제1 및 제2 셀 스트링들(CS11, CS21)로 전달되는 전압의 크기는 제2 비트 라인(BL2)을 통해 제1 및 제2 셀 스트링들(CS12, CS22)로 전달되는 전압의 크기보다 작을 수 있다. 이에 따라, 제1 및 제2 셀 스트링들(CS11, CS21)에 포함된 메모리 셀의 특성은 느린 셀(slow cell)의 특성을 가질 수 있고, 제1 및 제2 셀 스트링들(CS12, CS22)에 포함된 메모리 셀의 특성은 빠른 셀(fast cell)의 특성을 가질 수 있다.
소거 동작 시, 제1 페이지 버퍼(121)는 제1 비트 라인(BL1)에 제1 소거 전압(VERS1)을 인가할 수 있다. 제1 소거 전압(VERS1)에 따라 제2 비트 라인(BL2)이 커플링되는 경우, 제2 비트 라인(BL2)의 전압은 제2 소거 전압(VERS2)으로 상승할 수 있다.
예시적으로, 커플링에 의한 제2 소거 전압(VERS2)은 제1 소거 전압(VERS1)보다 낮게 형성될 수 있다. 연결 라인들(CL11, CL12)의 길이가 연결 라인들(CL21, CL22)의 길이와 동일한 경우, 제2 소거 전압(VERS2)이 제1 소거 전압(VERS1)보다 낮게 형성되면, 제1 소거 전압(VERS1)과 제2 소건 전압(VERS2)의 차이로 인하여 소거된 메모리 셀들의 상태는 균일한 산포로 형성되지 않을 수 있다. 그러나, 도 9a 및 도 9b에 도시된 바와 같이, 연결 라인들(CL11, CL12)의 길이가 연결 라인들(CL21, CL22)의 길이보다 긴 경우, 제1 소거 전압(VERS1)이 제2 소거 전압(VERS2)보다 높더라도 연결 라인들(CL11~CL22)을 통해 셀 스트링들(CS11, CS21, CS12, CS22)로 전달되는 전압의 크기는 동일할 수 있다. 따라서, 도 9a 및 도 9b와 같은 셀 스트링들(CS11, CS21, CS12, CS22)의 배치는 커플링에 의해 형성되는 전압의 크기 차이를 보상해 줄 수 있다.
도 9a 및 도 9b의 연결 라인들(CL11, CL12)과 같이, 연결 라인의 길이가 긴 비트 라인에 연결된 페이지 버퍼는, 도 6의 제1 페이지 버퍼(121)와 같이, 소거 전압(즉, 제2 전압(V2))을 인가할 수 있는 제1 고 전압 트랜지스터(HTR1)를 포함할 수 있다. 도 9a 및 도 9b의 연결 라인들(CL12, CL22)과 같이, 연결 라인의 길이가 짧은 비트 라인에 연결된 페이지 버퍼는, 도 6의 제2 페이지 버퍼(122)와 같이, 소거 전압(즉, 제2 전압(V2))을 인가할 수 있는 트랜지스터를 포함하지 않을 수 있다. 즉, 느린 셀의 특성을 가지는 메모리 셀을 포함한 셀 스트링에는 제2 전압(V2)으로부터 소거 전압이 직접 인가될 수 있고, 빠른 셀의 특성을 가지는 메모리 셀을 포함한 셀 스트링에는 커플링에 의한 소거 전압이 인가될 수 있다.
도 10은 도 1의 메모리 장치의 소거 동작의 다른 예시를 나타내는 순서도이다. S111 단계에서, 메모리 장치(100)는 제2 비트 라인(BL2)으로 프리차지 전압을 인가하여 제2 비트 라인(BL2)을 프리차지할 수 있다. 프리차지 전압은 제1 전압(V1)으로부터 생성되는 전압일 수 있다. S112 단계에서, 메모리 장치(100)는 제1 비트 라인(BL1)으로 소거 전압을 인가할 수 있다. 제1 비트 라인(BL1)으로 소거 전압이 인가되는 경우, 제1 비트 라인(BL1)과 연결된 셀 스트링에 포함된 메모리 셀의 데이터가 소거될 수 있다. S113 단계에서, 메모리 장치(100)는 제2 비트 라인(BL2)을 플로팅시킬 수 있다. 제2 비트 라인(BL2)이 플로팅되는 경우, 제1 비트 라인(BL1)에 인가된 소거 전압에 의해 제2 비트 라인(BL2)이 커플링될 수 있다. 커플링에 의해 제2 비트 라인(BL2)의 전압은 소거 전압으로 상승할 수 있다. 제2 비트 라인(BL2)을 통해 셀 스트링으로 소거 전압이 전달되는 경우, 제2 비트 라인(BL2)과 연결된 셀 스트링에 포함된 메모리 셀의 데이터가 소거될 수 있다.
도 11은 도 10의 소거 동작의 예시를 상세하게 나타내는 도면이다. 도 11을 참조하면, 소거 동작은 크게 프리차지 구간(tPC), 제1 소거 구간(tERS1), 제2 소거 구간(tERS2) 및 제3 소거 구간(tERS3)으로 구성될 수 있다.
제1 비트 라인(BL1)의 소거 전압에 따른 커플링에 의해 제2 비트 라인(BL2)의 전압이 소거 전압으로 상승하는 경우, 제1 비트 라인(BL1)의 전압의 크기와 제2 비트 라인(BL2)의 전압의 크기가 다를 수 있다. 예를 들어, 제2 비트 라인(BL2)의 소거 전압이 제1 비트 라인(BL1)의 소거 전압보다 작을 수 있다. 이러한 소거 전압의 크기 차이를 보상하기 위해 프리차지 구간(tPC)에서, 제2 비트 라인(BL2)을 프리차지 전압(Vpre)으로 프리차지할 수 있다.
프리차지 구간(tPC)에서, 제1 전압(V1), 제2 비트 라인 선택 신호(BLSLT2) 및 제2 제어 신호(CTRL2)가 제2 페이지 버퍼(122)로 제공될 수 있다. 예를 들어, 제2 페이지 버퍼(122)로 제공되는 제1 전압(V1)은 특정 전압(VP)일 수 있고, 제2 비트 라인 선택 신호(BLSLT2) 및 제2 제어 신호(CTRL2)는 하이 값일 수 있다. 제2 페이지 버퍼(122)는 제2 제어 신호(CTRL2)에 응답하여 제1 전압(V1)으로부터 프리차지 전압(Vpre)을 생성할 수 있다. 제2 페이지 버퍼(122)는 제2 비트 라인 선택 신호(BLSLT2)에 응답하여 프리차지 전압(Vpre)을 제2 비트 라인(BL2)으로 인가할 수 있다. 이에 따라, 제2 비트 라인(BL2)은 프리차지 전압(Vpre)만큼 프리차지될 수 있다. 예를 들어, 프리차지 전압(Vpre)의 크기는 제2 비트 라인(BL2)이 프리차지되지 않았을 때의 제1 소거 전압(VERS1)과 제2 소거 전압(VERS2)의 차이일 수 있다.
제1 내지 제3 소거 구간들(tERS1~tERS3)에서의 동작은 도 8의 제1 내지 제3 소거 구간들(tERS1~tERS3)과 유사하므로 자세한 설명은 생략될 수 있다. 제1 소거 구간(tERS1)에서, 제2 전압(V2)이 소거 전압(VERS)으로 설정되고, 이에 따라, 제1 비트 라인(BL1)의 전압이 제1 소거 전압(VERS1)으로 설정될 수 있다. 프리차지된 상태의 제2 비트 라인(BL2)의 전압은 커플링에 의해 제2 소거 전압(VERS2)으로 설정될 수 있다. 이 경우, 제1 소거 전압(VERS1)의 크기는 제2 소거 전압(VERS2)의 크기와 실질적으로 동일할 수 있다. 이후, 제2 소거 구간(tERS2)에서 소거 동작이 실행되고, 제3 소거 구간(tERS3)에서 소거 동작 시 사용된 바이어스들이 방전될 수 있다.
도 11에 도시된 바와 같이, 메모리 장치(100)는 소거 동작을 위해 제1 비트 라인(BL1)에 제1 소거 전압(VERS1)을 인가하기 전에, 제2 비트 라인(BL2)에 프리차지 전압(Vpre)을 인가하여 제2 비트 라인(BL2)을 프리차지할 수 있다. 이에 따라, 메모리 장치(100)는 제1 비트 라인(BL1)과 제2 비트 라인(BL2)에 인가되는 소거 전압들(VERS1, VERS2)의 크기를 실질적으로 동일하게 할 수 있다.
도 11에서는 프리차지를 통해 소거 전압들(VERS1, VERS2)의 크기를 동일하게 하는 예시를 설명하였지만, 본 발명은 이에 제한되지 않으며, 프리차지 전압(Vpre)의 크기는 다양할 수 있다. 예를 들어, 프리차지 전압(Vpre)의 크기는 제2 비트 라인(BL2)이 프리차지되지 않았을 때의 제1 소거 전압(VERS1)과 제2 소거 전압(VERS2)의 차이보다 클 수 있다. 이 경우, 커플링에 의한 제2 비트 라인(BL2)의 제2 소거 전압(VERS2)은 제1 비트 라인(BL1)의 제1 소거 전압(VERS1)보다 높아질 수 있다. 또한, 제1 전압(V1)이 음의 전압인 경우, 제2 비트 라인(BL2)을 음의 전압으로 프리차지시킬 수 있다. 즉, 프리차지 전압(Vpre)은 음의 전압이 될 수 있다.
도 12는 도 1의 메모리 장치의 소거 동작의 다른 예시를 나타내는 순서도이다. S121 단계에서, 메모리 장치(100)는 제1 시간 구간에서 제1 비트 라인(BL1)으로 제1 프리차지 전압을 인가하여 제1 비트 라인(BL1)을 프리차지할 수 있다. S122 단계에서, 메모리 장치(100)는 제1 시간 구간에서 제2 비트 라인(BL2)으로 제2 프리차지 전압을 인가하여 제2 비트 라인(BL2)을 프리차지할 수 있다. 예를 들어, 제2 프리차지 전압은 제1 프리차지 전압보다 낮을 수 있다.
S123 단계에서, 메모리 장치(100)는 제2 시간 구간에서 제1 비트 라인(BL1)으로 인가되는 전압의 크기를 감소시키고 제2 비트 라인(BL2)을 플로팅시킬 수 있다. 예를 들어, 메모리 장치(100)는 제1 비트 라인(BL1)으로 인가되는 전압의 크기를 제1 프리차지 전압에서 접지 전압(Vss)으로 감소시킬 수 있고, 제2 비트 라인(BL2) 에 대하여 전압 공급을 중지할 수 있다. 제1 비트 라인(BL1)의 전압이 제1 프리차지 전압에서 접지 전압(Vss)으로 낮아지고, 제2 비트 라인(BL2)으로 제공되던 제2 프리차지 전압의 공급이 중지되는 경우, 커플링에 의해 제1 프리차지 전압과 접지 전압(Vss)의 차이만큼 제2 비트 라인(BL2)의 전압이 감소될 수 있다. 이 경우, 제2 비트 라인(BL2)의 전압은 커플링에 의한 전압 감소에 의해 제2 프리차지 전압에서 음의 전압으로 낮아질 수 있다. 즉, 제2 비트 라인(BL2)은 커플링에 의해 음의 전압으로 프리차지될 수 있다.
S124 단계에서, 메모리 장치(100)는 제1 비트 라인(BL1)으로 소거 전압을 인가할 수 있다. 제1 비트 라인(BL1)으로 소거 전압이 인가되는 경우, 제1 비트 라인(BL1)과 연결된 셀 스트링에 포함된 메모리 셀의 데이터가 소거될 수 있다. S125 단계에서, 메모리 장치(100)는 제2 비트 라인(BL2)을 플로팅시킬 수 있다. 제2 비트 라인(BL2)이 플로팅되는 경우, 제1 비트 라인(BL1)에 인가된 소거 전압에 의해 제2 비트 라인(BL2)이 커플링될 수 있다. 커플링에 의해 제2 비트 라인(BL2)의 전압은 소거 전압으로 상승할 수 있다. 제2 비트 라인(BL2)을 통해 셀 스트링으로 소거 전압이 전달되는 경우, 제2 비트 라인(BL2)과 연결된 셀 스트링에 포함된 메모리 셀의 데이터가 소거될 수 있다.
도 13는 도 12의 소거 동작의 예시를 상세하게 나타내는 도면이다. 도 13을 참조하면, 소거 동작은 크게 제1 시간 구간(T1), 제2 시간 구간(T2), 제1 소거 구간(tERS1), 제2 소거 구간(tERS2) 및 제3 소거 구간(tERS3)으로 구성될 수 있다.
커플링에 의해 제2 비트 라인(BL2)의 전압이 소거 전압으로 상승하는 경우, 제1 비트 라인(BL1)의 소거 전압의 크기와 제2 비트 라인(BL2)의 소거 전압의 크기가 다를 수 있다. 예를 들어, 제1 비트 라인(BL1)을 포함한 복수의 비트 라인들에 인가되는 전압에 따라 제2 비트 라인(BL2)이 커플링되는 경우, 2 비트 라인(BL2)의 소거 전압이 제1 비트 라인(BL1)의 소거 전압보다 클 수 있다. 이러한 소거 전압의 크기 차이를 보상하기 위해 제1 및 제2 시간 구간들(T1, T2)에서, 제2 비트 라인(BL2)을 음의 크기를 갖는 프리차지 전압(Vnpre)으로 프리차지(negative precharge)할 수 있다. 즉, 제2 비트 라인(BL2)은 시작 전압(Vs) 또는 접지 전압(Vss)보다 작은 크기의 전압으로 프리차지될 수 있다.
제1 시간 구간(T1)에서, 제2 전압(V2) 및 제2 전압 인에이블 신호(V2_en)가 제1 페이지 버퍼(121)로 제공될 수 있다. 예를 들어, 제2 전압(V2)은 소거 전압(VERS)보다 작은 제2 특정 전압(VP2)일 수 있고, 제2 전압 인에이블 신호(V2_en)는 하이 값일 수 있다. 제1 페이지 버퍼(121)는 제2 전압 인에이블 신호(V2_en)에 응답하여 제1 비트 라인(BL1)으로 제1 프리차지 전압(Vpre1)을 인가할 수 있다. 이 경우, 제1 프리차지 전압(Vpre1)은 제2 특정 전압(VP2)과 동일한 크기의 전압일 수 있다. 이에 따라, 제1 비트 라인(BL1)은 제1 프리차지 전압(Vpre1)만큼 프리차지될 수 있다.
제1 시간 구간(T1)에서, 제1 전압(V1), 제2 비트 라인 선택 신호(BLSLT2) 및 제2 제어 신호(BLSLT2, CTRL2)가 제2 페이지 버퍼(122)로 제공될 수 있다. 예를 들어, 제1 전압(V1)은 제1 특정 전압(VP1)일 수 있고, 제2 비트 라인 선택 신호(BLSLT2) 및 제2 제어 신호(BLSLT2, CTRL2)는 하이 값일 수 있다. 제2 페이지 버퍼(122)는 제2 제어 신호(CTRL2)에 응답하여 제1 특정 전압(VP1)으로부터 제2 프리차지 전압(Vpre2)을 생성할 수 있다. 제2 페이지 버퍼(122)는 제2 비트 라인 선택 신호(BLSLT2)에 응답하여 제2 프리차지 전압(Vpre2)을 제2 비트 라인(BL2)으로 인가할 수 있다. 이에 따라, 제2 비트 라인(BL2)은 제2 프리차지 전압(Vpre2)만큼 프리차지될 수 있다.
제2 시간 구간(T2)에서, 제1 페이지 버퍼(121)로 제공되는 제2 전압(V2)의 크기는 제3 특정 전압(VP3)으로 작아질 수 있고, 제2 전압 인에이블 신호(V2_en)는 하이 값을 유지할 수 있다. 예를 들어, 제3 특정 전압(VP3)은 접지 전압(Vss) 또는 시작 전압(Vs)일 수 있다. 이에 따라, 제1 비트 라인(BL1)은 제1 프리차지 전압(Vpre1)에서 제3 프리차지 전압(Vpre3)으로 낮아질 수 있다. 이 경우, 제3 프리차지 전압(Vpre3)은 제3 특정 전압(VP3)과 동일한 크기의 전압일 수 있다. 제2 특정 전압(VP2)과 제3 특정 전압(VP3)의 크기 차이는 제2 비트 라인(BL2)의 전압이 커플링에 의해 음의 프리차지 전압(Vnpre)으로 감소되는 감소 크기(RA)일 수 있다.
제2 시간 구간(T2)에서, 제2 비트 라인(BL2)으로의 전압 공급이 중지될 수 있다. 즉, 제2 비트 라인(BL2)은 플로팅될 수 있다. 예를 들어, 제2 페이지 버퍼(122)로 제공되는 제2 비트 라인 선택 신호(BLSLT2)가 로우 값일 수 있다.
제1 비트 라인(BL1)으로 제공되던 제1 프리차지 전압(Vpre1)이 제3 프리차지 전압(Vpre3)으로 낮아지고, 제2 비트 라인(BL2)으로 제공되던 제2 프리차지 전압(Vpre2)의 공급이 중지되는 경우, 제1 비트 라인(BL1)의 전압 변화에 따른 커플링에 의해 제2 비트 라인(BL2)이 음의 전압으로 프리차지될 수 있다. 즉, 제2 비트 라인(BL2)의 전압은 커플링에 의해 감소 크기(RA)만큼 낮아짐에 따라 제2 프리차지 전압(Vpre2)에서 음의 프리차지 전압(Vnpre)이 될 수 있다.
제1 내지 제3 소거 구간들(tERS1~tERS3)에서의 동작은 도 8의 제1 내지 제3 소거 구간들(tERS1~tERS3)과 유사하므로 자세한 설명은 생략될 수 있다. 제1 소거 구간(tERS1)에서, 제2 전압(V2)이 소거 전압(VERS)으로 설정되고, 이에 따라, 제1 비트 라인(BL1)의 전압이 제1 소거 전압(VERS1)으로 설정될 수 있다. 음의 전압으로 프리차지된 상태의 제2 비트 라인(BL2)의 전압은 커플링에 의해 제2 소거 전압(VERS2)으로 설정될 수 있다. 이 경우, 제1 소거 전압(VERS1)의 크기는 제2 소거 전압(VERS2)의 크기와 실질적으로 동일할 수 있다.
이후, 제2 소거 구간(tERS2)에서 소거 동작이 실행되고, 제3 소거 구간(tERS3)에서 소거 동작시 사용된 바이어스들이 방전될 수 있다.
도 13에 도시된 바와 같이, 메모리 장치(100)는 소거 동작을 위해 제1 비트 라인(BL1)에 제1 소거 전압(VERS1)을 인가하기 전에, 제2 비트 라인(BL2)을 음의 전압으로 프리차지할 수 있다. 이에 따라, 메모리 장치(100)는 제1 비트 라인(BL1)과 제2 비트 라인(BL2)의 소거 전압들(VERS1, VERS2)의 크기를 실질적으로 동일하게 할 수 있다.
본 발명의 실시 예에 따른 음의 전압으로의 프리차지 방법은 도 13에 도시된 바에 제한되는 것은 아니며, 제2 비트 라인(BL2)을 음의 전압으로 프리차지할 수 있는 다양한 방법을 포함할 수 있다. 예를 들어, 제1 비트 라인(BL1)의 전압을 제3 프리차지 전압(Vpre3)으로 감소시키기 위해, 제2 전압(V2) 대신 제1 전압(V1)을 이용할 수 있다.
도 14는 도 4의 추가 실시 예를 나타내는 도면이다. 도 14를 참조하면, 페이지 버퍼 회로(120)는 제1 및 제3 페이지 버퍼들(121~123)을 포함할 수 있다. 제1 페이지 버퍼(121)는 제1 비트 라인(BL1)을 통해 제1 셀 스트링(CS11)과 연결되고, 제2 페이지 버퍼(122)는 제2 비트 라인(BL2)을 통해 제2 셀 스트링(CS12)과 연결되고, 제3 페이지 버퍼(123)는 제3 비트 라인(BL3)을 통해 제3 셀 스트링(CS13)과 연결될 수 있다.
소거 동작 시, 제1 페이지 버퍼(121)는 제2 전압(V2)을 수신하고, 수신된 제2 전압(V2)을 이용하여 제1 비트 라인(BL1)으로 소거 전압을 인가할 수 있다. 제2 및 제3 비트 라인들(BL2, BL3)이 플로팅 되는 경우, 제1 비트 라인(BL1)에 인가되는 소거 전압에 따라 제2 및 제3 비트 라인들(BL2, BL3)은 커플링될 수 있다. 따라서, 제2 및 제3 비트 라인들(BL2, BL3)의 전압은 소거 전압으로 상승할 수 있다.
도 14에 도시된 바와 같이, 소거 동작 시, 메모리 장치(100)는 제1 비트 라인(BL1)으로 인가된 소거 전압을 통해 제2 및 제3 비트 라인들(BL2, BL3)의 전압을 소거 전압으로 상승시킬 수 있다. 즉, 하나의 비트 라인에 인가되는 소거 전압에 의해 복수의 비트 라인들이 커플링될 수 있고, 커플링에 의해 각각의 비트 라인 전압이 소거 전압으로 상승할 수 있다.
도 15는 본 발명의 실시 예에 따른 메모리 장치가 적용된 SSD 시스템을 보여주는 블록도이다. 도 15를 참조하면, SSD 시스템(1000)은 호스트(1100) 및 SSD(1200)를 포함한다.
SSD(1200)는 신호 커넥터(1201)를 통해 호스트(1100)와 신호(SIG)를 주고 받고, 전원 커넥터(1202)를 통해 전원(PWR)을 입력 받는다. SSD(1200)는 SSD 컨트롤러(1210), 복수의 플래시 메모리들(1221~122n), 보조 전원 장치(1230), 및 버퍼 메모리(1240)를 포함한다. 예시적으로, 복수의 플래시 메모리들(1221~122n) 각각은 별도의 칩, 또는 별도의 패키지로 구현될 수 있다.
SSD 컨트롤러(1210)는 호스트(1100)로부터 수신된 신호(1IG)에 응답하여 복수의 플래시 메모리들(1221~122n)을 제어할 수 있다. 복수의 플래시 메모리들(1221~122n)은 SSD 컨트롤러(1210)의 제어에 따라 동작할 수 있다. 보조 전원 장치(1230)는 전원 커넥터(1202)를 통해 호스트(1100)와 연결된다. 예시적으로, 복수의 플래시 메모리들(1221~122n) 각각은 도 1 내지 도 14를 참조하여 설명된 페이지 버퍼를 포함할 수 있다. 복수의 플래시 메모리들(1221~122n) 각각은 도 1 내지 도 14을 참조하여 설명된 페이지 버퍼를 통해 소거 동작을 수행할 수 있다.
보조 전원 장치(1230)는 호스트(1100)로부터 전원(PWR)을 입력 받고, 충전할 수 있다. 보조 전원 장치(1230)는 호스트(1100)로부터의 전원 공급이 원활하지 않을 경우, SSD(1200)의 전원을 제공할 수 있다.
상술된 내용은 본 발명을 실시하기 위한 구체적인 실시 예들이다. 본 발명은 상술된 실시 예들뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함할 것이다. 또한, 본 발명은 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.
10: 저장 장치
100: 메모리 장치
101: 주변 회로
110: 셀 어레이
120: 페이지 버퍼 회로
130: 어드레스 디코더
140: 제어 로직
150: 전압 생성기
200: 메모리 컨트롤러

Claims (10)

  1. 제1 비트 라인과 연결된 제1 셀 스트링 및 제2 비트 라인과 연결된 제2 셀 스트링을 포함하는 셀 어레이; 및
    상기 제1 셀 스트링 및 상기 제2 셀 스트링에 포함된 메모리 셀들에 대한 소거 동작 시, 상기 제1 비트 라인으로 소거 전압을 인가하고, 상기 제2 비트 라인을 플로팅(floating)시키도록 구성된 페이지 버퍼 회로를 포함하는 메모리 장치.
  2. 제 1 항에 있어서,
    상기 페이지 버퍼 회로는,
    제1 제어 신호에 응답하여 상기 제1 비트 라인으로 상기 소거 전압을 인가하도록 구성된 제1 트랜지스터를 포함하는 제1 페이지 버퍼; 및
    상기 제2 비트 라인으로 상기 소거 전압이 인가되는 것을 방지하도록 구성된 제2 페이지 버퍼를 포함하는 메모리 장치.
  3. 제 2 항에 있어서,
    상기 제1 페이지 버퍼는 제2 제어 신호에 응답하여 상기 제1 비트 라인으로 프로그램 금지 전압을 인가하도록 구성된 제2 트랜지스터를 더 포함하고,
    상기 제2 페이지 버퍼는 제3 제어 신호에 응답하여 상기 제2 비트 라인으로 상기 프로그램 금지 전압을 인가하도록 구성된 제3 트랜지스터를 포함하는 메모리 장치.
  4. 제 3 항에 있어서,
    상기 제1 내지 제3 제어 신호들을 이용하여 상기 제1 및 제2 페이지 버퍼들의 동작들을 제어하도록 구성된 제어 로직을 더 포함하고,
    상기 제어 로직은 상기 제1 제어 신호를 통해 상기 제1 트랜지스터를 온 상태로 제어하고, 상기 제2 제어 신호를 통해 상기 제2 트랜지스터를 오프 상태로 제어하여 상기 제1 비트 라인으로 상기 소거 전압을 인가하도록 구성된 메모리 장치.
  5. 제 4 항에 있어서,
    상기 제어 로직은 상기 제3 제어 신호를 통해 상기 제3 트랜지스터를 오프 상태로 제어하여 상기 제2 비트 라인을 플로팅시키는 메모리 장치.
  6. 제 1 항에 있어서,
    상기 제2 비트 라인은 상기 제1 비트 라인으로 인가된 상기 소거 전압에 의해 커플링되고, 상기 커플링에 의해 상기 제2 비트 라인의 전압이 상기 소거 전압으로 상승하는 메모리 장치.
  7. 제 1 항에 있어서,
    상기 제1 비트 라인과 상기 제1 셀 스트링을 연결하는 제1 연결 라인의 길이는 상기 제2 비트 라인과 상기 제2 셀 스트링을 연결하는 제2 연결 라인의 길이와 상이한 메모리 장치.
  8. 제 1 항에 있어서,
    상기 제1 비트 라인으로 상기 소거 전압을 인가하기 전에, 상기 페이지 버퍼 회로는 상기 제2 비트 라인을 프리차지(precharge)하도록 더 구성된 메모리 장치.
  9. 제1 비트 라인과 연결된 제1 셀 스트링 및 제2 비트 라인과 연결된 제2 셀 스트링을 포함하는 셀 어레이;
    상기 제1 셀 스트링 및 상기 제2 셀 스트링에 포함된 메모리 셀들에 대한 소거 동작 시, 상기 제1 비트 라인으로 소거 전압을 인가하도록 구성된 제1 페이지 버퍼; 및
    상기 소거 동작 시, 상기 제2 비트 라인으로 상기 소거 전압이 인가되는 것을 방지하도록 구성된 제2 페이지 버퍼를 포함하는 메모리 장치.
  10. 제 9 항에 있어서,
    상기 제1 페이지 버퍼는,
    제1 제어 신호에 응답하여 상기 제1 비트 라인으로 상기 소거 전압을 인가하도록 구성된 제1 트랜지스터; 및
    제2 제어 신호에 응답하여 상기 제1 비트 라인으로 프로그램 금지 전압을 인가하도록 구성된 제2 트랜지스터를 포함하고,
    상기 제2 페이지 버퍼는 제3 제어 신호에 응답하여 상기 제2 비트 라인으로 상기 프로그램 금지 전압을 인가하도록 구성된 제3 트랜지스터를 포함하는 메모리 장치.
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