KR101478050B1 - 프로그램 오동작을 저감하는 노어형 플래시 메모리 장치 - Google Patents

프로그램 오동작을 저감하는 노어형 플래시 메모리 장치 Download PDF

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Abstract

프로그램 오동작을 저감하는 노어형 플래시 메모리 장치가 게시된다. 본 발명의 노어형 플래시 메모리 장치는 적어도 하나의 메모리 섹터를 포함하는 메모리 어레이로서, 상기 메모리 섹터는 제1 섹터 비트라인과 제2 섹터 비트라인으로 포함하며, 순서적으로 배열되는 복수개의 셀 비트라인들과 복수개의 워드라인들로 이루어지는 매트릭스 구조상에 배치되는 복수개의 플래시 메모리 셀들을 포함하는 상기 메모리 어레이로서, 상기 셀 비트라인들은 순서에 따라 교대로 제1 셀 비트라인들 및 제2 셀 비트라인들로 정의되는 상기 메모리 어레이; 행 어드레스에 대응하여 워드라인을 선택하도록 구동되는 행 선택 회로; 열 어드레스에 대응하여 셀 비트라인을 선택하도록 구동되는 열 선택회로; 및 선택되는 상기 셀 비트라인에 프로그램 전압을 제공하도록 구동되는 프로그램 드라이빙 회로를 구비한다. 이때, 상기 제1 셀 비트라인들은 자신의 칼럼 선택 신호에 응답하여 제1 섹터 비트라인에 연결되고, 상기 제2 셀 비트라인들은 자신의 칼럼 선택 신호에 응답하여 제2 섹터 비트라인에 연결된다. 본 발명의 노어형 플래시 메모리 장치에 의하면, 프로그램되는 셀 비트라인에 인접한 셀 비트라인들의 플로팅이 저감되어, 프로그램 오동작이 현저히 저감된다.

Description

프로그램 오동작을 저감하는 노어형 플래시 메모리 장치{FLASH MEMORY DEVICE REDUCING PROGRAM ERROR}
본 발명은 노어형 플래시 메모리 장치에 관한 것으로, 더욱 상세하게는 프로그램 동작시에 프로그램되는 셀 비트라인에 인접한 셀 비트라인들의 커플링 노이즈를 차단하여 프로그램 오동작을 저감하는 노어형 플래시 메모리 장치에 관한 것이다.
일괄 소거 기능을 갖는 플래시 메모리 소자는 플로팅 게이트(floating gate)와 컨트롤 게이트(control gate)가 적층된 스택형(stack type) 게이트 구조를 갖는다. 이러한 플래시 메모리 셀들을 가지는 플래시 메모리 장치는 노트북(notebook), PDAs, 셀룰러 폰(cellular phone) 등의 이동형 전자소자(portable electronics)와 컴퓨터 BIOS 및 프린터(printer) 등에 널리 사용된다.
플래시 메모리 장치를 회로적 관점에서 살펴보면, 낸드형(NAND type) 플래시 메모리 장치와 노어형(NOR type) 플래시 메모리 장치로 구분되는데, 노어형(NOR type) 플래시 메모리 장치는 각각의 플래시 메모리 셀들이 셀 비트라인과 접지접압 사이에 병렬로 연결되어 고속 동작에 유리하다.
도 1은 종래의 노어형 플래시 메모리 장치의 일부를 나타내는 도면으로서, 플래시 메모리 셀들이 배치되는 메모리 어레이의 일부 및 관련 회로들을 나타내는 도면이다. 도 1을 참조하면, 메모리 어레이(MARR)에는 다수개의 메모리 섹터(MSEC)들이 포함되며, 각각의 메모리 섹터(MSEC)는 복수개의 워드라인(WL)들과 복수개의 셀 비트라인(CBL)들로 이루어지는 매트릭스 구조상에 배열되는 복수개의 플래시 메모리 셀(MC)들을 가진다. 이때, 복수개의 셀 비트라인(CBL)들은 각자의 연결 스위치(CL_SW)들을 통하여 섹터 비트라인(TBL)에 연결된다. 그리고, 복수개의 섹터 비트라인(TBL)들은 각자의 글로벌 스위치(G_SW)들을 통하여 글로벌 비트라인(GBL)에 연결된다. 이때, 프로그램되는 플래시 메모리 셀에 연결되는 셀 비트라인(CBL)에는 글로벌 비트라인(GBL), 자신에 대응하는 섹터 비트라인(TBL)으로부터 제공되는 프로그램 전압(약 5V)이 인가된다.
도 1의 노어형 플래시 메모리 장치에서, 특정의 플래시 메모리 셀(MC<1,2>) 이 프로그램되는 경우의 셀 비트라인(CBL)들의 전압을 살펴보면, 상기 특정의 플래시 메모리 셀(MC<1,2>)에 연결되는 즉, 프로그램되는 셀 비트라인(CBL<2>)에는 약 5V의 프로그램 전압(VPRO)이 인가된다. 그리고, 프로그램되는 셀 비트라인(CBL<2>)과 연결되는 섹터 비트라인(TBL<1>)을 제외한 나머지 섹터 비트라인(TBL<2>)은 자신의 바이어스 트랜지스터(BTR<2>)들에 의하여 접지전압(VSS)으로 제어된다.
그런데, 프로그램되는 셀 비트라인(CBL<2>))에 프로그램 전압이 인가되는 동안에, 도 2에 나타나는 바와 같이, 인접한 셀 비트라인(CBL<1>,CBL<3>)은 플로팅(floating) 상태에 놓이게 된다. 이 경우, 플래시 메모리 셀의 프로그램 동작시에, 프로그램되는 셀 비트라인(CBL<2>)과의 커플링 노이즈에 의하여, 프로그램 금지 상태에 있어야 할 인접한 셀 비트라인(CBL<1>, CBL<3>)도 상당한 전압으로 부스팅될 수 있다.
이에 따라, 종래의 노어형 플래시 메모리 장치에서는, 인접한 셀 비트라인(CBL<1>, CBL<3>)에 연결된 플래시 메모리 셀(MC<1,1>, MC<1,3>)가 비의도적으로 프로그램되는 오동작이 발생될 수 있는 문제점이 발생된다.
참고로, 도 1에서, 연결 스위치(CNSW)들은 셀 칼럼 디코더들에서 제공되는 신호들에 따라 각자의 셀 비트라인(CBL)을 대응하는 섹터 비트라인(TBL)에 연결하도록 구동된다. 그리고, 글로벌 스위치(GLSW)들은 글로벌 디코더에서 제공되는 신호들에 따라 각자의 섹터 비트라인(TBL)들을 글로벌 비트라인(GBL)에 연결하도록 구동된다.
본 발명의 목적은 상기 종래기술의 문제점을 해결하기 위한 것으로서, 프로그램 동작시 프로그램되는 셀 비트라인에 인접한 셀 비트라인들이 플로팅 상태에 놓이게 되는 것을 방지하여, 프로그램 오동작을 저감할 수 있는 노어형 플래시 메모리 장치를 제공하는 데 있다.
상기의 목적을 달성하기 위한 본 발명의 일면은 노어형 플래시 메모리 장치에 관한 것이다. 본 발명의 노어형 플래시 메모리 장치는 적어도 하나의 메모리 섹터를 포함하는 메모리 어레이로서, 상기 메모리 섹터는 제1 섹터 비트라인과 제2 섹터 비트라인으로 포함하며, 순서적으로 배열되는 복수개의 셀 비트라인들과 복수개의 워드라인들로 이루어지는 매트릭스 구조상에 배치되는 복수개의 플래시 메모리 셀들을 포함하는 상기 메모리 어레이로서, 상기 셀 비트라인들은 순서에 따라 교대로 제1 셀 비트라인들 및 제2 셀 비트라인들로 정의되는 상기 메모리 어레이; 행 어드레스에 대응하여 워드라인을 선택하도록 구동되는 행 선택 회로; 열 어드레스에 대응하여 셀 비트라인을 선택하도록 구동되는 열 선택회로; 및 선택되는 상기 셀 비트라인에 프로그램 전압을 제공하도록 구동되는 프로그램 드라이빙 회로를 구비한다. 그리고, 상기 메모리 어레이는 제1 글로벌 선택 신호의 활성화에 응답하여, 제1 섹터 비트라인을 글로벌 비트라인에 연결하도록 구동되는 제1 글로벌 스위치; 제2 글로벌 선택 신호의 활성화에 응답하여, 제2 섹터 비트라인을 상기 글로벌 비트라인에 연결하도록 구동되는 제2 글로벌 스위치; 상기 제1 글로벌 선택 신호의 비활성화에 응답하여, 상기 제1 섹터 비트라인을 제1 바이어스 전압으로 구동시키는 제1 바이어스 트랜지스터; 상기 제2 글로벌 선택 신호의 비활성화에 응답하여, 상기 제2 섹터 비트라인을 제2 바이어스 전압으로 구동시키는 제2 바이어스 트랜지스터; 상기 복수개의 제1 셀 비트라인들에 대응하는 복수개의 제1 연결 스위치들로서, 각자에 대응하는 칼럼 선택 신호에 응답하여 턴온되어, 대응하는 상기 제1 셀 비트라인들을 상기 제1 섹터 비트라인에 연결시키는 상기 복수개의 제1 연결 스위치들; 및 상기 복수개의 제2 셀 비트라인들에 대응하는 복수개의 제2 연결 스위치들로서, 각자에 대응하는 칼럼 선택 신호에 응답하여 턴온되어, 대응하는 상기 제2 셀 비트라인들을 상기 제2 섹터 비트라인에 연결시키는 상기 복수개의 제2 연결 스위치들을 더 포함한다. 또한, 복수개의 상기 제1 연결 스위치들은 상기 제2 셀 비트라인들 중의 어느 하나에 연결되는 상기 플래시 메모리 셀이 프로그램되는 동안에, 모두 턴온된다. 그리고, 복수개의 상기 제2 연결 스위치들은 상기 제1 셀 비트라인들 중의 어느 하나에 연결되는 상기 플래시 메모리 셀이 프로그램되는 동안에, 모두 턴온된다.
상기와 같은 구성의 노어형 플래시 메모리 장치에서는, 프로그램 동작시 프로그램되는 셀 비트라인에 인접한 셀 비트라인들이 바이어스 전압으로 제어된다. 이에 따라, 본 발명의 노어형 플래시 메모리 장치에 의하면, 프로그램되는 셀 비트라인에 인접한 셀 비트라인들의 플로팅이 저감되어, 프로그램 오동작이 현저히 저감된다.
본 발명에서 사용되는 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 노어형 플래시 메모리 장치의 일부를 나타내는 도면이다.
도 2는 도 1의 노어형 플래시 메모리 장치에서, 프로그램 동작시에 프로그램되는 셀 비트라인 및 이에 인접되는 셀 비트라인들의 제어상태를 설명하기 위한 도면이다.
도 3은 본 발명의 일실시예에 따른 노어형 플래시 메모리 장치를 나타내는 도면이다.
도 4는 도 3의 메모리 어레이의 일부와 이와 관련되는 구성요소들을 나타내는 도면이다.
도 5는 도 3의 노어형 플래시 메모리 장치에서, 프로그램 동작시에 프로그램되는 셀 비트라인 및 이에 인접되는 셀 비트라인들의 제어상태를 설명하기 위한 도면이다.
본 발명과 본 발명의 동작상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. 그러나 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어 지는 것이다.
한편, 본 명세서에서는 동일한 구성 및 작용을 수행하는 구성요소들에 대해서는 동일한 참조부호와 함께 < >속에 참조부호가 추가된다. 이때, 이들 구성요소들은 참조부호로 통칭한다. 그리고, 이들을 개별적으로 구별하기 위해서, 참조부호 뒤에 '< >'가 추가된다.
또한, 본 명세서에서는 '비트라인'으로 통칭되는 데이터선이 그 위치에 따라 '셀 비트라인', '섹터 비트라인' 및 '글로벌 비트라인'과 같이 다양한 형태로 불림에 유의한다.
이하, 첨부한 도면들을 참조하여, 본 발명의 실시예들을 보다 상세하게 설명하고자 한다.
도 3은 본 발명의 일실시예에 따른 노어형 플래시 메모리 장치를 나타내는 도면이며, 도 4는 도 3의 메모리 어레이(10)의 일부와 이와 관련되는 구성요소들을 나타내는 도면이다. 도 3 및 도 4를 참조하면, 본 발명의 일실시예에 따른 노어형 플래시 메모리 장치(1)는 메모리 어레이(10), 행 선택회로(20), 열 선택회로(30) 및 프로그램 드라이빙 회로(40)를 포함한다.
상기 메모리 어레이(10)는 적어도 하나의 메모리 섹터(110, 120)를 포함한다. 본 명세서에서는, 하나의 메모리 섹터(110)를 중심으로 기술되며, 나머지 메모리 섹터(120)들은 상기 메모리 섹터(110)와 동일하게 구성될 수 있으므로, 본 명세서에서는, 그에 대한 기술은 생략된다.
상기 메모리 섹터(110)는 제1 섹터 비트라인(TBL<1>) 및 제2 섹터 비트라인(TBL<2>)를 포함한다. 또한, 상기 메모리 섹터(110)는 순서적으로 배열되는 복수개의 셀 비트라인(CBL)들과 복수개의 워드라인(WL)들로 이루어지는 매트릭스 구조상에 배치되는 복수개의 플래시 메모리 셀(MC)들을 포함한다.
상기 행 선택회로(20)는 행 어드레스(RADD)에 대응하여 워드라인(WL)을 선택하도록 구동된다. 바람직하기로는, 상기 행 선택회로(20)는 메모리 섹터(110)마다 대응하여 배치되는 로우 디코더(21)를 포함하고, 상기 로우 디코더(21)는 대응되는 메모리 섹터(110)의 워드라인(WL)들 중의 하나를 선택하여 활성화한다.
상기 열 선택회로(30)는 열 어드레스(CADD)에 대응하여 셀 비트라인(CBL)을 선택하도록 구동된다. 바람직하기로는, 상기 열 선택회로(30)는 메모리 섹터(110)마다 대응하여 배치되는 제1 셀 칼럼 디코더(31) 및 제2 셀 칼럼 디코더(32)와, 글로벌 칼럼 디코더(33)를 포함한다. 상기 제1 셀 칼럼 디코더(31), 상기 제2 셀 칼럼 디코더(32) 및 글로벌 칼럼 디코더(33)는 대응하는 메모리 섹터(110)의 셀 비트라인(CBL)을 셀 비트라인(CBL)들 중의 하나를 선택하도록 구동된다.
그리고, 상기 프로그램 드라이빙 회로(40)는 선택되는 상기 셀 비트라인(CBL)에 프로그램 전압(VPRO)을 제공하도록 구동된다. 일반적으로, 상기 프로그램 전압(VPRO)은 약 5V 정도이다.
한편, 상기 복수개의 셀 비트라인(CBL)들은 순서에 따라 교대로 '제1 셀 비트라인들' 및 '제2 셀 비트라인들'로 정의된다. 본 명세서에서는, 2n개의 셀 비트라인(CBL)들이 하나의 그룹을 형성하며, 홀수번째에 배치되는 셀 비트라인들(CBL<1>, CBL<3>,…, CBL<n+1>, CBL<n+3>, …)은 '제1 셀 비트라인들'로 정의되고, 짝수번째에 배치되는 셀 비트라인들(CBL<2>,…, CBL<n>, CBL<n+2>,…, CBL<2n>)은 '제2 셀 비트라인들'로 정의된다.
그리고, 상기 메모리 어레이(10)는 상기 복수개의 제1 셀 비트라인들(CBL<1>, CBL<3>,…, CBL<n+1>, CBL<n+3>, …)에 대응하는 복수개의 제1 연결 스위치들(CNSW<1>, CNSW<3>,…, CNSW<n+1>, CNSW<n+3>, …) 및 상기 복수개의 제2 셀 비트라인들(CBL<2>,…, CBL<n>, CBL<n+2>,…, CBL<2n>)에 대응하는 복수개의 제2 연결 스위치들(CNSW<2>,…, CNSW<n>, CNSW<n+2>,…, CNSW<2n>)을 더 구비한다.
상기 복수개의 제1 연결 스위치들(CNSW<1>, CNSW<3>,…, CNSW<n+1>, CNSW<n+3>, …) 각각은, 각자에 대응하는 칼럼 선택 신호(YCB<1>, YCB<3>,…, YCB<n+1>, YCB<n+3>, …)에 응답하여 턴온되어, 대응하는 상기 제1 셀 비트라인들(CBL<1>, CBL<3>,…, CBL<n+1>, CBL<n+3>, …)을 상기 제1 섹터 비트라인(TBL<1>)에 연결시킨다. 이때, 복수개의 상기 제1 연결 스위치들(CNSW<1>, CNSW<3>,…, CNSW<n+1>, CNSW<n+3>, …)은 상기 제2 셀 비트라인들(CBL<2>,…, CBL<n>, CBL<n+2>,…, CBL<2n>) 중의 어느 하나에 연결되는 상기 플래시 메모리 셀(MC)이 프로그램되는 동안에, 모두 턴온된다.
그리고, 상기 복수개의 제2 연결 스위치들(CNSW<2>,…, CNSW<n>, CNSW<n+2>,…, CNSW<2n>) 각각은, 각자에 대응하는 칼럼 선택 신호(YCB<2>,…, YCB<n>, YCB<n+2>,…, YCB<2n>)에 응답하여 턴온되어, 대응하는 상기 제2 셀 비트라인들(CBL<2>,…, CBL<n>, CBL<n+2>,…, CBL<2n>)을 상기 제2 섹터 비트라인(TBL<2>)에 연결시킨다. 이때, 복수개의 상기 제2 연결 스위치들(CNSW<2>,…, CNSW<n>, CNSW<n+2>,…, CNSW<2n>)은 상기 제1 셀 비트라인들(CBL<1>, CBL<3>,…, CBL<n+1>, CBL<n+3>, …) 중의 어느 하나에 연결되는 상기 플래시 메모리 셀(MC)이 프로그램되는 동안에, 모두 턴온된다.
바람직하기로, 상기 메모리 섹터(110)는 셀 영역(111), 제1 연결 영역(112a) 및 제2 연결 영역(112b)을 포함한다.
상기 셀 영역(111)에는, 상기 플래시 메모리 셀(MC)들이 배열된다. 그리고, 상기 제1 연결 영역(112a)에는 제1 연결 스위치들(CNSW<1>, CNSW<3>,…, CNSW<n+1>, CNSW<n+3>, …)이 배열되며, 상기 제2 연결 영역(112b)에는 제2 연결 스위치들(CNSW<2>,…, CNSW<n>, CNSW<n+2>,…, CNSW<2n>)이 배열된다.
더욱 바람직하기로는, 제1 연결 영역(112a) 및 제2 연결 영역(112b)은 상기 셀 영역(111)을 중심으로 서로 반대편이 위치된다. 이 경우, 레이아웃 시에 배치가 용이하게 되는 장점이 발생된다.
바람직한 실시예에 의하면, 상기 메모리 어레이(10)는 제1 글로벌 스위치(GLSW<1>) 및 제2 글로벌 스위치(GLSW<2>)를 구비한다.
상기 제1 글로벌 스위치(GLSW<1>)는 상기 글로벌 칼럼 디코더(33)에서 제공되는 제1 글로벌 선택신호(YSEL<1>)에 응답하여, 상기 제1 섹터 비트라인(TBL<1>)을 글로벌 비트라인(GBL)에 연결하도록 구동된다. 그리고, 상기 제2 글로벌 스위치(GLSW<2>)는 상기 글로벌 칼럼 디코더(33)에서 제공되는 제2 글로벌 선택신호(YSEL<2>)에 응답하여, 상기 제1 섹터 비트라인(TBL<2>)을 글로벌 비트라인(GBL)에 연결하도록 구동된다.
본 실시예에서, 상기 제1 글로벌 선택신호(YSEL<1>)과 상기 제2 글로벌 선택신호(YSEL<2>)는 비중첩으로 활성화된다.
더욱 바람직하기로는, 상기 메모리 어레이(10)는 제1 바이어스 트랜지스터(BITR<1>) 및 제2 바이어스 트랜지스터(BITR<2>)를 포함한다.
상기 제1 바이어스 트랜지스터(BITR<1>)는 상기 제1 글로벌 선택신호(YSEL<1>)의 상보신호(/YSEL<1>)에 응답하여, 상기 제1 섹터 비트라인(TBL<1>)을 제1 바이어스 전압으로 구동시킨다. 그리고, 상기 제2 바이어스 트랜지스터(BITR<2>)는 상기 제2 글로벌 선택신호(YSEL<2>)의 상보신호(/YSEL<2>)에 응답하여, 상기 제2 섹터 비트라인(TBL<2>)을 제2 바이어스 전압으로 구동시킨다.
바람직하기로는, 상기 제1 바이어스 전압과 상기 제2 바이어스 전압은 접지전압(VSS)이다.
이에 따라, 상기 제1 섹터 비트라인(TBL<1>) 및 상기 제1 섹터 비트라인(TBL<2>)은 각각은 자신이 선택되지 않는 동안에는, 접지전압(VSS)으로 제어된다.
또한 본 실시예에서, 프로그램 동작시에, 상기 열 어드레스(CADD)에 의하여, 상기 제1 셀 비트라인들(CBL<1>, CBL<3>,…, CBL<n+1>, CBL<n+3>, …) 중의 어느하나가 선택되어 상기 제1 섹터 비트라인(TBL<1>)에 연결되는 동안에, 제2 연결 스위치들(CNSW<2>,…, CNSW<n>, CNSW<n+2>,…, CNSW<2n>)은 모두 턴온되어, 상기 제2 셀 비트라인들(CBL<2>,…, CBL<n>, CBL<n+2>,…, CBL<2n>) 모두가 상기 제2 섹터 비트라인(TBL<2>)에 연결된다.
그리고, 프로그램 동작시에, 상기 열 어드레스(CADD)에 의하여, 상기 제2 셀 비트라인들(CBL<2>,…, CBL<n>, CBL<n+2>,…, CBL<2n>) 중의 어느하나가 선택되어 상기 제2 섹터 비트라인(TBL<2>)에 연결되는 동안에, 제1 연결 스위치들(CNSW<1>, CNSW<3>,…, CNSW<n+1>, CNSW<n+3>, …)은 모두 턴온되어, 상기 제1 셀 비트라인들(CBL<1>, CBL<3>,…, CBL<n+1>, CBL<n+3>, …) 모두가 상기 제1 섹터 비트라인(TBL<1>)에 연결된다.
상기와 같은 구조를 가지는 본 발명의 노어 플래시 메모리 장치에서, 셀 비트라인(CBL<2>)에 연결되는 플래시 메모리 셀(MC<1,2>)가 프로그램되는 경우를 가정하여, 프로그램 동작시에 셀 비트라인(CBL)들의 제어상태가 기술된다.
이 경우, 셀 비트라인(CBL<2>)를 연결하는 제2 연결 스위치(CNSW<2>)는 턴온된다. 이때, 나머지 제2 연결 스위치들(CNSW<4>,…, CNSW<n>, CNSW<n+2>,…, CNSW<2n>)은 턴오프되고, 제1 연결 스위치들(CNSW<1>, CNSW<3>,…, CNSW<n+1>, CNSW<n+3>, …)은 모두 턴온된다.
한편, 제1 섹터 비트라인(TBL<1>)과 제2 섹터 비트라인(TBL<2>)의 제어상태를 살펴보면, 다음과 같다.
제2 글로벌 스위치(GLSW<2>)는 턴온되어 제2 섹터 비트라인(TBL<2>)에는 프로그램 전압(VPRO)이 공급된다. 그리고, 제1 바이어스 트랜지스터(BITR<1>)이 턴온되어 상기 제1 섹터 비트라인(TBL<1>)은 접지전압(VSS)으로 제어된다.
그 결과, 본 발명의 노어형 플래시 메모리 장치에서는, 도 5에 도시되는 바와 같이, 하나의 제2 셀 비트라인(CBL<2>)에 프로그램 전압(VPRO)이 제공되는 동안에, 인접한 제1 셀 비트라인(CBL<1>, CBL<3>)들은 플로팅 상태가 아니라 접지전압(VSS)으로 제어됨을 알 수 있다.
뿐만 아니라, 나머지 제1 셀 비트라인들(CBL<5>, CBL<7>, …) 모두도 플로팅 상태가 아니라 접지전압(VSS)으로 제어된다. 이에 따라, 적어도 2개의 셀 비트라인(CBL) 마다 하나는 플로팅 상태가 아니라 접지전압(VSS)으로 제어된다.
즉, 본 발명의 노어형 플래시 메모리 장치에서는, 프로그램 동작시 프로그램되는 셀 비트라인에 인접한 셀 비트라인들은 바이어스 전압으로 제어된다.
이에 따라, 본 발명의 노어형 플래시 메모리 장치에 의하면, 프로그램되는 셀 비트라인에 인접한 셀 비트라인들의 플로팅이 저감되어, 프로그램 오동작이 현저히 저감된다.
더우기, 본 발명의 노어형 플래시 메모리 장치에서는, 상기 제2 셀 비트라인들 중의 어느 하나에 연결되는 상기 플래시 메모리 셀이 프로그램되는 동안에, 복수개의 상기 제1 셀 비트라인들 모두는 플로팅 상태가 아니라, 접지 전압으로 제어된다. 그리고, 상기 제1 셀 비트라인들 중의 어느 하나에 연결되는 상기 플래시 메모리 셀이 프로그램되는 동안에, 복수개의 상기 제2 셀 비트라인들 모두는 플로팅 상태가 아니라, 접지 전압으로 제어된다.
이 경우, 플로팅 셀 비트라인들이 서로 인접하는 경우, 노이즈를 비롯한 여러가지 요인에 의하여 발생될 수 프로그램 있는 점을 고려하면, 이러한 본 발명의 노어형 플래시 메모리 장치에 의하면, 프로그램시의 오동작이 더욱 저감됨을 알 수 있다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (8)

  1. 노어형 플래시 메모리 장치에 있어서,
    적어도 하나의 메모리 섹터를 포함하는 메모리 어레이로서, 상기 메모리 섹터는 제1 섹터 비트라인과 제2 섹터 비트라인으로 포함하며, 순서적으로 배열되는 복수개의 셀 비트라인들과 복수개의 워드라인들로 이루어지는 매트릭스 구조상에 배치되는 복수개의 플래시 메모리 셀들을 포함하는 상기 메모리 어레이로서, 상기 셀 비트라인들은 순서에 따라 교대로 제1 셀 비트라인들 및 제2 셀 비트라인들로 정의되는 상기 메모리 어레이;
    행 어드레스에 대응하여 워드라인을 선택하도록 구동되는 행 선택 회로;
    열 어드레스에 대응하여 셀 비트라인을 선택하도록 구동되는 열 선택회로; 및
    선택되는 상기 셀 비트라인에 프로그램 전압을 제공하도록 구동되는 프로그램 드라이빙 회로를 구비하며,
    상기 메모리 어레이는
    제1 글로벌 선택 신호의 활성화에 응답하여, 제1 섹터 비트라인을 글로벌 비트라인에 연결하도록 구동되는 제1 글로벌 스위치;
    제2 글로벌 선택 신호의 활성화에 응답하여, 제2 섹터 비트라인을 상기 글로벌 비트라인에 연결하도록 구동되는 제2 글로벌 스위치;
    상기 제1 글로벌 선택 신호의 비활성화에 응답하여, 상기 제1 섹터 비트라인을 제1 바이어스 전압으로 구동시키는 제1 바이어스 트랜지스터;
    상기 제2 글로벌 선택 신호의 비활성화에 응답하여, 상기 제2 섹터 비트라인을 제2 바이어스 전압으로 구동시키는 제2 바이어스 트랜지스터;
    상기 복수개의 제1 셀 비트라인들에 대응하는 복수개의 제1 연결 스위치들로서, 각자에 대응하는 칼럼 선택 신호에 응답하여 턴온되어, 대응하는 상기 제1 셀 비트라인들을 상기 제1 섹터 비트라인에 연결시키는 상기 복수개의 제1 연결 스위치들; 및
    상기 복수개의 제2 셀 비트라인들에 대응하는 복수개의 제2 연결 스위치들로서, 각자에 대응하는 칼럼 선택 신호에 응답하여 턴온되어, 대응하는 상기 제2 셀 비트라인들을 상기 제2 섹터 비트라인에 연결시키는 상기 복수개의 제2 연결 스위치들을 더 포함하며,
    복수개의 상기 제1 연결 스위치들은
    상기 제2 셀 비트라인들 중의 어느 하나에 연결되는 상기 플래시 메모리 셀이 프로그램되는 동안에, 모두 턴온되며
    복수개의 상기 제2 연결 스위치들은
    상기 제1 셀 비트라인들 중의 어느 하나에 연결되는 상기 플래시 메모리 셀이 프로그램되는 동안에, 모두 턴온되는 것을 특징으로 하는 노어형 플래시 메모리 장치.
  2. 삭제
  3. 제1항에 있어서, 상기 메모리 섹터는
    상기 플래시 메모리 셀들이 배열되는 셀 영역;
    상기 제1 연결 스위치들이 배열되는 제1 연결 영역; 및
    상기 제2 연결 스위치들이 배열되는 제2 연결 영역을 구비하며,
    상기 제1 연결 영역과 상기 제2 연결 영역은
    상기 셀 영역을 중심으로 서로 반대편에 위치되는 것을 특징으로 하는 노어형 플래시 메모리 장치.
  4. 삭제
  5. 삭제
  6. 제1항에 있어서, 상기 제1 바이어스 전압 및 상기 제2 바이어스 전압은
    접지전압인 것을 특징으로 하는 노어형 플래시 메모리 장치.
  7. 삭제
  8. 삭제
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