KR102509909B1 - 불휘발성 메모리 장치 및 불휘발성 메모리 장치를 포함하는 메모리 시스템 - Google Patents

불휘발성 메모리 장치 및 불휘발성 메모리 장치를 포함하는 메모리 시스템 Download PDF

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Abstract

본 발명은 불휘발성 메모리 장치에 관한 것이다. 본 발명의 불휘발성 메모리 장치는 메모리 셀 어레이, 소거 바디 전압 생성기, 그리고 소거 소스 전압 생성기를 포함한다. 메모리 셀 어레이는 메모리 블록들을 포함하고, 메모리 블록들 각각은 셀 스트링들을 포함하고, 셀 스트링들 각각은 기판과 수직한 방향으로 적층되는 접지 선택 트랜지스터, 메모리 셀들, 그리고 스트링 선택 트랜지스터를 포함한다. 소거 바디 전압 생성기는 소거 동작 시에 기판에 소거 바디 전압을 인가하도록 구성된다. 소거 소스 전압 생성기는 소거 동작 시에 셀 스트링들의 접지 선택 트랜지스터들과 연결된 공통 소스 라인에 소거 소스 전압을 인가하도록 구성된다.

Description

불휘발성 메모리 장치 및 불휘발성 메모리 장치를 포함하는 메모리 시스템{NONVOLATILE MEMORY DEVICE AND MEMORY SYSTEM INCLUDING NONVOLATILE MEMORY DEVICE}
본 발명은 반도체 메모리에 관한 것으로, 더 상세하게는 불휘발성 메모리 장치 및 불휘발성 메모리 장치를 포함하는 메모리 시스템에 관한 것이다.
불휘발성 메모리 장치는 읽기 전용 메모리(Read Only Memory, ROM)), 프로그램 가능한 ROM(Programmable ROM, PROM), 전기적으로 프로그램 가능한 ROM (Electrically Programmable ROM, EPROM), 전기적으로 소거 및 프로그램 가능한 ROM (Electrically Erasable and Programmable ROM, EEPROM), 플래시 메모리, 상 변화 랜덤 액세스 메모리(Phase-change Random Access Memory, PRAM), 자기 RAM (Magnetic RAM, MRAM), 저항성 RAM (Resistive RAM, RRAM), 강유전체 RAM (Ferroelectric RAM, FRAM) 등을 포함한다.
불휘발성 메모리 장치는 솔리드 스테이트 드라이브, 메모리 카드 등과 같은 다양한 형태로 구현될 수 있다. 불휘발성 메모리 장치는 컴퓨터, 스마트 폰, 스마트 패드, 웨어러블 장치 등과 같은 다양한 컴퓨팅 장치들에서 데이터를 저장하기 위한 용도로 사용되고 있다.
반도체 제조 기술이 발전되면서, 불휘발성 메모리 장치의 고집적화 및 그에 따른 대용량화가 지속적으로 진행되고 있다. 불휘발성 메모리 장치의 고집적화는 불휘발성 메모리 장치의 생산 비용을 감소시키는 장점을 갖는다. 그러나 불휘발성 메모리 장치의 고집적화로 인해 불휘발성 메모리 장치의 스케일이 감소하고 구조가 변화하면서, 기존에 발견되지 않은 다양한 문제들이 발견되고 있다.
새롭게 발견되고 있는 다양한 문제들 중 하나는 공정의 특성으로 인해 불휘발성 메모리 장치의 신뢰성이 감소하는 것이다. 따라서, 공정의 특성으로 인해 신뢰성이 감소하는 것을 방지하기 위한 새로운 기술에 대한 요구가 지속적으로 제기되고 있다.
본 발명의 목적은 공정의 특성으로 인해 불휘발성 메모리 장치의 셀 스트링들의 소거 속도가 달라지고 그리고 소거 속도의 차이로 인해 불휘발성 메모리 장치의 신뢰성이 감소하는 것을 방지하는 데에 있다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치는 메모리 블록들을 포함하고, 메모리 블록들 각각은 셀 스트링들을 포함하고, 셀 스트링들 각각은 기판과 수직한 방향으로 적층되는 접지 선택 트랜지스터, 메모리 셀들, 그리고 스트링 선택 트랜지스터를 포함하는 메모리 셀 어레이, 소거 동작 시에, 기판에 소거 바디 전압을 인가하도록 구성되는 소거 바디 전압 생성기, 그리고 소거 동작 시에, 셀 스트링들의 접지 선택 트랜지스터들과 연결된 공통 소스 라인에 소거 소스 전압을 인가하도록 구성되는 소거 소스 전압 생성기를 포함한다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치는 메모리 블록들을 포함하고, 메모리 블록들 각각은 셀 스트링들을 포함하고, 셀 스트링들 각각은 기판과 수직한 방향으로 적층되는 접지 선택 트랜지스터, 메모리 셀들, 그리고 스트링 선택 트랜지스터를 포함하는 메모리 셀 어레이, 그리고 소거 동작 시에, 기판에 소거 바디 전압을 인가하도록 구성되는 소거 바디 전압 생성기를 포함한다. 기판에서 접지 선택 트랜지스터와 인접한 영역에 기판의 도전형과 다른 도전형을 갖는 공통 소스 영역이 형성된다. 소거 동작 시에 기판에 소거 바디 전압이 인가될 때, 공통 소스 영역이 확장된다.
본 발명의 실시 예에 따른 메모리 시스템은 소거 명령을 발행하도록 구성되는 제어기, 그리고 소거 명령에 따라 소거 동작을 수행하도록 구성되는 불휘발성 메모리 장치를 포함한다. 불휘발성 메모리 장치는 메모리 블록들을 포함하고, 메모리 블록들 각각은 셀 스트링들을 포함하고, 셀 스트링들 각각은 기판과 수직한 방향으로 적층되는 접지 선택 트랜지스터, 메모리 셀들, 그리고 스트링 선택 트랜지스터를 포함하는 메모리 셀 어레이, 소거 동작 시에, 기판에 소거 바디 전압을 인가하도록 구성되는 소거 바디 전압 생성기, 그리고 소거 동작 시에, 셀 스트링들의 접지 선택 트랜지스터들과 연결된 공통 소스 라인에 소거 소스 전압을 인가하도록 구성되는 소거 소스 전압 생성기를 포함한다.
본 발명에 따르면, 소거 동작 시에 기판에 인가되는 전압보다 높은 전압이 공통 소스 라인에 인가된다. 따라서, 셀 스트링들의 소거 속도가 감소하며 특히 다른 셀 스트링들보다 더 빠른 소거 속도를 갖는 셀 스트링들의 소거 속도가 다른 셀 스트링들의 소거 속도보다 더 감소한다. 따라서, 셀 스트링들의 소거 속도가 평준화되고, 소거된 메모리 셀들의 문턱 전압들의 산포가 감소한다. 즉, 불휘발성 메모리 장치의 신뢰성이 향상된다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다.
도 2는 도 1의 메모리 블록들 중 하나의 메모리 블록의 예를 보여주는 회로도이다.
도 3은 제3 및 제4 비트 라인들에 대응하는 셀 스트링들의 예시적인 구조를 보여주는 사시 단면도이다.
도 4는 본 발명의 실시 예에 따른 불휘발성 메모리 장치의 동작 방법을 보여주는 순서도이다.
도 5는 소거 바디 전압에 의해 제4 비트 라인에 연결된 메모리 셀들이 소거되는 예를 보여준다.
도 6은 소거 바디 전압 및 소거 소스 전압에 의해 제4 비트 라인에 연결된 메모리 셀들이 소거되는 예를 보여준다.
도 7은 제어 로직 블록이 소거 바디 전압 및 소거 소스 전압을 인가하는 제1 예를 보여준다.
도 8은 제어 로직 블록이 소거 바디 전압 및 소거 소스 전압을 인가하는 제2 예를 보여준다.
도 9는 제어 로직 블록이 소거 바디 전압 및 소거 소스 전압을 인가하는 제3 예를 보여준다.
도 10은 제어 로직 블록이 소거 바디 전압 및 소거 소스 전압을 인가하는 제4 예를 보여준다.
도 11은 불휘발성 메모리 장치가 소거 동작을 수행하는 예를 보여주는 순서도이다.
도 12는 본 발명의 실시 예에 따른 메모리 시스템을 보여주는 블록도이다.
이하에서, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치(100)를 보여주는 블록도이다. 도 1 참조하면, 불휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 행 디코더 블록(120), 페이지 버퍼 블록(130), 패스-페일 체크 블록(140)(PFC), 데이터 입력 및 출력 블록(150), 그리고 제어 로직 블록(160)를 포함한다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 복수의 메모리 셀들을 포함한다. 각 메모리 블록은 적어도 하나의 접지 선택 라인(GSL), 복수의 워드 라인들(WL), 복수의 더미 워드 라인들(DWL), 그리고 적어도 하나의 스트링 선택 라인(SSL)을 통해 행 디코더 블록(120)에 연결될 수 있다.
각 메모리 블록은 복수의 비트 라인들(BL)을 통해 페이지 버퍼 블록(130)에 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz)은 복수의 비트 라인들(BL)에 공통으로 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz)의 메모리 셀들은 동일한 구조들을 가질 수 있다.
예시적으로, 복수의 메모리 블록들(BLK1~BLKz) 각각은 소거 동작의 단위일 수 있다. 메모리 셀 어레이(110)의 메모리 셀들은 하나의 메모리 블록의 단위로 소거될 수 있다. 하나의 메모리 블록에 속한 메모리 셀들은 동시에 소거될 수 있다. 다른 예로서, 각 메모리 블록은 복수의 서브 블록들로 분할될 수 있다. 복수의 서브 블록들 각각은 소거 동작의 단위일 수 있다.
예시적으로, 각 메모리 블록은 복수의 물리 페이지들을 포함하며, 각 물리 페이지는 복수의 메모리 셀들을 포함할 수 있다. 각 물리 페이지는 프로그램 동작의 단위일 수 있다. 각 물리 페이지의 메모리 셀들은 동시에 프로그램될 수 있다. 각 물리 페이지는 복수의 논리 페이지들을 포함할 수 있다.
각 물리 페이지의 메모리 셀들 각각에 프로그램되는 비트들은 각각 논리 페이지들을 형성할 수 있다. 각 물리 페이지의 메모리 셀들에 프로그램되는 첫 번째 비트들은 첫 번째 논리 페이지를 형성할 수 있다. 각 물리 페이지의 메모리 셀들에 프로그램되는 K-번째 비트들(K는 양의 정수)은 K-번째 논리 페이지를 형성할 수 있다.
행 디코더 블록(120)은 복수의 접지 선택 라인들(GSL), 복수의 워드 라인들(WL), 복수의 더미 워드 라인들(DWL), 그리고 복수의 스트링 선택 라인들(SSL)을 통해 메모리 셀 어레이(110)에 연결된다. 행 디코더 블록(120)은 제어 로직 블록(160)의 제어에 따라 동작한다.
행 디코더 블록(120)은 제어기로부터 입력 및 출력 채널을 통해 수신되는 주소를 디코딩하고, 디코딩된 주소에 따라 스트링 선택 라인들(SSL), 워드 라인들(WL), 더미 워드 라인들(DWL), 그리고 접지 선택 라인들(GSL)에 인가되는 전압들을 제어할 수 있다. 예를 들어, 프로그램 동작 시에, 행 디코더 블록(120)은 주소에 의해 선택된 메모리 블록의 선택된 워드 라인에 프로그램 전압을 인가하고, 선택된 메모리 블록의 비선택된 워드 라인들에 패스 전압을 인가할 수 있다.
읽기 동작 시에, 행 디코더 블록(120)은 주소에 의해 선택된 메모리 블록의 선택된 워드 라인에 선택 읽기 전압을 인가하고, 선택된 메모리 블록의 비선택된 워드 라인들에 비선택 읽기 전압을 인가할 수 있다. 소거 동작 시에, 행 디코더 블록(120)은 주소에 의해 선택된 메모리 블록의 워드 라인들에 소거 워드 라인 전압(예를 들어, 접지 전압 또는 접지 전압과 유사한 레벨들을 갖는 저전압들)을 인가할 수 있다.
페이지 버퍼 블록(130)은 복수의 비트 라인들(BL)을 통해 메모리 셀 어레이(110)에 연결된다. 페이지 버퍼 블록(130)은 복수의 데이터 라인들(DL)을 통해 데이터 입력 및 출력 블록(150)과 연결된다. 페이지 버퍼 블록(130)은 제어 로직 블록(160)의 제어에 따라 동작한다.
프로그램 동작 시에, 페이지 버퍼 블록(130)은 메모리 셀들에 프로그램될 데이터를 저장할 수 있다. 저장된 데이터에 기반하여, 페이지 버퍼 블록(130)은 복수의 비트 라인들(BL)에 전압들을 인가할 수 있다. 읽기 동작 또는 검증 읽기 시에, 페이지 버퍼 블록(130)은 비트 라인들(BL)의 전압들을 감지하고, 감지 결과를 저장할 수 있다.
패스-페일 체크 블록(140)은 검증 읽기 후에, 페이지 버퍼 블록(130)으로부터 감지 결과를 수신할 수 있다. 수신된 감지 결과에 기반하여, 패스-페일 체크 블록(140)은 패스 또는 페일을 판별할 수 있다.
예를 들어, 프로그램 검증 시에, 페이지 버퍼 블록(130)은 검증 읽기의 결과로부터 턴-온 되는 온-셀들의 수를 카운트할 수 있다. 온-셀들의 수가 문턱값 이상이면, 패스-페일 체크 블록(140)은 페일을 판별할 수 있다. 온-셀들의 수가 문턱값보다 작으면, 패스-페일 체크 블록(140)은 패스를 판별할 수 있다.
예를 들어, 소거 검증 시에, 페이지 버퍼 블록(130)은 검증 읽기의 결과로부터 턴-오프 되는 오프-셀들의 수를 카운트할 수 있다. 오프 셀들의 수가 문턱값 이상이면, 패스-페일 체크 블록(140)은 페일을 판별할 수 있다. 오프-셀들의 수가 문턱값보다 작으면, 패스-페일 체크 블록(140)은 패스를 판별할 수 있다. 패스 또는 페일의 판별 결과는 제어 로직 블록(160)으로 전달된다.
데이터 입력 및 출력 블록(150)은 복수의 데이터 라인들(DL)을 통해 페이지 버퍼 블록(130)과 연결된다. 데이터 입력 및 출력 블록(150)은 페이지 버퍼 블록(130)에 의해 읽힌 데이터를 입력 및 출력 채널을 통해 제어기로 출력하고, 제어기로부터 입력 및 출력 채널을 통해 수신되는 데이터를 페이지 버퍼 블록(130)으로 전달할 수 있다.
제어 로직 블록(160)은 제어기로부터 제어 채널을 통해 제어 신호를 수신할 수 있다. 제어 신호에 응답하여, 제어 로직 블록(160)은 입력 및 출력 채널을 통해 수신되는 명령을 수신할 수 있다. 제어 신호에 응답하여, 제어 로직 블록(160)은 입력 및 출력 채널을 통해 수신되는 주소를 행 디코더 블록(120)으로 라우팅할 수 있다.
제어 신호에 응답하여, 제어 로직 블록(160)은 입력 및 출력 채널을 통해 수신되는 데이터를 데이터 입력 및 출력 블록(150)으로 라우팅할 수 있다. 제어 로직 블록(160)은 수신된 명령을 디코딩하고, 디코딩된 명령에 따라 불휘발성 메모리 장치(100)를 제어할 수 있다.
예를 들어, 제어 로직 블록(160)은 소거 명령, 쓰기 명령 또는 읽기 명령에 따라 소거 동작, 쓰기 동작 또는 읽기 동작을 수행하도록 불휘발성 메모리 장치(100)를 제어할 수 있다.
제어 로직 블록(160)은 소거 바디 전압 생성기(170)(EBVG) 및 소거 소스 전압 생성기(180)(ESVG)를 포함할 수 있다. 소거 바디 전압 생성기(170)는 소거 바디 전압(EBV)을 생성할 수 있다. 소거 바디 전압(EBV)은 소거 동작 시에 메모리 셀 어레이(110)의 기판(101, 도 2 및 도 3 참조)에 인가될 수 있다.
소거 소스 전압 생성기(180)는 소거 소스 전압(ESV)을 생성할 수 있다. 소거 소스 전압(ESV)은 소거 동작 시에 메모리 셀 어레이(110)의 공통 소스 라인(도 2의 CSL)에 인가될 수 있다. 예를 들어, 소거 소스 전압(ESV)은 메모리 블록들(BLK1~BLKz)의 공통 소스 라인들 또는 메모리 블록들(BLK1~BLKz) 중 선택된 메모리 블록의 공통 소스 라인에 인가될 수 있다.
예를 들어, 소거 소스 전압(ESV)의 레벨은 소거 바디 전압(EBV)의 레벨과 다를 수 있다. 소거 소스 전압(ESV)의 레벨은 소거 바디 전압(EBV)의 레벨보다 높을 수 있다.
도 2는 도 1의 메모리 블록들(BLK1~BLKz) 중 하나의 메모리 블록(BLKa)의 예를 보여주는 회로도이다. 도 2를 참조하면, 복수의 셀 스트링들(CS)이 기판(101) 위에서 제1 방향(예를 들어, 행 방향) 및 제2 방향(예를 들어, 열 방향)을 따라 배치될 수 있다.
복수의 셀 스트링들(CS)은 제2 방향을 따라 신장되는 제1 내지 제4 비트 라인들(BL1~BL4)에 각각 연결될 수 있다. 동일한 열에 위치한 셀 스트링들(CS)은 동일한 비트 라인에 연결될 수 있다. 복수의 셀 스트링들(CS)은 기판(101)과 수직한 제3 방향(예를 들어, 높이 방향)을 따라 적층되는 셀 트랜지스터들을 포함할 수 있다.
예를 들어, 셀 트랜지스터들은 접지 선택 트랜지스터들(GST), 더미 메모리 셀들(DMC1~DMC4), 메모리 셀들(MC1~MC8), 그리고 스트링 선택 트랜지스터들(SST)로 이용될 수 있다. 예를 들어, 셀 트랜지스터들은 동일한 구조들을 가질 수 있다.
예시적으로, 도 2에서 메모리 블록(BLKa)은 네 개의 행들 및 네 개의 열들에 대응하는 셀 스트링들(CS)을 포함하는 것으로 도시된다. 그러나 메모리 블록(BLKa)에 포함되는 셀 스트링들의 수는 한정되지 않는다. 또한, 셀 스트링들(CS) 각각에 포함되는 셀 트랜지스터들의 수는 한정되지 않는다.
도 3은 제3 및 제4 비트 라인들(BL3, BL4)에 대응하는 셀 스트링들(CS)의 예시적인 구조를 보여주는 사시 단면도이다. 도 2 및 도 3을 참조하면, 기판(101)에 제1 방향을 따라 신장되고, 제2 방향을 따라 서로 이격된 공통 소스 영역들(CSR)이 제공된다.
예시적으로, 기판(101)은 P 도전형을 갖는 반도체 물질을 포함할 수 있다. 공통 소스 영역들(CSR)은 N 도전형을 갖는 반도체 물질을 포함할 수 있다. 공통 소스 영역들(CSR)의 위에, 공통 소스 벽들(CSW)이 제공될 수 있다. 공통 소스 벽들(CSW)은 높은 도전성을 갖는 물질, 예를 들어 금속을 포함할 수 있다.
공통 소스 벽들(CSW)은 공통 소스 영역들과 마찬가지로 제1 방향을 따라 신장되고 제2 방향을 따라 서로 이격될 수 있다. 공통 소스 벽들(CSW)은 제3 방향을 따라 신장되어 기판(101)의 상부면보다 높은 상부면을 가질 수 있다. 공통 소스 영역들(CSR) 및 공통 소스 벽들(CSW)은 공통으로 연결되어, 공통 소스 라인(CSL)을 형성할 수 있다.
공통 소스 영역들(CSR) 또는 공통 소스 벽들(CSW) 사이에서, 절연 층들(112, 112a)이 기판과 수직한 제3방향을 따라 기판(101) 상에 순차적으로 적층된다. 절연 층들(112, 112a)은 제3방향을 따라 서로 이격되어 적층될 수 있다. 예시적으로, 절연 층들(112, 112a)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다.
예시적으로, 절연 층들(112, 112a) 중 기판(101)과 접촉하는 절연 층(112a)의 두께(예를 들어, 제3방향에 따른 두께)는 다른 절연 층들(112) 각각의 두께(예를 들어, 제3방향에 따른 두께)보다 얇을 수 있다.
공통 소스 영역들(CSR) 또는 공통 소스 벽들(CSW) 사이에서, 제1방향과 제2방향을 따라 서로 이격되어 배치되며 제3방향을 따라 절연 층들(112, 112a)을 관통하는 필라들(PL)이 제공된다. 예시적으로, 필라들(PL)은 절연 층들(112, 112a)을 관통하여 기판(101)과 접촉할 수 있다. 필라들(PL) 각각은 내부 물질(114), 채널막(115), 그리고 제1 절연막(116)을 포함할 수 있다.
내부 물질(114)은 절연 물질 또는 에어 갭(air gap)을 포함할 수 있다. 채널막(115)은 P 도전형을 갖는 반도체 물질 또는 진성(intrinsic) 반도체 물질을 포함할 수 있다. 제1 절연막(116)은 실리콘 산화막, 실리콘 질화막, 알루미늄 산화막과 같은 하나 또는 그보다 많은 절연막들(예를 들어 서로 다른 절연막들)을 포함할 수 있다.
공통 소스 영역들(CSR) 또는 공통 소스 벽들(CSW) 사이에서, 절연 층들(112, 112a)의 상부 면들과 하부 면들, 그리고 필라들(PL)의 노출된 외부 면들에 제2 절연막들(117)이 제공된다. 절연 층들(112, 112a) 중 가장 높은 높이에 위치한 절연 물질의 상부 면에 제공되는 제2 절연막들(117)은 제거될 수 있다.
필라들(PL) 각각에서, 제1 절연막(116) 및 제2 절연막(117)은 서로 인접하게 결합되어 정보 저장막을 형성할 수 있다. 예를 들어, 제1 절연막(116) 및 제2 절연막(117)은 ONO (Oxide-Nitride-Oxide) 또는 ONA (Oxide-Nitride-Aluminium)를 포함할 수 있다. 제1 절연막(116) 및 제2 절연막(117)은 터널링 절연막, 전하 포획막, 그리고 블로킹 절연막을 형성할 수 있다.
공통 소스 영역들(CSR) 또는 공통 소스 벽들(CSW) 사이에서 그리고 절연 층들(112, 112a) 사이에서, 제2 절연막들(117)의 노출된 외부 면들에 도전 물질들(CM1~CM15)이 제공된다. 도전 물질들(CM1~CM15)은 금속성 도전 물질을 포함 수 있다. 필라들(PL) 상에 드레인들(118)이 제공된다. 예시적으로, 드레인들(118)은 N 도전형을 갖는 반도체 물질(예를 들면, 실리콘)을 포함할 수 있다. 예시적으로, 드레인들(118)은 필라들(PL)의 채널막들(115)의 상부 면들과 접촉할 수 있다.
드레인들(118) 상에, 제2방향을 따라 신장되고, 제1방향을 따라 서로 이격된 제3 및 제4 비트 라인들(BL3, BL4)이 제공된다. 제3 및 제4 비트 라인들(BL3, BL4)은 드레인들(118)과 연결된다. 예시적으로, 드레인들(118) 및 제3 및 제4 비트 라인들(BL3, BL4)은 컨택 플러그들을 통해 연결될 수 있다. 제3 및 제4 비트 라인들(BL3, BL4)은 금속성 도전 물질들을 포함할 수 있다.
필라들(PL)은 제1 및 제2 절연막들(116, 117) 그리고 도전 물질들(CM1~CM15)과 함께 셀 스트링들(CS)을 형성한다. 필라들(PL) 각각은 제1 및 제2 절연막들(116, 117), 그리고 인접한 도전 물질들(CM1~CM15)과 함께 하나의 셀 스트링을 구성한다.
제1 도전 물질들(CM1)은 인접한 제1 및 제2 절연막들(116, 117) 그리고 채널막들(115)과 함께 접지 선택 트랜지스터들(GST)을 형성할 수 있다. 제1 도전 물질들(CM1)은 제1방향을 따라 신장되고 공통으로 연결되어 접지 선택 라인(GSL)을 형성할 수 있다. 제1 도전 물질들(CM1)이 공통으로 연결됨에 따라, 접지 선택 트랜지스터들(GST)은 접지 선택 라인(GSL)에 공통으로 연결될 수 있다.
예시적으로, 제1 도전 물질들(CM1)은 제1 도전 물질들(CM1)이 형성된 높이 또는 그보다 높은 높이에서 서로 공통으로 연결될 수 있다. 이하에서, 특정한 도전 물질들이 공통으로 연결된다는 설명은 해당 도전 물질들이 자신의 높이에서 또는 그보다 높은 높이에서 서로 공통으로 연결되는 것으로 이해될 것이다.
제2 도전 물질들(CM2)은 인접한 제1 및 제2 절연막들(116, 117) 그리고 채널막들(115)과 함께 제1 더미 메모리 셀들(DMC1)을 형성할 수 있다. 제2 도전 물질들(CM2)은 제1 방향을 따라 신장되고 공통으로 연결되어 제1 더미 워드 라인(DWL1)을 형성할 수 있다. 제2 도전 물질들(CM2)이 공통으로 연결됨에 따라, 제1 더미 메모리 셀들(DMC1)은 제1 더미 워드 라인(DWL1)에 공통으로 연결될 수 있다.
제3 내지 제6 도전 물질들(CM3~CM6)은 인접한 제1 및 제2 절연막들(116, 117) 그리고 채널막들(115)과 함께 제1 내지 제4 메모리 셀들(MC1~MC4)을 각각 형성할 수 있다. 제3 내지 제6 도전 물질들(CM3~CM6) 중 제i 도전 물질들(CMi)(i는 3 내지 6의 범위 내의 정수)은 제1 방향을 따라 신장되고 공통으로 연결될 수 있다.
제i 도전 물질들(CMi)이 공통으로 연결됨에 따라, 제i' 메모리 셀들(MCi')(i'는 1 내지 4의 범위 내의 정수)은 제i' 워드 라인(WLi')에 공통으로 연결될 수 있다. 제3 내지 제6 도전 물질들(CM3~CM6)은 각각 제1 내지 제4 워드 라인들(WL1~WL4)을 형성할 수 있다.
제7 및 제8 도전 물질들(CM7, CM8)은 인접한 제1 및 제2 절연막들(116, 117) 그리고 채널막들(115)과 함께 제2 및 제3 더미 메모리 셀들(DMC2, DMC3)을 각각 형성할 수 있다. 제7 및 제8 도전 물질들(CM7, CM8) 중 제j 도전 물질들(CMj)(j는 7 또는 8)은 제1 방향을 따라 신장되고 공통으로 연결될 수 있다.
제j 도전 물질들(CMj)이 공통으로 연결됨에 따라, 제j' 메모리 셀들(DMCj')(j'는 2 또는 3)은 제j' 더미 워드 라인(DWLj')에 공통으로 연결될 수 있다. 제7 및 제8 도전 물질들(CM7, CM8)은 각각 제2 및 제3 더미 워드 라인들(DWL2, DWL3)을 형성할 수 있다.
제9 내지 제12 도전 물질들(CM9~CM12)은 인접한 제1 및 제2 절연막들(116, 117) 그리고 채널막들(115)과 함께 제5 내지 제8 메모리 셀들(MC5~MC8)을 각각 형성할 수 있다. 제9 내지 제12 도전 물질들(CM9~CM12) 중 제k 도전 물질들(CMk)(k는 9 내지 12의 범위 내의 정수)은 제1 방향을 따라 신장되고 공통으로 연결될 수 있다.
제k 도전 물질들(CMk)이 공통으로 연결됨에 따라, 제k' 메모리 셀들(MCk')(k'는 5 내지 8의 범위 내의 정수)은 제k' 워드 라인(WLk')에 공통으로 연결될 수 있다. 제9 내지 제12 도전 물질들(CM9~CM12)은 각각 제5 내지 제8 워드 라인들(WL5~WL8)을 형성할 수 있다.
제13 도전 물질들(CM13)은 인접한 제1 및 제2 절연막들(116, 117) 그리고 채널막들(115)과 함께 제4 더미 메모리 셀들(DMC4)을 형성할 수 있다. 제13 도전 물질들(CM13)은 제1방향을 따라 신장되고 공통으로 연결되어 제4 더미 워드 라인(DWL4)을 형성할 수 있다.
제14 및 제15 도전 물질들(CM14, CM15)은 인접한 제1 및 제2 절연막들(116, 117) 그리고 채널막들(115)과 함께 스트링 선택 트랜지스터들(SST)을 각각 형성할 수 있다. 제14 및 제15 도전 물질들(CM14, CM15)은 제1 방향을 따라 신장되어 스트링 선택 라인들(SSL)을 각각 형성할 수 있다.
제14 도전 물질들(CM14)은 메모리 셀들(MC1~MC8) 또는 더미 메모리 셀들(DMC1~DMC4)에 인접한 하부의 스트링 선택 트랜지스터들을 형성할 수 있다. 제14 도전 물질들(CM14)은 제1 방향을 따라 신장되어 하부의 스트링 선택 트랜지스터들에 연결되는 하부의 제1 내지 제4 스트링 선택 라인들(SSL1~SSL4)을 각각 형성할 수 있다.
제15 도전 물질들(CM15)은 비트 라인(BL3 또는 BL4)에 인접한 상부의 스트링 선택 트랜지스터들을 형성할 수 있다. 제15 도전 물질들(CM15)은 제1 방향을 따라 신장되어 상부의 스트링 선택 트랜지스터들에 연결되는 상부의 제1 내지 제4 스트링 선택 라인들(SSL1~SSL4)을 각각 형성할 수 있다.
필라들(PL) 각각에서 채널막(115)이 제1 내지 제15 도전 물질들(CM1~CM15)에 의해 공유됨에 따라, 각 셀 스트링에서 접지 선택 트랜지스터(GST), 제1 내지 제4 더미 메모리 셀들(DMC1~DMC4), 제1 내지 제8 메모리 셀들(MC1~MC8), 그리고 스트링 선택 트랜지스터들(SST)은 제3방향을 따라 직렬 연결될 수 있다.
필라들(PL) 각각의 채널막(115)은 셀 스트링들(CS) 각각의 접지 선택 트랜지스터(GST), 제1 내지 제4 더미 메모리 셀들(DMC1~DMC4), 제1 내지 제8 메모리 셀들(MC1~MC8), 그리고 스트링 선택 트랜지스터들(SST)의 수직 바디(vertical body)를 형성할 수 있다.
불휘발성 메모리 장치, 예를 들어 플래시 메모리 장치의 제조 공정상의 특성으로 인해, 제1 내지 제7 도전 물질들(CM1~CM7)에 대응하는 영역에서, 필라들(PL)의 폭 또는 단면적은 기판(101)과 가까울수록 좁아지고, 그리고 기판(101)으로부터 멀어질수록 커질 수 있다. 마찬가지로, 제8 내지 제15 도전 물질들(CM8~CM15)에 대응하는 영역에서, 필라들(PL)의 폭 또는 단면적은 기판(101)과 가까울수록 좁아지고, 그리고 기판(101)으로부터 멀어질수록 커질 수 있다.
예를 들어, 필라들(PL)의 폭 또는 단면적은 기판(101)의 상부면과 평행한 평면으로 필라들(PL)을 절단하였을 때에 보여지는 절단면의 폭 또는 면적을 가리킬 수 있다. 제7 및 제8 도전 물질들(CM7, CM8)에 대응하는 영역에서, 필라들(PL)은 실리콘 패드(SP)를 포함할 수 있다.
실리콘 패드(SP)는 제1 내지 제7 도전 물질들(CM1~CM7)에 대응하는 영역의 채널막들(115)과 제8 내지 제15 도전 물질들(CM8~CM15)에 대응하는 영역의 채널막들(115) 사이를 연결할 수 있다. 실리콘 패드(SP)는 채널막들(115)과 동일한 물질을 포함할 수 있다. 실리콘 패드(SP)는 진성(intrinsic) 실리콘 또는 P형 실리콘을 포함할 수 있다.
예를 들어, 제1 내지 제8 메모리 셀들(MC1~MC8)은 쓰기 동작 시에 쓰기 데이터에 따라 다양한 프로그램 상태들에 대응하는 문턱 전압들을 갖도록 프로그램되고, 그리고 소거 동작 시에 소거 상태에 해당하는 문턱 전압들을 갖도록 소거될 수 있다.
제1 내지 제4 더미 메모리 셀들(DMC1~DMC4)은 특정한 범위 내의 문턱 전압들을 갖도록 제어될 수 있다. 제1 내지 제4 더미 메모리 셀들(DMC1~DMC4)은 제1 내지 제8 메모리 셀들(MC1~MC8)의 쓰기 동작 또는 소거 동작 시에 쓰기 금지 또는 소거 금지될 수 있다. 제1 내지 제4 더미 메모리 셀들(DMC1~DMC4)의 문턱 전압들을 특정한 범위 내로 제어하기 위한 별도의 쓰기 동작 또는 소거 동작이 수행될 수 있다.
제1 내지 제4 더미 메모리 셀들(DMC1~DMC4)과 유사하게, 스트링 선택 트랜지스터들(SST) 및 접지 선택 트랜지스터들(GST)은 특정한 범위 내의 문턱 전압들을 갖도록 제어될 수 있다.
예시적으로, 동일한 높이에 위치하고, 하나의 스트링 선택 라인(SSL1, SSL2, SSL3 또는 SSL4)과 연관된 메모리 셀들은 하나의 물리 페이지를 형성할 수 있다. 하나의 물리 페이지의 메모리 셀들은 하나의 서브 워드 라인에 연결될 수 있다. 동일한 높이에 위치한 물리 페이지들의 서브 워드 라인들은 하나의 워드 라인에 공통으로 연결될 수 있다.
메모리 블록(BLKa)은 3차원 메모리 어레이로 제공된다. 3차원 메모리 어레이는 기판(101) 및 메모리 셀들(MC)의 동작에 연관된 회로의 위에 배치되는 활성 영역을 갖는 메모리 셀들(MC)의 어레이들의 하나 또는 그 이상의 물리 레벨들에 획일적으로(monolithically) 형성될 수 있다. 메모리 셀들(MC)의 동작에 연관된 회로는 기판 내에 또는 기판 위에 위치할 수 있다. 획일적으로 형성되는 것은, 3차원 어레이의 각 레벨의 레이어들이 3차원 어레이의 하위 레벨의 레이어들 위에 직접 증착됨을 의미한다.
본 발명의 기술적 사상에 따른 일 예로서, 3차원 메모리 어레이는 수직의 방향성을 가져, 적어도 하나의 메모리 셀이 다른 하나의 메모리 셀 위에 위치하는 수직 셀 스트링들(CS)(또는 NAND 스트링들)을 포함한다. 적어도 하나의 메모리 셀은 전하 포획 레이어를 포함한다. 각 셀 스트링은 메모리 셀들(MC) 위에 위치하는 적어도 하나의 선택 트랜지스터를 더 포함한다. 적어도 하나의 선택 트랜지스터는 메모리 셀들(MC)과 동일한 구조를 갖고, 메모리 셀들(MC)과 함께 획일적으로 형성된다.
3차원 메모리 어레이가 복수의 레벨들로 구성되고, 레벨들 사이에서 워드 라인들 또는 비트 라인들이 공유되는 구성은 미국등록특허공보 제7,679,133호, 미국등록특허공보 제8,553,466호, 미국등록특허공보 제8,654,587호, 미국등록특허공보 제8,559,235호, 그리고 미국공개특허공보 제2011/0233648호에 개시되어 있으며, 본 발명의 레퍼런스로 포함된다.
불휘발성 메모리 장치(100) 또는 메모리 셀 어레이(110)의 제조 공정의 특성으로 인해, 소거 동작 시에 셀 스트링들(CS)의 메모리 셀들(MC1~MC8)이 소거되는 속도가 달라질 수 있다. 예를 들어, 셀 스트링들(CS) 중 기판(101)의 상부면 상에서 중심에 위치한 제1 셀 스트링들은 제1 소거 속도를 가질 수 있다. 셀 스트링들(CS) 중 기판(101)의 상부면 상에서 외곽에 위치한 제2 셀 스트링들은 제2 소거 속도를 가질 수 있다.
예를 들어, 제1 셀 스트링들은 제2 및 제3 비트 라인(BL2, BL3)에 연결되고, 그리고 제2 및 제3 스트링 선택 라인들(SSL2, SSL3)에 연결된 셀 스트링들일 수 있다. 제2 셀 스트링들은 제1 및 제4 비트 라인들(BL1, BL4)에 연결되고, 그리고 제1 및 제4 셀 스트링들(SSL1, SSL4)에 연결된 셀 스트링들일 수 있다.
예를 들어, 제2 소거 속도는 제1 소거 속도보다 빠를 수 있다. 예를 들어, 소거 동작 시에 제2 셀 스트링들의 제1 내지 제8 메모리 셀들(MC1~MC8)로부터 전하가 유출되는 속도는 제1 셀 스트링들의 제1 내지 제8 메모리 셀들(MC1~MC8)로부터 전하가 유출되는 속도보다 빠를 수 있다.
셀 스트링들의 소거 속도들이 서로 다르면, 셀 스트링들의 소거 속도들이 균일할 때와 비교하여, 소거 동작이 완료된 때에 메모리 블록(BLKa)의 메모리 셀들(MC1~MC8)의 문턱 전압 산포가 증가한다. 따라서, 소거 동작 후에 메모리 셀들(MC1~MC8)에 대해 쓰기 동작이 수행되면, 메모리 셀들(MC1~MC8)의 소거 상태의 문턱 전압들과 프로그램 상태의 문턱 전압들 사이의 차이(즉, 읽기 마진)가 감소한다.
읽기 마진이 감소하면, 메모리 셀들(MC1~MC8)의 소거 상태와 프로그램 상태를 구별하기 위한 읽기가 실패할 가능성이 증가한다. 즉, 불휘발성 메모리 장치(100)의 신뢰성이 감소할 수 있다.
이와 같은 문제를 해결하기 위하여, 본 발명의 실시 예에 따른 불휘발성 메모리 장치(100)는 기판(101)의 상부면 상에서 셀 스트링들(CS)의 위치에 관계없이 셀 스트링들(CS)의 소거 속도들을 유사하게 제어한다. 예를 들어, 불휘발성 메모리 장치(100)는 기판(101)이 상부면 상에서 중앙에 위치한 제1 셀 스트링들과 외곽에 위치한 제2 셀 스트링들의 소거 속도들을 유사하게 제어할 수 있다.
도 4는 본 발명의 실시 예에 따른 불휘발성 메모리 장치(100)의 동작 방법을 보여주는 순서도이다. 예시적으로 소거 동작 시에 불휘발성 메모리 장치(100)의 동작 방법이 도 4에 도시된다. 도 1 내지 도 4를 참조하면, S110 단계에서, 제어 로직 블록(160)의 소거 바디 전압 생성기(170)는 기판(101)에 소거 바디 전압(EBV)을 인가할 수 있다. 소거 바디 전압(EBV)은 양의 고전압일 수 있다.
S120 단계에서, 제어 로직 블록(160)의 소거 소스 전압 생성기(180)는 공통 소스 라인(CSL)에 소거 소스 전압(ESV)을 인가할 수 있다. 소거 소스 전압(ESV)은 양의 고전압일 수 있다. 소거 소스 전압(ESV)은 소거 바디 전압(EBV)보다 높을 수 있다.
S130 단계에서, 행 디코더 블록(120)은 제1 내지 제8 워드 라인들(WL1~WL8)에 소거 워드 라인 전압을 인가할 수 있다. 소거 워드 라인 전압은 접지 전압 또는 접지 전압과 유사한 레벨을 갖는 양전압 또는 음전압일 수 있다.
S140 단계에서, 행 디코더 블록(120)은 접지 선택 라인(GSL) 및 스트링 선택 라인들(SSL)을 포함하는 선택 라인들, 그리고 제1 내지 제4 더미 워드 라인들(DWL1~DWL4)을 플로팅할 수 있다.
S110 단계 내지 S140 단계가 수행되면, 메모리 블록(BKLa)의 메모리 셀들(MC1~MC8)의 문턱 전압들이 낮아질 수 있다. 소거 소스 전압(ESV)의 인가로 인해, 메모리 셀들(MC1~MC8)의 소거 속도들은 유사하게 제어될 수 있다.
예시적으로, 메모리 블록(BLKa)은 둘 이상의 서브 블록들로 분할될 수 있다. 예를 들어, 메모리 블록(BLKa)은 두 개의 서브 블록들로 분할될 수 있다. 실리콘 패드(SP)의 아래에 위치한 제1 내지 제4 메모리 셀들(MC1~MC4)은 제1 서브 블록을 형성할 수 있다. 실리콘 패드(SP)의 위에 위치한 제5 내지 제8 메모리 셀들(MC5~MC8)은 제2 서브 블록을 형성할 수 있다.
제1 서브 블록 및 제2 서브 블록은 서로 독립적으로 소거될 수 있다. 즉, 메모리 셀들(MC1~MC8)은 서브 블록의 단위로 소거될 수 있다. 제1 서브 블록이 소거될 때, 행 디코더 블록(120)은 제1 내지 제4 워드 라인들(WL1~WL4)에 소거 워드 라인 전압을 인가하고 그리고 제5 내지 제8 워드 라인들(WL5~WL8)을 플로팅할 수 있다.
제2 서브 블록이 소거될 때, 행 디코더 블록(120)은 제5 내지 제8 워드 라인들(WL5~WL8)에 소거 워드 라인 전압을 인가하고 그리고 제1 내지 제4 워드 라인들(WL1~WL4)을 플로팅할 수 있다.
도 5는 소거 바디 전압(EBV)에 의해 제4 비트 라인(BL4)에 연결된 메모리 셀들이 소거되는 예를 보여준다. 도면이 불필요하게 복잡해지는 것을 방지하기 위하여, 도 3에서 언급된 참조 번호들 및 참조 기호들 중 일부가 도 5에서 생략된다.
도 1 내지 도 3 및 도 5를 참조하면, 소거 바디 전압(EBV)이 기판(101)에 인가될 수 있다. 즉, 기판(101)에 홀들(+)(holes)이 공급될 수 있다. 기판(101)과 채널막(115)은 동일한 P 도전형을 가지므로, 또는 기판(101)은 P 도전형을 갖고 채널막(115)은 진성 실리콘이므로, 기판(101)에 공급되는 홀들(+)은 채널막(115)으로 전달될 수 있다.
채널막(115)으로 전달되는 홀들(+)에 의해, 채널막(115)의 전압이 상승할 수 있다. 제1 내지 제4 워드 라인들(WL1~WL4)에 대응하는 제3 내지 제6 도전 물질들(CM3~CM6)에 소거 워드 라인 전압이 인가된다. 채널막(115)과 제3 내지 제6 도전 물질들(CM3~CM6)의 전위차에 의해 전계가 발생하고, 전계에 의해 제1 내지 제4 메모리 셀들(MC1~MC4)로부터 전하가 유출된다.
마찬가지고, 제5 내지 제8 워드 라인들(WL5~WL8)에 대응하는 제9 내지 제12 도전 물질들(CM9~CM12)에 소거 워드 라인 전압이 인가되면, 제5 내지 제8 메모리 셀들(MC5~MC8)로부터 전하가 유출될 수 있다.
도 6은 소거 바디 전압(EBV) 및 소거 소스 전압(ESV)에 의해 제4 비트 라인(BL4)에 연결된 메모리 셀들이 소거되는 예를 보여준다. 도면이 불필요하게 복잡해지는 것을 방지하기 위하여, 도 3에서 언급된 참조 번호들 및 참조 기호들 중 일부가 도 6에서 생략된다.
도 1 내지 도 3 및 도 6을 참조하면, 도 5를 참조하여 설명된 바와 같이 소거 바디 전압(EBV)이 기판(101)에 인가될 수 있다. 도 5를 참조하여 설명된 것과 달리, 공통 소스 벽들(CSW)을 통해 공통 소스 영역들(CSR)에 소거 소스 전압(ESV)이 인가될 수 있다.
공통 소스 영역들(CSR)은 N 도전형을 갖고, 기판(101)은 P 도전형을 가질 수 있다. 공통 소스 영역들(CSR)에 인가되는 소거 소스 전압(ESV)은 기판(101)에 인가되는 소거 바디 전압(EBV)보다 높을 수 있다. 즉, 공통 소스 영역들(CSR) 및 기판(101)은 역 바이어스(reverse bias) 될 수 있다.
역 바이어스에 의해, 공통 소스 영역(CSR)이 확장된 공통 소스 영역(CSR_E)으로 확장될 수 있다. 확장된 공통 소스 영역(CSR_E)은 기판(101)에 공급되는 홀들(+) 중 일부가 채널막(115)으로 전달되는 것을 차단(X)할 수 있다. 따라서, 채널막(115)의 전압이 홀들(+)에 의해 상승하는 속도가 감소된다.
채널막(115)의 전압이 상승하는 속도가 감소되면, 셀 스트링들(CS)의 메모리 셀들(MC1~MC8)의 소거 속도가 감소될 수 있다. 예를 들어, 셀 스트링들(CS)의 소거 속도는 n% 감소(n은 0 초과 100 미만의 양의 수)할 수 있다.
소거 속도가 비율로 감소하면, 더 빠른 소거 속도를 갖는 제1 셀 스트링들의 소거 속도가 더 느린 소거 속도를 갖는 제2 셀 스트링들의 소거 속도보다 더 감소한다. 따라서, 메모리 블록(BLKa)의 셀 스트링들(CS)의 소거 속도들이 유사해지고, 불휘발성 메모리 장치(100)의 신뢰성이 향상될 수 있다.
도 7은 제어 로직 블록(160)이 소거 바디 전압(EBV) 및 소거 소스 전압(ESV)을 인가하는 제1 예를 보여준다. 도 1 내지 도 3 및 도 7을 참조하면, 제1 시간(T1)에, 소거 바디 전압 생성기(170)는 소거 바디 전압(EBV)을 기판(101)에 공급하고, 소거 소스 전압 생성기(180)는 소거 소스 전압(ESV)을 공통 소스 라인(CSL)에 공급할 수 있다.
제2 시간(T2)에, 기판 전압(V_SUB)은 소거 바디 전압(EBV)의 목표 레벨에 도달하고, 공통 소스 라인 전압(V_CSL)은 소거 소스 전압(ESV)의 목표 레벨에 도달할 수 있다. 제3 시간(T3)에, 소거 바디 전압 생성기(170)는 소거 바디 전압(EBV)의 인가를 중지하고, 소거 소스 전압 생성기(180)는 소거 소스 전압(ESV)의 인가를 중지할 수 있다.
즉, 소거 바디 전압(EBV) 및 소거 소스 전압(ESV)은 동시에 인가될 수 있다. 소거 바디 전압(EBV)의 인가와 소거 소스 전압(ESV)의 인가는 동시에 중지될 수 있다.
도 8은 제어 로직 블록(160)이 소거 바디 전압(EBV) 및 소거 소스 전압(ESV)을 인가하는 제2 예를 보여준다. 도 1 내지 도 3 및 도 8을 참조하면, 제1 시간(T1)에, 소거 바디 전압 생성기(170)는 소거 바디 전압(EBV)을 기판(101)에 공급하고, 소거 소스 전압 생성기(180)는 소거 소스 전압(ESV)을 공통 소스 라인(CSL)에 공급할 수 있다.
제2 시간(T2)에, 기판 전압(V_SUB)은 소거 바디 전압(EBV)의 목표 레벨에 도달하고, 공통 소스 라인 전압(V_CSL)은 소거 소스 전압(ESV)의 목표 레벨에 도달할 수 있다. 제3 시간(T3)에, 소거 소스 전압 생성기(180)는 소거 소스 전압(ESV)의 인가를 중지할 수 있다.
소거 소스 전압(ESV)의 인가가 중지되면, 공통 소스 영역들(CSR) 및 기판(101)은 정 바이어스(forward bias) 된다. 따라서, 공통 소스 라인 전압(V_CSL)은 기판 전압(V_SUB)까지 낮아질 수 있다. 제4 시간(T4)에, 소거 바디 전압 생성기(170)는 소거 바디 전압(EBV)의 인가를 중지할 수 있다.
즉, 소거 바디 전압(EBV) 및 소거 소스 전압(ESV)은 동시에 인가될 수 있다. 소거 소스 전압(ESV)의 인가는 소거 바디 전압(EBV)의 인가보다 먼저 중지될 수 있다.
도 9는 제어 로직 블록(160)이 소거 바디 전압(EBV) 및 소거 소스 전압(ESV)을 인가하는 제3 예를 보여준다. 도 1 내지 도 3 및 도 9를 참조하면, 제1 시간(T1)에, 소거 바디 전압 생성기(170)는 소거 바디 전압(EBV)을 기판(101)에 공급할 수 있다.
소거 소스 전압(ESV)이 공통 소스 라인(CSL)에 인가되지 않으면, 공통 소스 영역들(CSR) 및 기판(101)은 정 바이어스(forward bias) 된다. 따라서, 공통 소스 라인 전압(V_CSL)은 기판 전압(V_SUB)을 추종할 수 있다.
제2 시간(T2)에, 소거 소스 전압 생성기(180)는 소거 소스 전압(ESV)을 공통 소스 라인(CSL)에 공급할 수 있다. 공통 소스 라인 전압(V_CSL)은 기판 전압(V_SUB)보다 높아질 수 있다.
제3 시간(T3)에, 기판 전압(V_SUB)은 소거 바디 전압(EBV)의 목표 레벨에 도달할 수 있다. 제4 시간(T4)에, 공통 소스 라인 전압(V_CSL)은 소거 소스 전압(ESV)의 목표 레벨에 도달할 수 있다. 제5 시간(T5)에, 소거 소스 전압 생성기(180)는 소거 소스 전압(ESV)의 인가를 중지하고, 소거 바디 전압 생성기(170)는 소거 바디 전압(EBV)의 인가를 중지할 수 있다.
즉, 소거 소스 전압(ESV)은 소거 바디 전압(EBV)이 인가된 후에 인가될 수 있다. 소거 소스 전압(ESV)의 인가와 소거 바디 전압(EBV)의 인가는 동시에 중지될 수 있다.
도 10은 제어 로직 블록(160)이 소거 바디 전압(EBV) 및 소거 소스 전압(ESV)을 인가하는 제4 예를 보여준다. 도 1 내지 도 3 및 도 10을 참조하면, 제1 시간(T1)에, 소거 바디 전압 생성기(170)는 소거 바디 전압(EBV)을 기판(101)에 공급할 수 있다.
소거 소스 전압(ESV)이 공통 소스 라인(CSL)에 인가되지 않으면, 공통 소스 영역들(CSR) 및 기판(101)은 정 바이어스(forward bias) 된다. 따라서, 공통 소스 라인 전압(V_CSL)은 기판 전압(V_SUB)을 추종할 수 있다.
제2 시간(T2)에, 소거 소스 전압 생성기(180)는 소거 소스 전압(ESV)을 공통 소스 라인(CSL)에 공급할 수 있다. 공통 소스 라인 전압(V_CSL)은 기판 전압(V_SUB)보다 높아질 수 있다.
제3 시간(T3)에, 기판 전압(V_SUB)은 소거 바디 전압(EBV)의 목표 레벨에 도달할 수 있다. 제4 시간(T4)에, 공통 소스 라인 전압(V_CSL)은 소거 소스 전압(ESV)의 목표 레벨에 도달할 수 있다. 제5 시간(T5)에, 소거 소스 전압 생성기(180)는 소거 소스 전압(ESV)의 인가를 중지할 수 있다.
소거 소스 전압(ESV)의 인가가 중지되면, 공통 소스 영역들(CSR) 및 기판(101)은 정 바이어스(forward bias) 된다. 따라서, 공통 소스 라인 전압(V_CSL)은 기판 전압(V_SUB)으로 감소할 수 있다. 제6 시간(T6)에, 소거 바디 전압 생성기(170)는 소거 바디 전압(EBV)의 인가를 중지할 수 있다.
즉, 소거 소스 전압(ESV)은 소거 바디 전압(EBV)이 인가된 후에 인가될 수 있다. 소거 소스 전압(ESV)의 인가는 소거 바디 전압(EBV)의 인가보다 먼저 중지될 수 있다.
도 11은 불휘발성 메모리 장치(100)가 소거 동작을 수행하는 예를 보여주는 순서도 이다. 도 1 내지 도 3 및 도 11을 참조하면, S210 단계에서, 불휘발성 메모리 장치(100)는 제어기로부터 소거 명령 및 주소를 수신할 수 있다. 주소는 메모리 블록들(BLK1~BLKz) 중 하나의 메모리 블록 또는 하나의 메모리 블록의 하나의 서브 블록을 가리킬 수 있다.
S220 단계에서, 불휘발성 메모리 장치(100)는 선택된 메모리 블록(또는 선택된 서브 블록)에 대해 소거를 수행할 수 있다. 소거는 도 4를 참조하여 설명된 방법에 따라 수행될 수 있다. 예를 들어, 소거는 기판(101)에 소거 바디 전압(EBV)을 인가하고 그리고 공통 소스 라인(CSL)에 소거 소스 전압(ESV)을 인가하는 것을 포함할 수 있다.
S220 단계는 선택된 메모리 블록 또는 선택된 서브 블록에 대해 수행될 수 있다. 소거 시에, 비선택된 메모리 블록 또는 비선택된 서브 블록의 워드 라인들은 플로팅될 수 있다.
S230 단계에서, 불휘발성 메모리 장치(100)는 선택된 메모리 블록(또는 선택된 서브 블록)에 대해 소거 검증을 수행할 수 있다. 소거 검증은 소거 검증 읽기 및 패스-페일 체크를 포함할 수 있다. 소거 검증 읽기 시에, 페이지 버퍼 블록(130)은 비트 라인들(BL1~BL4)에 전원 전압 또는 그와 유사한 레벨을 갖는 양전압을 프리차지 할 수 있다.
행 디코더 블록(120)은 검증 대상인 선택된 메모리 셀들에 연결된 워드 라인들에 소거 검증 전압을 인가할 수 있다. 소거 검증 전압은 접지 전압 또는 접지 전압과 유사한 레벨을 갖는 양전압 또는 음전압을 포함할 수 있다. 비트 라인들(BL1~BL4)에 프리차지 된 전압들의 변화는 소거 검증 읽기의 결과로서 페이지 버퍼 블록(130)에서 감지될 수 있다. 검증 읽기의 결과는 패스-페일 체크 블록(140)으로 전달될 수 있다.
불휘발성 메모리 장치(100)의 패스-페일 체크 블록(140)은 패스-페일 체크를 수행할 수 있다. 예를 들어, 검증 읽기의 결과에 따라, 오프 셀들의 수가 문턱값 이상이면, 패스-페일 체크 블록(140)은 페일을 판단할 수 있다. 오프-셀들의 수가 문턱값보다 작으면, 패스-페일 체크 블록(140)은 패스를 판단할 수 있다.
S240 단계에서 페일이 판단되면, S250 단계가 수행된다. S250 단계에서, 불휘발성 메모리 장치(100)의 제어 로직 블록(160)은 소거 루프가 최대 루프에 도달했는지 판단할 수 있다. 예를 들어, S220 단계 내지 S240 단계는 하나의 소거 루프를 형성할 수 있다. 제어 로직 블록(160)은 소거 루프가 수행된(또는 반복된) 횟수가 최대 루프 수에 도달했는지 판단할 수 있다.
S250 단계에서 최대 루프에 도달하지 않은 것으로 판단되면, S260 단계가 수행된다. S260 단계에서, 제어 로직 블록(160)은 소거 바디 전압(EBV) 또는 소거 소스 전압(ESV)의 레벨 또는 인가 시간을 조절할 수 있다.
예를 들어, 제어 로직 블록(160)은 소거 바디 전압(EBV)의 레벨 및 소거 소스 전압(ESV)의 레벨이 증가하도록 소거 바디 전압 생성기(170) 및 소거 소스 전압 생성기(180)를 각각 제어할 수 있다.
예를 들어, 제어 로직 블록(160)은 소거 소스 전압(ESV)이 인가되는 타이밍 또는 소거 소스 전압(ESV)의 인가가 중지되는 타이밍을 조절(예를 들어, 지연(delay) 또는 전진(advance))하도록 소거 소스 전압 생성기(180)를 제어할 수 있다. 이후에, S220 단계에서 불휘발성 메모리 장치(100)는 소거 루프를 다시 시작할 수 있다.
S250 단계에서 최대 루프에 도달한 것으로 판단되면, S270 단계가 수행된다. 예를 들어, 소거 루프가 최대 루프에 도달할 때까지 소거 패스가 판단되지 않으면, S270 단계가 수행된다. S270 단계에서, 제어 로직 블록(160)은 소거 에러를 판단할 수 있다. 제어 로직 블록(160)은 에러를 제어기에 보고할 수 있다.
S240 단계에서 패스가 판단되면, S280 단계가 수행된다. 예를 들어, 소거 루프가 최대 루프에 도달하기 전에 소거 패스가 판단되면, S280 단계가 수행될 수 있다. S280 단계에서, 제어 로직 블록(160)은 소거 완료를 판단할 수 있다. 제어 로직 블록(160)은 소거 완료를 제어기에 보고할 수 있다.
예시적으로, 불휘발성 메모리 장치(100)는 소거 소스 전압(ESV)의 인가를 활성화 또는 비활성화할 수 있다. 소거 소스 전압(ESV)의 인가가 비활성화된 때에, 소거는 도 5를 참조하여 설명된 바와 같이 소거 소스 전압(ESV)을 인가하지 않고 수행될 수 있다.
소거 소스 전압(ESV)의 인가가 활성화된 때에, 소거는 도 6을 참조하여 설명된 바와 같이 소거 소스 전압(ESV) 및 소거 바디 전압(EBV)을 이용하여 수행될 수 있다. 예를 들어, 소거 소스 전압(ESV)의 인가의 활성화 또는 비활성화는 제어기에 의해 제어될 수 있다.
도 12는 본 발명의 실시 예에 따른 메모리 시스템(200)을 보여주는 블록도이다. 예를 들어, 메모리 시스템(200)은 응용 서버, 클라이언트 서버, 데이터 서버와 같은 서버를 포함할 수 있다. 다른 예로서, 메모리 시스템(200)은 개인용 컴퓨터 또는 워크 스테이션을 포함할 수 있다. 메모리 시스템(200)은 스마트폰, 스마트패드 등과 같은 모바일 장치를 포함할 수 있다.
12를 참조하면, 메모리 시스템(200)은 프로세서(210), 메인 메모리 모듈(220), 스토리지 클래스 메모리 모듈(230), 루트 컴플렉스(240), 그리고 스토리지 장치(250)를 포함할 수 있다. 프로세서(210)는 메모리 시스템(200)의 구성 요소들 및 구성 요소들의 동작들을 제어할 수 있다. 프로세서(210)는 운영체제 및 응용들을 실행하고, 운영체제 또는 응용들을 이용하여 데이터를 처리할 수 있다.
프로세서(210)는 메모리 제어기(211) 및 캐시 메모리(212)를 포함할 수 있다. 메모리 제어기(211)는 메인 메모리 모듈(220) 및 스토리지 클래스 메모리 모듈(230)을 제어할 수 있다. 예를 들어, 메모리 제어기(211)는 동일한 통신 표준에 따라 메인 메모리 모듈(220) 및 스토리지 클래스 메모리 모듈(230)을 제어할 수 있다. 캐시 메모리(212)는 정적 랜덤 액세스 메모리(SRAM)와 같은 고속의 메모리를 포함할 수 있다.
메인 메모리 모듈(220) 및 스토리지 클래스 메모리 모듈(230)은 메모리 시스템(200)의 메인 메모리로 사용될 수 있다. 메인 메모리 모듈(220) 및 스토리지 클래스 메모리 모듈(230)은 DIMM(Dual In-line Memory Module), RDIMM(Registered DIMM), LRDIMM(Load Reduced DIMM) 등과 같은 메모리 모듈의 표준들 중 하나에 따라 메모리 제어기(211)와 통신할 수 있다.
메인 메모리 모듈(220)은 동적 랜덤 액세스 메모리(DRAM)와 같은 랜덤 액세스 메모리를 포함할 수 있다. 랜덤 액세스 메모리는 메모리 제어기(211)에 의해 직접 액세스될 수 있다. 메인 메모리 모듈(220)은 랜덤 액세스 메모리의 저장 공간을 메모리 제어기(211)에 제공할 수 있다.
스토리지 클래스 메모리 모듈(230)은 모듈 제어기(231), 랜덤 액세스 메모리(232), 그리고 불휘발성 메모리 장치(233)를 포함할 수 있다. 모듈 제어기(231)는 메모리 제어기(211)의 요청에 따라 랜덤 액세스 메모리(232) 및 불휘발성 메모리 장치(233)를 제어할 수 있다.
예를 들어, 스토리지 클래스 메모리 모듈(230)은 불휘발성 메모리 장치(233)의 저장 공간을 메모리 제어기(211)에 제공할 수 있다. 스토리지 클래스 메모리 모듈(230)은 랜덤 액세스 메모리(232)를 불휘발성 메모리 장치(233)에 대한 캐시 메모리로 사용할 수 있다. 랜덤 액세스 메모리(232)는 메모리 제어기(211)에 의해 직접 액세스될 수 있다.
모듈 제어기(231)는 메모리 제어기(211)가 요청하는 데이터 중 랜덤 액세스 메모리(232)에 존재하지 않는 데이터를 불휘발성 메모리 장치(233)로부터 랜덤 액세스 메모리(232)로 백업할 수 있다. 모듈 제어기(231)는 랜덤 액세스 메모리(232)에 저장된 데이터를 불휘발성 메모리 장치(233)에 플러시할 수 있다.
루트 컴플렉스(240)는 프로세서(210)가 다양한 주변 장치들을 액세스하는 채널들을 제공할 수 있다. 예를 들어, 루트 컴플렉스(240)에 스토리지 장치(250)가 연결될 수 있다. 스토리지 장치(250)는 하드 디스크 드라이브, 광학 디스크 드라이브, 솔리드 스테이트 드라이브 등을 포함할 수 있다.
예를 들어, 스토리지 장치(250)는 스토리지 제어기(251) 및 불휘발성 메모리 장치(252)를 포함할 수 있다. 스토리지 제어기(251)는 프로세서(210)로부터 루트 컴플렉스(240)를 통해 전달되는 요청에 따라 불휘발성 메모리 장치(252)를 액세스할 수 있다.
예를 들어, 스토리지 제어기(251)는 불휘발성 메모리 장치(252)에 쓰기 명령, 읽기 명령 또는 소거 명령을 발행할 수 있다. 쓰기 명령을 이용하여, 스토리지 제어기(251)는 메인 메모리 모듈(220) 또는 스토리지 클래스 메모리 모듈(230)로부터 루트 컴플렉스(240)를 통해 전달되는 데이터를 불휘발성 메모리 장치(252)에 기입할 수 있다.
읽기 명령을 이용하여, 스토리지 제어기(251)는 불휘발성 메모리 장치(252)에 저장된 데이터를 읽을 수 있다. 스토리지 제어기(251)는 읽혀진 데이터를 루트 컴플렉스(240)를 통해 메인 메모리 모듈(220) 또는 스토리지 클래스 메모리 모듈(230)로 전달할 수 있다.
예시적으로, 불휘발성 메모리 장치(233) 또는 불휘발성 메모리 장치(252)는 본 발명의 실시 예에 따른 불휘발성 메모리 장치(100, 도 1 참조)를 포함할 수 있다. 소거 동작 시에, 불휘발성 메모리 장치(233 또는 252)는 기판(101, 도 2 및 도 3 참조)에 소거 바디 전압(EBV)을 인가하고 공통 소스 라인(CSL)에 소거 소스 전압(ESV)을 인가할 수 있다.
소거 소스 전압(ESV)을 공통 소스 라인(CSL)에 인가함으로써, 불휘발성 메모리 장치(233 또는 252)의 셀 스트링들(CS)의 소거 속도들은 유사하게 제어될 수 있다. 따라서, 불휘발성 메모리 장치(233 또는 252), 불휘발성 메모리 장치(233)를 포함하는 스토리지 클래스 메모리 모듈(230), 불휘발성 메모리 장치(252)를 포함하는 스토리지 장치(250), 그리고 불휘발성 메모리 장치(233 또는 252)를 포함하는 메모리 시스템(200)의 신뢰성이 향상될 수 있다.
예시적으로, 모듈 제어기(231)는 불휘발성 메모리 장치(233)의 소거 동작 시에 소거 소스 전압(ESV)의 인가를 활성화할지를 제어할 수 있다. 예를 들어, 특정한 메모리 블록에서 쓰기 동작 및 소거 동작이 수행되는 횟수가 증가할수록, 특정한 메모리 블록의 소거 속도는 증가할 수 있다.
예를 들어, 모듈 제어기(231)는 선택된 메모리 블록의 쓰기 및 소거 횟수가 문턱값보다 낮을 때, 소거 소스 전압(ESV)의 인가를 비활성화할 수 있다. 모듈 제어기(231)는 선택된 메모리 블록의 쓰기 및 소거 횟수가 문턱값 이상일 때, 소거 소스 전압(ESV)의 인가를 활성화할 수 있다.
유사하게, 스토리지 제어기(251)는 불휘발성 메모리 장치(252)의 소거 동작 시에 소거 소스 전압(ESV)의 인가를 활성화할지를 제어할 수 있다. 예를 들어, 스토리지 제어기(251)는 선택된 메모리 블록의 쓰기 및 소거 횟수가 문턱값보다 낮을 때, 소거 소스 전압(ESV)의 인가를 비활성화할 수 있다. 스토리지 제어기(251)는 선택된 메모리 블록의 쓰기 및 소거 횟수가 문턱값 이상일 때, 소거 소스 전압(ESV)의 인가를 활성화할 수 있다.
상술된 실시 예들에서, "블록"의 용어를 사용하여 본 발명의 실시 예들에 따른 구성 요소들이 참조되었다. "블록"은 IC (Integrated Circuit), ASIC (Application Specific IC), FPGA (Field Programmable Gate Array), CPLD (Complex Programmable Logic Device) 등과 같은 다양한 하드웨어 장치들, 하드웨어 장치들에서 구동되는 펌웨어, 응용과 같은 소프트웨어, 또는 하드웨어 장치와 소프트웨어가 조합된 형태로 구현될 수 있다. 또한, "블록"은 IC 내의 반도체 소자들로 구성되는 회로들 또는 IP (Intellectual Property)를 포함할 수 있다.
상술된 내용은 본 발명을 실시하기 위한 구체적인 실시 예들이다. 본 발명은 상술된 실시 예들뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함할 것이다. 또한, 본 발명은 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.
100: 불휘발성 메모리 장치
110: 메모리 셀 어레이
120: 행 디코더 블록
130: 페이지 버퍼 블록
140: 패스-페일 체크 블록
150: 데이터 입력 및 출력 블록
160: 제어 로직 블록
170: 소거 바디 전압 생성기
180: 소거 소스 전압 생성기

Claims (20)

  1. 메모리 블록들을 포함하고, 상기 메모리 블록들 각각은 셀 스트링들을 포함하고, 상기 셀 스트링들 각각은 기판과 수직한 방향으로 적층되는 접지 선택 트랜지스터, 메모리 셀들, 그리고 스트링 선택 트랜지스터를 포함하는 메모리 셀 어레이;
    소거 동작 시에, 상기 기판에 소거 바디 전압을 인가하도록 구성되는 소거 바디 전압 생성기; 그리고
    상기 소거 동작 시에, 상기 셀 스트링들의 접지 선택 트랜지스터들과 연결된 공통 소스 라인에 소거 소스 전압을 인가하도록 구성되는 소거 소스 전압 생성기를 포함하고,
    상기 소거 소스 전압은 상기 소거 바디 전압보다 높은 불휘발성 메모리 장치.
  2. 삭제
  3. 제1항에 있어서,
    상기 기판에서 상기 접지 선택 트랜지스터와 인접한 영역에 상기 기판의 도전형과 다른 도전형을 갖는 공통 소스 영역이 형성되고, 상기 공통 소스 영역은 상기 공통 소스 라인을 형성하는 불휘발성 메모리 장치.
  4. 제1항에 있어서,
    상기 소거 소스 전압 생성기는 상기 기판에 상기 소거 바디 전압이 인가되기 시작할 때 상기 소거 소스 전압을 상기 공통 소스 라인에 동시에 인가하기 시작하는 불휘발성 메모리 장치.
  5. 제1항에 있어서,
    상기 소거 소스 전압 생성기는 상기 소거 바디 전압의 인가가 중지될 때 상기 소거 소스 전압의 인가를 동시에 중지하는 불휘발성 메모리 장치.
  6. 제1항에 있어서,
    상기 소거 소스 전압 생성기는 상기 기판에 상기 소거 바디 전압이 인가되기 시작한 후에 상기 소거 소스 전압을 상기 공통 소스 라인에 인가하기 시작하는 불휘발성 메모리 장치.
  7. 제1항에 있어서,
    상기 소거 소스 전압 생성기는 상기 기판에 상기 소거 바디 전압이 인가되는 동안에 상기 소거 소스 전압의 인가를 중지하는 불휘발성 메모리 장치.
  8. 제1항에 있어서,
    상기 소거 동작은 소거 루프들을 포함하고,
    상기 소거 루프들 각각은 소거 및 소거 검증을 포함하고,
    상기 소거 바디 전압 생성기 및 상기 소거 소스 전압 생성기는 상기 소거 시에 상기 소거 바디 전압 및 상기 소거 소스 전압을 각각 인가하는 불휘발성 메모리 장치.
  9. 제8항에 있어서,
    상기 소거 검증 시에 패스가 판별되지 않으면, 상기 소거 동작은 다음 소거 루프로 진행하는 불휘발성 메모리 장치.
  10. 제9항에 있어서,
    상기 다음 소거 루프에서, 상기 소거 바디 전압 및 상기 소거 소스 전압 중 적어도 하나의 레벨이 조절되는 불휘발성 메모리 장치.
  11. 제10항에 있어서,
    상기 다음 소거 루프에서, 상기 소거 바디 전압은 상승하고 그리고 상기 소거 소스 전압은 상승하는 불휘발성 메모리 장치.
  12. 제9항에 있어서,
    상기 다음 소거 루프에서, 상기 소거 바디 전압 및 상기 소거 소스 전압 중 적어도 하나의 인가 시간이 조절되는 불휘발성 메모리 장치.
  13. 제9항에 있어서,
    상기 다음 소거 루프에서, 상기 소거 소스 전압 생성기는 상기 소거 소스 전압을 인가하는 타이밍을 조절하는 불휘발성 메모리 장치.
  14. 제9항에 있어서,
    상기 다음 소거 루프에서, 상기 소거 소스 전압 생성기는 상기 소거 소스 전압의 인가를 중지하는 타이밍을 조절하는 불휘발성 메모리 장치.
  15. 메모리 블록들을 포함하고, 상기 메모리 블록들 각각은 셀 스트링들을 포함하고, 상기 셀 스트링들 각각은 기판과 수직한 방향으로 적층되는 접지 선택 트랜지스터, 메모리 셀들, 그리고 스트링 선택 트랜지스터를 포함하는 메모리 셀 어레이; 그리고
    소거 동작 시에, 상기 기판에 소거 바디 전압을 인가하도록 구성되는 소거 바디 전압 생성기를 포함하고,
    상기 기판에서 상기 접지 선택 트랜지스터와 인접한 영역에 상기 기판의 도전형과 다른 도전형을 갖는 공통 소스 영역이 형성되고,
    상기 소거 동작 시에 상기 기판에 상기 소거 바디 전압이 인가될 때, 상기 공통 소스 영역이 확장되고,
    상기 공통 소스 영역은 상기 접지 선택 트랜지스터의 채널과 상기 기판이 접촉하는 영역까지 확장되는 불휘발성 메모리 장치.
  16. 제15항에 있어서,
    상기 소거 동작 시에, 상기 소거 바디 전압보다 높은 소거 소스 전압을 상기 공통 소스 영역에 인가함으로써 상기 공통 소스 영역을 확장하도록 구성되는 소거 소스 전압 생성기를 더 포함하는 불휘발성 메모리 장치.
  17. 삭제
  18. 소거 명령을 발행하도록 구성되는 제어기; 그리고
    상기 소거 명령에 따라 소거 동작을 수행하도록 구성되는 불휘발성 메모리 장치를 포함하고,
    상기 불휘발성 메모리 장치는:
    메모리 블록들을 포함하고, 상기 메모리 블록들 각각은 셀 스트링들을 포함하고, 상기 셀 스트링들 각각은 기판과 수직한 방향으로 적층되는 접지 선택 트랜지스터, 메모리 셀들, 그리고 스트링 선택 트랜지스터를 포함하는 메모리 셀 어레이;
    상기 소거 동작 시에, 상기 기판에 소거 바디 전압을 인가하도록 구성되는 소거 바디 전압 생성기; 그리고
    상기 소거 동작 시에, 상기 셀 스트링들의 접지 선택 트랜지스터들과 연결된 공통 소스 라인에 소거 소스 전압을 인가하도록 구성되는 소거 소스 전압 생성기를 포함하고,
    상기 소거 소스 전압은 상기 소거 바디 전압보다 높은 메모리 시스템.
  19. 제18항에 있어서,
    상기 제어기는 외부의 호스트 장치의 요청에 따라 상기 불휘발성 메모리 장치를 제어하도록 구성되고,
    상기 제어기 및 상기 불휘발성 메모리 장치는 솔리드 스테이트 드라이브를 형성하는 메모리 시스템.
  20. 제18항에 있어서,
    외부의 호스트 장치의 요청에 따라 또는 상기 제어기의 제어에 따라 액세스되는 랜덤 액세스 메모리를 더 포함하고,
    상기 제어기, 상기 불휘발성 메모리 장치 및 상기 랜덤 액세스 메모리는 스토리지 클래스 메모리 모듈을 형성하는 메모리 시스템.
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