JP2021150387A - 半導体記憶装置 - Google Patents

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Abstract

【課題】高速且つ信頼性が高い書込を実行可能な半導体記憶装置を提供する。【解決手段】半導体記憶装置は、第１メモリトランジスタ及び選択トランジスタを含むｎ（ｎは２以上の整数）個のメモリストリングと、ｎ個のメモリストリングに含まれるｎ個の第１メモリトランジスタに接続された第１ワード線と、ｎ個のメモリストリングに含まれるｎ個の選択トランジスタにそれぞれ接続されたｎ本の選択ゲート線と、第１ワード線及びｎ本の選択ゲート線に接続された制御回路と、を備える。制御回路は、第１ワード線に接続されたｎ個の第１メモリトランジスタに対するデータの書き込みに際して、プログラム動作を少なくともｎ回実行し、ベリファイ動作をｍ（ｍは０より大きくｎより小さい整数）回のみ実行する。【選択図】図１７

Description

本実施形態は、半導体記憶装置に関する。
メモリトランジスタ及び選択トランジスタを含む複数のメモリストリングと、これら複数のメモリストリングに含まれる複数のメモリトランジスタに接続されたワード線と、複数のメモリストリングに含まれる複数の選択トランジスタにそれぞれ接続された複数の選択ゲート線と、上記ワード線及び複数の選択ゲート線に接続された制御回路と、を備える半導体記憶装置が知られている。
特開２０１７−１５７２６０号公報
高速且つ信頼性が高い書込を実行可能な半導体記憶装置を提供する。
一の実施形態に係る半導体記憶装置は、第１メモリトランジスタ及び選択トランジスタを含むｎ（ｎは２以上の整数）個のメモリストリングと、ｎ個のメモリストリングに含まれるｎ個の第１メモリトランジスタに接続された第１ワード線と、ｎ個のメモリストリングに含まれるｎ個の選択トランジスタにそれぞれ接続されたｎ本の選択ゲート線と、第１ワード線及びｎ本の選択ゲート線に接続された制御回路と、を備える。制御回路は、第１ワード線に接続されたｎ個の第１メモリトランジスタに対するデータの書き込みに際して、プログラム動作を少なくともｎ回実行し、ベリファイ動作をｍ（ｍは０より大きくｎより小さい整数）回のみ実行する。プログラム動作では、ｎ本の選択ゲート線のうちの一の選択ゲート線に第１電圧を供給し、それ以外の選択ゲート線に第１電圧よりも小さい第２電圧を供給し、第１ワード線にプログラム電圧を供給する。ベリファイ動作では、ｎ本の選択ゲート線のうちの一の選択ゲート線に第３電圧を供給し、それ以外の選択ゲート線に第３電圧よりも小さい第４電圧を供給し、第１ワード線にベリファイ電圧を供給する。
一の実施形態に係る半導体記憶装置は、基板と、基板の表面と交差する第１方向に並ぶ複数のワード線層と、第１方向と交差する第２方向に並ぶｎ（ｎは２以上の整数）個の選択ゲート線層と、第１方向に延伸し、第２方向に並び、複数のワード線層及びｎ個の選択ゲート線層にそれぞれ対向する複数の第１半導体層と、複数のワード線層及びｎ個の選択ゲート線層に接続された制御回路と、を備える。第１半導体層は、第１部分と、この第１部分に接続された接続部と、この接続部に接続された第２部分と、を備える。第１部分は、第１方向に沿って延び、第１端部に第２方向に沿って第１の幅を有し、第２方向に沿って第１の幅よりも大きい第２の幅を第２端部に有する。接続部は、第１端部と接続し、第２方向に沿って第１の幅よりも大きい第３の幅を有する。第２部分は、第１方向に沿って延び、第２方向に沿って第３の幅よりも小さい第４の幅を有する第３端部において接続部と接続し、第２方向に沿って第４の幅よりも小さい第５の幅を第４端部に有する。また、第１部分は、第１端部と第２端部との間に設けられた第１領域と、第１領域と第１端部との間に設けられた第２領域と、第１領域と第２端部との間に設けられた第３領域と、を有する。複数のワード線層は、第１領域に対応する複数の第１ワード線層と、第２領域に対応する複数の第２ワード線層と、第３領域に対応する複数の第３ワード線層と、を有する。制御回路は、複数の第２ワード線層のうちのいずれか、又は、複数の第３ワード線層のうちのいずれかに対応するメモリトランジスタに対するデータの書き込みに際して、プログラム動作を少なくともｎ回実行し、ベリファイ動作をｍ（ｍは０より大きくｎより小さい整数）回のみ実行する。プログラム動作では、ｎ個の選択ゲート線層のうちの一の選択ゲート線層に第１電圧を供給し、それ以外の選択ゲート線層に第１電圧よりも小さい第２電圧を供給し、複数の第２ワード線層のいずれか、又は、複数の第３ワード線層のうちのいずれかにプログラム電圧を供給する。ベリファイ動作では、ｎ本の選択ゲート線のうちの一の選択ゲート線層に第３電圧を供給し、それ以外の選択ゲート線層に第３電圧よりも小さい第４電圧を供給し、複数の第２ワード線層のいずれか、又は、複数の第３ワード線層のうちのいずれかにベリファイ電圧を供給する。
第１実施形態に係るメモリシステム１０の構成を示す模式的なブロック図である。 同メモリシステム１０の構成例を示す模式的な側面図である。 同構成例を示す模式的な平面図である。 第１実施形態に係るメモリダイＭＤの構成を示す模式的なブロック図である。 同メモリダイＭＤの一部の構成を示す模式的な回路図である。 同メモリダイＭＤの模式的な平面図である。 図６に示す構造をＡ−Ａ´線で切断し、矢印の方向に見た模式的な断面図である。 図６のＢで示した部分の模式的な拡大図である。 図８に示した各領域の模式的な拡大図である。 図９に示す構造をＣ−Ｃ´線で切断し、矢印の方向に見た模式的な断面図である。 図１０のＤで示した部分の模式的な拡大図である。 メモリダイＭＤの模式的な断面図である。 メモリセルＭＣのしきい値電圧について説明するための模式的な図である。 読出動作について説明するための模式的な断面図である。 プログラム動作について説明するための模式的な断面図である。 ベリファイ動作について説明するための模式的な断面図である。 第１実施形態に係る書込シーケンスについて説明するための模式的なフローチャートである。 第１実施形態に係る書込シーケンスについて説明するための模式的な波形図である。 ２つのワード線ＷＬの間に発生したリークパスについて説明するための模式的な回路図である。 ワード線ＷＬと半導体層１２０との間に発生したリークパスについて説明するための模式的な回路図である。 第２実施形態に係る書込シーケンスについて説明するための模式的なフローチャートである。 第２実施形態に係る書込シーケンスについて説明するための模式的な波形図である。 第３実施形態に係る書込シーケンスについて説明するための模式的なフローチャートである。 第３実施形態に係る書込シーケンスについて説明するための模式的な波形図である。
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。また、以下の図面は模式的なものであり、説明の都合上、一部の構成等が省略される場合がある。また、複数の実施形態について共通する部分には同一の符号を付し、説明を省略する場合がある。
また、本明細書において「半導体記憶装置」と言った場合には、メモリダイを意味する事もあるし、メモリチップ、メモリカード、ＳＳＤ（Solid State Drive）等の、コントロールダイを含むメモリシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。
また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。
また、本明細書において、第１の構成が第２の構成及び第３の構成の「間に接続されている」と言った場合、第１の構成、第２の構成及び第３の構成が直列に接続され、且つ、第１の構成が第２の構成及び第３の構成の電流経路に設けられていることを意味する場合がある。
また、本明細書において、回路等が２つの配線等を「導通させる」と言った場合には、例えば、この回路等がトランジスタ等を含んでおり、このトランジスタ等が２つの配線の間の電流経路に設けられており、このトランジスタ等がＯＮ状態となることを意味する事がある。
また、本明細書においては、基板の上面に対して平行な所定の方向をＸ方向、基板の上面に対して平行で、Ｘ方向と垂直な方向をＹ方向、基板の上面に対して垂直な方向をＺ方向と呼ぶ。
また、本明細書においては、所定の面に沿った方向を第１方向、この所定の面に沿って第１方向と交差する方向を第２方向、この所定の面と交差する方向を第３方向と呼ぶことがある。これら第１方向、第２方向及び第３方向は、Ｘ方向、Ｙ方向及びＺ方向のいずれかと対応していても良いし、対応していなくても良い。
また、本明細書において、「上」や「下」等の表現は、基板を基準とする。例えば、上記Ｚ方向に沿って基板から離れる向きを上と、Ｚ方向に沿って基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端と言う場合には、この構成の基板側の面や端部を意味する事とし、上面や上端と言う場合には、この構成の基板と反対側の面や端部を意味する事とする。また、Ｘ方向又はＹ方向と交差する面を側面等と呼ぶ。
また、本明細書において、構成、部材等について、所定方向の「幅」又は「厚み」と言った場合には、ＳＥＭ（Scanning electron microscopy）やＴＥＭ（Transmission electron microscopy）等によって観察された断面等における幅又は厚みを意味することがある。
また、本明細書において、円筒状又は円環状の部材又は貫通孔等について「径方向」と言った場合には、これら円筒又は円環の中心軸と垂直な平面において、この中心軸に近付く方向又はこの中心軸から離れる方向を意味することとする。また、「径方向の厚み」等と言った場合には、この様な平面において、中心軸から内周面までの距離と、中心軸から外周面までの距離との差分を意味する事とする。
［第１実施形態］
［メモリシステム１０］
図１は、第１実施形態に係るメモリシステム１０の構成を示す模式的なブロック図である。
メモリシステム１０は、ホストコンピュータ２０から送信された信号に応じて、ユーザデータの読出し、書込み、消去等を行う。メモリシステム１０は、例えば、メモリチップ、メモリカード、ＳＳＤ又はその他のユーザデータを記憶可能なシステムである。メモリシステム１０は、ユーザデータを記憶する複数のメモリダイＭＤと、これら複数のメモリダイＭＤ及びホストコンピュータ２０に接続されるコントロールダイＣＤと、を備える。コントロールダイＣＤは、例えば、プロセッサ、ＲＡＭ等を備え、論理アドレスと物理アドレスの変換、ビット誤り検出／訂正、ガベージコレクション（コンパクション）、ウェアレベリング等の処理を行う。
図２は、本実施形態に係るメモリシステム１０の構成例を示す模式的な側面図である。図３は、同構成例を示す模式的な平面図である。説明の都合上、図２及び図３では一部の構成を省略する。
図２に示す様に、本実施形態に係るメモリシステム１０は、実装基板ＭＳＢと、実装基板ＭＳＢに積層された複数のメモリダイＭＤと、メモリダイＭＤに積層されたコントロールダイＣＤと、を備える。実装基板ＭＳＢの上面のうち、Ｙ方向の端部の領域にはパッド電極Ｐが設けられ、その他の一部の領域は接着剤等を介してメモリダイＭＤの下面に接続されている。メモリダイＭＤの上面のうち、Ｙ方向の端部の領域にはパッド電極Ｐが設けられ、その他の領域は接着剤等を介して他のメモリダイＭＤ又はコントロールダイＣＤの下面に接続されている。コントロールダイＣＤの上面のうち、Ｙ方向の端部の領域にはパッド電極Ｐが設けられている。
図３に示す様に、実装基板ＭＳＢ、複数のメモリダイＭＤ、及び、コントロールダイＣＤは、それぞれ、Ｘ方向に並ぶ複数のパッド電極Ｐを備えている。実装基板ＭＳＢ、複数のメモリダイＭＤ、及び、コントロールダイＣＤに設けられた複数のパッド電極Ｐは、それぞれ、ボンディングワイヤＢを介してお互いに接続されている。
尚、図２及び図３に示した構成は例示に過ぎず、具体的な構成は適宜調整可能である。例えば、図２及び図３に示す例では、複数のメモリダイＭＤ上にコントロールダイＣＤが積層され、これらの構成がボンディングワイヤＢによって接続されている。この様な構成では、複数のメモリダイＭＤ及びコントロールダイＣＤが一つのパッケージ内に含まれる。しかしながら、コントロールダイＣＤは、メモリダイＭＤとは別のパッケージに含まれていても良い。また、複数のメモリダイＭＤ及びコントロールダイＣＤは、ボンディングワイヤＢではなく、貫通電極等を介してお互いに接続されていても良い。
［メモリダイＭＤの回路構成］
図４は、第１実施形態に係るメモリダイＭＤの構成を示す模式的なブロック図である。図５は、メモリダイＭＤの一部の構成を示す模式的な回路図である。
尚、図４には、複数の制御端子等を図示している。これら複数の制御端子は、ハイアクティブ信号（正論理信号）に対応する制御端子として表される場合と、ローアクティブ信号（負論理信号）に対応する制御端子として表される場合と、ハイアクティブ信号及びローアクティブ信号の双方に対応する制御端子として表される場合と、がある。図４において、ローアクティブ信号に対応する制御端子の符号は、オーバーライン（上線）を含んでいる。本明細書において、ローアクティブ信号に対応する制御端子の符号は、スラッシュ（“／”）を含んでいる。
図４に示す様に、メモリダイＭＤは、データを記憶するメモリセルアレイＭＣＡと、メモリセルアレイＭＣＡに接続された周辺回路ＰＣと、を備える。周辺回路ＰＣは、電圧生成回路ＶＧと、ロウデコーダＲＤと、センスアンプモジュールＳＡＭと、シーケンサＳＱＣと、を備える。また、周辺回路ＰＣは、キャッシュメモリＣＭと、アドレスレジスタＡＤＲと、コマンドレジスタＣＭＲと、ステータスレジスタＳＴＲと、を備える。また、周辺回路ＰＣは、入出力制御回路Ｉ／Ｏと、論理回路ＣＴＲと、を備える。
［メモリセルアレイＭＣＡの回路構成］
メモリセルアレイＭＣＡは、図５に示す様に、複数のメモリブロックＢＬＫを備える。これら複数のメモリブロックＢＬＫは、それぞれ、複数のストリングユニットＳＵを備える。これら複数のストリングユニットＳＵは、それぞれ、複数のメモリストリングＭＳを備える。これら複数のメモリストリングＭＳの一端は、それぞれ、ビット線ＢＬを介して周辺回路ＰＣに接続される。また、これら複数のメモリストリングＭＳの他端は、それぞれ、共通のソース線ＳＬを介して周辺回路ＰＣに接続される。
メモリストリングＭＳは、ビット線ＢＬ及びソース線ＳＬの間に直列に接続されたドレイン側選択トランジスタＳＴＤ、複数のメモリセルＭＣ（メモリトランジスタ）、ソース側選択トランジスタＳＴＳ、及び、ソース側選択トランジスタＳＴＳｂを備える。以下、ドレイン側選択トランジスタＳＴＤ、ソース側選択トランジスタＳＴＳ、及び、ソース側選択トランジスタＳＴＳｂを、単に選択トランジスタ（ＳＴＤ、ＳＴＳ、ＳＴＳｂ）と呼ぶ事がある。
メモリセルＭＣは、チャネル領域として機能する半導体層、電荷蓄積膜を含むゲート絶縁膜、及び、ゲート電極を備える電界効果型のトランジスタである。メモリセルＭＣのしきい値電圧は、電荷蓄積膜中の電荷量に応じて変化する。メモリセルＭＣは、１ビット又は複数ビットのデータを記憶する。尚、１のメモリストリングＭＳに対応する複数のメモリセルＭＣのゲート電極には、それぞれ、ワード線ＷＬが接続される。これらワード線ＷＬは、それぞれ、１のメモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。
選択トランジスタ（ＳＴＤ、ＳＴＳ、ＳＴＳｂ）は、チャネル領域として機能する半導体層、ゲート絶縁膜及びゲート電極を備える電界効果型のトランジスタである。選択トランジスタ（ＳＴＤ、ＳＴＳ、ＳＴＳｂ）のゲート電極には、それぞれ、選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）が接続される。ドレイン側選択ゲート線ＳＧＤは、ストリングユニットＳＵに対応して設けられ、１のストリングユニットＳＵ中の全てのメモリストリングＭＳに共通に接続される。ソース側選択ゲート線ＳＧＳは、複数のストリングユニットＳＵ中の全てのメモリストリングＭＳに共通に接続される。ソース側選択ゲート線ＳＧＳｂは、複数のストリングユニットＳＵ中の全てのメモリストリングＭＳに共通に接続される。
［周辺回路ＰＣの回路構成］
電圧生成回路ＶＧ（図４）は、例えば図５に示す様に、複数の電圧供給線３１に接続されている。電圧生成回路ＶＧは、例えば、レギュレータ等の降圧回路及びチャージポンプ回路３２等の昇圧回路を含む。これら降圧回路及び昇圧回路は、それぞれ、電源電圧ＶＣＣ及び接地電圧ＶＳＳ（図４）が供給される電圧供給線に接続されている。これらの電圧供給線は、例えば、図２、図３を参照して説明したパッド電極Ｐに接続されている。電圧生成回路ＶＧは、例えば、シーケンサＳＱＣからの制御信号に従って、メモリセルアレイＭＣＡに対する読出動作、書込動作及び消去動作に際してビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ及び選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）に印加される複数通りの動作電圧を生成し、複数の電圧供給線３１に同時に出力する。電圧供給線３１から出力される動作電圧は、シーケンサＳＱＣからの制御信号に従って適宜調整される。
ロウデコーダＲＤ（図４）は、例えば図５に示す様に、アドレスデータＤＡＤＤをデコードするアドレスデコーダ２２と、アドレスデコーダ２２の出力信号に応じてメモリセルアレイＭＣＡに動作電圧を転送するブロック選択回路２３及び電圧選択回路２４と、を備える。
アドレスデコーダ２２は、複数のブロック選択線ＢＬＫＳＥＬ及び複数の電圧選択線３３を備える。アドレスデコーダ２２は、例えば、シーケンサＳＱＣからの制御信号に従って順次アドレスレジスタＡＤＲ（図４）のロウアドレスＲＡを参照し、このロウアドレスＲＡをデコードして、ロウアドレスＲＡに対応する所定のブロック選択トランジスタ３５及び電圧選択トランジスタ３７をＯＮ状態とし、それ以外のブロック選択トランジスタ３５及び電圧選択トランジスタ３７をＯＦＦ状態とする。例えば、所定のブロック選択線ＢＬＫＳＥＬ及び電圧選択線３３の電圧を“Ｈ”状態とし、それ以外の電圧を“Ｌ”状態とする。尚、Ｎチャネル型でなくＰチャネル型のトランジスタを用いる場合には、これらの配線に逆の電圧を印加する。
尚、図示の例において、アドレスデコーダ２２には、１つのメモリブロックＢＬＫについて１つずつブロック選択線ＢＬＫＳＥＬが設けられている。しかしながら、この構成は適宜変更可能である。例えば、２以上のメモリブロックＢＬＫについて１つずつブロック選択線ＢＬＫＳＥＬを備えていても良い。
ブロック選択回路２３は、メモリブロックＢＬＫに対応する複数のブロック選択部３４を備える。これら複数のブロック選択部３４は、それぞれ、ワード線ＷＬ及び選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）に対応する複数のブロック選択トランジスタ３５を備える。ブロック選択トランジスタ３５は、例えば、電界効果型の耐圧トランジスタである。ブロック選択トランジスタ３５のドレイン電極は、それぞれ、対応するワード線ＷＬ又は選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）に電気的に接続される。ソース電極は、それぞれ、配線ＣＧ及び電圧選択回路２４を介して電圧供給線３１に電気的に接続される。ゲート電極は、対応するブロック選択線ＢＬＫＳＥＬに共通に接続される。
尚、ブロック選択回路２３は、図示しない複数のトランジスタを更に備える。これら複数のトランジスタは、選択ゲート線（ＳＧＤ，ＳＧＳ、ＳＧＳｂ）及び接地電圧ＶＳＳが供給される電圧供給線の間に接続された電界効果型の耐圧トランジスタである。これら複数のトランジスタは、非選択のメモリブロックＢＬＫに含まれる選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）に接地電圧ＶＳＳを供給する。尚、非選択のメモリブロックＢＬＫに含まれる複数のワード線ＷＬは、フローティング状態となる。
電圧選択回路２４は、ワード線ＷＬ及び選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）に対応する複数の電圧選択部３６を備える。これら複数の電圧選択部３６は、それぞれ、複数の電圧選択トランジスタ３７を備える。電圧選択トランジスタ３７は、例えば、電界効果型の耐圧トランジスタである。電圧選択トランジスタ３７のドレイン端子は、それぞれ、配線ＣＧ及びブロック選択回路２３を介して、対応するワード線ＷＬ又は選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）に電気的に接続される。ソース端子は、それぞれ、対応する電圧供給線３１に電気的に接続される。ゲート電極は、それぞれ、対応する電圧選択線３３に接続される。
センスアンプモジュールＳＡＭは、例えば、複数のビット線ＢＬに対応する複数のセンスアンプユニットを備える。センスアンプユニットは、それぞれ、ビット線ＢＬに接続されたセンスアンプを備える。センスアンプは、ビット線ＢＬに接続されたセンス回路と、ビット線ＢＬに接続された電圧転送回路と、センス回路及び電圧転送回路に接続されたラッチ回路と、を備える。センス回路は、ビット線ＢＬの電圧又は電流に応じてＯＮ状態となるセンストランジスタと、センストランジスタのＯＮ／ＯＦＦ状態に応じて充電又は放電される配線と、を備える。ラッチ回路は、この配線の電圧に応じて“１”又は“０”のデータをラッチする。電圧転送回路は、このラッチ回路にラッチされたデータに応じてビット線ＢＬを２通りの電圧供給線のいずれかと導通させる。
キャッシュメモリＣＭ（図４）は、配線ＤＢＵＳを介してセンスアンプモジュールＳＡＭ内のラッチ回路に接続された複数のラッチ回路を備える。これら複数のラッチ回路に含まれるデータＤＡＴは、順次センスアンプモジュールＳＡＭ又は入出力制御回路Ｉ／Ｏに転送される。
また、キャッシュメモリＣＭには、図示しないデコード回路及びスイッチ回路が接続されている。デコード回路は、アドレスレジスタＡＤＲ（図４）に保持されたカラムアドレスＣＡをデコードする。スイッチ回路は、デコード回路の出力信号に応じて、カラムアドレスＣＡに対応するラッチ回路をバスＤＢ（図４）と導通させる。
シーケンサＳＱＣは、コマンドレジスタＣＭＲに保持されたコマンドデータＤＣＭＤに従い、ロウデコーダＲＤ、センスアンプモジュールＳＡＭ、及び、電圧生成回路ＶＧに内部制御信号を出力する。また、シーケンサＳＱＣは、適宜自身の状態を示すステータスデータＤＳＴをステータスレジスタＳＴＲに出力する。また、シーケンサＳＱＣは、レディ／ビジー信号を生成し、端子ＲＹ／／ＢＹに出力する。尚、端子ＲＹ／／ＢＹは、例えば、図２、図３を参照して説明したパッド電極Ｐによって実現される。
入出力制御回路Ｉ／Ｏは、データ信号入出力端子ＤＱ０〜ＤＱ７と、クロック信号入出力端子ＤＱＳ，／ＤＱＳと、データ信号入出力端子ＤＱ０〜ＤＱ７に接続されたコンパレータ等の入力回路及びＯＣＤ（Off Chip Driver）回路等の出力回路と、を備える。また、入出力回路Ｉ／Ｏは、これら入力回路及び出力回路に接続されたシフトレジスタと、バッファ回路と、を備える。入力回路、出力回路、シフトレジスタ及びバッファ回路は、それぞれ、電源電圧ＶＣＣＱ及び接地電圧ＶＳＳが供給される端子に接続されている。データ信号入出力端子ＤＱ０〜ＤＱ７、クロック信号入出力端子ＤＱＳ，／ＤＱＳ及び電源電圧ＶＣＣＱが供給される端子は、例えば、図２、図３を参照して説明したパッド電極Ｐによって実現される。データ信号入出力端子ＤＱ０〜ＤＱ７を介して入力されたデータは、論理回路ＣＴＲからの内部制御信号に応じて、バッファ回路から、キャッシュメモリＣＭ、アドレスレジスタＡＤＲ又はコマンドレジスタＣＭＲに出力される。また、データ信号入出力端子ＤＱ０〜ＤＱ７を介して出力されるデータは、論理回路ＣＴＲからの内部制御信号に応じて、キャッシュメモリＣＭ又はステータスレジスタＳＴＲからバッファ回路に入力される。
論理回路ＣＴＲ（図４）は、外部制御端子／ＣＥｎ，ＣＬＥ，ＡＬＥ，／ＷＥ，ＲＥ，／ＲＥを介してコントロールダイＣＤから外部制御信号を受信し、これに応じて入出力制御回路Ｉ／Ｏに内部制御信号を出力する。尚、外部制御端子／ＣＥｎ，ＣＬＥ，ＡＬＥ，／ＷＥ，ＲＥ，／ＲＥは、例えば、図２、図３を参照して説明したパッド電極Ｐによって実現される。
［メモリダイＭＤの構造］
図６は、メモリダイＭＤの模式的な平面図である。図７は、図６に示す構造をＡ−Ａ´線で切断し、矢印の方向に見た模式的な断面図である。図８は、図６のＢで示した部分の模式的な拡大図である。図９は、図８に示した各領域の模式的な拡大図である。図１０は、図９に示す構造をＣ−Ｃ´線で切断し、矢印の方向に見た模式的な断面図である。図１１は、図１０のＤで示した部分の模式的な拡大図である。図１２は、メモリダイＭＤの模式的な断面図である。
図６に示す様に、メモリダイＭＤは、半導体基板１００を備える。図示の例において、半導体基板１００にはＸ方向に並ぶ２つのメモリセルアレイ領域ＲＭＣＡが設けられる。メモリセルアレイ領域ＲＭＣＡとＸ方向に並ぶ位置には、第１フックアップ領域ＲＨＵ１と、これよりもメモリセルアレイ領域ＲＭＣＡから遠い第２フックアップ領域ＲＨＵ２と、が設けられている。これらの領域は、メモリセルアレイ領域ＲＭＣＡのＸ方向の端部に沿ってＹ方向に延伸する。また、これらの領域の外側には、周辺回路領域ＲＰＣが設けられている。
また、図７に示す様に、メモリダイＭＤは、半導体基板１００上に設けられたデバイス層ＤＬＬと、デバイス層ＤＬＬの上方に設けられたデバイス層ＤＬＵと、デバイス層ＤＬＵの上方に設けられた配線層Ｍ０と、配線層Ｍ０の上方に設けられた配線層Ｍ１と、配線層Ｍ１の上方に設けられた配線層Ｍ２と、を備える。
［半導体基板１００の構造］
半導体基板１００は、例えば、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型のシリコン（Ｓｉ）からなる半導体基板である。例えば図７に示す様に、半導体基板１００の表面には、例えば、リン（Ｐ）等のＮ型の不純物を含むＮ型ウェル領域１００Ｎと、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型ウェル領域１００Ｐと、Ｎ型ウェル領域１００Ｎ及びＰ型ウェル領域１００Ｐが設けられていない半導体基板領域１００Ｓと、絶縁領域１００Ｉと、が設けられている。Ｎ型ウェル領域１００Ｎ、Ｐ型ウェル領域１００Ｐ及び半導体基板領域１００Ｓは、それぞれ、周辺回路ＰＣを構成する複数のトランジスタＴｒ、及び、複数のキャパシタ等の一部として機能する。
［デバイス層ＤＬＬ，ＤＬＵのメモリセルアレイ領域ＲＭＣＡにおける構造］
メモリセルアレイ領域ＲＭＣＡには、例えば図６に示す様に、Ｙ方向に並ぶ複数のメモリブロックＢＬＫが設けられている。メモリブロックＢＬＫは、例えば図８に示す様に、Ｙ方向に並ぶ２つのフィンガー構造ＦＳを備える。Ｙ方向において隣り合う２つのフィンガー構造ＦＳの間には、フィンガー構造間構造ＳＴが設けられる。
尚、以下の説明では、メモリブロックＢＬＫ中の２つのフィンガー構造ＦＳを、それぞれ、フィンガー構造ＦＳ０，ＦＳ１と呼ぶ場合がある。また、フィンガー構造ＦＳ０，ＦＳ１に対応するソース側選択ゲート線ＳＧＳを、それぞれ、ソース側選択ゲート線ＳＧＳ０，ＳＧＳ１と呼ぶ場合がある。また、フィンガー構造ＦＳ０中の２つのストリングユニットＳＵを、それぞれ、ストリングユニットＳＵａ，ＳＵｂと呼ぶ場合がある。また、フィンガー構造ＦＳ１中の２つのストリングユニットＳＵを、それぞれ、ストリングユニットＳＵｃ，ＳＵｄと呼ぶ場合がある。また、ストリングユニットＳＵａ，ＳＵｂ，ＳＵｃ，ＳＵｄに対応するドレイン側選択ゲート線ＳＧＤを、それぞれ、ドレイン側選択ゲート線ＳＧＤａ，ＳＧＤｂ，ＳＧＤｃ，ＳＧＤｄと呼ぶ場合がある。
フィンガー構造ＦＳは、例えば図１０に示す様に、Ｚ方向に並ぶ複数の導電層１１０と、Ｚ方向に延伸する複数の半導体層１２０と、複数の導電層１１０及び複数の半導体層１２０の間にそれぞれ設けられた複数のゲート絶縁膜１３０と、を備える。
導電層１１０は、Ｘ方向に延伸する略板状の導電層である。導電層１１０は、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。また、導電層１１０は、例えば、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含む多結晶シリコン等を含んでいても良い。Ｚ方向に並ぶ複数の導電層１１０の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１０１が設けられている。
導電層１１０の下方には、導電層１１１が設けられている。導電層１１１は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。また、導電層１１１及び導電層１１０の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１０１が設けられている。
例えば図１２に示す様に、導電層１１１は、ソース側選択ゲート線ＳＧＳｂ（図５）及びこれに接続された複数のソース側選択トランジスタＳＴＳｂのゲート電極として機能する。導電層１１１は、メモリブロックＢＬＫ毎に電気的に独立している。
また、複数の導電層１１０のうち、最下層に位置する一又は複数の導電層１１０は、ソース側選択ゲート線ＳＧＳ（図５）及びこれに接続された複数のソース側選択トランジスタＳＴＳのゲート電極として機能する。これら複数の導電層１１０は、フィンガー構造ＦＳ毎に電気的に独立している。
また、これよりも上方に位置する複数の導電層１１０は、ワード線ＷＬ（図５）及びこれに接続された複数のメモリセルＭＣ（図５）のゲート電極として機能する。これら複数の導電層１１０は、それぞれ、Ｘ方向において隣り合う複数の導電層１１０と電気的に接続されている。また、これら複数の導電層１１０は、それぞれ、メモリブロックＢＬＫ毎に電気的に独立している。
また、これよりも上方に位置する一又は複数の導電層１１０は、ドレイン側選択ゲート線ＳＧＤ及びこれに接続された複数のドレイン側選択トランジスタＳＴＤ（図５）のゲート電極として機能する。これら複数の導電層１１０は、その他の導電層１１０よりもＹ方向の幅が小さい。また、例えば図９及び図１２に示す様に、Ｙ方向において隣り合う２つの導電層１１０の間には、ストリングユニット間絶縁層ＳＨＥが設けられている。これら複数の導電層１１０は、それぞれ、ストリングユニットＳＵ毎に電気的に独立している。
半導体層１２０は、例えば図９に示す様に、Ｘ方向及びＹ方向に所定のパターンで並ぶ。半導体層１２０は、１つのメモリストリングＭＳ（図５）に含まれる複数のメモリセルＭＣ及び選択トランジスタ（ＳＴＤ、ＳＴＳ、ＳＴＳｂ）のチャネル領域として機能する。半導体層１２０は、例えば、多結晶シリコン（Ｓｉ）等の半導体層である。半導体層１２０は、例えば図１０に示す様に、略有底円筒状の形状を有し、中心部分には酸化シリコン等の絶縁層１２５が設けられている。
半導体層１２０は、デバイス層ＤＬＬに含まれる「第２部分」としての半導体領域１２０Ｌと、デバイス層ＤＬＵに含まれる「第１部分」としての半導体領域１２０Ｕと、を備える。また、半導体層１２０は、半導体領域１２０Ｌの「第３端部」としての上端及び半導体領域１２０Ｕの「第１端部」としての下端に接続された「接続部」としての半導体領域１２０Ｊと、半導体領域１２０Ｌの「第４端部」としての下端に接続された半導体領域１２２と、半導体領域１２０Ｕの「第２端部」としての上端に接続された不純物領域１２１と、を備える。
半導体領域１２０Ｌは、Ｚ方向に延伸する略円筒状の領域である。半導体領域１２０Ｌの外周面は、それぞれデバイス層ＤＬＬに含まれる複数の導電層１１０によって囲われており、これら複数の導電層１１０と対向している。尚、半導体領域１２０Ｌの下端部（例えば、デバイス層ＤＬＬに含まれる複数の導電層１１０よりも下方に位置する部分）の「第５の幅」としての径方向の幅Ｗ１２０ＬＬは、半導体領域１２０Ｌの上端部（例えば、デバイス層ＤＬＬに含まれる複数の導電層１１０よりも上方に位置する部分）の「第４の幅」としての径方向の幅Ｗ１２０ＬＵよりも小さい。
半導体領域１２０Ｕは、Ｚ方向に延伸する略円筒状の領域である。半導体領域１２０Ｕの外周面は、それぞれデバイス層ＤＬＵに含まれる複数の導電層１１０によって囲われており、これら複数の導電層１１０と対向している。尚、半導体領域１２０Ｕの下端部（例えば、デバイス層ＤＬＵに含まれる複数の導電層１１０よりも下方に位置する部分）の「第１の幅」としての径方向の幅Ｗ１２０ＵＬは、半導体領域１２０Ｕの上端部（例えば、デバイス層ＤＬＵに含まれる複数の導電層１１０よりも上方に位置する部分）の「第２の幅」としての径方向の幅Ｗ１２０ＵＵ及び上記幅Ｗ１２０ＬＵよりも小さい。
半導体領域１２０Ｊは、それぞれデバイス層ＤＬＬに含まれる複数の導電層１１０よりも上方に設けられ、デバイス層ＤＬＵに含まれる複数の導電層１１０よりも下方に設けられている。尚、半導体領域１２０Ｊの「第３の幅」としての径方向の幅Ｗ１２０Ｊは、上記幅Ｗ１２０ＬＵ，Ｗ１２０ＵＵよりも大きい。
半導体領域１２２は、半導体基板１００のＰ型ウェル領域１００Ｐに接続されている。半導体領域１２２は、例えば、単結晶シリコン（Ｓｉ）等からなる。半導体領域１２２は、ソース側選択トランジスタＳＴＳｂのチャネル領域として機能する。半導体領域１２２の外周面は、導電層１１１によって囲われており、導電層１１１と対向している。半導体領域１２２と導電層１１１との間には、酸化シリコン等の絶縁層１２３が設けられている。
不純物領域１２１は、例えば、リン（Ｐ）等のＮ型の不純物を含む。コンタクトＣｈ及びコンタクトＶｙ（図７）を介してビット線ＢＬに接続される。
ゲート絶縁膜１３０は、半導体層１２０の外周面を覆う略円筒状の形状を有する。
ゲート絶縁膜１３０は、例えば図１１に示す様に、半導体層１２０及び導電層１１０の間に積層されたトンネル絶縁膜１３１、電荷蓄積膜１３２及びブロック絶縁膜１３３を備える。トンネル絶縁膜１３１及びブロック絶縁膜１３３は、例えば、酸化シリコン（ＳｉＯ２）等の絶縁膜である。電荷蓄積膜１３２は、例えば、窒化シリコン（Ｓｉ３Ｎ４）等の電荷を蓄積可能な膜である。トンネル絶縁膜１３１、電荷蓄積膜１３２、及び、ブロック絶縁膜１３３は略円筒状の形状を有し、半導体層１２０の外周面に沿ってＺ方向に延伸する。
尚、図１１には、ゲート絶縁膜１３０が窒化シリコン等の電荷蓄積膜１３２を備える例を示した。しかしながら、ゲート絶縁膜１３０は、例えば、Ｎ型又はＰ型の不純物を含む多結晶シリコン等のフローティングゲートを備えていても良い。
フィンガー構造間構造ＳＴは、例えば図１０に示す様に、Ｚ方向及びＸ方向に延伸する導電層１４０と、導電層１４０の側面に設けられた絶縁層１４１と、を備える。導電層１４０は、半導体基板１００のＰ型ウェル領域１００Ｐに設けられたＮ型の不純物領域に接続されている。導電層１４０は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。導電層１４０は、例えば、ソース線ＳＬ（図５）の一部として機能する。
［デバイス層ＤＬＬ，ＤＬＵの第１フックアップ領域ＲＨＵ１における構造］
図８に示す様に、第１フックアップ領域ＲＨＵ１には、ドレイン側選択ゲート線ＳＧＤとして機能する複数の導電層１１０のＸ方向における端部が設けられている。また、第１フックアップ領域ＲＨＵ１には、Ｘ方向及びＹ方向にマトリクス状に並ぶ複数のコンタクトＣＣが設けられている。図７に示す様に、これら複数のコンタクトＣＣはＺ方向に延伸し、下端において導電層１１０と接続されている。コンタクトＣＣは、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。
また、図９に示す様に、第１フックアップ領域ＲＨＵ１には、コンタクトＣＣの近傍に設けられた支持構造ＨＲが設けられている。支持構造ＨＲは、例えば、図１０を参照して説明した様な構成と同様に、Ｚ方向に延伸する半導体層１２０と、複数の導電層１１０及び複数の半導体層１２０の間にそれぞれ設けられた複数のゲート絶縁膜１３０と、を備える。ただし、支持構造ＨＲ中の半導体層１２０は、半導体基板１００から絶縁されている。また、支持構造ＨＲ中の半導体層１２０は、いずれの配線等にも接続されていない。
［デバイス層ＤＬＬ，ＤＬＵの第２フックアップ領域ＲＨＵ２における構造］
図８に示す様に、第２フックアップ領域ＲＨＵ２には、ワード線ＷＬ又はソース側選択ゲート線ＳＧＳとして機能する複数の導電層１１０の一部が設けられている。また、第２フックアップ領域ＲＨＵ２には、Ｘ方向及びＹ方向にマトリクス状に並ぶ複数のコンタクトＣＣが設けられている。図７に示す様に、これら複数のコンタクトＣＣはＺ方向に延伸し、下端において導電層１１０と接続されている。
また、図９に示す様に、第２フックアップ領域ＲＨＵ２には、コンタクトＣＣの近傍に設けられた支持構造ＨＲが設けられている。
［デバイス層ＤＬの周辺領域ＲＰＣにおける構造］
例えば図７に示す様に、半導体基板１００の周辺回路領域ＲＰＣには、図示しない絶縁層を介して、配線層ＧＣが設けられている。配線層ＧＣは、半導体基板１００の表面と対向する複数の電極ｇｃを含む。また、半導体基板１００の各領域及び配線層ＧＣに含まれる複数の電極ｇｃは、それぞれ、コンタクトＣＳに接続されている。
半導体基板１００のＮ型ウェル領域１００Ｎ、Ｐ型ウェル領域１００Ｐ及び半導体基板領域１００Ｓは、それぞれ、周辺回路ＰＣを構成する複数のトランジスタＴｒのチャネル領域、及び、複数のキャパシタの一方の電極等として機能する。
配線層ＧＣに含まれる複数の電極ｇｃは、それぞれ、周辺回路ＰＣを構成する複数のトランジスタＴｒのゲート電極、及び、複数のキャパシタの他方の電極等として機能する。
コンタクトＣＳは、Ｚ方向に延伸し、下端において半導体基板１００又は電極ｇｃの上面に接続されている。コンタクトＣＳと半導体基板１００との接続部分には、Ｎ型の不純物又はＰ型の不純物を含む不純物領域が設けられている。コンタクトＣＣは、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。
［配線層Ｍ０，Ｍ１，Ｍ２の構造］
例えば図７に示す様に、配線層Ｍ０，Ｍ１，Ｍ２に含まれる複数の配線は、例えば、上述したコンタクトＣＣ，ＣＳを介して、メモリセルアレイＭＣＡ中の構成及び周辺回路ＰＣ中の構成の少なくとも一方に、電気的に接続される。
配線層Ｍ０は、それぞれ、複数の配線ｍ０を含む。これら複数の配線ｍ０は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。
配線層Ｍ１は、それぞれ、複数の配線ｍ１を含む。これら複数の配線ｍ１は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及び銅（Ｃｕ）等の金属膜の積層膜等を含んでいても良い。尚、複数の配線ｍ１のうちの一部は、ビット線ＢＬ（図５）として機能する。ビット線ＢＬは、例えば図９に示す様に、Ｘ方向に並びＹ方向に延伸する。また、これら複数のビット線ＢＬは、それぞれ、各ストリングユニットＳＵに含まれる１の半導体層１２０に接続されている。
配線層Ｍ２は、例えば図７に示す様に、それぞれ、複数の配線ｍ２を含む。これら複数の配線ｍ２は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びアルミニウム（Ａｌ）等の金属膜の積層膜等を含んでいても良い。尚、複数の配線ｍ２のうちの一部は、パッド電極Ｐ（図２、図３）として機能する。
［メモリセルＭＣのしきい値電圧］
次に、図１３を参照して、メモリセルＭＣのしきい値電圧について説明する。
上述の通り、メモリセルアレイＭＣＡは、複数のメモリセルＭＣを備える。これら複数のメモリセルＭＣに書込シーケンスが行われた場合、これらメモリセルＭＣのしきい値電圧は複数通りのステートに制御される。
図１３は、１ビットのデータが記録されるメモリセルＭＣのしきい値電圧について説明するための模式的なヒストグラムである。横軸はワード線ＷＬの電圧を示しており、縦軸はメモリセルＭＣの数を示している。
図１３の例では、メモリセルＭＣのしきい値電圧が、２通りのステートに制御されている。例えば、下位ステートに制御されたメモリセルＭＣのしきい値電圧は、図１３の読出電圧ＶＣＧＳＲ及びベリファイ電圧ＶＶＦＹＳより小さい。また、上位ステートに制御されたメモリセルＭＣのしきい値電圧は、図１３の読出電圧ＶＣＧＳＲ及びベリファイ電圧ＶＶＦＹＳより大きく、読出パス電圧ＶＲＥＡＤより小さい。
例えば、下位ステートは、低いしきい値電圧（消去状態のメモリセルＭＣのしきい値電圧）に対応している。下位ステートに対応するメモリセルＭＣには、例えば、データ“１”が割り当てられる。
また、上位ステートは、高いしきい値電圧（書込状態のメモリセルＭＣのしきい値電圧）に対応している。上位ステートに対応するメモリセルＭＣには、例えば、データ“０”が割り当てられる。
［読出動作］
次に、図１３及び図１４を参照して、本実施形態に係る半導体記憶装置の読出動作について説明する。図１４は、読出動作について説明するための模式的な断面図である。
尚、以下の説明では、動作の対象となっているワード線ＷＬを選択ワード線ＷＬＳと呼び、それ以外のワード線ＷＬを非選択ワード線ＷＬＵと呼ぶ場合がある。また、図１４には、ストリングユニットＳＵａに含まれる複数のメモリセルＭＣのうち、選択ワード線ＷＬＳに接続されたもの（以下、「選択メモリセルＭＣ」と呼ぶ場合がある。）に対して読出動作を実行する例を示している。また、以下の説明では、この様な複数の選択メモリセルＭＣを含む構成を、選択ページＰＧと呼ぶ場合がある。
読み出しに際しては、例えば、ビット線ＢＬに電圧ＶＤＤを供給し、ソース線ＳＬ（図５）に電圧ＶＳＲＣを供給する。電圧ＶＳＲＣは、例えば、接地電圧ＶＳＳと同程度の大きさを有する。電圧ＶＳＲＣは、例えば、接地電圧ＶＳＳより大きく、電圧ＶＤＤより小さい。
また、例えば図１４に示す様に、選択ページＰＧに含まれる複数の選択メモリセルＭＣを、選択的にビット線ＢＬ及びソース線ＳＬと導通させる。例えば、選択ページＰＧに対応する選択ゲート線（ＳＧＤａ、ＳＧＳ０、ＳＧＳｂ）に電圧ＶＳＧを供給して、選択トランジスタ（ＳＴＤ、ＳＴＳ、ＳＴＳｂ）をＯＮ状態とする。また、それ以外の選択ゲート線（ＳＧＤｂ、ＳＧＤｃ、ＳＧＤｄ、ＳＧＳ１）に接地電圧ＶＳＳを供給して、選択トランジスタ（ＳＴＤ、ＳＴＳ）をＯＦＦ状態とする。また、非選択ワード線ＷＬＵに読出パス電圧ＶＲＥＡＤを供給して、非選択ワード線ＷＬＵに接続された全てのメモリセルＭＣをＯＮ状態とする。
また、図１４に示す様に、選択ワード線ＷＬＳに読出電圧ＶＣＧＳＲを供給する。これにより、図１３の下位ステートに対応するメモリセルＭＣはＯＮ状態となり、上位ステートに対応するメモリセルＭＣはＯＦＦ状態となる。
また、センスアンプモジュールＳＡＭ（図４）によって、選択メモリセルＭＣのＯＮ状態／ＯＦＦ状態を検出する。
その後、センスアンプモジュールＳＡＭによって検出されたデータを出力する。例えば、センスアンプモジュールＳＡＭによって検出されたデータを、キャッシュメモリＣＭ（図４）、バスＤＢ及び入出力制御回路Ｉ／Ｏを介して、コントロールダイＣＤ（図１）に転送する。コントロールダイＣＤはこのデータに対して、ビット誤り検出／訂正等を行った上で、ホストコンピュータ２０に転送する。
［プログラム動作］
次に、図１５を参照して、半導体記憶装置のプログラム動作について説明する。図１５は、プログラム動作について説明するための模式的な断面図である。
尚、図１５には、ストリングユニットＳＵａに含まれ選択ワード線ＷＬＳに接続された選択メモリセルＭＣに対してプログラム動作を実行する例を示している。
プログラム動作に際しては、例えば、複数の選択メモリセルＭＣのうちしきい値電圧の調整を行うもの（以下、「書込メモリセルＭＣ」と呼ぶ場合がある。）に接続されたビット線ＢＬに電圧ＶＳＲＣを供給し、複数の選択メモリセルＭＣのうちしきい値電圧の調整を行わないもの（以下、「禁止メモリセルＭＣ」と呼ぶ場合がある。）に接続されたビット線ＢＬに電圧ＶＤＤを供給する。
また、図１５に示す様に、しきい値電圧の調整を行うメモリセルＭＣを、選択的にビット線ＢＬと導通させる。例えば、選択ページＰＧに対応するドレイン側選択ゲート線ＳＧＤａに電圧ＶＳＧＤを供給し、それ以外のドレイン側選択ゲート線ＳＧＤｂ，ＳＧＤｃ，ＳＧＤｄに接地電圧ＶＳＳを供給する。電圧ＶＳＧＤは、例えば、図１４の電圧ＶＳＧより小さい。これにより、電圧ＶＳＲＣが供給されたビット線ＢＬに対応するドレイン側選択トランジスタＳＴＤはＯＮ状態となり、電圧ＶＤＤが供給されたビット線ＢＬに対応するドレイン側選択トランジスタＳＴＤはＯＦＦ状態となる。また、非選択ページに対応する非選択ワード線ＷＬＵに書込パス電圧ＶＰＡＳＳを供給する。書込パス電圧ＶＰＡＳＳは、例えば、図１４の読出パス電圧ＶＲＥＡＤより大きい。
また、図１５に示す様に、選択ワード線ＷＬＳにプログラム電圧ＶＰＧＭを供給する。プログラム電圧ＶＰＧＭは、書込パス電圧ＶＰＡＳＳよりも大きい。これにより、所望のメモリセルＭＣの電荷蓄積膜１３２（図１１）に電子が蓄積され、メモリセルＭＣのしきい値電圧が増大する。
［ベリファイ動作］
次に、図１６を参照して、半導体記憶装置のベリファイ動作について説明する。図１６は、ベリファイ動作について説明するための模式的な断面図である。
尚、図１６には、ストリングユニットＳＵａに含まれ選択ワード線ＷＬＳに接続された選択メモリセルＭＣに対してベリファイ動作を実行する例を示している。
ベリファイ動作に際しては、例えば、ビット線ＢＬに電圧ＶＤＤを供給し、ソース線ＳＬ（図５）に電圧ＶＳＲＣを供給する。また、選択メモリセルＭＣを、選択的にビット線ＢＬ及びソース線ＳＬと導通させる。また、選択ワード線ＷＬＳにベリファイ電圧ＶＶＦＹＳ（図１３）を供給し、選択メモリセルＭＣのＯＮ状態／ＯＦＦ状態を検出する。これにより、しきい値電圧が所定の大きさに到達したか否かが判定される。
尚、ベリファイ動作の実行後、ベリファイ動作の結果が判定される。例えば、しきい値電圧が所定の大きさに到達していなかったメモリセルＭＣの数が一定数以上だった場合等にはベリファイＦＡＩＬと判定される。一方、しきい値電圧が所定の大きさに到達していなかったメモリセルＭＣの数が一定数未満だった場合等にはベリファイＰＡＳＳと判定される。
［書込シーケンス］
図１７は、本実施形態に係る書込シーケンスについて説明するためのフローチャートである。図１８は、本実施形態に係る書込シーケンスについて説明するための波形図である。
ステップＳ１０１においては、メモリブロックＢＬＫ（図１５）中の複数のワード線ＷＬから、一のワード線ＷＬが選択ワード線ＷＬＳとして選択される。
ステップＳ１０２においては、ストリングユニットＳＵａ中のページＰＧに対して、上述したプログラム動作が実行される。これにより、例えば図１８に示す様に、タイミングｔ１０１において、選択ワード線ＷＬＳ及び非選択ワード線ＷＬＵに書込パス電圧ＶＰＡＳＳが供給される。また、ドレイン側選択ゲート線ＳＧＤａに電圧ＶＳＧＤが供給される。また、ドレイン側選択ゲート線ＳＧＤｂ，ＳＧＤｃ，ＳＧＤｄに接地電圧ＶＳＳが供給される。また、ソース側選択ゲート線ＳＧＳ０，ＳＧＳ１に接地電圧ＶＳＳが供給される。また、それより後のタイミングｔ１０２において、選択ワード線ＷＬＳにプログラム電圧ＶＰＧＭが供給される。また、それより後のタイミングｔ１０３において、選択ワード線ＷＬＳ、非選択ワード線ＷＬＵ、ドレイン側選択ゲート線ＳＧＤａ，ＳＧＤｂ，ＳＧＤｃ，ＳＧＤｄ及びソース側選択ゲート線ＳＧＳ０，ＳＧＳ１に、接地電圧ＶＳＳが供給される。
尚、ステップＳ１０２の終了後においては、ステータスレジスタＳＴＲ（図４）に、書込シーケンスが正常に終了した旨のステータスデータＤＳＴを格納しても良いし、ベリファイ動作を実行しなかった旨のステータスデータＤＳＴを格納しても良い。
ステップＳ１０３においては、例えば図１７に示す様に、ストリングユニットＳＵｂ中のページＰＧに対して、上述したプログラム動作が実行される。これにより、例えば図１８に示す様に、タイミングｔ１１１において、選択ワード線ＷＬＳ及び非選択ワード線ＷＬＵに書込パス電圧ＶＰＡＳＳが供給される。また、ドレイン側選択ゲート線ＳＧＤｂに電圧ＶＳＧＤが供給される。また、ドレイン側選択ゲート線ＳＧＤａ，ＳＧＤｃ，ＳＧＤｄに接地電圧ＶＳＳが供給される。また、ソース側選択ゲート線ＳＧＳ０，ＳＧＳ１に接地電圧ＶＳＳが供給される。また、それより後のタイミングｔ１１２において、選択ワード線ＷＬＳにプログラム電圧ＶＰＧＭが供給される。また、それより後のタイミングｔ１１３において、選択ワード線ＷＬＳ、非選択ワード線ＷＬＵ、ドレイン側選択ゲート線ＳＧＤａ，ＳＧＤｂ，ＳＧＤｃ，ＳＧＤｄ及びソース側選択ゲート線ＳＧＳ０，ＳＧＳ１に、接地電圧ＶＳＳが供給される。
尚、ステップＳ１０３の終了後においては、ステータスレジスタＳＴＲ（図４）に、書込シーケンスが正常に終了した旨のステータスデータＤＳＴを格納しても良いし、ベリファイ動作を実行しなかった旨のステータスデータＤＳＴを格納しても良い。
ステップＳ１０４においては、例えば図１７に示す様に、ストリングユニットＳＵｃ中のページＰＧに対して、上述したプログラム動作が実行される。これにより、例えば図１８に示す様に、タイミングｔ１２１において、選択ワード線ＷＬＳ及び非選択ワード線ＷＬＵに書込パス電圧ＶＰＡＳＳが供給される。また、ドレイン側選択ゲート線ＳＧＤｃに電圧ＶＳＧＤが供給される。また、ドレイン側選択ゲート線ＳＧＤａ，ＳＧＤｂ，ＳＧＤｄに接地電圧ＶＳＳが供給される。また、ソース側選択ゲート線ＳＧＳ０，ＳＧＳ１に接地電圧ＶＳＳが供給される。また、それより後のタイミングｔ１２２において、選択ワード線ＷＬＳにプログラム電圧ＶＰＧＭが供給される。また、それより後のタイミングｔ１２３において、選択ワード線ＷＬＳ、非選択ワード線ＷＬＵ、ドレイン側選択ゲート線ＳＧＤａ，ＳＧＤｂ，ＳＧＤｃ，ＳＧＤｄ及びソース側選択ゲート線ＳＧＳ０，ＳＧＳ１に、接地電圧ＶＳＳが供給される。
尚、ステップＳ１０４の終了後においては、ステータスレジスタＳＴＲ（図４）に、書込シーケンスが正常に終了した旨のステータスデータＤＳＴを格納しても良いし、ベリファイ動作を実行しなかった旨のステータスデータＤＳＴを格納しても良い。
ステップＳ１０５においては、例えば図１７に示す様に、ストリングユニットＳＵｄ中のページＰＧに対して、上述したプログラム動作が実行される。これにより、例えば図１８に示す様に、タイミングｔ１３１において、選択ワード線ＷＬＳ及び非選択ワード線ＷＬＵに書込パス電圧ＶＰＡＳＳが供給される。また、ドレイン側選択ゲート線ＳＧＤｄに電圧ＶＳＧＤが供給される。また、ドレイン側選択ゲート線ＳＧＤａ，ＳＧＤｂ，ＳＧＤｃに接地電圧ＶＳＳが供給される。また、ソース側選択ゲート線ＳＧＳ０，ＳＧＳ１に接地電圧ＶＳＳが供給される。また、それより後のタイミングｔ１３２において、選択ワード線ＷＬＳにプログラム電圧ＶＰＧＭが供給される。また、それより後のタイミングｔ１３３において、選択ワード線ＷＬＳ、非選択ワード線ＷＬＵ、ドレイン側選択ゲート線ＳＧＤａ，ＳＧＤｂ，ＳＧＤｃ，ＳＧＤｄ及びソース側選択ゲート線ＳＧＳ０，ＳＧＳ１に、接地電圧ＶＳＳが供給される。
ステップＳ１０６においては、例えば図１７に示す様に、ストリングユニットＳＵｄ中のページＰＧに対して、上述したベリファイ動作が実行される。これにより、例えば図１８に示す様に、タイミングｔ１３４において、選択ワード線ＷＬＳにベリファイ電圧ＶＶＦＹＳが供給される。また、非選択ワード線ＷＬＵに読出パス電圧ＶＲＥＡＤが供給される。また、ドレイン側選択ゲート線ＳＧＤｄに電圧ＶＳＧが供給される。また、ドレイン側選択ゲート線ＳＧＤａ，ＳＧＤｂ，ＳＧＤｃに接地電圧ＶＳＳが供給される。また、ソース側選択ゲート線ＳＧＳ０に接地電圧ＶＳＳが供給される。また、ソース側選択ゲート線ＳＧＳ１に電圧ＶＳＧが供給される。また、それより後のタイミングｔ１３５において、選択ワード線ＷＬＳ、非選択ワード線ＷＬＵ、ドレイン側選択ゲート線ＳＧＤａ，ＳＧＤｂ，ＳＧＤｃ，ＳＧＤｄ及びソース側選択ゲート線ＳＧＳ０，ＳＧＳ１に、接地電圧ＶＳＳが供給される。
ステップＳ１０７においては、例えば図１７に示す様に、ベリファイ動作の結果が判定される。例えば、しきい値電圧が所定の大きさに到達していなかったメモリセルＭＣの数が一定数以上だった場合等にはベリファイＦＡＩＬと判定し、ステップＳ１０８に進む。一方、しきい値電圧が所定の大きさに到達していなかったメモリセルＭＣの数が一定数未満だった場合等にはベリファイＰＡＳＳと判定し、ステップＳ１０９に進む。
ステップＳ１０８においては、書込シーケンスが正常に終了なかった旨のステータスデータＤＳＴをステータスレジスタＳＴＲ（図４）に格納し、コントロールダイＣＤ（図１）に出力し、書込シーケンスを終了する。
ステップＳ１０９においては、書込シーケンスが正常に終了した旨のステータスデータＤＳＴをステータスレジスタＳＴＲ（図４）に格納し、コントロールダイＣＤ（図１）に出力し、書込シーケンスを終了する。
［第１実施形態の効果］
図１９及び図２０は、本実施形態に係るメモリブロックＢＬＫの構成を示す模式的な回路図である。
図１９は、２つのワード線ＷＬの間で絶縁破壊等が生じ、これによってリークパスが発生してしまった状態を示している。この様な状態のワード線ＷＬを選択ワード線ＷＬＳとしてプログラム動作を実行すると、選択ワード線ＷＬＳがプログラム電圧ＶＰＧＭまで増大せず、所望のメモリセルＭＣの電荷蓄積膜１３２（図１１）に好適に電子を蓄積することが出来ない場合があった。この様な状態でベリファイ動作を実行した場合、図１７のステップＳ１０７においてベリファイＦＡＩＬと判定される可能性が高い。
図２０は、ワード線ＷＬと半導体層１２０（図１０）との間で絶縁破壊等が生じ、これによってリークパスが発生してしまった状態を示している。この様な状態のワード線ＷＬを選択ワード線ＷＬＳとしてプログラム動作を実行すると、選択ワード線ＷＬＳがプログラム電圧ＶＰＧＭまで増大せず、所望のメモリセルＭＣの電荷蓄積膜１３２（図１１）に好適に電子を蓄積することが出来ない場合があった。この様な状態でベリファイ動作を実行した場合、図１７のステップＳ１０７においてベリファイＦＡＩＬと判定される可能性が高い。
ここで、上述の様に、各ワード線ＷＬは、１つのメモリブロックＢＬＫに含まれる全てのストリングユニットＳＵａ〜ＳＵｄに共通に接続されている。従って、図１９又は図２０を参照して説明した様なリークパスがメモリブロックＢＬＫ中のいずれかのストリングユニットＳＵａ〜ＳＵｄにおいて発生している場合、他のストリングユニットＳＵａ〜ＳＵｄに対してプログラム動作及びベリファイ動作を実行する場合であっても、上述の様な現象が生じる。
ここで、本実施形態では、図１７のステップＳ１０１において選択ワード線ＷＬＳを選択した後、この選択ワード線ＷＬＳに対応する全てのページＰＧに対するプログラム動作を実行し（ステップＳ１０２〜Ｓ１０５）、その後でベリファイ動作を実行している（ステップＳ１０６）。
この様な方法によれば、例えばプログラム動作を実行する度にベリファイ動作を実行する様な場合と比較して、書込シーケンスに要する時間を大幅に削減可能である。また、例えばベリファイ動作を実行しない様な場合と比較して、上述の様なワード線ＷＬ間のリークパス、及び、ワード線ＷＬと半導体層１２０との間のリークパスの発生を検出して、書込シーケンスの信頼性を大幅に向上させることが可能である。従って、本実施形態に係る半導体記憶装置によれば、高速且つ信頼性が高い書込シーケンスを実現可能である。
［第２実施形態］
次に、第２実施形態に係る半導体記憶装置について説明する。第２実施形態に係る半導体記憶装置は、基本的には第１実施形態に係る半導体記憶装置と同様に構成されている。ただし、第２実施形態に係る半導体記憶装置は、プログラム動作及びベリファイ動作の実行順が、第１実施形態と異なっている。
図２１は、第２実施形態に係る書込シーケンスについて説明するためのフローチャートである。図２２は、第２実施形態に係る書込シーケンスについて説明するための波形図である。
図２１に示す様に、本実施形態に係る書込シーケンスは、基本的には第１実施形態に係る書込シーケンスと同様に実行される。ただし、本実施形態においては、ステップＳ１０２の実行後に、ステップＳ２０１が実行される。
ステップＳ２０１においては、例えば図２１に示す様に、ストリングユニットＳＵａ中のページＰＧに対して、上述したベリファイ動作が実行される。これにより、例えば図２２に示す様に、タイミングｔ１０４において、選択ワード線ＷＬＳにベリファイ電圧ＶＶＦＹＳが供給される。また、非選択ワード線ＷＬＵに読出パス電圧ＶＲＥＡＤが供給される。また、ドレイン側選択ゲート線ＳＧＤａに電圧ＶＳＧが供給される。また、ドレイン側選択ゲート線ＳＧＤｂ，ＳＧＤｃ，ＳＧＤｄに接地電圧ＶＳＳが供給される。また、ソース側選択ゲート線ＳＧＳ０に電圧ＶＳＧが供給される。また、ソース側選択ゲート線ＳＧＳ１に接地電圧ＶＳＳが供給される。また、それより後のタイミングｔ１０５において、選択ワード線ＷＬＳ、非選択ワード線ＷＬＵ、ドレイン側選択ゲート線ＳＧＤａ，ＳＧＤｂ，ＳＧＤｃ，ＳＧＤｄ及びソース側選択ゲート線ＳＧＳ０，ＳＧＳ１に、接地電圧ＶＳＳが供給される。
ステップＳ２０２においては、例えば図２１に示す様に、ベリファイ動作の結果が判定される。例えば、しきい値電圧が所定の大きさに到達していなかったメモリセルＭＣの数が一定数以上だった場合等にはベリファイＦＡＩＬと判定し、ステップＳ１０８に進む。一方、しきい値電圧が所定の大きさに到達していなかったメモリセルＭＣの数が一定数未満だった場合等にはベリファイＰＡＳＳと判定し、ステップＳ２０３に進む。
ステップＳ２０３においては、書込動作が正常に終了した旨のステータスデータＤＳＴをステータスレジスタＳＴＲ（図４）に格納し、コントロールダイＣＤ（図１）に出力し、ステップＳ１０３に進む。
［第２実施形態の効果］
本実施形態に係る半導体記憶装置によれば、第１実施形態と同様に、高速且つ高信頼性の書込を実現可能である。
また、本実施形態では、選択ワード線ＷＬＳに対応する最後のストリングユニットＳＵｄに対するプログラム動作の実行後だけでなく、選択ワード線ＷＬＳに対応する最初のストリングユニットＳＵａに対するプログラム動作の実行後にも、ベリファイ動作を実行している。この様な方法によれば、例えば書込シーケンスを開始する前に発生していたリークパス等を、第１実施形態よりも早い段階で検出可能である。
［第３実施形態］
次に、第３実施形態に係る半導体記憶装置について説明する。第３実施形態に係る半導体記憶装置は、基本的には第１実施形態又は第２実施形態に係る半導体記憶装置と同様に構成されている。ただし、第３実施形態に係る半導体記憶装置は、プログラム動作及びベリファイ動作の実行順が、第１実施形態又は第２実施形態と異なる場合がある。
図１９及び図２０を参照して説明した様なリークパスの発生は、所定のワード線ＷＬについて発生しやすい場合がある。半導体記憶装置の更なる高速化のためには、例えば、この様なワード線ＷＬについては第１実施形態又は第２実施形態に係る書込シーケンスを実行し、その他のワード線ＷＬについてはより高速な書込シーケンスを実行することが考えられる。
例えば、図１０を参照して説明した様な半導体記憶装置は、半導体層１２０が、半導体領域１２０Ｌと、半導体領域１２０Ｕと、を備えている。図１９及び図２０を参照して説明した様なリークパスの発生は、例えば、半導体領域１２０Ｌの下端近傍及び上端近傍、並びに、半導体領域１２０Ｕの下端近傍及び上端近傍において発生しやすい場合がある。
この様な場合には、例えば、デバイス層ＤＬＬ中の複数の導電層１１０のうち、下から数えてｎＬＡ（ｎＬＡは自然数）個の導電層１１０のいずれかが選択ワード線ＷＬＳとして選択された場合には第１実施形態又は第２実施形態に係る書込シーケンスを実行することが考えられる。尚、この様な導電層１１０は、半導体領域１２０Ｌの下端近傍の領域（第６領域）に対向する。また、デバイス層ＤＬＬ中の複数の導電層１１０のうち、上から数えてｎＬＢ（ｎＬＢは自然数）個の導電層１１０のいずれかが選択ワード線ＷＬＳとして選択された場合には第１実施形態又は第２実施形態に係る書込シーケンスを実行することが考えられる。尚、この様な導電層１１０は、半導体領域１２０Ｌの上端近傍の領域（第５領域）に対向する。また、これらの間に設けられたｎＬＣ（ｎＬＣは、ｎＬＡ及びｎＬＢより大きい自然数）個の導電層１１０のいずれかが選択ワード線ＷＬＳとして選択された場合には、より高速な書込シーケンスを実行することが考えられる。尚、この様な導電層１１０は、半導体領域１２０Ｌの一部の領域（第４領域）に対向する。
同様に、例えば、デバイス層ＤＬＵ中の複数の導電層１１０のうち、下から数えてｎＵＡ（ｎＵＡは自然数）個の導電層１１０のいずれかが選択ワード線ＷＬＳとして選択された場合には第１実施形態又は第２実施形態に係る書込シーケンスを実行することが考えられる。尚、この様な導電層１１０は、半導体領域１２０Ｕの下端近傍の領域（第３領域）に対向する。また、デバイス層ＤＬＵ中の複数の導電層１１０のうち、上から数えてｎＵＢ（ｎＵＢは自然数）個の導電層１１０のいずれかが選択ワード線ＷＬＳとして選択された場合には第１実施形態又は第２実施形態に係る書込シーケンスを実行することが考えられる。尚、この様な導電層１１０は、半導体領域１２０Ｕの上端近傍の領域（第２領域）に対向する。また、これらの間に設けられたｎＵＣ（ｎＵＣは、ｎＵＡ及びｎＵＢより大きい自然数）個の導電層１１０のいずれかが選択ワード線ＷＬＳとして選択された場合には、より高速な書込シーケンスを実行することが考えられる。尚、この様な導電層１１０は、半導体領域１２０Ｕの一部の領域（第１領域）に対向する。
図２３は、上述の、より高速な書込シーケンスについて説明するためのフローチャートである。図２４は、この書込シーケンスについて説明するための波形図である。
図２３及び図２４に示す書込シーケンスは、基本的には第１実施形態に係る書込シーケンスと同様である。ただし、この書込シーケンスは、ステップＳ１０７以降のステップを有しておらず、ステップＳ１０６の実行後に終了となる。即ち、図２３及び図２４に例示した書込シーケンスにおいては、ベリファイ動作を実行しない。
［他の実施形態］
（ａ）上記実施形態について、ワード線ＷＬに接続されたメモリセルＭＣに対してプログラム電圧は一回のみ印加されるようにしてもよい。これにより、書き込み速度が向上する。
（ｂ）第１実施形態について、ベリファイ動作はストリングユニットＳＵｄに対するプログラム動作の終了後に行われた。これに代えて、ストリングユニットＳＵａ、ＳＵｂ、ＳＵｃのいずれかに対するプログラム動作の終了後にベリファイ動作を行っても良い。これにより、第１実施形態と同様に、高速且つ高信頼性の書込を実現可能である。
（ｃ）第２実施形態について、ベリファイ動作はストリングユニットＳＵａとストリングユニットＳＵｄとに対するプログラム動作の終了後に行われた。これに代えて、ストリングユニットＳＵａ、ＳＵｂ、ＳＵｃ、ＳＵｄのうち任意の二つのストリングユニットに対するプログラム動作の終了後にベリファイ動作を行っても良い。これにより、第２実施形態と同様に、高速且つ高信頼性の書込を実現可能である。
（ｄ）ベリファイ動作はストリングユニットＳＵａ、ＳＵｂ、ＳＵｃ、ＳＵｄの４つのストリングユニットのうち任意の３つのストリングユニットに対するプログラム動作の終了後に行ってもよい。ストリングユニットの数よりもベリファイ動作の回数を少なくとも一回少なくすることで、高速且つ高信頼性の書込を実現可能である。
（ｅ）上記実施形態について、ストリングユニットはＳＵａ、ＳＵｂ、ＳＵｃ、ＳＵｄの４つであった。しかし、ストリングユニットの数は４つに限らない。５つ、６つ、あるいはさらにストリングユニットの数が増えたとしても上記実施形態の動作を行うことで、高速且つ高信頼性の書込を実現可能である。
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１００…半導体基板、１０１…絶縁層、１１０…導電層、１１１…導電層、１１２…導電層、１１３…半導体層、１２０…半導体層、１３０…ゲート絶縁膜、１３１…トンネル絶縁膜、１３２…電荷蓄積膜、１３３…ブロック絶縁膜、ＢＬ…ビット線、ＭＣ…メモリセル、ＭＣＡ…メモリセルアレイ、ＭＳ…メモリストリング、ＳＧＤ…ドレイン側選択ゲート線、ＳＧＳ…ソース側選択ゲート線、ＳＧＳｂ…ソース側選択ゲート線、ＳＬ…ソース線、ＳＴＤ…ドレイン側選択トランジスタ、ＳＴＳ…ソース側選択トランジスタ、ＳＴＳｂ…ソース側選択トランジスタ、ＳＵ…ストリングユニット、ＷＬ…ワード線。

Claims (11)

  1. 第１メモリトランジスタ及び選択トランジスタを含むｎ（ｎは２以上の整数）個のメモリストリングと、
    前記ｎ個のメモリストリングに含まれるｎ個の第１メモリトランジスタに接続された第１ワード線と、
    前記ｎ個のメモリストリングに含まれるｎ個の選択トランジスタにそれぞれ接続されたｎ本の選択ゲート線と、
    前記第１ワード線及び前記ｎ本の選択ゲート線に接続された制御回路と
    を備え、
    前記制御回路は、前記第１ワード線に接続されたｎ個の第１メモリトランジスタに対するデータの書き込みに際して、
    前記ｎ本の選択ゲート線のうちの一の選択ゲート線に第１電圧を供給し、それ以外の選択ゲート線に前記第１電圧よりも小さい第２電圧を供給し、前記第１ワード線にプログラム電圧を供給するプログラム動作を少なくともｎ回実行し、
    前記ｎ本の選択ゲート線のうちの一の選択ゲート線に第３電圧を供給し、それ以外の選択ゲート線に前記第３電圧よりも小さい第４電圧を供給し、前記第１ワード線にベリファイ電圧を供給するベリファイ動作をｍ（ｍは０より大きくｎより小さい整数）回のみ実行する
    半導体記憶装置。
  2. 前記制御回路は、前記第１ワード線に接続されたｎ個の第１メモリトランジスタに対するデータの書き込みに際して、
    前記プログラム動作をｎ回のみ実行する
    請求項１記載の半導体記憶装置。
  3. 前記制御回路は、前記第１ワード線に接続されたｎ個の第１メモリトランジスタに対するデータの書き込みに際して、
    前記ｎ個の第１メモリトランジスタのうちのｎ番目の第１メモリトランジスタに対する前記プログラム動作の実行後に、前記ベリファイ動作を実行する
    請求項１又は２記載の半導体記憶装置。
  4. 前記制御回路は、前記第１ワード線に接続されたｎ個の第１メモリトランジスタに対するデータの書き込みに際して、
    前記ベリファイ動作を１回のみ実行する
    請求項１〜３のいずれか１項記載の半導体記憶装置。
  5. 前記制御回路は、前記第１ワード線に接続されたｎ個の第１メモリトランジスタに対するデータの書き込みに際して、
    前記ｎ個の第１メモリトランジスタのうちの１番目の第１メモリトランジスタに対する前記プログラム動作の実行後に、前記ベリファイ動作を実行する
    請求項１〜３のいずれか１項記載の半導体記憶装置。
  6. 前記制御回路は、前記第１ワード線に接続されたｎ個の第１メモリトランジスタに対するデータの書き込みに際して、
    前記ベリファイ動作を２回のみ実行する
    請求項５記載の半導体記憶装置。
  7. 第２メモリトランジスタを含む前記ｎ個のメモリストリングと、
    前記ｎ個のメモリストリングに含まれるｎ個の第２メモリトランジスタに接続された第２ワード線と、
    前記第２ワード線に接続された前記制御回路と
    を備え、
    前記制御回路は、前記第２ワード線に接続されたｎ個の第２メモリトランジスタに対するデータの書き込みに際して、
    前記プログラム動作を少なくともｎ回実行し、
    前記ベリファイ動作を実行しない
    請求項１〜６のいずれか１項記載の半導体記憶装置。
  8. 基板と、
    前記基板の表面と交差する第１方向に並ぶ複数のワード線層と、
    前記第１方向と交差する第２方向に並ぶｎ（ｎは２以上の整数）個の選択ゲート線層と、
    前記第１方向に延伸し、前記第２方向に並び、前記複数のワード線層及び前記ｎ個の選択ゲート線層にそれぞれ対向する複数の第１半導体層と、
    前記複数のワード線層及び前記ｎ個の選択ゲート線層に接続された制御回路と
    を備え、
    前記第１半導体層は、
    前記第１方向に沿って延び、第１端部に第２方向に沿って第１の幅を有し、第２方向に沿って前記第１の幅よりも大きい第２の幅を第２端部に有する第１部分と、
    前記第１端部と接続し、前記第２方向に沿って前記第１の幅よりも大きい第３の幅を有する接続部と、
    前記第１方向に沿って延び、前記第２方向に沿って前記第３の幅よりも小さい第４の幅を有する第３端部において前記接続部と接続し、前記第２方向に沿って前記第４の幅よりも小さい第５の幅を第４端部に有する第２部分と、を備え、
    前記第１部分は、
    前記第１端部と前記第２端部との間に設けられた第１領域と、
    前記第１領域と前記第１端部との間に設けられた第２領域と、
    前記第１領域と前記第２端部との間に設けられた第３領域と
    を、有し、
    前記複数のワード線層は、
    前記第１領域に対応する複数の第１ワード線層と、
    前記第２領域に対応する複数の第２ワード線層と、
    前記第３領域に対応する複数の第３ワード線層と
    を、有し、
    前記制御回路は、前記複数の第２ワード線層のうちのいずれか、又は、前記複数の第３ワード線層のうちのいずれかに対応するメモリトランジスタに対するデータの書き込みに際して、
    前記ｎ個の選択ゲート線層のうちの一の選択ゲート線層に第１電圧を供給し、それ以外の選択ゲート線層に前記第１電圧よりも小さい第２電圧を供給し、前記複数の第２ワード線層のうちのいずれか、又は、前記複数の第３ワード線層のうちのいずれかにプログラム電圧を供給するプログラム動作を少なくともｎ回実行し、
    前記ｎ本の選択ゲート線のうちの一の選択ゲート線層に第３電圧を供給し、それ以外の選択ゲート線層に前記第３電圧よりも小さい第４電圧を供給し、前記複数の第２ワード線層のうちのいずれか、又は、前記複数の第３ワード線層のうちのいずれかにベリファイ電圧を供給するベリファイ動作をｍ（ｍは０より大きくｎより小さい整数）回のみ実行する
    半導体記憶装置。
  9. 前記制御回路は、前記複数の第１ワード線層のうちのいずれかに対応するメモリトランジスタに対するデータの書き込みに際して、
    前記プログラム動作を少なくともｎ回実行し、
    前記ベリファイ動作を実行しない
    請求項８記載の半導体記憶装置。
  10. 前記第２部分は、
    前記第３端部と前記第４端部との間に設けられた第４領域と、
    前記第４領域と前記第３端部との間に設けられた第５領域と、
    前記第４領域と前記第４端部との間に設けられた第６領域と
    を、有し、
    前記複数のワード線層は、
    前記第４領域に対応する複数の第４ワード線層と、
    前記第５領域に対応する複数の第５ワード線層と、
    前記第６領域に対応する複数の第６ワード線層と
    を、有し、
    前記制御回路は、前記複数の第５ワード線層のうちのいずれか、又は、前記複数の第６ワード線層のうちのいずれかに対応するメモリトランジスタに対するデータの書き込みに際して、
    前記ｎ個の選択ゲート線層のうちの一の選択ゲート線層に第５電圧を供給し、それ以外の選択ゲート線層に前記第５電圧よりも小さい第６電圧を供給し、前記複数の第５ワード線層のうちのいずれか、又は、前記複数の第６ワード線層のうちのいずれかにプログラム電圧を供給するプログラム動作を少なくともｎ回実行し、
    前記ｎ本の選択ゲート線のうちの一の選択ゲート線層に第７電圧を供給し、それ以外の選択ゲート線層に前記第７電圧よりも小さい第８電圧を供給し、前記複数の第５ワード線層のうちのいずれか、又は、前記複数の第６ワード線層のうちのいずれかにベリファイ電圧を供給するベリファイ動作をｍ（ｍは０より大きくｎより小さい整数）回のみ実行する
    請求項８または９に記載の半導体記憶装置。
  11. 前記制御回路は、前記複数の第４ワード線層のうちのいずれかに対応するメモリトランジスタに対するデータの書き込みに際して、
    前記プログラム動作を少なくともｎ回実行し、
    前記ベリファイ動作を実行しない
    請求項１０記載の半導体記憶装置。

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