JP2020149744A - 半導体記憶装置 - Google Patents

Abstract

【課題】信頼性を損なうことなく高速に動作する半導体記憶装置を提供する。【解決手段】半導体記憶装置は、メモリトランジスタと、メモリトランジスタのゲート電極に接続された第１配線と、を備える。データを読み出す読出動作の、第１のタイミングから第２のタイミングにかけて、第１配線の電圧が第１電圧まで増大し、第２のタイミングから第３のタイミングにかけて、第１配線の電圧が第２電圧まで減少する。第１のタイミングにおける第１配線の電圧が第１初期電圧である場合の第１のタイミングから第２のタイミングまでの長さを第１の長さとし、第１のタイミングにおける第１配線の電圧が第１初期電圧よりも小さい第２初期電圧である場合の第１のタイミングから第２のタイミングまでの長さを第２の長さとすると、第２の長さは、第１の長さよりも大きい。【選択図】図８

Description

本実施形態は、半導体記憶装置に関する。

メモリトランジスタを含む半導体記憶装置が知られている。

特開２０１５−１７６３０９号公報

信頼性を損なうことなく高速に動作する半導体記憶装置を提供する。

一の実施形態に係る半導体記憶装置は、複数のメモリトランジスタ及び複数の選択トランジスタを含むメモリストリングと、複数のメモリトランジスタ及び複数の選択トランジスタのいずれかのゲート電極にそれぞれ接続された第１配線及び第２配線と、メモリストリングの一端及び他端にそれぞれ接続された第３配線及び第４配線と、を備える。データを読み出す読出動作、データを書き込む書込動作、及び、データを消去する消去動作の少なくとも一つの、第１のタイミングから第２のタイミングにかけて、第１配線の電圧が第１電圧まで変化し、第２のタイミングから第３のタイミングにかけて、第１配線〜第４配線のいずれかの電圧が第２電圧まで変化する。第１のタイミングから所定時間の経過後における第１配線の電圧が第３電圧よりも大きい場合の第１のタイミングから第２のタイミングまでの時間を第１の時間とし、第１のタイミングから所定時間の経過後における第１配線の電圧が第３電圧よりも小さい場合の第１のタイミングから第２のタイミングまでの時間を第２の時間とすると、第２の時間は、第１の時間よりも長い。

一の実施形態に係る半導体記憶装置は、メモリトランジスタと、メモリトランジスタのゲート電極に接続された第１配線と、を備える。データを読み出す読出動作の、第１のタイミングから第２のタイミングにかけて、第１配線の電圧が第１電圧まで増大し、第２のタイミングから第３のタイミングにかけて、第１配線の電圧が第２電圧まで減少する。第１のタイミングにおける第１配線の電圧が第１初期電圧である場合の第１のタイミングから第２のタイミングまでの長さを第１の長さとし、第１のタイミングにおける第１配線の電圧が第１初期電圧よりも小さい第２初期電圧である場合の第１のタイミングから第２のタイミングまでの長さを第２の長さとすると、第２の長さは、第１の長さよりも大きい。

第１実施形態に係る半導体記憶装置ＭＤの構成を示す模式的なブロック図である。 半導体記憶装置ＭＤの一部の構成を示す模式的な回路図である。 半導体記憶装置ＭＤの一部の構成を示す模式的な回路図である。 半導体記憶装置ＭＤの構成を示す模式的な平面図である。 図４の一部の拡大図である。 図５に示す構造をＡ−Ａ´線に沿って切断し、矢印の方向に見た断面図である。 図６の一部の拡大図である。 第１実施形態に係る読出動作について説明するための模式的なフローチャートである。 同読出動作について説明するための模式的なタイミング図である。 同読出動作について説明するための模式的な断面図である。 同読出動作について説明するための模式的な断面図である。 同読出動作について説明するための模式的な断面図である。 比較例に係る読出動作について説明するための模式的なフローチャートである。 同読出動作について説明するための模式的なタイミング図である。 同読出動作について説明するための模式的な断面図である。 同読出動作について説明するための模式的なタイミング図である。 同読出動作について説明するための模式的なタイミング図である。 第１実施形態に係る読出動作について説明するための模式的なタイミング図である。 第１実施形態に係る読出動作について説明するための模式的なタイミング図である。 第２実施形態に係る読出動作について説明するための模式的なフローチャートである。 第３実施形態に係る半導体記憶装置の一部の構成を示す模式的な回路図である。 第３実施形態に係る読出動作について説明するための模式的なフローチャートである。 同読出動作について説明するための模式的なグラフである。 第４実施形態に係る読出動作について説明するための模式的なグラフである。 他の実施形態に係る書込動作について説明するための模式的なグラフである。 他の実施形態に係る書込動作について説明するための模式的なグラフである。 他の実施形態に係る書込動作について説明するための模式的なグラフである。 他の実施形態に係る書込動作について説明するための模式的なグラフである。 他の実施形態に係る書込動作について説明するための模式的なグラフである。

次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。

また、本明細書において「半導体記憶装置」と言った場合には、メモリダイを意味する事もあるし、メモリチップ、メモリカード、ＳＳＤ等の、コントロールダイを含むメモリシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。

また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。

また、本明細書において、第１の構成が第２の構成及び第３の構成の「間に接続されている」と言った場合、第１の構成、第２の構成及び第３の構成が直列に接続され、且つ、第１の構成が第２の構成及び第３の構成の電流経路に設けられていることを意味する場合がある。

また、本明細書において、回路等が２つの配線等を「導通させる」と言った場合には、例えば、この回路等がトランジスタ等を含んでおり、このトランジスタ等が２つの配線の間の電流経路に設けられており、このトランジスタ等がＯＮ状態となることを意味する事がある。

［第１実施形態］
［構成］
図１は、第１実施形態に係る半導体記憶装置ＭＤの構成を示す模式的なブロック図である。図２及び図３は、半導体記憶装置ＭＤの一部の構成を示す模式的な回路図である。

図１に示す通り、半導体記憶装置ＭＤは、データを記憶するメモリセルアレイＭＣＡと、メモリセルアレイＭＣＡに接続された周辺回路ＰＣと、を備える。

［メモリセルアレイＭＣＡ］
メモリセルアレイＭＣＡは、複数のメモリブロックＭＢを備える。これら複数のメモリブロックＭＢは、図２に示す様に、それぞれ、複数のサブブロックＳＢを備える。これら複数のサブブロックＳＢは、それぞれ、複数のメモリストリングＭＳを備える。これら複数のメモリストリングＭＳの一端は、それぞれ、ビット線ＢＬを介して周辺回路ＰＣに接続される。また、これら複数のメモリストリングＭＳの他端は、それぞれ、共通のソース線ＳＬを介して周辺回路ＰＣに接続される。

メモリストリングＭＳは、ビット線ＢＬ及びソース線ＳＬの間に直列に接続されたドレイン選択トランジスタＳＴＤ、複数のメモリセルＭＣ、及び、ソース選択トランジスタＳＴＳを備える。以下、ドレイン選択トランジスタＳＴＤ、及び、ソース選択トランジスタＳＴＳを、単に選択トランジスタ（ＳＴＤ、ＳＴＳ）と呼ぶ事がある。

本実施形態に係るメモリセルＭＣは、チャネル領域として機能する半導体層、電荷蓄積膜を含むゲート絶縁膜、及び、ゲート電極を備える電界効果型のトランジスタ（メモリトランジスタ）である。メモリセルＭＣのしきい値電圧は、電荷蓄積膜中の電荷量に応じて変化する。メモリセルＭＣは、１ビット又は複数ビットのデータを記憶する。尚、１のメモリストリングＭＳに対応する複数のメモリセルＭＣのゲート電極には、それぞれ、ワード線ＷＬが接続される。これらワード線ＷＬは、それぞれ、１のメモリブロックＭＢ中の全てのメモリストリングＭＳに共通に接続される。

選択トランジスタ（ＳＴＤ、ＳＴＳ）は、チャネル領域として機能する半導体層、ゲート絶縁膜及びゲート電極を備える電界効果型のトランジスタである。選択トランジスタ（ＳＴＤ、ＳＴＳ）のゲート電極には、それぞれ、選択ゲート線（ＳＧＤ、ＳＧＳ）が接続される。ドレイン選択線ＳＧＤは、サブブロックＳＢに対応して設けられ、１のサブブロックＳＢ中の全てのメモリストリングＭＳに共通に接続される。ソース選択線ＳＧＳは、１のメモリブロックＭＢ中の複数のメモリストリングＭＳに共通に接続される。

［周辺回路ＰＣ］
制御装置としての、周辺回路ＰＣは、図１に示す通り、センスアンプモジュールＳＡＭと、ロウデコーダＲＤと、電圧生成回路ＶＧと、シーケンサＳＱＣと、を備える。また、周辺回路ＰＣは、アドレスレジスタＡＤＲと、コマンドレジスタＣＭＲと、ステータスレジスタＳＴＲと、を備える。また、周辺回路ＰＣは、入出力制御回路Ｉ／Ｏと、論理回路ＣＴＲと、を備える。

センスアンプモジュールＳＡＭは、複数のビット線ＢＬに対応する複数のセンスアンプユニットを備える。センスアンプユニットは、それぞれ、ビット線ＢＬに接続されたセンスアンプと、複数のデータラッチと、論理回路と、これらの構成に接続されたデータ転送線と、を備える。センスアンプは、ビット線ＢＬの電圧又は電流に応じて、データ転送線の電荷を放出又は保持するセンストランジスタを備える。データラッチは、データの転送、データの演算等に用いられる。また、センスアンプモジュールは、図示しないデコード回路及びスイッチ回路を備える。デコード回路は、アドレスレジスタＡＤＲ（図２）に保持されたカラムアドレスＣＡをデコードする。スイッチ回路は、デコード回路の出力信号に応じて、カラムアドレスＣＡに対応するデータラッチＸＤＬをバスＤＢと導通させる。

ロウデコーダＲＤは、例えば、アドレスレジスタＡＤＲに保持されたロウアドレスＲＡをデコードするデコード回路を備える。また、ロウデコーダＲＤは、例えば、図３に示す様に、複数のワード線ＷＬを複数の配線ＣＧｉに選択的に導通させるスイッチ回路ＳＷ１と、複数の配線ＣＧｉを複数の配線ＣＧｐに選択的に導通させるスイッチ回路ＳＷ２と、複数の配線ＣＧｐを電圧生成回路ＶＧと導通させるドライバ回路ＤＲＶと、を備える。

スイッチ回路ＳＷ１は、複数の電圧転送トランジスタ１０を備える。これら複数の電圧転送トランジスタ１０は、各メモリブロックＭＢに含まれる複数のワード線ＷＬ及び選択ゲート線（ＳＧＤ、ＳＧＳ）に対応して設けられ、それぞれ、対応するワード線ＷＬ又は選択ゲート線（ＳＧＤ、ＳＧＳ）に接続されている。また、図示の例において、メモリブロックＭＢＡ，ＭＢＢに対応する全ての電圧転送トランジスタ１０のゲート電極には、共通の配線１１が接続されている。同様に、メモリブロックＭＢＣ，ＭＢＤに対応する全ての電圧転送トランジスタ１０のゲート電極には、共通の配線１２が接続されている。

配線ＣＧｉは、スイッチ回路ＳＷ１において同時に選択される複数のワード線ＷＬ及び選択ゲート線（ＳＧＤ、ＳＧＳ）に対応して設けられている。

スイッチ回路ＳＷ２は、複数の電圧転送トランジスタ２０を備える。これら複数の電圧転送トランジスタ２０は、複数の配線ＣＧｉに対応して設けられ、それぞれ、対応する配線ＣＧｉに接続されている。また、図示の例において、メモリブロックＭＢＡ，ＭＢＣに対応する全ての電圧転送トランジスタ２０のゲート電極には、共通の配線２１が接続されている。同様に、メモリブロックＭＢＢ，ＭＢＤに対応する全ての電圧転送トランジスタ２０のゲート電極には、共通の配線２２が接続されている。

配線ＣＧｐは、一つのメモリブロックＭＢに含まれる複数のワード線ＷＬ及び選択ゲート線（ＳＧＤ、ＳＧＳ）に対応して設けられている。

ドライバ回路ＤＲＶは、複数の電圧転送トランジスタ３０を備える。これら複数の電圧転送トランジスタ３０は、複数のワード線ＷＬ及び選択ゲート線（ＳＧＤ、ＳＧＳ）に対応して複数設けられている。複数の電圧転送トランジスタ３０の一端は、それぞれ、配線ＣＧｐに接続されている。他端は、それぞれ、電圧生成回路ＶＧに含まれるチャージポンプ回路４０の電圧供給線４１に接続されている。また、電圧転送トランジスタ３０のゲート電極は、それぞれ、独立して制御可能に構成されている。

電圧生成回路ＶＧは、例えば、電源端子（Ｖ_ＣＣ）及び接地端子（Ｖ_ＳＳ）に接続されたチャージポンプ回路４０、及び、図示しない降圧回路を備える。電圧生成回路ＶＧは、シーケンサＳＱＣからの内部制御信号に従い、メモリセルアレイＭＣＡに対する読出動作、書込動作及び消去動作に際してビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ及び選択ゲート線（ＳＧＤ、ＳＧＳ）に供給される複数通りの動作電圧を生成し、複数の電圧供給線４１から同時に出力する。

また、複数のチャージポンプ回路４０の電圧供給線４１のうちの少なくとも一つには、電圧検知回路４２が接続されている。電圧検知回路４２は、電圧供給線４１に接続された分圧回路４３と、分圧回路４３の出力端子に接続された比較回路４４と、を備える。

分圧回路４３は、電圧供給線４１及び接地端子（Ｖ_ＳＳ）の間に直列に接続された可変抵抗素子４３ａ及び抵抗素子４３ｂを備える。可変抵抗素子４３ａの抵抗値は、パラメータ等によって調整可能である。可変抵抗素子４３ａ及び抵抗素子４３ｂは、出力端子４３ｃに接続されている。尚、以下の説明において、分圧回路４３は、入力端子の電圧を１／ｋ倍して出力端子４３ｃに出力するものとする。

比較回路４４の一方の入力端子は、分圧回路４３の出力端子に接続されている。比較回路４４の他方の入力端子には、参照電圧Ｖ_ＲＥＦが供給される。出力端子は、シーケンサＳＱＣに接続されている。尚、図示の例において、参照電圧Ｖ_ＲＥＦは１／ｋＶ_ＲＥＡＤよりも低めに設定される。

シーケンサＳＱＣ（図１）は、コマンドレジスタＣＭＲに保持されたコマンドデータＣＭＤを順次デコードし、ロウデコーダＲＤ、センスアンプモジュールＳＡＭ、及び、電圧生成回路ＶＧに内部制御信号を出力する。また、シーケンサＳＱＲは、適宜自身の状態を示すステータスデータをステータスレジスタＳＴＲに出力する。例えば、書込動作又は消去動作の実行に際して、書込動作又は消去動作が正常に終了したか否かを示す情報をステータスデータとして出力する。

入出力制御回路Ｉ／Ｏは、データ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７と、これらデータ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７に接続されたシフトレジスタと、このシフトレジスタに接続されたＦＩＦＯバッファと、を備える。入出力制御回路Ｉ／Ｏは、論理回路ＣＴＲからの内部制御信号に応じて、データ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７から入力されたデータを、センスアンプモジュールＳＡＭ内のデータラッチＸＤＬ、アドレスレジスタＡＤＲ又はコマンドレジスタＣＭＲに出力する。また、データラッチＸＤＬ又はステータスレジスタＳＴＲから入力されたデータを、データ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７に出力する。

論理回路ＣＴＲは、外部制御端子／ＣＥｎ，ＣＬＥ，ＡＬＥ，／ＷＥ，／ＲＥを介してコントロールダイＣＤから外部制御信号を受信し、これに応じて入出力制御回路Ｉ／Ｏに内部制御信号を出力する。

次に、図４〜図７を参照して、本実施形態に係る半導体記憶装置の構成例について説明する。図４は、本実施形態に係る半導体記憶装置の模式的な平面図である。図５は、図４の一部の拡大図である。図６は、図５に示す構造をＡ−Ａ´線に沿って切断し、矢印の方向に見た断面図である。図７は、図６の一部の拡大図である。尚、図４〜図７は模式的な構成を示すものであり、具体的な構成は適宜変更可能である。また、図４〜図７においては、一部の構成が省略されている。

図４に示す通り、本実施形態に係る半導体記憶装置は、半導体基板１００を備える。図示の例において、半導体基板１００にはＸ方向に並ぶ２つのメモリセルアレイＭＣＡが設けられている。また、メモリセルアレイＭＣＡのＸ方向の両端部に沿ってＹ方向に延伸する領域にはロウデコーダＲＤ内のスイッチ回路ＳＷ１（図３）が設けられている。図示は省略するものの、この領域には上記配線ＣＧｉが設けられ、これら配線ＣＧｉはＹ方向に延伸している。また、メモリセルアレイＭＣＡのＹ方向の端部に沿ってＸ方向に延伸する領域にはセンスアンプモジュールＳＡＭが設けられている。センスアンプモジュールＳＡＭが設けられた領域のＸ方向の両端部近傍の領域には、ロウデコーダＲＤ内のスイッチ回路ＳＷ２（図３）が設けられている。これらの領域の外側の領域には、ドライバ回路ＤＲＶ、電圧生成回路ＶＧ、電圧検知回路４２、シーケンサＳＱＣ、入出力制御回路Ｉ／Ｏ及び論理回路ＣＴＲが設けられている。

メモリセルアレイＭＣＡは、Ｙ方向に並ぶ複数のメモリブロックＭＢを備える。メモリブロックＭＢは、図５に示す様に、Ｙ方向に並ぶ２つのブロック構造ＢＳを備える。また、Ｙ方向において隣り合う２つのブロック構造ＢＳの間には、Ｘ方向に延伸するブロック間絶縁層ＳＴが設けられる。

ブロック構造ＢＳは、Ｙ方向に並ぶ２つのサブブロックＳＢと、これら２つのサブブロックＳＢの間に設けられたサブブロック間絶縁層ＳＨＥと、を備える。

サブブロックＳＢは、図６に例示する様に、半導体基板１００の上方に設けられた複数の導電層１１０と、複数の半導体層１２０と、複数の導電層１１０及び複数の半導体層１２０の間にそれぞれ設けられた複数のゲート絶縁膜１３０と、を備える。

半導体基板１００は、例えば、Ｐ型の不純物を含む単結晶シリコン（Ｓｉ）等の半導体基板である。半導体基板１００の表面の一部には、リン（Ｐ）等のＮ型の不純物を含むＮ型ウェルが設けられている。また、Ｎ型ウェルの表面の一部には、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型ウェルが設けられている。

導電層１１０は、Ｘ方向に延伸する略板状の導電層であり、Ｚ方向に複数並んでいる。導電層１１０は、例えば、窒化チタン（ＴｉＮ）及びタングステン（Ｗ）の積層膜等を含んでいても良いし、リン又はホウ素等の不純物を含む多結晶シリコン等を含んでいても良い。また、導電層１１０の間には、酸化シリコン（ＳｉＯ_２）等の絶縁層１１１が設けられている。

複数の導電層１１０のうち、最下層に位置する一又は複数の導電層１１０は、ソース選択線ＳＧＳ（図２）及びこれに接続された複数のソース選択トランジスタＳＴＳのゲート電極として機能する。また、これよりも上方に位置する複数の導電層１１０は、ワード線ＷＬ（図２）及びこれに接続された複数のメモリセルＭＣ（図２）のゲート電極として機能する。また、これよりも上方に位置する一又は複数の導電層１１０は、ドレイン選択線ＳＧＤ及びこれに接続された複数のドレイン選択トランジスタＳＴＤ（図２）のゲート電極として機能する。

半導体層１２０は、図５に例示する様に、Ｘ方向及びＹ方向に複数配設される。半導体層１２０は、例えば、ノンドープの多結晶シリコン（Ｓｉ）等の半導体膜である。半導体層１２０は、例えば図６に例示する様に、略円筒状の形状を有し、中心部分には酸化シリコン等の絶縁膜１２１が設けられている。また、半導体層１２０の外周面は、それぞれ導電層１１０によって囲われている。半導体層１２０の下端部は、ノンドープの単結晶シリコン等の半導体層１２２を介して半導体基板１００のＰ型ウェルに接続される。半導体層１２２は、酸化シリコン等の絶縁層１２３を介して導電層１１０に対向する。半導体層１２０の上端部は、リン（Ｐ）等のＮ型の不純物を含む半導体層１２４、コンタクトＣｈ及びＣｂを介してビット線ＢＬに接続される。半導体層１２０は、それぞれ、１つのメモリストリングＭＳ（図３）に含まれる複数のメモリセルＭＣ及びドレイン選択トランジスタＳＴＤのチャネル領域として機能する。半導体層１２２は、ソース選択トランジスタＳＴＳの一部のチャネル領域として機能する。

ゲート絶縁膜１３０は、例えば図７に示す通り、半導体層１２０及び導電層１１０の間に積層されたトンネル絶縁膜１３１、電荷蓄積膜１３２、及び、ブロック絶縁膜１３３を備える。トンネル絶縁膜１３１及びブロック絶縁膜１３３は、例えば、酸化シリコン等の絶縁膜である。電荷蓄積膜１３２は、例えば、窒化シリコン（ＳｉＮ）等の電荷を蓄積可能な膜である。トンネル絶縁膜１３１、電荷蓄積膜１３２、及び、ブロック絶縁膜１３３は略円筒状の形状を有し、半導体層１２０の外周面に沿ってＺ方向に延伸する。

尚、図７には、ゲート絶縁膜１３０が窒化シリコン等の電荷蓄積膜１３２を備える例を示したが、ゲート絶縁膜１３０は、例えば、Ｎ型又はＰ型の不純物を含む多結晶シリコン等のフローティングゲートを備えていても良い。

［読出動作］
次に、図８〜図１２を参照して、本実施形態に係る半導体記憶装置の読出動作について説明する。図８は、本実施形態に係る半導体記憶装置の読出動作について説明するための、模式的なフローチャートである。図９は、同読出動作について説明するための、模式的なタイミング図である。図１０〜図１２は、同読出動作について説明するための、模式的な断面図である。

尚、図９には、図３を参照して説明した分圧回路４３の出力端子４３ｃの電圧、ワード線ＷＬの電圧、ドレイン選択線ＳＧＤの電圧、ソース選択線ＳＧＳの電圧、及び、ビット線ＢＬの電圧を図示している。

また、図１０〜図１２の例において、メモリブロックＭＢは、４つのサブブロックＳＢを含んでいる。以下、これら４つのサブブロックＳＢに含まれるメモリストリングＭＳ（図１）を、それぞれ、ストリングＳｔｒＡ、ストリングＳｔｒＢ、ストリングＳｔｒＣ、ストリングＳｔｒＤと呼ぶ場合がある。

また、以下の例においては、ストリングＳｔｒＡに対応する選択ページＰに対して読出動作を実行する例について説明する。また、選択ページＰに接続されたワード線ＷＬを選択ワード線ｓＷＬと呼び、それ以外のワード線ＷＬを非選択ワード線ｕＷＬと呼ぶ場合がある。また、ストリングＳｔｒＡに接続されたドレイン選択線ＳＧＤを選択ドレイン選択線ｓＳＧＤと呼び、ストリングＳｔｒＢ，ＳｔｒＣ，ＳｔｒＤに接続されたドレイン選択線ＳＧＤを非選択ドレイン選択線ｕＳＧＤと呼ぶ場合がある。また、ストリングＳｔｒＡ，ＳｔｒＢに接続されたソース選択線ＳＧＳを選択ソース選択線ｓＳＧＳと呼び、ストリングＳｔｒＣ，ＳｔｒＤに接続されたソース選択線ＳＧＳを非選択ソース選択線ｕＳＧＳと呼ぶ場合がある。

ステップＳ１０１（図８）においては、ワード線ＷＬ等への電圧の供給を開始する。例えば、図９のタイミングＴ_１０１において、ワード線ＷＬに電圧Ｖ_ＲＥＡＤを供給し、選択ゲート線（ＳＧＤ、ＳＧＳ）に電圧Ｖ_ＳＧを供給し、ビット線ＢＬに電圧Ｖ_{ＣＥＬＳＲＣ}を供給する。電圧Ｖ_ＲＥＡＤは、メモリセルＭＣに記録されたデータに拘わらず、メモリセルＭＣがＯＮ状態となる程度の大きさを有する。電圧Ｖ_ＳＧは、選択トランジスタ（ＳＴＤ、ＳＴＳ）がＯＮ状態となる程度の大きさを有する。電圧Ｖ_{ＣＥＬＳＲＣ}は、接地電圧Ｖ_ＳＳと同程度であっても良い。

この際、電圧Ｖ_ＲＥＡＤを供給するチャージポンプ回路４０の電圧供給線４１の電荷がワード線ＷＬに供給され、電圧供給線４１の電圧が一時的に減少する。これに伴い、例えば図９に示す様に、電圧供給線４１に接続された電圧検知回路４２の出力端子４３ｃの電圧も一時的に減少する。

ステップＳ１０２においては、比較回路４４（図３）の出力電圧が“Ｈ”か否かを判定する。“Ｈ”でなかった場合にはステップＳ１０２に進む。“Ｈ”であった場合にはステップＳ１０３に進む。

この際、チャージポンプ回路４０によって電圧供給線４１に正電荷が供給され、ワード線ＷＬ及び電圧供給線４１の電圧は徐々に電圧Ｖ_ＲＥＡＤに近付く。これにより、例えば図１０に例示する様に、選択メモリセルＭＣを含むメモリブロックＭＢ内のメモリストリングＭＳ全体がＯＮ状態となり、全てのメモリセルＭＣがビット線ＢＬ及びソース線ＳＬと導通する。また、分圧回路４３の出力端子４３ｃの電圧も１／ｋＶ_ＲＥＡＤに近付き、あるタイミングで参照電圧Ｖ_ＲＥＦよりも大きくなり、比較回路４４（図３）の出力電圧が“Ｈ”となる。このとき、選択ワード線ｓＷＬ及び非選択ワード線ｕＷＬの電圧はＶ_ＲＥＡＤとなっている。

ステップＳ１０３（図８）においては、選択ワード線ｓＷＬ等への電圧の供給を開始する。例えば、図９のタイミングＴ_１０２において、選択ワード線ｓＷＬに接地電圧Ｖ_ＳＳを供給し、非選択の選択ゲート線（ｕＳＧＤ、ｕＳＧＳ）に電圧Ｖ_ＤＤを供給する。電圧Ｖ_ＤＤは、例えば、選択ゲート線（ＳＧＤ、ＳＧＳ）がＯＦＦ状態となる程度の大きさを有する。これに伴い、例えば図９に示す様に、非選択ワード線ｕＷＬは電圧Ｖ_ＲＥＡＤ程度に維持され、選択ワード線ｓＷＬの電圧は接地電圧Ｖ_ＳＳに向かって減少を始める。また、非選択の選択ゲート線（ｕＳＧＤ、ｕＳＧＳ）の電圧は電圧Ｖ_ＤＤに向かって減少を始め、選択の選択ゲート線（ｓＳＧＤ、ｓＳＧＳ）の電圧は電圧Ｖ_ＳＧ程度に維持される。

ステップＳ１０４においては、図示しないタイマ等を参照して、ステップＳ１０３が実行されてから所定の時間が経過したか否かを判定する。経過していなかった場合にはステップＳ１０４に進む。経過していた場合にはステップＳ１０５に進む。

これにより、例えば図１１に例示する様に、ストリングＳｔｒＢ，ＳｔｒＣ，ＳｔｒＤに含まれるメモリセルＭＣが、ビット線ＢＬから切り離される。また、ストリングＳｔｒＣ，ＳｔｒＤに含まれるメモリセルＭＣが、ソース線ＳＬから切り離される。また、選択ワード線ＷＬに接続された全てのメモリセルＭＣが、ＯＦＦ状態となる。

ステップＳ１０５（図８）においては、選択ワード線ＷＬ等への電圧の供給を開始する。例えば、図９のタイミングＴ_１０３において、選択ワード線ＷＬに読出電圧Ｖ_ＣＧＲを供給し、ビット線ＢＬに読出ビット線電圧Ｖ_ＢＬを供給する。読出電圧Ｖ_ＣＧＲは、メモリセルＭＣに記録されたデータに応じて、メモリセルＭＣがＯＮ状態又はＯＦＦ状態となる程度の大きさを有する。

ステップＳ１０６においては、図示しないタイマ等を参照して、ステップＳ１０５が実行されてから所定の時間が経過したか否かを判定する。経過していなかった場合にはステップＳ１０６に進む。経過していた場合にはステップＳ１０７に進む。

これにより、例えば図１２に例示する様に、選択メモリセルＭＣに記録されたデータに応じて、ビット線ＢＬに電流が流れる状態となる。

ステップＳ１０７（図８）においては、センスアンプによってビット線ＢＬの電流又は電圧を検知する。

ステップＳ１０８においては、例えば図９のタイミングＴ_１０４において、ワード線ＷＬ、選択ゲート線（ＳＧＤ、ＳＧＳ）及びビット線ＢＬの電圧を立ち下げる。例えば、ワード線ＷＬの電圧をＶ_ＤＤ−Ｖ_ｔｈ程度まで立ち下げ、選択ゲート線（ＳＧＤ、ＳＧＳ）及びビット線ＢＬの電圧を接地電圧Ｖ_ＳＳ程度まで立ち下げる。Ｖ_ｔｈは、例えば、電圧供給線４１（図３）及びワード線ＷＬの間に接続された複数の電圧転送トランジスタのうち、最も大きいしきい値電圧を有するもののしきい値電圧である。尚、タイミングＴ_１０４ではワード線ＷＬ及び選択ゲート線（ＳＧＤ、ＳＧＳ）がほぼ同時に立ち下がるため、半導体層１２０はビット線ＢＬ及びソース線から電気的に切り離され、半導体層１２０には電子が残留する。また、半導体層１２０の電圧は、ワード線ＷＬとの容量結合によって負電圧となる。

ステップＳ１０９（図８）においては、例えば図９のタイミングＴ_１０５において、スイッチ回路ＳＷ１，ＳＷ２（図３）等をＯＦＦ状態とする。尚、タイミングＴ_１０５以降においては、選択トランジスタ（ＳＴＤ，ＳＴＳ）を介して半導体１２０に残留した電荷が徐々にビット線ＢＬ及びソース線ＳＬに移動し、半導体層１２０の電圧が徐々に増大する。これに伴い、ワード線ＷＬの電圧が、半導体層１２０との容量結合によって、電圧Ｖ_１程度まで増大する。以下、この様な現象のことを、「クリープアップ」と呼ぶ場合がある。

［比較例］
次に、図１３〜図１７を参照して、比較例に係る半導体記憶装置及び読出動作について説明する。図１３は、比較例に係る読出動作について説明するための、模式的なフローチャートである。図１４、図１６及び図１７は、同読出動作について説明するための、模式的なタイミング図である。図１５は、同読出動作について説明するための、模式的な断面図である。

比較例に係る半導体記憶装置は、図３に例示した様な電圧検知回路４２を備えていない。また、図１３に示す様に、比較例に係る読出動作のステップＳ００２においては、図示しないタイマ等を参照して、ステップＳ１０１が実行されてから所定の時間が経過したか否かを判定する。

ここで、読出動作のステップＳ００２における待ち時間をタイマ等によって設定した場合、例えば図１４に示す様に、タイミングＴ_１０１からタイミングＴ_１０２までの待ち時間ｔ_１が固定時間となる。その結果、図示の様に、ワード線ＷＬの電圧が読出パス電圧Ｖ_ＲＥＡＤに達する前に、タイミングＴ_１０２の動作が開始されてしまう場合がある。この場合について説明する。

タイミングＴ_１０２において、
選択ソース選択線ｓＳＧＳ（ストリングＳｔｒＡ及びＳｔｒＢのソース選択トランジスタＳＴＳにつながるソース選択線ＳＧＳ）の電圧はＶ_ＳＧに向かうため、ストリングＳｔｒＡ及びＳｔｒＢはソース線ＳＬと導通する。
選択ドレイン選択線ｓＳＧＤ（ストリングＳｔｒＡのドレイン選択トランジスタＳＴＤにつながるドレイン選択線ＳＧＤ）の電圧はＶ_ＳＧに向かうため選択ストリングＳｔｒＡはビット線ＢＬと電気的に接続する。
ストリングＳｔｒＢのドレイン選択トランジスタＳＴＤにつながる非選択ドレイン選択線ｕＳＧＤの電圧はＶ_ＤＤに向かうためストリングＳｔｒＢはビット線ＢＬと電気的に切り離される。
非選択ソース選択線ｕＳＧＳ（ストリングＳｔｒＣ及びＳｔｒＤのソース選択トランジスタＳＴＳにつながるソース選択線ＳＧＳ）の電圧はＶ_ＤＤに向かうため、ストリングＳｔｒＣ及びＳｔｒＤはソース線ＳＬと電気的に切り離される。
ストリングＳｔｒＣ及びＳｔｒＤのドレイン選択トランジスタＳＴＤにつながる非選択ドレイン選択線ｕＳＧＤの電圧はＶ_ＤＤに向かうためストリングＳｔｒＣ及びＳｔｒＤはビット線ＢＬと電気的に切り離される。

ここで、ストリングＳｔｒＢについて、選択ワード線ｓＷＬよりもドレイン側のメモリセルＭＣは、非選択ワード線ｕＷＬの電圧がＶ_ＲＥＡＤになる前にビット線ＢＬと電気的に切り離される。
選択ワード線ｓＷＬはＶ_ＳＳに向かうため、選択ワード線ｓＷＬに接続されたメモリセルＭＣはＯＦＦ状態になる。このとき、ストリングＳｔｒＢの選択ワード線ＷＬに接続されたメモリセルＭＣよりもドレイン側のメモリセルＭＣのチャネルはフローティング状態になっている。したがって、選択ワード線ｓＷＬよりもドレイン側の非選択ワード線ｓＷＬをＶ_ＲＥＡＤに上昇させようとすると、チャネルがブーストし電位が上昇する。
一方、選択ワード線ｓＷＬと接続されたメモリセルＭＣよりもソース側のメモリセルＭＣは、チャネルの電位がソース線ＳＬの電位（接地電圧Ｖ_ＳＳ）と等しくなっている。したがって、選択ワード線ｓＷＬよりもソース側の非選択ワード線ｕＷＬがＶ_ＲＥＡＤに上昇しても、チャネルのブーストは生じない。

以上により、ストリングＳｔｒＢにおいては、選択ワード線ｓＷＬに接続されたメモリセルＭＣを挟んで電位差が生じる。このため図１５に示すようにホットエレクトロンが発生する。また、このホットエレクトロンが、選択ワードラインＷＬｓに接続されたメモリセルＭＣのドレイン側に位置する非選択メモリセルＭＣの電荷蓄積膜１３２（図７）に注入されてしまい、非選択メモリセルＭＣのしきい値電圧が増大してしまう場合がある。

ストリングＳｔｒＣ及びＳｔｒＤにおいては、上記の問題は発生しにくい。なぜなら、ストリングがソース線ＳＬ及びビット線ＢＬと電気的に切り離されているため、チャネルがブーストしたとしても、ストリングＳｔｒＢのように、選択ワード線ｓＷＬに接続されたメモリセルＭＣを挟んで電位差が発生することがないからである。

この様な現象は、例えば図１６に示す様に、タイミングＴ_１０１からタイミングＴ_１０２までの待ち時間ｔ_１を十分長くすることにより、回避可能である。なぜならば、ストリングがビット線ＢＬ及びソース線ＳＬと切り離されてフローティング状態になる前に、ワード線ＷＬの電圧がＶ_ＲＥＡＤまで上がっているため、チャネルブーストが発生しないからである。
しかしながら、例えば図１７に示す様に、ワード線ＷＬがクリープアップしている場合など、待ち時間ｔ_１が短くても済む様な条件もあるところ、全ての読出動作において待ち時間ｔ_１を長めに設定してしまうと、動作の高速化の観点からは好ましくない。

［効果］
本実施形態に係る読出動作においては、図８等を参照して説明した様に、ステップＳ１０１において電圧の供給を開始してから、ステップＳ１０２において比較回路４４（図３）の出力電圧が“Ｈ”となるまで待ち、その後、ステップＳ１０３において次の電圧の供給を開始している。この様な方法によれば、タイミングＴ_１０１からタイミングＴ_１０２までの待ち時間ｔ_１を必要最小限の長さに短縮可能である。例えば、図９に例示した様に、待ち時間ｔ_１が短くても良い条件下では待ち時間ｔ_１を短くし、図１８Ａに例示する様に、待ち時間ｔ_１が比較的長い方が好ましい条件下では待ち時間ｔ_１を長くすることが可能である。これにより、信頼性を損なうことなく高速に動作する半導体記憶装置を提供可能である。

［第１実施形態の変形例］
好ましい待ち時間ｔ_１の長さは、種々の条件によって異なるが、第１実施形態によれば、図１８Ａ及び図１８Ｂに例示する様に、様々な条件に対応して待ち時間ｔ_１を調整可能である。

例えば上述の通り、本実施形態に係る読出動作を実行すると、クリープアップが生じ、ワード線ＷＬの電圧が接地電圧Ｖ_ＳＳよりも大きい状態となる場合がある。この様にワード線ＷＬの初期電圧が大きい場合には、例えば図９に例示した様に、待ち時間ｔ_１が比較的短くなる場合がある。一方、例えば半導体記憶装置ＭＤの起動時等、ワード線ＷＬの電圧が接地電圧Ｖ_ＳＳ程度である場合もある。この様にワード線ＷＬの初期電圧が小さい場合には、例えば図１８Ａに例示した様に、待ち時間ｔ_１が比較的長くなる場合がある。

また、例えば製造誤差等に起因して、ワード線ＷＬ等の時定数（ＲＣ時定数）がばらついてしまい、昇圧レートに差が生じてしまう場合もある。例えば、半導体層１２０の外径が大きい場合、導電層１１０に設けられる貫通孔の内径が大きくなってしまい、導電層１１０の抵抗値が大きくなってしまう場合がある。この様な場合には、例えば図１８Ｂに例示した様に昇圧レート（ワード線ＷＬが充電される速度）の平均値、最大値等が小さくなってしまい、待ち時間ｔ_１が比較的長くなる場合がある。一方、半導体層１２０の外径及び導電層１１０に設けられる貫通孔の内径が小さい場合には、例えば図９に例示した様に昇圧レート（ワード線ＷＬが充電される速度）の平均値、最大値等が大きくなり、待ち時間ｔ_１が比較的短くなる場合がある。

また、例えば半導体基板１００上に４以上のメモリセルアレイＭＣＡが設けられる場合等には、メモリセルアレイＭＣＡによってドライバＤＲＶまでの距離が異なってしまう場合がある。この様な場合には、メモリセルアレイＭＣＡによって周辺回路ＰＣにおける配線抵抗等が異なってしまい、昇圧レートに差が生じてしまう場合もある。例えば、ドライバ回路ＤＲＶから遠いメモリセルアレイＭＣＡにおいては、例えば図１８Ｂに例示した様に昇圧レート（ワード線ＷＬが充電される速度）の平均値、最大値等が小さくなってしまい、待ち時間ｔ_１が比較的長くなる場合がある。一方、ドライバ回路ＤＲＶに近いメモリセルアレイＭＣＡにおいては、例えば図９に例示した様に昇圧レート（ワード線ＷＬが充電される速度）の平均値、最大値等が大きくなり、待ち時間ｔ_１が比較的短くなる場合がある。

［第２実施形態］
［構成］
次に、図１９を参照して、第２実施形態に係る半導体記憶装置について説明する。図１９は、本実施形態に係る読出動作について説明するための、模式的なフローチャートである。

本実施形態に係る半導体記憶装置は、第１実施形態に係る半導体記憶装置と同様に構成されている。

また、本実施形態に係る読出動作は、第１実施形態に係る読出動作とほぼ同様である。ただし、本実施形態のステップＳ１０２においては、比較回路４４（図３）の出力電圧が“Ｈ”でなかった場合にはステップＳ２０１に進む。

ステップＳ２０１においては、図示しないタイマ等を参照して、ステップＳ１０１が実行されてから所定の時間が経過したか否かを判定する。経過していなかった場合にはステップＳ１０２に進む。経過していた場合にはステップＳ１０３に進む。

ここで、例えば、チャージポンプ回路４０からワード線ＷＬを経てソース線ＳＬに至るまでの電流経路においてリーク電流が発生していた場合等には、分圧回路４３の出力端子４３ｃの電圧が参照電圧Ｖ_ＲＥＦよりも大きくならないことも考えられる。本実施形態に係る方法によれば、この様な場合に読出動作を強制的に終了させることが可能である。尚、この様な場合には、例えば、エラーを示す信号等を出力することも可能である。

［第３実施形態］
［構成］
次に、図２０を参照して、第３実施形態に係る半導体記憶装置について説明する。図２０は、本実施形態に係る半導体記憶装置の一部の構成を示す模式的な回路図である。

本実施形態に係る半導体記憶装置は、基本的には第１実施形態に係る半導体記憶装置ＭＤと同様に構成されているが、電圧検知回路４２を備えていない。また、図２０に示す通り、本実施形態に係る半導体記憶装置は、電流検知回路５０を備えている。

本実施形態に係る電流検知回路５０は、複数のチャージポンプ回路４０の電圧供給線４１のうちの少なくとも一つに接続されたカレントミラー回路５１と、カレントミラー回路５１に接続されたサンプリング回路５２と、サンプリング回路５２に接続された比較回路５３と、を備える。

カレントミラー回路５１は、電圧供給線４１及びドライバ回路ＤＲＶの間に接続されたＰＭＯＳトランジスタ５１ａと、ソース端子がＰＭＯＳトランジスタ５１ａのソース端子と共通に接続され、ゲート端子がＰＭＯＳトランジスタ５１ａのゲート端子及びドレイン端子と共通に接続されたＰＭＯＳトランジスタ５１ｂと、を備える。尚、ＰＭＯＳトランジスタ５１ｂに流れる電流は、例えば、ＰＭＯＳトランジスタ５１ａに流れる電流の１０分の１程度となる様にしても良い。

サンプリング回路５２は、ノードＮ３をノードＮ４及びノードＮ５の一方に選択的に接続するスイッチ回路５２ａと、ノードＮ３及び接地端子（Ｖ_ＳＳ）の間に接続されたキャパシタ５２ｂと、を備える。スイッチ回路５２ａのノードＮ４は、ＰＭＯＳトランジスタ５１ｂのドレイン端子に接続されている。スイッチ回路５２ａのノードＮ５は、接地端子（Ｖ_ＳＳ）に接続されている。

比較回路５３の一方の入力端子は、スイッチ回路５２ａのノードＮ３に接続されている。比較回路５３の他方の入力端子には、参照電圧Ｖ_ＲＥＦが供給される。出力端子は、シーケンサＳＱＣに接続されている。

［読出動作］
次に、図２１及び図２２を参照して、本実施形態に係る半導体記憶装置の読出動作について説明する。図２１は、本実施形態に係る半導体記憶装置の読出動作について説明するための、模式的なフローチャートである。図２２は、同読出動作について説明するための、模式的なグラフである。

ステップＳ３０１においては、フラグを“０”に設定する。フラグは、レジスタ等に記録される。

ステップＳ１０１においては、図８等を参照して説明したステップＳ１０１における動作と同様の動作が実行される。

ステップＳ３０２においては、電圧供給線４１の電流Ｉ_ＣＣを検知して、この電流が所定のしきい値電流Ｉ_ＴＨより大きいか否かを判定する。例えば、図２０のスイッチ回路５２ａのノードＮ３を所定のサンプリング時間の間ノードＮ４に接触させ、この間にノードＮ３の電圧が参照電圧Ｖ_ＲＥＦより大きくなるか否かを判定する。大きくなった場合にはステップＳ３０３に進み、大きくならなかった場合にはステップＳ３０４に進む。尚、ステップＳ３０２においては、その後、スイッチ回路５２ａのノードＮ３をノードＮ５に接触させ、ノードＮ３の電荷を放出する。

ステップＳ３０３においては、フラグを“１”に設定する。

ステップＳ３０４においては、図示しないタイマ等を参照して、ステップＳ１０１が実行されてから所定の時間が経過したか否かを判定する。経過していなかった場合にはステップＳ３０２に進む。経過していた場合にはステップＳ３０５に進む。

ステップＳ３０５においては、フラグが“１”であるか否かを判定する。“１”であった場合にはステップＳ３０６に進む。“１”でなかった場合にはステップＳ１０３に進む。

ステップＳ３０６においては、図示しないタイマ等を参照して、ステップＳ３０５が実行されてから所定の時間が経過したか否かを判定する。経過していなかった場合にはステップＳ３０６に進む。経過していた場合にはステップＳ１０３に進む。

ステップＳ１０３〜ステップＳ１０９においては、図８等を参照して説明したステップＳ１０３〜ステップＳ１０９における動作と同様の動作が実行される。

ここで、例えば図９に例示した様に、ワード線ＷＬの電圧がクリープアップ等によってある程度の大きさとなっている場合、ワード線ＷＬの電圧が電圧Ｖ_１から電圧Ｖ_ＲＥＡＤに増大するまでの間に電圧供給線４１に流れる電流Ｉ_１は、比較的小さい。一方、例えば図１８Ａに例示した様に、ワード線ＷＬの電圧が接地電圧Ｖ_ＳＳ程度である場合、ワード線ＷＬの電圧が接地電圧Ｖ_ＳＳから電圧Ｖ_ＲＥＡＤに増大するまでの間に電圧供給線４１に流れる電流Ｉ_２は、比較的大きい。従って、例えば図２２に例示する様に、電圧供給線４１に流れる電流Ｉ_ＣＣの最大値が所定のしきい値電流Ｉ_ＴＨより大きくなるか否かに応じてタイミングＴ_１０１からタイミングＴ_１０２までの待ち時間ｔ_１を調整することも可能である。これにより、信頼性を損なうことなく高速に動作する半導体記憶装置を提供可能である。

また、条件等によっては、第１実施形態の様な電圧検知回路４２よりも、本実施形態の様な電流検知回路５０の方が、ワード線ＷＬ等の状態を精度よく検知可能な場合もある。

［第４実施形態］
次に、図２３を参照して、第４実施形態について説明する。図２３は、本実施形態に係る読出動作について説明するための模式的なグラフである。

本実施形態に係る半導体記憶装置は、第３実施形態に係る半導体記憶装置と同様に構成されている。

また、本実施形態に係る読出動作は、第３実施形態に係る読出動作とほぼ同様である。ただし、本実施形態においては、ステップＳ３０２（図２１）において、電圧供給線４１の電流Ｉ_ＣＣではなく、電圧供給線４１から供給された電荷量を検知して、この電荷量が所定のしきい値より大きいか否かを判定する。例えば、図２０のスイッチ回路５２ａのノードＮ３をノードＮ４に接触させ、ノードＮ３の電圧が参照電圧Ｖ_ＲＥＦより大きくなるか否かを判定する。大きくなった場合にはステップＳ３０３に進み、大きくならなかった場合にはステップＳ３０４に進む。尚、本実施形態においては、第３実施形態と異なり、フラグが“１”に設定されるまで、又は、ステップＳ３０４が終了するまで、スイッチ回路５２ａのノードＮ３をノードＮ４に接触させ続ける。

［その他の実施形態］
以上の説明においては、読出動作のタイミングＴ_１０１〜Ｔ_１０２待ち時間ｔ１を調整する例について説明した。しかしながら、上述の様な方法を利用することにより、その他の待ち時間を調整することも可能である。

また、以上の説明においては、通常の読出動作における所定のタイミングの待ち時間を調整する例について説明した。しかしながら、上述の様な方法を利用することにより、その他の動作における待ち時間を調整することも可能である。

例えば、書込動作は、プログラム動作及び書込ベリファイ動作を含む。

プログラム動作においては、例えば図２４に示す様に、タイミングＴ_２０１において、しきい値電圧の調整を行うメモリセルＭＣに接続されたビット線ＢＬ_Ｗに接地電圧Ｖ_ＳＳを供給し、しきい値電圧の調整を行わないメモリセルＭＣに接続されたビット線ＢＬ_Ｉに禁止電圧Ｖ_ＤＤＳＡを供給する。禁止電圧Ｖ_ＤＤＳＡは、接地電圧Ｖ_ＳＳよりも大きい。

また、プログラム動作においては、例えばタイミングＴ_２０２において、選択ドレイン選択線ｓＳＧＤに電圧Ｖ_ＳＧＤを供給し、非選択ドレイン選択線ｕＳＧＤ及びソース選択線ＳＧＳに電圧Ｖ_ＳＧＳを供給し、ワード線ＷＬに電圧Ｖ_ＤＤ−Ｖ_ｔｈを供給する。電圧Ｖ_ＳＧＤは、例えば、図１０の電圧Ｖ_ＳＧより小さく、ビット線ＢＬ_Ｗに対応するドレイン選択トランジスタＳＴＤがＯＮ状態となり、ビット線ＢＬ_Ｉに対応するドレイン選択トランジスタＳＴＤがＯＦＦ状態となる程度の大きさを有する。

また、プログラム動作においては、例えばタイミングＴ_２０３において、ワード線ＷＬに書込パス電圧Ｖ_ＰＡＳＳを供給する。書込パス電圧Ｖ_ＰＡＳＳは、例えば、図７の読出パス電圧Ｖ_ＲＥＡＤより大きくても良い。

また、プログラム動作においては、タイミングＴ_２０４において、選択ワード線ｓＷＬにプログラム電圧Ｖ_ＰＧＭを供給する。プログラム電圧Ｖ_ＰＧＭは、書込パス電圧Ｖ_ＰＡＳＳよりも大きい。これにより、所望のメモリセルＭＣの電荷蓄積膜１３２（図７）に電子が蓄積され、メモリセルＭＣのしきい値電圧が増大する。

その後、例えばタイミングＴ_２０５において選択ワード線ｓＷＬの電圧を書込パス電圧Ｖ_ＰＡＳＳまで立ち下げる。また、例えばタイミングＴ_２０６においてビット線ＢＬ_Ｉの電圧を接地電圧Ｖ_ＳＳまで立ち下げる。また、例えばタイミングＴ_２０７において、ワード線ＷＬの電圧をＶ_ＤＤ−Ｖ_ｔｈまで立ち下げ、選択ゲート線（ＳＧＤ，ＳＧＳ）の電圧を接地電圧Ｖ_ＳＳまで立ち下げる。

ここで、例えば図２５に例示する様に、プログラム動作におけるワード線ＷＬの初期電圧は、上記クリープアップ等によって比較的大きくなっている場合もある。一方で、図２６に例示する様に、プログラム動作におけるワード線ＷＬの初期電圧は、接地電圧Ｖ_ＳＳ等、比較的小さくなっている場合もある。この様な場合には、図２５及び図２６に例示する様に、第１実施形態〜第４実施形態と同様の方法により、ワード線ＷＬに書込パス電圧Ｖ_ＰＡＳＳが供給されるタイミングＴ_２０３及びタイミングＴ_２０４の間の待ち時間ｔ_２を調整しても良い。

また、例えば図２７及び図２８に例示する様に、ＲＣ時定数の違い等により、ワード線ＷＬの電圧が比較的早く立ち上がる場合もあるし、比較的遅く立ち上がる場合もある。この様な場合には、第１実施形態〜第４実施形態と同様の方法により、タイミングＴ_２０３及びタイミングＴ_２０４の間の待ち時間ｔ_２を調整しても良いし、タイミングＴ_２０４及びタイミングＴ_２０５の間の待ち時間ｔ_３を調整しても良い。

書込ベリファイ動作は、プログラム動作の実行後に実行される。書込ベリファイ動作は、プログラム動作によってメモリセルＭＣのしきい値電圧が所望の大きさまで増大したか否かを確認する動作である。書込ベリファイ動作は、通常の読出動作とほぼ同様に実行される。この様な場合にも、通常の読出動作と同様に、待ち時間ｔ_１の調整を行うことが可能である。

その他、消去動作に際して実行される消去ベリファイ動作等、第１実施形態〜第４実施形態と同様の方法により、種々の動作における待ち時間を調整可能である。

尚、本明細書において「読出動作」と言った場合には、通常の読出動作だけでなく、書込ベリファイ動作、消去ベリファイ動作等を含むものを意味する場合がある。

また、以上の説明においては、電圧、電流等の立ち上がりを検知する例について説明した。しかしながら、例えば、電圧、電流等の立下りを検知することも可能である。この場合には、例えば、参照電圧Ｖ_ＲＥＦを目標値よりも高めに設定し、比較回路４４又は５３の出力信号が“Ｈ”になったか否かではなく、“Ｌ”になったか否かを検知すればよい。

［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

４２…電圧検知回路、４３…分圧回路、４４…比較回路、５１…カレントミラー回路、５２…サンプリング回路、５３…比較回路、ＭＣ…メモリセル（メモリトランジスタ）、ＷＬ…ワード線。

Claims (9)

1. 直列に接続された複数のメモリトランジスタ、前記複数のメモリトランジスタの一方の最端部に位置するメモリトランジスタに接続された第１選択トランジスタ、及び、前記複数のメモリトランジスタの他方の最端部に位置するメモリトランジスタに接続された第２選択トランジスタを有するメモリストリングと、
   前記複数のメモリトランジスタのいずれかのゲート電極に接続された第１ワード線、及び、第２ワード線と、
   前記第１選択トランジスタのゲート電極に接続された第１選択線と、
   前記第２選択トランジスタのゲート電極に接続された第２選択線と、
   前記メモリトランジスタのデータを読み出す読出動作を行う制御装置と、
   を備え、
   前記第１ワード線が接続された前記メモリトランジスタからデータを読み出す前記読出動作において、
   第１時刻に前記第１ワード線が第１電圧であるとき、
   前記制御装置は、前記第１ワード線、及び前記第２ワード線に第２電圧を印加し、
   第１時間が経過した後、前記第１ワード線、及び前記第２ワード線が前記第２電圧になり、
   前記第１時刻に前記第１ワード線が前記第１電圧よりも高い第３電圧であるとき、
   前記制御装置は、前記第１ワード線、及び前記第２ワード線に第２電圧を印加し、
   第２時間が経過した後、前記第１ワード線、及び前記第２ワード線が前記第２電圧になるとき、
   前記制御装置は、前記第２時間を前記第１時間よりも短く設定する
   半導体記憶装置。
2. メモリトランジスタと、
   前記メモリトランジスタのゲート電極に接続された第１配線と、
   前記メモリトランジスタのデータを読み出す読出動作を行う制御装置と
   を備え、
   前記制御装置は、前記読出動作の、
   第１のタイミングから第２のタイミングにかけて、前記第１配線の電圧を第１電圧まで増大させ、
   前記第２のタイミングから第３のタイミングにかけて、前記第１配線の電圧を第２電圧まで減少させ、
   前記第１のタイミングにおける前記第１配線の電圧が第１初期電圧である場合の前記第１のタイミングから前記第２のタイミングまでの長さを第１の長さとし、
   前記第１のタイミングにおける前記第１配線の電圧が前記第１初期電圧よりも小さい第２初期電圧である場合の前記第１のタイミングから前記第２のタイミングまでの長さを第２の長さとすると、
   前記制御装置は、前記第２の長さを、前記第１の長さよりも大きく設定する
   半導体記憶装置。
3. メモリトランジスタと、
   前記メモリトランジスタのゲート電極に接続された第１配線と、
   前記メモリトランジスタのデータを読み出す読出動作を行う制御装置と
   を備え、
   前記制御装置は、前記読出動作の、
   第１のタイミングから第２のタイミングにかけて、前記第１配線の電圧を第１電圧から第２電圧まで増大させ、
   前記第２のタイミングから第３のタイミングにかけて、前記第１配線の電圧を第３電圧まで減少させ、
   前記第１のタイミングから前記第２のタイミングにかけて前記第１配線の電圧が増大する速度の最大値が第１の速度である場合の前記第１のタイミングから前記第２のタイミングまでの長さを第１の長さとし、
   前記第１のタイミングから前記第２のタイミングにかけて前記第１配線の電圧が増大する速度の最大値が前記第１の速度よりも小さい第２の速度である場合の前記第１のタイミングから前記第２のタイミングまでの長さを第２の長さとすると、
   前記制御装置は、前記第２の長さを、前記第１の長さよりも大きく設定する
   半導体記憶装置。
4. 前記読出動作は、書込動作に際して実行される書込ベリファイ動作、又は、消去動作に際して実行される消去ベリファイ動作である
   請求項１〜３のいずれか１項記載の半導体記憶装置。
5. メモリトランジスタと、
   前記メモリトランジスタのゲート電極に接続された第１配線と、
   前記メモリトランジスタにデータを書き込む書込動作を行う制御装置と
   を備え、
   前記制御装置は、前記書込動作の、
   第１のタイミングから第２のタイミングにかけて、前記第１配線の電圧を第１電圧まで増大させ、
   前記第２のタイミングから第３のタイミングにかけて、前記第１配線の電圧を第２電圧まで増大させ、
   前記第１のタイミングにおける前記第１配線の電圧が第１初期電圧である場合の前記第１のタイミングから前記第２のタイミングまでの長さを第１の長さとし、
   前記第１のタイミングにおける前記第１配線の電圧が前記第１初期電圧よりも小さい第２初期電圧である場合の前記第１のタイミングから前記第２のタイミングまでの長さを第２の長さとすると、
   前記制御装置は、前記第２の長さを、前記第１の長さよりも大きく設定する
   半導体記憶装置。
6. メモリトランジスタと、
   前記メモリトランジスタのゲート電極に接続された第１配線と、
   前記メモリトランジスタにデータを書き込む書込動作を行う制御装置と
   を備え、
   前記制御装置は、前記書込動作の、第１のタイミングから第２のタイミングにかけて、前記第１配線の電圧を第１電圧まで増大させ、
   前記第１のタイミングから前記第２のタイミングにかけて前記第１配線の電圧が増大する速度の最大値が第１の速度である場合の前記第１のタイミングから前記第２のタイミングまでの長さを第１の長さとし、
   前記第１のタイミングから前記第２のタイミングにかけて前記第１配線の電圧が増大する速度の最大値が前記第１の速度よりも小さい第２の速度である場合の前記第１のタイミングから前記第２のタイミングまでの長さを第２の長さとすると、
   前記制御装置は、前記第２の長さを、前記第１の長さよりも大きく設定する
   半導体記憶装置。
7. 前記第１配線に接続された周辺回路と、
   前記周辺回路に接続され、前記周辺回路に電源電圧を供給可能なパッド電極と
   を備え、
   前記周辺回路は、
   前記第１配線に接続された出力端子を備え、前記出力端子に前記電源電圧よりも大きい電圧を出力可能な電圧出力回路と、
   前記電圧出力回路の出力端子に接続された分圧回路と、
   前記分圧回路に接続された比較回路と
   を備える請求項２、３、５及び６のいずれか１項記載の半導体記憶装置。
8. 前記第１配線に接続された周辺回路と、
   前記周辺回路に接続され、前記周辺回路に電源電圧を供給可能なパッド電極と
   を備え、
   前記周辺回路は、
   前記第１配線に接続された出力端子を備え、前記出力端子に前記電源電圧よりも大きい電圧を出力可能な電圧出力回路と、
   前記電圧出力回路の出力端子に接続されたカレントミラー回路と、
   前記カレントミラー回路に接続された第１スイッチ回路と、
   前記第１スイッチ回路に接続された比較回路と
   を備える請求項２、３、５及び６のいずれか１項記載の半導体記憶装置。
9. 第１領域及び第２領域を有する基板と、
   前記基板の第１領域に設けられ、第１方向に並び、前記メモリトランジスタ及び前記第１配線を含む複数のメモリブロックと、
   前記基板の第１領域に設けられ、前記第１方向と交差する第２方向において前記複数のメモリブロックと並ぶ第２スイッチ回路と、
   前記基板の第２領域に設けられ、前記第２スイッチ回路を介して前記複数のメモリブロックに接続された前記電圧出力回路と、
   前記基板の第２領域に設けられた前記比較回路と
   を備える請求項７又は８記載の半導体記憶装置。
   

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