以下に、実施形態について図面を参照して説明する。図面は模式的なものである。尚、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。参照符号を構成する文字の後の数字、及び参照符号を構成する文字に付与された“アンダーバー+文字”は、同じ文字を含んだ参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために用いられている。同じ文字を含んだ参照符号で示される要素を相互に区別する必要がない場合、これらの要素は同じ文字のみを含んだ参照符号により参照される。
[1]第1実施形態
以下に、第1実施形態に係るメモリシステムについて説明する。
[1−1]構成
[1−1−1]メモリシステム1の構成
まず、図1を用いてメモリシステム1の構成について説明する。図1には、メモリシステム1のブロック図が示されている。図1に示すようにメモリシステム1は、半導体記憶装置10及びコントローラ20を備え、外部のホスト機器30に接続されている。
半導体記憶装置10は、データを不揮発に記憶することが可能なNAND型フラッシュメモリである。図1に示すように半導体記憶装置10は、メモリセルアレイ11、コマンドレジスタ12、アドレスレジスタ13、シーケンサ14、ドライバ回路15、ロウデコーダ16、及びセンスアンプモジュール17を備えている。
メモリセルアレイ11は、ブロックBLK0〜BLKn(nは1以上の自然数)を備えている。ブロックBLKは、ビット線及びワード線に関連付けられた複数の不揮発性メモリセルの集合であり、例えばデータの消去単位となる。半導体記憶装置10は、各メモリセルにおいて2ビット以上のデータを記憶させるMLC(Multi-Level Cell)方式を適用してデータを保持することが出来る。尚、本実施形態では、各メモリセルに3ビットのデータを記憶させるTLC(Triple-Level Cell)方式を適用した場合を例に説明する。
コマンドレジスタ12は、コントローラ20から受信したコマンドCMDを保持する。アドレスレジスタ13は、コントローラ20から受信したアドレス情報ADDを保持する。アドレス情報ADDは、ページアドレスPA及びブロックアドレスBAを含んでいる。
シーケンサ14は、コマンドレジスタ12に保持されたコマンドCMDに基づいて、半導体記憶装置10全体の動作を制御する。具体的には、シーケンサ14は、コマンドCMDに基づいてドライバ回路15、ロウデコーダ16、及びセンスアンプモジュール17等を制御して、データの書き込み動作や読み出し動作等を実行する。
ドライバ回路15は、シーケンサ14の指示に基づいて所望の電圧を生成する。またドライバ回路15は、アドレスレジスタ13に保持されたページアドレスPAに基づいて、
生成した電圧をロウデコーダ16に供給する。
ロウデコーダ16は、アドレスレジスタ13に保持されたブロックアドレスBAに基づいて、ブロックBLK0〜BLKnのうちいずれかを選択する。さらにロウデコーダ16は、選択したブロックBLKにおけるロウ方向を選択し、ドライバ回路15から供給された電圧を選択及び非選択のワード線に印加する。
センスアンプモジュール17は、メモリセルアレイ11から読み出したデータDATを、コントローラ20に出力する。またセンスアンプモジュール17は、コントローラ20から受け取った書き込みデータDATを、メモリセルアレイ11に転送する。
コントローラ20は、ホスト機器30からの命令に応答して、半導体記憶装置10に対して読み出し、書き込み、及び消去等を命令する。図1に示すようにコントローラ20は、ホストインターフェイス回路21、内蔵メモリ(RAM)22、プロセッサ(CPU)23、バッファメモリ24、ECC回路25、及びNANDインターフェイス回路26を備えている。
ホストインターフェイス回路21は、ホストバスによってホスト機器30と接続され、ホスト機器30との通信を司る。例えばホストインターフェイス回路21は、ホスト機器30から受信した命令及びデータをそれぞれ、CPU23及びバッファメモリ24に転送する。またホストインターフェイス回路21は、CPU23の命令に応答して、バッファメモリ24内のデータをホスト機器30に転送する。
RAM22は、例えばDRAM等の半導体メモリであり、半導体記憶装置10を管理するためのファームウェアや、各種の管理テーブル等を保持する。またRAM22は、CPU23の作業領域として使用される。
CPU23は、コントローラ20全体の動作を制御する。例えばCPU23は、ホスト機器30から受信した書き込み命令に応答して、NANDインターフェイス回路26に対して書き込みコマンドを発行する。この動作は、読み出し及び消去の場合についても同様である。またCPU23は、ウェアレベリング等、半導体記憶装置10のメモリ空間を管理するための様々な処理を実行する。
バッファメモリ24は、コントローラ20が半導体記憶装置10から受信した読み出しデータや、ホスト機器30から受信した書き込みデータ等を一時的に保持する。
ECC回路25は、データのエラー訂正(ECC:Error Checking and Correcting)処理を行う。具体的には、ECC回路25は、データの書き込み時に書き込みデータに基づいてパリティを生成する。そしてECC回路25は、データの読み出し時にパリティからシンドロームを生成してエラーを検出し、検出したエラーを訂正する。
NANDインターフェイス回路26は、NANDバスによって半導体記憶装置10と接続され、半導体記憶装置10との通信を司る。半導体記憶装置10とコントローラ20との間で送受信される信号は、NANDインターフェイスに従っている。例えばNANDインターフェイス回路26は、CPU23から受信した命令に基づいてコマンドラッチイネーブル信号CLE、アドレスラッチイネーブル信号ALE、ライトイネーブル信号WEn、及びリードイネーブル信号REnを半導体記憶装置10に送信し、レディビジー信号RBnを半導体記憶装置10から受信し、入出力信号I/Oを半導体記憶装置10との間で送受信する。
信号CLE及びALEは、半導体記憶装置10への入力信号I/OがそれぞれコマンドCMD及びアドレス情報ADDであることを半導体記憶装置10に通知する信号である。信号WEnは、“L”レベルでアサートされ、入力信号I/Oを半導体記憶装置10に取り込ませるための信号である。信号REnは、“L”レベルでアサートされ、半導体記憶装置10から出力信号I/Oを読み出すための信号である。
レディビジー信号RBnは、半導体記憶装置10がコントローラ20からの命令を受信することが可能かどうかを通知する信号である。レディビジー信号RBnは、例えば半導体記憶装置10がコントローラ20からの命令を受信可能なレディ状態の場合に“H”レベルとされ、受信不可能なビジー状態の場合に“L”レベルとされる。
入出力信号I/Oは、例えば8ビットの信号であり、コマンドCMD、アドレス情報ADD、及びデータDAT等に相当する。例えば書き込み動作時において、半導体記憶装置10に転送される入出力信号I/Oは、CPU23が発行した書き込みコマンドCMD、及びバッファメモリ24内の書き込みデータDATを含んでいる。また、読み出し動作時において、半導体記憶装置10に転送される入出力信号I/Oは読み出しコマンドを含み、コントローラ20に転送される入出力信号I/Oは読み出しデータDATを含んでいる。
以上で説明したメモリシステム1を使用するホスト機器30としては、例えばデジタルカメラやパーソナルコンピュータ等が挙げられる。
尚、半導体記憶装置10及びコントローラ20は、例えばそれらの組み合わせにより一つの半導体装置を構成しても良い。このような半導体装置としては、例えばSDTMカードのようなメモリカードや、SSD(solid state drive)等が挙げられる。
[1−1−2]メモリセルアレイ11の構成
次に、図2を用いてメモリセルアレイ11の構成について説明する。図2は、メモリセルアレイ11及びセンスアンプモジュール17の回路図であり、メモリセルアレイ11内の1つのブロックBLKについて詳細な回路構成を示している。図2に示すようにブロックBLKは、複数のNANDストリングNSを備えている。
各NANDストリングNSは、ビット線BL0〜BL(m−1)((m−1)は1以上の自然数)に対応して設けられ、例えば8個のメモリセルトランジスタMT(MT0〜MT7)、並びに選択トランジスタST1及びST2を含んでいる。尚、1つのNANDストリングNSが含むメモリセルトランジスタMTの個数はこれに限定されず、任意の個数にすることが出来る。
メモリセルトランジスタMTは、制御ゲート及び電荷蓄積層を備え、データを不揮発に保持する。メモリセルトランジスタMT0〜MT7は、選択トランジスタST1のソースと選択トランジスタST2のドレインとの間に直列接続されている。同一ブロックBLK内のメモリセルトランジスタMT0〜MT7の制御ゲートはそれぞれ、ワード線WL0〜WL7に共通接続されている。
同一ブロックBLK内の選択トランジスタST1及びST2の制御ゲートはそれぞれ、セレクトゲート線SGD及びSGSに共通接続されている。各ブロックBLKで同一列にある選択トランジスタST1のドレインは、対応するビット線BLに共通接続されている。つまりビット線BLは、複数のブロックBLK間で同一列にあるNANDストリングNSを共通接続している。また、各ブロックBLK内における選択トランジスタST2のソースは、ソース線SLに共通接続されている。
以上の構成において、共通のワード線WLに接続された複数のメモリセルトランジスタMTの保持する1ビットデータの集合を“ページ”と呼ぶ。従って、1つのメモリセルトランジスタMTに3ビットデータを記憶させるTLC方式を適用する場合、1本のワード線WLに接続された複数のメモリセルトランジスタMTの集合には、3ページ分のデータが記憶される。尚、半導体記憶装置10は、データの書き込み及び読み出しをページ毎に行っても良いし、ワード線WL毎に行っても良い。
そして、以上で説明したメモリセルトランジスタMTの閾値電圧の分布は、例えば図3に示すものとなる。図3には、メモリセルトランジスタMTの閾値分布、割り当てられたデータ、及び書き込み及び読み出し動作で使用される電圧が示されている。図3の縦軸及び横軸はそれぞれ、メモリセルトランジスタMTの数及び閾値電圧Vthに対応している。尚、以下の説明において、1つのメモリセルトランジスタMTが保持する3ビットデータを、下位ビットから順にLowerビット、Middleビット、及びUpperビットと呼ぶ。また、同一のワード線WLに接続されたメモリセルトランジスタMTの保持するLowerビットの集合を“Lowerページ”と呼び、Middleビットの集合を“Middleページ”と呼び、Upperビットの集合を“Upperページ”と呼ぶ。
図3に示すように、TLC方式を適用してデータを書き込んだ場合、メモリセルトランジスタMTの閾値分布は8個に分かれる。この8個の閾値分布を、閾値電圧の低いものから順に“ER”レベル、“A”レベル、“B”レベル、“C”レベル、“D”レベル、“E”レベル、“F”レベル、“G”レベルと呼ぶ。
“ER”レベルはメモリセルトランジスタMTの消去状態に相当する。“A”レベル、“B”レベル、“C”レベル、“D”レベル、“E”レベル、“F”レベル、及び“G”レベルはメモリセルトランジスタMTの書き込み状態に相当し、それぞれベリファイ電圧AV、BV、CV、DV、EV、FV、及びGVを用いた書き込み動作により形成される。これらの電圧値の関係は、AV<BV<CV<DV<EV<FV<GVである。
具体的には、“ER”レベルに含まれたメモリセルトランジスタMTの閾値電圧は、電圧AV未満とされる。“A”レベルに含まれたメモリセルトランジスタMTの閾値電圧は、電圧AV以上且つ電圧BV未満とされる。“B”レベルに含まれたメモリセルトランジスタMTの閾値電圧は、電圧BV以上且つ電圧CV未満とされる。“C”レベルに含まれたメモリセルトランジスタMTの閾値電圧は、電圧CV以上且つ電圧DV未満とされる。“D”レベルに含まれたメモリセルトランジスタMTの閾値電圧は、電圧DV以上且つ電圧EV未満とされる。“E”レベルに含まれたメモリセルトランジスタMTの閾値電圧は、電圧EV以上且つ電圧FV未満とされる。“F”レベルに含まれたメモリセルトランジスタMTの閾値電圧は、電圧FV以上且つ電圧GV未満とされる。“G”レベルに含まれたメモリセルトランジスタMTの閾値電圧は、電圧GV以上とされる。
そして本実施形態では、各閾値分布に含まれるメモリセルトランジスタMTに対して、以下に示すようにデータを割り付ける。
“ER”レベル:“111”(“Lowerビット/Middleビット/Upperビット”)データ
“A”レベル:“101”データ
“B”レベル:“001”データ
“C”レベル:“000”データ
“D”レベル:“100”データ
“E”レベル:“110”データ
“F”レベル:“010”データ
“G”レベル:“011”データ
以上で説明した閾値分布に対して読み出し電圧は、隣り合う閾値分布の間にそれぞれ設定される。例えば、あるメモリセルトランジスタMTが“ER”レベルの閾値電圧を有するか“A”レベル以上の閾値電圧を有するかを判定するための読み出し電圧ARは、“ER”レベルにおける最大の閾値電圧と“A”レベルにおける最小の閾値電圧との間に設定される。あるメモリセルトランジスタMTが“A”レベルの閾値電圧を有するか“B”レベル以上の閾値電圧を有するかを判定するための読み出し電圧BRは、“A”レベルにおける最大の閾値電圧と“B”レベルにおける最小の閾値電圧との間に設定される。その他の読み出し電圧CR、DR、ER、FR、及びGRも、読み出し電圧AR及びBRと同様に設定される。そして、“G”レベルの閾値分布における最大の閾値電圧よりも高い電圧に、読み出しパス電圧Vreadが設定される。電圧Vreadは、読み出し動作時において非選択ワード線に印加される電圧であり、制御ゲートに電圧Vreadが印加されたメモリセルトランジスタMTは、保持するデータに依らずにオン状態になる。
そして、読み出し動作においてLowerページデータは、電圧BR、DR、及びFRを用いた読み出し結果によって確定する。Middleページデータは、電圧AR及びERを用いた読み出し結果によって確定する。Upperページデータは、電圧CR及びGRを用いた読み出し結果によって確定する。つまりLowerページデータ、Middleページデータ、及びUpperページデータはそれぞれ、3回、2回、及び2回の読み出し動作によって確定する。以下の説明において、このようなデータの割り付けのことを“3−2−2コード”と呼ぶ。
尚、各閾値分布の間にそれぞれ設定された各種ベリファイ電圧と各種読み出し電圧としては、同じ電圧値を設定しても良いし、異なる電圧値を設定しても良い。
[1−1−3]センスアンプモジュール17の構成
次に、図2に戻りセンスアンプモジュール17の構成について説明する。図2に示すようにセンスアンプモジュール17は、ビット線BL毎に設けられたセンスアンプユニットSAU(SAU0〜SAU(m−1))を備えている。
各センスアンプユニットSAUは、センスアンプ部SA、ラッチ回路ADL、BDL、CDL、及びXDL、並びに演算部OPを備える。これらセンスアンプ部SA、ラッチ回路ADL、BDL、CDL、及びXDL、並びに演算部OPは、互いにデータを送受信可能なように接続されている。
センスアンプ部SAは、読み出し動作時には対応するビット線BLに読み出されたデータをセンスし、読み出しデータが“0”であるか“1”であるかを判定する。また書き込み動作時には、書き込みデータに基づいてビット線BLに電圧を印加する。
ラッチ回路ADL、BDL、及びCDLは、読み出しデータ及び書き込みデータを一時的に保持する。読み出し動作時にセンスアンプ部SAが確定させた読み出しデータ、及び書き込み動作時にラッチ回路XDLに転送された書き込みデータは、例えばラッチ回路ADL、BDL、及びCDLのいずれかに転送される。
演算部OPは、ラッチ回路ADL、BDL、及びCDLに保持されているデータについて、論理和(OR)演算、論理積(AND)演算、排他的論理和(XOR)演算等、種々の演算を行うことが出来る。
ラッチ回路XDLは、センスアンプユニットSAUとコントローラ20との間のデータの入出力に用いられる。例えば、コントローラ20から受信したデータは、ラッチ回路XDLを介してラッチ回路ADL、BDL、若しくはCDL、又はセンスアンプ部SAに転送される。同様に、ラッチ回路ADL、BDL、若しくはCDL、又はセンスアンプ部SAが保持するデータは、ラッチ回路XDLを介してコントローラ20に転送される。
またラッチ回路XDLは、半導体記憶装置10のキャッシュメモリとして機能する。例えば半導体記憶装置10は、ラッチ回路ADL、BDL、及びCDLが使用中であったとしても、ラッチ回路XDLが空いていればレディ状態になることが出来る。
以上で説明したセンスアンプ部SA及びラッチ回路ADLの詳細な回路構成が、図4に示されている。図4に示すように、センスアンプ部SAはpチャネルMOSトランジスタ40、nチャネルMOSトランジスタ41〜47、及びキャパシタ48を備え、ラッチ回路ADLはインバータ50及び51、並びにnチャネルMOSトランジスタ52及び53を備えている。
トランジスタ40は、一端が電源端子に接続され、ゲートがノードINVに接続されている。トランジスタ41は、一端がトランジスタ40の他端に接続され、他端がノードCOMに接続され、ゲートに制御信号BLXが入力される。トランジスタ42は、一端がノードCOMに接続され、他端が対応するビット線BLに接続され、ゲートに制御信号BLCが入力される。トランジスタ43は、一端がノードCOMに接続され、他端がノードSRCに接続され、ゲートがノードINVに接続されている。トランジスタ44は、一端がトランジスタ40の他端に接続され、他端がノードSENに接続され、ゲートに制御信号HLLが入力される。トランジスタ45は、一端がノードSENに接続され、他端がノードCOMに接続され、ゲートに制御信号XXLが入力される。トランジスタ46は、一端が接地端子に接続され、ゲートがノードSENに接続されている。トランジスタ47は、一端がトランジスタ46の他端に接続され、他端がバスLBUSに接続され、ゲートに制御信号STBが入力される。キャパシタ48は、一端がノードSENに接続され、他端にクロックCLKが入力される。尚、トランジスタ40の一端に接続された電源端子には、例えば半導体記憶装置10の電源電圧である電圧Vddが印加される。また、ノードSRCには、例えば半導体記憶装置10の接地電圧である電圧Vssが印加される。
インバータ50は、入力端子がノードLATに接続され、出力端子がノードINVに接続されている。インバータ51は、入力端子がノードINVに接続され、出力端子がノードLATに接続されている。トランジスタ52は、一端がノードINVに接続され、他端がバスLBUSに接続され、ゲートに制御信号STIが入力される。トランジスタ53は、一端がノードLATに接続され、他端がバスLBUSに接続され、ゲートに制御信号STLが入力される。尚、ラッチ回路BDL及びCDLの回路構成は、以上で説明したラッチ回路ADLの回路構成と同様のため、説明を省略する。
以上で説明したセンスアンプユニットSAUの構成において、各種制御信号は、例えばシーケンサ14によって生成される。読み出し動作において、センスアンプ部SAが読み出したデータを確定するタイミングは、信号STBがアサートされるタイミングに基づく。また、各種動作においてトランジスタ42は、信号BLCに基づいてビット線BLの電圧をクランプする。
尚、センスアンプモジュール17の構成はこれに限定されず、種々変更が可能である。例えば、センスアンプユニットSAUが備えるラッチ回路の個数はこれに限定されず、1つのメモリセルトランジスタMTが保持するデータのビット数に基づいて設計される。
[1−2]メモリシステム1の書き込み動作
次に、メモリシステム1の書き込み動作について説明する。本実施形態においてメモリシステム1は、TLC方式を適用してメモリセルトランジスタMTに3ビットデータを記憶させる際に、2段階の書き込み動作を実行する。以下の説明では、2段階の書き込み動作のうち1段階目の書き込み動作のことを第1書き込み動作と呼び、2段階目の書き込み動作のことを第2書き込み動作と呼ぶ。
第1書き込み動作は、コントローラ20がLowerページデータを半導体記憶装置10に送信し、半導体記憶装置10がコントローラ20から受信したLowerページデータをメモリセルアレイ11に書き込む動作である。
第2書き込み動作は、コントローラ20がMiddleページデータ及びUpperページデータを半導体記憶装置10に送信し、半導体記憶装置10が、コントローラ20から受信したMiddleページデータ及びUpperページデータと、メモリセルアレイ11から読み出したLowerページデータとに基づいて、当該Lowerページデータを読み出したメモリセルトランジスタMTに対して3ページデータを書き込む動作である。
以下に、図5及び図6を用いてメモリシステム1における書き込み動作の詳細について説明する。図5にはメモリシステム1における書き込み動作のフローチャートが示され、図6には図5に対応する動作のコマンドシーケンスが示されている。尚、以下に説明する書き込み動作が実行される前には、コントローラ20がホスト機器30から書き込みデータを受信し、受信した書き込みデータをページ単位でRAM22に格納しているものとする。また、以下の説明において、半導体記憶装置10が受信したコマンドCMDはコマンドレジスタ12に格納され、半導体記憶装置10が受信したアドレス情報ADDはアドレスレジスタ13に格納されるものとする。
図5に示すようにまずコントローラ20は、ワード線WL0を指定するアドレス情報ADDを含む第1コマンドセットを発行して、半導体記憶装置10に送信する(ステップS10)。具体的には、図6に示すようにまずコントローラ20は、コマンド“80h”を発行して半導体記憶装置10に送信する。コマンド“80h”は、書き込みの為のアドレス及びデータの入力受付コマンドに相当し、半導体記憶装置10にデータの書き込みを命令するコマンドである。次にコントローラ20は、ワード線WL0を指定するアドレス情報ADDと、LowerページデータDATとを、続けて半導体記憶装置10に送信する。半導体記憶装置10は、受信したデータDATをセンスアンプモジュール17のラッチ回路XDLに保持する。次にコントローラ20は、コマンド“10h”を発行して半導体記憶装置10に送信する。コマンド“10h”は、半導体記憶装置10に対して書き込み動作の実行を指示するコマンドである。この一連のコマンドシーケンスが、第1コマンドセットに対応している。
コマンド“10h”がコマンドレジスタ12に格納されると、シーケンサ14はレディビジー信号RBnを“L”レベルにする。そしてシーケンサ14は、ラッチ回路XDLに保持された書き込みデータを例えばラッチ回路ADLに転送させて、ワード線WL0を選択した第1書き込み動作を実行する(ステップS11)。
ここで、図7を用いて第1書き込み動作によるメモリセルトランジスタMTの閾値分布の変化について説明する。図7には、第1書き込み動作で使用される1ページデータと、第1書き込み動作を実行する前後におけるメモリセルトランジスタMTの閾値分布が示されている。尚、以下の説明において、書き込み禁止のメモリセルトランジスタMT、及びベリファイをパスしたメモリセルトランジスタMTに対しては、チャネルブースト等を適用することによって閾値電圧の上昇が抑制されるものとする。
図7に示すように、第1書き込み動作の実行前におけるメモリセルトランジスタMTの閾値電圧は、消去状態である“ER”レベルに分布している。そして第1書き込み動作において半導体記憶装置10は、コントローラ20から入力されたLowerページデータに基づいて1ページデータの書き込み動作を実行し、“ER”レベルの閾値分布から2つの閾値分布を形成する。
具体的には、半導体記憶装置10が、“1”(“Lowerビット”)データを書き込むメモリセルトランジスタMTを書き込み禁止として、“0”データを書き込むメモリセルトランジスタMTに対して、ベリファイ電圧として電圧M1Vを用いた書き込み動作を実行する。電圧M1Vは、電圧CR未満である。これにより、“1”データが書き込まれるメモリセルトランジスタMTの閾値電圧が“ER”レベルに分布し、“0”データが書き込まれるメモリセルトランジスタMTの閾値電圧が“M1”レベルに分布する。
尚、“M1”レベルに含まれたメモリセルトランジスタMTの閾値電圧は、電圧M1V以上且つ電圧CV未満とされる。つまりベリファイ電圧M1Vは、“M1”レベルの閾値分布が第2書き込み動作により“B”レベル以上の閾値分布に遷移することを考慮して、ベリファイをパスしたメモリセルトランジスタMTの閾値電圧が電圧CRを超えないように設定される。
図5に戻り、ステップS11の第1書き込み動作が終了すると、シーケンサ14はレディビジー信号RBnを“H”レベルにする(ステップS12)。コントローラ20は、半導体記憶装置10がレディ状態になったことを検知すると、ワード線WL1を指定したアドレス情報ADDを含む第1コマンドセットを発行して半導体記憶装置10に送信する(ステップS13)。半導体記憶装置10は、コントローラ20から第1コマンドセットを受信すると、レディビジー信号RBnを“L”レベルにして、ワード線WL1を選択した第1書き込み動作を実行する(ステップS14)。これにより、Lowerページデータがワード線WL1に接続されたメモリセルトランジスタMTに書き込まれる。
ステップS14の第1書き込み動作が終了すると、シーケンサ14はレディビジー信号RBnを“H”レベルにする(ステップS15)。コントローラ20は、半導体記憶装置10がレディ状態になったことを検知すると、ワード線WL0を指定するアドレス情報ADDを含む第2コマンドセットを発行して半導体記憶装置10に送信する(ステップS16)。
具体的には、図6に示すようにまずコントローラ20は、コマンド“80h”を発行して半導体記憶装置10に送信する。次にコントローラ20は、ワード線WL0を指定するアドレス情報ADDと、MiddleページデータDATとを、続けて半導体記憶装置10に送信する。そして半導体記憶装置10が、受信したデータDATをセンスアンプモジュール17のラッチ回路XDLに保持する。次にコントローラ20は、コマンド“xxh”を発行して半導体記憶装置10に送信する。コマンド“xxh”は、ここまで受信したデータが1ページデータに相当することを示すコマンドである。コマンド“xxh”がコマンドレジスタ12に格納されると、シーケンサ14はレディビジー信号RBnを“L”レベルにして、ラッチ回路XDLに保持された書き込みデータを例えばラッチ回路ADLに転送させる。そしてシーケンサ14は、レディビジー信号RBnを“H”レベルにする。この動作は、図6に“ダミービジー”と表示されている。レディビジー信号RBnが“H”レベルになると、コントローラ20は、コマンド“80h”を発行して半導体記憶装置10に送信する。次にコントローラ20は、ワード線WL0を指定するアドレス情報ADDと、UpperページデータDATとを、続けて半導体記憶装置10に送信する。そして半導体記憶装置10が、受信したデータDATをセンスアンプモジュール17のラッチ回路XDLに保持する。次にコントローラ20は、コマンド“10h”を発行して半導体記憶装置10に送信する。この一連のコマンドシーケンスが、第2コマンドセットに対応している。
コマンド“10h”がコマンドレジスタ12に格納されると、シーケンサ14はレディビジー信号RBnを“L”レベルにする。そしてシーケンサ14は、ラッチ回路XDLに保持された書き込みデータを例えばラッチ回路BDLに転送させて、ワード線WL0を選択した第2書き込み動作を実行する(ステップS17)。
ここで、図8を用いて第2書き込み動作によるメモリセルトランジスタMTの閾値分布の変化について説明する。図8には、第2書き込み動作で使用される3ページデータと、第2書き込み動作を実行する前後におけるメモリセルトランジスタMTの閾値分布が示されている。
図8に示すように、第2書き込み動作の実行前におけるメモリセルトランジスタMTの閾値電圧は、“ER”レベル及び“M1”レベルに分布している。そして第2書き込み動作において半導体記憶装置10は、コントローラ20から入力されたMiddleページデータ及びUpperページデータと、メモリセルアレイ11から読み出したLowerページデータとに基づいて、当該Lowerページデータを読み出したメモリセルトランジスタMTに対して3ページデータを書き込み、“ER”レベル及び“M1”レベルの閾値分布から8つの閾値分布を形成する。
具体的には、まずシーケンサ14はInternal data load(IDL)を実行する。IDLは、選択したワード線WLにプログラムパルス(プログラム電圧)を印加する前に、例えば当該ワード線WLに対応するメモリセルトランジスタMTに記憶されているデータを読み出す動作である。本実施形態におけるIDLでは、電圧M1Rを用いた読み出し動作が実行される。電圧M1Rは、“ER”レベルの閾値分布と“M1”レベルの閾値分布との間に設定される。センスアンプ部SAは、電圧M1Rを用いた読み出し動作によりメモリセルトランジスタMTの閾値電圧が電圧M1R未満か否かを判定し、判定したデータを例えばラッチ回路CDLに転送する。このようにして、第1書き込み動作によって書き込まれたLowerページデータ(“1”データ又は“0”データ)が、センスアンプユニットSAU内のラッチ回路に復元される。
そしてシーケンサ14は、“111”(“Lowerビット/Middleビット/Upperビット”)データを書き込むメモリセルトランジスタMTを書き込み禁止として、“101”データ、“001”データ、“000”データ、“100”データ、“110”データ、“010”データ、及び“011”データを書き込むメモリセルトランジスタMTに対して、それぞれベリファイ電圧として電圧AV、BV、CV、DV、EV、FV、及びGVを用いた書き込み動作を実行する。これにより“ER”レベルの閾値分布から“A”レベル、“D”レベル、及び“E”レベルの閾値分布が形成され、“M1”レベルの閾値分布から“B”レベル、“C”レベル、“F”レベル、及び“G”レベルの閾値分布が形成される。
図5に戻り、ステップS17の第2書き込み動作が終了すると、シーケンサ14はレディビジー信号RBnを“H”レベルにする(ステップS18)。コントローラ20は、半導体記憶装置10がレディ状態になったことを検知すると、ワード線WL2を指定したアドレス情報ADDを含む第1コマンドセットを発行して半導体記憶装置10に送信する(ステップS19)。半導体記憶装置10は、コントローラ20から第1コマンドセットを受信すると、レディビジー信号RBnを“L”レベルにして、ワード線WL2を選択した第1書き込み動作を実行する(ステップS20)。これにより、Lowerページデータがワード線WL2に接続されたメモリセルトランジスタMTに書き込まれる。
ステップS20の第2書き込み動作が終了すると、シーケンサ14はレディビジー信号RBnを“H”レベルにする(ステップS21)。コントローラ20は、半導体記憶装置10がレディ状態になったことを検知すると、ワード線WL1を指定した第2コマンドセットを発行して半導体記憶装置10に送信する(ステップS22)。半導体記憶装置10は、コントローラ20から第2コマンドセットを受信すると、レディビジー信号RBnを“L”レベルにして、ワード線WL2を選択した第2書き込み動作を実行する(ステップS23)。これにより、3ページデータがワード線WL1に接続されたメモリセルトランジスタMTに書き込まれる。ステップS23の第2書き込み動作が終了すると、シーケンサ14はレディビジー信号RBnを“H”レベルにする(ステップS24)。
以降の書き込み動作では、ステップS19〜S24と同様の動作が繰り返される。そしてメモリシステム1は、最後の3ページデータに対応する第2書き込み動作が終了すると、書き込み動作を終了する。尚、図5では、書き込み動作後(例えば、ステップS11、S14、S17、S20、及びS23の後)、レディビジー信号RBnが“H”レベルとなった後に、次のコマンドセット及びデータの入力を行った場合を例に説明したが、これに限定されない。例えば、図2を用いて説明したラッチ回路(例えばラッチ回路XDL)の数を、Write Cache用に余分に持たせることによって、書き込み動作中に次のコマンドセット及びデータの入力を行うことも可能である。
尚、以上で説明した第1及び第2書き込み動作において、選択されたワード線WLに印加される電圧の波形は、例えば図9に示すものとなる。図9には、入出力信号I/O、及び選択されたワード線WLに印加される電圧の一例が示されている。以下の説明において、選択されたワード線WLのことを選択ワード線WL_selと呼ぶ。
図9に示すように半導体記憶装置10は、第1及び第2コマンドセットを受信するとビジー状態となり、それぞれ第1及び第2書き込み動作を実行する。
第1書き込み動作では、まずロウデコーダ16が選択ワード線WL_selに対して電圧Vpgm1を印加する。電圧Vpgm1はプログラム電圧であり、メモリセルトランジスタMTの電荷蓄積層に電子を注入することが可能な高電圧である。選択ワード線WL_selに電圧Vpgm1が印加されると、ゲート−チャネル間の電位差により電荷蓄積層に電子が注入され、対応するメモリセルトランジスタMTの閾値電圧が上昇する。尚、選択ワード線WL_selに接続されたメモリセルトランジスタMTのうち、書き込み禁止のメモリセルトランジスタMTでは、例えば対応するNANDストリングNSのチャネルをブーストさせて、選択ワード線WL_selに接続されたメモリセルトランジスタMTにおけるゲート−チャネル間の電位差を小さくすることにより、閾値電圧の変動が抑制される。次にロウデコーダ16は電圧Vvfyを印加して、センスアンプモジュール17が書き込み対象のメモリセルトランジスタMTの閾値電圧が電圧Vvfyを超えたか否かを確認する。電圧Vvfyはベリファイ電圧であり、例えば図7に示された電圧M1Vである。
上述したプログラム電圧とベリファイ電圧とを印加する動作が、1回のプログラムループに相当する。そしてシーケンサ14は、このようなプログラムループを、プログラム電圧の値をΔVpgm1ずつ増加させて繰り返す。それからシーケンサ14は、プログラムループの繰り返しにより例えば電圧M1Vを用いたベリファイにパスすると、第1書き込み動作を終了して、半導体記憶装置10がレディ状態に遷移する。
第2書き込み動作では、まずロウデコーダ16が選択ワード線WLに対して電圧M1Rを印加する。この動作がIDLに対応し、センスアンプモジュール17は、選択ワード線WL_selに接続されたメモリセルトランジスタMTに記憶された1ページデータ(Lowerページデータ)を読み出す。続けてシーケンサ14は、ラッチ回路ADL、BDL、及びCDLに保持された3ページデータに基づいて、プログラムループを繰り返す。尚、第2書き込み動作におけるプログラムループは、第1書き込み動作におけるプログラムループに対して、最初に印加するプログラム電圧の値と、プログラムループ毎にインクリメントするプログラム電圧の値と、使用するベリファイ電圧とが異なっている。
具体的には、最初に印加されるプログラム電圧の値がVpgm2であり、インクリメントするプログラム電圧の値がΔVpgm2である。また、ベリファイ電圧Vvfyとしては、電圧AV、BV、CV、DV、EV、FV、及びGVのうち、電圧値の小さい方から順にいくつかの電圧が選択されて使用される。Vpgm2はVpgm1より小さく、ΔVpgm2はΔVpgm1より小さい。このように第2書き込み動作は、第1書き込み動作より小さいプログラム電圧とΔVpgmとを使用して、メモリセルトランジスタMTの閾値電圧を細かく制御する。そしてシーケンサ14は、プログラムループの繰り返しにより例えば電圧GVによるベリファイにパスすると、第2書き込み動作を終了して、半導体記憶装置10がレディ状態に遷移する。
[1−3]第1実施形態の効果
以上で説明した本実施形態に係るメモリシステム1によれば、書き込んだデータの信頼性を向上することが出来る。以下に、本効果の詳細について説明する。
半導体記憶装置では、書き込み動作により所望の閾値電圧に調整されたメモリセルの閾値電圧が、当該メモリセルに対する書き込み動作の後に変動してしまうことがある。例えば、NOMOS膜を用いたメモリセルでは、書き込み動作によってメモリセルの電荷蓄積層に電子が注入された後に、一定量の電子が電荷蓄積層から抜けて閾値電圧が下降する初期落ちという現象が生じる。この初期落ちによる閾値電圧の変動量は、書き込み動作によりメモリセルの電荷蓄積層に注入された電子の量に基づいている。
また、データが書き込まれたメモリセルに隣接するメモリセルの書き込み動作が実行されると、隣接するメモリセルの閾値電圧が上昇することに伴って、既にデータが書き込まれたメモリセルの閾値電圧が上昇する。この現象は隣接するメモリセル間の寄生容量の変化により生じ、隣接するメモリセルにおける閾値電圧の変動量が大きくなるほど、当該メモリセルにおける閾値電圧の変動量が大きくなる。
このように、閾値分布の初期落ちや、隣接メモリセル間の寄生容量の影響によりメモリセルの閾値電圧が変動すると、メモリセルの閾値分布が広がって読み出し動作時のエラービット数が増加する可能性がある。
そこで、本実施形態に係るメモリシステム1は、TLC方式で3ページデータを書き込む際に、2段階の書き込み動作を適用する。具体的には、半導体記憶装置10は、1段階目の書き込み動作(第1書き込み動作)においてLowerビットを含む1ページデータを書き込み、その後の2段階目の書き込み動作(第2書き込み動作)においてMiddleビット及びUpperビットを含む2ページデータを書き込む。さらに、本実施形態に係るメモリシステム1では、第1書き込み動作と第2書き込み動作との間に、隣接するワード線WLを選択した第1書き込み動作を実行する。具体的には、例えばワード線WL0を選択した第1書き込み動作を実行した場合、次に隣接するワード線WL1を選択した第1書き込み動作を実行し、その後にワード線WL0を選択した第2書き込み動作を実行する。
この場合、ワード線WL0に対応するメモリセルでは、ワード線WL1を選択した第1書き込み動作を実行している間に初期落ちが生じる。そして、ワード線WL0を選択した第2書き込み動作が、ワード線WL1を選択した第1書き込み動作により生じた隣接メモリセル間の寄生容量の変化の影響を受けた状態から実行される。その結果、最終的に得られる閾値分布においては、これらの影響を無視することが出来る。
さらに、第2書き込み動作が、第1書き込み動作によってある程度閾値電圧が上昇したメモリセルトランジスタMTに対する書き込み動作となる。その結果、第2書き込み動作によるメモリセルトランジスタMTの閾値電圧の変動量が小さくなる。つまり、第2書き込み動作においてメモリセルトランジスタMTの電荷蓄積層に注入される電子の量が、3ビット一括でデータを書き込む場合と比べて少なくなる。
これにより、本実施形態に係るメモリシステム1は、データを書き込んだ後に生じる、閾値電圧の初期落ちの影響と、隣接メモリセル間の寄生容量の影響とを抑制することが出来る。従って本実施形態に係るメモリシステム1は、書き込み動作における閾値分布の広がりを抑制することが出来るため、書き込んだデータの信頼性を向上することが出来る。
尚、以上で説明した第1書き込み動作は、Lowerページデータのみを用いる書き込み動作である。そして第1書き込み動作後の閾値分布は、後の第2書き込み動作で細かく形成されるため、大まかに形成されていれば良い。このため第1書き込み動作では、書き込み動作に用いるプログラム電圧Vpgmの初期値とプログラムループ毎のΔVpgmを、第2書き込み動作よりも大きく設定することが出来る。これにより本実施形態に係るメモリシステム1は、2段階の書き込み動作を実行する場合に、1段階目の書き込み動作を高速化することが出来る。
また、第1書き込み動作によってメモリセルトランジスタMTに書き込まれたデータは、バイナリのように見えるため、Lowerページデータの読み出し動作を実行することが出来る。そこで、本実施形態におけるメモリシステム1は、第2書き込み動作で使用するLowerページデータを、IDLによって当該メモリセルから読み出すことによって復元する。これによりコントローラ20は、上述した第1及び第2書き込み動作によって3ページデータを書き込む場合において、第1書き込み動作に使用する1ページデータを半導体記憶装置10に送信した後に破棄することが出来る。従って本実施形態に係るメモリシステム1は、RAM22及びバッファメモリ24の記憶容量を抑制することが出来るため、コントローラ20の回路面積を抑制することが出来る。
さらに、本実施形態におけるメモリシステム1は、IDLによってLowerページデータを復元するため、第2書き込み動作において1ページ分のデータ入力を省略することが出来る。従って本実施形態に係るメモリシステム1は、第2書き込み動作におけるデータ入力の時間を短縮することが出来るため、書き込み動作を高速化することが出来る。
尚、本実施形態におけるメモリシステム1は、メモリセルトランジスタMTに書き込むデータの割り付けとして、図3を用いて説明した3−2−2コードを適用する。3−2−2コードは、エラービットが発生し易い電圧AR及びGRにおける読み出しを、2回の読み出しによりデータが確定するMiddleページデータ及びUpperページデータの読み出し動作に割り当てている。また、Lowerページデータの読み出し動作では、エラービットが比較的発生し辛い電圧BR、DR、及びFRによる読み出しによりデータを確定させることによって、読み出し回数が多くなることによるエラービット数の増加を抑制している。これによりメモリシステム1は、3ページデータの読み出し動作において、Lowerページデータ、Middleページデータ、及びUpperページデータの読み出し動作で生じるエラービット数を分散させることが出来るため、ECC回路25によるエラー訂正が成功する可能性を高めることが出来る。従って本実施形態に係るメモリシステム1は、読み出し動作の信頼性を向上する事が出来る。
[2]第2実施形態
次に、第2実施形態に係るメモリシステム1について説明する。本実施形態に係るメモリシステム1は、第1実施形態で説明したメモリシステム1に対して異なるデータの割り付けを適用し、第1書き込み動作において2ページデータを書き込むものである。以下に、第2実施形態に係るメモリシステム1について、第1実施形態と異なる点を説明する。
[2−1]メモリセルのデータの割り付けについて
まず、図10を用いて本実施形態に係るメモリシステム1に適用するデータの割り付けについて説明する。図10には、メモリセルトランジスタMTの閾値分布、割り当てられたデータ、及び書き込み及び読み出し動作で使用される電圧が示されており、第1実施形態で説明した図3に対してデータの割り付けが異なっている。
図10に示すように本実施形態では、各閾値分布に含まれるメモリセルトランジスタMTに対して、以下に示すようにデータを割り付けている。
“ER”レベル:“111”(“Lowerビット/Middleビット/Upperビット”)データ
“A”レベル:“110”データ
“B”レベル:“100”データ
“C”レベル:“101”データ
“D”レベル:“001”データ
“E”レベル:“011”データ
“F”レベル:“010”データ
“G”レベル:“000”データ
そして、読み出し動作においてLowerページデータは、電圧DRを用いた読み出し結果によって確定する。Middleページデータは、電圧BR、ER、及びGRを用いた読み出し結果によって確定する。Upperページデータは、電圧AR、CR、及びFRを用いた読み出し結果によって確定する。つまりLowerページデータ、Middleページデータ、及びUpperページデータはそれぞれ、1回、3回、及び3回の読み出し動作によって確定する。以下の説明において、このようなデータの割り付けのことを“1−3−3コード”と呼ぶ。
[2−2]メモリシステム1の書き込み動作
次に、図11及び図12を用いて本実施形態に係るメモリシステム1の書き込み動作について説明する。図11にはメモリシステム1における書き込み動作のフローチャートが示され、図12には図11に対応する動作のコマンドシーケンスが示されている。図11及び図12に示されたステップS30〜ステップS44はそれぞれ、第1実施形態で図5及び図6を用いて説明したステップS10〜ステップS24に対応している。そして本実施形態では、第1実施形態に対して第1コマンドセット、第1書き込み動作、及び第2書き込み動作の詳細が異なっている。
まず、本実施形態における第1コマンドセットの詳細について説明する。本実施形態における第1コマンドセットは、図12に示すように、第1実施形態で図6を用いて説明した第2コマンドセットにおける書き込みデータDATを、Middle及びUpperページデータからそれぞれLower及びMiddleページデータに置き換えたものと同様である。
次に、図13を用いて本実施形態における第1書き込み動作の詳細について説明する。図13には、第1書き込み動作で使用される2ページデータと、第1書き込み動作を実行する前後におけるメモリセルトランジスタMTの閾値分布が示されている。本実施形態における第1書き込み動作では、第1コマンドセットに基づいて2ページデータの書き込み動作が実行される。
図13に示すように、第1書き込み動作の実行前におけるメモリセルトランジスタMTの閾値電圧は、消去状態である“ER”レベルに分布している。そして第1書き込み動作において半導体記憶装置10は、コントローラ20から入力されたLowerページデータ及びMiddleページデータに基づいて2ページデータの書き込み動作を実行し、“ER”レベルの閾値分布から4つの閾値分布を形成する。
具体的には、シーケンサ14が、“11”(“Lowerビット/Middleビット”)データを書き込むメモリセルトランジスタMTを書き込み禁止として、“10”データ、“00”データ、及び“01”データを書き込むメモリセルトランジスタMTに対して、それぞれベリファイ電圧として電圧M1V、M2V、及びM3Vを用いた書き込み動作を実行する。電圧M1Vは、電圧CR未満である。電圧M2Vは、電圧M1Vより大きく且つ電圧ER未満である。電圧M3Vは、電圧M2Vより大きく且つ電圧FR未満である。これにより、“11”データが書き込まれるメモリセルトランジスタMTの閾値電圧が“ER”レベルに分布し、“10”データが書き込まれるメモリセルトランジスタMTの閾値電圧が“M1”レベルに分布し、“00”データが書き込まれるメモリセルトランジスタMTの閾値電圧が“M2”レベルに分布し、“01”データが書き込まれるメモリセルトランジスタMTの閾値電圧が“M3”レベルに分布する。
尚、“M1”レベルに含まれたメモリセルトランジスタMTの閾値電圧は電圧M1V以上且つ電圧CR未満とされ、“M2”レベルに含まれたメモリセルトランジスタMTの閾値電圧は電圧M2V以上且つ電圧ER未満とされ、“M3”レベルに含まれたメモリセルトランジスタMTの閾値電圧は電圧M3V以上且つ電圧FR未満とされる。つまりベリファイ電圧M1V、M2V、及びM3Vはそれぞれ、ベリファイをパスしたメモリセルトランジスタMTの閾値電圧が電圧CR、ER、及びFRを超えないように設定される。さらにベリファイ電圧M1V及びM2Vは、“M1”レベルの閾値分布と“M2”レベルの閾値分布との間隔が、他の閾値分布の間隔よりも広くなるように設定しても良い。
次に、図14を用いて本実施形態における第2書き込み動作の詳細について説明する。図14には、第2書き込み動作で使用される3ページデータと、第2書き込み動作を実行する前後におけるメモリセルトランジスタMTの閾値分布が示されている。本実施形態における第2書き込み動作では、第1実施形態と同様の第2コマンドセットに基づいて、IDLを利用した3ページデータの書き込み動作が実行される。
図14に示すように、第2書き込み動作の実行前におけるメモリセルトランジスタMTの閾値電圧は、“ER”レベル、“M1”レベル、“M2”レベル、及び“M3”レベルに分布している。そして第2書き込み動作において半導体記憶装置10は、コントローラ20から入力されたMiddle及びUpperページデータと、メモリセルアレイ11から読み出したLowerページデータとに基づいて3ページデータの書き込み動作を実行し、“ER”レベル、“M1”レベル、“M2”レベル、及び“M3”レベルの閾値分布から8つの閾値分布を形成する。
具体的には、まずシーケンサ14はInternal data load(IDL)を実行する。本実施形態におけるIDLでは、電圧M2Rを用いた読み出し動作が実行される。電圧M2Rは、“M1”レベルの閾値分布と“M2”レベルの閾値分布との間に設定される電圧である。これによりセンスアンプモジュール17は、“ER”レベル及び“M1”レベルのLowerページデータが“1”であり、“M2”レベル及び“M3”レベルのLowerページデータが“0”であることから、メモリセルトランジスタMTの閾値電圧が電圧M2R未満か否かを判定することによって、Lowerページデータが“1”であるか“0”であるかを判定することが出来る。このようにして半導体記憶装置10は、第1書き込み動作によって書き込まれた“1”データ及び“0”データ(Lowerページデータ)を、センスアンプユニットSAU内のラッチ回路に復元する。
そしてシーケンサ14は、“111”(“Lowerビット/Middleビット/Upperビット”)データを書き込むメモリセルトランジスタMTを書き込み禁止として、“110”データ、“100”データ、“101”データ、“001”データ、“011”データ、“010”データ、及び“000”データを書き込むメモリセルトランジスタMTに対して、それぞれベリファイ電圧として電圧AV、BV、CV、DV、EV、FV、及びGVを用いた書き込み動作を実行する。これにより“ER”レベルの閾値分布から“A”レベルの閾値分布が形成され、“M1”レベルの閾値分布から“B”レベル及び“C”レベルの閾値分布が形成され、“M2”レベルの閾値分布から“D”レベル及び“G”レベルの閾値分布が形成され、“M3”レベルの閾値分布から“E”レベル及び“F”レベルの閾値分布が形成される。
[2−3]第2実施形態の効果
以上のように本実施形態に係るメモリシステム1は、1−3−3コードを適用した2段階の書き込み動作を実行し、第1書き込み動作において2ページデータ(Lowerページデータ及びMiddleページデータ)を書き込む。
この場合、本実施形態における第1書き込み動作では、第1実施形態における第1書き込み動作よりも、メモリセルトランジスタMTを高い閾値電圧まで書き込むことが出来る。そして本実施形態における第2書き込み動作では、第1実施形態における第2書き込み動作よりも高い閾値電圧から書き込み動作が開始するため、第1実施形態における第2書き込み動作よりも閾値電圧の変動量を抑制することが出来る。
これにより本実施形態に係るメモリシステム1は、データを書き込んだ後に生じる、閾値電圧の初期落ちの影響と、隣接メモリセル間の寄生容量の影響とを、第1実施形態よりも抑制することが出来る。従って本実施形態に係るメモリシステム1は、第1実施形態よりも書き込み動作における閾値分布の広がりを抑制することが出来、書き込んだデータの信頼性を向上することが出来る。
尚、本実施形態におけるメモリシステム1は、メモリセルトランジスタMTに書き込むデータの割り付けとして、図10を用いて説明した1−3−3コードを適用する。1−3−3コードでは、Lowerページ及びMiddleページで構成された2ページデータを書き込んだ状態で、Lowerページデータを読み出すことが出来る。つまり、本実施形態に係るメモリシステム1は、第1実施形態と同様にIDLによってLowerページデータを復元することが出来る。
これにより本実施形態に係るメモリシステム1は、第2書き込み動作における1ページ分のデータ入力を省略することが出来る。従って本実施形態に係るメモリシステム1は、第1実施形態と同様に、第2書き込み動作におけるデータ入力の時間を短縮することが出来るため、書き込み動作を高速化することが出来る。また、第2書き込み動作で使用されるLowerページデータがIDLにより復元されるため、コントローラ20は第1書き込み動作で使用するLowerページデータを、半導体記憶装置10に送信した後に破棄することが出来る。従って本実施形態に係るメモリシステム1は、RAM22及びバッファメモリ24の記憶容量を抑制することが出来るため、コントローラ20の回路面積を抑制することが出来る。
また、本実施形態においてシーケンサ14は、第1書き込み動作において、形成する4つの閾値分布のうち“M1”レベルの閾値分布と“M2”レベルの閾値分布との間隔を、他の閾値分布の間隔よりも広げるように制御する。これにより、第2書き込み動作のIDLにおける読み出しマージンが広がるため、IDLにおける読み出しエラービット数が抑制される。従って本実施形態に係るメモリシステム1は、第2書き込み動作で書き込むデータの信頼性の低下を抑制することが出来る。
[3]第3実施形態
次に、第3実施形態に係るメモリシステム1について説明する。本実施形態に係るメモリシステム1は、第2実施形態で説明したメモリシステム1に対して異なるデータの割り付けを適用したものである。以下に、第3実施形態に係るメモリシステム1について、第1及び第2実施形態と異なる点を説明する。
[3−1]メモリセルのデータの割り付けについて
まず、図15を用いて本実施形態に係るメモリシステム1に適用するデータの割り付けについて説明する。図15には、メモリセルトランジスタMTの閾値分布、割り当てられたデータ、及び書き込み及び読み出し動作で使用される電圧が示されており、第2実施形態で説明した図10に対してデータの割り付けが異なっている。
図15に示すように本実施形態では、各閾値分布に含まれるメモリセルトランジスタMTに対して、以下に示すようにデータを割り付けている。
“ER”レベル:“111”(“Lowerビット/Middleビット/Upperビット”)データ
“A”レベル:“101”データ
“B”レベル:“100”データ
“C”レベル:“110”データ
“D”レベル:“010”データ
“E”レベル:“011”データ
“F”レベル:“001”データ
“G”レベル:“000”データ
そして、読み出し動作においてLowerページデータは、電圧DRを用いた読み出し結果によって確定する。Middleページデータは、電圧AR、CR、及びFRを用いた読み出し結果によって確定する。Upperページデータは、電圧BR、ER、及びGRを用いた読み出し結果によって確定する。つまり本実施形態におけるデータの割り付けは、第2実施形態におけるデータの割り付けと同様に、Lowerページデータ、Middleページデータ、及びUpperページデータがそれぞれ、1回、3回、及び3回の読み出し動作によって確定する。つまり、本実施形態で使用するデータの割り付けも、第2実施形態と同様に“1−3−3コード”と呼ばれる。
[3−2]メモリシステム1の書き込み動作
次に、本実施形態に係るメモリシステム1の書き込み動作について説明する。本実施形態における書き込み動作は、第1実施形態で説明した書き込み動作に対して、第1書き込み動作及び第2書き込み動作の詳細が異なっている。
まず、図16を用いて本実施形態における第1書き込み動作の詳細について説明する。図16には、第1書き込み動作で使用される2ページデータと、第1書き込み動作を実行する前後におけるメモリセルトランジスタMTの閾値分布が示されている。
図16に示すように、本実施形態における第1書き込み動作は、第2実施形態で図13を用いて説明した第1書き込み動作において、書き込み動作後に対応する閾値分布の配置が異なっている。
具体的には、半導体記憶装置10が、“11”(“Lowerビット/Middleビット”)データを書き込むメモリセルトランジスタMTを書き込み禁止として、“10”データ、“01”データ、及び“00”データを書き込むメモリセルトランジスタMTに対して、それぞれベリファイ電圧として電圧M1V、M2V、及びM3Vを用いた書き込み動作を実行する。電圧M1Vは、電圧BR未満である。電圧M2Vは、電圧M1Vより大きく且つ電圧ER未満である。電圧M3Vは、電圧M2Vより大きく且つ電圧GR未満である。これにより、“11”データが書き込まれるメモリセルトランジスタMTの閾値電圧が“ER”レベルに分布し、“10”データが書き込まれるメモリセルトランジスタMTの閾値電圧が“M1”レベルに分布し、“01”データが書き込まれるメモリセルトランジスタMTの閾値電圧が“M2”レベルに分布し、“00”データが書き込まれるメモリセルトランジスタMTの閾値電圧が“M3”レベルに分布する。
尚、“M1”レベルに含まれたメモリセルトランジスタMTの閾値電圧は電圧M1V以上且つ電圧BR未満とされ、“M2”レベルに含まれたメモリセルトランジスタMTの閾値電圧は電圧M2V以上且つ電圧ER未満とされ、“M1”レベルに含まれたメモリセルトランジスタMTの閾値電圧は電圧M3V以上且つ電圧GR未満とされる。つまりベリファイ電圧M1V、M2V、及びM3Vはそれぞれ、ベリファイをパスしたメモリセルトランジスタMTの閾値電圧が電圧BR、ER、及びGRを超えないように設定される。さらにベリファイ電圧M1V及びM2Vは、“M1”レベルの閾値分布と“M2”レベルの閾値分布との間隔が、他の閾値分布の間隔よりも広くなるように設定しても良い。
次に、図17を用いて本実施形態における第2書き込み動作の詳細について説明する。図17には、第2書き込み動作で使用される3ページデータと、第2書き込み動作を実行する前後におけるメモリセルトランジスタMTの閾値分布が示されている。
図17に示すように、本実施形態における第2書き込み動作は、第2実施形態で図14を用いて説明した第2書き込み動作に対して、第2書き込み動作を実行する前後の閾値分布の対応関係が異なっている。
具体的には、シーケンサ14は第2書き込み動作において、“111”(“Lowerビット/Middleビット/Upperビット”)データを書き込むメモリセルトランジスタMTを書き込み禁止として、“101”データ、“100”データ、“110”データ、“010”データ、“011”データ、“001”データ、及び“000”データを書き込むメモリセルトランジスタMTに対して、それぞれベリファイ電圧として電圧AV、BV、CV、DV、EV、FV、及びGVを用いた書き込み動作を実行する。これにより“ER”レベルの閾値分布から“C”レベルの閾値分布が形成され、“M1”レベルの閾値分布から“A”レベル及び“B”レベルの閾値分布が形成され、“M2”レベルの閾値分布から“D”レベル及び“E”レベルの閾値分布が形成され、“M3”レベルの閾値分布から“F”レベル及び“G”レベルの閾値分布が形成される。
[3−3]第3実施形態の効果
以上のように本実施形態に係るメモリシステム1は、第2実施形態とは異なる1−3−3コードを適用した2段階の書き込み動作を実行する。
このような場合においてもメモリシステム1は、第2実施形態と同様に、データを書き込んだ後に生じる、閾値電圧の初期落ちの影響と、隣接メモリセル間の寄生容量の影響とを抑制することが出来る。従って本実施形態に係るメモリシステム1は、第1実施形態よりも書き込み動作における閾値分布の広がりを抑制することが出来、書き込んだデータの信頼性を向上することが出来る。
尚、本実施形態におけるメモリシステム1は、メモリセルトランジスタMTに書き込むデータの割り付けとして、図15に示された1−3−3コードを適用する。このように図15に示された1−3−3コードでも、図10に示された1−3−3コードを適用した場合と同様の効果を得る事が出来る。つまり本実施形態に係るメモリシステム1は、第2書き込み動作における1ページ分のデータ入力を省略することが出来ため、第2実施形態と同様に書き込み動作を高速化することが出来る。また、本実施形態に係るメモリシステム1は、コントローラ20が第1書き込み動作で使用するLowerページデータを半導体記憶装置10に送信した後に破棄することが出来るため、第2実施形態と同様にRAM22及びバッファメモリ24の記憶容量を抑制することが出来、コントローラ20の回路面積を抑制することが出来る。
また、本実施形態においてシーケンサ14は、第2実施形態と同様に、第1書き込み動作において形成する4つの閾値分布のうち“M1”レベルの閾値分布と“M2”レベルの閾値分布との間隔を、他の閾値分布の間隔よりも広げるように制御する。つまり本実施形態に係るメモリシステム1は、第2実施形態と同様にIDLにおける読み出しエラービット数を抑制することが出来るため、第2書き込み動作で書き込むデータの信頼性の低下を抑制することが出来る。
[4]第4実施形態
次に、第4実施形態に係るメモリシステム1について説明する。本実施形態に係るメモリシステム1は、第2実施形態で説明したメモリシステム1に対して異なるデータの割り付けを適用し、さらにコントローラ20が書き込みデータの変換処理を実行するものである。以下に、第4実施形態に係るメモリシステム1において第1〜第3実施形態と異なる点について説明する。
[4−1]メモリセルのデータの割り付けについて
まず、図18を用いて本実施形態に係るメモリシステム1に適用するデータの割り付けについて説明する。図18には、メモリセルトランジスタMTの閾値分布、割り当てられたデータ、及び書き込み及び読み出し動作で使用される電圧が示されており、第2実施形態で説明した図10に対してデータの割り付けが異なっている。
図18に示すように本実施形態では、各閾値分布に含まれるメモリセルトランジスタMTに対して、以下に示すようにデータを割り付けている。
“ER”レベル:“111”(“Lowerビット/Middleビット/Upperビット”)データ
“A”レベル:“011”データ
“B”レベル:“001”データ
“C”レベル:“000”データ
“D”レベル:“010”データ
“E”レベル:“110”データ
“F”レベル:“100”データ
“G”レベル:“101”データ
そして、読み出し電圧においてLowerページデータは、電圧AR及びERを用いた読み出し結果によって確定する。Middleページデータは、電圧BR、DR、及びFRを用いた読み出し結果によって確定する。Upperページデータは、電圧CR、及びGRを用いた読み出し結果によって確定する。つまり本実施形態におけるデータの割り付けでは、Lowerページデータ、Middleページデータ、及びUpperページデータがそれぞれ、2回、3回、及び2回の読み出し動作によって確定する。以下の説明において、このようなデータの割り付けのことを“2−3−2コード”と呼ぶ。
[4−2]メモリシステム1の書き込み動作
次に、図19を用いて本実施形態に係るメモリシステム1の書き込み動作について説明する。図19には、メモリシステム1における書き込み動作のフローチャートが示されている。図19に示されたステップS50〜ステップS64はそれぞれ、第2実施形態で図11を用いて説明したステップS30〜ステップS44に対応している。そして本実施形態では、第2実施形態に対して、コントローラ20が第1及び第2コマンドセットを送信する前に書き込みデータの変換処理を実行する点と、変換された書き込みデータが第1及び第2書き込み動作によって書き込まれる点が異なっている。
図19に示すようにコントローラ20は、第1コマンドセットを半導体記憶装置10に送信する前(例えば、ステップS50の前)に、第1データ変換処理を実行する(ステップST1)。またコントローラは、第2コマンドセットを半導体記憶装置10に送信する前(例えば、ステップS56の前)に、第2データ変換処理を実行する(ステップST2)。
ここで、図20を用いて第1及び第2データ変換処理について説明する。図20には、ホスト機器30から受信した書き込みデータに適用するデータの割り付けと、この書き込みデータから生成される各種書き込みデータが示されている。
図20に示すようにコントローラ20は、ホスト機器30から受信した書き込みデータに対して2−3−2コードを適用する。そしてコントローラ20は、2−3−2コードを適用した書き込みデータから、第1データ変換処理で第1書き込み動作に使用する第1書き込みデータを生成し、第2データ変換処理で第2書き込み動作に使用する第2書き込みデータを生成する。
第1書き込みデータは2ページで構成され、“ER”レベル及び“A”レベルに対応するデータに“11”(データ変換後の第1Lowerビット/第1Upperビット)データが割り当てられ、“B”レベル及び“C”レベルに対応するデータに“10”データが割り当てられ、“D”レベル及び“E”レベルに対応するデータに“00”データが割り当てられ、“F”レベル及び“G”レベルに対応するデータに“01”データが割り当てられる。以下では、この2ページデータのうち、データ変換後のLowerページデータのことを第1LowerページデータML1と呼び、データ変換後のUpperページデータのことを第1UpperページデータMU1と呼ぶ。
第2書き込みデータは2ページで構成され、“ER”レベル及び“G”レベルに対応するデータに“11”(データ変換後の第2Lowerビット/第2Upperビット)データが割り当てられ、“A”レベル及び“F”レベルに対応するデータに“10”データが割り当てられ、“B”レベル及び“E”レベルに対応するデータに“00”データが割り当てられ、“C”レベル及び“D”レベルに対応するデータに“01”データが割り当てられる。以下では、この2ページデータのうち、データ変換後のLowerページデータのことを第2LowerページデータML2と呼び、データ変換後のUpperページデータのことを第2UpperページデータMU2と呼ぶ。
以上のように本実施形態は、2−3−2コードに基づくデータの割り付けと、第1及び第2書き込みデータに基づくデータの割り付けとが異なっている。
次に、図21を用いて本実施形態における第1書き込み動作の詳細について説明する。図21には、第1書き込み動作で使用される2ページデータと、第1書き込み動作を実行する前後におけるメモリセルトランジスタMTの閾値分布が示されている。
図21に示すように、第1書き込み動作を実行する前においてメモリセルトランジスタMTの閾値電圧は、消去状態である“ER”レベルに分布している。そして第1書き込み動作において半導体記憶装置10は、コントローラ20から入力された第1LowerページデータML1及び第1UpperページデータMU1に基づいて2ページデータの書き込み動作を実行し、“ER”レベルの閾値分布から4つの閾値分布を形成する。
具体的には、半導体記憶装置10が、“11”(“データ変換後の第1Lowerビット/第1Upperビット”)データを書き込むメモリセルトランジスタMTを書き込み禁止して、“10”データ、“00”データ、及び“01”データを書き込むメモリセルトランジスタMTに対して、それぞれベリファイ電圧として電圧M1V、M2V、及びM3Vを用いた書き込み動作を実行する。電圧M1Vは、電圧CR未満である。電圧M2Vは、電圧M1Vより大きく且つ電圧ER未満である。電圧M3Vは、電圧M2Vより大きく且つ電圧GR未満である。これにより、“11”データが書き込まれるメモリセルトランジスタMTの閾値電圧が“ER”レベルに分布し、“10”データが書き込まれるメモリセルトランジスタMTの閾値電圧が“M1”レベルに分布し、“00”データが書き込まれるメモリセルトランジスタMTの閾値電圧が“M2”レベルに分布し、“01”データが書き込まれるメモリセルトランジスタMTの閾値電圧が“M3”レベルに分布する。
尚、“M1”レベルに含まれたメモリセルトランジスタMTの閾値電圧は電圧M1V以上且つ電圧CR未満とされ、“M2”レベルに含まれたメモリセルトランジスタMTの閾値電圧は電圧M2V以上且つ電圧ER未満とされ、“M1”レベルに含まれたメモリセルトランジスタMTの閾値電圧は電圧M3V以上且つ電圧GR未満とされる。つまりベリファイ電圧M1V、M2V、及びM3Vはそれぞれ、ベリファイをパスしたメモリセルトランジスタMTの閾値電圧が電圧CR、ER、及びGRを超えないように設定される。さらにベリファイ電圧M1V及びM2Vは、“M1”レベルの閾値分布と“M2”レベルの閾値分布との間隔が、他の閾値分布の間隔よりも広くなるように設定しても良い。
次に、図22を用いて本実施形態における第2書き込み動作の詳細について説明する。図22には、第2書き込み動作で使用される3ページデータと、第2書き込み動作を実行する前後におけるメモリセルトランジスタMTの閾値分布が示されている。
図22に示すように、第2書き込み動作を実行する前においてメモリセルトランジスタMTの閾値電圧は、“ER”レベル、“M1”レベル、“M2”レベル、及び“M3”レベルに分布している。そして第2書き込み動作において半導体記憶装置10は、コントローラ20から入力された第2LowerページデータML2及び第2UpperページデータMU2と、メモリセルアレイ11から読み出した第1LowerページデータML1とに基づいて3ページデータの書き込み動作を実行し、“ER”レベル、“M1”レベル、“M2”レベル、及び“M3”レベルの閾値分布から8つの閾値分布を形成する。
具体的には、まずシーケンサ14はInternal data load(IDL)を実行する。本実施形態におけるIDLでは、電圧M2Rを用いた読み出し動作が実行される。電圧M2Rは、“M1”レベルの閾値分布と“M2”レベルの閾値分布との間に設定される電圧である。これによりセンスアンプモジュール17は、“ER”レベル及び“M1”レベルのLowerページデータが“1”であり、“M2”レベル及び“M3”レベルの第1LowerページデータML1が“0”であることから、メモリセルトランジスタMTの閾値電圧が電圧M2R未満か否かを判定することによって、Lowerページデータが“1”であるか“0”であるかを判定することが出来る。このようにして半導体記憶装置10は、第1書き込み動作によって書き込まれた“1”データ及び“0”データ(第1LowerページデータML1)を、センスアンプユニットSAU内のラッチ回路に復元する。
そしてシーケンサ14は、“111”(“データ変換後の第1Lowerビット/第2Lowerビット/第2Upperビット”)データを書き込むメモリセルトランジスタMTを書き込み禁止として“110”データ、“100”データ、“101”データ、“001”データ、“000”データ、“010”データ、及び“011”データを書き込むメモリセルトランジスタMTに対して、それぞれベリファイ電圧として電圧AV、BV、CV、DV、EV、FV、及びGVを用いた書き込み動作を実行する。これにより“ER”レベルの閾値分布から“A”レベルの閾値分布が形成され、“M1”レベルの閾値分布から“B”レベル及び“C”レベルの閾値分布が形成され、“M2”レベルの閾値分布から“D”レベル及び“E”レベルの閾値分布が形成され、“M3”レベルの閾値分布から“F”レベル及び“G”レベルの閾値分布が形成される。
尚、図19に示す例では、書き込み動作後(例えば、ステップS51、S54、S57、S60、及びS63の後)、レディビジー信号RBnが“H”レベルとなった後に、次のコマンドセット及びデータの入力を行った場合を例に挙げているが、これに限定されない。例えば、図2を用いて説明したラッチ回路(例えばラッチ回路XDL)の数を、Write Cache用に余分に持たせることによって、書き込み動作中に次のコマンドセット及びデータの入力を行うことも可能である。
尚、以上で説明した書き込み動作におけるコマンドシーケンスは、第2実施形態で図12を用いて説明したコマンドシーケンスに対して、コントローラ20が送信する書き込みデータの内容を変更したものと同様である。具体的には、本実施形態で使用される第1コマンドセットは、図12に示された第1コマンドセットにおけるLowerページデータ及びMiddleページデータを、それぞれ第1LowerページデータML1及び第1UpperページデータMU1に置き換えたものと同様である。また、本実施形態で使用される第2コマンドセットは、図12に示された第2コマンドセットにおけるMiddleページデータ及びUpperページデータを、それぞれ第2LowerページデータML2及び第2UpperページデータMU2に置き換えたものと同様である。
[4−3]第4実施形態の効果
以上のように本実施形態に係るメモリシステム1は、ホスト機器30から受信してデータを割り付けた書き込みデータに対して、さらにデータ変換処理を行い、変換されたデータを用いて第2及び第3実施形態と同様の第1及び第2書き込み動作を実行する。その結果、本実施形態に係るメモリシステム1では、読み出し動作において読み出されるデータが、データ変換前の書き込みデータと同様になる。これにより本実施形態に係るメモリシステム1は、読み出し動作に適したデータの割り付けと、書き込み動作に適したデータの割り付けとを使い分けることが出来る。
具体的には、本実施形態に係るメモリシステム1では、第1及び第2書き込み動作にそれぞれ使用されるデータ変換後の第1及び第2書き込みデータに対して、図20に示されたデータの割り付けを適用する。この第1書き込みデータは、8個の閾値分布に対して均等にデータが割り当てられているため、第1書き込み動作においてメモリセルトランジスタMTを高い閾値電圧まで書き込むことが出来る。つまり本実施形態における第2書き込み動作において、第2及び第3実施形態と同様に閾値電圧の変動量を抑制することが出来、データを書き込んだ後に生じる、閾値電圧の初期落ちの影響と、隣接メモリセル間の寄生容量の影響とを抑制することが出来る。
また、本実施形態に係るメモリシステム1では、データ変換処理前の書き込みデータに対するデータの割り付けとして、図18に示された2−3−2コードを適用する。2−3−2コードは、各ページデータを確定する読み出し回数が平均化されており、さらに3回の読み出しが必要なMiddleページの読み出し動作において、エラービットが比較的発生し辛い電圧BR、DR、及びFRによる読み出しによりデータを確定させることによって、読み出し回数が多くなることによるエラービット数の増加を抑制している。これによりメモリシステム1は、3ページデータの読み出し動作において、Lowerページ、Middleページ、及びUpperページの読み出し動作で生じるエラービット数を分散させることが出来るため、ECC回路25によるエラー訂正が成功する可能性を高めることが出来る。
以上のように本実施形態に係るメモリシステム1は、第2及び第3実施形態と同様に、書き込み動作における閾値分布の広がりを抑制することが出来、且つ読み出し動作のエラービット数を抑制することが出来る。従って本実施形態に係るメモリシステム1は、第1実施形態よりも、書き込んだデータの信頼性と読み出し動作の信頼性とを向上することが出来る。
尚、以上で説明したように本実施形態では、読み出し動作時及び書き込み動作時のデータの割り付けが異なることから、書き込み動作時にコントローラ20から半導体記憶装置10に送信されるデータと、読み出し動作時に半導体記憶装置10からコントローラ20に送信されるデータが異なっている。
また、以上で説明した第2書き込みデータは、図23に示すようなデータの割り付けにしても良い。具体的には、図23に示すように、“ER”レベル及び“F”レベルに対応するデータに“11”(データ変換後の第2Lowerビット/第2Upperビット)データを割り当て、“A”レベル及び“G”レベルに対応するデータに“10”データを割り当て、“B”レベル及び“D”レベルに対応するデータに“01”データを割り当て、“C”レベル及び“E”レベルに対応するデータに“00”データを割り当ててもよい。このような場合においても、本実施形態で説明した書き込み動作を実行することが可能である。
尚、本実施形態に係るメモリシステム1は、第2及び第3実施形態と同様に、IDLを用いた第2書き込み動作を実行する。従って本実施形態に係るメモリシステム1は、第2書き込み動作におけるデータ入力の時間を短縮することが出来るため、第2及び第3実施形態と同様に、書き込み動作を高速化することが出来る。
また、本実施形態に係るメモリシステム1は、第2及び第3実施形態と同様に、第1書き込み動作において形成する4つの閾値分布のうち“M1”レベルの閾値分布と“M2”レベルの閾値分布との間隔を、他の閾値分布の間隔よりも広げるように制御する。従って本実施形態に係るメモリシステム1は、第2及び第3実施形態と同様に、IDLにおいて生じる読み出しエラービット数を抑制することが出来、第2書き込み動作で書き込むデータの信頼性の低下を抑制することが出来る。
[5]第5実施形態
次に、第5実施形態に係るメモリシステム1について説明する。本実施形態は、第4実施形態で説明したメモリシステム1に対して異なるデータ変換処理を実行し、さらに第2書き込み動作においてソフトビットを用いて2ページデータのIDLを実行するものである。以下に、第5実施形態に係るメモリシステム1について、第1〜第4実施形態と異なる点を説明する。
[5−1]メモリシステム1の書き込み動作
以下に、本実施形態に係るメモリシステム1の書き込み動作について説明する。本実施形態における書き込み動作は、第4実施形態で説明した書き込み動作に対して、書き込みデータの変換処理の内容と、第1書き込み動作及び第2書き込み動作の詳細が異なっている。
まず、図24を用いて本実施形態におけるデータ変換処理について説明する。図24には、ホスト機器30から受信した書き込みデータに適用するデータの割り付けと、この書き込みデータから変換される各種書き込みデータが示されている。
図24に示すように本実施形態におけるデータ変換処理は、第4実施形態で図20を用いて説明したデータ変換処理に対して、第2書き込みデータの割り付けが異なっている。具体的には、第2書き込みデータは、“ER”レベル及び“D”レベルに対応するデータに“11”(データ変換後の第2Lowerビット/第2Upperビット)データが割り当てられ、“A”レベル及び“E”レベルに対応するデータに“10”データが割り当てられ、“B”レベル及び“F”レベルに対応するデータに“00”データが割り当てられ、“C”レベル及び“G”レベルに対応するデータに“01”データが割り当てられる。
次に、図25を用いて本実施形態における第1書き込み動作について説明する。図25には、第1書き込み動作で使用される2ページデータと、第1書き込み動作を実行する前後におけるメモリセルトランジスタMTの閾値分布が示されている。
図25に示すように本実施形態における第1書き込み動作では、第1LowerページデータML1及び第1UpperページデータMU1を含む第1コマンドセットに基づいて2ページデータの書き込み動作が実行される。そして本実施形態における第1書き込み動作は、第4実施形態で図21を用いて説明した第1書き込み動作に対して、閾値分布の間隔が異なっている。具体的には、本実施形態における第1書き込み動作では、例えば“ER”レベル、“M1”レベル、“M2”レベル、及び“M3”レベルの閾値分布を、可能な限り均等に配置出来るように、ベリファイ電圧M1V、M2V、及びM3Vが設定される。その他の動作は、第4実施形態で図21を用いて説明した動作と同様のため、説明を省略する。
次に、図26を用いて本実施形態における第2書き込み動作について説明する。図26には、第2書き込み動作で使用される4ページデータと、第2書き込み動作を実行する前後におけるメモリセルトランジスタMTの閾値分布が示されている。
図26に示すように、第2書き込み動作を実行する前においてメモリセルトランジスタMTの閾値電圧は、“ER”レベル、“M1”レベル、“M2”レベル、及び“M3”レベルに分布している。そして第2書き込み動作において半導体記憶装置10は、コントローラ20から入力された第2UpperページデータMU2と、第2LowerページデータML2とソフトビットを用いて訂正した第1LowerページデータML1及び第1UpperページデータMU1とに基づいて3ページデータの書き込み動作を実行し、“ER”レベル、“M1”レベル、“M2”レベル、及び“M3”レベルの閾値分布から8つの閾値分布を形成する。
具体的には、まずシーケンサ14はInternal data load(IDL)を実行する。本実施形態におけるIDLでは、電圧M1R、M2R、及びM3Rを用いた読み出し動作が実行される。電圧M1Rは“ER”レベルの閾値分布と“M1”レベルの閾値分布との間に設定される電圧であり、電圧M2Rは“M1”レベルの閾値分布と“M2”レベルの閾値分布との間に設定される電圧であり、電圧M1Rは、“ER”レベルの閾値分布と“M1”レベルの閾値分布との間に設定される電圧である。
センスアンプ部SAは、電圧M1R、M2R、及びM3Rを用いた読み出し動作によりメモリセルトランジスタMTの閾値電圧が“ER”レベル、“M1”レベル、“M2”レベル、及び“M3”レベルのうち、どの閾値分布に含まれるのかを判定し、判定した2ビットデータをセンスアンプユニットSAU内のラッチ回路に転送する。そして演算部OPが、読み出された2ビットデータと、コントローラ20から受信した第2LowerページデータML2とソフトビットを用いたデータ訂正処理を実行する。尚、ソフトビットとは、通常の読み出し電圧に対して、プラス側又はマイナス側にシフトした読み出し電圧を用いて読み出したデータのことを示している。
ここで、図27を用いて第2LowerページデータML2とソフトビットを用いたデータ訂正処理の一例について説明する。図27には、データ訂正処理を説明するためのテーブルと、データ訂正処理で実行されるソフトビットリードを説明するための閾値分布が示されている。
第2書き込み動作において、コントローラ20から受信した第2LowerページデータML1には、エラービットが含まれていないとみなすことが出来る。一方で、IDL中にメモリセルアレイ11から読み出された2ページデータには、エラービットが含まれている可能性が高い。これらの点を考慮すると、各センスアンプユニットSAUのラッチ回路に保持されるデータとしては、図27に示す8種類のデータが考えられる。
図27に示す“111”(“データ変換後の第1Lowerビット/第1Upperビット/第2Lowerビット)データ、“100”データ、“001”データ、及び“010”データは、図26に示すデータの組み合わせと一致するため、正しくデータが読み出せているとみなされる。一方で、図27に示す“110”データ、“101”データ、“000”データ、及び“010”データは、図26に示すデータの組み合わせと一致しないため、エラーデータであるとみなされる。
これらのエラーデータのうち“101”データ及び“011”データは、第2Lowerビットデータが正しいとみなせることから、正しくは“001”データ及び“111”データのいずれかであることが分かる。同様に、これらのエラーデータのうち“110”データ及び“000”データは、正しくは“100”データ及び“010”データのいずれかであることが分かる。これらの点を踏まえて、シーケンサ14が第1及び第2ソフトビットリードを実行し、演算部OPによってエラーデータが訂正される。
第1ソフトビットリードでは、“101”データ及び“011”データが訂正される。具体的には、“101”データ及び“011”データと判定されたメモリセルトランジスタMTに対して、シーケンサ14が読み出し電圧S1Rを用いた読み出し動作を実行し、演算部OPがエラーデータを訂正する。電圧S1Rは、電圧M1Rより大きく且つ電圧M2Rより小さい電圧であり、例えば“M1”レベルに含まれる電圧に設定される。この読み出し動作によってセンスアンプ部SAは、当該メモリセルトランジスタMTの閾値電圧が、“ER”レベル及び“M2”レベルのうちどちらの閾値分布に含まれるのかを判定する。そして演算部OPは、この読み出し結果を用いて、“101”データ及び“011”データと判定されたメモリセルトランジスタMTのデータを、その閾値電圧が電圧S1R以下の場合に“111”データに訂正し、電圧S1Rを超えている場合に“001”データに訂正する。
第2ソフトビットリードでは、“110”データ及び“000”データが訂正される。具体的には、“110”データ及び“000”データと判定されたメモリセルトランジスタMTに対して、シーケンサ14が読み出し電圧S2Rを用いた読み出し動作を実行し、演算部OPがエラーデータを訂正する。電圧S2Rは、電圧M2Rより大きく且つ電圧M3Rより小さい電圧であり、例えば“M2”レベルに含まれる電圧に設定される。この読み出し動作によってセンスアンプ部SAは、当該メモリセルトランジスタMTの閾値電圧が、“M1”レベル及び“M3”レベルのうちどちらの閾値分布に含まれるのかを判定する。そして演算部OPは、この読み出し結果を用いて、“100”データ及び“010”データと判定されたメモリセルトランジスタMTのデータを、その閾値電圧が電圧S2R以下の場合に“100”データに訂正し、電圧S2Rを超えている場合に“010”データに訂正する。
尚、以上で説明したソフトビットを用いた読み出し動作の詳細については、例えば“半導体記憶装置と半導体記憶システム”という2009年7月17日に出願された米国特許出願12/504,966号に記載されている。また、“半導体記憶装置”という2015年4月16日に出願された米国特許出願14/688,442号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
以上のように、第1書き込み動作によって書き込まれた“11”(データ変換後の第1Lowerビット/第1Upperビット)データ、“10”データ、“00”データ、及び“01”データが、第2LowerページデータML2とソフトビットを使ったIDLによって、センスアンプユニットSAU内のラッチ回路に復元される。
そしてシーケンサ14は、“111”(“データ変換後の第1Lowerビット/第1Upperビット/第2Upperビット”)データを書き込むメモリセルトランジスタMTを書き込み禁止として、“110”データ、“100”データ、“101”データ、“001”データ、“000”データ、“010”データ、及び“011”データを書き込むメモリセルトランジスタMTに対して、それぞれベリファイ電圧として電圧AV、BV、CV、DV、EV、FV、及びGVを用いた書き込み動作を実行する。これにより“ER”レベルの閾値分布から“A”レベルの閾値分布が形成され、“M1”レベルの閾値分布から“B”レベル及び“C”レベルの閾値分布が形成され、“M2”レベルの閾値分布から“D”レベル及び“E”レベルの閾値分布が形成され、“M3”レベルの閾値分布から“F”レベル及び“G”レベルの閾値分布が形成される。
尚、以上で説明した第1及び第2書き込み動作において、選択されたワード線WLに印加される電圧の波形は、例えば図28に示すものとなる。図28には入出力信号I/O、及び選択されたワード線WLに印加される電圧の一例が示されている。
図28に示すように、本実施形態における書き込み動作は、第1実施形態で図9を用いて説明した書き込み動作に対して、第2書き込み動作のIDL期間における選択ワード線WL_selの波形が異なっている。
具体的には、第2書き込み動作において、まずロウデコーダ16が選択ワード線WL_selに対して読み出し電圧M1R、M2R、及びM3Rを順に印加する。続けてロウデコーダ16は、選択ワード線WL_selに対して読み出し電圧S1R及びS2Rを順に印加する。この選択ワード線WL_selに電圧M1R、M2R、M3R、S1R、及びS2Rが印加される期間が、IDLに対応している。
尚、IDL期間において各読み出し電圧を印加する順番及びタイミングは、これに限定されない。例えば、ソフトビットリードに対応する電圧S1R及びS2Rは、連続に印加されなくても良い。また、IDL期間において、例えば電圧M1R、S1R、M2R、S2R、及びM3Rの順に読み出し電圧が印加されても良い。つまり、IDL期間において、通常の読み出し動作とソフトビットリードとが実行される順番は、特に限定されない。その他の動作は、第1実施形態で図9を用いて説明したと同様のため、説明を省略する。
[5−2]第5実施形態の効果
以上のように本実施形態に係るメモリシステム1は、第4実施形態で説明した第2書き込み動作において、コントローラ20から受信した1ページデータとソフトビットを用いた2ページデータのIDLを実行する。
これにより本実施形態におけるメモリシステム1は、IDLで読み出す2ページデータのエラーを訂正することが出来る。従って本実施形態に係るメモリシステム1は、2ページデータのIDLを用いた第2書き込み動作における書き込みデータの信頼性を向上することが出来るため、書き込んだデータの信頼性を向上することが出来る。
そして本実施形態に係るメモリシステム1は、第4実施形態と同様に、書き込み動作における閾値分布の広がりを抑制することが出来、且つ読み出し動作のエラービット数を抑制することが出来る。従って本実施形態に係るメモリシステム1は、第1実施形態よりも、書き込んだデータの信頼性と読み出し動作の信頼性とを向上することが出来る。
尚、以上で説明した第2書き込みデータは、図29に示すようなデータの割り付けにしても良い。具体的には、図29に示すように、“ER”レベル及び“D”レベルに対応するデータに“11”(データ変換後の第2Lowerビット/第2Upperビット)データを割り当て、“A”レベル及び“E”レベルに対応するデータに“10”データを割り当て、“B”レベル及び“F”レベルに対応するデータに“01”データを割り当て、“C”レベル及び“F”レベルに対応するデータに“00”データを割り当ててもよい。このような場合においても、本実施形態で説明した書き込み動作を実行することが可能である。
尚、本実施形態に係るメモリシステム1は、第4実施形態と同様に、読み出し動作において読み出されるデータが、データ変換前の書き込みデータと同様になる。つまり本実施形態でも、第4実施形態と同様に、第1書き込み動作時にコントローラ20から半導体記憶装置10に送信されるデータと、読み出し動作時に半導体記憶装置10からコントローラ20に送信されるデータが異なっている。
[6]第6実施形態
次に、第6実施形態に係るメモリシステム1について説明する。本実施形態に係るメモリシステム1は、第4実施形態における第2書き込み動作を、コントローラ20から受信した3ページデータに基づいて実行するものである。以下に、第6実施形態に係るメモリシステム1について、第1〜第5実施形態と異なる点を説明する。
[6−1]メモリシステム1の書き込み動作
以下に、図30を用いて本実施形態に係るメモリシステム1の書き込み動作について説明する。図30には、メモリシステム1における書き込み動作のフローチャートが示されている。図30に示されたステップS70〜ステップS84はそれぞれ、第4実施形態で図19を用いて説明したステップS50〜ステップS64に対応している。そして本実施形態における書き込み動作は、第4実施形態で説明した書き込み動作に対して、書き込みデータの変換処理の内容と、コマンドシーケンス、及び第2書き込み動作の詳細が異なっている。
図30に示すように本実施形態における書き込み動作では、第4実施形態で図19を用いて説明した動作に対して、コントローラ20が第2コマンドセットを半導体記憶装置10に送信する前の第2データ変換処理が省略されている。ここで、図31を用いて本実施形態におけるデータ変換処理について説明する。図31には、ホスト機器30から受信した書き込みデータに適用するデータの割り付けと、この書き込みデータから変換される各種書き込みデータが示されている。
図31に示すように本実施形態おいてコントローラ20は、第4実施形態と同様にホスト機器30から受信した書き込みデータに対して2−3−2コードを適用する。そしてコントローラ20は、2−3−2コードを適用した書き込みデータに対して、第4実施形態と同様の第1データ変換処理を実行する。つまり本実施形態に係るメモリステム1は、第1書き込み動作において図20と同様の第1書き込みデータを使用する。
次に、図32を用いて本実施形態における書き込み動作のコマンドシーケンスについて説明する。図32には図30に対応する動作のコマンドシーケンスが示されている。
図32に示すように本実施形態における第1コマンドセットは、第2実施形態で図12に示された第1コマンドセットに対して、Lowerページデータ及びMiddleページデータを、それぞれ第1LowerページデータML1及び第1UpperページデータMU1に置き換えたものと同様である。一方で本実施形態における第2コマンドセットは、図12に示された第2コマンドセットにおいてコマンド“80h”〜“xxh”の組が2回繰り返されたものと同様である。そして本実施形態における第2コマンドセットでは、例えば2回のコマンド“xxh”及びコマンド“10h”の前に送信される書き込みデータが、それぞれLowerページデータ、Middleページデータ、及びUpperページデータとなっている。
次に、図33を用いて本実施形態における第2書き込み動作について説明する。図33には、第2書き込み動作で使用される3ページデータと、第2書き込み動作を実行する前後におけるメモリセルトランジスタMTの閾値分布が示されている。
図33に示すように、第2書き込み動作を実行する前においてメモリセルトランジスタMTの閾値電圧は、“ER”レベル、“M1”レベル、“M2”レベル、及び“M3”レベルに分布している。そして第2書き込み動作において半導体記憶装置10は、コントローラ20から入力されたLowerページデータ、Middleページデータ、及びUpperページデータMU2に基づいて3ページデータの書き込み動作を実行し、“ER”レベル、“M1”レベル、“M2”レベル、及び“M3”レベルの閾値分布から8つの閾値分布を形成する。
具体的には、半導体記憶装置10は、“111”(“Lowerビット/Middleビット/Upperビット”)データを書き込むメモリセルトランジスタMTを書き込み禁止として、“110”データ、“100”データ、“101”データ、“001”データ、“000”データ、“010”データ、及び“011”データを書き込むメモリセルトランジスタMTに対して、それぞれベリファイ電圧として電圧AV、BV、CV、DV、EV、FV、及びGVを用いた書き込み動作を実行する。これにより“ER”レベルの閾値分布から“A”レベルの閾値分布が形成され、“M1”レベルの閾値分布から“B”レベル及び“C”レベルの閾値分布が形成され、“M2”レベルの閾値分布から“D”レベル及び“E”レベルの閾値分布が形成され、“M3”レベルの閾値分布から“F”レベル及び“G”レベルの閾値分布が形成される。
尚、図30に示す例では、書き込み動作後(例えば、ステップS71、S74、S77、S80、及びS83の後)、レディビジー信号RBnが“H”レベルとなった後に、次のコマンドセット及びデータの入力を行った場合を例に挙げているが、これに限定されない。例えば、図2を用いて説明したラッチ回路(例えばラッチ回路XDL)の数を、Write Cache用に余分に持たせることによって、書き込み動作中に次のコマンドセット及びデータの入力を行うことも可能である。
[6−2]第6実施形態の効果
以上のように本実施形態に係るメモリシステム1は、第4実施形態で説明した書き込み動作において、データの変換処理がされていない3ページデータを用いて第2書き込み動作を実行する。
これにより本実施形態におけるメモリシステム1は、例えば第2実施形態のように第2書き込み動作でIDLを実行することを考慮して、第1書き込み動作における閾値分布の間隔を調整する必要が無くなる。
そして本実施形態に係るメモリシステム1は、第4実施形態と同様に、データを書き込んだ後に生じる、閾値電圧の初期落ちの影響と、隣接メモリセル間の寄生容量の影響とを抑制することが出来る。従って本実施形態に係るメモリシステム1は、第1実施形態よりも書き込み動作における閾値分布の広がりを抑制することが出来、書き込んだデータの信頼性を向上することが出来る。
尚、本実施形態において、第2書き込み動作で使用する書き込みデータについて、データ変換処理を行わない場合を例に説明したが、これに限定されない。例えば、第2書き込み動作において、データの変換処理がされた3ページデータを用いても良い。この場合には、例えばコントローラ20が第2コマンドセットを半導体記憶装置10に送信する前に、3ページデータの変換処理が実行される。
尚、本実施形態に係るメモリシステム1は、第4実施形態と同様に、読み出し動作において読み出されるデータが、データ変換前の書き込みデータと同様になる。つまり本実施形態では、第1書き込み動作時にコントローラ20から半導体記憶装置10に送信されるデータと、読み出し動作時に半導体記憶装置10からコントローラ20に送信されるデータが異なっている。
[7]第7実施形態
次に、第7実施形態に係るメモリシステム1について説明する。本実施形態に係るメモリシステム1は、メモリセルが三次元に積層された構造の半導体記憶装置10に対して、第1〜第6実施形態で説明した書き込み動作を適用した場合の書き込み順番に関するものである。以下に、第7実施形態に係るメモリシステム1において第1〜第6実施形態と異なる点について説明する。
[7−1]メモリセルアレイ11の構成
まず、図34を用いて本実施形態におけるメモリセルアレイ11の構成について説明する。図34は、メモリセルアレイ11の回路図であり、メモリセルアレイ11内の1つのブロックBLKについて詳細な回路構成を示している。本実施形態におけるメモリセルアレイ11の回路構成は、第1実施形態で図2を用いて説明したメモリセルアレイ11の回路構成に対して、ブロックBLK毎に複数のストリングユニットSUを備える点が異なっている。
具体的には、図34に示すようにブロックBLKは、例えばストリングユニットSU0〜SU3を備えている。ストリングユニットSUの各々は、m個のNANDストリングNSを含んでいる。ストリングユニットSU0〜SU3内の選択トランジスタST1のゲートはそれぞれ、セレクトゲート線SGD0〜SGD3に共通接続されている。同一ブロック内で同一列にある選択トランジスタST1のドレインは、対応するビット線BLに共通接続されている。つまり同一列にある選択トランジスタST1のドレインは、複数のブロックBLK間で共通接続されている。同一ブロック内のメモリセルトランジスタMT0〜MT7の制御ゲートはそれぞれ、ワード線WL0〜WL7に共通接続されている。同一ブロック内の選択トランジスタST2のゲートは、セレクトゲート線SGSに共通接続されている。同一ブロック内の選択トランジスタST2のソースは、ソース線SLに共通接続されている。つまり選択トランジスタST2のソースは、複数のブロックBLK間で共通接続されている。その他の回路構成は、第1実施形態で図2を用いて説明した回路構成と同様のため、説明を省略する。
次に、図35を用いてメモリセルアレイ11の断面構造について説明する。図35にはメモリセルアレイ11の断面図と、それぞれが互いに交差するX軸、Y軸、及びZ軸とが示されている。尚、図35では層間絶縁膜を省略して示している。図35に示すように半導体記憶装置10は、P型ウェル領域60、配線層61〜66、複数の半導体ピラーMH、及び複数のコンタクトプラグLIを備えている。
P型ウェル領域60は、半導体基板の表面内に形成されている。P型ウェル領域60の上方には、配線層61〜63が順に積層されている。この配線層61〜63はそれぞれ、セレクトゲート線SGS、ワード線WL、及びセレクトゲート線SGDとして機能する。
例えば、配線層62の層数は、ワード線WLの本数に対応している。また、図35に示す例においてセレクトゲート線SGS及びSGDは、それぞれ4層の配線層で構成されている。このように、セレクトゲート線SGS及びSGDは、複数の配線層で構成されても良いし、1層の配線層で構成されても良い。また、配線層61〜63は、X方向とY方向に広がった板状に設けられている。
複数の半導体ピラーMHは、配線層63の上面からP型ウェル領域60の上面に達するように形成されている。つまり半導体ピラーMHは、Z方向に沿って配線層61〜63を通過するように設けられている。これら半導体ピラーMHの側面には、ブロック絶縁膜67、絶縁膜(電荷蓄積層)68、及びトンネル酸化膜69が順に形成されている。また半導体ピラーMHにおいて、トンネル酸化膜69より内側には、導電性の材料を含む半導体材料70が埋め込まれている。尚、半導体ピラーMHのトンネル酸化膜69より内側は、複数の材料により構成されても良い。
配線層63及び半導体ピラーMHの上方には、ビット線BLに対応する配線層64が形成されている。ビット線BLは、対応する半導体ピラーMHと接続されている。尚、ビット線BLと対応する半導体ピラーMHとの間には、導電性の材料を含むコンタクトプラグを形成してもよい。
配線層63及び64の間には、ソース線SL及びウェル線CPWELLにそれぞれ対応する配線層65及び66が形成されている。配線層65は、コンタクトプラグLIを介して、ウェル領域60の表面内に形成されたn+不純物拡散領域71に接続されている。配線層66は、コンタクトプラグLIを介して、ウェル領域60の表面内に形成されたp+不純物拡散領域72に接続されている。尚、コンタクトプラグLIは、X方向とZ方向に広がった板状に設けられている。
以上の構成において、1つの半導体ピラーMHが、1つのNANDストリングNSに対応している。具体的には、セレクトゲート線SGD及びSGSと、半導体ピラーMHとの交点がそれぞれ選択トランジスタST1及びST2に対応している。同様に、ワード線WLと半導体ピラーMHとの交点がメモリセルトランジスタMTに対応している。
また、以上の構成はX方向に複数配列される。例えば、1つのストリングユニットSUは、X方向に配列する複数のNANDストリングNSの集合によって構成される。同一のブロックBLK内に複数のストリングユニットSUを設ける場合、セレクトゲート線SGDに対応する配線層63は、ストリングユニットSU間で分離される。
尚、最下層の配線層61及びトンネル酸化膜69は、n+型不純物拡散領域31の近傍まで設けられている。これにより、選択トランジスタST2がオン状態になると、NANDストリングNS及びn+型不純物拡散領域71間に電流経路が形成される。
また、メモリセルアレイ11の構成については、その他の構成であってもよい。メモリセルアレイ11の構成については、例えば“三次元積層不揮発性半導体メモリ”という2009年3月19日に出願された米国特許出願12/407,403号に記載されている。また、“三次元積層不揮発性半導体メモリ”という2009年3月18日に出願された米国特許出願12/406,524号、“不揮発性半導体記憶装置及びその製造方法”という2010年3月25日に出願された米国特許出願12/679,991号、“半導体メモリ及びその製造方法”という2009年3月23日に出願された米国特許出願12/532,030号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
[7−2]メモリシステム1の書き込み動作
次に、図36を用いてメモリシステム1の書き込み動作について説明する。図36には、本実施形態における書き込み順番を説明するためのフローチャートが示されている。尚、以下の説明では、説明を簡便にするために変数i及びjを用いる。変数i及びjは、例えばコントローラ20が備えるカウンタによって保持される変数であり、コントローラ20の制御によってインクリメントされる。
図36に示すようにまず半導体記憶装置10は、ワード線WLi(i=0)を選択して且つストリングユニットSU0〜SU3を順に選択した、第1書き込み動作を実行する(ステップS90)。ステップS90における第1書き込み動作が終了すると、変数iがインクリメントされ、変数jはリセット(j=0)される(ステップS91)。そして半導体記憶装置10は、ワード線WLiを選択し且つストリングユニットSUjを選択した第1書き込み動作を実行する(ステップS92)。具体的には半導体記憶装置10は、ワード線WL1を選択し且つストリングユニットSU0を選択した第1書き込み動作を実行する。
次に半導体記憶装置10は、ワード線WL(i−1)を選択し且つストリングユニットSUjを選択した第2書き込み動作を実行する(ステップS93)。具体的には半導体記憶装置10は、ワード線WL0を選択し且つストリングユニットSU0を選択した第2書き込み動作を実行する。
ステップS93における精密な書き込み動作が終了した時点でj=3ではない場合(ステップS94、No)、変数jがインクリメントされ(ステップS95)、ステップS82以降の動作が繰り返される。一方でj=3である場合(ステップS94、Yes)、続けて変数iの値が確認される(ステップS96)。
i=7ではない場合(ステップS96、No)、ステップS91に戻り、変数iがインクリメントされて且つ変数jがリセットされてから、ステップS92以降の動作が繰り返される。一方でi=7である場合(ステップS96、Yes)、半導体記憶装置10は、ワード線WLi(i=7)を選択して且つストリングユニットSU0〜SU3を順に選択した、精密な書き込み動作を実行する(ステップS97)。
以上で説明した各書き込み動作の書き込み順番が、図37に示されている。図37は、あるブロックBLKにおけるワード線WL及びストリングユニットSUの組み合わせを示している。また図37は、各組み合わせにおいて、第1書き込み動作に対応する枠(背景:白)と第2書き込み動作に対応する枠(背景:斜線)とを示し、各枠内に動作が実行される順番を示す番号を表示している。図37に示す実線の矢印は、その矢印の起点における動作が第1書き込み動作であることを示し、破線の矢印は、その矢印の起点における動作が第2書き込み動作であることを示している。
図37に示すように半導体記憶装置10は、ワード線WL0を選択した各ストリングユニットSUに対する第1書き込み動作を実行した後に、ワード線WL1を選択した第1書き込み動作と、ワード線WL0を選択した第2書き込み動作とを交互に実行する。この動作は、ストリングユニットSU0からSU3まで順に選択して実行される。そしてメモリシステム1は、ワード線WL0とストリングユニットSU3とを選択した第2書き込み動作を実行した後に、ワード線WL2を選択した第1書き込み動作と、ワード線WL1を選択した第2書き込み動作とを交互に実行する。以下、同様である。
[7−2]第7実施形態の効果
以上で説明した本実施形態に係るメモリシステム1によれば、RAM22の記憶容量を抑制することが出来る。以下に、本効果の詳細について説明する。
第1〜第6実施形態で説明した2段階の書き込み動作を各ブロックBLKが複数のストリングユニットSUを備えるメモリシステムに対して適用する場合、第1書き込み動作と第2書き込み動作との書き込み順番としては、図38に示す順番が考えられる。
図38に示す第7実施形態の比較例では、ワード線WL0と各ストリングユニットSUとを選択した第1書き込み動作の後に、ワード線WL1と各ストリングユニットSUとを選択した第1書き込み動作が実行される。そして、ワード線WL1と各ストリングユニットSUとを選択した第1書き込み動作が実行された後に、ワード線WL0と各ストリングユニットSUとを選択した第2書き込み動作が実行される。つまり比較例におけるメモリシステムは、第1書き込み動作と第2書き込み動作とを実行する順番を、ワード線WL単位で管理している。
一方で本実施形態では、図37に示すようにワード線WL0と各ストリングユニットSUとを選択した第1書き込み動作の後に、ワード線WL1とストリングユニットSU0とを選択した第1書き込み動作が実行される。そして、ワード線WL1とストリングユニットSU0とを選択した第1書き込み動作を実行した後に、ワード線WL0とストリングユニットSU0とを選択した第2書き込み動作が実行される。このように本実施形態においてメモリシステム1は、隣接するワード線WLの第1書き込み動作が終わったストリングユニットSUから、順次第2書き込み動作を実行する。
このように本実施形態に従ったメモリシステム1の書き込み動作は、第2書き込み動作が実行されるまでの期間が比較例よりも短いため、RAM22が書き込みデータを保持する期間が短縮される。従って本実施形態に係るメモリシステム1は、RAM22の消費量を抑制することが出来、RAM22の記憶容量を抑制する事が出来る。
尚、第2書き込み動作が実行されるまでの期間を短縮した書き込み順番としては、図39に示す順番も考えられる。図39に示す第7実施形態の変形例では、ワード線WL0とストリングユニットSU0とを選択した第1書き込み動作の後に、ワード線WL1とストリングユニットSU0とを選択した第1書き込み動作が実行される。そして、ワード線WL1とストリングユニットSU0とを選択した第1書き込み動作が実行された後に、ワード線WL0とストリングユニットSU0とを選択した第2書き込み動作が実行される。この書き込み順番はワード線WL0とストリングユニットSU3とを選択した第2書き込み動作が実行されるまで続き、以降の書き込み順番は本実施形態で説明した図37と同様となる。メモリシステム1は、このような書き込み順番を適用した場合においても同様に、RAM22の記憶容量を抑制することが出来る。
尚、以上の説明において、各ブロックBLKが備えるストリングユニットSUの個数が4つである場合を例に説明したが、これに限定されない。例えば、ストリングユニットSUの個数は、2つ、3つ、又は5つ以上であっても良い。また、図36のフローチャートで説明に用いた、ステップS94における変数jの判定値と、ステップS96における変数iの判定値とは、あくまで一例であり、これに限定されない。これらの判定値は、例えば1つのブロックBLKに対応するストリングユニットSUの個数や、ワード線WLの本数に基づいて設定される。
[8]第8実施形態
次に、第8実施形態に係るメモリシステム1について説明する。本実施形態は、第1〜第7実施形態で説明した書き込み動作に適用可能な書き込み方法に関し、各レベルにおけるベリファイパスの基準をQPW(Quick Pass Write)方式の書き込み動作で使用される低い方のベリファイ電圧とするものである。以下に、第8実施形態に係るメモリシステム1において第1〜第7実施形態と異なる点について説明する。
[8−1]メモリセルのデータの割り付けについて
まず、図40を用いて本実施形態に係るメモリシステム1に適用するデータの割り付けについて説明する。図40には、メモリセルトランジスタMTの閾値分布、割り当てられたデータ、及び書き込み動作で使用される電圧が示されている。
図40に示すように本実施形態は、1つのメモリセルトランジスタMTに対して2ビットデータを記憶するMLC方式を適用した場合を例に説明する。MLC方式を適用してデータを書き込んだ場合、メモリセルトランジスタMTの閾値分布は4個に分かれる。この4個の閾値分布を、閾値電圧の低いものから順に“ER”レベル、“A”レベル、“B”レベル、“C”レベルと呼ぶ。
“ER”レベルはメモリセルトランジスタMTの消去状態に相当する。“A”レベル、“B”レベル、及び“C”レベルはメモリセルトランジスタMTの書き込み状態に相当し、それぞれベリファイ電圧AV、BV、及びCVを用いた書き込み動作により形成される。また、QPW方式の書き込み動作では、“A”レベルのベリファイ電圧AVよりも低いベリファイ電圧AVLと、“B”レベルのベリファイ電圧BVよりも低いベリファイ電圧BVLと、をそれぞれ使用する。これらの電圧値の関係は、AVL<AV<BVL<BV<CV<DV<EV<FV<GVである。
そして本実施形態では、“ER”レベル、“A”レベル、“B”レベル、及び“C”レベルにメモリセルトランジスタMTに対して、それぞれ“10”(Lowerビット/Upperビット)データ、“11”データ、“01”データ、及び“00”データを割り当てている。尚、本実施形態におけるデータの割り付けは、Lowerビット及びUpperビットがそれぞれ、1回及び2回の読み出し動作によって確定するため、“1−2コード”と呼ばれる。
[8−2]メモリシステム1の書き込み動作
次に、メモリシステム1の書き込み動作について説明する。本実施形態に係るメモリシステム1は、QPW(Quick Pass Write)方式の書き込み動作を使用する。QPW方式の書き込み動作では、各レベルのデータを書き込むメモリセルトランジスタMTのベリファイ動作で、2種類のベリファイ電圧が使用される。
具体的には、例えば図40に示すように、“A”レベルのベリファイ動作に2種類のベリファイ電圧AV及びAVLが使用され、“B”レベルのベリファイ動作に2種類のベリファイ電圧BV及びBVLが使用される。そしてプログラムループの繰り返しにより、メモリセルトランジスタMTの閾値電圧が低いベリファイ電圧と通常のベリファイ電圧との間になったことが検知されると、当該メモリセルトランジスタMTに対応するビット線BLに中間電圧を印加した状態で次のプログラム動作が実行される。このようにビット線BLに中間電圧を印加した状態でプログラム動作が実行された場合、当該メモリセルトランジスタMTにおけるゲート−チャネル間の電位差が小さくなるため、プログラム動作時にビット線BLの電圧が接地電圧とされている場合よりも閾値電圧の変動が抑制される。
以上のようにQPW方式の書き込み動作では、閾値電圧の変動幅が大きいプログラム動作と、閾値電圧の変動幅が小さいプログラム動作とを、目標の閾値電圧に近づくことに伴い切り替える。従ってQPW方式の書き込み動作は、書き込み時間の増大を抑えつつ、書き込み動作後における閾値分布の幅を狭めることが出来る。
尚、QPW方式の書き込み動作の詳細については、例えば“不揮発性半導体記憶装置”という2014年4月28日に出願された米国特許出願14/263,948号に記載されている。また、“不揮発性半導体記憶装置”という2009年9月21日に出願された米国特許出願12/563,296号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
そして、本実施形態に係るメモリシステム1における書き込み動作では、QPW方式における低い方のベリファイ電圧(例えば電圧AVL)をベリファイパスの基準として使用する。以下に、図41及び図42を用いて本実施形態における書き込み動作の詳細について説明する。図41には本実施形態における書き込み動作のフローチャートが示され、図42には書き込み動作時に選択ワード線WL_sel及びビット線BLに印加される電圧の一例が示されている。図42に示す一例では、2回目、4回目、及び6回目にプログラムパルスを印加した後に、それぞれ“A”レベル、“B”レベル、及び“C”レベルのベリファイにパスしている。尚、以下の説明において、書き込み対象のビット線BLのことをビット線BL_progと呼び、書き込み禁止のビット線BLのことをビット線BL_inhと呼び、QPW方式を適用するビット線BLのことをビット線BL_qpwと呼ぶ。
図41に示すように、まずシーケンサ14はプログラム動作を実行する(ステップS100)。具体的には、図42に示すように、センスアンプモジュール17が、ビット線BL_progに電圧Vssを印加し、ビット線BL_inhに電圧Vblを印加する。電圧Vssは接地電圧であり、電圧Vblはセンスアンプモジュール17から供給される電源電圧である。ビット線BL_inhに電圧Vblが印加されると、対応する選択トランジスタST1がカットオフされ、対応するNANDストリングNSのチャネルがフローティング状態になる。そしてロウデコーダ16が、選択ワード線WL_selにプログラム電圧Vpgmを印加する。すると、ビット線BL_progに接続されたメモリセルトランジスタMTは、制御ゲート及びチャネル間の電位差により閾値電圧が変動し、ビット線BL_inhに接続されたメモリセルトランジスタMTは、チャネルブースト等によって閾値電圧の変動が抑制される。
次にシーケンサ14は、“A”レベルのベリファイ動作を実行する(ステップS101)。具体的には、ロウデコーダ16が選択ワード線WL_selにベリファイ電圧AVL及びAVを順に印加して、センスアンプモジュール17によってメモリセルトランジスタMTの閾値電圧が電圧AVL及びAV以上になったかどうかが確認される。このベリファイ結果は、続く動作が実行されている間にカウントされる。続いてシーケンサ14は、プログラム電圧VpgmをΔVpgmだけインクリメントして(ステップS102)、再びプログラム動作を実行する(ステップS103)。
次にシーケンサ14は、ステップS101におけるベリファイ動作のカウント結果を確認し、“A”レベルのデータを書き込むメモリセルトランジスタMTにおいて、閾値電圧がAVL未満のメモリセル数が規定値以下になったかどうかを確認する(ステップS102)。この規定値は、任意の数値に設定することが可能である。
AVL未満のメモリセル数が規定値より大きい場合(ステップS103、NO)、ステップS101に戻り、“A”レベルのベリファイ動作、及びプログラム電圧Vpgmをインクリメントしたプログラム動作を実行する。尚、2回目以降のプログラムループにおいて、低い方のベリファイ電圧(例えば電圧AVL)を用いたベリファイ動作にパスしているメモリセルトランジスタMTに対しては、QPW方式を適用した書き込み動作が実行される。具体的には、センスアンプモジュール17がビット線BL_qpwに中間電圧Vqpwを印加した状態で、ロウデコーダ16が選択ワード線WL_selにプログラム電圧Vpgmを印加する。電圧Vqpwは、電圧Vssよりも大きく且つ電圧Vblよりも小さい。すると、ビット線BL_qpwに接続されたメモリセルトランジスタMTは、ビット線BLに電圧Vssが印加されている場合よりも細かく閾値電圧が変動する。
AVL未満のメモリセル数が規定値以下になった場合(ステップS103、YES)、シーケンサ14は“A”レベルのベリファイにパスしたものと判定する。そしてシーケンサ14は、“B”レベルのベリファイ動作を実行する(ステップS105)。具体的には、ロウデコーダ16が選択ワード線WL_selにベリファイ電圧BVL及びBVを順に印加して、センスアンプモジュール17によってメモリセルトランジスタMTの閾値電圧が電圧BVL及びBV以上になったかどうかが確認される。このベリファイ結果は、続く動作が実行されている間にカウントされる。続いてシーケンサ14は、プログラム電圧VpgmをΔVpgmだけインクリメントして(ステップS106)、再びプログラム動作を実行する(ステップS107)。
次にシーケンサ14は、ステップS105におけるベリファイ動作のカウント結果を確認し、“B”レベルに対応するデータを書き込むメモリセルトランジスタMTにおいて、閾値電圧がBVL未満のメモリセル数が規定値以下になったかどうかを確認する(ステップS108)。この規定値は、任意の数値に設定することが可能である。
BVL未満のメモリセル数が規定値より大きい場合(ステップS108、NO)、ステップS105に戻り、“B”レベルのベリファイ動作、及びプログラム電圧Vpgmをインクリメントしたプログラム動作を実行する。
BVL未満のメモリセル数が規定値以下になった場合(ステップS108、YES)、シーケンサ14は“B”レベルのベリファイにパスしたものと判定する。そしてシーケンサ14は、CVレベルのベリファイ動作を実行する(ステップS109)。具体的には、ロウデコーダ16が選択ワード線WL_selにベリファイ電圧CVを印加して、センスアンプモジュール17によってメモリセルトランジスタMTの閾値電圧が電圧CV以上になったかどうかが確認される。このベリファイ結果は、続く動作が実行されている間にカウントされる。続いてシーケンサ14は、プログラム電圧VpgmをΔVpgmだけインクリメントして(ステップS110)、再びプログラム動作を実行する(ステップS111)。
次にシーケンサ14は、ステップS109におけるベリファイ動作のカウント結果を確認し、“C”レベルに対応するデータを書き込むメモリセルトランジスタMTにおいて、閾値電圧がCV未満のメモリセル数が規定値以下になったかどうかを確認する(ステップS112)。
CV未満のメモリセル数が規定値より大きい場合(ステップS112、NO)、ステップS109に戻り、“C”レベルのベリファイ動作、及びプログラム電圧Vpgmをインクリメントしたプログラム動作を実行する。
CV未満のメモリセル数が規定値以下になった場合(ステップS112、YES)、シーケンサ14は“C”レベルのベリファイにパスしたものと判定し、書き込み動作を終了する。
[8−3]第8実施形態の効果
以上で説明した本実施形態に係るメモリシステム1によれば、書き込んだデータの信頼性を向上することが出来る。以下に、図43を用いて本効果の詳細について説明する。図43には、図42に示す波形に対応したメモリセルトランジスタMTの閾値分布の変化の一例が示されている。図43に示す背景が白の閾値分布は、書き込みが終了したメモリセルトランジスタMTの閾値分布に対応し、背景が斜線の閾値分布は、書き込み対象のメモリセルトランジスタMTの閾値分布に対応している。また、図43に示す(1)は、書き込み動作前の閾値分布を示し、図43に示す(2)〜(8)はそれぞれ1回目〜7回目のプログラムループでプログラム電圧を印加した後の閾値分布を示している。
図43に示すようにメモリセルトランジスタMTの閾値分布は、プログラム電圧を印加する度に上昇していく。そしてプログラム電圧が印加された後のベリファイ動作は、次のプログラム電圧を印加している間にカウントされる。このため、ベリファイ動作においてシーケンサ14は、次にプログラム電圧を印加した際に所定のベリファイ電圧を超える見込みとなった場合に、当該メモリセルトランジスタMTがベリファイをパスしたものと判定する。また、各レベルのデータにおけるベリファイパスについては、当該レベルのデータを書き込むメモリセルトランジスタMTのうち、ベリファイ電圧(例えば電圧AV、BV)以下のメモリセルトランジスタMTの個数が規定値を下回った場合に、ベリファイパスと判定することが考えられる。
しかしベリファイ動作の判定基準として、ベリファイ電圧以下のメモリセルトランジスタMTの個数をカウントする場合、対象のメモリセルトランジスタMTの数が多く、カウントする精度が悪くなってしまう可能性がある。また、カウントするメモリセルトランジスタMTの個数が多い場合には、消費電流が大きくなってしまう可能性もある。
そこで本実施形態に係るメモリシステム1では、ベリファイ動作の判定基準として、QPW方式の書き込み動作で使用される低い方のベリファイ電圧(例えば電圧AVL、BVL)を使用する。例えば図43の(3)に示すように、電圧AV以下のメモリセルトランジスタMTの個数よりも、電圧AVL以下のメモリセルトランジスタMTの個数の方が少なくなるため、ベリファイパスの判定時にカウントするメモリセルの数を少なくすることが出来る。この点は、他のレベルのベリファイ動作についても同様である。
これにより、本実施形態に係るメモリシステム1は、通常のベリファイ電圧を適用した場合よりもメモリセルトランジスタMTのカウント数を少なくすることが出来るため、カウント精度を向上することが出来る。従って本実施形態に係るメモリシステム1は、ベリファイ動作の精度を向上すること出来、書き込んだデータの信頼性を向上することが出来る。また、本実施形態に係るメモリシステム1は、カウントするメモリセルトランジスタMTの個数を少なくなるため、消費電力を抑制することが出来る。
尚、本実施形態では、QPW方式の書き込み動作について2種類のベリファイ電圧を使用する場合を例に説明したが、これに限定されない。例えば、QPW方式の書き込み動作で1種類のベリファイ電圧を使用した場合においても、センス時間の長さ及びタイミング等を変更することによって、低いベリファイ電圧でベリファイ動作を行った場合と同様のベリファイ結果を得ることが出来る。
尚、本実施形態では、下位レベルのベリファイ動作にパスしたことに伴い、続くレベルのベリファイ動作が開始される場合を例に説明したが、これに限定されない。例えば、何回目のプログラムループから当該レベルのベリファイ動作を実行するかを、メモリセルトランジスタMTの書き込み特性に基づいて予めパラメータで決めていても良い。
また、本実施形態では、各プログラムループにおいて“A”レベル、“B”レベル、及び“C”レベルのうちいずれか1つのレベルに対するベリファイ動作を実行している場合を例に説明したが、これに限定されない。例えば、図44に示すように1回のプログラムループで複数のベリファイ動作が実行されても良い。図44には、書き込み動作時に選択ワード線WL_selに印加される電圧の一例が示されている。図44に示す例では、3回目のプログラムループで“A”レベル及び“B”レベルのベリファイ動作が続けて実行され、5回目のプログラムループで“B”レベル及び“C”レベルのベリファイ動作が続けて実行されている。このようにメモリシステム1では、プログラムループの進行に伴って上昇するメモリセルトランジスタMTの閾値電圧に合わせて、適切なベリファイ動作が実行される。つまりメモリシステム1は、連続して複数レベルを対象としたベリファイ動作を実行した場合でも同様に、QPW方式で使用される低い方のベリファイ電圧以下のメモリセルトランジスタMT数をカウントすることによって、ベリファイ精度を向上することが出来る。
[9]第9実施形態
次に、第9実施形態に係るメモリシステム1について説明する。本実施形態は、第1〜第8実施形態で説明した書き込み動作に適用可能な書き込み方法に関し、下位レベルのベリファイにパスしてから、所定の回数だけプログラム電圧を印加するものである。以下に、第9実施形態に係るメモリシステム1において第1〜第8実施形態と異なる点について説明する。
[9−1]メモリシステム1の書き込み動作
以下に、図45及び図46を用いて本実施形態における書き込み動作の詳細について説明する。図45には本実施形態における書き込み動作のフローチャートが示され、図46には書き込み動作時に選択ワード線WL_sel及びビット線BLに印加される電圧の一例が示されている。図46に示す一例では、5回目にプログラムパルスを印加した後に“A”レベルのベリファイにパスしている。
図45に示すように、まずシーケンサ14はプログラム動作を実行する(ステップS120)。次にシーケンサ14は、“A”レベルのベリファイ動作を実行する(ステップS121)。具体的には、図46に示すようにロウデコーダ16が選択ワード線WL_selにベリファイ電圧AVを印加して、センスアンプモジュール17によってメモリセルトランジスタMTの閾値電圧が電圧AV以上になったかどうかが確認される。このベリファイ結果は、続く動作が実行されている間にカウントされる。続いてシーケンサ14は、プログラム電圧VpgmをΔVpgmだけインクリメントして(ステップS122)、再びプログラム動作を実行する(ステップS123)。
次にシーケンサ14は、ステップS121におけるベリファイ動作のカウント結果を確認し、“A”レベルに対応するデータを書き込むメモリセルトランジスタMTにおいて、閾値電圧がAV未満のメモリセル数が規定値以下になったかどうかを確認する(ステップS124)。この規定値は、任意の数値に設定することが可能である。
AV未満のメモリセル数が規定値より大きい場合(ステップS124、NO)、ステップS121に戻り、“A”レベルのベリファイ動作、及びプログラム電圧Vpgmをインクリメントしたプログラム動作を実行する。
AV未満のメモリセル数が規定値以下になった場合(ステップS124、YES)、シーケンサ14は“A”レベルのベリファイにパスしたものと判定し、以降のプログラムループにおいてベリファイ動作を省略する。
そしてシーケンサ14は、プログラム電圧VpgmをΔVpgmだけインクリメントして(ステップS125)、プログラム動作を実行する(ステップS126)。次にシーケンサ14は、“A”レベルのベリファイをパスしてから規定の回数のプログラム電圧が印加されたかどうかを確認する(ステップS127)。この規定の回数は、閾値電圧が“A”レベルのベリファイ電圧を超えていないメモリセルトランジスタMTのうち、“C”レベルのデータを書き込むメモリセルトランジスタMTの閾値電圧が、電圧CVを超えると予想される回数に設定される。
“A”レベルのベリファイをパスしてから規定の回数のプログラム電圧が印加されていなかった場合(ステップS127、NO)、ステップS125に戻り、再びプログラム電圧Vpgmをインクリメントしたプログラム動作を実行する。“A”レベルのベリファイをパスしてから規定の回数のプログラム電圧が印加された場合(ステップS127、YES)、シーケンサ14は書き込み対象のメモリセルトランジスタMTの閾値電圧が所望のレベルに達したとみなして、書き込み動作を終了する。
以上で説明した書き込み動作において、図46に対応したメモリセルトランジスタMTの閾値分布の変化の一例が、図47に示されている。図47に示すグループGr1〜Gr4は、消去状態のメモリセルトランジスタMTの閾値電圧でグループ分けしたものである。また、図47に示す例では、5回目のプログラムループを実行した後に“A”レベルのベリファイをパスしたものとする。
図47に示すように本実施形態では、1回のプログラムループによる閾値電圧の上昇幅が一定であると仮定する。そしてシーケンサ14が、各メモリセルトランジスタMTにおける“B”レベル及び“C”レベルのデータの書き込み終了を、“A”レベルのベリファイにパスしてからのプログラム電圧の印加回数に基づいて判定する。具体的には、図47に示す例においてメモリセルトランジスタMTの閾値電圧は、“A”レベルのベリファイ電圧AVを超えてから、3回のプログラムループを実行することによって“B”レベルのベリファイ電圧BVを超え、さらに3回のプログラムループを実行することによって“C”レベルのベリファイ電圧CVを超えるとされている。
また、シーケンサ14は、“A”レベルのベリファイをパスした時点で、“A”レベルのベリファイを超えていないグループGr4のメモリセルトランジスタMTについては、あと1回のプログラム電圧を印加することによって、“A”レベルのベリファイ電圧を超えるものと判定する。つまり、本実施形態においてステップS124で使用されるメモリセル数の判定基準としては、消去状態の閾値分布で最も低い閾値電圧になっていると予想されるメモリセルトランジスタMTが、あと1回のプログラム動作で“A”レベルのベリファイ電圧AVを超えると予想される個数に設定される。
この場合、“B”レベルのデータの書き込みにおいて、シーケンサ14は、メモリセルトランジスタMTの閾値電圧が“A”レベルのベリファイ電圧AVを超えてから、3回のプログラムループを実行した後に“B”レベルのベリファイ電圧BVを超えるものと判定するが、グループGr4のメモリセルトランジスタMTについては、3回+1回=4回のプログラムループを実行した後に“B”レベルのベリファイ電圧BVを超えるものと判定する。同様に、“C”レベルのデータの書き込みにおいてシーケンサ14は、メモリセルトランジスタMTの閾値電圧が“A”レベルのベリファイ電圧AVを超えてから、3回+3回=6回のプログラムループを実行した後に“C”レベルのベリファイ電圧CVを超えるものと判定するが、グループGr4のメモリセルトランジスタMTについては、3回+3回+1回=7回のプログラムループを実行した後に“C”レベルのベリファイ電圧CVを超えるものと判定する。
[9−2]第9実施形態の効果
以上のように、本実施形態に係るメモリシステム1は、“A”レベルのデータのベリファイをパスしたメモリセルトランジスタMTの個数が所定の数を下回ってから、ベリファイ動作を省略している。そしてメモリシステム1は、“A”レベルのベリファイをパスしたメモリセルトランジスタMTに対して、書き込みたいデータ毎に設定された回数だけベリファイ動作を省略したプログラムループを実行する。
また、本実施形態に係るメモリシステム1では、所望のレベルのデータを書き込む場合に、“A”レベルのベリファイが省略された時点で“A”レベルのベリファイにパスしていないメモリセルトランジスタMTに対して、“A”レベルのベリファイにパスしたメモリセルトランジスタMTよりも1回多くプログラム動作を実行する。言い換えると、メモリシステム1は、“A”レベルのデータの書き込み終了を判定するメモリセルトランジスタMTの個数を緩和することによって、1回分のベリファイ動作を省略している。
これにより本実施形態に係るメモリシステム1は、ベリファイ動作1回分の時間を短縮することが出来るため、書き込み動作を高速化することが出来る。
尚、本実施形態では、“A”レベルのベリファイパスを基準として、“B”レベル、“C”レベルの書き込みを行ったが、これに限定されない。例えば、“A”レベル及び“B”レベルでベリファイ動作を実行し、“B”レベルのベリファイパスの基準を、本実施形態で説明したような設定にすることによっても、同様の効果を得ることが出来る。
[10]第10実施形態
次に、第10実施形態に係るメモリシステム1について説明する。本実施形態は、第9実施形態で説明した書き込み動作において、所望のレベルのベリファイ電圧を超える見込みのプログラム動作に対してQPW方式を適用するものである。以下に、第10実施形態に係るメモリシステム1において第1〜第9実施形態と異なる点について説明する。
[10−1]メモリシステム1の書き込み動作
以下に、図48及び図49を用いて本実施形態に係るメモリシステム1の書き込み動作について説明する。図48には書き込み動作時に選択ワード線WL_sel及びビット線BLに印加される電圧の一例が示され、図49には図48に対応したメモリセルトランジスタMTの閾値分布の変化の一例が示されている。また、図48に示すグループGr1及びGr4のビット線BL_progの波形はそれぞれ、図49に示すグループGr1及びGr4のメモリセルトランジスタMTに対して“C”レベルのデータを書き込む場合の波形に対応している。
また、図48及び図49に示す例では、グループGr1のメモリセルトランジスタMTが、3回目のプログラムループによって、“A”レベルのベリファイにパスしている。そしてグループGr4のメモリセルトランジスタMTが、5回目のプログラムループの後にあと1回のプログラムループで“A”レベルを超える閾値電圧に達している。その結果、6回目以降のプログラムループにおいて、ベリファイ動作が省略されている。
図48及び図49に示すように、本実施形態では、例えばMLC方式で最も高い閾値分布のデータに相当する“C”レベルの書き込み動作においてQPW方式の書き込み動作を適用している。
具体的には、図48及び図49に示すように、例えばグループGr1のメモリセルトランジスタは、9回目のプログラムループによって、電圧CVの近傍まで閾値電圧が上昇する。そこでシーケンサ14は、10回目のプログラムループにおいてQPW方式を適用した書き込み動作を実行する。つまり図48に示すように、グループGr1のビット線BL_progに中間電圧Vqpwを印加した状態で書き込み動作を実行する。これにより、図49に示すように閾値電圧の上昇量が抑制され、電圧CVを少し超えた状態で、書き込みを終了する。そして、これ以降のプログラムループでは、グループGr1のビット線BLが書き込み禁止とされ、プログラム電圧の印加時に電圧Vblが印加される。また、シーケンサ14は、グループGr2〜4のメモリセルトランジスタMTに対しても同様に、目標の閾値電圧の近傍まで達する見込みのプログラムループに対して、続くプログラムループでQPW方式の書き込み動作を適用する。
[10−2]第10実施形態の効果
以上で説明した本実施形態に係るメモリシステム1によれば、書き込みデータの信頼性を向上することが出来る。以下に、本効果の詳細について説明する。
メモリセルトランジスタMTのデータリテンションは、中性閾値より離れる、つまり閾値電圧が高くなればなるほど悪化する傾向がある。このため、ベリファイ電圧BVとベリファイ電圧CVとの差(電圧CV−電圧BV)は、ベリファイ電圧AVとベリファイレベルBVとの差(電圧BV−電圧AV)よりも大きくする必要がある場合がある。
また、メモリセルトランジスタMTの閾値電圧は、高くなればなるほど上昇し辛くなり、例えばMLC方式の書き込み動作において、“B”レベルのベリファイ電圧BVを超えた後に閾値電圧の上昇幅が一定で無くなると予測される。このことから、最も高い閾値分布に対応する“C”レベルのデータの書き込みで、例えば第9実施形態で図47を用いて説明した一例に対して1回多い4回のプログラムループを実行することが考えられる。
しかし、このように単純にプログラムループ回数を増やした場合、所定のベリファイ電圧を大幅に超えてしまう過書き込みが発生することが考えられる。過書き込み状態になると、次に当該ページのデータを消去した際に、消去状態の閾値分布が広がってしまう。
そこで本実施形態に係るメモリシステム1は、第9実施形態で説明した書き込み動作において、所望のレベルを超える見込みのプログラムループでQPW方式の書き込み動作を適用する。これにより本実施形態に係るメモリシステム1は、“C”レベルの書き込み動作における過書き込みを抑制することが出来、さらに閾値分布を細くすることが出来るため、書き込みデータの信頼性を向上する事が出来る。
尚、以上の説明において、“C”レベルの書き込みに対してのみQPW方式の書き込み動作を適用する場合を例に説明したが、これに限定されない。例えば、図50に示すように“B”レベルの書き込み動作に対して、このような書き込み動作を適用しても良い。図50は図49に対応したメモリセルトランジスタMTの閾値分布の変化の一例であり、“B”レベルのデータを書き込むメモリセルトランジスタMTの閾値電圧が実線、“C”レベルのデータを書き込むメモリセルトランジスタMTの閾値電圧が破線で示されている。図50に示すようにメモリシステム1は、“B”レベルに到達する見込みのプログラムループにQPW方式の書き込み動作を適用することによって、“B”レベルの閾値分布を細くすることが出来る。従ってメモリシステム1は、書き込みデータの信頼性を向上する事が出来る。
また、本実施形態に係るメモリシステム1は、第9実施形態と同様に、“A”レベルのデータの書き込み終了を判定するメモリセルトランジスタMTの個数を緩和することによって、1回分のベリファイ動作を省略している。従って本実施形態に係るメモリシステム1は、書き込み動作を高速化することが出来る。
[11−1]第11実施形態
つぎに、第11の実施形態について説明する。第11の実施形態は、特願2016-131025の第5の実施形態の変形例で、特願2016-131025の第5の実施形態では、ワード線WLiに対するプログラムが、第2書き込み動作前か、又は第2書き込み動作完了後かを区別するために、第2書き込み時にフラグメモリセル(フラグセル)に書き込みを行い、データ読み出しの際は、フラグセルに記録された情報に基づいて読み出しシーケンスを適切に制御したが、本変形例では、フラグセルは使用せず、通常の書き込みでは、第2書き込み後は、メモリセルの閾値電圧は“ER”レベル以上に書き込まれているため、“ER”レベル以上に書き込まれている場合は、第2書き込み動作後、“ER”レベル以上に書き込まれていない場合は、第2書き込み動作前と判断する。
[11−1]メモリセルのデータの割り付けについて
まず、図51を用いて本実施形態に係るメモリシステム1に適用するデータの割り付けについて説明する。図51には、メモリセルトランジスタMTの閾値分布、割り当てられたデータ、及び書き込み及び読み出し動作で使用される電圧が示されており、第2実施形態で説明した図10に対してデータの割り付けが異なっている。
図51に示すように本実施形態では、各閾値分布に含まれるメモリセルトランジスタMTに対して、以下に示すようにデータを割り付けている。
“ER”レベル:“111”(“Lowerビット/Middleビット/Upperビット”)データ
“A”レベル:“101”データ
“B”レベル:“100”データ
“C”レベル:“110”データ
“D”レベル:“010”データ
“E”レベル:“011”データ
“F”レベル:“001”データ
“G”レベル:“000”データ
そして、読み出し電圧においてLowerページデータは、電圧DRを用いた読み出し結果によって確定する。Middleページデータは、電圧AR、CR、及びFRを用いた読み出し結果によって確定する。Upperページデータは、電圧BR、ER及びGRを用いた読み出し結果によって確定する。つまり本実施形態におけるデータの割り付けでは、Lowerページデータ、Middleページデータ、及びUpperページデータがそれぞれ、1回、3回、及び3回の読み出し動作によって確定する。以下の説明において、このようなデータの割り付けのことを“1−3−3コード”と呼ぶ。
[11−2]メモリシステム1の書き込み動作
次に、本実施形態に係るメモリシステム1の書き込み動作におけるフローチャートは、第1の実施形態の図5と図6と同じである。
次に、図52を用いて本実施形態における第1書き込み動作の詳細について説明する。図52には、第1書き込み動作で使用される1ページデータと、第1書き込み動作を実行する前後におけるメモリセルトランジスタMTの閾値分布が示されている。
図52に示すように、第1書き込み動作を実行する前においてメモリセルトランジスタMTの閾値電圧は、消去状態である“ER”レベルに分布している。そして第1書き込み動作において半導体記憶装置10は、コントローラ20から入力されたLowerページデータに基づいて1ページデータの書き込み動作を実行し、“ER”レベルの閾値分布から2つの閾値分布を形成する。
具体的には、半導体記憶装置10が、“1”データを書き込むメモリセルトランジスタMTを書き込み禁止して、“0”データを書き込むメモリセルトランジスタMTに対して、それぞれベリファイ電圧として電圧M1Vを用いた書き込み動作を実行する。電圧M1Vは、電圧ER未満である。つまりベリファイ電圧M1Vはそれぞれ、ベリファイをパスしたメモリセルトランジスタMTの閾値電圧が電圧ERを超えないように設定される。この後、隣接メモリセルにも同様に第1書き込み動作を行う。
次に、図53を用いて本実施形態における第2書き込み動作の詳細について説明する。図53には、第2書き込み動作で使用される3ページデータと、第2書き込み動作を実行する前後におけるメモリセルトランジスタMTの閾値分布が示されている。図53に示すように、第2書き込み動作を実行する前においてメモリセルトランジスタMTの閾値電圧は、“ER”レベル、“M1”レベルレベルに分布している。そして第2書き込み動作において半導体記憶装置10は、コントローラ20から入力されたMiddleページデータ及びUpperページデータと、メモリセルアレイ11から読み出したLowerページデータとに基づいて3ページデータの書き込み動作を実行し、“ER”レベル、“M1”レベルレベルの閾値分布から8つの閾値分布を形成する。
具体的には、まずシーケンサ14はInternal data load(IDL)を実行する。本実施形態におけるIDLでは、電圧M1Rを用いた読み出し動作が実行される。メモリセルトランジスタMTの閾値電圧が電圧M1R未満か否かを判定することによって、Lowerページデータが“1”であるか“0”であるかを判定することが出来る。このようにして半導体記憶装置10は、第1書き込み動作によって書き込まれた“1”データ及び“0”データ(Lowerページデータ)を、センスアンプユニットSAU内のラッチ回路に復元する。
そしてシーケンサ14は、“111”データを書き込むメモリセルトランジスタMTを書き込み禁止として“101”データ、“100”データ、“110”データ、“010”データ、“011”データ、“001”データ、及び“000”データを書き込むメモリセルトランジスタMTに対して、それぞれベリファイ電圧として電圧AV、BV、CV、DV、EV、FV、及びGVを用いた書き込み動作を実行する。これにより“ER”レベルの閾値分布から“A”レベルの閾値分布が形成され、“M1”レベルの閾値分布から“B”レベル及び“C”レベルの閾値分布が形成され、“M2”レベルの閾値分布から“D”レベル及び“E”レベルの閾値分布が形成され、“M3”レベルの閾値分布から“F”レベル及び“G”レベルの閾値分布が形成される。
尚、図5に示す例では、書き込み動作後(例えば、ステップS11、S14、S17、S20、及びS23の後)、レディビジー信号RBnが“H”レベルとなった後に、次のコマンドセット及びデータの入力を行った場合を例に挙げているが、これに限定されない。例えば、図2を用いて説明したラッチ回路(例えばラッチ回路XDL)の数を、Write Cache用に余分に持たせることによって、書き込み動作中に次のコマンドセット及びデータの入力を行うことも可能である。
[11−3]メモリシステム1の読み出し
ここで、ページ読み出しの具体的な処理手順について説明する。図54A及び図54Bは、第11の実施形態に係るページ読み出しの処理手順を示すフローチャートである。
図54に示すように、シーケンサ14は、読み出しページを選択する(ステップS201)。読み出しページがLowerページの場合(ステップS201、Lower)、シーケンサ14は、“ER”のしきい値電圧で読み出しを行う(ステップS202)。
そして、シーケンサ14は、“ER”レベル以上のセルは規定値以上存在するか否かを判定する(ステップS203)。“ER”レベル以上のセルは規定値以上存在する場合(ステップS203、Yes)、シーケンサ14は、“DR”のしきい値電圧で読み出しを行う(ステップS204)。この後、“DR”レベルで読み出された結果に基づいてデータを決定する(ステップS205)。一方、“ER”レベル以上のセルは規定値以上存在しない場合(ステップS203、No)、シーケンサ14は、“AR”のしきい値電圧で読み出しを行う(ステップS206)。この後、“AR”レベルで読み出された結果に基づいてデータを決定する(ステップS207)。
また、読み出しページがMiddleページの場合(ステップS201、Middle)、シーケンサ14は、シーケンサ14は、“AR”のしきい値電圧で読み出しを行う(ステップS208)。この後、“CR”のしきい値電圧で読み出しを行う(ステップS209)。さらに、この後、“FR”のしきい値電圧で読み出しを行う(ステップS210)。そして、シーケンサ14は、“FR”レベル以上のセルは規定値以上存在するか否かを判定する(ステップS211)。“FR”レベル以上のセルは規定値以上存在する場合(ステップS211、Yes)、シーケンサ14は、“AR” CR”及び“FR”レベルで読み出された結果に基づいてデータを決定する(ステップS212)。一方、“FR”レベル以上のセルは規定値以上存在しない場合(ステップS211、No)、シーケンサ14は、出力データを全て強制的に“1”に設定する(ステップS213)。
また、読み出しページがUpperページの場合(ステップS201、Upper)、シーケンサ14は、シーケンサ14は、“BR”のしきい値電圧で読み出しを行う(ステップS214)。この後、“ER”のしきい値電圧で読み出しを行う(ステップS215)。そして、シーケンサ14は、“ER”レベル以上のセルは規定値以上存在するか否かを判定する(ステップS216)。“ER”レベル以上のセルは規定値以上存在する場合(ステップS216、Yes)、シーケンサ14は、“GR”のしきい値電圧で読み出しを行う(ステップS217)この後、“BR”、ER”及び“GR”レベルで読み出された結果に基づいてデータを決定する(ステップS218)。一方、“ER” レベル以上のセルは規定値以上存在しない場合(ステップS216、No)、シーケンサ14は、出力データを全て強制的に“1”に設定する(ステップS219)。
特願2016-131025の第5の実施形態では、第2書き込み動作のときにフラグセルに情報を記憶させておくことによりフラッシュメモリ内部で適切な読み出し動作を行うことができるため、外部のシステム側は、第2書き込み動作書き込み前後を区別する必要なく、同じ処理順でページデータを読み出すことが可能となったが、このように第11の実施形態では、さらにフラグセルを用いることなく、外部のシステム側は、第2書き込み動作前後で区別する必要なく、同じ処理順でページデータを読み出すことが可能となる。
また、本方式を使用すると、第2書き込み動作時に、書き込みデータに“E”、“F”、“G”レベルに書き込むデータがない場合は、第2書き込み動作前と判断してしまい、誤動作してしまうが、通常NAND型フラッシュメモリは2k〜16kBの単位で書き込むため、これら全てのデータに“E”、“F”、“G”レベルに書き込むデータがない可能は極めて少ない。このため、”ER"レベル以上のセルは規定値以上存在するかの判断(S203)、“FR”レベル以上のセルは規定値以上存在するかの判断(S211)、“ER”レベル以上のセルは規定値以上存在するかの判断(S216)は、同時に読み出した2k〜16kBのすべてについて調べずに、2k〜16kBの一部分のメモリセルにのみ調べて判断してもよい。
一方、2k〜16kBのデータの中に、“E”、“F”、“G”レベルに書き込むデータがなく問題となる場合は、図1の入力DATとセンスアンプモジュール17の間に、ランダマイズ回路を搭載させ、入力データを変換させ、データに“E”、“F”、“G”レベルに書き込むデータが存在するようにする。図55はM系列を用いたランダム発生回路の一例で、入力データに対しランダムデータが加えることにより、書き込みデータがランダマイズされ、“E”、“F”、“G”レベルに書き込まれるようになる。
図56A及び図56Bは、図54の変形例で、読み出しページがLowerページの場合、図54では、シーケンサ14は“ER”のしきい値電圧で読み出しを行う(ステップS202)。そして、シーケンサ14は、“ER” レベル以上のセルは規定値以上存在するか否かを判定(ステップS203)していたが、図56の例では、シーケンサ14は“DR”のしきい値電圧で読み出しを行う(ステップS222)。そして、シーケンサ14は、“DR”レベル以上のセルは規定値以上存在するか否かを判定(ステップS223)している。図52に示すように第1書き込み後のメモリセルの閾値分布は、“ER”未満に書き込まれているため、“DR”のレベルで判断すると、第2書き込み後となってしまうが、この場合は、“ER” レベル以上のセルは規定値以上存在するか否かを判定(ステップS203)するときの規定値の数を多く設定しておく、又は、図52の第1書き込み時に、メモリセルの閾値は、“DR”以下に書き込む。第2ページ書き込み後に読み出し動作を行った場合、図54のシーケンスでは、“ER”のしきい値電圧で読み出し動作(ステップS202)と、“DR”のしきい値電圧で読み出し動作(ステップS204)の2回の読み出し動作が必要であったが、図56のシーケンスを用いると、“DR”のしきい値電圧で読み出し動作(ステップS222)の1回の読み出し動作が行うことが可能になり、読み出し時間の高速化が可能になる。
図57A及び図57Bは、図54の第2の変形例で、読み出しページがMiddleページの場合、図54では、シーケンサ14は“AR”のしきい値電圧で読み出し(ステップS208)、“CR”のしきい値電圧で読み出し(ステップS209)、“FR”のしきい値電圧で読み出し(ステップS210)の後に、“FR”レベル以上のセルは規定値以上存在するかの判断(ステップS211)をおこなっていたが、図57では、シーケンサ14は“FR”のしきい値電圧で読み出し(ステップS248)後、“FR”レベル以上のセルは規定値以上存在するかの判断(ステップS249)の判断を行っているが、“FR”レベル以上のセルは規定値か調べるのに時間が掛かる場合があり、この場合は、“CR”のしきい値電圧で読み出し(ステップS250)動作を行っている間に、“FR”レベル以上のセルは規定値か調べる動作を行い、“CR”のしきい値電圧で読み出し(ステップS250)の途中又は後に、“FR”レベル以上のセルは規定値以上するかの判断(ステップS249)を行ってもよい。
また、読み出しページがUpperページの場合、図54では、シーケンサ14は“BR”のしきい値電圧で読み出し(ステップS214)、“CR”のしきい値電圧で読み出し(ステップS209)、“ER”のしきい値電圧で読み出し(ステップS215)の後に、“ER”レベル以上のセルは規定値以上存在するかの判断(ステップS216)をおこなっていたが、図57では、シーケンサ14は“GR”のしきい値電圧で読み出し(ステップS254)後、”GR"レベル以上のセルは規定値以上存在するかの判断(ステップS255)の判断を行っているが、“GR”レベル以上のセルは規定値か調べるのに時間が掛かる場合があり、この場合は、“ER”のしきい値電圧で読み出し(ステップS256)動作を行っている間に、”GR"レベル以上のセルは規定値か調べる動作を行い、“ER”のしきい値電圧で読み出し(ステップS256)の途中又は後に、”GR"レベル以上のセルは規定値以上するかの判断(ステップS255)を行ってもよい。このようにすることで、セルが規定値以上存在するか調べる時間を、次のメモリセルからの読み出しと同時に行うことが可能となり、読み出し時間を高速化することが可能になる。
図58A及び図58Bは、図56の変形例で、図56は低い閾値電圧がから読み出していたが、図58は高い閾値電圧から読み出しを行う。読み出しページがMiddleページの場合、図56では、シーケンサ14は、“AR”のしきい値電圧(ステップS228)、“CR”のしきい値電圧(ステップS229)、“FR”のしきい値電圧(ステップS230)で読み出し動作を行った後、“FR”レベル以上のセルは規定値以上存在するか否かを判定(ステップS231)していたが、図58では、シーケンサ14は、“FR”のしきい値電圧(ステップS268)で読み出し動作を行った後、“FR”レベル以上のセルは規定値以上存在するか否かを判定し(ステップS269)、この後、“CR”のしきい値電圧(ステップS271)、“AR”のしきい値電圧(ステップS272)で読み出し動作を行っている。これも、”FR"レベル以上のセルは規定値か調べるのに時間が掛かる場合があり、この場合は、“CR”のしきい値電圧で読み出し(ステップS271)動作を行っている間に、”FR"レベル以上のセルは規定値か調べる動作を行い、“CR”のしきい値電圧で読み出し(ステップS271)の途中又は後に、”FR"レベル以上のセルは規定値以上するかの判断(ステップS269)を行ってもよい。このようにすることで、セルが規定値以上存在するか調べる時間を、次のメモリセルからの読み出しと同時に行うことが可能となり、読み出し時間を高速化することが可能になる。
同様に、読み出しページがUpperページの場合、図56では、シーケンサ14は、“BR”のしきい値電圧(ステップS234)、“ER”のしきい値電圧(ステップS235)で読み出し動作を行った後、“ER”レベル以上のセルは規定値以上存在するか否かを判定(ステップS236)していたが、図58の変形例では、シーケンサ14は、“GR”のしきい値電圧(ステップS274)で読み出し動作を行った後、“GR”レベル以上のセルは規定値以上存在するか否かを判定し(ステップS275)、この後、“ER”のしきい値電圧(ステップS277)、“BR”のしきい値電圧(ステップS278)で読み出し動作を行っている。これも、”GR"レベル以上のセルは規定値か調べるのに時間が掛かる場合があり、この場合は、“ER”のしきい値電圧で読み出し(ステップS277)動作を行っている間に、”GR"レベル以上のセルは規定値か調べる動作を行い、“ER”のしきい値電圧で読み出し(ステップS277)の途中又は後に、”GR"レベル以上のセルは規定値以上するかの判断(ステップS275)を行ってもよい。このようにすることで、セルが規定値以上存在するか調べる時間を、次のメモリセルからの読み出しと同時に行うことが可能となり、読み出し時間を高速化することが可能になる。
[11−4]第11実施形態の効果
以上のように本実施形態に係るメモリシステム1は、ホスト機器30から受信してデータを割り付けた書き込みデータに対して、第1実施形態と同様に、Lowerページのデータにより第1書き込み動作を実行し、この後、MiddleページとUpperページのデータと、
Internal data load(IDL)により読み出されたLowerページのデータにより第2書き込み動作を実行する。
この後、データ読み出しの際は、通常の書き込みでは、第2書き込み動作後は、メモリセルの閾値電圧は“ER”レベル以上に書き込まれているため、“ER”レベル以上に書き込まれている場合は、第2書き込み動作後、“ER”レベル以上に書き込まれていない場合は、第2書き込み動作前と判断することが出来る。この結果、第2書き込み前後にあった読み出し動作を行うことが可能となる。また、従来は、特願2016-131025の第5の実施形態に記載しているように、第2書き込み動作の区別をフラグメモリセル(フラグセル)に記録し、データ読み出しの際は、フラグセルに記録された情報に基づいて読み出しシーケンスを適切に制御したが、本変形例では、フラグセルは不要となる。さらに、第2書き込み動作で、書き込みデータに“E”、“F”、“G”レベルに書き込むデータが、書き込みデータに“E”、“F”、“G”レベルに書き込むデータがない場合は誤動作する可能性があるが、この場合は、ランダマイズ回路を搭載させ、入力データを変換させ、データに“E”、“F”、“G”レベルに書き込むデータが存在するようにする。
[12]第12実施形態
BiCSなどのチャージトラップセルは、隣接セルが消去レベル場合、書き込み後、時間が経過すると、書き込まれたメモリセルの電子がSiN中を拡散するため、メモリセルの閾値が低めにシフトする。図59は図2のメモリセルアレイの一部で、ワード腺につながれているメモリセルの配置を示す。本実施例では、図60〜図62を用いて1つのメモリセルに4つの閾値レベルを設定することにより、2ビットデータを記憶する場合を例に説明する。図60は、隣接セルのメモリセルの閾値電圧が消去状態(“Er”)の場合における、メモリセルの状態図及び閾値分布図である。図61は、隣接セルのメモリセルの閾値電圧が高く(“C”)、WLnのメモリセルの閾値電圧も高い(“C”)の場合における、メモリセルの状態図及び閾値分布図である。図62は、隣接セルのメモリセルの閾値電圧が高く(“C”)、WLnのメモリセルの閾値電圧が消去状態(“Er”)の場合における、メモリセルの状態図及び閾値分布図である。
図60に示すように、BiCSなどのチャージトラップセルは、隣接セルが消去レベル場合、書き込み後、時間が経過すると、書き込まれたメモリセルの電子がSiN中を拡散するため、メモリセルの閾値電圧が低めにシフトする。一方、図61に示すように、隣接セルが高いVthの場合、書き込み後、時間が経過しても、書き込まれたメモリセルの閾値電圧は変わりにくい。また、図62に示すように、低いレベル(例えば、消去状態“Er”)の書き込んだセルは、隣接セルが高い閾値電圧の場合、書き込み後、時間が経過すると、書き込まれたメモリセルの電子がSiN中を拡散するため、メモリセルの閾値電圧が高めにシフトする場合もある。
このため、図63に示すように、WLnのリード時に、まず、隣接セルWLn+1とWLn-1のセルをリードし、(1)WLn+1とWLn-1のセルのVthが共に高い(H)(つまり、CとB)の場合は、読み出しレベルは通常の読み出しレベルRで読み出す。(2)WLn+1とWLn-1のセルのVthの片方が高く(H)(つまりC)、他方が低い(L)(つまりErとA)の場合は、読み出しレベルは通常の読み出しレベルから下げたレベルR−d1で読み出す。(3)WLn+1とWLn-1のセルの閾値電圧が共に低い(L)(つまり、ErとA)の場合は、読み出しレベルはR−d1からさらに下げたレベルR−d2で読み出す。
図64及び図65にLowerページ時と、Upperページ時の読み出し波形を示す。図66は、さらに分解能をあげた場合で、隣接セルを4つの閾値電圧の状態に分け、読み出しレベルを補正する。なお、隣接セルの閾値電圧の分類は、3つに分けてもよい。
また、図62のように、低いレベル(例えば、消去状態“Er”)の書き込んだセルは、隣接セルが高い閾値電圧の場合、書き込み後、時間が経過すると、書き込まれたメモリセルの電子がSiN中を拡散するため、メモリセルの閾値電圧が高めにシフト影響が顕著の場合、低いリードの読み出しレベル(例えばAR)については、図67に示すように、WLnのリード時に、まず、隣接セルWLn+1とWLn-1のセルをリードし、(1)WLn+1とWLn-1のセルの閾値電圧が共に高い(H)(つまり、CとC)の場合は、読み出しレベルは通常の読み出しレベルからレベルを上げたレベルAR+daで読み出す。(2)WLn+1とWLn-1のセルのVthの片方が高く(H)(つまりC)、他方が低い(L)(つまりErとA)の場合は、読み出しレベルは通常の読み出しレベルARで読み出す。(3)WLn+1とWLn-1のセルの閾値電圧が共に低い(L)(つまり、ErとA)の場合は、読み出しレベルはAR−d1からさらに下げたレベルAR−d2で読み出す。
図68にLowerページ時の読み出し波形を示す。なお、Upperページ時の読み出し波形は図65のままでもよい。両側の隣接セルの閾値電圧のレベルに応じて、読み出しレベルを変更するため、データ保持特性を隣接セルの閾値電圧レベルにあわせることができるため、信頼性を上げることが可能である。なお、本実施例では、両側の隣接セルの閾値電圧のレベルに応じて補正したが、片側のみの隣接の閾値電圧のレベルのみについて、読み出しレベルを変更しても良い。また、隣接セルWLn+1と隣接セルWLn-1に対して異なった補正レベルをつけても良い。さらに、読み出し動作時間は、隣接セルWLn+1とWLn-1の読み出し動作と、それぞれの補正値を加えて読み出しを行うため、読み出し時間が長くなり問題となる場合は、通常ときは隣接セルの補正読み出し動作は行わず、ECCなどで訂正できない場合時に、隣接セルWLn+1とWLn-1の読み出し動作と、それぞれの補正値を加えて読み出しを行ってもよい。
[13]第13実施形態
[13−1]メモリセルアレイ11の構成の変形例
まず、図69は図34のメモリセルアレイ11の構成の変形例である。図34では、ストリングユニットSUの各々は、セレクトゲート線SGD0〜SGD3が繋がれ、セレクトゲート線SGD0〜SGD3のいずれか1つが選択、他が非選択となり、1つのストリングユニットSUが選択される。一方、図69に示すメモリセルアレイ11では、ストリングユニットSU0に、セレクトゲート線SGD0A、SGD1A、SGD2Aが接続され、ストリングユニットSU1に、セレクトゲート線SGD0B、SGD1A、SGD2Aが接続され、ストリングユニットSU2は、セレクトゲート線SGD0B、SGD1B、SGD2Aが接続され、ストリングユニットSU3は、セレクトゲート線SGD0B、SGD1B、SGD2Bが接続される。図70に示すようにストリングユニットSU0は、セレクトゲート線SGD0A、SGD1A、SGD2Aの全てがONの時に選択状態となり、ストリングユニットSU1は、セレクトゲート線SGD0B、SGD1A、SGD2Aの全てがONの時に選択状態となり、ストリングユニットSU2は、セレクトゲート線SGD0B、SGD1B、SGD2Aの全てがONの時に選択状態となり、ストリングユニットSU3は、セレクトゲート線SGD0B、SGD1B、SGD2Bが全てのONの時に選択状態となる。
図71は、図34の構成の断面図であり、図35とほぼ同様の構成であるが、図71では、隣り合う配線層65間に設けられた2つのストリングユニットSU(SU0及びSU1)が表示されている。また、図71は配線層66(ウェル線CPWELL)が省略されている。また、図71に示された配線層63は、ストリングユニットSU0及びSU1間で、絶縁体SHEによって分離されている。また、図71に示されたメモリホールMHは、詳細な構造が省略されて示されている。尚、以下で説明する図面におけるメモリホールMHも同様に、詳細な構造を省略して示している。図35の断面図では、配線層63(セレクトゲート線SGD)は、4層で構成していたが、図71の断面図の配線層63(セレクトゲート線SGD)は、1層としている。しかし、図35と同様に配線層63(セレクトゲートSGD)を複数層で構成しても良い。そして、図71では省略されているが、ストリングユニットSU0及びSU1の隣に、ストリングユニットSU2及びSU3が、ストリングユニットSU0及びSU1と同様の構成で設けられる。そして、ストリングユニットSU0〜US3は、それぞれ独立の配線層63(セレクトゲート線SGD0及びSGD1、又はセレクトゲート線SGD2及びSGD3)が接続されている。図72Aは、セレクトゲート線SGD上の平面レイアウト図であり、図72Bは、ワード線WL上の平面レイアウト図である。このような構成において1つのストリングユニットSUは、配線層63(セレクトゲート線SGD0、SGD1、SGD2、SGD3)のいずれかを選択することによって、選択される。
図73は、図69の回路構成の断面図であり、4つのストリングユニットSU(SU〜〜SU3を表示している。図73では、隣り合う配線層65(ソース線SL)間に、4つのストリングユニット(SU0、SU1、SU2、SU3)が設けられている。また、配線層63(セレクトゲート線SGD)は、それぞれが電気的に分離している3層で構成されていて、絶縁体SHEにて分断されている。尚、電気的に分離したそれぞれ1層のセレクトゲートを、図35のように複数層で構成しても良い。また、図74は、配線層63(セレクトゲート線SGD)上の平面レイアウト図を示している。図74A、図74B、図74C、及び図74Dは、それぞれ1層目(最上層)のセレクトゲート線SGD0、2層目のセレクトゲート線SGD1、3層目のセレクトゲート線SGD2、及び4層目のワード線WLに対応している。ストリングユニットSU0には、セレクトゲート線SGD0A、SGD1A、SGD2Aが接続され、ストリングユニットSU1には、セレクトゲート線SGD0B、SGD1A、SGD2Aが接続され、ストリングユニットSU2には、セレクトゲート線SGD0B、SGD1B、SGD2Aが接続されている。また、図70に示すようにストリングユニットSU0は、セレクトゲート線SGD0A、SGD1A、SGD2Aの全てがONの時に選択状態となり、ストリングユニットSU1は、セレクトゲート線SGD0B、SGD1A、SGD2Aの全てがONの時に選択状態となり、ストリングユニットSU2は、セレクトゲート線SGD0B、SGD1B、SGD2Aの全てがONの時に選択状態となり、ストリングユニットSU3は、セレクトゲート線SGD0B、SGD1B、SGD2Bの全てがONの時に選択状態となる。
[13−2]第13実施形態の効果
図71の断面図と図72の平面レイアウト図では、配線層65(ソース線SL)と配線層65(ソース線SL)との間に、2つのストリングユニット(SU0及びSU1、又はSU2及びSU3)があり、この2つのストリングユニットSUの配線層63(セレクトゲート線SGD)は、絶縁体SHEにて分離されている。一方で、図73の断面図と図74の平面レイアウト図で説明した変形例では、配線層65(ソース線SL)と配線層65(ソース線SL)との間には、4つのストリングユニットSU(SU0、SU1、SU2、SU3)があり、複数層のセレクトゲートSGDが絶縁体SHEにて分離されている。配線層65(ソース線SL)は、全層のワード線WLを切断する必要があるため、平面的なサイズが大きいが、絶縁体SHEはセレクトゲート線SGDのみ切断するため、平面的なサイズが小さくすることができる。このため、変形例は、メモリセルの平面サイズを縮小することが可能である。また、図75のように、セレクトゲート線SGDを電気的に一層のみとして絶縁体SHEにて分離すると、セレクトゲート線SGD及びワード線WLは、プロセス工程上、配線層65(ソース線SL)側から低抵抗化するため、配線層65(ソース線SL)に面しないセレクトゲート線SGD(例えばSGD1とSGD2)の抵抗が増大してしまう。しかし、図73に示すように、複数層のセレクトゲート線SGDを設け、配線層65(ソース線SL)と配線層65(ソース線SL)との間に、1つの層毎に、1箇所の絶縁体SHEにて分離とすると、必ずセレクトゲート線SGDの片側が配線層65(ソース線SL)に面するようになる。これによりメモリシステム1は、セレクトゲート線SGDが低抵抗となり、且つメモリセルの平面サイズの縮小化も可能となる。
尚、図69、図73、図74、図75で説明した変形例では、配線層65(ソース線SL)と配線層65(ソース線SL)との間に、4つのストリングユニットSU(SU0、SU1、SU2、SU3)を設けた場合を例に説明したが、これに限定されず、さらに複数のストリングユニットSUを配置することも可能である。また、変形例では電気的に分離した3層のセレクトゲート線SGDを設けて、各層において1箇所を絶縁体SHEにて分離したが、メモリシステム1は、さらにセレクトゲート線SGDを複数層設けることで、セレクトゲート線SGDの低抵抗化とメモリセルの平面サイズのさらなる縮小化をすることも可能である。
例えば、配線層65(ソース線SL)と配線層65(ソース線SL)との間に、n個のストリングユニットSU(nは自然数)を有する場合、電気的に分離したセレクトゲート線SGDは(n−1)層有し、第1ストリングユニットは、前記第1〜第(n−1)の選択信号により選択され、第2ストリングユニットは、前記第2〜第((n−1)+1)選択信号により選択され、第nストリングユニットは、前記第n〜第2×(n−1)選択信号により選択される。
[13]変形例等
実施形態の半導体記憶装置10は、3ビットデータを記憶可能な第1メモリセルを備える。半導体記憶装置10は、外部のコントローラから、第1及び第2ビットを含む第1データを受信すると、受信した第1データを第1メモリセルに書き込む。半導体記憶装置10は、第1データを受信した後、第3及び第4ビットを含む第2データを受信すると、第1メモリセルから第1ビットを読み出して、読み出した第1ビットと受信した第3及び第4ビットとに基づいて、第1メモリセルに3ビットデータを書き込む。
これにより、書き込んだデータの信頼性を向上することが可能な半導体記憶装置を提供することが出来る。
尚、上記実施形態においてメモリシステム1は、1ページデータのIDLを実行する場合に、複数回の読み出し結果を用いて読み出しデータの訂正を行っても良い。具体的には、例えば当該ページの読み出し動作を複数回実行して、その読み出し結果をセンスアンプユニットSAU内のラッチ回路に保持させる。そして演算部OPが、ラッチ回路に保持された読み出し結果から登場回数の多いデータを正しい読み出しデータと判定し、以降の書き込み動作に使用させるようにしても良い。
尚、本実施形態で説明した第2書き込み動作において、IDLで使用される読み出し電圧は、通常の読み出し動作時に使用される読み出し電圧と異なっていても良い。例えば、電圧M1Rは、電圧AR、BR、…、及びGRと異なっていても良い。これにより電圧M1R、M2R、及びM3Rは、第1書き込み動作により形成された閾値分布に最適化された値に設定することが出来、IDLで発生するエラービット数を抑制することが出来る。
尚、上記実施形態で説明した各コマンドシーケンスにおいて、第1及び第2書き込み動作の指示に特殊コマンドを用いても良い。この場合、例えば各コマンドセット冒頭のコマンド“80h”の前に、何らかの特殊コマンドが付加される。
尚、上記第1〜第7実施形態における第1書き込み動作及び第2書き込み動作で、最初に印加されるプログラム電圧Vpgmの値と、ΔVpgmの値とが異なる場合を例に説明したが、これに限定されない。例えば、第1書き込み動作におけるプログラム電圧Vpgmの初期値が、第2書き込み動作におけるプログラム電圧Vpgmの初期値以下であっても良い。また、第1書き込み動作におけるΔVpgmの値が、第2書き込み動作におけるΔVpgmの値以下であっても良い。
尚、上記実施形態で説明した書き込み動作において、最終的にベリファイがパスする場合を例に説明したが、これに限定されない。例えば、ベリファイにパスしない場合には、所定の回数のプログラムループを実行した後に書き込み動作を終了しても良い。この場合、当該ワード線WLを選択した書き込み動作がフェイルしたものとみなされ、当該情報が半導体記憶装置10からコントローラ20に送信される。
尚、上記実施形態において、メモリセルにNOMOS膜を使用した場合を例に説明したが、これに限定されない。例えば、フローティングゲートを利用したメモリセルを使用した場合においても、本実施形態の書き込み動作を実行することで、同様の効果を得る事が出来る。
尚、上記第4〜第6実施形態において、データの割り付けとして2−3−2コードを適用した場合を例に説明したが、これに限定されない。例えば、第1実施形態で説明した3−2−2コードを適用しても良いし、第2及び第3実施形態で説明した1−3−3コードを適用しても良い。このように、その他のデータの割り付けを適用した場合においても、第4〜第6実施形態で説明した動作を実行することが可能である。
尚、第4〜第6実施形態において、コントローラ20がデータ変換処理を実行するタイミングは、これに限定されない。例えば、コントローラ20が予め変換処理を実行したデータをRAM22に保持し、これらのデータを各書き込み動作時に使用するようにしても良い。
尚、第4〜第6実施形態において、データ変換処理後の第1及び第2書き込みデータは、グレイコードとすることも可能である。これにより本実施形態に係るメモリシステム1は、データ転送時のデータ化けを少なく抑えることが出来、書き込みデータの信頼性を向上することが出来る。
尚、上記第8〜第10及び第12実施形態で説明した書き込み動作において、1つのメモリセルに対して2ビットのデータを記憶させる場合を例に説明したが、これに限定されない。例えば、1つのメモリセルに対して1ビット又は3ビット以上のデータを記憶させても良い。このような場合においても、適切にパラメータを設定することによって、第8〜第10及び第12実施形態で説明した書き込み動作を実行することが出来る。
尚、第9実施形態において使用されるQPW方式の書き込み動作では、基準とされるベリファイをパスしたタイミングに基づいて、使用される中間電圧Vqpwを変更しても良い。例えば、中間電圧Vqpwの値を小さくすることで、閾値電圧の変動量を大きくすることが出来、中間電圧Vqpwの値を大きくすることで、閾値電圧の変動量を小さくすることが出来る。これによりメモリシステム1は、書き込み動作の進行速度が異なるメモリセルトランジスタMTの閾値電圧を細かく調整することが出来、読み出しデータの信頼性を向上する事が出来る。
尚、ブロックBLKは、三次元半導体記憶装置において例えばデータの消去単位となるが、これに限定されない。他の消去動作は、“不揮発性半導体記憶装置”という2011年9月18日に出願された米国特許出願13/235,389号、“不揮発性半導体記憶装置”という2010年1月27日に出願された米国特許出願12/694,690号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
尚、本明細書において“接続”とは、電気的に接続されている事を示し、例えば間に別の素子を介することを除外しない。
尚、上記各実施形態において、
(1)読み出し動作では、“A”レベルの読み出し動作に選択されたワード線に印加される電圧は、例えば0〜0.55Vの間である。これに限定されることなく、0.1〜0.24V、0.21〜0.31V、0.31〜0.4V、0.4〜0.5V、0.5〜0.55Vのいずれかの間にしてもよい。
“B”レベルの読み出し動作に選択されたワード線に印加される電圧は、例えば1.5〜2.3Vの間である。これに限定されることなく、1.65〜1.8V、1.8〜1.95V、1.95〜2.1V、2.1〜2.3Vのいずれかの間にしてもよい。
“C”レベルの読み出し動作に選択されたワード線に印加される電圧は、例えば3.0V〜4.0Vの間である。これに限定されることなく、3.0〜3.2V、3.2〜3.4V、3.4〜3.5V、3.5〜3.6V、3.6〜4.0Vのいずれかの間にしてもよい。
読み出し動作の時間(tRead)としては、例えば25〜38μs、38〜70μs、70〜80μsの間にしてもよい。
(2)書き込み動作は、上述したとおりプログラム動作とベリファイ動作を含む。書き込み動作では、プログラム動作時に選択されたワード線に最初に印加される電圧は、例えば13.7〜14.3Vの間である。これに限定されることなく、例えば13.7〜14.0V、14.0〜14.6Vのいずれかの間としてもよい。
奇数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧と、偶数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧を変えてもよい。
プログラム動作をISPP方式(Incremental Step Pulse Program)としたとき、ステップアップの電圧として、例えば0.5V程度が挙げられる。
非選択のワード線に印加される電圧としては、例えば6.0〜7.3Vの間としてもよい。この場合に限定されることなく、例えば7.3〜8.4Vの間としてもよく、6.0V以下としてもよい。
非選択のワード線が奇数番目のワード線であるか、偶数番目のワード線であるかで、印加するパス電圧を変えてもよい。
書き込み動作の時間(tProg)としては、例えば1700〜1800μs、1800〜1900μs、1900〜2000μsの間にしてもよい。
(3)消去動作では、半導体基板上部に形成され、かつ、上記メモリセルが上方に配置されたウェルに最初に印加する電圧は、例えば12.0〜13.6Vの間である。この場合に限定されることなく、例えば13.6〜14.8V、14.8〜19.0V、19.0〜19.8V、19.8〜21.0Vの間であってもよい。
消去動作の時間(tErase)としては、例えば3000〜4000μs、4000〜5000μs、4000〜9000μsの間にしてもよい。
(4)メモリセルの構造は、半導体基板(シリコン基板)上に膜厚が4〜10nmのトンネル絶縁膜を介して配置された電荷蓄積層を有している。この電荷蓄積層は膜厚が2〜3nmのSiN、又はSiON等の絶縁膜と膜厚が3〜8nmのポリシリコンとの積層構造にすることができる。また、ポリシリコンにはRu等の金属が添加されていてもよい。電荷蓄積層の上には絶縁膜を有している。この絶縁膜は、例えば、膜厚が3〜10nmの下層High−k膜と膜厚が3〜10nmの上層High−k膜に挟まれた膜厚が4〜10nmのシリコン酸化膜を有している。High−k膜はHfO等が挙げられる。また、シリコン酸化膜の膜厚はHigh−k膜の膜厚よりも厚くすることができる。絶縁膜上には膜厚が3〜10nmの材料を介して膜厚が30〜70nmの制御電極が形成されている。ここで材料はTaO等の金属酸化膜、TaN等の金属窒化膜である。制御電極にはW等を用いることができる。
また、メモリセル間にはエアギャップを形成することができる。
以下に、本願に関連するその他の特許請求の範囲を付記する。
<1>nビットデータ(nは自然数)を記憶可能な第1メモリセルを複数個備え、外部のコントローラから、複数個の第1データ(m<n)を受信後、受信した前記第1データを、第1レベルを超えないように、前記複数個の第1メモリセルに書き込み、この後、複数個の第2データ(h<n)を受信後、前記複数個の第1メモリセルから前記第1ビットを読み出して、読み出した前記第1データと受信した前記第2データとに基づいて、前記複数個の第1メモリセルにデータを書き込む半導体記憶装置の読み出し動作において、前記複数個の前記メモリセルのうち、前記第1レベルを超えていないセルの数が、第1規定数以下の場合、前記2データ書き込み前と判断し、前期複数個の前記メモリセルのうち、前記第1レベルを超えていないセルの数が、第1規定数以上の場合、前記2データ書き込み後と判断し、この結果に基づきシーケンスを変更して読み出し動作を行うことを特徴とする半導体記憶装置。
<2>前記第1メモリセルは、3ビット記憶し、第1データは第1ビットを含み、第2データは第2及び第3ビットを含む、<1>に記載の半導体記憶装置。
<3>nビットデータを記憶可能、且つ前記第1メモリセルに接続された第2メモリセルをさらに備え、
受信した前記第1データの書き込みと前記第2データの受信との間に、第3データを受信し、受信した前記第3データを前記第2メモリセルに書き込む、<1>に記載の半導体記憶装置。
<4>前記第1メモリセルに書き込まれた3ビットデータのうち、
下位ビットデータは、2回の読み出し動作により確定し、
中位ビットデータは、3回の読み出し動作により確定し、
上位ビットデータは、2回の読み出し動作により確定する、
<1>〜<3>のいずれかに記載の半導体記憶装置。
<5>前記第1メモリセルに書き込まれた3ビットデータのうち、
下位ビットデータは、1回の読み出し動作により確定し、
中位ビットデータは、3回の読み出し動作により確定し、
上位ビットデータは、3回の読み出し動作により確定する、
<1>〜<3>のいずれかに記載の半導体記憶装置。
<6>前記第1メモリセルに接続されたワード線をさらに備え、
前記第2データを受信すると、前記ワード線に読み出し電圧が印加されることにより前記第1ビットが読み出され、前記読み出し電圧を印加された後に、前記ワード線にプログラム電圧が印加される、<1>に記載の半導体記憶装置。
<7>nビットデータ(nは自然数)を記憶可能な第1メモリセルと、前記第1メモリセルに隣接する第2メモリセルと、前期第1メモリに隣接し、前期第2メモリとは反対の位置にある、第3メモリセルを有する半導体記憶装置において、前記第1メモリセルからの読み出し時に、前記第2メモリセルと第3メモリセルからの読み出し動作を行い、これらの読み出し結果に基づき、第1メモリセル読み出し動作を行う半導体記憶装置。
<8>複数のメモリセルと複数のセレクトゲートを直列に接続した第1ストリング、第2ストリング、第3ストリング、第4ストリングを有し、前記第1〜4ストリングに接続されるメモリセルは、共通のワード線に接続され、前記複数のセレクトゲートに接続される第1〜6の選択信号線を有し、
前記第1ストリングは、前記第1と第2と第3の選択信号により選択され、
前記第2ストリングは、前記第2と第3と第4の選択信号により選択され、
前記第3ストリングは、前記第3と第4と第5の選択信号により選択され、
前記第4ストリングは、前記第4と第5と第6の選択信号により選択される、半導体記憶装置。
<9>複数のメモリセルと複数のセレクトゲートを直列に接続した第1〜n(nは自然数)ストリングを有し、前記第1〜nストリングに接続されるメモリセルは、共通のワード線に接続され、前記複数のセレクトゲートに接続される第2×(n−1)の選択信号線を有し、前記ストリングは、(n−1)のセレクトゲートを有し、
前記第1ストリングは、前記第1〜第(n−1)の選択信号により選択され、
前記第2ストリングは、前記第2〜第(n−1+1)の選択信号により選択され、
前記第nストリングは、前記第n〜第2×(n−1)選択信号によりされる、半導体記憶装置。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。