JP2018137006A - 半導体記憶装置及びメモリシステム - Google Patents

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Abstract

【課題】書き込んだデータの信頼性を向上することが可能な半導体記憶装置を提供する。
【解決手段】実施形態の半導体記憶装置１０は、３ビットデータを記憶可能な第１メモリセルを備える。半導体記憶装置１０は、外部のコントローラから、第１及び第２ビットを含む第１データを受信すると、受信した第１データを第１メモリセルに書き込む。半導体記憶装置１０は、第１データを受信した後、第３及び第４ビットを含む第２データを受信すると、第１メモリセルから第１ビットを読み出して、読み出した第１ビットと受信した第３及び第４ビットとに基づいて、第１メモリセルに３ビットデータを書き込む。
【選択図】図１１

Description

実施形態は半導体記憶装置及びメモリシステムに関する。
半導体記憶装置としてＮＡＮＤ型フラッシュメモリが知られている。
米国特許第８１５９８８２号明細書 米国特許第８６０５５００号明細書 特開２００９−２５９３２８号公報
書き込んだデータの信頼性を向上することが可能な半導体記憶装置及びメモリシステムを提供する。
実施形態の半導体記憶装置は、３ビットデータを記憶可能な第１メモリセルを備える。半導体記憶装置は、外部のコントローラから、第１及び第２ビットを含む第１データを受信すると、受信した第１データを第１メモリセルに書き込む。半導体記憶装置は、第１データを受信した後、第３及び第４ビットを含む第２データを受信すると、第１メモリセルから第１ビットを読み出して、読み出した第１ビットと受信した第３及び第４ビットとに基づいて、第１メモリセルに３ビットデータを書き込む。
第１実施形態に係るメモリシステムのブロック図 第１実施形態に係る半導体記憶装置の備えるメモリセルアレイ及びセンスアンプモジュールの回路図。 第１実施形態に係る半導体記憶装置の備えるメモリセルの閾値分布及びデータの割り付けを説明する図。 第１実施形態に係る半導体記憶装置の備えるセンスアンプモジュールの回路図。 第１実施形態に係るメモリシステムにおける書き込み動作のフローチャート。 第１実施形態に係るメモリシステムにおける書き込み動作のコマンドシーケンス。 第１実施形態に係るメモリシステムの第１書き込み動作における閾値分布の変化を示す図。 第１実施形態に係るメモリシステムの第２書き込み動作における閾値分布の変化を示す図。 第１実施形態に係るメモリシステムにおける書き込み動作のコマンドシーケンス及び波形図。 第２実施形態に係る半導体記憶装置の備えるメモリセルの閾値分布及びデータの割り付けを説明する図。 第２実施形態に係るメモリシステムにおける書き込み動作のフローチャート。 第２実施形態に係るメモリシステムにおける書き込み動作のコマンドシーケンス。 第２実施形態に係るメモリシステムの第１書き込み動作における閾値分布の変化を示す図。 第２実施形態に係るメモリシステムの第２書き込み動作における閾値分布の変化を示す図。 第３実施形態に係る半導体記憶装置の備えるメモリセルの閾値分布及びデータの割り付けを説明する図。 第３実施形態に係るメモリシステムの第１書き込み動作における閾値分布の変化を示す図。 第３実施形態に係るメモリシステムの第２書き込み動作における閾値分布の変化を示す図。 第４実施形態に係る半導体記憶装置の備えるメモリセルの閾値分布及びデータの割り付けを説明する図。 第４実施形態に係るメモリシステムにおける書き込み動作のフローチャート。 第４実施形態に係るメモリシステムにおける書き込み動作のデータ変換処理を説明する図。 第４実施形態に係るメモリシステムの第１書き込み動作における閾値分布の変化を示す図。 第４実施形態に係るメモリシステムの第２書き込み動作における閾値分布の変化を示す図。 第４実施形態の変形例に係るメモリシステムにおける書き込み動作のデータ変換処理を説明する図。 第５実施形態に係るメモリシステムにおける書き込み動作のデータ変換処理を説明する図。 第５実施形態に係るメモリシステムの第１書き込み動作における閾値分布の変化を示す図。 第５実施形態に係るメモリシステムの第２書き込み動作における閾値分布の変化を示す図。 第５実施形態に係るメモリシステムの第２書き込み動作におけるソフトビットを使ったInternal Data Loadを説明する図。 第５実施形態に係るメモリシステムにおける書き込み動作のコマンドシーケンス及び波形図。 第５実施形態の変形例に係るメモリシステムにおける書き込み動作のデータ変換処理を説明する図。 第６実施形態に係るメモリシステムにおける書き込み動作のフローチャート。 第６実施形態に係るメモリシステムにおける書き込み動作のデータ変換処理を説明する図。 第２実施形態に係るメモリシステムにおける書き込み動作のコマンドシーケンス。 第６実施形態に係るメモリシステムの第２書き込み動作における閾値分布の変化を示す図。 第７実施形態に係る半導体記憶装置の備えるメモリセルアレイの回路図。 第７実施形態に係る半導体記憶装置の備えるメモリセルアレイの断面図。 第７実施形態に係るメモリシステムにおける書き込み動作のフローチャート。 第７実施形態に係るメモリシステムの書き込み動作における書き込み順番を説明する図。 第７実施形態の比較例に係るメモリシステムの書き込み動作における書き込み順番を説明する図。 第７実施形態の変形例に係るメモリシステムの書き込み動作における書き込み順番を説明する図。 第８実施形態に係る半導体記憶装置の備えるメモリセルの閾値分布及びデータの割り付けを説明する図。 第８実施形態に係るメモリシステムにおける書き込み動作のフローチャート。 第８実施形態に係るメモリシステムにおける書き込み動作の波形図。 第８実施形態に係るメモリシステムの書き込み動作における閾値分布の変化を示す図。 第８実施形態に係るメモリシステムにおける書き込み動作の波形図。 第９実施形態に係るメモリシステムにおける書き込み動作のフローチャート。 第９実施形態に係るメモリシステムにおける書き込み動作の波形図。 第９実施形態に係るメモリシステムの書き込み動作における閾値電圧の変化を示す図。 第１０実施形態に係るメモリシステムにおける書き込み動作の波形図。 第１０実施形態に係るメモリシステムの書き込み動作における閾値電圧の変化を示す図。 第１０実施形態に係るメモリシステムの書き込み動作における閾値電圧の変化を示す図。 第１１実施形態に係る半導体記憶装置の備えるメモリセルの閾値分布及びデータの割り付けを説明する図。 第１１実施形態に係るメモリシステムの第１書き込み動作における閾値分布の変化を示す図。 第１１実施形態に係るメモリシステムの第１書き込み動作における閾値分布の変化を示す図。 第１１実施形態に係るメモリシステムにおける書き込み動作のフローチャート。 第１１実施形態に係るメモリシステムにおける書き込み動作のフローチャート。 第１１実施形態に係るメモリシステムにおけるＭ系列を用いたランダム発生回路。 第１１実施形態に係るメモリシステムにおける書き込み動作のフローチャート。 第１１実施形態に係るメモリシステムにおける書き込み動作のフローチャート。 第１１実施形態に係るメモリシステムにおける書き込み動作のフローチャート。 第１１実施形態に係るメモリシステムにおける書き込み動作のフローチャート。 第１１実施形態に係るメモリシステムにおける書き込み動作のフローチャート。 第１１実施形態に係るメモリシステムにおける書き込み動作のフローチャート。 第１２実施形態に係る半導体記憶装置の備えるメモリセルアレイの回路図。 第１２実施形態に係る半導体記憶装置におけるメモリセルの状態図及び閾値分布図。 第１２実施形態に係る半導体記憶装置におけるメモリセルの状態図及び閾値分布図。 第１２実施形態に係る半導体記憶装置におけるメモリセルの状態図及び閾値分布図。 第１２実施形態に係るメモリシステムの読み出し方法を示すテーブル。 第１２実施形態に係るメモリシステムにおける読み出し動作の波形図。 第１２実施形態に係るメモリシステムにおける読み出し動作の波形図。 第１２実施形態に係るメモリシステムの読み出し方法を示すテーブル。 第１２実施形態に係るメモリシステムの読み出し方法を示すテーブル。 第１２実施形態に係るメモリシステムにおける読み出し動作の波形図。 第１２実施形態に係る半導体記憶装置の備えるメモリセルアレイの回路図。 第１３実施形態に係るメモリシステムの読み出し方法を示すテーブル。 第１３実施形態に係る半導体記憶装置の備えるメモリセルアレイの断面図。 第１３実施形態に係る半導体記憶装置の備えるメモリセルアレイの平面レイアウト図。 第１３実施形態に係る半導体記憶装置の備えるメモリセルアレイの平面レイアウト図。 第１３実施形態に係る半導体記憶装置の備えるメモリセルアレイの断面図。 第１３実施形態に係る半導体記憶装置の備えるメモリセルアレイの平面レイアウト図。 第１３実施形態に係る半導体記憶装置の備えるメモリセルアレイの平面レイアウト図。 第１３実施形態に係る半導体記憶装置の備えるメモリセルアレイの平面レイアウト図。 第１３実施形態に係る半導体記憶装置の備えるメモリセルアレイの平面レイアウト図。 第１３実施形態に係る半導体記憶装置の備えるメモリセルアレイの断面図。
以下に、実施形態について図面を参照して説明する。図面は模式的なものである。尚、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。参照符号を構成する文字の後の数字、及び参照符号を構成する文字に付与された“アンダーバー＋文字”は、同じ文字を含んだ参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために用いられている。同じ文字を含んだ参照符号で示される要素を相互に区別する必要がない場合、これらの要素は同じ文字のみを含んだ参照符号により参照される。
［１］第１実施形態
以下に、第１実施形態に係るメモリシステムについて説明する。
［１−１］構成
［１−１−１］メモリシステム１の構成
まず、図１を用いてメモリシステム１の構成について説明する。図１には、メモリシステム１のブロック図が示されている。図１に示すようにメモリシステム１は、半導体記憶装置１０及びコントローラ２０を備え、外部のホスト機器３０に接続されている。
半導体記憶装置１０は、データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリである。図１に示すように半導体記憶装置１０は、メモリセルアレイ１１、コマンドレジスタ１２、アドレスレジスタ１３、シーケンサ１４、ドライバ回路１５、ロウデコーダ１６、及びセンスアンプモジュール１７を備えている。
メモリセルアレイ１１は、ブロックＢＬＫ０〜ＢＬＫｎ（ｎは１以上の自然数）を備えている。ブロックＢＬＫは、ビット線及びワード線に関連付けられた複数の不揮発性メモリセルの集合であり、例えばデータの消去単位となる。半導体記憶装置１０は、各メモリセルにおいて２ビット以上のデータを記憶させるＭＬＣ（Multi-Level Cell）方式を適用してデータを保持することが出来る。尚、本実施形態では、各メモリセルに３ビットのデータを記憶させるＴＬＣ（Triple-Level Cell）方式を適用した場合を例に説明する。
コマンドレジスタ１２は、コントローラ２０から受信したコマンドＣＭＤを保持する。アドレスレジスタ１３は、コントローラ２０から受信したアドレス情報ＡＤＤを保持する。アドレス情報ＡＤＤは、ページアドレスＰＡ及びブロックアドレスＢＡを含んでいる。
シーケンサ１４は、コマンドレジスタ１２に保持されたコマンドＣＭＤに基づいて、半導体記憶装置１０全体の動作を制御する。具体的には、シーケンサ１４は、コマンドＣＭＤに基づいてドライバ回路１５、ロウデコーダ１６、及びセンスアンプモジュール１７等を制御して、データの書き込み動作や読み出し動作等を実行する。
ドライバ回路１５は、シーケンサ１４の指示に基づいて所望の電圧を生成する。またドライバ回路１５は、アドレスレジスタ１３に保持されたページアドレスＰＡに基づいて、
生成した電圧をロウデコーダ１６に供給する。
ロウデコーダ１６は、アドレスレジスタ１３に保持されたブロックアドレスＢＡに基づいて、ブロックＢＬＫ０〜ＢＬＫｎのうちいずれかを選択する。さらにロウデコーダ１６は、選択したブロックＢＬＫにおけるロウ方向を選択し、ドライバ回路１５から供給された電圧を選択及び非選択のワード線に印加する。
センスアンプモジュール１７は、メモリセルアレイ１１から読み出したデータＤＡＴを、コントローラ２０に出力する。またセンスアンプモジュール１７は、コントローラ２０から受け取った書き込みデータＤＡＴを、メモリセルアレイ１１に転送する。
コントローラ２０は、ホスト機器３０からの命令に応答して、半導体記憶装置１０に対して読み出し、書き込み、及び消去等を命令する。図１に示すようにコントローラ２０は、ホストインターフェイス回路２１、内蔵メモリ（ＲＡＭ）２２、プロセッサ（ＣＰＵ）２３、バッファメモリ２４、ＥＣＣ回路２５、及びＮＡＮＤインターフェイス回路２６を備えている。
ホストインターフェイス回路２１は、ホストバスによってホスト機器３０と接続され、ホスト機器３０との通信を司る。例えばホストインターフェイス回路２１は、ホスト機器３０から受信した命令及びデータをそれぞれ、ＣＰＵ２３及びバッファメモリ２４に転送する。またホストインターフェイス回路２１は、ＣＰＵ２３の命令に応答して、バッファメモリ２４内のデータをホスト機器３０に転送する。
ＲＡＭ２２は、例えばＤＲＡＭ等の半導体メモリであり、半導体記憶装置１０を管理するためのファームウェアや、各種の管理テーブル等を保持する。またＲＡＭ２２は、ＣＰＵ２３の作業領域として使用される。
ＣＰＵ２３は、コントローラ２０全体の動作を制御する。例えばＣＰＵ２３は、ホスト機器３０から受信した書き込み命令に応答して、ＮＡＮＤインターフェイス回路２６に対して書き込みコマンドを発行する。この動作は、読み出し及び消去の場合についても同様である。またＣＰＵ２３は、ウェアレベリング等、半導体記憶装置１０のメモリ空間を管理するための様々な処理を実行する。
バッファメモリ２４は、コントローラ２０が半導体記憶装置１０から受信した読み出しデータや、ホスト機器３０から受信した書き込みデータ等を一時的に保持する。
ＥＣＣ回路２５は、データのエラー訂正（ＥＣＣ：Error Checking and Correcting）処理を行う。具体的には、ＥＣＣ回路２５は、データの書き込み時に書き込みデータに基づいてパリティを生成する。そしてＥＣＣ回路２５は、データの読み出し時にパリティからシンドロームを生成してエラーを検出し、検出したエラーを訂正する。
ＮＡＮＤインターフェイス回路２６は、ＮＡＮＤバスによって半導体記憶装置１０と接続され、半導体記憶装置１０との通信を司る。半導体記憶装置１０とコントローラ２０との間で送受信される信号は、ＮＡＮＤインターフェイスに従っている。例えばＮＡＮＤインターフェイス回路２６は、ＣＰＵ２３から受信した命令に基づいてコマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、及びリードイネーブル信号ＲＥｎを半導体記憶装置１０に送信し、レディビジー信号ＲＢｎを半導体記憶装置１０から受信し、入出力信号Ｉ／Ｏを半導体記憶装置１０との間で送受信する。
信号ＣＬＥ及びＡＬＥは、半導体記憶装置１０への入力信号Ｉ／ＯがそれぞれコマンドＣＭＤ及びアドレス情報ＡＤＤであることを半導体記憶装置１０に通知する信号である。信号ＷＥｎは、“Ｌ”レベルでアサートされ、入力信号Ｉ／Ｏを半導体記憶装置１０に取り込ませるための信号である。信号ＲＥｎは、“Ｌ”レベルでアサートされ、半導体記憶装置１０から出力信号Ｉ／Ｏを読み出すための信号である。
レディビジー信号ＲＢｎは、半導体記憶装置１０がコントローラ２０からの命令を受信することが可能かどうかを通知する信号である。レディビジー信号ＲＢｎは、例えば半導体記憶装置１０がコントローラ２０からの命令を受信可能なレディ状態の場合に“Ｈ”レベルとされ、受信不可能なビジー状態の場合に“Ｌ”レベルとされる。
入出力信号Ｉ／Ｏは、例えば８ビットの信号であり、コマンドＣＭＤ、アドレス情報ＡＤＤ、及びデータＤＡＴ等に相当する。例えば書き込み動作時において、半導体記憶装置１０に転送される入出力信号Ｉ／Ｏは、ＣＰＵ２３が発行した書き込みコマンドＣＭＤ、及びバッファメモリ２４内の書き込みデータＤＡＴを含んでいる。また、読み出し動作時において、半導体記憶装置１０に転送される入出力信号Ｉ／Ｏは読み出しコマンドを含み、コントローラ２０に転送される入出力信号Ｉ／Ｏは読み出しデータＤＡＴを含んでいる。
以上で説明したメモリシステム１を使用するホスト機器３０としては、例えばデジタルカメラやパーソナルコンピュータ等が挙げられる。
尚、半導体記憶装置１０及びコントローラ２０は、例えばそれらの組み合わせにより一つの半導体装置を構成しても良い。このような半導体装置としては、例えばＳＤＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。
［１−１−２］メモリセルアレイ１１の構成
次に、図２を用いてメモリセルアレイ１１の構成について説明する。図２は、メモリセルアレイ１１及びセンスアンプモジュール１７の回路図であり、メモリセルアレイ１１内の１つのブロックＢＬＫについて詳細な回路構成を示している。図２に示すようにブロックＢＬＫは、複数のＮＡＮＤストリングＮＳを備えている。
各ＮＡＮＤストリングＮＳは、ビット線ＢＬ０〜ＢＬ（ｍ−１）（（ｍ−１）は１以上の自然数）に対応して設けられ、例えば８個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ７）、並びに選択トランジスタＳＴ１及びＳＴ２を含んでいる。尚、１つのＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴの個数はこれに限定されず、任意の個数にすることが出来る。
メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積層を備え、データを不揮発に保持する。メモリセルトランジスタＭＴ０〜ＭＴ７は、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に直列接続されている。同一ブロックＢＬＫ内のメモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートはそれぞれ、ワード線ＷＬ０〜ＷＬ７に共通接続されている。
同一ブロックＢＬＫ内の選択トランジスタＳＴ１及びＳＴ２の制御ゲートはそれぞれ、セレクトゲート線ＳＧＤ及びＳＧＳに共通接続されている。各ブロックＢＬＫで同一列にある選択トランジスタＳＴ１のドレインは、対応するビット線ＢＬに共通接続されている。つまりビット線ＢＬは、複数のブロックＢＬＫ間で同一列にあるＮＡＮＤストリングＮＳを共通接続している。また、各ブロックＢＬＫ内における選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通接続されている。
以上の構成において、共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの保持する１ビットデータの集合を“ページ”と呼ぶ。従って、１つのメモリセルトランジスタＭＴに３ビットデータを記憶させるＴＬＣ方式を適用する場合、１本のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合には、３ページ分のデータが記憶される。尚、半導体記憶装置１０は、データの書き込み及び読み出しをページ毎に行っても良いし、ワード線ＷＬ毎に行っても良い。
そして、以上で説明したメモリセルトランジスタＭＴの閾値電圧の分布は、例えば図３に示すものとなる。図３には、メモリセルトランジスタＭＴの閾値分布、割り当てられたデータ、及び書き込み及び読み出し動作で使用される電圧が示されている。図３の縦軸及び横軸はそれぞれ、メモリセルトランジスタＭＴの数及び閾値電圧Ｖthに対応している。尚、以下の説明において、１つのメモリセルトランジスタＭＴが保持する３ビットデータを、下位ビットから順にLowerビット、Middleビット、及びUpperビットと呼ぶ。また、同一のワード線ＷＬに接続されたメモリセルトランジスタＭＴの保持するLowerビットの集合を“Lowerページ”と呼び、Middleビットの集合を“Middleページ”と呼び、Upperビットの集合を“Upperページ”と呼ぶ。
図３に示すように、ＴＬＣ方式を適用してデータを書き込んだ場合、メモリセルトランジスタＭＴの閾値分布は８個に分かれる。この８個の閾値分布を、閾値電圧の低いものから順に“ＥＲ”レベル、“Ａ”レベル、“Ｂ”レベル、“Ｃ”レベル、“Ｄ”レベル、“Ｅ”レベル、“Ｆ”レベル、“Ｇ”レベルと呼ぶ。
“ＥＲ”レベルはメモリセルトランジスタＭＴの消去状態に相当する。“Ａ”レベル、“Ｂ”レベル、“Ｃ”レベル、“Ｄ”レベル、“Ｅ”レベル、“Ｆ”レベル、及び“Ｇ”レベルはメモリセルトランジスタＭＴの書き込み状態に相当し、それぞれベリファイ電圧ＡＶ、ＢＶ、ＣＶ、ＤＶ、ＥＶ、ＦＶ、及びＧＶを用いた書き込み動作により形成される。これらの電圧値の関係は、ＡＶ＜ＢＶ＜ＣＶ＜ＤＶ＜ＥＶ＜ＦＶ＜ＧＶである。
具体的には、“ＥＲ”レベルに含まれたメモリセルトランジスタＭＴの閾値電圧は、電圧ＡＶ未満とされる。“Ａ”レベルに含まれたメモリセルトランジスタＭＴの閾値電圧は、電圧ＡＶ以上且つ電圧ＢＶ未満とされる。“Ｂ”レベルに含まれたメモリセルトランジスタＭＴの閾値電圧は、電圧ＢＶ以上且つ電圧ＣＶ未満とされる。“Ｃ”レベルに含まれたメモリセルトランジスタＭＴの閾値電圧は、電圧ＣＶ以上且つ電圧ＤＶ未満とされる。“Ｄ”レベルに含まれたメモリセルトランジスタＭＴの閾値電圧は、電圧ＤＶ以上且つ電圧ＥＶ未満とされる。“Ｅ”レベルに含まれたメモリセルトランジスタＭＴの閾値電圧は、電圧ＥＶ以上且つ電圧ＦＶ未満とされる。“Ｆ”レベルに含まれたメモリセルトランジスタＭＴの閾値電圧は、電圧ＦＶ以上且つ電圧ＧＶ未満とされる。“Ｇ”レベルに含まれたメモリセルトランジスタＭＴの閾値電圧は、電圧ＧＶ以上とされる。
そして本実施形態では、各閾値分布に含まれるメモリセルトランジスタＭＴに対して、以下に示すようにデータを割り付ける。
“ＥＲ”レベル：“１１１”（“Lowerビット／Middleビット／Upperビット”）データ
“Ａ”レベル：“１０１”データ
“Ｂ”レベル：“００１”データ
“Ｃ”レベル：“０００”データ
“Ｄ”レベル：“１００”データ
“Ｅ”レベル：“１１０”データ
“Ｆ”レベル：“０１０”データ
“Ｇ”レベル：“０１１”データ
以上で説明した閾値分布に対して読み出し電圧は、隣り合う閾値分布の間にそれぞれ設定される。例えば、あるメモリセルトランジスタＭＴが“ＥＲ”レベルの閾値電圧を有するか“Ａ”レベル以上の閾値電圧を有するかを判定するための読み出し電圧ＡＲは、“ＥＲ”レベルにおける最大の閾値電圧と“Ａ”レベルにおける最小の閾値電圧との間に設定される。あるメモリセルトランジスタＭＴが“Ａ”レベルの閾値電圧を有するか“Ｂ”レベル以上の閾値電圧を有するかを判定するための読み出し電圧ＢＲは、“Ａ”レベルにおける最大の閾値電圧と“Ｂ”レベルにおける最小の閾値電圧との間に設定される。その他の読み出し電圧ＣＲ、ＤＲ、ＥＲ、ＦＲ、及びＧＲも、読み出し電圧ＡＲ及びＢＲと同様に設定される。そして、“Ｇ”レベルの閾値分布における最大の閾値電圧よりも高い電圧に、読み出しパス電圧Ｖreadが設定される。電圧Ｖreadは、読み出し動作時において非選択ワード線に印加される電圧であり、制御ゲートに電圧Ｖreadが印加されたメモリセルトランジスタＭＴは、保持するデータに依らずにオン状態になる。
そして、読み出し動作においてLowerページデータは、電圧ＢＲ、ＤＲ、及びＦＲを用いた読み出し結果によって確定する。Middleページデータは、電圧ＡＲ及びＥＲを用いた読み出し結果によって確定する。Upperページデータは、電圧ＣＲ及びＧＲを用いた読み出し結果によって確定する。つまりLowerページデータ、Middleページデータ、及びUpperページデータはそれぞれ、３回、２回、及び２回の読み出し動作によって確定する。以下の説明において、このようなデータの割り付けのことを“３−２−２コード”と呼ぶ。
尚、各閾値分布の間にそれぞれ設定された各種ベリファイ電圧と各種読み出し電圧としては、同じ電圧値を設定しても良いし、異なる電圧値を設定しても良い。
［１−１−３］センスアンプモジュール１７の構成
次に、図２に戻りセンスアンプモジュール１７の構成について説明する。図２に示すようにセンスアンプモジュール１７は、ビット線ＢＬ毎に設けられたセンスアンプユニットＳＡＵ（ＳＡＵ０〜ＳＡＵ（ｍ−１））を備えている。
各センスアンプユニットＳＡＵは、センスアンプ部ＳＡ、ラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬ、及びＸＤＬ、並びに演算部ＯＰを備える。これらセンスアンプ部ＳＡ、ラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬ、及びＸＤＬ、並びに演算部ＯＰは、互いにデータを送受信可能なように接続されている。
センスアンプ部ＳＡは、読み出し動作時には対応するビット線ＢＬに読み出されたデータをセンスし、読み出しデータが“０”であるか“１”であるかを判定する。また書き込み動作時には、書き込みデータに基づいてビット線ＢＬに電圧を印加する。
ラッチ回路ＡＤＬ、ＢＤＬ、及びＣＤＬは、読み出しデータ及び書き込みデータを一時的に保持する。読み出し動作時にセンスアンプ部ＳＡが確定させた読み出しデータ、及び書き込み動作時にラッチ回路ＸＤＬに転送された書き込みデータは、例えばラッチ回路ＡＤＬ、ＢＤＬ、及びＣＤＬのいずれかに転送される。
演算部ＯＰは、ラッチ回路ＡＤＬ、ＢＤＬ、及びＣＤＬに保持されているデータについて、論理和（ＯＲ）演算、論理積（ＡＮＤ）演算、排他的論理和（ＸＯＲ）演算等、種々の演算を行うことが出来る。
ラッチ回路ＸＤＬは、センスアンプユニットＳＡＵとコントローラ２０との間のデータの入出力に用いられる。例えば、コントローラ２０から受信したデータは、ラッチ回路ＸＤＬを介してラッチ回路ＡＤＬ、ＢＤＬ、若しくはＣＤＬ、又はセンスアンプ部ＳＡに転送される。同様に、ラッチ回路ＡＤＬ、ＢＤＬ、若しくはＣＤＬ、又はセンスアンプ部ＳＡが保持するデータは、ラッチ回路ＸＤＬを介してコントローラ２０に転送される。
またラッチ回路ＸＤＬは、半導体記憶装置１０のキャッシュメモリとして機能する。例えば半導体記憶装置１０は、ラッチ回路ＡＤＬ、ＢＤＬ、及びＣＤＬが使用中であったとしても、ラッチ回路ＸＤＬが空いていればレディ状態になることが出来る。
以上で説明したセンスアンプ部ＳＡ及びラッチ回路ＡＤＬの詳細な回路構成が、図４に示されている。図４に示すように、センスアンプ部ＳＡはｐチャネルＭＯＳトランジスタ４０、ｎチャネルＭＯＳトランジスタ４１〜４７、及びキャパシタ４８を備え、ラッチ回路ＡＤＬはインバータ５０及び５１、並びにｎチャネルＭＯＳトランジスタ５２及び５３を備えている。
トランジスタ４０は、一端が電源端子に接続され、ゲートがノードＩＮＶに接続されている。トランジスタ４１は、一端がトランジスタ４０の他端に接続され、他端がノードＣＯＭに接続され、ゲートに制御信号ＢＬＸが入力される。トランジスタ４２は、一端がノードＣＯＭに接続され、他端が対応するビット線ＢＬに接続され、ゲートに制御信号ＢＬＣが入力される。トランジスタ４３は、一端がノードＣＯＭに接続され、他端がノードＳＲＣに接続され、ゲートがノードＩＮＶに接続されている。トランジスタ４４は、一端がトランジスタ４０の他端に接続され、他端がノードＳＥＮに接続され、ゲートに制御信号ＨＬＬが入力される。トランジスタ４５は、一端がノードＳＥＮに接続され、他端がノードＣＯＭに接続され、ゲートに制御信号ＸＸＬが入力される。トランジスタ４６は、一端が接地端子に接続され、ゲートがノードＳＥＮに接続されている。トランジスタ４７は、一端がトランジスタ４６の他端に接続され、他端がバスＬＢＵＳに接続され、ゲートに制御信号ＳＴＢが入力される。キャパシタ４８は、一端がノードＳＥＮに接続され、他端にクロックＣＬＫが入力される。尚、トランジスタ４０の一端に接続された電源端子には、例えば半導体記憶装置１０の電源電圧である電圧Ｖddが印加される。また、ノードＳＲＣには、例えば半導体記憶装置１０の接地電圧である電圧Ｖssが印加される。
インバータ５０は、入力端子がノードＬＡＴに接続され、出力端子がノードＩＮＶに接続されている。インバータ５１は、入力端子がノードＩＮＶに接続され、出力端子がノードＬＡＴに接続されている。トランジスタ５２は、一端がノードＩＮＶに接続され、他端がバスＬＢＵＳに接続され、ゲートに制御信号ＳＴＩが入力される。トランジスタ５３は、一端がノードＬＡＴに接続され、他端がバスＬＢＵＳに接続され、ゲートに制御信号ＳＴＬが入力される。尚、ラッチ回路ＢＤＬ及びＣＤＬの回路構成は、以上で説明したラッチ回路ＡＤＬの回路構成と同様のため、説明を省略する。
以上で説明したセンスアンプユニットＳＡＵの構成において、各種制御信号は、例えばシーケンサ１４によって生成される。読み出し動作において、センスアンプ部ＳＡが読み出したデータを確定するタイミングは、信号ＳＴＢがアサートされるタイミングに基づく。また、各種動作においてトランジスタ４２は、信号ＢＬＣに基づいてビット線ＢＬの電圧をクランプする。
尚、センスアンプモジュール１７の構成はこれに限定されず、種々変更が可能である。例えば、センスアンプユニットＳＡＵが備えるラッチ回路の個数はこれに限定されず、１つのメモリセルトランジスタＭＴが保持するデータのビット数に基づいて設計される。
［１−２］メモリシステム１の書き込み動作
次に、メモリシステム１の書き込み動作について説明する。本実施形態においてメモリシステム１は、ＴＬＣ方式を適用してメモリセルトランジスタＭＴに３ビットデータを記憶させる際に、２段階の書き込み動作を実行する。以下の説明では、２段階の書き込み動作のうち１段階目の書き込み動作のことを第１書き込み動作と呼び、２段階目の書き込み動作のことを第２書き込み動作と呼ぶ。
第１書き込み動作は、コントローラ２０がLowerページデータを半導体記憶装置１０に送信し、半導体記憶装置１０がコントローラ２０から受信したLowerページデータをメモリセルアレイ１１に書き込む動作である。
第２書き込み動作は、コントローラ２０がMiddleページデータ及びUpperページデータを半導体記憶装置１０に送信し、半導体記憶装置１０が、コントローラ２０から受信したMiddleページデータ及びUpperページデータと、メモリセルアレイ１１から読み出したLowerページデータとに基づいて、当該Lowerページデータを読み出したメモリセルトランジスタＭＴに対して３ページデータを書き込む動作である。
以下に、図５及び図６を用いてメモリシステム１における書き込み動作の詳細について説明する。図５にはメモリシステム１における書き込み動作のフローチャートが示され、図６には図５に対応する動作のコマンドシーケンスが示されている。尚、以下に説明する書き込み動作が実行される前には、コントローラ２０がホスト機器３０から書き込みデータを受信し、受信した書き込みデータをページ単位でＲＡＭ２２に格納しているものとする。また、以下の説明において、半導体記憶装置１０が受信したコマンドＣＭＤはコマンドレジスタ１２に格納され、半導体記憶装置１０が受信したアドレス情報ＡＤＤはアドレスレジスタ１３に格納されるものとする。
図５に示すようにまずコントローラ２０は、ワード線ＷＬ０を指定するアドレス情報ＡＤＤを含む第１コマンドセットを発行して、半導体記憶装置１０に送信する（ステップＳ１０）。具体的には、図６に示すようにまずコントローラ２０は、コマンド“８０ｈ”を発行して半導体記憶装置１０に送信する。コマンド“８０ｈ”は、書き込みの為のアドレス及びデータの入力受付コマンドに相当し、半導体記憶装置１０にデータの書き込みを命令するコマンドである。次にコントローラ２０は、ワード線ＷＬ０を指定するアドレス情報ＡＤＤと、LowerページデータＤＡＴとを、続けて半導体記憶装置１０に送信する。半導体記憶装置１０は、受信したデータＤＡＴをセンスアンプモジュール１７のラッチ回路ＸＤＬに保持する。次にコントローラ２０は、コマンド“１０ｈ”を発行して半導体記憶装置１０に送信する。コマンド“１０ｈ”は、半導体記憶装置１０に対して書き込み動作の実行を指示するコマンドである。この一連のコマンドシーケンスが、第１コマンドセットに対応している。
コマンド“１０ｈ”がコマンドレジスタ１２に格納されると、シーケンサ１４はレディビジー信号ＲＢｎを“Ｌ”レベルにする。そしてシーケンサ１４は、ラッチ回路ＸＤＬに保持された書き込みデータを例えばラッチ回路ＡＤＬに転送させて、ワード線ＷＬ０を選択した第１書き込み動作を実行する（ステップＳ１１）。
ここで、図７を用いて第１書き込み動作によるメモリセルトランジスタＭＴの閾値分布の変化について説明する。図７には、第１書き込み動作で使用される１ページデータと、第１書き込み動作を実行する前後におけるメモリセルトランジスタＭＴの閾値分布が示されている。尚、以下の説明において、書き込み禁止のメモリセルトランジスタＭＴ、及びベリファイをパスしたメモリセルトランジスタＭＴに対しては、チャネルブースト等を適用することによって閾値電圧の上昇が抑制されるものとする。
図７に示すように、第１書き込み動作の実行前におけるメモリセルトランジスタＭＴの閾値電圧は、消去状態である“ＥＲ”レベルに分布している。そして第１書き込み動作において半導体記憶装置１０は、コントローラ２０から入力されたLowerページデータに基づいて１ページデータの書き込み動作を実行し、“ＥＲ”レベルの閾値分布から２つの閾値分布を形成する。
具体的には、半導体記憶装置１０が、“１”（“Lowerビット”）データを書き込むメモリセルトランジスタＭＴを書き込み禁止として、“０”データを書き込むメモリセルトランジスタＭＴに対して、ベリファイ電圧として電圧Ｍ１Ｖを用いた書き込み動作を実行する。電圧Ｍ１Ｖは、電圧ＣＲ未満である。これにより、“１”データが書き込まれるメモリセルトランジスタＭＴの閾値電圧が“ＥＲ”レベルに分布し、“０”データが書き込まれるメモリセルトランジスタＭＴの閾値電圧が“Ｍ１”レベルに分布する。
尚、“Ｍ１”レベルに含まれたメモリセルトランジスタＭＴの閾値電圧は、電圧Ｍ１Ｖ以上且つ電圧ＣＶ未満とされる。つまりベリファイ電圧Ｍ１Ｖは、“Ｍ１”レベルの閾値分布が第２書き込み動作により“Ｂ”レベル以上の閾値分布に遷移することを考慮して、ベリファイをパスしたメモリセルトランジスタＭＴの閾値電圧が電圧ＣＲを超えないように設定される。
図５に戻り、ステップＳ１１の第１書き込み動作が終了すると、シーケンサ１４はレディビジー信号ＲＢｎを“Ｈ”レベルにする（ステップＳ１２）。コントローラ２０は、半導体記憶装置１０がレディ状態になったことを検知すると、ワード線ＷＬ１を指定したアドレス情報ＡＤＤを含む第１コマンドセットを発行して半導体記憶装置１０に送信する（ステップＳ１３）。半導体記憶装置１０は、コントローラ２０から第１コマンドセットを受信すると、レディビジー信号ＲＢｎを“Ｌ”レベルにして、ワード線ＷＬ１を選択した第１書き込み動作を実行する（ステップＳ１４）。これにより、Lowerページデータがワード線ＷＬ１に接続されたメモリセルトランジスタＭＴに書き込まれる。
ステップＳ１４の第１書き込み動作が終了すると、シーケンサ１４はレディビジー信号ＲＢｎを“Ｈ”レベルにする（ステップＳ１５）。コントローラ２０は、半導体記憶装置１０がレディ状態になったことを検知すると、ワード線ＷＬ０を指定するアドレス情報ＡＤＤを含む第２コマンドセットを発行して半導体記憶装置１０に送信する（ステップＳ１６）。
具体的には、図６に示すようにまずコントローラ２０は、コマンド“８０ｈ”を発行して半導体記憶装置１０に送信する。次にコントローラ２０は、ワード線ＷＬ０を指定するアドレス情報ＡＤＤと、MiddleページデータＤＡＴとを、続けて半導体記憶装置１０に送信する。そして半導体記憶装置１０が、受信したデータＤＡＴをセンスアンプモジュール１７のラッチ回路ＸＤＬに保持する。次にコントローラ２０は、コマンド“ｘｘｈ”を発行して半導体記憶装置１０に送信する。コマンド“ｘｘｈ”は、ここまで受信したデータが１ページデータに相当することを示すコマンドである。コマンド“ｘｘｈ”がコマンドレジスタ１２に格納されると、シーケンサ１４はレディビジー信号ＲＢｎを“Ｌ”レベルにして、ラッチ回路ＸＤＬに保持された書き込みデータを例えばラッチ回路ＡＤＬに転送させる。そしてシーケンサ１４は、レディビジー信号ＲＢｎを“Ｈ”レベルにする。この動作は、図６に“ダミービジー”と表示されている。レディビジー信号ＲＢｎが“Ｈ”レベルになると、コントローラ２０は、コマンド“８０ｈ”を発行して半導体記憶装置１０に送信する。次にコントローラ２０は、ワード線ＷＬ０を指定するアドレス情報ＡＤＤと、UpperページデータＤＡＴとを、続けて半導体記憶装置１０に送信する。そして半導体記憶装置１０が、受信したデータＤＡＴをセンスアンプモジュール１７のラッチ回路ＸＤＬに保持する。次にコントローラ２０は、コマンド“１０ｈ”を発行して半導体記憶装置１０に送信する。この一連のコマンドシーケンスが、第２コマンドセットに対応している。
コマンド“１０ｈ”がコマンドレジスタ１２に格納されると、シーケンサ１４はレディビジー信号ＲＢｎを“Ｌ”レベルにする。そしてシーケンサ１４は、ラッチ回路ＸＤＬに保持された書き込みデータを例えばラッチ回路ＢＤＬに転送させて、ワード線ＷＬ０を選択した第２書き込み動作を実行する（ステップＳ１７）。
ここで、図８を用いて第２書き込み動作によるメモリセルトランジスタＭＴの閾値分布の変化について説明する。図８には、第２書き込み動作で使用される３ページデータと、第２書き込み動作を実行する前後におけるメモリセルトランジスタＭＴの閾値分布が示されている。
図８に示すように、第２書き込み動作の実行前におけるメモリセルトランジスタＭＴの閾値電圧は、“ＥＲ”レベル及び“Ｍ１”レベルに分布している。そして第２書き込み動作において半導体記憶装置１０は、コントローラ２０から入力されたMiddleページデータ及びUpperページデータと、メモリセルアレイ１１から読み出したLowerページデータとに基づいて、当該Lowerページデータを読み出したメモリセルトランジスタＭＴに対して３ページデータを書き込み、“ＥＲ”レベル及び“Ｍ１”レベルの閾値分布から８つの閾値分布を形成する。
具体的には、まずシーケンサ１４はInternal data load（ＩＤＬ）を実行する。ＩＤＬは、選択したワード線ＷＬにプログラムパルス（プログラム電圧）を印加する前に、例えば当該ワード線ＷＬに対応するメモリセルトランジスタＭＴに記憶されているデータを読み出す動作である。本実施形態におけるＩＤＬでは、電圧Ｍ１Ｒを用いた読み出し動作が実行される。電圧Ｍ１Ｒは、“ＥＲ”レベルの閾値分布と“Ｍ１”レベルの閾値分布との間に設定される。センスアンプ部ＳＡは、電圧Ｍ１Ｒを用いた読み出し動作によりメモリセルトランジスタＭＴの閾値電圧が電圧Ｍ１Ｒ未満か否かを判定し、判定したデータを例えばラッチ回路ＣＤＬに転送する。このようにして、第１書き込み動作によって書き込まれたLowerページデータ（“１”データ又は“０”データ）が、センスアンプユニットＳＡＵ内のラッチ回路に復元される。
そしてシーケンサ１４は、“１１１”（“Lowerビット/Middleビット/Upperビット”）データを書き込むメモリセルトランジスタＭＴを書き込み禁止として、“１０１”データ、“００１”データ、“０００”データ、“１００”データ、“１１０”データ、“０１０”データ、及び“０１１”データを書き込むメモリセルトランジスタＭＴに対して、それぞれベリファイ電圧として電圧ＡＶ、ＢＶ、ＣＶ、ＤＶ、ＥＶ、ＦＶ、及びＧＶを用いた書き込み動作を実行する。これにより“ＥＲ”レベルの閾値分布から“Ａ”レベル、“Ｄ”レベル、及び“Ｅ”レベルの閾値分布が形成され、“Ｍ１”レベルの閾値分布から“Ｂ”レベル、“Ｃ”レベル、“Ｆ”レベル、及び“Ｇ”レベルの閾値分布が形成される。
図５に戻り、ステップＳ１７の第２書き込み動作が終了すると、シーケンサ１４はレディビジー信号ＲＢｎを“Ｈ”レベルにする（ステップＳ１８）。コントローラ２０は、半導体記憶装置１０がレディ状態になったことを検知すると、ワード線ＷＬ２を指定したアドレス情報ＡＤＤを含む第１コマンドセットを発行して半導体記憶装置１０に送信する（ステップＳ１９）。半導体記憶装置１０は、コントローラ２０から第１コマンドセットを受信すると、レディビジー信号ＲＢｎを“Ｌ”レベルにして、ワード線ＷＬ２を選択した第１書き込み動作を実行する（ステップＳ２０）。これにより、Lowerページデータがワード線ＷＬ２に接続されたメモリセルトランジスタＭＴに書き込まれる。
ステップＳ２０の第２書き込み動作が終了すると、シーケンサ１４はレディビジー信号ＲＢｎを“Ｈ”レベルにする（ステップＳ２１）。コントローラ２０は、半導体記憶装置１０がレディ状態になったことを検知すると、ワード線ＷＬ１を指定した第２コマンドセットを発行して半導体記憶装置１０に送信する（ステップＳ２２）。半導体記憶装置１０は、コントローラ２０から第２コマンドセットを受信すると、レディビジー信号ＲＢｎを“Ｌ”レベルにして、ワード線ＷＬ２を選択した第２書き込み動作を実行する（ステップＳ２３）。これにより、３ページデータがワード線ＷＬ１に接続されたメモリセルトランジスタＭＴに書き込まれる。ステップＳ２３の第２書き込み動作が終了すると、シーケンサ１４はレディビジー信号ＲＢｎを“Ｈ”レベルにする（ステップＳ２４）。
以降の書き込み動作では、ステップＳ１９〜Ｓ２４と同様の動作が繰り返される。そしてメモリシステム１は、最後の３ページデータに対応する第２書き込み動作が終了すると、書き込み動作を終了する。尚、図５では、書き込み動作後（例えば、ステップＳ１１、Ｓ１４、Ｓ１７、Ｓ２０、及びＳ２３の後）、レディビジー信号ＲＢｎが“Ｈ”レベルとなった後に、次のコマンドセット及びデータの入力を行った場合を例に説明したが、これに限定されない。例えば、図２を用いて説明したラッチ回路（例えばラッチ回路ＸＤＬ）の数を、Write Cache用に余分に持たせることによって、書き込み動作中に次のコマンドセット及びデータの入力を行うことも可能である。
尚、以上で説明した第１及び第２書き込み動作において、選択されたワード線ＷＬに印加される電圧の波形は、例えば図９に示すものとなる。図９には、入出力信号Ｉ／Ｏ、及び選択されたワード線ＷＬに印加される電圧の一例が示されている。以下の説明において、選択されたワード線ＷＬのことを選択ワード線ＷＬ_selと呼ぶ。
図９に示すように半導体記憶装置１０は、第１及び第２コマンドセットを受信するとビジー状態となり、それぞれ第１及び第２書き込み動作を実行する。
第１書き込み動作では、まずロウデコーダ１６が選択ワード線ＷＬ_selに対して電圧Ｖpgm１を印加する。電圧Ｖpgm１はプログラム電圧であり、メモリセルトランジスタＭＴの電荷蓄積層に電子を注入することが可能な高電圧である。選択ワード線ＷＬ_selに電圧Ｖpgm１が印加されると、ゲート−チャネル間の電位差により電荷蓄積層に電子が注入され、対応するメモリセルトランジスタＭＴの閾値電圧が上昇する。尚、選択ワード線ＷＬ_selに接続されたメモリセルトランジスタＭＴのうち、書き込み禁止のメモリセルトランジスタＭＴでは、例えば対応するＮＡＮＤストリングＮＳのチャネルをブーストさせて、選択ワード線ＷＬ_selに接続されたメモリセルトランジスタＭＴにおけるゲート−チャネル間の電位差を小さくすることにより、閾値電圧の変動が抑制される。次にロウデコーダ１６は電圧Ｖvfyを印加して、センスアンプモジュール１７が書き込み対象のメモリセルトランジスタＭＴの閾値電圧が電圧Ｖvfyを超えたか否かを確認する。電圧Ｖvfyはベリファイ電圧であり、例えば図７に示された電圧Ｍ１Ｖである。
上述したプログラム電圧とベリファイ電圧とを印加する動作が、１回のプログラムループに相当する。そしてシーケンサ１４は、このようなプログラムループを、プログラム電圧の値をΔＶpgm１ずつ増加させて繰り返す。それからシーケンサ１４は、プログラムループの繰り返しにより例えば電圧Ｍ１Ｖを用いたベリファイにパスすると、第１書き込み動作を終了して、半導体記憶装置１０がレディ状態に遷移する。
第２書き込み動作では、まずロウデコーダ１６が選択ワード線ＷＬに対して電圧Ｍ１Ｒを印加する。この動作がＩＤＬに対応し、センスアンプモジュール１７は、選択ワード線ＷＬ_selに接続されたメモリセルトランジスタＭＴに記憶された１ページデータ（Lowerページデータ）を読み出す。続けてシーケンサ１４は、ラッチ回路ＡＤＬ、ＢＤＬ、及びＣＤＬに保持された３ページデータに基づいて、プログラムループを繰り返す。尚、第２書き込み動作におけるプログラムループは、第１書き込み動作におけるプログラムループに対して、最初に印加するプログラム電圧の値と、プログラムループ毎にインクリメントするプログラム電圧の値と、使用するベリファイ電圧とが異なっている。
具体的には、最初に印加されるプログラム電圧の値がＶpgm２であり、インクリメントするプログラム電圧の値がΔＶpgm２である。また、ベリファイ電圧Ｖvfyとしては、電圧ＡＶ、ＢＶ、ＣＶ、ＤＶ、ＥＶ、ＦＶ、及びＧＶのうち、電圧値の小さい方から順にいくつかの電圧が選択されて使用される。Ｖpgm２はＶpgm１より小さく、ΔＶpgm２はΔＶpgm１より小さい。このように第２書き込み動作は、第１書き込み動作より小さいプログラム電圧とΔＶpgmとを使用して、メモリセルトランジスタＭＴの閾値電圧を細かく制御する。そしてシーケンサ１４は、プログラムループの繰り返しにより例えば電圧ＧＶによるベリファイにパスすると、第２書き込み動作を終了して、半導体記憶装置１０がレディ状態に遷移する。
［１−３］第１実施形態の効果
以上で説明した本実施形態に係るメモリシステム１によれば、書き込んだデータの信頼性を向上することが出来る。以下に、本効果の詳細について説明する。
半導体記憶装置では、書き込み動作により所望の閾値電圧に調整されたメモリセルの閾値電圧が、当該メモリセルに対する書き込み動作の後に変動してしまうことがある。例えば、ＮＯＭＯＳ膜を用いたメモリセルでは、書き込み動作によってメモリセルの電荷蓄積層に電子が注入された後に、一定量の電子が電荷蓄積層から抜けて閾値電圧が下降する初期落ちという現象が生じる。この初期落ちによる閾値電圧の変動量は、書き込み動作によりメモリセルの電荷蓄積層に注入された電子の量に基づいている。
また、データが書き込まれたメモリセルに隣接するメモリセルの書き込み動作が実行されると、隣接するメモリセルの閾値電圧が上昇することに伴って、既にデータが書き込まれたメモリセルの閾値電圧が上昇する。この現象は隣接するメモリセル間の寄生容量の変化により生じ、隣接するメモリセルにおける閾値電圧の変動量が大きくなるほど、当該メモリセルにおける閾値電圧の変動量が大きくなる。
このように、閾値分布の初期落ちや、隣接メモリセル間の寄生容量の影響によりメモリセルの閾値電圧が変動すると、メモリセルの閾値分布が広がって読み出し動作時のエラービット数が増加する可能性がある。
そこで、本実施形態に係るメモリシステム１は、ＴＬＣ方式で３ページデータを書き込む際に、２段階の書き込み動作を適用する。具体的には、半導体記憶装置１０は、１段階目の書き込み動作（第１書き込み動作）においてLowerビットを含む１ページデータを書き込み、その後の２段階目の書き込み動作（第２書き込み動作）においてMiddleビット及びUpperビットを含む２ページデータを書き込む。さらに、本実施形態に係るメモリシステム１では、第１書き込み動作と第２書き込み動作との間に、隣接するワード線ＷＬを選択した第１書き込み動作を実行する。具体的には、例えばワード線ＷＬ０を選択した第１書き込み動作を実行した場合、次に隣接するワード線ＷＬ１を選択した第１書き込み動作を実行し、その後にワード線ＷＬ０を選択した第２書き込み動作を実行する。
この場合、ワード線ＷＬ０に対応するメモリセルでは、ワード線ＷＬ１を選択した第１書き込み動作を実行している間に初期落ちが生じる。そして、ワード線ＷＬ０を選択した第２書き込み動作が、ワード線ＷＬ１を選択した第１書き込み動作により生じた隣接メモリセル間の寄生容量の変化の影響を受けた状態から実行される。その結果、最終的に得られる閾値分布においては、これらの影響を無視することが出来る。
さらに、第２書き込み動作が、第１書き込み動作によってある程度閾値電圧が上昇したメモリセルトランジスタＭＴに対する書き込み動作となる。その結果、第２書き込み動作によるメモリセルトランジスタＭＴの閾値電圧の変動量が小さくなる。つまり、第２書き込み動作においてメモリセルトランジスタＭＴの電荷蓄積層に注入される電子の量が、３ビット一括でデータを書き込む場合と比べて少なくなる。
これにより、本実施形態に係るメモリシステム１は、データを書き込んだ後に生じる、閾値電圧の初期落ちの影響と、隣接メモリセル間の寄生容量の影響とを抑制することが出来る。従って本実施形態に係るメモリシステム１は、書き込み動作における閾値分布の広がりを抑制することが出来るため、書き込んだデータの信頼性を向上することが出来る。
尚、以上で説明した第１書き込み動作は、Lowerページデータのみを用いる書き込み動作である。そして第１書き込み動作後の閾値分布は、後の第２書き込み動作で細かく形成されるため、大まかに形成されていれば良い。このため第１書き込み動作では、書き込み動作に用いるプログラム電圧Ｖpgmの初期値とプログラムループ毎のΔＶpgmを、第２書き込み動作よりも大きく設定することが出来る。これにより本実施形態に係るメモリシステム１は、２段階の書き込み動作を実行する場合に、１段階目の書き込み動作を高速化することが出来る。
また、第１書き込み動作によってメモリセルトランジスタＭＴに書き込まれたデータは、バイナリのように見えるため、Lowerページデータの読み出し動作を実行することが出来る。そこで、本実施形態におけるメモリシステム１は、第２書き込み動作で使用するLowerページデータを、ＩＤＬによって当該メモリセルから読み出すことによって復元する。これによりコントローラ２０は、上述した第１及び第２書き込み動作によって３ページデータを書き込む場合において、第１書き込み動作に使用する１ページデータを半導体記憶装置１０に送信した後に破棄することが出来る。従って本実施形態に係るメモリシステム１は、ＲＡＭ２２及びバッファメモリ２４の記憶容量を抑制することが出来るため、コントローラ２０の回路面積を抑制することが出来る。
さらに、本実施形態におけるメモリシステム１は、ＩＤＬによってLowerページデータを復元するため、第２書き込み動作において１ページ分のデータ入力を省略することが出来る。従って本実施形態に係るメモリシステム１は、第２書き込み動作におけるデータ入力の時間を短縮することが出来るため、書き込み動作を高速化することが出来る。
尚、本実施形態におけるメモリシステム１は、メモリセルトランジスタＭＴに書き込むデータの割り付けとして、図３を用いて説明した３−２−２コードを適用する。３−２−２コードは、エラービットが発生し易い電圧ＡＲ及びＧＲにおける読み出しを、２回の読み出しによりデータが確定するMiddleページデータ及びUpperページデータの読み出し動作に割り当てている。また、Lowerページデータの読み出し動作では、エラービットが比較的発生し辛い電圧ＢＲ、ＤＲ、及びＦＲによる読み出しによりデータを確定させることによって、読み出し回数が多くなることによるエラービット数の増加を抑制している。これによりメモリシステム１は、３ページデータの読み出し動作において、Lowerページデータ、Middleページデータ、及びUpperページデータの読み出し動作で生じるエラービット数を分散させることが出来るため、ＥＣＣ回路２５によるエラー訂正が成功する可能性を高めることが出来る。従って本実施形態に係るメモリシステム１は、読み出し動作の信頼性を向上する事が出来る。
［２］第２実施形態
次に、第２実施形態に係るメモリシステム１について説明する。本実施形態に係るメモリシステム１は、第１実施形態で説明したメモリシステム１に対して異なるデータの割り付けを適用し、第１書き込み動作において２ページデータを書き込むものである。以下に、第２実施形態に係るメモリシステム１について、第１実施形態と異なる点を説明する。
［２−１］メモリセルのデータの割り付けについて
まず、図１０を用いて本実施形態に係るメモリシステム１に適用するデータの割り付けについて説明する。図１０には、メモリセルトランジスタＭＴの閾値分布、割り当てられたデータ、及び書き込み及び読み出し動作で使用される電圧が示されており、第１実施形態で説明した図３に対してデータの割り付けが異なっている。
図１０に示すように本実施形態では、各閾値分布に含まれるメモリセルトランジスタＭＴに対して、以下に示すようにデータを割り付けている。
“ＥＲ”レベル：“１１１”（“Lowerビット／Middleビット／Upperビット”）データ
“Ａ”レベル：“１１０”データ
“Ｂ”レベル：“１００”データ
“Ｃ”レベル：“１０１”データ
“Ｄ”レベル：“００１”データ
“Ｅ”レベル：“０１１”データ
“Ｆ”レベル：“０１０”データ
“Ｇ”レベル：“０００”データ
そして、読み出し動作においてLowerページデータは、電圧ＤＲを用いた読み出し結果によって確定する。Middleページデータは、電圧ＢＲ、ＥＲ、及びＧＲを用いた読み出し結果によって確定する。Upperページデータは、電圧ＡＲ、ＣＲ、及びＦＲを用いた読み出し結果によって確定する。つまりLowerページデータ、Middleページデータ、及びUpperページデータはそれぞれ、１回、３回、及び３回の読み出し動作によって確定する。以下の説明において、このようなデータの割り付けのことを“１−３−３コード”と呼ぶ。
［２−２］メモリシステム１の書き込み動作
次に、図１１及び図１２を用いて本実施形態に係るメモリシステム１の書き込み動作について説明する。図１１にはメモリシステム１における書き込み動作のフローチャートが示され、図１２には図１１に対応する動作のコマンドシーケンスが示されている。図１１及び図１２に示されたステップＳ３０〜ステップＳ４４はそれぞれ、第１実施形態で図５及び図６を用いて説明したステップＳ１０〜ステップＳ２４に対応している。そして本実施形態では、第１実施形態に対して第１コマンドセット、第１書き込み動作、及び第２書き込み動作の詳細が異なっている。
まず、本実施形態における第１コマンドセットの詳細について説明する。本実施形態における第１コマンドセットは、図１２に示すように、第１実施形態で図６を用いて説明した第２コマンドセットにおける書き込みデータＤＡＴを、Middle及びUpperページデータからそれぞれLower及びMiddleページデータに置き換えたものと同様である。
次に、図１３を用いて本実施形態における第１書き込み動作の詳細について説明する。図１３には、第１書き込み動作で使用される２ページデータと、第１書き込み動作を実行する前後におけるメモリセルトランジスタＭＴの閾値分布が示されている。本実施形態における第１書き込み動作では、第１コマンドセットに基づいて２ページデータの書き込み動作が実行される。
図１３に示すように、第１書き込み動作の実行前におけるメモリセルトランジスタＭＴの閾値電圧は、消去状態である“ＥＲ”レベルに分布している。そして第１書き込み動作において半導体記憶装置１０は、コントローラ２０から入力されたLowerページデータ及びMiddleページデータに基づいて２ページデータの書き込み動作を実行し、“ＥＲ”レベルの閾値分布から４つの閾値分布を形成する。
具体的には、シーケンサ１４が、“１１”（“Lowerビット／Middleビット”）データを書き込むメモリセルトランジスタＭＴを書き込み禁止として、“１０”データ、“００”データ、及び“０１”データを書き込むメモリセルトランジスタＭＴに対して、それぞれベリファイ電圧として電圧Ｍ１Ｖ、Ｍ２Ｖ、及びＭ３Ｖを用いた書き込み動作を実行する。電圧Ｍ１Ｖは、電圧ＣＲ未満である。電圧Ｍ２Ｖは、電圧Ｍ１Ｖより大きく且つ電圧ＥＲ未満である。電圧Ｍ３Ｖは、電圧Ｍ２Ｖより大きく且つ電圧ＦＲ未満である。これにより、“１１”データが書き込まれるメモリセルトランジスタＭＴの閾値電圧が“ＥＲ”レベルに分布し、“１０”データが書き込まれるメモリセルトランジスタＭＴの閾値電圧が“Ｍ１”レベルに分布し、“００”データが書き込まれるメモリセルトランジスタＭＴの閾値電圧が“Ｍ２”レベルに分布し、“０１”データが書き込まれるメモリセルトランジスタＭＴの閾値電圧が“Ｍ３”レベルに分布する。
尚、“Ｍ１”レベルに含まれたメモリセルトランジスタＭＴの閾値電圧は電圧Ｍ１Ｖ以上且つ電圧ＣＲ未満とされ、“Ｍ２”レベルに含まれたメモリセルトランジスタＭＴの閾値電圧は電圧Ｍ２Ｖ以上且つ電圧ＥＲ未満とされ、“Ｍ３”レベルに含まれたメモリセルトランジスタＭＴの閾値電圧は電圧Ｍ３Ｖ以上且つ電圧ＦＲ未満とされる。つまりベリファイ電圧Ｍ１Ｖ、Ｍ２Ｖ、及びＭ３Ｖはそれぞれ、ベリファイをパスしたメモリセルトランジスタＭＴの閾値電圧が電圧ＣＲ、ＥＲ、及びＦＲを超えないように設定される。さらにベリファイ電圧Ｍ１Ｖ及びＭ２Ｖは、“Ｍ１”レベルの閾値分布と“Ｍ２”レベルの閾値分布との間隔が、他の閾値分布の間隔よりも広くなるように設定しても良い。
次に、図１４を用いて本実施形態における第２書き込み動作の詳細について説明する。図１４には、第２書き込み動作で使用される３ページデータと、第２書き込み動作を実行する前後におけるメモリセルトランジスタＭＴの閾値分布が示されている。本実施形態における第２書き込み動作では、第１実施形態と同様の第２コマンドセットに基づいて、ＩＤＬを利用した３ページデータの書き込み動作が実行される。
図１４に示すように、第２書き込み動作の実行前におけるメモリセルトランジスタＭＴの閾値電圧は、“ＥＲ”レベル、“Ｍ１”レベル、“Ｍ２”レベル、及び“Ｍ３”レベルに分布している。そして第２書き込み動作において半導体記憶装置１０は、コントローラ２０から入力されたMiddle及びUpperページデータと、メモリセルアレイ１１から読み出したLowerページデータとに基づいて３ページデータの書き込み動作を実行し、“ＥＲ”レベル、“Ｍ１”レベル、“Ｍ２”レベル、及び“Ｍ３”レベルの閾値分布から８つの閾値分布を形成する。
具体的には、まずシーケンサ１４はInternal data load（ＩＤＬ）を実行する。本実施形態におけるＩＤＬでは、電圧Ｍ２Ｒを用いた読み出し動作が実行される。電圧Ｍ２Ｒは、“Ｍ１”レベルの閾値分布と“Ｍ２”レベルの閾値分布との間に設定される電圧である。これによりセンスアンプモジュール１７は、“ＥＲ”レベル及び“Ｍ１”レベルのLowerページデータが“１”であり、“Ｍ２”レベル及び“Ｍ３”レベルのLowerページデータが“０”であることから、メモリセルトランジスタＭＴの閾値電圧が電圧Ｍ２Ｒ未満か否かを判定することによって、Lowerページデータが“１”であるか“０”であるかを判定することが出来る。このようにして半導体記憶装置１０は、第１書き込み動作によって書き込まれた“１”データ及び“０”データ（Lowerページデータ）を、センスアンプユニットＳＡＵ内のラッチ回路に復元する。
そしてシーケンサ１４は、“１１１”（“Lowerビット/Middleビット/Upperビット”）データを書き込むメモリセルトランジスタＭＴを書き込み禁止として、“１１０”データ、“１００”データ、“１０１”データ、“００１”データ、“０１１”データ、“０１０”データ、及び“０００”データを書き込むメモリセルトランジスタＭＴに対して、それぞれベリファイ電圧として電圧ＡＶ、ＢＶ、ＣＶ、ＤＶ、ＥＶ、ＦＶ、及びＧＶを用いた書き込み動作を実行する。これにより“ＥＲ”レベルの閾値分布から“Ａ”レベルの閾値分布が形成され、“Ｍ１”レベルの閾値分布から“Ｂ”レベル及び“Ｃ”レベルの閾値分布が形成され、“Ｍ２”レベルの閾値分布から“Ｄ”レベル及び“Ｇ”レベルの閾値分布が形成され、“Ｍ３”レベルの閾値分布から“Ｅ”レベル及び“Ｆ”レベルの閾値分布が形成される。
［２−３］第２実施形態の効果
以上のように本実施形態に係るメモリシステム１は、１−３−３コードを適用した２段階の書き込み動作を実行し、第１書き込み動作において２ページデータ（Lowerページデータ及びMiddleページデータ）を書き込む。
この場合、本実施形態における第１書き込み動作では、第１実施形態における第１書き込み動作よりも、メモリセルトランジスタＭＴを高い閾値電圧まで書き込むことが出来る。そして本実施形態における第２書き込み動作では、第１実施形態における第２書き込み動作よりも高い閾値電圧から書き込み動作が開始するため、第１実施形態における第２書き込み動作よりも閾値電圧の変動量を抑制することが出来る。
これにより本実施形態に係るメモリシステム１は、データを書き込んだ後に生じる、閾値電圧の初期落ちの影響と、隣接メモリセル間の寄生容量の影響とを、第1実施形態よりも抑制することが出来る。従って本実施形態に係るメモリシステム１は、第1実施形態よりも書き込み動作における閾値分布の広がりを抑制することが出来、書き込んだデータの信頼性を向上することが出来る。
尚、本実施形態におけるメモリシステム１は、メモリセルトランジスタＭＴに書き込むデータの割り付けとして、図１０を用いて説明した１−３−３コードを適用する。１−３−３コードでは、Lowerページ及びMiddleページで構成された２ページデータを書き込んだ状態で、Lowerページデータを読み出すことが出来る。つまり、本実施形態に係るメモリシステム１は、第１実施形態と同様にＩＤＬによってLowerページデータを復元することが出来る。
これにより本実施形態に係るメモリシステム１は、第２書き込み動作における１ページ分のデータ入力を省略することが出来る。従って本実施形態に係るメモリシステム１は、第１実施形態と同様に、第２書き込み動作におけるデータ入力の時間を短縮することが出来るため、書き込み動作を高速化することが出来る。また、第２書き込み動作で使用されるLowerページデータがＩＤＬにより復元されるため、コントローラ２０は第１書き込み動作で使用するLowerページデータを、半導体記憶装置１０に送信した後に破棄することが出来る。従って本実施形態に係るメモリシステム１は、ＲＡＭ２２及びバッファメモリ２４の記憶容量を抑制することが出来るため、コントローラ２０の回路面積を抑制することが出来る。
また、本実施形態においてシーケンサ１４は、第１書き込み動作において、形成する４つの閾値分布のうち“Ｍ１”レベルの閾値分布と“Ｍ２”レベルの閾値分布との間隔を、他の閾値分布の間隔よりも広げるように制御する。これにより、第２書き込み動作のＩＤＬにおける読み出しマージンが広がるため、ＩＤＬにおける読み出しエラービット数が抑制される。従って本実施形態に係るメモリシステム１は、第２書き込み動作で書き込むデータの信頼性の低下を抑制することが出来る。
［３］第３実施形態
次に、第３実施形態に係るメモリシステム１について説明する。本実施形態に係るメモリシステム１は、第２実施形態で説明したメモリシステム１に対して異なるデータの割り付けを適用したものである。以下に、第３実施形態に係るメモリシステム１について、第１及び第２実施形態と異なる点を説明する。
［３−１］メモリセルのデータの割り付けについて
まず、図１５を用いて本実施形態に係るメモリシステム１に適用するデータの割り付けについて説明する。図１５には、メモリセルトランジスタＭＴの閾値分布、割り当てられたデータ、及び書き込み及び読み出し動作で使用される電圧が示されており、第２実施形態で説明した図１０に対してデータの割り付けが異なっている。
図１５に示すように本実施形態では、各閾値分布に含まれるメモリセルトランジスタＭＴに対して、以下に示すようにデータを割り付けている。
“ＥＲ”レベル：“１１１”（“Lowerビット／Middleビット／Upperビット”）データ
“Ａ”レベル：“１０１”データ
“Ｂ”レベル：“１００”データ
“Ｃ”レベル：“１１０”データ
“Ｄ”レベル：“０１０”データ
“Ｅ”レベル：“０１１”データ
“Ｆ”レベル：“００１”データ
“Ｇ”レベル：“０００”データ
そして、読み出し動作においてLowerページデータは、電圧ＤＲを用いた読み出し結果によって確定する。Middleページデータは、電圧ＡＲ、ＣＲ、及びＦＲを用いた読み出し結果によって確定する。Upperページデータは、電圧ＢＲ、ＥＲ、及びＧＲを用いた読み出し結果によって確定する。つまり本実施形態におけるデータの割り付けは、第２実施形態におけるデータの割り付けと同様に、Lowerページデータ、Middleページデータ、及びUpperページデータがそれぞれ、１回、３回、及び３回の読み出し動作によって確定する。つまり、本実施形態で使用するデータの割り付けも、第２実施形態と同様に“１−３−３コード”と呼ばれる。
［３−２］メモリシステム１の書き込み動作
次に、本実施形態に係るメモリシステム１の書き込み動作について説明する。本実施形態における書き込み動作は、第１実施形態で説明した書き込み動作に対して、第１書き込み動作及び第２書き込み動作の詳細が異なっている。
まず、図１６を用いて本実施形態における第１書き込み動作の詳細について説明する。図１６には、第１書き込み動作で使用される２ページデータと、第１書き込み動作を実行する前後におけるメモリセルトランジスタＭＴの閾値分布が示されている。
図１６に示すように、本実施形態における第１書き込み動作は、第２実施形態で図１３を用いて説明した第１書き込み動作において、書き込み動作後に対応する閾値分布の配置が異なっている。
具体的には、半導体記憶装置１０が、“１１”（“Lowerビット／Middleビット”）データを書き込むメモリセルトランジスタＭＴを書き込み禁止として、“１０”データ、“０１”データ、及び“００”データを書き込むメモリセルトランジスタＭＴに対して、それぞれベリファイ電圧として電圧Ｍ１Ｖ、Ｍ２Ｖ、及びＭ３Ｖを用いた書き込み動作を実行する。電圧Ｍ１Ｖは、電圧ＢＲ未満である。電圧Ｍ２Ｖは、電圧Ｍ１Ｖより大きく且つ電圧ＥＲ未満である。電圧Ｍ３Ｖは、電圧Ｍ２Ｖより大きく且つ電圧ＧＲ未満である。これにより、“１１”データが書き込まれるメモリセルトランジスタＭＴの閾値電圧が“ＥＲ”レベルに分布し、“１０”データが書き込まれるメモリセルトランジスタＭＴの閾値電圧が“Ｍ１”レベルに分布し、“０１”データが書き込まれるメモリセルトランジスタＭＴの閾値電圧が“Ｍ２”レベルに分布し、“００”データが書き込まれるメモリセルトランジスタＭＴの閾値電圧が“Ｍ３”レベルに分布する。
尚、“Ｍ１”レベルに含まれたメモリセルトランジスタＭＴの閾値電圧は電圧Ｍ１Ｖ以上且つ電圧ＢＲ未満とされ、“Ｍ２”レベルに含まれたメモリセルトランジスタＭＴの閾値電圧は電圧Ｍ２Ｖ以上且つ電圧ＥＲ未満とされ、“Ｍ１”レベルに含まれたメモリセルトランジスタＭＴの閾値電圧は電圧Ｍ３Ｖ以上且つ電圧ＧＲ未満とされる。つまりベリファイ電圧Ｍ１Ｖ、Ｍ２Ｖ、及びＭ３Ｖはそれぞれ、ベリファイをパスしたメモリセルトランジスタＭＴの閾値電圧が電圧ＢＲ、ＥＲ、及びＧＲを超えないように設定される。さらにベリファイ電圧Ｍ１Ｖ及びＭ２Ｖは、“Ｍ１”レベルの閾値分布と“Ｍ２”レベルの閾値分布との間隔が、他の閾値分布の間隔よりも広くなるように設定しても良い。
次に、図１７を用いて本実施形態における第２書き込み動作の詳細について説明する。図１７には、第２書き込み動作で使用される３ページデータと、第２書き込み動作を実行する前後におけるメモリセルトランジスタＭＴの閾値分布が示されている。
図１７に示すように、本実施形態における第２書き込み動作は、第２実施形態で図１４を用いて説明した第２書き込み動作に対して、第２書き込み動作を実行する前後の閾値分布の対応関係が異なっている。
具体的には、シーケンサ１４は第２書き込み動作において、“１１１”（“Lowerビット/Middleビット/Upperビット”）データを書き込むメモリセルトランジスタＭＴを書き込み禁止として、“１０１”データ、“１００”データ、“１１０”データ、“０１０”データ、“０１１”データ、“００１”データ、及び“０００”データを書き込むメモリセルトランジスタＭＴに対して、それぞれベリファイ電圧として電圧ＡＶ、ＢＶ、ＣＶ、ＤＶ、ＥＶ、ＦＶ、及びＧＶを用いた書き込み動作を実行する。これにより“ＥＲ”レベルの閾値分布から“Ｃ”レベルの閾値分布が形成され、“Ｍ１”レベルの閾値分布から“Ａ”レベル及び“Ｂ”レベルの閾値分布が形成され、“Ｍ２”レベルの閾値分布から“Ｄ”レベル及び“Ｅ”レベルの閾値分布が形成され、“Ｍ３”レベルの閾値分布から“Ｆ”レベル及び“Ｇ”レベルの閾値分布が形成される。
［３−３］第３実施形態の効果
以上のように本実施形態に係るメモリシステム１は、第２実施形態とは異なる１−３−３コードを適用した２段階の書き込み動作を実行する。
このような場合においてもメモリシステム１は、第２実施形態と同様に、データを書き込んだ後に生じる、閾値電圧の初期落ちの影響と、隣接メモリセル間の寄生容量の影響とを抑制することが出来る。従って本実施形態に係るメモリシステム１は、第1実施形態よりも書き込み動作における閾値分布の広がりを抑制することが出来、書き込んだデータの信頼性を向上することが出来る。
尚、本実施形態におけるメモリシステム１は、メモリセルトランジスタＭＴに書き込むデータの割り付けとして、図１５に示された１−３−３コードを適用する。このように図１５に示された１−３−３コードでも、図１０に示された１−３−３コードを適用した場合と同様の効果を得る事が出来る。つまり本実施形態に係るメモリシステム１は、第２書き込み動作における１ページ分のデータ入力を省略することが出来ため、第２実施形態と同様に書き込み動作を高速化することが出来る。また、本実施形態に係るメモリシステム１は、コントローラ２０が第１書き込み動作で使用するLowerページデータを半導体記憶装置１０に送信した後に破棄することが出来るため、第２実施形態と同様にＲＡＭ２２及びバッファメモリ２４の記憶容量を抑制することが出来、コントローラ２０の回路面積を抑制することが出来る。
また、本実施形態においてシーケンサ１４は、第２実施形態と同様に、第１書き込み動作において形成する４つの閾値分布のうち“Ｍ１”レベルの閾値分布と“Ｍ２”レベルの閾値分布との間隔を、他の閾値分布の間隔よりも広げるように制御する。つまり本実施形態に係るメモリシステム１は、第２実施形態と同様にＩＤＬにおける読み出しエラービット数を抑制することが出来るため、第２書き込み動作で書き込むデータの信頼性の低下を抑制することが出来る。
［４］第４実施形態
次に、第４実施形態に係るメモリシステム１について説明する。本実施形態に係るメモリシステム１は、第２実施形態で説明したメモリシステム１に対して異なるデータの割り付けを適用し、さらにコントローラ２０が書き込みデータの変換処理を実行するものである。以下に、第４実施形態に係るメモリシステム１において第１〜第３実施形態と異なる点について説明する。
［４−１］メモリセルのデータの割り付けについて
まず、図１８を用いて本実施形態に係るメモリシステム１に適用するデータの割り付けについて説明する。図１８には、メモリセルトランジスタＭＴの閾値分布、割り当てられたデータ、及び書き込み及び読み出し動作で使用される電圧が示されており、第２実施形態で説明した図１０に対してデータの割り付けが異なっている。
図１８に示すように本実施形態では、各閾値分布に含まれるメモリセルトランジスタＭＴに対して、以下に示すようにデータを割り付けている。
“ＥＲ”レベル：“１１１”（“Lowerビット／Middleビット／Upperビット”）データ
“Ａ”レベル：“０１１”データ
“Ｂ”レベル：“００１”データ
“Ｃ”レベル：“０００”データ
“Ｄ”レベル：“０１０”データ
“Ｅ”レベル：“１１０”データ
“Ｆ”レベル：“１００”データ
“Ｇ”レベル：“１０１”データ
そして、読み出し電圧においてLowerページデータは、電圧ＡＲ及びＥＲを用いた読み出し結果によって確定する。Middleページデータは、電圧ＢＲ、ＤＲ、及びＦＲを用いた読み出し結果によって確定する。Upperページデータは、電圧ＣＲ、及びＧＲを用いた読み出し結果によって確定する。つまり本実施形態におけるデータの割り付けでは、Lowerページデータ、Middleページデータ、及びUpperページデータがそれぞれ、２回、３回、及び２回の読み出し動作によって確定する。以下の説明において、このようなデータの割り付けのことを“２−３−２コード”と呼ぶ。
［４−２］メモリシステム１の書き込み動作
次に、図１９を用いて本実施形態に係るメモリシステム１の書き込み動作について説明する。図１９には、メモリシステム１における書き込み動作のフローチャートが示されている。図１９に示されたステップＳ５０〜ステップＳ６４はそれぞれ、第２実施形態で図１１を用いて説明したステップＳ３０〜ステップＳ４４に対応している。そして本実施形態では、第２実施形態に対して、コントローラ２０が第１及び第２コマンドセットを送信する前に書き込みデータの変換処理を実行する点と、変換された書き込みデータが第１及び第２書き込み動作によって書き込まれる点が異なっている。
図１９に示すようにコントローラ２０は、第１コマンドセットを半導体記憶装置１０に送信する前（例えば、ステップＳ５０の前）に、第１データ変換処理を実行する（ステップＳＴ１）。またコントローラは、第２コマンドセットを半導体記憶装置１０に送信する前（例えば、ステップＳ５６の前）に、第２データ変換処理を実行する（ステップＳＴ２）。
ここで、図２０を用いて第１及び第２データ変換処理について説明する。図２０には、ホスト機器３０から受信した書き込みデータに適用するデータの割り付けと、この書き込みデータから生成される各種書き込みデータが示されている。
図２０に示すようにコントローラ２０は、ホスト機器３０から受信した書き込みデータに対して２−３−２コードを適用する。そしてコントローラ２０は、２−３−２コードを適用した書き込みデータから、第１データ変換処理で第１書き込み動作に使用する第１書き込みデータを生成し、第２データ変換処理で第２書き込み動作に使用する第２書き込みデータを生成する。
第１書き込みデータは２ページで構成され、“ＥＲ”レベル及び“Ａ”レベルに対応するデータに“１１”（データ変換後の第１Lowerビット／第１Upperビット）データが割り当てられ、“Ｂ”レベル及び“Ｃ”レベルに対応するデータに“１０”データが割り当てられ、“Ｄ”レベル及び“Ｅ”レベルに対応するデータに“００”データが割り当てられ、“Ｆ”レベル及び“Ｇ”レベルに対応するデータに“０１”データが割り当てられる。以下では、この２ページデータのうち、データ変換後のLowerページデータのことを第１LowerページデータＭＬ１と呼び、データ変換後のUpperページデータのことを第１UpperページデータＭＵ１と呼ぶ。
第２書き込みデータは２ページで構成され、“ＥＲ”レベル及び“Ｇ”レベルに対応するデータに“１１”（データ変換後の第２Lowerビット／第２Upperビット）データが割り当てられ、“Ａ”レベル及び“Ｆ”レベルに対応するデータに“１０”データが割り当てられ、“Ｂ”レベル及び“Ｅ”レベルに対応するデータに“００”データが割り当てられ、“Ｃ”レベル及び“Ｄ”レベルに対応するデータに“０１”データが割り当てられる。以下では、この２ページデータのうち、データ変換後のLowerページデータのことを第２LowerページデータＭＬ２と呼び、データ変換後のUpperページデータのことを第２UpperページデータＭＵ２と呼ぶ。
以上のように本実施形態は、２−３−２コードに基づくデータの割り付けと、第１及び第２書き込みデータに基づくデータの割り付けとが異なっている。
次に、図２１を用いて本実施形態における第１書き込み動作の詳細について説明する。図２１には、第１書き込み動作で使用される２ページデータと、第１書き込み動作を実行する前後におけるメモリセルトランジスタＭＴの閾値分布が示されている。
図２１に示すように、第１書き込み動作を実行する前においてメモリセルトランジスタＭＴの閾値電圧は、消去状態である“ＥＲ”レベルに分布している。そして第１書き込み動作において半導体記憶装置１０は、コントローラ２０から入力された第１LowerページデータＭＬ１及び第１UpperページデータＭＵ１に基づいて２ページデータの書き込み動作を実行し、“ＥＲ”レベルの閾値分布から４つの閾値分布を形成する。
具体的には、半導体記憶装置１０が、“１１”（“データ変換後の第１Lowerビット／第１Upperビット”）データを書き込むメモリセルトランジスタＭＴを書き込み禁止して、“１０”データ、“００”データ、及び“０１”データを書き込むメモリセルトランジスタＭＴに対して、それぞれベリファイ電圧として電圧Ｍ１Ｖ、Ｍ２Ｖ、及びＭ３Ｖを用いた書き込み動作を実行する。電圧Ｍ１Ｖは、電圧ＣＲ未満である。電圧Ｍ２Ｖは、電圧Ｍ１Ｖより大きく且つ電圧ＥＲ未満である。電圧Ｍ３Ｖは、電圧Ｍ２Ｖより大きく且つ電圧ＧＲ未満である。これにより、“１１”データが書き込まれるメモリセルトランジスタＭＴの閾値電圧が“ＥＲ”レベルに分布し、“１０”データが書き込まれるメモリセルトランジスタＭＴの閾値電圧が“Ｍ１”レベルに分布し、“００”データが書き込まれるメモリセルトランジスタＭＴの閾値電圧が“Ｍ２”レベルに分布し、“０１”データが書き込まれるメモリセルトランジスタＭＴの閾値電圧が“Ｍ３”レベルに分布する。
尚、“Ｍ１”レベルに含まれたメモリセルトランジスタＭＴの閾値電圧は電圧Ｍ１Ｖ以上且つ電圧ＣＲ未満とされ、“Ｍ２”レベルに含まれたメモリセルトランジスタＭＴの閾値電圧は電圧Ｍ２Ｖ以上且つ電圧ＥＲ未満とされ、“Ｍ１”レベルに含まれたメモリセルトランジスタＭＴの閾値電圧は電圧Ｍ３Ｖ以上且つ電圧ＧＲ未満とされる。つまりベリファイ電圧Ｍ１Ｖ、Ｍ２Ｖ、及びＭ３Ｖはそれぞれ、ベリファイをパスしたメモリセルトランジスタＭＴの閾値電圧が電圧ＣＲ、ＥＲ、及びＧＲを超えないように設定される。さらにベリファイ電圧Ｍ１Ｖ及びＭ２Ｖは、“Ｍ１”レベルの閾値分布と“Ｍ２”レベルの閾値分布との間隔が、他の閾値分布の間隔よりも広くなるように設定しても良い。
次に、図２２を用いて本実施形態における第２書き込み動作の詳細について説明する。図２２には、第２書き込み動作で使用される３ページデータと、第２書き込み動作を実行する前後におけるメモリセルトランジスタＭＴの閾値分布が示されている。
図２２に示すように、第２書き込み動作を実行する前においてメモリセルトランジスタＭＴの閾値電圧は、“ＥＲ”レベル、“Ｍ１”レベル、“Ｍ２”レベル、及び“Ｍ３”レベルに分布している。そして第２書き込み動作において半導体記憶装置１０は、コントローラ２０から入力された第２LowerページデータＭＬ２及び第２UpperページデータＭＵ２と、メモリセルアレイ１１から読み出した第１LowerページデータＭＬ１とに基づいて３ページデータの書き込み動作を実行し、“ＥＲ”レベル、“Ｍ１”レベル、“Ｍ２”レベル、及び“Ｍ３”レベルの閾値分布から８つの閾値分布を形成する。
具体的には、まずシーケンサ１４はInternal data load（ＩＤＬ）を実行する。本実施形態におけるＩＤＬでは、電圧Ｍ２Ｒを用いた読み出し動作が実行される。電圧Ｍ２Ｒは、“Ｍ１”レベルの閾値分布と“Ｍ２”レベルの閾値分布との間に設定される電圧である。これによりセンスアンプモジュール１７は、“ＥＲ”レベル及び“Ｍ１”レベルのLowerページデータが“１”であり、“Ｍ２”レベル及び“Ｍ３”レベルの第１LowerページデータＭＬ１が“０”であることから、メモリセルトランジスタＭＴの閾値電圧が電圧Ｍ２Ｒ未満か否かを判定することによって、Lowerページデータが“１”であるか“０”であるかを判定することが出来る。このようにして半導体記憶装置１０は、第１書き込み動作によって書き込まれた“１”データ及び“０”データ（第１LowerページデータＭＬ１）を、センスアンプユニットＳＡＵ内のラッチ回路に復元する。
そしてシーケンサ１４は、“１１１”（“データ変換後の第１Lowerビット/第２Lowerビット/第２Upperビット”）データを書き込むメモリセルトランジスタＭＴを書き込み禁止として“１１０”データ、“１００”データ、“１０１”データ、“００１”データ、“０００”データ、“０１０”データ、及び“０１１”データを書き込むメモリセルトランジスタＭＴに対して、それぞれベリファイ電圧として電圧ＡＶ、ＢＶ、ＣＶ、ＤＶ、ＥＶ、ＦＶ、及びＧＶを用いた書き込み動作を実行する。これにより“ＥＲ”レベルの閾値分布から“Ａ”レベルの閾値分布が形成され、“Ｍ１”レベルの閾値分布から“Ｂ”レベル及び“Ｃ”レベルの閾値分布が形成され、“Ｍ２”レベルの閾値分布から“Ｄ”レベル及び“Ｅ”レベルの閾値分布が形成され、“Ｍ３”レベルの閾値分布から“Ｆ”レベル及び“Ｇ”レベルの閾値分布が形成される。
尚、図１９に示す例では、書き込み動作後（例えば、ステップＳ５１、Ｓ５４、Ｓ５７、Ｓ６０、及びＳ６３の後）、レディビジー信号ＲＢｎが“Ｈ”レベルとなった後に、次のコマンドセット及びデータの入力を行った場合を例に挙げているが、これに限定されない。例えば、図２を用いて説明したラッチ回路（例えばラッチ回路ＸＤＬ）の数を、Write Cache用に余分に持たせることによって、書き込み動作中に次のコマンドセット及びデータの入力を行うことも可能である。
尚、以上で説明した書き込み動作におけるコマンドシーケンスは、第２実施形態で図１２を用いて説明したコマンドシーケンスに対して、コントローラ２０が送信する書き込みデータの内容を変更したものと同様である。具体的には、本実施形態で使用される第１コマンドセットは、図１２に示された第１コマンドセットにおけるLowerページデータ及びMiddleページデータを、それぞれ第１LowerページデータＭＬ１及び第１UpperページデータＭＵ１に置き換えたものと同様である。また、本実施形態で使用される第２コマンドセットは、図１２に示された第２コマンドセットにおけるMiddleページデータ及びUpperページデータを、それぞれ第２LowerページデータＭＬ２及び第２UpperページデータＭＵ２に置き換えたものと同様である。
［４−３］第４実施形態の効果
以上のように本実施形態に係るメモリシステム１は、ホスト機器３０から受信してデータを割り付けた書き込みデータに対して、さらにデータ変換処理を行い、変換されたデータを用いて第２及び第３実施形態と同様の第１及び第２書き込み動作を実行する。その結果、本実施形態に係るメモリシステム１では、読み出し動作において読み出されるデータが、データ変換前の書き込みデータと同様になる。これにより本実施形態に係るメモリシステム１は、読み出し動作に適したデータの割り付けと、書き込み動作に適したデータの割り付けとを使い分けることが出来る。
具体的には、本実施形態に係るメモリシステム１では、第１及び第２書き込み動作にそれぞれ使用されるデータ変換後の第１及び第２書き込みデータに対して、図２０に示されたデータの割り付けを適用する。この第１書き込みデータは、８個の閾値分布に対して均等にデータが割り当てられているため、第１書き込み動作においてメモリセルトランジスタＭＴを高い閾値電圧まで書き込むことが出来る。つまり本実施形態における第２書き込み動作において、第２及び第３実施形態と同様に閾値電圧の変動量を抑制することが出来、データを書き込んだ後に生じる、閾値電圧の初期落ちの影響と、隣接メモリセル間の寄生容量の影響とを抑制することが出来る。
また、本実施形態に係るメモリシステム１では、データ変換処理前の書き込みデータに対するデータの割り付けとして、図１８に示された２−３−２コードを適用する。２−３−２コードは、各ページデータを確定する読み出し回数が平均化されており、さらに３回の読み出しが必要なMiddleページの読み出し動作において、エラービットが比較的発生し辛い電圧ＢＲ、ＤＲ、及びＦＲによる読み出しによりデータを確定させることによって、読み出し回数が多くなることによるエラービット数の増加を抑制している。これによりメモリシステム１は、３ページデータの読み出し動作において、Lowerページ、Middleページ、及びUpperページの読み出し動作で生じるエラービット数を分散させることが出来るため、ＥＣＣ回路２５によるエラー訂正が成功する可能性を高めることが出来る。
以上のように本実施形態に係るメモリシステム１は、第２及び第３実施形態と同様に、書き込み動作における閾値分布の広がりを抑制することが出来、且つ読み出し動作のエラービット数を抑制することが出来る。従って本実施形態に係るメモリシステム１は、第１実施形態よりも、書き込んだデータの信頼性と読み出し動作の信頼性とを向上することが出来る。
尚、以上で説明したように本実施形態では、読み出し動作時及び書き込み動作時のデータの割り付けが異なることから、書き込み動作時にコントローラ２０から半導体記憶装置１０に送信されるデータと、読み出し動作時に半導体記憶装置１０からコントローラ２０に送信されるデータが異なっている。
また、以上で説明した第２書き込みデータは、図２３に示すようなデータの割り付けにしても良い。具体的には、図２３に示すように、“ＥＲ”レベル及び“Ｆ”レベルに対応するデータに“１１”（データ変換後の第２Lowerビット／第２Upperビット）データを割り当て、“Ａ”レベル及び“Ｇ”レベルに対応するデータに“１０”データを割り当て、“Ｂ”レベル及び“Ｄ”レベルに対応するデータに“０１”データを割り当て、“Ｃ”レベル及び“Ｅ”レベルに対応するデータに“００”データを割り当ててもよい。このような場合においても、本実施形態で説明した書き込み動作を実行することが可能である。
尚、本実施形態に係るメモリシステム１は、第２及び第３実施形態と同様に、ＩＤＬを用いた第２書き込み動作を実行する。従って本実施形態に係るメモリシステム１は、第２書き込み動作におけるデータ入力の時間を短縮することが出来るため、第２及び第３実施形態と同様に、書き込み動作を高速化することが出来る。
また、本実施形態に係るメモリシステム１は、第２及び第３実施形態と同様に、第１書き込み動作において形成する４つの閾値分布のうち“Ｍ１”レベルの閾値分布と“Ｍ２”レベルの閾値分布との間隔を、他の閾値分布の間隔よりも広げるように制御する。従って本実施形態に係るメモリシステム１は、第２及び第３実施形態と同様に、ＩＤＬにおいて生じる読み出しエラービット数を抑制することが出来、第２書き込み動作で書き込むデータの信頼性の低下を抑制することが出来る。
［５］第５実施形態
次に、第５実施形態に係るメモリシステム１について説明する。本実施形態は、第４実施形態で説明したメモリシステム１に対して異なるデータ変換処理を実行し、さらに第２書き込み動作においてソフトビットを用いて２ページデータのＩＤＬを実行するものである。以下に、第５実施形態に係るメモリシステム１について、第１〜第４実施形態と異なる点を説明する。
［５−１］メモリシステム１の書き込み動作
以下に、本実施形態に係るメモリシステム１の書き込み動作について説明する。本実施形態における書き込み動作は、第４実施形態で説明した書き込み動作に対して、書き込みデータの変換処理の内容と、第１書き込み動作及び第２書き込み動作の詳細が異なっている。
まず、図２４を用いて本実施形態におけるデータ変換処理について説明する。図２４には、ホスト機器３０から受信した書き込みデータに適用するデータの割り付けと、この書き込みデータから変換される各種書き込みデータが示されている。
図２４に示すように本実施形態におけるデータ変換処理は、第４実施形態で図２０を用いて説明したデータ変換処理に対して、第２書き込みデータの割り付けが異なっている。具体的には、第２書き込みデータは、“ＥＲ”レベル及び“Ｄ”レベルに対応するデータに“１１”（データ変換後の第２Lowerビット／第２Upperビット）データが割り当てられ、“Ａ”レベル及び“Ｅ”レベルに対応するデータに“１０”データが割り当てられ、“Ｂ”レベル及び“Ｆ”レベルに対応するデータに“００”データが割り当てられ、“Ｃ”レベル及び“Ｇ”レベルに対応するデータに“０１”データが割り当てられる。
次に、図２５を用いて本実施形態における第１書き込み動作について説明する。図２５には、第１書き込み動作で使用される２ページデータと、第１書き込み動作を実行する前後におけるメモリセルトランジスタＭＴの閾値分布が示されている。
図２５に示すように本実施形態における第１書き込み動作では、第１LowerページデータＭＬ１及び第１UpperページデータＭＵ１を含む第１コマンドセットに基づいて２ページデータの書き込み動作が実行される。そして本実施形態における第１書き込み動作は、第４実施形態で図２１を用いて説明した第１書き込み動作に対して、閾値分布の間隔が異なっている。具体的には、本実施形態における第１書き込み動作では、例えば“ＥＲ”レベル、“Ｍ１”レベル、“Ｍ２”レベル、及び“Ｍ３”レベルの閾値分布を、可能な限り均等に配置出来るように、ベリファイ電圧Ｍ１Ｖ、Ｍ２Ｖ、及びＭ３Ｖが設定される。その他の動作は、第４実施形態で図２１を用いて説明した動作と同様のため、説明を省略する。
次に、図２６を用いて本実施形態における第２書き込み動作について説明する。図２６には、第２書き込み動作で使用される４ページデータと、第２書き込み動作を実行する前後におけるメモリセルトランジスタＭＴの閾値分布が示されている。
図２６に示すように、第２書き込み動作を実行する前においてメモリセルトランジスタＭＴの閾値電圧は、“ＥＲ”レベル、“Ｍ１”レベル、“Ｍ２”レベル、及び“Ｍ３”レベルに分布している。そして第２書き込み動作において半導体記憶装置１０は、コントローラ２０から入力された第２UpperページデータＭＵ２と、第２LowerページデータＭＬ２とソフトビットを用いて訂正した第１LowerページデータＭＬ１及び第１UpperページデータＭＵ１とに基づいて３ページデータの書き込み動作を実行し、“ＥＲ”レベル、“Ｍ１”レベル、“Ｍ２”レベル、及び“Ｍ３”レベルの閾値分布から８つの閾値分布を形成する。
具体的には、まずシーケンサ１４はInternal data load（ＩＤＬ）を実行する。本実施形態におけるＩＤＬでは、電圧Ｍ１Ｒ、Ｍ２Ｒ、及びＭ３Ｒを用いた読み出し動作が実行される。電圧Ｍ１Ｒは“ＥＲ”レベルの閾値分布と“Ｍ１”レベルの閾値分布との間に設定される電圧であり、電圧Ｍ２Ｒは“Ｍ１”レベルの閾値分布と“Ｍ２”レベルの閾値分布との間に設定される電圧であり、電圧Ｍ１Ｒは、“ＥＲ”レベルの閾値分布と“Ｍ１”レベルの閾値分布との間に設定される電圧である。
センスアンプ部ＳＡは、電圧Ｍ１Ｒ、Ｍ２Ｒ、及びＭ３Ｒを用いた読み出し動作によりメモリセルトランジスタＭＴの閾値電圧が“ＥＲ”レベル、“Ｍ１”レベル、“Ｍ２”レベル、及び“Ｍ３”レベルのうち、どの閾値分布に含まれるのかを判定し、判定した２ビットデータをセンスアンプユニットＳＡＵ内のラッチ回路に転送する。そして演算部ＯＰが、読み出された２ビットデータと、コントローラ２０から受信した第２LowerページデータＭＬ２とソフトビットを用いたデータ訂正処理を実行する。尚、ソフトビットとは、通常の読み出し電圧に対して、プラス側又はマイナス側にシフトした読み出し電圧を用いて読み出したデータのことを示している。
ここで、図２７を用いて第２LowerページデータＭＬ２とソフトビットを用いたデータ訂正処理の一例について説明する。図２７には、データ訂正処理を説明するためのテーブルと、データ訂正処理で実行されるソフトビットリードを説明するための閾値分布が示されている。
第２書き込み動作において、コントローラ２０から受信した第２LowerページデータＭＬ１には、エラービットが含まれていないとみなすことが出来る。一方で、ＩＤＬ中にメモリセルアレイ１１から読み出された２ページデータには、エラービットが含まれている可能性が高い。これらの点を考慮すると、各センスアンプユニットＳＡＵのラッチ回路に保持されるデータとしては、図２７に示す８種類のデータが考えられる。
図２７に示す“１１１”（“データ変換後の第１Lowerビット／第１Upperビット／第２Lowerビット）データ、“１００”データ、“００１”データ、及び“０１０”データは、図２６に示すデータの組み合わせと一致するため、正しくデータが読み出せているとみなされる。一方で、図２７に示す“１１０”データ、“１０１”データ、“０００”データ、及び“０１０”データは、図２６に示すデータの組み合わせと一致しないため、エラーデータであるとみなされる。
これらのエラーデータのうち“１０１”データ及び“０１１”データは、第２Lowerビットデータが正しいとみなせることから、正しくは“００１”データ及び“１１１”データのいずれかであることが分かる。同様に、これらのエラーデータのうち“１１０”データ及び“０００”データは、正しくは“１００”データ及び“０１０”データのいずれかであることが分かる。これらの点を踏まえて、シーケンサ１４が第１及び第２ソフトビットリードを実行し、演算部ＯＰによってエラーデータが訂正される。
第１ソフトビットリードでは、“１０１”データ及び“０１１”データが訂正される。具体的には、“１０１”データ及び“０１１”データと判定されたメモリセルトランジスタＭＴに対して、シーケンサ１４が読み出し電圧Ｓ１Ｒを用いた読み出し動作を実行し、演算部ＯＰがエラーデータを訂正する。電圧Ｓ１Ｒは、電圧Ｍ１Ｒより大きく且つ電圧Ｍ２Ｒより小さい電圧であり、例えば“Ｍ１”レベルに含まれる電圧に設定される。この読み出し動作によってセンスアンプ部ＳＡは、当該メモリセルトランジスタＭＴの閾値電圧が、“ＥＲ”レベル及び“Ｍ２”レベルのうちどちらの閾値分布に含まれるのかを判定する。そして演算部ＯＰは、この読み出し結果を用いて、“１０１”データ及び“０１１”データと判定されたメモリセルトランジスタＭＴのデータを、その閾値電圧が電圧Ｓ１Ｒ以下の場合に“１１１”データに訂正し、電圧Ｓ１Ｒを超えている場合に“００１”データに訂正する。
第２ソフトビットリードでは、“１１０”データ及び“０００”データが訂正される。具体的には、“１１０”データ及び“０００”データと判定されたメモリセルトランジスタＭＴに対して、シーケンサ１４が読み出し電圧Ｓ２Ｒを用いた読み出し動作を実行し、演算部ＯＰがエラーデータを訂正する。電圧Ｓ２Ｒは、電圧Ｍ２Ｒより大きく且つ電圧Ｍ３Ｒより小さい電圧であり、例えば“Ｍ２”レベルに含まれる電圧に設定される。この読み出し動作によってセンスアンプ部ＳＡは、当該メモリセルトランジスタＭＴの閾値電圧が、“Ｍ１”レベル及び“Ｍ３”レベルのうちどちらの閾値分布に含まれるのかを判定する。そして演算部ＯＰは、この読み出し結果を用いて、“１００”データ及び“０１０”データと判定されたメモリセルトランジスタＭＴのデータを、その閾値電圧が電圧Ｓ２Ｒ以下の場合に“１００”データに訂正し、電圧Ｓ２Ｒを超えている場合に“０１０”データに訂正する。
尚、以上で説明したソフトビットを用いた読み出し動作の詳細については、例えば“半導体記憶装置と半導体記憶システム”という２００９年７月１７日に出願された米国特許出願１２／５０４，９６６号に記載されている。また、“半導体記憶装置”という２０１５年４月１６日に出願された米国特許出願１４／６８８，４４２号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
以上のように、第１書き込み動作によって書き込まれた“１１”（データ変換後の第１Lowerビット／第１Upperビット）データ、“１０”データ、“００”データ、及び“０１”データが、第２LowerページデータＭＬ２とソフトビットを使ったＩＤＬによって、センスアンプユニットＳＡＵ内のラッチ回路に復元される。
そしてシーケンサ１４は、“１１１”（“データ変換後の第１Lowerビット/第１Upperビット/第２Upperビット”）データを書き込むメモリセルトランジスタＭＴを書き込み禁止として、“１１０”データ、“１００”データ、“１０１”データ、“００１”データ、“０００”データ、“０１０”データ、及び“０１１”データを書き込むメモリセルトランジスタＭＴに対して、それぞれベリファイ電圧として電圧ＡＶ、ＢＶ、ＣＶ、ＤＶ、ＥＶ、ＦＶ、及びＧＶを用いた書き込み動作を実行する。これにより“ＥＲ”レベルの閾値分布から“Ａ”レベルの閾値分布が形成され、“Ｍ１”レベルの閾値分布から“Ｂ”レベル及び“Ｃ”レベルの閾値分布が形成され、“Ｍ２”レベルの閾値分布から“Ｄ”レベル及び“Ｅ”レベルの閾値分布が形成され、“Ｍ３”レベルの閾値分布から“Ｆ”レベル及び“Ｇ”レベルの閾値分布が形成される。
尚、以上で説明した第１及び第２書き込み動作において、選択されたワード線ＷＬに印加される電圧の波形は、例えば図２８に示すものとなる。図２８には入出力信号Ｉ／Ｏ、及び選択されたワード線ＷＬに印加される電圧の一例が示されている。
図２８に示すように、本実施形態における書き込み動作は、第１実施形態で図９を用いて説明した書き込み動作に対して、第２書き込み動作のＩＤＬ期間における選択ワード線ＷＬ_selの波形が異なっている。
具体的には、第２書き込み動作において、まずロウデコーダ１６が選択ワード線ＷＬ_selに対して読み出し電圧Ｍ１Ｒ、Ｍ２Ｒ、及びＭ３Ｒを順に印加する。続けてロウデコーダ１６は、選択ワード線ＷＬ_selに対して読み出し電圧Ｓ１Ｒ及びＳ２Ｒを順に印加する。この選択ワード線ＷＬ_selに電圧Ｍ１Ｒ、Ｍ２Ｒ、Ｍ３Ｒ、Ｓ１Ｒ、及びＳ２Ｒが印加される期間が、ＩＤＬに対応している。
尚、ＩＤＬ期間において各読み出し電圧を印加する順番及びタイミングは、これに限定されない。例えば、ソフトビットリードに対応する電圧Ｓ１Ｒ及びＳ２Ｒは、連続に印加されなくても良い。また、ＩＤＬ期間において、例えば電圧Ｍ１Ｒ、Ｓ１Ｒ、Ｍ２Ｒ、Ｓ２Ｒ、及びＭ３Ｒの順に読み出し電圧が印加されても良い。つまり、ＩＤＬ期間において、通常の読み出し動作とソフトビットリードとが実行される順番は、特に限定されない。その他の動作は、第１実施形態で図９を用いて説明したと同様のため、説明を省略する。
［５−２］第５実施形態の効果
以上のように本実施形態に係るメモリシステム１は、第４実施形態で説明した第２書き込み動作において、コントローラ２０から受信した１ページデータとソフトビットを用いた２ページデータのＩＤＬを実行する。
これにより本実施形態におけるメモリシステム１は、ＩＤＬで読み出す２ページデータのエラーを訂正することが出来る。従って本実施形態に係るメモリシステム１は、２ページデータのＩＤＬを用いた第２書き込み動作における書き込みデータの信頼性を向上することが出来るため、書き込んだデータの信頼性を向上することが出来る。
そして本実施形態に係るメモリシステム１は、第４実施形態と同様に、書き込み動作における閾値分布の広がりを抑制することが出来、且つ読み出し動作のエラービット数を抑制することが出来る。従って本実施形態に係るメモリシステム１は、第１実施形態よりも、書き込んだデータの信頼性と読み出し動作の信頼性とを向上することが出来る。
尚、以上で説明した第２書き込みデータは、図２９に示すようなデータの割り付けにしても良い。具体的には、図２９に示すように、“ＥＲ”レベル及び“Ｄ”レベルに対応するデータに“１１”（データ変換後の第２Lowerビット／第２Upperビット）データを割り当て、“Ａ”レベル及び“Ｅ”レベルに対応するデータに“１０”データを割り当て、“Ｂ”レベル及び“Ｆ”レベルに対応するデータに“０１”データを割り当て、“Ｃ”レベル及び“Ｆ”レベルに対応するデータに“００”データを割り当ててもよい。このような場合においても、本実施形態で説明した書き込み動作を実行することが可能である。
尚、本実施形態に係るメモリシステム１は、第４実施形態と同様に、読み出し動作において読み出されるデータが、データ変換前の書き込みデータと同様になる。つまり本実施形態でも、第４実施形態と同様に、第１書き込み動作時にコントローラ２０から半導体記憶装置１０に送信されるデータと、読み出し動作時に半導体記憶装置１０からコントローラ２０に送信されるデータが異なっている。
［６］第６実施形態
次に、第６実施形態に係るメモリシステム１について説明する。本実施形態に係るメモリシステム１は、第４実施形態における第２書き込み動作を、コントローラ２０から受信した３ページデータに基づいて実行するものである。以下に、第６実施形態に係るメモリシステム１について、第１〜第５実施形態と異なる点を説明する。
［６−１］メモリシステム１の書き込み動作
以下に、図３０を用いて本実施形態に係るメモリシステム１の書き込み動作について説明する。図３０には、メモリシステム１における書き込み動作のフローチャートが示されている。図３０に示されたステップＳ７０〜ステップＳ８４はそれぞれ、第４実施形態で図１９を用いて説明したステップＳ５０〜ステップＳ６４に対応している。そして本実施形態における書き込み動作は、第４実施形態で説明した書き込み動作に対して、書き込みデータの変換処理の内容と、コマンドシーケンス、及び第２書き込み動作の詳細が異なっている。
図３０に示すように本実施形態における書き込み動作では、第４実施形態で図１９を用いて説明した動作に対して、コントローラ２０が第２コマンドセットを半導体記憶装置１０に送信する前の第２データ変換処理が省略されている。ここで、図３１を用いて本実施形態におけるデータ変換処理について説明する。図３１には、ホスト機器３０から受信した書き込みデータに適用するデータの割り付けと、この書き込みデータから変換される各種書き込みデータが示されている。
図３１に示すように本実施形態おいてコントローラ２０は、第４実施形態と同様にホスト機器３０から受信した書き込みデータに対して２−３−２コードを適用する。そしてコントローラ２０は、２−３−２コードを適用した書き込みデータに対して、第４実施形態と同様の第１データ変換処理を実行する。つまり本実施形態に係るメモリステム１は、第１書き込み動作において図２０と同様の第１書き込みデータを使用する。
次に、図３２を用いて本実施形態における書き込み動作のコマンドシーケンスについて説明する。図３２には図３０に対応する動作のコマンドシーケンスが示されている。
図３２に示すように本実施形態における第１コマンドセットは、第２実施形態で図１２に示された第１コマンドセットに対して、Lowerページデータ及びMiddleページデータを、それぞれ第１LowerページデータＭＬ１及び第１UpperページデータＭＵ１に置き換えたものと同様である。一方で本実施形態における第２コマンドセットは、図１２に示された第２コマンドセットにおいてコマンド“８０ｈ”〜“ｘｘｈ”の組が２回繰り返されたものと同様である。そして本実施形態における第２コマンドセットでは、例えば２回のコマンド“ｘｘｈ”及びコマンド“１０ｈ”の前に送信される書き込みデータが、それぞれLowerページデータ、Middleページデータ、及びUpperページデータとなっている。
次に、図３３を用いて本実施形態における第２書き込み動作について説明する。図３３には、第２書き込み動作で使用される３ページデータと、第２書き込み動作を実行する前後におけるメモリセルトランジスタＭＴの閾値分布が示されている。
図３３に示すように、第２書き込み動作を実行する前においてメモリセルトランジスタＭＴの閾値電圧は、“ＥＲ”レベル、“Ｍ１”レベル、“Ｍ２”レベル、及び“Ｍ３”レベルに分布している。そして第２書き込み動作において半導体記憶装置１０は、コントローラ２０から入力されたLowerページデータ、Middleページデータ、及びUpperページデータＭＵ２に基づいて３ページデータの書き込み動作を実行し、“ＥＲ”レベル、“Ｍ１”レベル、“Ｍ２”レベル、及び“Ｍ３”レベルの閾値分布から８つの閾値分布を形成する。
具体的には、半導体記憶装置１０は、“１１１”（“Lowerビット/Middleビット/Upperビット”）データを書き込むメモリセルトランジスタＭＴを書き込み禁止として、“１１０”データ、“１００”データ、“１０１”データ、“００１”データ、“０００”データ、“０１０”データ、及び“０１１”データを書き込むメモリセルトランジスタＭＴに対して、それぞれベリファイ電圧として電圧ＡＶ、ＢＶ、ＣＶ、ＤＶ、ＥＶ、ＦＶ、及びＧＶを用いた書き込み動作を実行する。これにより“ＥＲ”レベルの閾値分布から“Ａ”レベルの閾値分布が形成され、“Ｍ１”レベルの閾値分布から“Ｂ”レベル及び“Ｃ”レベルの閾値分布が形成され、“Ｍ２”レベルの閾値分布から“Ｄ”レベル及び“Ｅ”レベルの閾値分布が形成され、“Ｍ３”レベルの閾値分布から“Ｆ”レベル及び“Ｇ”レベルの閾値分布が形成される。
尚、図３０に示す例では、書き込み動作後（例えば、ステップＳ７１、Ｓ７４、Ｓ７７、Ｓ８０、及びＳ８３の後）、レディビジー信号ＲＢｎが“Ｈ”レベルとなった後に、次のコマンドセット及びデータの入力を行った場合を例に挙げているが、これに限定されない。例えば、図２を用いて説明したラッチ回路（例えばラッチ回路ＸＤＬ）の数を、Write Cache用に余分に持たせることによって、書き込み動作中に次のコマンドセット及びデータの入力を行うことも可能である。
［６−２］第６実施形態の効果
以上のように本実施形態に係るメモリシステム１は、第４実施形態で説明した書き込み動作において、データの変換処理がされていない３ページデータを用いて第２書き込み動作を実行する。
これにより本実施形態におけるメモリシステム１は、例えば第２実施形態のように第２書き込み動作でＩＤＬを実行することを考慮して、第１書き込み動作における閾値分布の間隔を調整する必要が無くなる。
そして本実施形態に係るメモリシステム１は、第４実施形態と同様に、データを書き込んだ後に生じる、閾値電圧の初期落ちの影響と、隣接メモリセル間の寄生容量の影響とを抑制することが出来る。従って本実施形態に係るメモリシステム１は、第1実施形態よりも書き込み動作における閾値分布の広がりを抑制することが出来、書き込んだデータの信頼性を向上することが出来る。
尚、本実施形態において、第２書き込み動作で使用する書き込みデータについて、データ変換処理を行わない場合を例に説明したが、これに限定されない。例えば、第２書き込み動作において、データの変換処理がされた３ページデータを用いても良い。この場合には、例えばコントローラ２０が第２コマンドセットを半導体記憶装置１０に送信する前に、３ページデータの変換処理が実行される。
尚、本実施形態に係るメモリシステム１は、第４実施形態と同様に、読み出し動作において読み出されるデータが、データ変換前の書き込みデータと同様になる。つまり本実施形態では、第１書き込み動作時にコントローラ２０から半導体記憶装置１０に送信されるデータと、読み出し動作時に半導体記憶装置１０からコントローラ２０に送信されるデータが異なっている。
［７］第７実施形態
次に、第７実施形態に係るメモリシステム１について説明する。本実施形態に係るメモリシステム１は、メモリセルが三次元に積層された構造の半導体記憶装置１０に対して、第１〜第６実施形態で説明した書き込み動作を適用した場合の書き込み順番に関するものである。以下に、第７実施形態に係るメモリシステム１において第１〜第６実施形態と異なる点について説明する。
［７−１］メモリセルアレイ１１の構成
まず、図３４を用いて本実施形態におけるメモリセルアレイ１１の構成について説明する。図３４は、メモリセルアレイ１１の回路図であり、メモリセルアレイ１１内の１つのブロックＢＬＫについて詳細な回路構成を示している。本実施形態におけるメモリセルアレイ１１の回路構成は、第１実施形態で図２を用いて説明したメモリセルアレイ１１の回路構成に対して、ブロックＢＬＫ毎に複数のストリングユニットＳＵを備える点が異なっている。
具体的には、図３４に示すようにブロックＢＬＫは、例えばストリングユニットＳＵ０〜ＳＵ３を備えている。ストリングユニットＳＵの各々は、ｍ個のＮＡＮＤストリングＮＳを含んでいる。ストリングユニットＳＵ０〜ＳＵ３内の選択トランジスタＳＴ１のゲートはそれぞれ、セレクトゲート線ＳＧＤ０〜ＳＧＤ３に共通接続されている。同一ブロック内で同一列にある選択トランジスタＳＴ１のドレインは、対応するビット線ＢＬに共通接続されている。つまり同一列にある選択トランジスタＳＴ１のドレインは、複数のブロックＢＬＫ間で共通接続されている。同一ブロック内のメモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートはそれぞれ、ワード線ＷＬ０〜ＷＬ７に共通接続されている。同一ブロック内の選択トランジスタＳＴ２のゲートは、セレクトゲート線ＳＧＳに共通接続されている。同一ブロック内の選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通接続されている。つまり選択トランジスタＳＴ２のソースは、複数のブロックＢＬＫ間で共通接続されている。その他の回路構成は、第１実施形態で図２を用いて説明した回路構成と同様のため、説明を省略する。
次に、図３５を用いてメモリセルアレイ１１の断面構造について説明する。図３５にはメモリセルアレイ１１の断面図と、それぞれが互いに交差するＸ軸、Ｙ軸、及びＺ軸とが示されている。尚、図３５では層間絶縁膜を省略して示している。図３５に示すように半導体記憶装置１０は、Ｐ型ウェル領域６０、配線層６１〜６６、複数の半導体ピラーＭＨ、及び複数のコンタクトプラグＬＩを備えている。
Ｐ型ウェル領域６０は、半導体基板の表面内に形成されている。Ｐ型ウェル領域６０の上方には、配線層６１〜６３が順に積層されている。この配線層６１〜６３はそれぞれ、セレクトゲート線ＳＧＳ、ワード線ＷＬ、及びセレクトゲート線ＳＧＤとして機能する。
例えば、配線層６２の層数は、ワード線ＷＬの本数に対応している。また、図３５に示す例においてセレクトゲート線ＳＧＳ及びＳＧＤは、それぞれ４層の配線層で構成されている。このように、セレクトゲート線ＳＧＳ及びＳＧＤは、複数の配線層で構成されても良いし、１層の配線層で構成されても良い。また、配線層６１〜６３は、Ｘ方向とＹ方向に広がった板状に設けられている。
複数の半導体ピラーＭＨは、配線層６３の上面からＰ型ウェル領域６０の上面に達するように形成されている。つまり半導体ピラーＭＨは、Ｚ方向に沿って配線層６１〜６３を通過するように設けられている。これら半導体ピラーＭＨの側面には、ブロック絶縁膜６７、絶縁膜（電荷蓄積層）６８、及びトンネル酸化膜６９が順に形成されている。また半導体ピラーＭＨにおいて、トンネル酸化膜６９より内側には、導電性の材料を含む半導体材料７０が埋め込まれている。尚、半導体ピラーＭＨのトンネル酸化膜６９より内側は、複数の材料により構成されても良い。
配線層６３及び半導体ピラーＭＨの上方には、ビット線ＢＬに対応する配線層６４が形成されている。ビット線ＢＬは、対応する半導体ピラーＭＨと接続されている。尚、ビット線ＢＬと対応する半導体ピラーＭＨとの間には、導電性の材料を含むコンタクトプラグを形成してもよい。
配線層６３及び６４の間には、ソース線ＳＬ及びウェル線ＣＰＷＥＬＬにそれぞれ対応する配線層６５及び６６が形成されている。配線層６５は、コンタクトプラグＬＩを介して、ウェル領域６０の表面内に形成されたｎ＋不純物拡散領域７１に接続されている。配線層６６は、コンタクトプラグＬＩを介して、ウェル領域６０の表面内に形成されたｐ＋不純物拡散領域７２に接続されている。尚、コンタクトプラグＬＩは、Ｘ方向とＺ方向に広がった板状に設けられている。
以上の構成において、１つの半導体ピラーＭＨが、１つのＮＡＮＤストリングＮＳに対応している。具体的には、セレクトゲート線ＳＧＤ及びＳＧＳと、半導体ピラーＭＨとの交点がそれぞれ選択トランジスタＳＴ１及びＳＴ２に対応している。同様に、ワード線ＷＬと半導体ピラーＭＨとの交点がメモリセルトランジスタＭＴに対応している。
また、以上の構成はＸ方向に複数配列される。例えば、１つのストリングユニットＳＵは、Ｘ方向に配列する複数のＮＡＮＤストリングＮＳの集合によって構成される。同一のブロックＢＬＫ内に複数のストリングユニットＳＵを設ける場合、セレクトゲート線ＳＧＤに対応する配線層６３は、ストリングユニットＳＵ間で分離される。
尚、最下層の配線層６１及びトンネル酸化膜６９は、ｎ＋型不純物拡散領域３１の近傍まで設けられている。これにより、選択トランジスタＳＴ２がオン状態になると、ＮＡＮＤストリングＮＳ及びｎ＋型不純物拡散領域７１間に電流経路が形成される。
また、メモリセルアレイ１１の構成については、その他の構成であってもよい。メモリセルアレイ１１の構成については、例えば“三次元積層不揮発性半導体メモリ”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。また、“三次元積層不揮発性半導体メモリ”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号、“半導体メモリ及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
［７−２］メモリシステム１の書き込み動作
次に、図３６を用いてメモリシステム１の書き込み動作について説明する。図３６には、本実施形態における書き込み順番を説明するためのフローチャートが示されている。尚、以下の説明では、説明を簡便にするために変数ｉ及びｊを用いる。変数ｉ及びｊは、例えばコントローラ２０が備えるカウンタによって保持される変数であり、コントローラ２０の制御によってインクリメントされる。
図３６に示すようにまず半導体記憶装置１０は、ワード線ＷＬｉ（ｉ＝０）を選択して且つストリングユニットＳＵ０〜ＳＵ３を順に選択した、第１書き込み動作を実行する（ステップＳ９０）。ステップＳ９０における第１書き込み動作が終了すると、変数ｉがインクリメントされ、変数ｊはリセット（ｊ＝０）される（ステップＳ９１）。そして半導体記憶装置１０は、ワード線ＷＬｉを選択し且つストリングユニットＳＵｊを選択した第１書き込み動作を実行する（ステップＳ９２）。具体的には半導体記憶装置１０は、ワード線ＷＬ１を選択し且つストリングユニットＳＵ０を選択した第１書き込み動作を実行する。
次に半導体記憶装置１０は、ワード線ＷＬ（ｉ−１）を選択し且つストリングユニットＳＵｊを選択した第２書き込み動作を実行する（ステップＳ９３）。具体的には半導体記憶装置１０は、ワード線ＷＬ０を選択し且つストリングユニットＳＵ０を選択した第２書き込み動作を実行する。
ステップＳ９３における精密な書き込み動作が終了した時点でｊ＝３ではない場合（ステップＳ９４、Ｎｏ）、変数ｊがインクリメントされ（ステップＳ９５）、ステップＳ８２以降の動作が繰り返される。一方でｊ＝３である場合（ステップＳ９４、Ｙｅｓ）、続けて変数ｉの値が確認される（ステップＳ９６）。
ｉ＝７ではない場合（ステップＳ９６、Ｎｏ）、ステップＳ９１に戻り、変数ｉがインクリメントされて且つ変数ｊがリセットされてから、ステップＳ９２以降の動作が繰り返される。一方でｉ＝７である場合（ステップＳ９６、Ｙｅｓ）、半導体記憶装置１０は、ワード線ＷＬｉ（ｉ＝７）を選択して且つストリングユニットＳＵ０〜ＳＵ３を順に選択した、精密な書き込み動作を実行する（ステップＳ９７）。
以上で説明した各書き込み動作の書き込み順番が、図３７に示されている。図３７は、あるブロックＢＬＫにおけるワード線ＷＬ及びストリングユニットＳＵの組み合わせを示している。また図３７は、各組み合わせにおいて、第１書き込み動作に対応する枠（背景：白）と第２書き込み動作に対応する枠（背景：斜線）とを示し、各枠内に動作が実行される順番を示す番号を表示している。図３７に示す実線の矢印は、その矢印の起点における動作が第１書き込み動作であることを示し、破線の矢印は、その矢印の起点における動作が第２書き込み動作であることを示している。
図３７に示すように半導体記憶装置１０は、ワード線ＷＬ０を選択した各ストリングユニットＳＵに対する第１書き込み動作を実行した後に、ワード線ＷＬ１を選択した第１書き込み動作と、ワード線ＷＬ０を選択した第２書き込み動作とを交互に実行する。この動作は、ストリングユニットＳＵ０からＳＵ３まで順に選択して実行される。そしてメモリシステム１は、ワード線ＷＬ０とストリングユニットＳＵ３とを選択した第２書き込み動作を実行した後に、ワード線ＷＬ２を選択した第１書き込み動作と、ワード線ＷＬ１を選択した第２書き込み動作とを交互に実行する。以下、同様である。
［７−２］第７実施形態の効果
以上で説明した本実施形態に係るメモリシステム１によれば、ＲＡＭ２２の記憶容量を抑制することが出来る。以下に、本効果の詳細について説明する。
第１〜第６実施形態で説明した２段階の書き込み動作を各ブロックＢＬＫが複数のストリングユニットＳＵを備えるメモリシステムに対して適用する場合、第１書き込み動作と第２書き込み動作との書き込み順番としては、図３８に示す順番が考えられる。
図３８に示す第７実施形態の比較例では、ワード線ＷＬ０と各ストリングユニットＳＵとを選択した第１書き込み動作の後に、ワード線ＷＬ１と各ストリングユニットＳＵとを選択した第１書き込み動作が実行される。そして、ワード線ＷＬ１と各ストリングユニットＳＵとを選択した第１書き込み動作が実行された後に、ワード線ＷＬ０と各ストリングユニットＳＵとを選択した第２書き込み動作が実行される。つまり比較例におけるメモリシステムは、第１書き込み動作と第２書き込み動作とを実行する順番を、ワード線ＷＬ単位で管理している。
一方で本実施形態では、図３７に示すようにワード線ＷＬ０と各ストリングユニットＳＵとを選択した第１書き込み動作の後に、ワード線ＷＬ１とストリングユニットＳＵ０とを選択した第１書き込み動作が実行される。そして、ワード線ＷＬ１とストリングユニットＳＵ０とを選択した第１書き込み動作を実行した後に、ワード線ＷＬ０とストリングユニットＳＵ０とを選択した第２書き込み動作が実行される。このように本実施形態においてメモリシステム１は、隣接するワード線ＷＬの第１書き込み動作が終わったストリングユニットＳＵから、順次第２書き込み動作を実行する。
このように本実施形態に従ったメモリシステム１の書き込み動作は、第２書き込み動作が実行されるまでの期間が比較例よりも短いため、ＲＡＭ２２が書き込みデータを保持する期間が短縮される。従って本実施形態に係るメモリシステム１は、ＲＡＭ２２の消費量を抑制することが出来、ＲＡＭ２２の記憶容量を抑制する事が出来る。
尚、第２書き込み動作が実行されるまでの期間を短縮した書き込み順番としては、図３９に示す順番も考えられる。図３９に示す第７実施形態の変形例では、ワード線ＷＬ０とストリングユニットＳＵ０とを選択した第１書き込み動作の後に、ワード線ＷＬ１とストリングユニットＳＵ０とを選択した第１書き込み動作が実行される。そして、ワード線ＷＬ１とストリングユニットＳＵ０とを選択した第１書き込み動作が実行された後に、ワード線ＷＬ０とストリングユニットＳＵ０とを選択した第２書き込み動作が実行される。この書き込み順番はワード線ＷＬ０とストリングユニットＳＵ３とを選択した第２書き込み動作が実行されるまで続き、以降の書き込み順番は本実施形態で説明した図３７と同様となる。メモリシステム１は、このような書き込み順番を適用した場合においても同様に、ＲＡＭ２２の記憶容量を抑制することが出来る。
尚、以上の説明において、各ブロックＢＬＫが備えるストリングユニットＳＵの個数が４つである場合を例に説明したが、これに限定されない。例えば、ストリングユニットＳＵの個数は、２つ、３つ、又は５つ以上であっても良い。また、図３６のフローチャートで説明に用いた、ステップＳ９４における変数ｊの判定値と、ステップＳ９６における変数ｉの判定値とは、あくまで一例であり、これに限定されない。これらの判定値は、例えば１つのブロックＢＬＫに対応するストリングユニットＳＵの個数や、ワード線ＷＬの本数に基づいて設定される。
［８］第８実施形態
次に、第８実施形態に係るメモリシステム１について説明する。本実施形態は、第１〜第７実施形態で説明した書き込み動作に適用可能な書き込み方法に関し、各レベルにおけるベリファイパスの基準をＱＰＷ（Quick Pass Write）方式の書き込み動作で使用される低い方のベリファイ電圧とするものである。以下に、第８実施形態に係るメモリシステム１において第１〜第７実施形態と異なる点について説明する。
［８−１］メモリセルのデータの割り付けについて
まず、図４０を用いて本実施形態に係るメモリシステム１に適用するデータの割り付けについて説明する。図４０には、メモリセルトランジスタＭＴの閾値分布、割り当てられたデータ、及び書き込み動作で使用される電圧が示されている。
図４０に示すように本実施形態は、１つのメモリセルトランジスタＭＴに対して２ビットデータを記憶するＭＬＣ方式を適用した場合を例に説明する。ＭＬＣ方式を適用してデータを書き込んだ場合、メモリセルトランジスタＭＴの閾値分布は４個に分かれる。この４個の閾値分布を、閾値電圧の低いものから順に“ＥＲ”レベル、“Ａ”レベル、“Ｂ”レベル、“Ｃ”レベルと呼ぶ。
“ＥＲ”レベルはメモリセルトランジスタＭＴの消去状態に相当する。“Ａ”レベル、“Ｂ”レベル、及び“Ｃ”レベルはメモリセルトランジスタＭＴの書き込み状態に相当し、それぞれベリファイ電圧ＡＶ、ＢＶ、及びＣＶを用いた書き込み動作により形成される。また、ＱＰＷ方式の書き込み動作では、“Ａ”レベルのベリファイ電圧ＡＶよりも低いベリファイ電圧ＡＶＬと、“Ｂ”レベルのベリファイ電圧ＢＶよりも低いベリファイ電圧ＢＶＬと、をそれぞれ使用する。これらの電圧値の関係は、ＡＶＬ＜ＡＶ＜ＢＶＬ＜ＢＶ＜ＣＶ＜ＤＶ＜ＥＶ＜ＦＶ＜ＧＶである。
そして本実施形態では、“ＥＲ”レベル、“Ａ”レベル、“Ｂ”レベル、及び“Ｃ”レベルにメモリセルトランジスタＭＴに対して、それぞれ“１０”（Lowerビット／Upperビット）データ、“１１”データ、“０１”データ、及び“００”データを割り当てている。尚、本実施形態におけるデータの割り付けは、Lowerビット及びUpperビットがそれぞれ、１回及び２回の読み出し動作によって確定するため、“１−２コード”と呼ばれる。
［８−２］メモリシステム１の書き込み動作
次に、メモリシステム１の書き込み動作について説明する。本実施形態に係るメモリシステム１は、ＱＰＷ（Quick Pass Write）方式の書き込み動作を使用する。ＱＰＷ方式の書き込み動作では、各レベルのデータを書き込むメモリセルトランジスタＭＴのベリファイ動作で、２種類のベリファイ電圧が使用される。
具体的には、例えば図４０に示すように、“Ａ”レベルのベリファイ動作に２種類のベリファイ電圧ＡＶ及びＡＶＬが使用され、“Ｂ”レベルのベリファイ動作に２種類のベリファイ電圧ＢＶ及びＢＶＬが使用される。そしてプログラムループの繰り返しにより、メモリセルトランジスタＭＴの閾値電圧が低いベリファイ電圧と通常のベリファイ電圧との間になったことが検知されると、当該メモリセルトランジスタＭＴに対応するビット線ＢＬに中間電圧を印加した状態で次のプログラム動作が実行される。このようにビット線ＢＬに中間電圧を印加した状態でプログラム動作が実行された場合、当該メモリセルトランジスタＭＴにおけるゲート−チャネル間の電位差が小さくなるため、プログラム動作時にビット線ＢＬの電圧が接地電圧とされている場合よりも閾値電圧の変動が抑制される。
以上のようにＱＰＷ方式の書き込み動作では、閾値電圧の変動幅が大きいプログラム動作と、閾値電圧の変動幅が小さいプログラム動作とを、目標の閾値電圧に近づくことに伴い切り替える。従ってＱＰＷ方式の書き込み動作は、書き込み時間の増大を抑えつつ、書き込み動作後における閾値分布の幅を狭めることが出来る。
尚、ＱＰＷ方式の書き込み動作の詳細については、例えば“不揮発性半導体記憶装置”という２０１４年４月２８日に出願された米国特許出願１４／２６３，９４８号に記載されている。また、“不揮発性半導体記憶装置”という２００９年９月２１日に出願された米国特許出願１２／５６３，２９６号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
そして、本実施形態に係るメモリシステム１における書き込み動作では、ＱＰＷ方式における低い方のベリファイ電圧（例えば電圧ＡＶＬ）をベリファイパスの基準として使用する。以下に、図４１及び図４２を用いて本実施形態における書き込み動作の詳細について説明する。図４１には本実施形態における書き込み動作のフローチャートが示され、図４２には書き込み動作時に選択ワード線ＷＬ_sel及びビット線ＢＬに印加される電圧の一例が示されている。図４２に示す一例では、２回目、４回目、及び６回目にプログラムパルスを印加した後に、それぞれ“Ａ”レベル、“Ｂ”レベル、及び“Ｃ”レベルのベリファイにパスしている。尚、以下の説明において、書き込み対象のビット線ＢＬのことをビット線ＢＬ_progと呼び、書き込み禁止のビット線ＢＬのことをビット線ＢＬ_inhと呼び、ＱＰＷ方式を適用するビット線ＢＬのことをビット線ＢＬ_qpwと呼ぶ。
図４１に示すように、まずシーケンサ１４はプログラム動作を実行する（ステップＳ１００）。具体的には、図４２に示すように、センスアンプモジュール１７が、ビット線ＢＬ_progに電圧Ｖssを印加し、ビット線ＢＬ_inhに電圧Ｖblを印加する。電圧Ｖssは接地電圧であり、電圧Ｖblはセンスアンプモジュール１７から供給される電源電圧である。ビット線ＢＬ_inhに電圧Ｖblが印加されると、対応する選択トランジスタＳＴ１がカットオフされ、対応するＮＡＮＤストリングＮＳのチャネルがフローティング状態になる。そしてロウデコーダ１６が、選択ワード線ＷＬ_selにプログラム電圧Ｖpgmを印加する。すると、ビット線ＢＬ_progに接続されたメモリセルトランジスタＭＴは、制御ゲート及びチャネル間の電位差により閾値電圧が変動し、ビット線ＢＬ_inhに接続されたメモリセルトランジスタＭＴは、チャネルブースト等によって閾値電圧の変動が抑制される。
次にシーケンサ１４は、“Ａ”レベルのベリファイ動作を実行する（ステップＳ１０１）。具体的には、ロウデコーダ１６が選択ワード線ＷＬ_selにベリファイ電圧ＡＶＬ及びＡＶを順に印加して、センスアンプモジュール１７によってメモリセルトランジスタＭＴの閾値電圧が電圧ＡＶＬ及びＡＶ以上になったかどうかが確認される。このベリファイ結果は、続く動作が実行されている間にカウントされる。続いてシーケンサ１４は、プログラム電圧ＶpgmをΔＶpgmだけインクリメントして（ステップＳ１０２）、再びプログラム動作を実行する（ステップＳ１０３）。
次にシーケンサ１４は、ステップＳ１０１におけるベリファイ動作のカウント結果を確認し、“Ａ”レベルのデータを書き込むメモリセルトランジスタＭＴにおいて、閾値電圧がＡＶＬ未満のメモリセル数が規定値以下になったかどうかを確認する（ステップＳ１０２）。この規定値は、任意の数値に設定することが可能である。
ＡＶＬ未満のメモリセル数が規定値より大きい場合（ステップＳ１０３、ＮＯ）、ステップＳ１０１に戻り、“Ａ”レベルのベリファイ動作、及びプログラム電圧Ｖpgmをインクリメントしたプログラム動作を実行する。尚、２回目以降のプログラムループにおいて、低い方のベリファイ電圧（例えば電圧ＡＶＬ）を用いたベリファイ動作にパスしているメモリセルトランジスタＭＴに対しては、ＱＰＷ方式を適用した書き込み動作が実行される。具体的には、センスアンプモジュール１７がビット線ＢＬ_qpwに中間電圧Ｖqpwを印加した状態で、ロウデコーダ１６が選択ワード線ＷＬ_selにプログラム電圧Ｖpgmを印加する。電圧Ｖqpwは、電圧Ｖssよりも大きく且つ電圧Ｖblよりも小さい。すると、ビット線ＢＬ_qpwに接続されたメモリセルトランジスタＭＴは、ビット線ＢＬに電圧Ｖssが印加されている場合よりも細かく閾値電圧が変動する。
ＡＶＬ未満のメモリセル数が規定値以下になった場合（ステップＳ１０３、ＹＥＳ）、シーケンサ１４は“Ａ”レベルのベリファイにパスしたものと判定する。そしてシーケンサ１４は、“Ｂ”レベルのベリファイ動作を実行する（ステップＳ１０５）。具体的には、ロウデコーダ１６が選択ワード線ＷＬ_selにベリファイ電圧ＢＶＬ及びＢＶを順に印加して、センスアンプモジュール１７によってメモリセルトランジスタＭＴの閾値電圧が電圧ＢＶＬ及びＢＶ以上になったかどうかが確認される。このベリファイ結果は、続く動作が実行されている間にカウントされる。続いてシーケンサ１４は、プログラム電圧ＶpgmをΔＶpgmだけインクリメントして（ステップＳ１０６）、再びプログラム動作を実行する（ステップＳ１０７）。
次にシーケンサ１４は、ステップＳ１０５におけるベリファイ動作のカウント結果を確認し、“Ｂ”レベルに対応するデータを書き込むメモリセルトランジスタＭＴにおいて、閾値電圧がＢＶＬ未満のメモリセル数が規定値以下になったかどうかを確認する（ステップＳ１０８）。この規定値は、任意の数値に設定することが可能である。
ＢＶＬ未満のメモリセル数が規定値より大きい場合（ステップＳ１０８、ＮＯ）、ステップＳ１０５に戻り、“Ｂ”レベルのベリファイ動作、及びプログラム電圧Ｖpgmをインクリメントしたプログラム動作を実行する。
ＢＶＬ未満のメモリセル数が規定値以下になった場合（ステップＳ１０８、ＹＥＳ）、シーケンサ１４は“Ｂ”レベルのベリファイにパスしたものと判定する。そしてシーケンサ１４は、ＣＶレベルのベリファイ動作を実行する（ステップＳ１０９）。具体的には、ロウデコーダ１６が選択ワード線ＷＬ_selにベリファイ電圧ＣＶを印加して、センスアンプモジュール１７によってメモリセルトランジスタＭＴの閾値電圧が電圧ＣＶ以上になったかどうかが確認される。このベリファイ結果は、続く動作が実行されている間にカウントされる。続いてシーケンサ１４は、プログラム電圧ＶpgmをΔＶpgmだけインクリメントして（ステップＳ１１０）、再びプログラム動作を実行する（ステップＳ１１１）。
次にシーケンサ１４は、ステップＳ１０９におけるベリファイ動作のカウント結果を確認し、“Ｃ”レベルに対応するデータを書き込むメモリセルトランジスタＭＴにおいて、閾値電圧がＣＶ未満のメモリセル数が規定値以下になったかどうかを確認する（ステップＳ１１２）。
ＣＶ未満のメモリセル数が規定値より大きい場合（ステップＳ１１２、ＮＯ）、ステップＳ１０９に戻り、“Ｃ”レベルのベリファイ動作、及びプログラム電圧Ｖpgmをインクリメントしたプログラム動作を実行する。
ＣＶ未満のメモリセル数が規定値以下になった場合（ステップＳ１１２、ＹＥＳ）、シーケンサ１４は“Ｃ”レベルのベリファイにパスしたものと判定し、書き込み動作を終了する。
［８−３］第８実施形態の効果
以上で説明した本実施形態に係るメモリシステム１によれば、書き込んだデータの信頼性を向上することが出来る。以下に、図４３を用いて本効果の詳細について説明する。図４３には、図４２に示す波形に対応したメモリセルトランジスタＭＴの閾値分布の変化の一例が示されている。図４３に示す背景が白の閾値分布は、書き込みが終了したメモリセルトランジスタＭＴの閾値分布に対応し、背景が斜線の閾値分布は、書き込み対象のメモリセルトランジスタＭＴの閾値分布に対応している。また、図４３に示す（１）は、書き込み動作前の閾値分布を示し、図４３に示す（２）〜（８）はそれぞれ１回目〜７回目のプログラムループでプログラム電圧を印加した後の閾値分布を示している。
図４３に示すようにメモリセルトランジスタＭＴの閾値分布は、プログラム電圧を印加する度に上昇していく。そしてプログラム電圧が印加された後のベリファイ動作は、次のプログラム電圧を印加している間にカウントされる。このため、ベリファイ動作においてシーケンサ１４は、次にプログラム電圧を印加した際に所定のベリファイ電圧を超える見込みとなった場合に、当該メモリセルトランジスタＭＴがベリファイをパスしたものと判定する。また、各レベルのデータにおけるベリファイパスについては、当該レベルのデータを書き込むメモリセルトランジスタＭＴのうち、ベリファイ電圧（例えば電圧ＡＶ、ＢＶ）以下のメモリセルトランジスタＭＴの個数が規定値を下回った場合に、ベリファイパスと判定することが考えられる。
しかしベリファイ動作の判定基準として、ベリファイ電圧以下のメモリセルトランジスタＭＴの個数をカウントする場合、対象のメモリセルトランジスタＭＴの数が多く、カウントする精度が悪くなってしまう可能性がある。また、カウントするメモリセルトランジスタＭＴの個数が多い場合には、消費電流が大きくなってしまう可能性もある。
そこで本実施形態に係るメモリシステム１では、ベリファイ動作の判定基準として、ＱＰＷ方式の書き込み動作で使用される低い方のベリファイ電圧（例えば電圧ＡＶＬ、ＢＶＬ）を使用する。例えば図４３の（３）に示すように、電圧ＡＶ以下のメモリセルトランジスタＭＴの個数よりも、電圧ＡＶＬ以下のメモリセルトランジスタＭＴの個数の方が少なくなるため、ベリファイパスの判定時にカウントするメモリセルの数を少なくすることが出来る。この点は、他のレベルのベリファイ動作についても同様である。
これにより、本実施形態に係るメモリシステム１は、通常のベリファイ電圧を適用した場合よりもメモリセルトランジスタＭＴのカウント数を少なくすることが出来るため、カウント精度を向上することが出来る。従って本実施形態に係るメモリシステム１は、ベリファイ動作の精度を向上すること出来、書き込んだデータの信頼性を向上することが出来る。また、本実施形態に係るメモリシステム１は、カウントするメモリセルトランジスタＭＴの個数を少なくなるため、消費電力を抑制することが出来る。
尚、本実施形態では、ＱＰＷ方式の書き込み動作について２種類のベリファイ電圧を使用する場合を例に説明したが、これに限定されない。例えば、ＱＰＷ方式の書き込み動作で１種類のベリファイ電圧を使用した場合においても、センス時間の長さ及びタイミング等を変更することによって、低いベリファイ電圧でベリファイ動作を行った場合と同様のベリファイ結果を得ることが出来る。
尚、本実施形態では、下位レベルのベリファイ動作にパスしたことに伴い、続くレベルのベリファイ動作が開始される場合を例に説明したが、これに限定されない。例えば、何回目のプログラムループから当該レベルのベリファイ動作を実行するかを、メモリセルトランジスタＭＴの書き込み特性に基づいて予めパラメータで決めていても良い。
また、本実施形態では、各プログラムループにおいて“Ａ”レベル、“Ｂ”レベル、及び“Ｃ”レベルのうちいずれか１つのレベルに対するベリファイ動作を実行している場合を例に説明したが、これに限定されない。例えば、図４４に示すように１回のプログラムループで複数のベリファイ動作が実行されても良い。図４４には、書き込み動作時に選択ワード線ＷＬ_selに印加される電圧の一例が示されている。図４４に示す例では、３回目のプログラムループで“Ａ”レベル及び“Ｂ”レベルのベリファイ動作が続けて実行され、５回目のプログラムループで“Ｂ”レベル及び“Ｃ”レベルのベリファイ動作が続けて実行されている。このようにメモリシステム１では、プログラムループの進行に伴って上昇するメモリセルトランジスタＭＴの閾値電圧に合わせて、適切なベリファイ動作が実行される。つまりメモリシステム１は、連続して複数レベルを対象としたベリファイ動作を実行した場合でも同様に、ＱＰＷ方式で使用される低い方のベリファイ電圧以下のメモリセルトランジスタＭＴ数をカウントすることによって、ベリファイ精度を向上することが出来る。
［９］第９実施形態
次に、第９実施形態に係るメモリシステム１について説明する。本実施形態は、第１〜第８実施形態で説明した書き込み動作に適用可能な書き込み方法に関し、下位レベルのベリファイにパスしてから、所定の回数だけプログラム電圧を印加するものである。以下に、第９実施形態に係るメモリシステム１において第１〜第８実施形態と異なる点について説明する。
［９−１］メモリシステム１の書き込み動作
以下に、図４５及び図４６を用いて本実施形態における書き込み動作の詳細について説明する。図４５には本実施形態における書き込み動作のフローチャートが示され、図４６には書き込み動作時に選択ワード線ＷＬ_sel及びビット線ＢＬに印加される電圧の一例が示されている。図４６に示す一例では、５回目にプログラムパルスを印加した後に“Ａ”レベルのベリファイにパスしている。
図４５に示すように、まずシーケンサ１４はプログラム動作を実行する（ステップＳ１２０）。次にシーケンサ１４は、“Ａ”レベルのベリファイ動作を実行する（ステップＳ１２１）。具体的には、図４６に示すようにロウデコーダ１６が選択ワード線ＷＬ_selにベリファイ電圧ＡＶを印加して、センスアンプモジュール１７によってメモリセルトランジスタＭＴの閾値電圧が電圧ＡＶ以上になったかどうかが確認される。このベリファイ結果は、続く動作が実行されている間にカウントされる。続いてシーケンサ１４は、プログラム電圧ＶpgmをΔＶpgmだけインクリメントして（ステップＳ１２２）、再びプログラム動作を実行する（ステップＳ１２３）。
次にシーケンサ１４は、ステップＳ１２１におけるベリファイ動作のカウント結果を確認し、“Ａ”レベルに対応するデータを書き込むメモリセルトランジスタＭＴにおいて、閾値電圧がＡＶ未満のメモリセル数が規定値以下になったかどうかを確認する（ステップＳ１２４）。この規定値は、任意の数値に設定することが可能である。
ＡＶ未満のメモリセル数が規定値より大きい場合（ステップＳ１２４、ＮＯ）、ステップＳ１２１に戻り、“Ａ”レベルのベリファイ動作、及びプログラム電圧Ｖpgmをインクリメントしたプログラム動作を実行する。
ＡＶ未満のメモリセル数が規定値以下になった場合（ステップＳ１２４、ＹＥＳ）、シーケンサ１４は“Ａ”レベルのベリファイにパスしたものと判定し、以降のプログラムループにおいてベリファイ動作を省略する。
そしてシーケンサ１４は、プログラム電圧ＶpgmをΔＶpgmだけインクリメントして（ステップＳ１２５）、プログラム動作を実行する（ステップＳ１２６）。次にシーケンサ１４は、“Ａ”レベルのベリファイをパスしてから規定の回数のプログラム電圧が印加されたかどうかを確認する（ステップＳ１２７）。この規定の回数は、閾値電圧が“Ａ”レベルのベリファイ電圧を超えていないメモリセルトランジスタＭＴのうち、“Ｃ”レベルのデータを書き込むメモリセルトランジスタＭＴの閾値電圧が、電圧ＣＶを超えると予想される回数に設定される。
“Ａ”レベルのベリファイをパスしてから規定の回数のプログラム電圧が印加されていなかった場合（ステップＳ１２７、ＮＯ）、ステップＳ１２５に戻り、再びプログラム電圧Ｖpgmをインクリメントしたプログラム動作を実行する。“Ａ”レベルのベリファイをパスしてから規定の回数のプログラム電圧が印加された場合（ステップＳ１２７、ＹＥＳ）、シーケンサ１４は書き込み対象のメモリセルトランジスタＭＴの閾値電圧が所望のレベルに達したとみなして、書き込み動作を終了する。
以上で説明した書き込み動作において、図４６に対応したメモリセルトランジスタＭＴの閾値分布の変化の一例が、図４７に示されている。図４７に示すグループＧｒ１〜Ｇｒ４は、消去状態のメモリセルトランジスタＭＴの閾値電圧でグループ分けしたものである。また、図４７に示す例では、５回目のプログラムループを実行した後に“Ａ”レベルのベリファイをパスしたものとする。
図４７に示すように本実施形態では、１回のプログラムループによる閾値電圧の上昇幅が一定であると仮定する。そしてシーケンサ１４が、各メモリセルトランジスタＭＴにおける“Ｂ”レベル及び“Ｃ”レベルのデータの書き込み終了を、“Ａ”レベルのベリファイにパスしてからのプログラム電圧の印加回数に基づいて判定する。具体的には、図４７に示す例においてメモリセルトランジスタＭＴの閾値電圧は、“Ａ”レベルのベリファイ電圧ＡＶを超えてから、３回のプログラムループを実行することによって“Ｂ”レベルのベリファイ電圧ＢＶを超え、さらに３回のプログラムループを実行することによって“Ｃ”レベルのベリファイ電圧ＣＶを超えるとされている。
また、シーケンサ１４は、“Ａ”レベルのベリファイをパスした時点で、“Ａ”レベルのベリファイを超えていないグループＧｒ４のメモリセルトランジスタＭＴについては、あと１回のプログラム電圧を印加することによって、“Ａ”レベルのベリファイ電圧を超えるものと判定する。つまり、本実施形態においてステップＳ１２４で使用されるメモリセル数の判定基準としては、消去状態の閾値分布で最も低い閾値電圧になっていると予想されるメモリセルトランジスタＭＴが、あと１回のプログラム動作で“Ａ”レベルのベリファイ電圧ＡＶを超えると予想される個数に設定される。
この場合、“Ｂ”レベルのデータの書き込みにおいて、シーケンサ１４は、メモリセルトランジスタＭＴの閾値電圧が“Ａ”レベルのベリファイ電圧ＡＶを超えてから、３回のプログラムループを実行した後に“Ｂ”レベルのベリファイ電圧ＢＶを超えるものと判定するが、グループＧｒ４のメモリセルトランジスタＭＴについては、３回＋１回＝４回のプログラムループを実行した後に“Ｂ”レベルのベリファイ電圧ＢＶを超えるものと判定する。同様に、“Ｃ”レベルのデータの書き込みにおいてシーケンサ１４は、メモリセルトランジスタＭＴの閾値電圧が“Ａ”レベルのベリファイ電圧ＡＶを超えてから、３回＋３回＝６回のプログラムループを実行した後に“Ｃ”レベルのベリファイ電圧ＣＶを超えるものと判定するが、グループＧｒ４のメモリセルトランジスタＭＴについては、３回＋３回＋１回＝７回のプログラムループを実行した後に“Ｃ”レベルのベリファイ電圧ＣＶを超えるものと判定する。
［９−２］第９実施形態の効果
以上のように、本実施形態に係るメモリシステム１は、“Ａ”レベルのデータのベリファイをパスしたメモリセルトランジスタＭＴの個数が所定の数を下回ってから、ベリファイ動作を省略している。そしてメモリシステム１は、“Ａ”レベルのベリファイをパスしたメモリセルトランジスタＭＴに対して、書き込みたいデータ毎に設定された回数だけベリファイ動作を省略したプログラムループを実行する。
また、本実施形態に係るメモリシステム１では、所望のレベルのデータを書き込む場合に、“Ａ”レベルのベリファイが省略された時点で“Ａ”レベルのベリファイにパスしていないメモリセルトランジスタＭＴに対して、“Ａ”レベルのベリファイにパスしたメモリセルトランジスタＭＴよりも１回多くプログラム動作を実行する。言い換えると、メモリシステム１は、“Ａ”レベルのデータの書き込み終了を判定するメモリセルトランジスタＭＴの個数を緩和することによって、１回分のベリファイ動作を省略している。
これにより本実施形態に係るメモリシステム１は、ベリファイ動作１回分の時間を短縮することが出来るため、書き込み動作を高速化することが出来る。
尚、本実施形態では、“Ａ”レベルのベリファイパスを基準として、“Ｂ”レベル、“Ｃ”レベルの書き込みを行ったが、これに限定されない。例えば、“Ａ”レベル及び“Ｂ”レベルでベリファイ動作を実行し、“Ｂ”レベルのベリファイパスの基準を、本実施形態で説明したような設定にすることによっても、同様の効果を得ることが出来る。
［１０］第１０実施形態
次に、第１０実施形態に係るメモリシステム１について説明する。本実施形態は、第９実施形態で説明した書き込み動作において、所望のレベルのベリファイ電圧を超える見込みのプログラム動作に対してＱＰＷ方式を適用するものである。以下に、第１０実施形態に係るメモリシステム１において第１〜第９実施形態と異なる点について説明する。
［１０−１］メモリシステム１の書き込み動作
以下に、図４８及び図４９を用いて本実施形態に係るメモリシステム１の書き込み動作について説明する。図４８には書き込み動作時に選択ワード線ＷＬ_sel及びビット線ＢＬに印加される電圧の一例が示され、図４９には図４８に対応したメモリセルトランジスタＭＴの閾値分布の変化の一例が示されている。また、図４８に示すグループＧｒ１及びＧｒ４のビット線ＢＬ_progの波形はそれぞれ、図４９に示すグループＧｒ１及びＧｒ４のメモリセルトランジスタＭＴに対して“Ｃ”レベルのデータを書き込む場合の波形に対応している。
また、図４８及び図４９に示す例では、グループＧｒ１のメモリセルトランジスタＭＴが、３回目のプログラムループによって、“Ａ”レベルのベリファイにパスしている。そしてグループＧｒ４のメモリセルトランジスタＭＴが、５回目のプログラムループの後にあと１回のプログラムループで“Ａ”レベルを超える閾値電圧に達している。その結果、６回目以降のプログラムループにおいて、ベリファイ動作が省略されている。
図４８及び図４９に示すように、本実施形態では、例えばＭＬＣ方式で最も高い閾値分布のデータに相当する“Ｃ”レベルの書き込み動作においてＱＰＷ方式の書き込み動作を適用している。
具体的には、図４８及び図４９に示すように、例えばグループＧｒ１のメモリセルトランジスタは、９回目のプログラムループによって、電圧ＣＶの近傍まで閾値電圧が上昇する。そこでシーケンサ１４は、１０回目のプログラムループにおいてＱＰＷ方式を適用した書き込み動作を実行する。つまり図４８に示すように、グループＧｒ１のビット線ＢＬ_progに中間電圧Ｖqpwを印加した状態で書き込み動作を実行する。これにより、図４９に示すように閾値電圧の上昇量が抑制され、電圧ＣＶを少し超えた状態で、書き込みを終了する。そして、これ以降のプログラムループでは、グループＧｒ１のビット線ＢＬが書き込み禁止とされ、プログラム電圧の印加時に電圧Ｖblが印加される。また、シーケンサ１４は、グループＧｒ２〜４のメモリセルトランジスタＭＴに対しても同様に、目標の閾値電圧の近傍まで達する見込みのプログラムループに対して、続くプログラムループでＱＰＷ方式の書き込み動作を適用する。
［１０−２］第１０実施形態の効果
以上で説明した本実施形態に係るメモリシステム１によれば、書き込みデータの信頼性を向上することが出来る。以下に、本効果の詳細について説明する。
メモリセルトランジスタＭＴのデータリテンションは、中性閾値より離れる、つまり閾値電圧が高くなればなるほど悪化する傾向がある。このため、ベリファイ電圧ＢＶとベリファイ電圧ＣＶとの差（電圧ＣＶ−電圧ＢＶ）は、ベリファイ電圧ＡＶとベリファイレベルＢＶとの差（電圧ＢＶ−電圧ＡＶ）よりも大きくする必要がある場合がある。
また、メモリセルトランジスタＭＴの閾値電圧は、高くなればなるほど上昇し辛くなり、例えばＭＬＣ方式の書き込み動作において、“Ｂ”レベルのベリファイ電圧ＢＶを超えた後に閾値電圧の上昇幅が一定で無くなると予測される。このことから、最も高い閾値分布に対応する“Ｃ”レベルのデータの書き込みで、例えば第９実施形態で図４７を用いて説明した一例に対して１回多い４回のプログラムループを実行することが考えられる。
しかし、このように単純にプログラムループ回数を増やした場合、所定のベリファイ電圧を大幅に超えてしまう過書き込みが発生することが考えられる。過書き込み状態になると、次に当該ページのデータを消去した際に、消去状態の閾値分布が広がってしまう。
そこで本実施形態に係るメモリシステム１は、第９実施形態で説明した書き込み動作において、所望のレベルを超える見込みのプログラムループでＱＰＷ方式の書き込み動作を適用する。これにより本実施形態に係るメモリシステム１は、“Ｃ”レベルの書き込み動作における過書き込みを抑制することが出来、さらに閾値分布を細くすることが出来るため、書き込みデータの信頼性を向上する事が出来る。
尚、以上の説明において、“Ｃ”レベルの書き込みに対してのみＱＰＷ方式の書き込み動作を適用する場合を例に説明したが、これに限定されない。例えば、図５０に示すように“Ｂ”レベルの書き込み動作に対して、このような書き込み動作を適用しても良い。図５０は図４９に対応したメモリセルトランジスタＭＴの閾値分布の変化の一例であり、“Ｂ”レベルのデータを書き込むメモリセルトランジスタＭＴの閾値電圧が実線、“Ｃ”レベルのデータを書き込むメモリセルトランジスタＭＴの閾値電圧が破線で示されている。図５０に示すようにメモリシステム１は、“Ｂ”レベルに到達する見込みのプログラムループにＱＰＷ方式の書き込み動作を適用することによって、“Ｂ”レベルの閾値分布を細くすることが出来る。従ってメモリシステム１は、書き込みデータの信頼性を向上する事が出来る。
また、本実施形態に係るメモリシステム１は、第９実施形態と同様に、“Ａ”レベルのデータの書き込み終了を判定するメモリセルトランジスタＭＴの個数を緩和することによって、１回分のベリファイ動作を省略している。従って本実施形態に係るメモリシステム１は、書き込み動作を高速化することが出来る。
［１１−１］第１１実施形態
つぎに、第１１の実施形態について説明する。第１１の実施形態は、特願2016-131025の第５の実施形態の変形例で、特願2016-131025の第５の実施形態では、ワード線ＷＬｉに対するプログラムが、第２書き込み動作前か、又は第２書き込み動作完了後かを区別するために、第２書き込み時にフラグメモリセル（フラグセル）に書き込みを行い、データ読み出しの際は、フラグセルに記録された情報に基づいて読み出しシーケンスを適切に制御したが、本変形例では、フラグセルは使用せず、通常の書き込みでは、第２書き込み後は、メモリセルの閾値電圧は“ＥＲ”レベル以上に書き込まれているため、“ＥＲ”レベル以上に書き込まれている場合は、第２書き込み動作後、“ＥＲ”レベル以上に書き込まれていない場合は、第２書き込み動作前と判断する。
［１１−１］メモリセルのデータの割り付けについて
まず、図５１を用いて本実施形態に係るメモリシステム１に適用するデータの割り付けについて説明する。図５１には、メモリセルトランジスタＭＴの閾値分布、割り当てられたデータ、及び書き込み及び読み出し動作で使用される電圧が示されており、第２実施形態で説明した図１０に対してデータの割り付けが異なっている。
図５１に示すように本実施形態では、各閾値分布に含まれるメモリセルトランジスタＭＴに対して、以下に示すようにデータを割り付けている。
“ＥＲ”レベル：“１１１”（“Lowerビット／Middleビット／Upperビット”）データ
“Ａ”レベル：“１０１”データ
“Ｂ”レベル：“１００”データ
“Ｃ”レベル：“１１０”データ
“Ｄ”レベル：“０１０”データ
“Ｅ”レベル：“０１１”データ
“Ｆ”レベル：“００１”データ
“Ｇ”レベル：“０００”データ
そして、読み出し電圧においてLowerページデータは、電圧ＤＲを用いた読み出し結果によって確定する。Middleページデータは、電圧ＡＲ、ＣＲ、及びＦＲを用いた読み出し結果によって確定する。Upperページデータは、電圧ＢＲ、ＥＲ及びＧＲを用いた読み出し結果によって確定する。つまり本実施形態におけるデータの割り付けでは、Lowerページデータ、Middleページデータ、及びUpperページデータがそれぞれ、１回、３回、及び３回の読み出し動作によって確定する。以下の説明において、このようなデータの割り付けのことを“１−３−３コード”と呼ぶ。
［１１−２］メモリシステム１の書き込み動作
次に、本実施形態に係るメモリシステム１の書き込み動作におけるフローチャートは、第１の実施形態の図５と図６と同じである。
次に、図５２を用いて本実施形態における第１書き込み動作の詳細について説明する。図５２には、第１書き込み動作で使用される１ページデータと、第１書き込み動作を実行する前後におけるメモリセルトランジスタＭＴの閾値分布が示されている。
図５２に示すように、第１書き込み動作を実行する前においてメモリセルトランジスタＭＴの閾値電圧は、消去状態である“ＥＲ”レベルに分布している。そして第１書き込み動作において半導体記憶装置１０は、コントローラ２０から入力されたLowerページデータに基づいて１ページデータの書き込み動作を実行し、“ＥＲ”レベルの閾値分布から２つの閾値分布を形成する。
具体的には、半導体記憶装置１０が、“１”データを書き込むメモリセルトランジスタＭＴを書き込み禁止して、“０”データを書き込むメモリセルトランジスタＭＴに対して、それぞれベリファイ電圧として電圧Ｍ１Ｖを用いた書き込み動作を実行する。電圧Ｍ１Ｖは、電圧ＥＲ未満である。つまりベリファイ電圧Ｍ１Ｖはそれぞれ、ベリファイをパスしたメモリセルトランジスタＭＴの閾値電圧が電圧ＥＲを超えないように設定される。この後、隣接メモリセルにも同様に第１書き込み動作を行う。
次に、図５３を用いて本実施形態における第２書き込み動作の詳細について説明する。図５３には、第２書き込み動作で使用される３ページデータと、第２書き込み動作を実行する前後におけるメモリセルトランジスタＭＴの閾値分布が示されている。図５３に示すように、第２書き込み動作を実行する前においてメモリセルトランジスタＭＴの閾値電圧は、“ＥＲ”レベル、“Ｍ１”レベルレベルに分布している。そして第２書き込み動作において半導体記憶装置１０は、コントローラ２０から入力されたMiddleページデータ及びUpperページデータと、メモリセルアレイ１１から読み出したLowerページデータとに基づいて３ページデータの書き込み動作を実行し、“ＥＲ”レベル、“Ｍ１”レベルレベルの閾値分布から８つの閾値分布を形成する。
具体的には、まずシーケンサ１４はInternal data load（ＩＤＬ）を実行する。本実施形態におけるＩＤＬでは、電圧Ｍ１Ｒを用いた読み出し動作が実行される。メモリセルトランジスタＭＴの閾値電圧が電圧Ｍ１Ｒ未満か否かを判定することによって、Lowerページデータが“１”であるか“０”であるかを判定することが出来る。このようにして半導体記憶装置１０は、第１書き込み動作によって書き込まれた“１”データ及び“０”データ（Lowerページデータ）を、センスアンプユニットＳＡＵ内のラッチ回路に復元する。
そしてシーケンサ１４は、“１１１”データを書き込むメモリセルトランジスタＭＴを書き込み禁止として“１０１”データ、“１００”データ、“１１０”データ、“０１０”データ、“０１１”データ、“００１”データ、及び“０００”データを書き込むメモリセルトランジスタＭＴに対して、それぞれベリファイ電圧として電圧ＡＶ、ＢＶ、ＣＶ、ＤＶ、ＥＶ、ＦＶ、及びＧＶを用いた書き込み動作を実行する。これにより“ＥＲ”レベルの閾値分布から“Ａ”レベルの閾値分布が形成され、“Ｍ１”レベルの閾値分布から“Ｂ”レベル及び“Ｃ”レベルの閾値分布が形成され、“Ｍ２”レベルの閾値分布から“Ｄ”レベル及び“Ｅ”レベルの閾値分布が形成され、“Ｍ３”レベルの閾値分布から“Ｆ”レベル及び“Ｇ”レベルの閾値分布が形成される。
尚、図５に示す例では、書き込み動作後（例えば、ステップＳ１１、Ｓ１４、Ｓ１７、Ｓ２０、及びＳ２３の後）、レディビジー信号ＲＢｎが“Ｈ”レベルとなった後に、次のコマンドセット及びデータの入力を行った場合を例に挙げているが、これに限定されない。例えば、図２を用いて説明したラッチ回路（例えばラッチ回路ＸＤＬ）の数を、Write Cache用に余分に持たせることによって、書き込み動作中に次のコマンドセット及びデータの入力を行うことも可能である。
［１１−３］メモリシステム１の読み出し
ここで、ページ読み出しの具体的な処理手順について説明する。図５４Ａ及び図５４Ｂは、第１１の実施形態に係るページ読み出しの処理手順を示すフローチャートである。
図５４に示すように、シーケンサ１４は、読み出しページを選択する（ステップＳ２０１）。読み出しページがLowerページの場合（ステップＳ２０１、Lower）、シーケンサ１４は、“ＥＲ”のしきい値電圧で読み出しを行う（ステップＳ２０２）。
そして、シーケンサ１４は、“ＥＲ”レベル以上のセルは規定値以上存在するか否かを判定する（ステップＳ２０３）。“ＥＲ”レベル以上のセルは規定値以上存在する場合（ステップＳ２０３、Ｙｅｓ）、シーケンサ１４は、“ＤＲ”のしきい値電圧で読み出しを行う（ステップＳ２０４）。この後、“ＤＲ”レベルで読み出された結果に基づいてデータを決定する（ステップＳ２０５）。一方、“ＥＲ”レベル以上のセルは規定値以上存在しない場合（ステップＳ２０３、Ｎｏ）、シーケンサ１４は、“ＡＲ”のしきい値電圧で読み出しを行う（ステップＳ２０６）。この後、“ＡＲ”レベルで読み出された結果に基づいてデータを決定する（ステップＳ２０７）。
また、読み出しページがMiddleページの場合（ステップＳ２０１、Middle）、シーケンサ１４は、シーケンサ１４は、“ＡＲ”のしきい値電圧で読み出しを行う（ステップＳ２０８）。この後、“ＣＲ”のしきい値電圧で読み出しを行う（ステップＳ２０９）。さらに、この後、“ＦＲ”のしきい値電圧で読み出しを行う（ステップＳ２１０）。そして、シーケンサ１４は、“ＦＲ”レベル以上のセルは規定値以上存在するか否かを判定する（ステップＳ２１１）。“ＦＲ”レベル以上のセルは規定値以上存在する場合（ステップＳ２１１、Ｙｅｓ）、シーケンサ１４は、“ＡＲ” ＣＲ”及び“ＦＲ”レベルで読み出された結果に基づいてデータを決定する（ステップＳ２１２）。一方、“ＦＲ”レベル以上のセルは規定値以上存在しない場合（ステップＳ２１１、Ｎｏ）、シーケンサ１４は、出力データを全て強制的に“１”に設定する（ステップＳ２１３）。
また、読み出しページがUpperページの場合（ステップＳ２０１、Upper）、シーケンサ１４は、シーケンサ１４は、“ＢＲ”のしきい値電圧で読み出しを行う（ステップＳ２１４）。この後、“ＥＲ”のしきい値電圧で読み出しを行う（ステップＳ２１５）。そして、シーケンサ１４は、“ＥＲ”レベル以上のセルは規定値以上存在するか否かを判定する（ステップＳ２１６）。“ＥＲ”レベル以上のセルは規定値以上存在する場合（ステップＳ２１６、Ｙｅｓ）、シーケンサ１４は、“ＧＲ”のしきい値電圧で読み出しを行う（ステップＳ２１７）この後、“ＢＲ”、ＥＲ”及び“ＧＲ”レベルで読み出された結果に基づいてデータを決定する（ステップＳ２１８）。一方、“ＥＲ” レベル以上のセルは規定値以上存在しない場合（ステップＳ２１６、Ｎｏ）、シーケンサ１４は、出力データを全て強制的に“１”に設定する（ステップＳ２１９）。
特願2016-131025の第５の実施形態では、第２書き込み動作のときにフラグセルに情報を記憶させておくことによりフラッシュメモリ内部で適切な読み出し動作を行うことができるため、外部のシステム側は、第２書き込み動作書き込み前後を区別する必要なく、同じ処理順でページデータを読み出すことが可能となったが、このように第１１の実施形態では、さらにフラグセルを用いることなく、外部のシステム側は、第２書き込み動作前後で区別する必要なく、同じ処理順でページデータを読み出すことが可能となる。
また、本方式を使用すると、第２書き込み動作時に、書き込みデータに“Ｅ”、“Ｆ”、“Ｇ”レベルに書き込むデータがない場合は、第２書き込み動作前と判断してしまい、誤動作してしまうが、通常ＮＡＮＤ型フラッシュメモリは２ｋ〜１６ｋＢの単位で書き込むため、これら全てのデータに“Ｅ”、“Ｆ”、“Ｇ”レベルに書き込むデータがない可能は極めて少ない。このため、”ＥＲ"レベル以上のセルは規定値以上存在するかの判断（Ｓ２０３）、“ＦＲ”レベル以上のセルは規定値以上存在するかの判断（Ｓ２１１）、“ＥＲ”レベル以上のセルは規定値以上存在するかの判断（Ｓ２１６）は、同時に読み出した２ｋ〜１６ｋＢのすべてについて調べずに、２ｋ〜１６ｋＢの一部分のメモリセルにのみ調べて判断してもよい。
一方、２ｋ〜１６ｋＢのデータの中に、“Ｅ”、“Ｆ”、“Ｇ”レベルに書き込むデータがなく問題となる場合は、図１の入力ＤＡＴとセンスアンプモジュール１７の間に、ランダマイズ回路を搭載させ、入力データを変換させ、データに“Ｅ”、“Ｆ”、“Ｇ”レベルに書き込むデータが存在するようにする。図５５はＭ系列を用いたランダム発生回路の一例で、入力データに対しランダムデータが加えることにより、書き込みデータがランダマイズされ、“Ｅ”、“Ｆ”、“Ｇ”レベルに書き込まれるようになる。
図５６Ａ及び図５６Ｂは、図５４の変形例で、読み出しページがLowerページの場合、図５４では、シーケンサ１４は“ＥＲ”のしきい値電圧で読み出しを行う（ステップＳ２０２）。そして、シーケンサ１４は、“ＥＲ” レベル以上のセルは規定値以上存在するか否かを判定（ステップＳ２０３）していたが、図５６の例では、シーケンサ１４は“ＤＲ”のしきい値電圧で読み出しを行う（ステップＳ２２２）。そして、シーケンサ１４は、“ＤＲ”レベル以上のセルは規定値以上存在するか否かを判定（ステップＳ２２３）している。図５２に示すように第１書き込み後のメモリセルの閾値分布は、“ＥＲ”未満に書き込まれているため、“ＤＲ”のレベルで判断すると、第２書き込み後となってしまうが、この場合は、“ＥＲ” レベル以上のセルは規定値以上存在するか否かを判定（ステップＳ２０３）するときの規定値の数を多く設定しておく、又は、図５２の第１書き込み時に、メモリセルの閾値は、“ＤＲ”以下に書き込む。第２ページ書き込み後に読み出し動作を行った場合、図５４のシーケンスでは、“ＥＲ”のしきい値電圧で読み出し動作（ステップＳ２０２）と、“ＤＲ”のしきい値電圧で読み出し動作（ステップＳ２０４）の２回の読み出し動作が必要であったが、図５６のシーケンスを用いると、“ＤＲ”のしきい値電圧で読み出し動作（ステップＳ２２２）の１回の読み出し動作が行うことが可能になり、読み出し時間の高速化が可能になる。
図５７Ａ及び図５７Ｂは、図５４の第２の変形例で、読み出しページがMiddleページの場合、図５４では、シーケンサ１４は“ＡＲ”のしきい値電圧で読み出し（ステップＳ２０８）、“ＣＲ”のしきい値電圧で読み出し（ステップＳ２０９）、“ＦＲ”のしきい値電圧で読み出し（ステップＳ２１０）の後に、“ＦＲ”レベル以上のセルは規定値以上存在するかの判断（ステップＳ２１１）をおこなっていたが、図５７では、シーケンサ１４は“ＦＲ”のしきい値電圧で読み出し（ステップＳ２４８）後、“ＦＲ”レベル以上のセルは規定値以上存在するかの判断（ステップＳ２４９）の判断を行っているが、“ＦＲ”レベル以上のセルは規定値か調べるのに時間が掛かる場合があり、この場合は、“ＣＲ”のしきい値電圧で読み出し（ステップＳ２５０）動作を行っている間に、“ＦＲ”レベル以上のセルは規定値か調べる動作を行い、“ＣＲ”のしきい値電圧で読み出し（ステップＳ２５０）の途中又は後に、“ＦＲ”レベル以上のセルは規定値以上するかの判断（ステップＳ２４９）を行ってもよい。
また、読み出しページがUpperページの場合、図５４では、シーケンサ１４は“ＢＲ”のしきい値電圧で読み出し（ステップＳ２１４）、“ＣＲ”のしきい値電圧で読み出し（ステップＳ２０９）、“ＥＲ”のしきい値電圧で読み出し（ステップＳ２１５）の後に、“ＥＲ”レベル以上のセルは規定値以上存在するかの判断（ステップＳ２１６）をおこなっていたが、図５７では、シーケンサ１４は“ＧＲ”のしきい値電圧で読み出し（ステップＳ２５４）後、”ＧＲ"レベル以上のセルは規定値以上存在するかの判断（ステップＳ２５５）の判断を行っているが、“ＧＲ”レベル以上のセルは規定値か調べるのに時間が掛かる場合があり、この場合は、“ＥＲ”のしきい値電圧で読み出し（ステップＳ２５６）動作を行っている間に、”ＧＲ"レベル以上のセルは規定値か調べる動作を行い、“ＥＲ”のしきい値電圧で読み出し（ステップＳ２５６）の途中又は後に、”ＧＲ"レベル以上のセルは規定値以上するかの判断（ステップＳ２５５）を行ってもよい。このようにすることで、セルが規定値以上存在するか調べる時間を、次のメモリセルからの読み出しと同時に行うことが可能となり、読み出し時間を高速化することが可能になる。
図５８Ａ及び図５８Ｂは、図５６の変形例で、図５６は低い閾値電圧がから読み出していたが、図５８は高い閾値電圧から読み出しを行う。読み出しページがMiddleページの場合、図５６では、シーケンサ１４は、“ＡＲ”のしきい値電圧（ステップＳ２２８）、“ＣＲ”のしきい値電圧（ステップＳ２２９）、“ＦＲ”のしきい値電圧（ステップＳ２３０）で読み出し動作を行った後、“ＦＲ”レベル以上のセルは規定値以上存在するか否かを判定（ステップＳ２３１）していたが、図５８では、シーケンサ１４は、“ＦＲ”のしきい値電圧（ステップＳ２６８）で読み出し動作を行った後、“ＦＲ”レベル以上のセルは規定値以上存在するか否かを判定し（ステップＳ２６９）、この後、“ＣＲ”のしきい値電圧（ステップＳ２７１）、“ＡＲ”のしきい値電圧（ステップＳ２７２）で読み出し動作を行っている。これも、”ＦＲ"レベル以上のセルは規定値か調べるのに時間が掛かる場合があり、この場合は、“ＣＲ”のしきい値電圧で読み出し（ステップＳ２７１）動作を行っている間に、”ＦＲ"レベル以上のセルは規定値か調べる動作を行い、“ＣＲ”のしきい値電圧で読み出し（ステップＳ２７１）の途中又は後に、”ＦＲ"レベル以上のセルは規定値以上するかの判断（ステップＳ２６９）を行ってもよい。このようにすることで、セルが規定値以上存在するか調べる時間を、次のメモリセルからの読み出しと同時に行うことが可能となり、読み出し時間を高速化することが可能になる。
同様に、読み出しページがUpperページの場合、図５６では、シーケンサ１４は、“ＢＲ”のしきい値電圧（ステップＳ２３４）、“ＥＲ”のしきい値電圧（ステップＳ２３５）で読み出し動作を行った後、“ＥＲ”レベル以上のセルは規定値以上存在するか否かを判定（ステップＳ２３６）していたが、図５８の変形例では、シーケンサ１４は、“ＧＲ”のしきい値電圧（ステップＳ２７４）で読み出し動作を行った後、“ＧＲ”レベル以上のセルは規定値以上存在するか否かを判定し（ステップＳ２７５）、この後、“ＥＲ”のしきい値電圧（ステップＳ２７７）、“ＢＲ”のしきい値電圧（ステップＳ２７８）で読み出し動作を行っている。これも、”ＧＲ"レベル以上のセルは規定値か調べるのに時間が掛かる場合があり、この場合は、“ＥＲ”のしきい値電圧で読み出し（ステップＳ２７７）動作を行っている間に、”ＧＲ"レベル以上のセルは規定値か調べる動作を行い、“ＥＲ”のしきい値電圧で読み出し（ステップＳ２７７）の途中又は後に、”ＧＲ"レベル以上のセルは規定値以上するかの判断（ステップＳ２７５）を行ってもよい。このようにすることで、セルが規定値以上存在するか調べる時間を、次のメモリセルからの読み出しと同時に行うことが可能となり、読み出し時間を高速化することが可能になる。
［１１−４］第１１実施形態の効果
以上のように本実施形態に係るメモリシステム１は、ホスト機器３０から受信してデータを割り付けた書き込みデータに対して、第１実施形態と同様に、Lowerページのデータにより第１書き込み動作を実行し、この後、MiddleページとUpperページのデータと、
Internal data load（ＩＤＬ）により読み出されたLowerページのデータにより第２書き込み動作を実行する。
この後、データ読み出しの際は、通常の書き込みでは、第２書き込み動作後は、メモリセルの閾値電圧は“ＥＲ”レベル以上に書き込まれているため、“ＥＲ”レベル以上に書き込まれている場合は、第２書き込み動作後、“ＥＲ”レベル以上に書き込まれていない場合は、第２書き込み動作前と判断することが出来る。この結果、第２書き込み前後にあった読み出し動作を行うことが可能となる。また、従来は、特願2016-131025の第５の実施形態に記載しているように、第２書き込み動作の区別をフラグメモリセル（フラグセル）に記録し、データ読み出しの際は、フラグセルに記録された情報に基づいて読み出しシーケンスを適切に制御したが、本変形例では、フラグセルは不要となる。さらに、第２書き込み動作で、書き込みデータに“Ｅ”、“Ｆ”、“Ｇ”レベルに書き込むデータが、書き込みデータに“Ｅ”、“Ｆ”、“Ｇ”レベルに書き込むデータがない場合は誤動作する可能性があるが、この場合は、ランダマイズ回路を搭載させ、入力データを変換させ、データに“Ｅ”、“Ｆ”、“Ｇ”レベルに書き込むデータが存在するようにする。
［１２］第１２実施形態
ＢｉＣＳなどのチャージトラップセルは、隣接セルが消去レベル場合、書き込み後、時間が経過すると、書き込まれたメモリセルの電子がＳｉＮ中を拡散するため、メモリセルの閾値が低めにシフトする。図５９は図２のメモリセルアレイの一部で、ワード腺につながれているメモリセルの配置を示す。本実施例では、図６０〜図６２を用いて１つのメモリセルに４つの閾値レベルを設定することにより、２ビットデータを記憶する場合を例に説明する。図６０は、隣接セルのメモリセルの閾値電圧が消去状態（“Ｅｒ”）の場合における、メモリセルの状態図及び閾値分布図である。図６１は、隣接セルのメモリセルの閾値電圧が高く（“Ｃ”）、ＷＬｎのメモリセルの閾値電圧も高い（“Ｃ”）の場合における、メモリセルの状態図及び閾値分布図である。図６２は、隣接セルのメモリセルの閾値電圧が高く（“Ｃ”）、ＷＬｎのメモリセルの閾値電圧が消去状態（“Ｅｒ”）の場合における、メモリセルの状態図及び閾値分布図である。
図６０に示すように、ＢｉＣＳなどのチャージトラップセルは、隣接セルが消去レベル場合、書き込み後、時間が経過すると、書き込まれたメモリセルの電子がＳｉＮ中を拡散するため、メモリセルの閾値電圧が低めにシフトする。一方、図６１に示すように、隣接セルが高いＶthの場合、書き込み後、時間が経過しても、書き込まれたメモリセルの閾値電圧は変わりにくい。また、図６２に示すように、低いレベル（例えば、消去状態“Ｅｒ”）の書き込んだセルは、隣接セルが高い閾値電圧の場合、書き込み後、時間が経過すると、書き込まれたメモリセルの電子がＳｉＮ中を拡散するため、メモリセルの閾値電圧が高めにシフトする場合もある。
このため、図６３に示すように、ＷＬｎのリード時に、まず、隣接セルＷＬn+1とＷＬn-1のセルをリードし、（１）ＷＬn+1とＷＬn-1のセルのＶthが共に高い（Ｈ）（つまり、ＣとＢ）の場合は、読み出しレベルは通常の読み出しレベルＲで読み出す。（２）ＷＬn+1とＷＬn-1のセルのＶthの片方が高く（Ｈ）（つまりＣ）、他方が低い（Ｌ）（つまりＥｒとＡ）の場合は、読み出しレベルは通常の読み出しレベルから下げたレベルＲ−ｄ１で読み出す。（３）ＷＬn+1とＷＬn-1のセルの閾値電圧が共に低い（Ｌ）（つまり、ＥｒとＡ）の場合は、読み出しレベルはＲ−ｄ１からさらに下げたレベルＲ−ｄ２で読み出す。
図６４及び図６５にLowerページ時と、Upperページ時の読み出し波形を示す。図６６は、さらに分解能をあげた場合で、隣接セルを４つの閾値電圧の状態に分け、読み出しレベルを補正する。なお、隣接セルの閾値電圧の分類は、３つに分けてもよい。
また、図６２のように、低いレベル（例えば、消去状態“Ｅｒ”）の書き込んだセルは、隣接セルが高い閾値電圧の場合、書き込み後、時間が経過すると、書き込まれたメモリセルの電子がＳｉＮ中を拡散するため、メモリセルの閾値電圧が高めにシフト影響が顕著の場合、低いリードの読み出しレベル（例えばＡＲ）については、図６７に示すように、ＷＬnのリード時に、まず、隣接セルＷＬn+1とＷＬn-1のセルをリードし、（１）ＷＬn+1とＷＬn-1のセルの閾値電圧が共に高い（Ｈ）（つまり、ＣとＣ）の場合は、読み出しレベルは通常の読み出しレベルからレベルを上げたレベルＡＲ＋ｄａで読み出す。（２）ＷＬn+1とＷＬn-1のセルのＶthの片方が高く（Ｈ）（つまりＣ）、他方が低い（Ｌ）（つまりＥｒとＡ）の場合は、読み出しレベルは通常の読み出しレベルＡＲで読み出す。（３）ＷＬn+1とＷＬn-1のセルの閾値電圧が共に低い（Ｌ）（つまり、ＥｒとＡ）の場合は、読み出しレベルはＡＲ−ｄ１からさらに下げたレベルＡＲ−ｄ２で読み出す。
図６８にLowerページ時の読み出し波形を示す。なお、Upperページ時の読み出し波形は図６５のままでもよい。両側の隣接セルの閾値電圧のレベルに応じて、読み出しレベルを変更するため、データ保持特性を隣接セルの閾値電圧レベルにあわせることができるため、信頼性を上げることが可能である。なお、本実施例では、両側の隣接セルの閾値電圧のレベルに応じて補正したが、片側のみの隣接の閾値電圧のレベルのみについて、読み出しレベルを変更しても良い。また、隣接セルＷＬn+1と隣接セルＷＬn-1に対して異なった補正レベルをつけても良い。さらに、読み出し動作時間は、隣接セルＷＬn+1とＷＬn-1の読み出し動作と、それぞれの補正値を加えて読み出しを行うため、読み出し時間が長くなり問題となる場合は、通常ときは隣接セルの補正読み出し動作は行わず、ＥＣＣなどで訂正できない場合時に、隣接セルＷＬn+1とＷＬn-1の読み出し動作と、それぞれの補正値を加えて読み出しを行ってもよい。
［１３］第１３実施形態
［１３−１］メモリセルアレイ１１の構成の変形例
まず、図６９は図３４のメモリセルアレイ１１の構成の変形例である。図３４では、ストリングユニットＳＵの各々は、セレクトゲート線ＳＧＤ０〜ＳＧＤ３が繋がれ、セレクトゲート線ＳＧＤ０〜ＳＧＤ３のいずれか１つが選択、他が非選択となり、１つのストリングユニットＳＵが選択される。一方、図６９に示すメモリセルアレイ１１では、ストリングユニットＳＵ０に、セレクトゲート線ＳＧＤ０Ａ、ＳＧＤ１Ａ、ＳＧＤ２Ａが接続され、ストリングユニットＳＵ１に、セレクトゲート線ＳＧＤ０Ｂ、ＳＧＤ１Ａ、ＳＧＤ２Ａが接続され、ストリングユニットＳＵ２は、セレクトゲート線ＳＧＤ０Ｂ、ＳＧＤ１Ｂ、ＳＧＤ２Ａが接続され、ストリングユニットＳＵ３は、セレクトゲート線ＳＧＤ０Ｂ、ＳＧＤ１Ｂ、ＳＧＤ２Ｂが接続される。図７０に示すようにストリングユニットＳＵ０は、セレクトゲート線ＳＧＤ０Ａ、ＳＧＤ１Ａ、ＳＧＤ２Ａの全てがＯＮの時に選択状態となり、ストリングユニットＳＵ１は、セレクトゲート線ＳＧＤ０Ｂ、ＳＧＤ１Ａ、ＳＧＤ２Ａの全てがＯＮの時に選択状態となり、ストリングユニットＳＵ２は、セレクトゲート線ＳＧＤ０Ｂ、ＳＧＤ１Ｂ、ＳＧＤ２Ａの全てがＯＮの時に選択状態となり、ストリングユニットＳＵ３は、セレクトゲート線ＳＧＤ０Ｂ、ＳＧＤ１Ｂ、ＳＧＤ２Ｂが全てのＯＮの時に選択状態となる。
図７１は、図３４の構成の断面図であり、図３５とほぼ同様の構成であるが、図７１では、隣り合う配線層６５間に設けられた２つのストリングユニットＳＵ（ＳＵ０及びＳＵ１）が表示されている。また、図７１は配線層６６（ウェル線ＣＰＷＥＬＬ）が省略されている。また、図７１に示された配線層６３は、ストリングユニットＳＵ０及びＳＵ１間で、絶縁体ＳＨＥによって分離されている。また、図７１に示されたメモリホールＭＨは、詳細な構造が省略されて示されている。尚、以下で説明する図面におけるメモリホールＭＨも同様に、詳細な構造を省略して示している。図３５の断面図では、配線層６３（セレクトゲート線ＳＧＤ）は、４層で構成していたが、図７１の断面図の配線層６３（セレクトゲート線ＳＧＤ）は、１層としている。しかし、図３５と同様に配線層６３（セレクトゲートＳＧＤ）を複数層で構成しても良い。そして、図７１では省略されているが、ストリングユニットＳＵ０及びＳＵ１の隣に、ストリングユニットＳＵ２及びＳＵ３が、ストリングユニットＳＵ０及びＳＵ１と同様の構成で設けられる。そして、ストリングユニットＳＵ０〜ＵＳ３は、それぞれ独立の配線層６３（セレクトゲート線ＳＧＤ０及びＳＧＤ１、又はセレクトゲート線ＳＧＤ２及びＳＧＤ３）が接続されている。図７２Ａは、セレクトゲート線ＳＧＤ上の平面レイアウト図であり、図７２Ｂは、ワード線ＷＬ上の平面レイアウト図である。このような構成において１つのストリングユニットＳＵは、配線層６３（セレクトゲート線ＳＧＤ０、ＳＧＤ１、ＳＧＤ２、ＳＧＤ３）のいずれかを選択することによって、選択される。
図７３は、図６９の回路構成の断面図であり、４つのストリングユニットＳＵ（ＳＵ〜〜ＳＵ３を表示している。図７３では、隣り合う配線層６５（ソース線ＳＬ）間に、４つのストリングユニット（ＳＵ０、ＳＵ１、ＳＵ２、ＳＵ３）が設けられている。また、配線層６３（セレクトゲート線ＳＧＤ）は、それぞれが電気的に分離している３層で構成されていて、絶縁体ＳＨＥにて分断されている。尚、電気的に分離したそれぞれ１層のセレクトゲートを、図３５のように複数層で構成しても良い。また、図７４は、配線層６３（セレクトゲート線ＳＧＤ）上の平面レイアウト図を示している。図７４Ａ、図７４Ｂ、図７４Ｃ、及び図７４Ｄは、それぞれ１層目（最上層）のセレクトゲート線ＳＧＤ０、２層目のセレクトゲート線ＳＧＤ１、３層目のセレクトゲート線ＳＧＤ２、及び４層目のワード線ＷＬに対応している。ストリングユニットＳＵ０には、セレクトゲート線ＳＧＤ０Ａ、ＳＧＤ１Ａ、ＳＧＤ２Ａが接続され、ストリングユニットＳＵ１には、セレクトゲート線ＳＧＤ０Ｂ、ＳＧＤ１Ａ、ＳＧＤ２Ａが接続され、ストリングユニットＳＵ２には、セレクトゲート線ＳＧＤ０Ｂ、ＳＧＤ１Ｂ、ＳＧＤ２Ａが接続されている。また、図７０に示すようにストリングユニットＳＵ０は、セレクトゲート線ＳＧＤ０Ａ、ＳＧＤ１Ａ、ＳＧＤ２Ａの全てがＯＮの時に選択状態となり、ストリングユニットＳＵ１は、セレクトゲート線ＳＧＤ０Ｂ、ＳＧＤ１Ａ、ＳＧＤ２Ａの全てがＯＮの時に選択状態となり、ストリングユニットＳＵ２は、セレクトゲート線ＳＧＤ０Ｂ、ＳＧＤ１Ｂ、ＳＧＤ２Ａの全てがＯＮの時に選択状態となり、ストリングユニットＳＵ３は、セレクトゲート線ＳＧＤ０Ｂ、ＳＧＤ１Ｂ、ＳＧＤ２Ｂの全てがＯＮの時に選択状態となる。
［１３−２］第１３実施形態の効果
図７１の断面図と図７２の平面レイアウト図では、配線層６５（ソース線ＳＬ）と配線層６５（ソース線ＳＬ）との間に、２つのストリングユニット（ＳＵ０及びＳＵ１、又はＳＵ２及びＳＵ３）があり、この２つのストリングユニットＳＵの配線層６３（セレクトゲート線ＳＧＤ）は、絶縁体ＳＨＥにて分離されている。一方で、図７３の断面図と図７４の平面レイアウト図で説明した変形例では、配線層６５（ソース線ＳＬ）と配線層６５（ソース線ＳＬ）との間には、４つのストリングユニットＳＵ（ＳＵ０、ＳＵ１、ＳＵ２、ＳＵ３）があり、複数層のセレクトゲートＳＧＤが絶縁体ＳＨＥにて分離されている。配線層６５（ソース線ＳＬ）は、全層のワード線ＷＬを切断する必要があるため、平面的なサイズが大きいが、絶縁体ＳＨＥはセレクトゲート線ＳＧＤのみ切断するため、平面的なサイズが小さくすることができる。このため、変形例は、メモリセルの平面サイズを縮小することが可能である。また、図７５のように、セレクトゲート線ＳＧＤを電気的に一層のみとして絶縁体ＳＨＥにて分離すると、セレクトゲート線ＳＧＤ及びワード線ＷＬは、プロセス工程上、配線層６５（ソース線ＳＬ）側から低抵抗化するため、配線層６５（ソース線ＳＬ）に面しないセレクトゲート線ＳＧＤ（例えばＳＧＤ１とＳＧＤ２）の抵抗が増大してしまう。しかし、図７３に示すように、複数層のセレクトゲート線ＳＧＤを設け、配線層６５（ソース線ＳＬ）と配線層６５（ソース線ＳＬ）との間に、１つの層毎に、１箇所の絶縁体ＳＨＥにて分離とすると、必ずセレクトゲート線ＳＧＤの片側が配線層６５（ソース線ＳＬ）に面するようになる。これによりメモリシステム１は、セレクトゲート線ＳＧＤが低抵抗となり、且つメモリセルの平面サイズの縮小化も可能となる。
尚、図６９、図７３、図７４、図７５で説明した変形例では、配線層６５（ソース線ＳＬ）と配線層６５（ソース線ＳＬ）との間に、４つのストリングユニットＳＵ（ＳＵ０、ＳＵ１、ＳＵ２、ＳＵ３）を設けた場合を例に説明したが、これに限定されず、さらに複数のストリングユニットＳＵを配置することも可能である。また、変形例では電気的に分離した３層のセレクトゲート線ＳＧＤを設けて、各層において１箇所を絶縁体ＳＨＥにて分離したが、メモリシステム１は、さらにセレクトゲート線ＳＧＤを複数層設けることで、セレクトゲート線ＳＧＤの低抵抗化とメモリセルの平面サイズのさらなる縮小化をすることも可能である。
例えば、配線層６５（ソース線ＳＬ）と配線層６５（ソース線ＳＬ）との間に、ｎ個のストリングユニットＳＵ（ｎは自然数）を有する場合、電気的に分離したセレクトゲート線ＳＧＤは（ｎ−１）層有し、第１ストリングユニットは、前記第１〜第（ｎ−１）の選択信号により選択され、第２ストリングユニットは、前記第２〜第（（ｎ−１）＋１）選択信号により選択され、第ｎストリングユニットは、前記第ｎ〜第２×（ｎ−１）選択信号により選択される。
［１３］変形例等
実施形態の半導体記憶装置１０は、３ビットデータを記憶可能な第１メモリセルを備える。半導体記憶装置１０は、外部のコントローラから、第１及び第２ビットを含む第１データを受信すると、受信した第１データを第１メモリセルに書き込む。半導体記憶装置１０は、第１データを受信した後、第３及び第４ビットを含む第２データを受信すると、第１メモリセルから第１ビットを読み出して、読み出した第１ビットと受信した第３及び第４ビットとに基づいて、第１メモリセルに３ビットデータを書き込む。
これにより、書き込んだデータの信頼性を向上することが可能な半導体記憶装置を提供することが出来る。
尚、上記実施形態においてメモリシステム１は、１ページデータのＩＤＬを実行する場合に、複数回の読み出し結果を用いて読み出しデータの訂正を行っても良い。具体的には、例えば当該ページの読み出し動作を複数回実行して、その読み出し結果をセンスアンプユニットＳＡＵ内のラッチ回路に保持させる。そして演算部ＯＰが、ラッチ回路に保持された読み出し結果から登場回数の多いデータを正しい読み出しデータと判定し、以降の書き込み動作に使用させるようにしても良い。
尚、本実施形態で説明した第２書き込み動作において、ＩＤＬで使用される読み出し電圧は、通常の読み出し動作時に使用される読み出し電圧と異なっていても良い。例えば、電圧Ｍ１Ｒは、電圧ＡＲ、ＢＲ、…、及びＧＲと異なっていても良い。これにより電圧Ｍ１Ｒ、Ｍ２Ｒ、及びＭ３Ｒは、第１書き込み動作により形成された閾値分布に最適化された値に設定することが出来、ＩＤＬで発生するエラービット数を抑制することが出来る。
尚、上記実施形態で説明した各コマンドシーケンスにおいて、第１及び第２書き込み動作の指示に特殊コマンドを用いても良い。この場合、例えば各コマンドセット冒頭のコマンド“８０ｈ”の前に、何らかの特殊コマンドが付加される。
尚、上記第１〜第７実施形態における第１書き込み動作及び第２書き込み動作で、最初に印加されるプログラム電圧Ｖpgmの値と、ΔＶpgmの値とが異なる場合を例に説明したが、これに限定されない。例えば、第１書き込み動作におけるプログラム電圧Ｖpgmの初期値が、第２書き込み動作におけるプログラム電圧Ｖpgmの初期値以下であっても良い。また、第１書き込み動作におけるΔＶpgmの値が、第２書き込み動作におけるΔＶpgmの値以下であっても良い。
尚、上記実施形態で説明した書き込み動作において、最終的にベリファイがパスする場合を例に説明したが、これに限定されない。例えば、ベリファイにパスしない場合には、所定の回数のプログラムループを実行した後に書き込み動作を終了しても良い。この場合、当該ワード線ＷＬを選択した書き込み動作がフェイルしたものとみなされ、当該情報が半導体記憶装置１０からコントローラ２０に送信される。
尚、上記実施形態において、メモリセルにＮＯＭＯＳ膜を使用した場合を例に説明したが、これに限定されない。例えば、フローティングゲートを利用したメモリセルを使用した場合においても、本実施形態の書き込み動作を実行することで、同様の効果を得る事が出来る。
尚、上記第４〜第６実施形態において、データの割り付けとして２−３−２コードを適用した場合を例に説明したが、これに限定されない。例えば、第１実施形態で説明した３−２−２コードを適用しても良いし、第２及び第３実施形態で説明した１−３−３コードを適用しても良い。このように、その他のデータの割り付けを適用した場合においても、第４〜第６実施形態で説明した動作を実行することが可能である。
尚、第４〜第６実施形態において、コントローラ２０がデータ変換処理を実行するタイミングは、これに限定されない。例えば、コントローラ２０が予め変換処理を実行したデータをＲＡＭ２２に保持し、これらのデータを各書き込み動作時に使用するようにしても良い。
尚、第４〜第６実施形態において、データ変換処理後の第１及び第２書き込みデータは、グレイコードとすることも可能である。これにより本実施形態に係るメモリシステム１は、データ転送時のデータ化けを少なく抑えることが出来、書き込みデータの信頼性を向上することが出来る。
尚、上記第８〜第１０及び第１２実施形態で説明した書き込み動作において、１つのメモリセルに対して２ビットのデータを記憶させる場合を例に説明したが、これに限定されない。例えば、１つのメモリセルに対して１ビット又は３ビット以上のデータを記憶させても良い。このような場合においても、適切にパラメータを設定することによって、第８〜第１０及び第１２実施形態で説明した書き込み動作を実行することが出来る。
尚、第９実施形態において使用されるＱＰＷ方式の書き込み動作では、基準とされるベリファイをパスしたタイミングに基づいて、使用される中間電圧Ｖqpwを変更しても良い。例えば、中間電圧Ｖqpwの値を小さくすることで、閾値電圧の変動量を大きくすることが出来、中間電圧Ｖqpwの値を大きくすることで、閾値電圧の変動量を小さくすることが出来る。これによりメモリシステム１は、書き込み動作の進行速度が異なるメモリセルトランジスタＭＴの閾値電圧を細かく調整することが出来、読み出しデータの信頼性を向上する事が出来る。
尚、ブロックＢＬＫは、三次元半導体記憶装置において例えばデータの消去単位となるが、これに限定されない。他の消去動作は、“不揮発性半導体記憶装置”という２０１１年９月１８日に出願された米国特許出願１３／２３５，３８９号、“不揮発性半導体記憶装置”という２０１０年１月２７日に出願された米国特許出願１２／６９４，６９０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
尚、本明細書において“接続”とは、電気的に接続されている事を示し、例えば間に別の素子を介することを除外しない。
尚、上記各実施形態において、
（１）読み出し動作では、“Ａ”レベルの読み出し動作に選択されたワード線に印加される電圧は、例えば０〜０.５５Ｖの間である。これに限定されることなく、０.１〜０.２４Ｖ、０.２１〜０.３１Ｖ、０.３１〜０.４Ｖ、０.４〜０.５Ｖ、０.５〜０.５５Ｖのいずれかの間にしてもよい。
“Ｂ”レベルの読み出し動作に選択されたワード線に印加される電圧は、例えば１.５〜２.３Ｖの間である。これに限定されることなく、１.６５〜１.８Ｖ、１.８〜１.９５Ｖ、１.９５〜２.１Ｖ、２.１〜２.３Ｖのいずれかの間にしてもよい。
“Ｃ”レベルの読み出し動作に選択されたワード線に印加される電圧は、例えば３.０Ｖ〜４.０Ｖの間である。これに限定されることなく、３.０〜３.２Ｖ、３.２〜３.４Ｖ、３.４〜３.５Ｖ、３.５〜３.６Ｖ、３.６〜４.０Ｖのいずれかの間にしてもよい。
読み出し動作の時間（ｔＲｅａｄ）としては、例えば２５〜３８μs、３８〜７０μs、７０〜８０μsの間にしてもよい。
（２）書き込み動作は、上述したとおりプログラム動作とベリファイ動作を含む。書き込み動作では、プログラム動作時に選択されたワード線に最初に印加される電圧は、例えば１３.７〜１４.３Ｖの間である。これに限定されることなく、例えば１３.７〜１４.０Ｖ、１４.０〜１４.６Ｖのいずれかの間としてもよい。
奇数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧と、偶数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧を変えてもよい。
プログラム動作をＩＳＰＰ方式（Incremental Step Pulse Program）としたとき、ステップアップの電圧として、例えば０.５Ｖ程度が挙げられる。
非選択のワード線に印加される電圧としては、例えば６.０〜７.３Ｖの間としてもよい。この場合に限定されることなく、例えば７.３〜８.４Ｖの間としてもよく、６.０Ｖ以下としてもよい。
非選択のワード線が奇数番目のワード線であるか、偶数番目のワード線であるかで、印加するパス電圧を変えてもよい。
書き込み動作の時間（ｔＰｒｏｇ）としては、例えば１７００〜１８００μs、１８００〜１９００μs、１９００〜２０００μsの間にしてもよい。
（３）消去動作では、半導体基板上部に形成され、かつ、上記メモリセルが上方に配置されたウェルに最初に印加する電圧は、例えば１２.０〜１３.６Ｖの間である。この場合に限定されることなく、例えば１３.６〜１４.８Ｖ、１４.８〜１９.０Ｖ、１９.０〜１９.８Ｖ、１９.８〜２１.０Ｖの間であってもよい。
消去動作の時間（ｔErase）としては、例えば３０００〜４０００μs、４０００〜５０００μs、４０００〜９０００μsの間にしてもよい。
（４）メモリセルの構造は、半導体基板（シリコン基板）上に膜厚が４〜１０ｎｍのトンネル絶縁膜を介して配置された電荷蓄積層を有している。この電荷蓄積層は膜厚が2〜3ｎｍのＳｉＮ、又はＳｉＯＮ等の絶縁膜と膜厚が３〜８ｎｍのポリシリコンとの積層構造にすることができる。また、ポリシリコンにはＲｕ等の金属が添加されていてもよい。電荷蓄積層の上には絶縁膜を有している。この絶縁膜は、例えば、膜厚が３〜１０ｎｍの下層Ｈｉｇｈ−ｋ膜と膜厚が３〜１０ｎｍの上層Ｈｉｇｈ−ｋ膜に挟まれた膜厚が４〜１０ｎｍのシリコン酸化膜を有している。Ｈｉｇｈ−ｋ膜はＨｆＯ等が挙げられる。また、シリコン酸化膜の膜厚はＨｉｇｈ−ｋ膜の膜厚よりも厚くすることができる。絶縁膜上には膜厚が３〜１０ｎｍの材料を介して膜厚が３０〜７０ｎｍの制御電極が形成されている。ここで材料はＴａＯ等の金属酸化膜、ＴａＮ等の金属窒化膜である。制御電極にはＷ等を用いることができる。
また、メモリセル間にはエアギャップを形成することができる。
以下に、本願に関連するその他の特許請求の範囲を付記する。
＜１＞ｎビットデータ（ｎは自然数）を記憶可能な第１メモリセルを複数個備え、外部のコントローラから、複数個の第１データ（ｍ＜ｎ）を受信後、受信した前記第１データを、第１レベルを超えないように、前記複数個の第１メモリセルに書き込み、この後、複数個の第２データ（ｈ＜ｎ）を受信後、前記複数個の第１メモリセルから前記第１ビットを読み出して、読み出した前記第１データと受信した前記第２データとに基づいて、前記複数個の第１メモリセルにデータを書き込む半導体記憶装置の読み出し動作において、前記複数個の前記メモリセルのうち、前記第１レベルを超えていないセルの数が、第１規定数以下の場合、前記２データ書き込み前と判断し、前期複数個の前記メモリセルのうち、前記第１レベルを超えていないセルの数が、第１規定数以上の場合、前記２データ書き込み後と判断し、この結果に基づきシーケンスを変更して読み出し動作を行うことを特徴とする半導体記憶装置。
＜２＞前記第１メモリセルは、３ビット記憶し、第１データは第１ビットを含み、第２データは第２及び第３ビットを含む、＜１＞に記載の半導体記憶装置。
＜３＞ｎビットデータを記憶可能、且つ前記第１メモリセルに接続された第２メモリセルをさらに備え、
受信した前記第１データの書き込みと前記第２データの受信との間に、第３データを受信し、受信した前記第３データを前記第２メモリセルに書き込む、＜１＞に記載の半導体記憶装置。
＜４＞前記第１メモリセルに書き込まれた３ビットデータのうち、
下位ビットデータは、２回の読み出し動作により確定し、
中位ビットデータは、３回の読み出し動作により確定し、
上位ビットデータは、２回の読み出し動作により確定する、
＜１＞〜＜３＞のいずれかに記載の半導体記憶装置。
＜５＞前記第１メモリセルに書き込まれた３ビットデータのうち、
下位ビットデータは、１回の読み出し動作により確定し、
中位ビットデータは、３回の読み出し動作により確定し、
上位ビットデータは、３回の読み出し動作により確定する、
＜１＞〜＜３＞のいずれかに記載の半導体記憶装置。
＜６＞前記第１メモリセルに接続されたワード線をさらに備え、
前記第２データを受信すると、前記ワード線に読み出し電圧が印加されることにより前記第１ビットが読み出され、前記読み出し電圧を印加された後に、前記ワード線にプログラム電圧が印加される、＜１＞に記載の半導体記憶装置。
＜７＞ｎビットデータ（ｎは自然数）を記憶可能な第１メモリセルと、前記第１メモリセルに隣接する第２メモリセルと、前期第１メモリに隣接し、前期第２メモリとは反対の位置にある、第３メモリセルを有する半導体記憶装置において、前記第１メモリセルからの読み出し時に、前記第２メモリセルと第３メモリセルからの読み出し動作を行い、これらの読み出し結果に基づき、第１メモリセル読み出し動作を行う半導体記憶装置。
＜８＞複数のメモリセルと複数のセレクトゲートを直列に接続した第１ストリング、第２ストリング、第３ストリング、第４ストリングを有し、前記第１〜４ストリングに接続されるメモリセルは、共通のワード線に接続され、前記複数のセレクトゲートに接続される第１〜６の選択信号線を有し、
前記第１ストリングは、前記第１と第２と第３の選択信号により選択され、
前記第２ストリングは、前記第２と第３と第４の選択信号により選択され、
前記第３ストリングは、前記第３と第４と第５の選択信号により選択され、
前記第４ストリングは、前記第４と第５と第６の選択信号により選択される、半導体記憶装置。
＜９＞複数のメモリセルと複数のセレクトゲートを直列に接続した第１〜ｎ（ｎは自然数）ストリングを有し、前記第１〜ｎストリングに接続されるメモリセルは、共通のワード線に接続され、前記複数のセレクトゲートに接続される第２×（ｎ−１）の選択信号線を有し、前記ストリングは、（ｎ−１）のセレクトゲートを有し、
前記第１ストリングは、前記第１〜第（ｎ−１）の選択信号により選択され、
前記第２ストリングは、前記第２〜第（ｎ−１＋１）の選択信号により選択され、
前記第ｎストリングは、前記第ｎ〜第２×（ｎ−１）選択信号によりされる、半導体記憶装置。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…メモリシステム、１０…半導体記憶装置、１１…メモリセルアレイ、１２…コマンドレジスタ、１３…アドレスレジスタ、１４…シーケンサ、１５…ドライバ回路、１６…ロウデコーダ、１７…センスアンプモジュール、２０…コントローラ、２１…ホストインターフェイス回路、２２…内蔵メモリ、２３…プロセッサ、２４…バッファメモリ、２５…ＥＣＣ回路、２６…ＮＡＮＤインターフェイス回路、３０…ホスト機器

Claims (18)

  1. ３ビットデータを記憶可能な第１メモリセルを備え、
    外部のコントローラから、第１及び第２ビットを含む第１データを受信すると、受信した前記第１データを前記第１メモリセルに書き込み、
    前記第１データを受信した後、第３及び第４ビットを含む第２データを受信すると、前記第１メモリセルから前記第１ビットを読み出して、読み出した前記第１ビットと受信した前記第２データとに基づいて、前記第１メモリセルに前記３ビットデータを書き込む、半導体記憶装置。
  2. ３ビットデータを記憶可能且つ前記第１メモリセルに接続された第２メモリセルをさらに備え、
    受信した前記第１データの書き込みと前記第２データの受信との間に、第５及び第６ビットを含む第３データを受信し、受信した前記第３データを前記第２メモリセルに書き込む、
    請求項１に記載の半導体記憶装置。
  3. 前記第１データに含まれた前記第２ビットの値と、前記第２データに含まれた前記第３ビットの値とは、同じ値を持つ、
    請求項１又は請求項２に記載の半導体記憶装置。
  4. 前記第１メモリセルに書き込まれた３ビットデータのうち、
    下位ビットデータは、１回の読み出し動作により確定し、
    中位ビットデータは、３回の読み出し動作により確定し、
    上位ビットデータは、３回の読み出し動作により確定する、
    請求項１乃至請求項３のいずれかに記載の半導体記憶装置。
  5. 前記第１メモリセルに接続されたワード線をさらに備え、
    前記第２データを受信すると、前記ワード線に読み出し電圧が印加されることにより前記第１ビットが読み出され、前記読み出し電圧を印加された後に、前記ワード線にプログラム電圧が印加される、
    請求項１乃至請求項４のいずれかに記載の半導体記憶装置。
  6. 受信した前記第１データの書き込みにおいて、
    前記ワード線には第１プログラムパルスが複数回印加され、前記第１プログラムパルスの電圧は第１電圧から第２電圧ずつ増加し、
    読み出した前記第１ビットと受信した前記第２データとに基づいた前記３ビットデータの書き込みにおいて、
    前記ワード線には第２プログラムパルスが複数回印加され、前記第２プログラムパルスの電圧は第３電圧から第４電圧ずつ増加し、
    前記第１電圧は前記第３電圧よりも高く、
    前記第２電圧は前記第４電圧よりも高い、
    請求項５に記載の半導体記憶装置。
  7. 請求項１乃至請求項６のいずれかに記載の半導体記憶装置と、
    前記第１及び第２データを含む書き込みデータを保持可能なメモリを含み、前記半導体記憶装置を制御するコントローラと、を備え、
    前記コントローラは、保持している前記第１データが前記半導体記憶装置に転送されると、前記第１データのうち前記第１ビットのデータを破棄する、メモリシステム。
  8. 請求項１又は請求項２に記載の半導体記憶装置と、
    ホスト機器と接続可能、且つ前記半導体記憶装置を制御するコントローラと、を備え、
    前記３ビットデータは前記第１メモリセルの閾値電圧に基づいて記憶され、
    前記コントローラは、第１コードに基づいて前記１メモリセルの閾値電圧に前記３ビットデータを割り当て、
    前記コントローラは、前記ホスト機器から受信した書き込みデータに対して前記第１コードを適用し、前記第１コードが適用された書き込みデータから前記第１データを生成して前記半導体記憶装置に送信し、前記第１コードが適用された書き込みデータから前記第２データを生成して前記半導体記憶装置に送信し、
    前記第１コードに基づくデータの割り付けと、前記第１及び第２データに基づくデータの割り付けとは異なっている、メモリシステム。
  9. 読み出した前記第１ビットと受信した前記第２データとに基づいた前記３ビットデータの書き込み動作において、前記第１ビットに続いて前記第２ビットも読み出され、前記３ビットデータの書き込み動作は読み出された前記第２ビットにも基づく、
    請求項８に記載のメモリシステム。
  10. 読み出した前記第１及び第２ビットと受信した前記第３及び第４ビットとに基づいた前記３ビットデータの書き込み動作において、
    読み出した前記第１及び第２ビットのデータは、受信した前記第３ビットのデータに基づいて訂正される、
    請求項９に記載のメモリシステム。
  11. 前記第２データを受信した後、読み出された前記第１及び第２ビットのデータは、前記第３ビットのデータによってエラーの有無が判別され、複数回の読み出し結果によってエラーが訂正される、
    請求項１０に記載のメモリシステム。
  12. 前記第１及び第２データと、前記第１メモリセルからの読み出しデータとは異なっている、
    請求項８乃至請求項１１のいずれかに記載のメモリシステム。
  13. 前記第１メモリセルに書き込まれた３ビットデータのうち、
    下位ビットデータは、２回の読み出し動作により確定し、
    中位ビットデータは、３回の読み出し動作により確定し、
    上位ビットデータは、２回の読み出し動作により確定する、
    請求項８乃至請求項１２のいずれかに記載のメモリシステム。
  14. ３ビットデータを記憶可能な第１メモリセルを備え、
    外部のコントローラから、第１ビットを含む第１データを受信すると、受信した前記第１データを前記第１メモリセルに書き込み、
    前記第１データを受信した後、第２及び第３ビットを含む第２データを受信すると、前記第１メモリセルから前記第１ビットを読み出して、読み出した前記第１ビットと受信した前記第２データとに基づいて、前記第１メモリセルに前記３ビットデータを書き込み、
    前記第１メモリセルに書き込まれた３ビットデータのうち、下位ビットデータは３回の読み出し動作により確定し、中位ビットデータは２回の読み出し動作により確定し、上位ビットデータは２回の読み出し動作により確定する、半導体記憶装置。
  15. ３ビットデータを記憶可能且つ前記第１メモリセルに接続された第２メモリセルをさらに備え、
    受信した前記第１データの書き込みと前記第２データの受信との間に、前記第１及び第２ビットを含む第３データを受信し、受信した前記第３データを前記第２メモリセルに書き込む、
    請求項１４に記載の半導体記憶装置。
  16. 前記第１メモリセルに接続されたワード線をさらに備え、
    前記第２データを受信すると、前記ワード線に読み出し電圧が印加されることにより前記第１ビットが読み出され、前記読み出し電圧を印加された後に、前記ワード線にプログラム電圧が印加される、
    請求項１４又は請求項１５に記載の半導体記憶装置。
  17. 受信した前記第１データの書き込みにおいて、
    前記ワード線には第１プログラムパルスが複数回印加され、前記第１プログラムパルスの電圧は第１電圧から第２電圧ずつ増加し、
    読み出した前記第１ビットと受信した前記第２データとに基づいた前記３ビットデータの書き込みにおいて、
    前記ワード線には第２プログラムパルスが複数回印加され、前記第２プログラムパルスの電圧は第３電圧から第４電圧ずつ増加し、
    前記第１電圧は前記第３電圧よりも高く、
    前記第２電圧は前記第４電圧よりも高い、
    請求項１６に記載の半導体記憶装置。
  18. 請求項１４乃至請求項１７のいずれかに記載の半導体記憶装置と、
    前記第１及び第２データを含む書き込みデータを保持可能なメモリを含み、前記半導体記憶装置を制御するコントローラと、を備え、
    前記コントローラは、保持している前記第１データが前記半導体記憶装置に転送されると、前記第１データを破棄する、メモリシステム。
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