CN106504786B

CN106504786B - 半导体存储装置

Info

Publication number: CN106504786B
Application number: CN201610141767.5A
Authority: CN
Inventors: 前嶋洋
Original assignee: Toshiba Memory Corp
Current assignee: Kioxia Corp
Priority date: 2015-09-08
Filing date: 2016-03-11
Publication date: 2020-02-11
Anticipated expiration: 2036-03-11
Also published as: JP2017054562A; TW201711042A; CN111243646B; CN106504786A; TWI628657B; CN111243646A; US9672929B2; US20170069394A1

Abstract

本发明的实施方式提供一种能够提高动作速度的半导体存储装置。实施方式的半导体存储装置(1)包括：能够保持数据的存储元、电连接在存储元的栅极的字线(WL)、及以及电连接在存储元的一端的源极线(CELSRC)，在存储元的读出动作中，对源极线(CELSRC)在第一阈值的判定时施加第一电压，在第二阈值的判定时施加与所述第一电压不同的第二电压，且对字线(WL)在第一及第二阈值的判定时施加第三电压。

Description

半导体存储装置

[相关申请案]

本申请案享有以日本专利申请案2015-176422号(申请日：2015年9月8日)为基础申请案的优先权。本申请案是通过参照该基础申请案而包含基础申请案的全部内容。

技术领域

本发明的实施方式涉及一种半导体存储装置。

背景技术

作为半导体存储装置，已知有NAND(Not and，与非)型闪速存储器。

发明内容

本发明的实施方式提供一种能够提高动作速度的半导体存储装置。

实施方式的半导体存储装置的特征在于包括：能够保持数据的存储元、电连接在所述存储元的栅极的字线、以及电连接在所述存储元的一端的源极线，在所述存储元的读出动作中，对所述源极线在第一阈值的判定时施加第一电压，在第二阈值的判定时施加与所述第一电压不同的第二电压，且对所述字线在所述第一阈值及所述第二阈值的判定时施加第三电压。

附图说明

图1是第一实施方式的半导体存储装置的方块图。

图2是第一实施方式的半导体存储装置所具备的存储单元阵列的电路图。

图3是第一实施方式的半导体存储装置所具备的传感放大器模块的电路图。

图4中的(a)、(b)是表示第一实施方式的半导体存储装置所具备的存储元的阈值电压的分布的图。

图5是表示第一实施方式的半导体存储装置的ABL方式的读出动作的时序图。

图6是表示第一实施方式的半导体存储装置的ABL方式的读出动作的时序图。

图7是表示第一实施方式的半导体存储装置的ABL方式的读出动作的时序图。

图8是表示第二实施方式的半导体存储装置的位线屏蔽方式的读出动作的时序图。

图9是表示第二实施方式的半导体存储装置的位线屏蔽方式的读出动作的时序图。

图10是表示第二实施方式的半导体存储装置的位线屏蔽方式的读出动作的时序图。

图11是表示第三实施方式的半导体存储装置的指令序行的图。

图12是表示用于第三实施方式的半导体存储装置的读出动作的指令的组合的图。

图13是表示第四实施方式的半导体存储装置所具备的存储元的阈值电压的漂移的图。

图14是表示第四实施方式的半导体存储装置的第二读出动作的时序图。

图15是表示用于第五实施方式的半导体存储装置的QPW方式的写入动作的多个验证电压的图。

图16是表示第五实施方式的半导体存储装置的QPW方式的写入动作的时序图。

图17是第六实施方式的半导体存储装置所具备的存储单元阵列的电路图。

图18是第六实施方式的半导体存储装置所具备的存储单元阵列的剖视图。

具体实施方式

以下，参照图式对实施方式进行说明。另外，在以下的说明中，对于具有相同功能及构成的要素标注共通的参照符号。

[1]第一实施方式

第一实施方式的半导体存储装置1包含多个存储元。在各存储元中例如能够存储多值的数据。本实施方式的半导体存储装置在对某一页面(详细内容在下文中叙述)的读出动作中，维持着将字线的电压保持在某一电压而不降低的状态使源极线的电压变化。

[1-1]构成

[1-1-1]整体构成

使用图1对半导体存储装置1的整体构成进行说明。半导体存储装置1具备存储单元阵列10、行解码器11、传感放大器模块12、输入输出电路13、数据输入输出缓冲器14、地址解码器15、列选择器16、控制电路(定序器)17、电压产生电路18、及状态寄存器19。

存储单元阵列10包含配置成矩阵状的多个存储元。为了控制施加至存储元的电压，在存储单元阵列10设置有多条位线、多条字线、及多条源极线。

行解码器11连接在多条字线。行解码器11对从地址解码器15发送的行地址进行解码而选择字线。此外，行解码器11对所选择的字线及非选择的字线施加适当的电压。

传感放大器模块12连接在多条位线。传感放大器模块12在数据的读出时传感从存储元读出至位线的数据，且在数据的写入时将写入数据传送至位线。此外，传感放大器模块12在读出动作中能够使用ABL(All bit line，全部位线)方式或位线屏蔽方式。另外，关于ABL方式的传感放大器模块12，例如记载在题为“包含具有电荷储存层与控制栅极的存储元的半导体存储装置”的在2009年11月5日申请的美国专利申请案2009/273,976号。此外，关于位线屏蔽方式的传感放大器模块12，例如记载在题为“半导体存储装置及其动作方法”的在2010年8月25日申请的美国专利申请案2010/868,196号。该等专利申请案的全部内容通过参照而援用于本案说明书中。

输入输出电路13与外部的控制器或主机(未图示)连接，且与外部进行数据DT的授受。从外部输入的写入数据从输入输出电路13经由数据输入输出缓冲器14发送至传感放大器模块12。通过传感放大器模块12读出的读出数据经由数据输入输出缓冲器14发送至输入输出电路13，并从输入输出电路13输出至外部。此外，输入输出电路13从外部接收各种指令CMD及地址信号ADD并发送至数据输入输出缓冲器14。

地址解码器15接收从输入输出电路13经由数据输入输出缓冲器14而发送的地址信号ADD。地址解码器15对地址信号ADD进行解码，将行地址发送至传感放大器模块12，且将列地址发送至列选择器16。

列选择器16根据从地址解码器15接收的列地址而产生用以选择位线的列选择信号。列选择器16将所产生的列选择信号发送至传感放大器模块12。

定序器17与外部的控制器或主机(未图示)连接而接收外部控制信号。外部控制信号包含芯片赋能信号/CE、写入赋能信号/WE、读出赋能信号/RE、地址锁存赋能信号ALE、及指令锁存赋能信号CLE等。此外，定序器17接收从输入输出电路13经由数据输入输出缓冲器14而发送的指令CMD。定序器17基于外部控制信号及指令CMD而产生控制读出动作、写入动作、及删除动作的控制信号。该控制信号被发送至行解码器11、传感放大器模块12、及电压产生电路18等。定序器17使用该控制信号总括地控制半导体存储装置1的各种动作。

电压产生电路18根据从定序器17发送的控制信号而产生数据的写入、读出、及删除所必需的电压并供给至存储单元阵列10、行解码器11、及传感放大器模块12。由此，将各种动作所必需的电压分别施加至位线、字线、及源极线。

状态寄存器19连接在输入输出电路13、及定序器17。状态寄存器19例如保持数据的写入或删除动作的状态，由此将动作是否正常地完成通知至外部的控制器(未图示)。状态寄存器19能够保持从外部的控制器接收的指令或地址等，且也能够保持各种表格。

[1-1-2]存储单元阵列10

使用图2对存储单元阵列10的电路构成进行说明。

首先，对存储单元阵列10所具备的区块BLK的构成进行说明。存储单元阵列10具备j个(j为1以上的自然数)区块BLK。在图2中仅图示区块BLK0的详细情况，其他区块BLK也具有与区块BLK0相同的构成。

区块BLK例如成为数据的删除单位，同一区块BLK内的数据被一次性删除。各区块BLK具备m个(m为1以上的自然数)NAND串NS。NAND串NS具备n个(n为1以上的自然数)存储元晶体管MT、选择晶体管ST1、及选择晶体管ST2。

存储元晶体管MT非易失地保持数据，且包含控制栅极及电荷储存层。存储元晶体管MT能够存储2值(1位)或多值(2位以上)。n个存储元晶体管MT在各NAND串中，串联连接在选择晶体管ST1、ST2间。

选择晶体管ST1、ST2使用于进行数据的读出及写入的NAND串NS的选择。选择晶体管ST1、ST2的一端分别连接在串联连接的n个存储元晶体管MT的一端及另一端。

其次，对设置在存储单元阵列10的配线进行说明。半导体存储装置1具备位线BL、字线WL、源极线CELSRC、选择栅极线SGD、及选择栅极线SGS。

位线BL沿着Y方向设置，且m条位线BL并联配置。各位线BL在j个区块BLK间共通地连接在与同一列对应的NAND串NS的选择晶体管ST1的另一端。

字线WL沿着X方向设置，且在每一区块BLK并联地排列有n条字线WL。n条字线WL并联配置。各字线WL在各区块BLK中的m个NAND串NS间共通地连接在与同一行对应的存储元晶体管MT的控制栅极。对连接在同一字线WL的m个存储元晶体管MT一批进行数据的写入及读出。该单位是作为页面而处理。

源极线CELSRC例如在多个区块BLK间共通地设置。源极线CELSRC在各区块BLK中共通地连接在m个NAND串NS所包含的选择晶体管ST2的另一端。

选择栅极线SGD、SGS设置在每一区块BLK。各选择栅极线SGD、SGS分别在各区块BLK中共通地连接在m个NAND串NS所包含的选择晶体管ST1、ST2的栅极。

[1-1-3]传感放大器模块12

使用图2对传感放大器模块12的构成进行说明。传感放大器模块12具备多个传感放大器部SA及数据锁存器DL。1个传感放大器部SA及1个数据锁存器DL对应于1位的数据。

传感放大器部SA在数据的读出时对内部节点(详细内容在下文中叙述)的电位变动进行侦测及放大，而判断存储元晶体管MT所存储的数据。此外，传感放大器部SA在数据的写入时根据数据锁存器DL所保持的数据而对位线BL进行充电或放电。

数据锁存器DL在数据的读出时暂时保持传感放大器部SA所判断的数据。此外，数据锁存器DL在数据的写入时暂时保持从输入输出电路13传输的写入数据。另外，在存储元晶体管MT保持2位以上的数据的情况下，相对于1个传感放大器部SA而设置2个以上的数据锁存器DL。

使用图3对传感放大器部SA的电路构成进行说明。传感放大器部SA具备高耐电压n通道MOS(Metal Oxide Semiconductor，金属氧化物半导体)晶体管40、低耐电压n通道MOS晶体管41～46、低耐电压p通道MOS晶体管47～49、及电容器50。

晶体管40的一端连接在对应的位线BL，将控制信号BLS供给至晶体管40的栅极。晶体管41的一端连接在晶体管40的另一端，晶体管41的另一端连接在节点SCOM，将控制信号BLC供给至晶体管41的栅极。晶体管42的一端连接在节点SCOM，晶体管42的另一端连接在节点SSRC，将控制信号BLX供给至晶体管42的栅极。晶体管43的一端连接在节点SCOM，晶体管43的另一端连接在节点SEN，将控制信号XXL供给至晶体管43的栅极。晶体管44的一端连接在节点SSRC，晶体管44的另一端连接在节点SEN，将控制信号HLL供给至晶体管44的栅极。晶体管45的一端连接在节点SCOM，晶体管45的另一端连接在节点SRCGND，晶体管45的栅极连接在节点INV＿S。晶体管46的一端连接在节点SEN，晶体管46的另一端连接在电源端子，将控制信号BLQ供给至晶体管46的栅极。晶体管47的一端连接在汇流排LBUS，晶体管47的栅极连接在节点SEN。晶体管48的一端连接在晶体管47的另一端，晶体管48的另一端连接在电源端子，将控制信号STB供给至晶体管48的栅极。晶体管49的一端连接在节点SSRC，晶体管49的另一端连接在电源端子，晶体管49的栅极连接在节点INV＿S。电容器50的一端连接在节点SEN，电容器50的另一端连接在时脉CLK。

传感放大器部SA经由汇流排LBUS连接在数据锁存器DL。数据锁存器DL包含2个反相器电路，且连接在节点INV＿S。

另外，施加至连接在晶体管46、48、49的另一端的电源端子的电压为VDDSA。VDDSA例如为2.5V。施加至节点SRCGND的电压例如为VSS。VSS例如为0V。VDDSA及VSS的电压值并不限定于此，能够进行各种变更。

此外，传感放大器模块12的构成也能够为其他构成。关于传感放大器模块12的构成，例如也能够将晶体管47设为n通道MOS晶体管。在此情况下，数据锁存器DL连接在晶体管48的一端。

[1-1-4]存储元晶体管MT的阈值分布

使用图4对存储元晶体管MT的阈值电压分布进行说明。图4的纵轴表示存储元晶体管MT的数量，横轴表示阈值电压Vth。

图4中的(a)是说明能够存储2值(1位)的存储元晶体管MT的阈值电压分布的图。存储1位数据的存储元晶体管MT能够获取2个阈值中的任一者。图4中的(a)所示的较低的阈值电压分布为删除状态，例如分配有数据“1”。另一方面，较高的阈值电压分布为写入状态，例如分配有数据“0”。

图4中的(b)是说明能够存储多值(2位以上)的存储元晶体管MT的阈值电压分布的图。在以下的实施方式中，以能够存储2位的存储元晶体管MT为例进行说明。另外，以下的实施方式也能够应用于能够存储3位以上的存储元晶体管MT。

如图示般，存储2位数据的存储元晶体管MT能够获取4个阈值中的任一者。如果将图4中的(b)所示的阈值电压分布从低至高依序设为阈值电压分布E、A、B、C，则阈值电压分布E、A、B、C分别例如分配有2位的数据“11”、“01”、“00”、“10”。分配在各阈值电压分布的数据并不限定于此，能够进行各种变更。

此外，图4中的(b)所示的读出电压VA设定在阈值电压分布E、A间，读出电压VB设定在阈值电压分布A、B间，阈值电压VC设定在阈值电压分布B、C间。被施加有读出电压的存储元晶体管MT能够根据所存储的数据而接通或断开，从而能够判定其阈值电压相对于读出电压较高或较低。读出通过电压VREAD是较最高的阈值电压分布的上限高的电压，被施加有VREAD的存储元晶体管MT不管所存储的数据而均接通。

[1-2]动作

[1-2-1]ABL方式的传感方法

使用图5对ABL方式的传感方法进行说明。ABL方式的传感方法使用全部位线BL进行读出动作。

在时刻t0，定序器17将控制信号BLS、BLC、HLL设为“H”位准而将晶体管40、41、44设为接通状态。此外，定序器17将控制信号BLX的电压设为例如0.7+Vth。由此，晶体管42将节点SSRC及节点SCOM间的电位差箝位于特定的电压。节点INV＿S为“L”位准，晶体管49成为接通状态且晶体管45成为断开状态。由此，位线BL经由晶体管49、42、41、40而被充电，从而位线BL的电压成为VBL。VBL例如为0.5V。此外，电容器50经由晶体管49、44而被充电。由此，节点SEN的电压上升而成为“H”位准。另外，控制信号BLX的电压值、及位线BL所被充电的电压值并不限定于此，能够进行各种变更。

在时刻t1，定序器17将控制信号HLL设为“L”位准而将晶体管44设为断开状态。

在时刻t2，定序器17将控制信号XXL设为“H”位准而将晶体管43设为接通状态。在选择存储元为接通状态的情况下，电容器50经由晶体管43、41、40对位线BL放电。由此，节点SEN的电压下降至“L”位准，从而晶体管47成为接通状态。在选择存储元为断开状态的情况下，电容器50不放电，节点SEN的电压维持在“H”位准。在节点SEN的电压维持“H”位准时，晶体管47为断开状态。

在时刻t3，定序器17将控制信号STB设为“L”位准而将晶体管48设为接通状态。在选择存储元为接通状态的情况下，晶体管47成为接通状态，故而节点INV＿S的电压经由晶体管48、47而被充电从而成为“H”位准。在选择存储元为断开状态的情况下，晶体管47成为断开状态，故而节点INV＿S的电压维持“L”位准。继而，定序器17将控制信号STB设为“H”位准而将晶体管48设为断开状态。由此，数据锁存器DL的节点INV＿S能够保持读出结果。

在时刻t4，定序器17将控制信号BLS、BLC、BLX、XXL设为“L”位准而将晶体管40、41、42、43设为断开状态。如此，位线BL放电，其电压成为VSS，定序器17结束读出动作。

[1-2-2]多值数据的读出方法

第一实施方式的半导体存储装置1存在如下情况，即在读出存储有多值数据的存储元的数据的情况下，使用多个读出电压连续地进行读出动作。为了对存储元施加多个读出电压，半导体存储装置1能够使用使施加至字线WL的电压变化的方法(方法1)、及使施加至源极线CELSRC的电压变化的方法(方法2)。以下，以连续地进行使用读出电压VA的数据的判定(AR动作)、使用读出电压VC的数据的判定(CR动作)的情况为例进行说明。

使用图6对方法1的读出动作进行说明。在图6中，为了便于图示，将选择字线表示为WL＿sel，将非选择字线表示为WL＿usel，将非选择选择栅极线表示为USGD，将非选择选择栅极线表示为USGS。此外，将读出电压VC与读出电压VA的差设为ΔAC。

首先，进行AR动作。

在时刻t0，行解码器11将选择字线WL＿sel的电压设为VA，将非选择字线WL＿usel及选择栅极线SGD、SGS的电压设为VREAD，将源极线CELSRC及非选择选择栅极线USGD、USGS的电压设为VSRC。VSRC是在读出动作时施加至源极线CELSRC的电压，能够根据读出方法、及判定的阈值电压而进行各种变更。传感放大器模块12进行位线BL的充电，从而位线BL的电压成为VBL。

在时刻t1，定序器17将控制信号STB设为“L”位准，传感放大器模块12判定选择存储元的阈值电压是否为读出电压VA以下。继而，定序器17将控制信号STB设为“H”位准，将读出结果保持在数据锁存器DL而结束AR动作。

继而，进行CR动作。

在时刻t2，行解码器11将选择字线WL＿sel的电压设为VC。此时，选择字线WL＿sel的电压从VA仅上升ΔAC而成为VC。

在时刻t3，定序器17将控制信号STB设为“L”位准，并判定读出结果。继而，定序器17将控制信号STB设为“H”位准，将读出结果保持在数据锁存器DL而结束CR动作。

在时刻t4，行解码器11将选择字线WL＿sel、非选择字线WL＿usel、源极线CELSRC、选择栅极线SGD、SGS、及非选择选择栅极线USGD、USGS的电压设为VSS，结束读出动作。

继而，使用图7对方法2的读出动作进行说明。

在开始进行读出动作时，选择字线WL＿sel、非选择字线WL＿usel、位线BL、源极线CELSRC、及非选择选择栅极线USGD、USGS的电压分别为VSS。控制信号STB被设定为“H”位准。

首先，进行AR动作。

在时刻t0，行解码器11将选择字线WL＿sel的电压设为VA，将非选择字线WL＿usel及选择栅极线SGD、SGS的电压设为VREAD，将源极线CELSRC及非选择选择栅极线USGD、USGS的电压设为VSRC。传感放大器模块12进行位线BL的充电，从而位线BL的电压成为VBL。

在时刻t1，定序器17将控制信号STB设为“L”位准，并判定读出结果。继而，定序器17将控制信号STB设为“H”位准，将读出结果保持在数据锁存器DL，结束AR动作。

继而，进行CR动作。

在时刻t2，行解码器11使源极线CELSRC、及非选择选择栅极线USGD、USGS的电压下降ΔVC。此时，VA－(VSRC－ΔAC)与VC－VSRC相等。由此，选择存储元的控制栅极及通道之间的电压差成为与图6中说明的CR动作相同的状态。通过使施加至非选择选择栅极线USGD、USGS的电压与源极线CELSRC一致而提高动作速度。

在时刻t3，定序器17将控制信号STB设为“L”位准，并判定读出结果。继而，定序器17将控制信号STB设为“H”位准，将读出结果保持在数据锁存器DL，结束CR动作。

另外，在读出动作时，如果源极线CELSRC的电压变化，则流过连接有非选择字线的存储元晶体管MT的电流量尽管微小但也会随之增加。该增加量能够通过传感放大器模块12缩短传感时间而修正。此外，该增加量也能够通过使控制信号BLC的电压变化来限制供给至位线BL的电流而修正。

[1-3]第一实施方式的效果

在半导体存储装置中，在连续地读出存储有多值的存储元的数据的情况下，如图6所示，通过使施加至选择字线WL的电压上升而判定读出数据。然而，存在因微细化所伴随之字线的配线电阻增加而由字线所致的延迟增大、动作变慢的情况。

因此，第一实施方式的半导体存储装置1在连续地读出数据的情况下，通过使源极线CELSRC的电压下降而使施加至选择存储元的电压变化。具体而言，将施加至字线WL的电压固定，且改变源极线CELSRC的电压位准，由此将所需的电压差施加至存储元晶体管MT的控制栅极与通道间。源极线CELSRC设置有多个支路配线，故而配线电阻较字线WL低而延迟较小。

由此，第一实施方式的半导体存储装置1能够使由配线所致的延迟变小，从而能够使连续的读出动作的速度高速化。

另外，在从较高的阈值电压的判定进行较低的阈值电压的判定的情况下，例如在使AR动作与CR动作的顺序颠倒的情况下，通过使字线WL或源极线CELSRC的电压上升而能够获得相同的效果。

[2]第二实施方式

第二实施方式的半导体存储装置1以位线屏蔽方式进行读出动作。读出动作的方式与第一实施方式不同。以下，仅对与第一实施方式不同的方面进行说明。

[2-1]动作

[2-1-1]位线屏蔽方式的传感方法

使用图8对位线屏蔽方式的传感方法进行说明。位线屏蔽方式的传感方法例如是选择一半的位线BL进行读出动作。

在位线屏蔽方式的读出动作中，将选择位线设为BL＿sel，将非选择位线设为BL＿usel。例如，选择位线BL＿sel是排列在第偶数号的位线BL，非选择位线BL＿usel是排列在第奇数号的位线BL。该组合能够进行各种变更，例如关于所排列的位线BL，也能够每隔4个设定为选择位线BL＿sel。

在时刻t0，定序器17将控制信号BLS、BLC、BLX、HLL设为“H”位准而将晶体管40、41、42、44设为接通状态。

连接有选择位线BL＿sel的传感放大器模块12的节点INV＿S为“L”位准，晶体管49成为接通状态且晶体管45成为断开状态。由此，选择位线BL＿sel经由晶体管49、42、41、40而被充电，从而选择位线BL＿sel的电压成为VBL。此外，电容器50经由晶体管49、44而被充电。由此，节点SEN的电压上升而成为“H”位准。信号BLC在位线BL的充电时例如设定为0.5V+Vth。另外，控制信号BLC的电压值并不限定于此，能够进行各种变更。

连接有非选择位线BL＿usel的传感放大器模块12的节点INV＿S为“H”位准，晶体管49成为断开状态且晶体管45成为接通状态。由此，非选择位线BL＿usel经由晶体管45、41、40而连接在节点SRCGND，电容器50经由晶体管43、45而连接在节点SRCGND。由此，非选择位线BL＿usel及电容器50未被充电，非选择位线BL＿usel作为降低读出动作时的噪声的屏蔽线而发挥功能。另外，此时的非选择位线BL＿usel的电压成为施加至源极线CELSRC的电压即VSRC。

在时刻t1，定序器17将控制信号BLC、BLX、HLL设为“L”位准而将晶体管41、42、44设为断开状态。如果晶体管41成为断开状态，则位线BL的电压对应于选择存储元中所存储的数据而变化。

在选择存储元存储有数据“0”的情况下，选择存储元成为断开状态。此时，选择位线BL＿sel的电压维持在VBL。

在选择存储元存储有数据“1”的情况下，选择存储元成为接通状态。此时，充电至选择位线BL＿sel的电荷向源极线CELSRC放电。由此，选择位线BL＿sel的电压成为VSS。

在时刻t2，定序器17将控制信号XXL设为“H”位准而将晶体管43设为接通状态。此外，定序器17将控制信号BLC的电压设为0.4+Vth。由此，晶体管41将节点SCOM与位线BL间的电位差箝位于特定的电压。另外，控制信号BLC的电压值并不限定于此，能够进行各种变更。

在选择存储元为接通状态的情况下，电容器50经由晶体管43、41、40对位线BL放电。由此，节点SEN的电压下降至“L”位准为止，从而晶体管47成为接通状态。

在选择存储元为断开状态的情况下，电容器50不放电而节点SEN的电压维持在“H”位准。由此，节点SEN的电压维持“H”位准而晶体管47成为断开状态。

在时刻t3，定序器17将控制信号STB设为“L”位准而将晶体管48设为接通状态。在选择存储元为接通状态的情况下，晶体管47成为接通状态，故而节点INV＿S的电压经由晶体管48、47被充电而成为“H”位准。在选择存储元为断开状态的情况下，晶体管47成为断开状态，故而节点INV＿S的电压维持“L”位准。继而，定序器17将控制信号STB设为“H”位准而将晶体管48设为断开状态。由此，数据锁存器DL的节点INV＿S能够保持读出结果。

在时刻t4，定序器17将控制信号BLS、BLC、XXL设为“L”位准而将晶体管40、41、43设为断开状态。如此，位线BL放电，其电压成为VSS，定序器17结束读出动作。

[2-1-2]多值的读出方法

第二实施方式的半导体存储装置1与第一实施方式同样地，能够使用方法1及方法2的读出方法。以下，以连续地进行AR动作及CR动作的情况为例进行说明。

使用图9对使用BL屏蔽方式的方法1的读出方法进行说明。

在时刻t0，传感放大器模块12对选择位线BL＿sel进行充电，从而选择位线BL的电压成为VBL。非选择位线BL＿usel被从源极线CELSRC充电，从而非选择位线BL＿usel的电压成为VSRC。其他动作与图6相同。另外，图9的未图示的数据的传感方法与图6中所说明的动作不同。

继而，使用图10对使用BL屏蔽方式的方法2的读出方法进行说明。

在时刻t0，传感放大器模块12进行位线BL的充电，从而位线BL的电压成为VBL。非选择位线BL＿usel被从源极线CELSRC充电，从而非选择位线BL＿usel的电压成为VSRC。

在时刻t2，随着源极线CELSRC的电压的下降而选择位线BL的电压成为VBL－ΔAC，非选择位线BL＿usel的电压成为VSRC－ΔAC。其他动作与图7相同。另外，图10的未图示的数据的传感方法与图7中所说明的动作不同。

另外，与第一实施方式同样地，在读出动作时，如果源极线CELSRC的电压变化，则流过连接有非选择字线的存储元晶体管MT的电流量尽管微小但也会随之增加。该增加量是通过与第一实施方式相同的方法而修正。

[2-2]第二实施方式的效果

根据第二实施方式的半导体存储装置1，通过使源极线CELSRC的电压下降，能够获得与第一实施方式相同的效果。

此外，第二实施方式的半导体存储装置1使用位线屏蔽方式的传感方法，故而读出数据的输出较第一实施方式更高速，且能够降低消耗电力。

[3]第三实施方式

第三实施方式的半导体存储装置1通过多个读出指令而分开使用第一实施方式的读出动作及第二实施方式的读出动作。

使用图11对用于半导体存储装置1的读出动作的指令CMD进行说明。半导体存储装置1能够进行例如2种读出动作。此处，将与指令CMDA对应的读出动作设为读出A，将与指令CMDB对应的读出动作设为读出B。读出A是使用例如ABL方式的方法1的读出动作，读出B是使用例如ABL方式的方法2的读出动作。将该指令的分配设为情况1。

如果定序器17接收到指令CMDA，继而接收到地址信号ADD，则执行读出A。读出时间T_RA例如为60μs。另一方面，如果定序器17接收到指令CMDB，继而接收到地址信号ADD，则执行读出B。读出时间T_RB例如为45μs。如上所述，读出B是较读出A更高速的读出动作。如上所述，读出时间根据所使用的读出动作而各不相同。

如图12所示，第一实施方式的读出动作、及第二实施方式的读出动作能够分配在不同的指令CMD。除所述情况1的组合以外，例如也能够如情况2般设使用ABL方式的方法1的读出动作与指令CMDA对应，且设使用BL屏蔽方式的方法2的读出动作与指令CMDB对应，也能够如情况3般设使用BL屏蔽方式的方法1的读出动作与指令CMDA对应，且设使用ABL方式的方法2的读出动作与指令CMDB对应。此外，也存在如图12所示的组合。

如上所述，第三实施方式的半导体存储装置1能够将ABL方式或位线屏蔽方式、进而方法1的读出方法及方法2的读出方法分别组合而使用。由此，第三实施方式的半导体存储装置1能够根据客户的要求而变更应用于指令CMD的读出动作的种类，从而能够选择适合于用途的读出动作。

另外，读出动作及对应的指令的个数并不限定于此，也能够为3种以上。该情况也同样地，能够通过对各个指令CMD分配不同的读出动作而选择适合于用途的读出动作。

[4]第四实施方式

第四实施方式的半导体存储装置1在存储有数据的存储元的阈值电压漂移的情况下，对探索读出电压的最佳值的第二读出动作应用第二实施方式的读出动作。以下，仅对与第一～第三实施方式不同的方面进行说明。

[4-1]关于阈值电压的漂移

使用图13对存储元晶体管MT的阈值电压的漂移进行说明。存储元晶体管MT例如受到写入后的编程干扰及读出后的读出干扰的影响。如果受到该影响，则存在存储元晶体管MT的阈值电压例如如图13所示般向负侧漂移的情况。

此时，在预先设定的读出电压下，存在无法从存储元晶体管MT正确地读出数据而位错误率增加的情况。此处，位错误率表示所读出的数据中所含的错误位的比率。

因此，对位错误率增加的页面执行使读出电压最佳化的漂移读出。由此，能够减少从存储元晶体管MT读出的数据的错误位的数量。所谓漂移读出是指使用从预先设定的读出电压值漂移的电压值进行的读出动作，漂移读出中所使用的读出电压的最佳值取决于第二读出动作。

[4-2]第二读出动作

继而，对第二读出动作进行说明。

第二读出动作例如是在位错误率超过任意值时执行且探索存储元晶体管MT的阈值电压分布的读出动作。第二读出动作使用屏蔽读出方式。在第二读出动作中，使读出电压每次变化固定量而使用各读出电压读出数据。定序器17设置以与各阈值电压分布对应的读出电压为中心的探索区域，且在各读出电压的每一者执行第二读出动作的情况较多。而且，在该探索区域内，基于错误位数最少的电压而决定读出电压的最佳值，并使用该最佳值执行漂移读出。

使用图14，以对连接在位线BL的存储元晶体管MT进行寻找读出电压VA的最佳值的第二读出动作、及使读出电压最佳化的漂移读出的情况为例进行说明。

首先，进行第二读出动作。

在时刻t0，行解码器11将选择字线WL＿sel的电压设为AR＿search。AR＿search高于VA，例如设定为阈值电压分布A内的值。

此外，行解码器11将非选择字线WL＿usel、选择栅极线SGD、及选择栅极线SGS的电压设为VREAD，将源极线CELSRC及非选择选择栅极线USGD、USGS的电压设为VSRC。关于VSRC，AR＿search－VSRC的值例如设定为阈值电压分布E内的值。

传感放大器模块12对选择位线BL＿sel进行充电，从而选择位线BL＿sel的电压成为VBL。另一方面，非选择位线BL＿usel的电压被从源极线CELSRC充电而成为VSRC。此外，传感放大器模块12在时刻t1之前传感选择存储元的读出结果。

在时刻t1，行解码器11使源极线CELSRC及非选择选择栅极线USGD、USGS的电压仅下降Δsearch。Δsearch能够设定为任意值。选择位线BL＿sel及非选择位线BL＿usel的电压随着源极线CELSRC的电压降低而仅降低Δsearch。传感放大器模块12在时刻t2之前传感选择存储元的读出结果。

在时刻t2，行解码器11使源极线CELSRC及非选择选择栅极线USGD、USGS的电压仅下降Δsearch。选择位线BL＿sel及非选择位线BL＿usel的电压随着源极线CELSRC的电压降低而仅降低Δsearch。传感放大器模块12在时刻t3之前传感选择存储元的读出结果。

从时刻t3至时刻t4重复进行源极线CELSRC及非选择选择栅极线USGD、USGS的电压的下降及读出结果的传感。重复进行该等动作的次数能够设定为任意的次数。重复下降后的选择字线WL＿sel的电压与选择位线BL＿sel的电压差例如设定为阈值电压分布A内的值。

通过以上的动作而检测出包含相邻的阈值电压分布E及阈值电压分布A的波谷部分的阈值电压分布。根据所检测出的阈值电压分布而计算与最小值对应的阈值电压，该阈值电压成为读出电压的最佳值VSRCF。此处，VSRCF是在使施加至源极线CELSRC的电压变化的读出动作中施加至源极线CELSRC的电压的最佳值。求出读出电压的最佳值的方法的一例例如记载在题为“半导体存储装置”的在2011年12月12日申请的日本专利申请案2011/271393号。该专利申请案的全部内容通过参照而援用于本案说明书中。

继而，进行漂移读出。

在时刻t4，行解码器11将源极线CELSRC及非选择选择栅极线USGD、USGS的电压设为VSRCF。此时，选择字线WL＿sel的电压维持AR＿search，位线BL＿sel的电压成为VBLF。VBLF的电压值为VBL－(VSRC－VSRCF)。此外，传感放大器模块12在时刻t5之前传感选择存储元的读出结果。

在时刻t5，行解码器11将选择字线WL＿sel、非选择字线WL＿usel、选择栅极线SGD、SGS、源极线CELSRC、及非选择选择栅极线USGD、USGS的电压设为VSS，结束第二读出动作及漂移读出。

[4-3]第四实施方式的效果

第四实施方式的半导体存储装置1对探索读出电压的最佳值的第二读出动作应用第二实施方式的读出动作。由此，第四实施方式的半导体存储装置1能够使第二读出动作的速度高速化。

另外，第二读出动作也能够通过使源极线CELSRC的电压上升而进行。在此情况下，如果列举寻找VA的最佳值的第二读出动作为例，则关于VSRC，AR＿search－VSRC的值例如设定为阈值电压分布A内的值。此外，重复上升后的AR＿search与源极线CELSRC的电压的差例如设定为阈值电压分布E内的值。

此外，在将第二读出动作的结果应用于使施加至字线WL的电压变化的读出动作的情况下，例如以AR＿search－VSRCF＝VF－VSRC成立的方式设定的VF成为读出电压的最佳值。

此外，在针对读出电压VB及VC的第二读出动作中，也能够通过使施加至选择字线WL＿sel及源极线CELSRC的电压的初始值变更，而使用相同的方法寻找最佳值。即便在存储元晶体管MT存储有3位以上的数据的情况下，也能够同样地应用本实施方式。

[5]第五实施方式

第五实施方式的半导体存储装置1在使用QPW(Quick pass write，快速通过写入)方式的写入动作中将第一实施方式及第二实施方式的读出动作应用于选择存储元的验证。以下，仅对与第一～第四实施方式不同的方面进行说明。

[5-1]关于QPW方式

使用图15在半导体存储装置1中对QPW方式进行说明。如果在写入动作中使用QPW方式，则能够缩窄进行写入的存储元的阈值电压分布的宽度。

在向选择存储元的数据的写入动作中进行编程动作及验证动作。编程动作是对选择存储元施加编程脉冲电压VPGM而使阈值电压漂移的动作。验证动作是通过使用验证电压的读出动作而确认选择存储元的阈值电压的动作。

图15表示通过编程动作使选择存储元的阈值电压漂移的情况。QPW方式使用2种验证电压VH、VL。验证电压VH是通过写入动作而漂移的成为选择存储元的最终目标的阈值电压。相对于此，验证电压VL设定为较验证电压VH低ΔVR。ΔVR能够设定为任意值。

在编程动作时施加至位线BL的电压根据通过验证动作所确认的选择存储元的阈值电压而不同。在选择存储元的阈值电压未达验证电压VL的情况下，对位线BL施加接地电压VSS。在选择存储元的阈值电压为验证电压VL以上且未达验证电压VH的情况下，对位线BL施加电压VQPW。VQPW设定在VSS与VBL之间。在选择存储元的阈值电压为验证电压VH以上的情况下，对位线BL施加电压VBL。

由编程动作所致的选择存储元的阈值电压的漂移量，在对位线BL施加VQPW的情况下较对位线BL施加VSS的情况下小。在对位线BL施加VBL的情况下，选择存储元的阈值电压不会因编程动作而漂移。

选择存储元的阈值电压通过进行复数次编程动作而分布为验证电压VL以上。在选择存储元的阈值电压成为验证电压VH以上的情况下，向选择存储元的写入动作结束。

如上所述，使用QPW方式的写入动作能够通过对阈值电压接近验证电压VH的选择存储元进行对位线BL施加VQPW的编程动作而缩窄选择存储元的阈值电压分布的宽度。

另外，QPW方式的详细内容记载在题为“非易失性半导体存储装置”的在2014年4月28日申请的美国专利申请案14/263,948号。此外，记载在题为“非易失性半导体存储装置”的在2009年9月21日申请的美国专利申请案12/563,296号。该等专利申请案的全部内容通过参照而援用于本案说明书中。

[5-2]写入动作

使用图16对于半导体存储装置1使用QPW方式的写入动作的详细内容进行说明。图16表示1次验证动作及编程动作。

首先，对验证动作进行说明。

在时刻t0，行解码器11将选择字线WL＿sel的电压设为验证读出电压VR。VR设定为高于VH。

此外，行解码器11将非选择字线WL＿usel、选择栅极线SGD、及选择栅极线SGS的电压设为VREAD，将源极线CELSRC及非选择选择栅极线USGD、USGS的电压设为VSRC。VR－VSRC与验证电压VL对应。此时，为了提高动作速度，施加至非选择选择栅极线USGD、USGS的电压与源极线CELSRC一致。

传感放大器模块12对位线BL施加电压，从而位线BL的电压成为VBL。

传感放大器模块12在时刻t1之前传感选择存储元的读出结果。传感的时序能够在选择字线WL＿sel的电压与位线BL的电压成为VR－VSRC以后适当调整。VR－(VSRC+ΔVL)与验证电压VH对应。

在时刻t1，行解码器11使源极线CELSRC及非选择选择栅极线USGD、USGS的电压仅下降ΔVL。

传感放大器模块12在时刻t2之前传感选择存储元的读出结果。传感的时序能够在选择字线WL＿sel的电压与位线BL的电压仅下降ΔVL以后适当调整。

在时刻t2，行解码器11将选择字线WL＿sel、非选择字线WL＿usel、选择栅极线SGD、SGS、源极线CELSRC、及非选择选择栅极线USGD、USGS的电压设为VSS。

通过以上的验证动作，传感放大器模块12的数据锁存器DL保持确认选择存储元的阈值电压的结果。

继而，对编程动作进行说明。

在时刻t3，传感放大器模块12根据保持在数据锁存器DL的确认选择存储元的阈值电压的结果而对位线BL施加电压。行解码器11将选择字线WL＿sel的电压设为VPGM。由此，根据所连接的位线BL的电压而对选择存储元进行写入。此外，行解码器11将非选择字线WL＿usel的电压设为编程通过电压VPASS。VPASS小在VPGM，对控制栅极电极施加有VPASS的存储元晶体管MT成为接通状态。由此，能够使连接在非选择字线WL＿usel的存储元晶体管MT为写入禁止。此外，行解码器11将源极线CELSRC的电压设为VDD。

在时刻t4，传感放大器模块12将位线BL的电压设为VSS。行解码器11将选择字线WL＿sel、非选择字线WL＿usel、选择栅极线SGD、SGS、及源极线CELSRC的电压设为VSS，结束编程动作。

[5-3]第五实施方式的效果

第五实施方式的半导体存储装置1在使用QPW方式的写入动作中，通过使源极线CELSRC下降而进行选择存储元的验证动作。由此，与第一及第二实施方式同样地，能够缩短验证动作的时间，从而能够提高半导体存储装置1的写入速度。

[6]第六实施方式

第六实施方式对具有积层有存储元的构造的半导体存储装置1应用第一～第五实施方式。以下，仅对与第一～第五实施方式不同的方面进行说明。

[6-1]存储单元阵列10的构成

使用图17对存储单元阵列10的电路构成进行说明。图17表示一个区块BLK。

区块BLK例如具备4个串单元SU。各个串单元SU具备L个(L为1以上的自然数)的NAND串NS。NAND串NS中所包含的存储元晶体管MT的个数例如为8个。

位线BL是沿着Y方向设置，且L条位线BL并联配置。各位线BL在多个区块BLK间共通地连接在与同一列对应的NAND串NS的选择晶体管ST1的另一端。

字线WL设置成沿X方向及Y方向扩展的平面状，且在每一区块BLK中例如均设置有8条。8条字线WL分别隔着绝缘膜积层。各字线WL在各区块BLK中共通地连接在与同一层对应的存储元晶体管MT的控制栅极。在同一串单元SU中，连接在同一字线WL的L个存储元晶体管MT是作为页面而处理。

选择栅极线SGD在每一区块BLK例如均设置有4条。各选择栅极线SGD在各区块BLK中共通地连接在对应的串单元SU的各NAND串NS所包含的选择晶体管ST1的栅极。

选择栅极线SGS在每一区块BLK例如均设置有1条。各选择栅极线SGS在各区块BLK中共通地连接在各NAND串NS所包含的选择晶体管ST2的栅极。

源极线CELSRC例如共通地设置在多个区块BLK间。源极线CELSRC在各区块BLK中共通地连接在NAND串NS所包含的选择晶体管ST2的另一端。

另外，区块BLK在三维半导体存储装置中例如成为数据的删除单位，但并不限定于此。其他删除动作记载在题为“非易失性半导体存储装置”的在2011年9月18日申请的美国专利申请案13/235,389号、题为“非易失性半导体存储装置”的在2010年1月27日申请的美国专利申请案12/694,690号。该等专利申请案的全部内容通过参照而援用于本案说明书中。

其次，使用图18对存储单元阵列10的剖面构造进行说明。

首先，对形成在p型阱区域20上的存储器洞MH的构成进行说明。

存储器洞MH形成有多个，且是从p型阱区域20上沿着Z方向设置。存储器洞MH分别与1个NAND串NS对应。在图18中，为了便于说明，将包含3个NAND串NS的剖面表示为一例。此外，图18所示的3个NAND串NS与同一区块BLK且不同的串单元SU对应。

在存储器洞MH的侧面依序设置有区块绝缘膜23、绝缘膜24、及隧道氧化膜25。绝缘膜24是作为电荷储存层发挥功能。在存储器洞MH，在较隧道氧化膜25更靠内侧设置有半导体柱26。半导体柱26包含导电性的材料，例如为非掺杂的多晶硅。半导体柱26成为NAND串NS的电流路径。

继而，对设置在p型阱区域20上的配线层的构成进行说明。半导体存储装置1在p型阱区域20上具备配线层30～35。

配线层30例如设置有4层，且是作为选择栅极线SGS、及选择晶体管ST2的栅极电极发挥功能。最下层的配线层30及隧道氧化膜25设置至形成在p型阱区域20的表面内的n⁺型杂质扩散区域21的附近为止。由此，如果选择晶体管ST2成为接通状态，则在NAND串NS与n⁺型杂质扩散区域21间形成有电流路径。

配线层31例如设置有8层，且设置在配线层30的上方。配线层31分别是作为对应的字线WL及存储元晶体管MT的控制栅极电极发挥功能。

配线层32例如设置有4层，且设置在配线层31的上方。配线层32是作为选择栅极线SGD、及选择晶体管ST1的栅极电极发挥功能。

配线层33设置有1层，且配置在配线层32的上方。配线层33连接在对应的存储器洞MH的半导体柱26，且是作为位线BL发挥功能。

配线层34设置有1层，且配置在配线层32与配线层33之间。配线层34是作为源极线CELSRC发挥功能。配线层34是经由包含导电性的材料的接触插塞27而连接在n⁺型杂质扩散区域21。

配线层35设置有1层，且配置在配线层32与配线层33之间。配线层35是作为井线CPWELL发挥功能。配线层35是经由包含导电性的材料的接触插塞28而连接在形成在p型阱区域20的表面内的p⁺型杂质扩散区域22。电压产生电路18能够通过对井线CPWELL施加电压而使p型阱区域20的电位变化。

另外，配线层30～32、及接触插塞27、28沿X方向设置成平面状。

以上的构成沿X方向排列有多个，且1个串单元SU是由沿X方向排列的多个NAND串NS的集合构成。

另外，存储单元阵列10的构成也能够为其他构成。关于存储单元阵列10的构成，例如记载在题为“三维积层非易失性半导体存储器”的在2009年3月19日申请的美国专利申请案12/407,403号。此外，记载在题为“三维积层非易失性半导体存储器”的在2009年3月18日申请的美国专利申请案12/406,524号、题为“非易失性半导体存储装置及其制造方法”的在2010年3月25日申请的美国专利申请案12/679,991号、题为“半导体存储器及其制造方法”的在2009年3月23日申请的美国专利申请案12/532,030号。该等专利申请案的全部内容通过参照而援用于本案说明书中。

[6-2]第六实施方式的效果

第六实施方式对具有积层有存储元的构造的半导体存储装置1应用第一～第五实施方式的动作。在第六实施方式的半导体存储装置1中，源极线CELSRC的CR时间常数较字线WL的CR时间常数小1/4～1/10左右，且源极线CELSRC与字线WL间的CR时间常数的差较存储元设置成平面的半导体存储装置大。其结果为，第六实施方式的半导体存储装置1能够使动作高速化，其效果较对存储元设置成平面的半导体存储装置应用第一～第五实施方式的情况下大。

[7]其他

所述实施方式的半导体存储装置的特征在于具备：存储元晶体管《MT》，能够根据阈值而保持第一数据《阈值电压分布E、图4》与第二数据《阈值电压分布A，图4》；字线《WL》，连接在存储元晶体管的栅极；及源极线《CELSRC》，电连接在存储元晶体管的一端。而且，在所述存储元的读出动作中，对源极线在第一阈值的判定时施加第一电压《VSRC，图14》，且在第二阈值的判定时施加与第一电压不同的第二电压《VSRC－Δsearch，图14》。

进而，对所述字线在所述第一阈值及所述第二阈值的判定时施加第三电压《ARsearch，图14》。

由此，能够提高半导体存储装置的动作速度。

另外，实施方式并不限定于所述第一至第五实施方式，能够进行各种变化。例如，所述ABL方式及位线屏蔽方式的传感方法为一例，能够根据传感放大器模块12的电路构成而进行各种变更。此外，在读出及写入动作中，定序器17在各时刻产生控制信号的时序也能够偏移。

此外，在所述各实施方式中，

(1)在读出动作中，在A位准的读出动作对所选择的字线施加的电压例如为0V～0.55V之间。并不限定于此，也能够设为0.1V～0.24V、0.21V～0.31V、0.31V～0.4V、0.4V～0.5V、0.5V～0.55V的任一者之间。

在B位准的读出动作对所选择的字线施加的电压例如为1.5V～2.3V之间。并不限定于此，也能够设为1.65V～1.8V、1.8V～1.95V、1.95V～2.1V、2.1V～2.3V的任一者之间。

施加至C位准的读出动作所选择的字线的电压例如为3.0V～4.0V之间。并不限定于此，也能够设为3.0V～3.2V、3.2V～3.4V、3.4V～3.5V、3.5V～3.6V、3.6V～4.0V的任一者范围。

作为读出动作的时间(tR)，例如也能够设为25μs～38μs、38μs～70μs、70μs～80μs之间。

(2)写入动作如上所述包含编程动作与验证动作。在写入动作中，在编程动作时最初施加至所选择的字线的电压例如为13.7V～14.3V之间。并不限定于此，例如也能够设为13.7V～14.0V、14.0V～14.6V的任一者之间。

也能够改变对第奇数号的字线写入时的最初施加至所选择的字线的电压、与对第偶数号的字线写入时的最初施加至所选择的字线的电压。

在将编程动作设为ISPP方式(Incremental Step Pulse Program，增量阶跃脉冲编程)时，作为上升的电压，例如能够列举0.5V左右。

作为施加至非选择的字线的电压，例如能够设为6.0V～7.3V之间。并不限定于该情况，例如能够设为7.3V～8.4V之间，也能够设为6.0V以下。

能够根据非选择的字线为第奇数号的字线或第偶数号的字线而改变施加的通过电压。

作为写入动作的时间(tProg)，例如能够设为1700μs～1800μs、1800μs～1900μs、1900μs～2000μs之间。

(3)在删除动作中，最初对形成在半导体衬底上部且在上方配置有所述存储元的井施加的电压例如为12V～13.6V之间。并不限定于该情况，例如也能够为13.6V～14.8V、14.8V～19.0V、19.0V～19.8V、19.8V～21V之间。

作为删除动作的时间(tErase)，例如能够设为3000μs～4000μs、4000μs～5000μs、5000μs～9000μs之间。

(4)存储元的构造具有隔着膜厚为4～10nm的隧道绝缘膜而配置在半导体衬底(硅衬底)上的电荷储存层。该电荷储存层能够设为膜厚为2～3nm的SiN或SiON等绝缘膜与膜厚为3～8nm的多晶硅的积层构造。此外，也能够对多晶硅中添加Ru等金属。在电荷储存层之上具有绝缘膜。该绝缘膜例如具有隔在膜厚为3～10nm之下层High-k膜与膜厚为3～10nm之上层High-k膜之间的膜厚为4～10nm的硅氧化膜。High-k膜能够列举HfO等。此外，硅氧化膜的膜厚能够厚于High-k膜的膜厚。在绝缘膜上隔着膜厚为3～10nm的材料而形成有膜厚为30nm～70nm的控制电极。此处，材料为TaO等金属氧化膜、TaN等金属氮化膜。控制电极能够使用W等。

此外，能够在存储元间形成气隙。

另外，已对本发明的实施方式进行了说明，但该等实施方式是作为示例而提出者，并非意图限定发明的范围。该等新颖的实施方式能以其他各种形态实施，且能够在不脱离发明主旨的范围内进行各种省略、替换、变更。该等实施方式或其变化包含在发明的范围及主旨中，并且包含在申请专利范围所记载的发明及其均等的范围内。

[符号的说明]

1 半导体存储装置

10 存储单元阵列

11 行解码器

12 传感放大器模块

13 输入输出电路

14 数据输入输出缓冲器

15 地址解码器

16 列选择器

17 控制电路

18 电压产生电路

19 状态寄存器

20 p型阱区域

21 n⁺型杂质扩散区域

22 p⁺型杂质扩散区域

23 区块绝缘膜

24 绝缘膜

25 隧道氧化膜

26 半导体柱

27～28 接触插塞

30～35 配线层

Claims

1.一种半导体存储装置，其特征在于包括：

存储元，能够保持数据；

字线，电连接在所述存储元的栅极；

源极线，电连接在所述存储元的一端；以及

位线，电连接在所述存储元的另一端；且

在所述存储元的读出动作中，对所述源极线在第一阈值的判定时施加第一电压，且在第二阈值的判定时施加与所述第一电压不同的第二电压，

对所述字线在所述第一阈值及所述第二阈值的判定时施加第三电压；

对所述位线，在所述第一阈值的判定时施加第四电压，且在所述第二阈值的判定时伴随所述第二电压施加于所述源极线，施加与所述第四电压不同的第五电压，其中从所述第一电压到所述第二电压的变化值与从所述第四电压到所述第五电压的变化值相同；

在所述位线的充电时，非选择的位线为所述第一电压。

2.根据权利要求1所述的半导体存储装置，其特征在于：

在写入动作中，对所述位线在所述第一阈值及所述第二阈值的判定结果为失败的情况下施加第三电压，在所述第一阈值及所述第二阈值中的一者的判定结果为通过、另一者的判定结果为失败的情况下施加较所述第三电压高的第六电压，且在所述第一阈值及所述第二阈值的判定结果为通过的情况下施加较所述第六电压高的第七电压。

3.根据权利要求1所述的半导体存储装置，其特征在于：

所述读出动作包括第一读出动作与第二读出动作，

在所述第一读出动作中，对所述判定时的所述源极线施加所述第一或第二电压，

在所述第二读出动作中，在所述第一阈值的判定时对所述字线施加第三电压，在所述第二阈值的判定时对所述字线施加与所述第三电压不同的第六电压，且对所述源极线在所述第一阈值及所述第二阈值的判定时施加所述第一电压。

4.根据权利要求3所述的半导体存储装置，其特征在于包括根据指令而执行读出动作的控制电路，且

所述控制电路在接收到第一指令的情况下执行所述第一读出动作，且在接收到第二指令的情况下执行所述第二读出动作。

5.根据权利要求3所述的半导体存储装置，其特征在于：

所述第一读出动作的处理时间较所述第二读出动作短。

6.根据权利要求1所述的半导体存储装置，其特征在于：

在所述第二阈值高于所述第一阈值的情况下，所述第二电压低于所述第一电压，所述第二阈值低于所述第一阈值的情况下，所述第二电压高于所述第一电压。

7.根据权利要求1所述的半导体存储装置，其特征在于进而包括：

第一选择晶体管，连接在所述存储元的一端；

第二选择晶体管，连接在所述源极线与所述存储元之间；

第一选择线，连接在所述第一选择晶体管的栅极；以及

第二选择线，连接在所述第二选择晶体管的栅极；且

在所述读出动作中，对非选择的第一选择线及第二选择线施加与所述源极线相同的电压。