JP5404685B2 - 不揮発性半導体記憶装置 - Google Patents
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Description
[構成]
図1は、第1の実施の形態に係る不揮発性半導体記憶装置の構成を示すブロック図である。この不揮発性半導体記憶装置は、4値記憶方式を採用したNAND型フラッシュメモリである。不揮発性半導体記憶装置は、データを記憶するメモリセルMCをマトリクス状に配置してなるメモリセルアレイ1を備えている。メモリセルアレイ1は、複数のビット線BL、複数のワード線WL、ソース線SRC、及び複数のメモリセルMCを含む。メモリセルMCは、電気的にデータを書き換え可能に構成され、ビット線BLとワード線WLの交点にマトリクス状に配置されている。
次に、不揮発性半導体記憶装置のデータ記憶方式の概略を、図3を参照して説明する。本実施の形態の不揮発性半導体記憶装置は、例えばメモリセルMCの閾値電圧が、4通りの分布を持ち得るように構成されている。
まず、第1の実施の形態を説明する前に、比較例に係る不揮発性半導体記憶装置の読み出し動作について説明する。通常、データ読み出し動作を実行する場合には、メモリユニットMU内の選択メモリセルMCが接続されたワード線WL(選択ワード線WL1)に読み出し電圧AR、BR、CRのいずれかを与える。また、非選択メモリセルMCが接続されたワード線WL(非選択ワード線WL0、WL2、WL3・・・)には読み出しパス電圧Vreadを印加する。このとき、メモリユニットMUに電流が流れるか否かをビット線制御回路2で検出して、データの判定を行う。
上記の比較例のシフトリード動作の問題に鑑み、本実施の形態の不揮発性半導体記憶装置は、以下に説明する読み出し動作を実行する。以下、図7乃至図10を参照して本実施の形態に係る読み出し動作を説明する。
本実施の形態に係る読み出し動作では、データリテンションの劣化が生じて閾値電圧分布の下裾が広がった場合、読み出し電圧の値を電圧BRs、CRsに変更してシフトリード動作を実行する。一方、読み出し電圧ARの値は変更せず(負の値に設定せず)、ソース線SRCの電圧を0Vから電圧Vsrcに上昇させて、読み出し動作を実行する。データリテンションの劣化が生じた後に行われる第2の読み出し動作において、このようなデータ読み出し方式を採用することにより、メモリセルMCのデータ読み出し動作を正確に行うことができる。そして、選択メモリセルMCに印加する電圧を負の値に設定する必要がないため、読み出し動作時における電圧の制御が容易になる。
また、データリテンションの劣化により、下側の裾が負の閾値電圧になる可能性が小さい閾値電圧分布B、Cに対してはシフトリード動作を実行している。その結果、閾値電圧分布B、Cの読み出し動作において、ソース線SRCに電圧を印加する必要がなくなり、消費電力が低減されるとともに、動作スピードが向上する。
次に、第2の実施の形態の不揮発性半導体記憶装置を、図11及び図12を参照して説明する。本実施の形態の不揮発性半導体記憶装置の全体構成は、第1の実施の形態と同様であり、その詳細な説明は省略する。また、第1の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。
本実施の形態に係る読み出し動作では、データリテンションの劣化が生じて閾値電圧分布の下裾が広がった場合、選択ワード線WLに印加する電圧は、読み出し電圧AR、BR、CRのまま変更せず、代わりにソース線SRCの電圧を0Vから電圧Vsrcに上昇させて、読み出し動作を実行する。本実施の形態では読み出し電圧BRs、CRsを用いないため、設定される読み出し電圧の数が増えず、読み出し動作の制御を簡略化することができる。
次に、第3の実施の形態の不揮発性半導体記憶装置を、図13乃至図17を参照して説明する。本実施の形態の不揮発性半導体記憶装置の全体構成は、第1の実施の形態と同様であり、その詳細な説明は省略する。また、第1の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。
本実施の形態に係る読み出し動作では、閾値電圧分布が広がった場合、その広がりの大きさにより、ソース線SRCに印加する電圧として電圧Vsrc又はVsrc’のいずれを用いて読み出し動作を実行するかを選択できる。データリテンションの劣化が生じた後に行われる第2の読み出し動作において、このようなデータ読み出し方式を採用することにより、メモリセルMCのデータ読み出し動作を正確に行うことができる。そして、選択メモリセルMCに印加する電圧を負の値に設定する必要がないため、読み出し動作時における電圧の制御が容易になる。
次に、第3の実施の形態の変形例の不揮発性半導体記憶装置を、図18を参照して説明する。上述の第3の実施の形態では、第2の読み出し動作時にソース線SRCに印加する電圧の値を電圧Vsrc’に変更すべきか否かの判断は、カウンタ7aやタイマ7bの計測値等に基づいて行っていた。ここで、ソース線SRCに印加する電圧の値を電圧Vsrc’に変更すべきか否かの判断は、ソース線SRCに印加する電圧の値を電圧Vsrcとして読み出し動作を行った際の結果に基づいて行うこともできる。
本変形例に係る読み出し動作では、ソース線SRCに電圧Vsrcを印加した読み出し動作の結果に基づき、電圧Vsrc’を用いて読み出し動作を実行するかを選択できる。データリテンションの劣化が生じた後に行われる第2の読み出し動作において、このようなデータ読み出し方式を採用することにより、メモリセルMCのデータ読み出し動作を正確に行うことができる。また、本変形例の読み出し動作によれば、カウンタ7aやタイマ7bを省略したとしてもデータ読み出し動作を正確に行うことができる。
次に、第4の実施の形態の不揮発性半導体記憶装置を、図19乃至図22を参照して説明する。本実施の形態の不揮発性半導体記憶装置の全体構成は、第1の実施の形態と同様であり、その詳細な説明は省略する。また、第1の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。
本実施の形態に係る読み出し動作では、読み出しパス電圧Vread又はVread’のいずれを用いて読み出し動作を実行するかを選択できる。読み出しパス電圧Vread、Vread’の値の大きさによっても読み出し電圧の値を調整することができる。第2の読み出し動作において、このようなデータ読み出し方式を採用することにより、メモリセルMCのデータ読み出し動作を正確に行うことができる。そして、選択メモリセルMCに印加する電圧を負の値に設定する必要がないため、読み出し動作時における電圧の制御が容易になる。
また、非選択の制御ゲート電極の電圧を低くすることができるので、いわゆるリードディスターブによる誤書き込みを防止することができる。
次に、第5の実施の形態の不揮発性半導体記憶装置を、図23乃至図25を参照して説明する。本実施の形態の不揮発性半導体記憶装置の全体構成は、第1の実施の形態と同様であり、その詳細な説明は省略する。また、第1の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。
本実施の形態に係る読み出し動作では、ソース線SRCの電圧を電圧Vsrcに上げるとともにウェル電圧Vwellを下げて読み出し動作を実行する。ウェル電圧Vwellを下げることにより選択メモリセルMCの閾値電圧が上がるように見える。第2の読み出し動作において、このようなデータ読み出し方式を採用することにより、メモリセルMCのデータ読み出し動作を正確に行うことができる。そして、選択メモリセルMCに印加する電圧を負の値に設定する必要がないため、読み出し動作時における電圧の制御が容易になる。
また、ウェル電圧Vwellを下げることにより、ウェルへの充電時間を減らすことができる。その結果、動作速度を向上させることができる。
次に、第6の実施の形態の不揮発性半導体記憶装置を、図26及び図27を参照して説明する。本実施の形態の不揮発性半導体記憶装置の全体構成は、第1の実施の形態と同様であり、その詳細な説明は省略する。また、第1の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。
本実施の形態に係る読み出し動作では、ソース線SRCの電圧として電圧Vsrc、及び電圧Vsrc’印加して、読み出し動作を実行する。このようなデータ読み出し方式を採用することにより、データリテンションの劣化が生じていない場合における閾値電圧分布Aの下裾が負電圧で有る場合でも、読み出し電圧ARを負にすることなく読み出すことができる。また、データリテンションの劣化が生じた場合には、ソース線SRCの電圧として電圧Vsrc’(>電圧Vsrc)を用いることにより、メモリセルMCのデータ読み出し動作を正確に行うことができる。そして、選択メモリセルMCに印加する電圧を負の値に設定する必要がないため、読み出し動作時における電圧の制御が容易になる。
また、データリテンションの劣化が生じている場合、通常読み出し動作を省略して、電圧Vsrcを用いた読み出し動作を実行することにより、データ読み出し動作の時間を低減することができる。
次に、第7の実施の形態の不揮発性半導体記憶装置を、図28乃至図31を参照して説明する。本実施の形態の不揮発性半導体記憶装置の全体構成は、第1の実施の形態と同様であり、その詳細な説明は省略する。また、第1の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。
本実施の形態に係る読み出し動作では、読み出しパス電圧Vread又はVread’のいずれを用いて読み出し動作を実行するかを選択できる。読み出しパス電圧Vread、Vread’の値の大きさによっても読み出し電圧の値を調整することができる。第2の読み出し動作において、このようなデータ読み出し方式を採用することにより、メモリセルMCのデータ読み出し動作を正確に行うことができる。そして、選択メモリセルMCに印加する電圧を負の値に設定する必要がないため、読み出し動作時における電圧の制御が容易になる。
以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。例えば、上記実施の形態では、4値記憶方式(2ビット/セル)の不揮発性半導体装置を説明したが、本発明はこれに限定されるものではなく、8値記憶方式などより多ビットの記憶方式にも適用可能であることは言うまでもない。
Claims (7)
- 複数のメモリセルが直列接続されたメモリストリング、前記メモリストリングの一端に接続される第1の選択トランジスタ、前記メモリストリングの他端に接続される第2の選択トランジスタ、前記第1の選択トランジスタを介して前記メモリストリングに接続されるビット線、前記第2の選択トランジスタを介して前記メモリストリングに接続されるソース線、及び前記メモリセルの制御ゲート電極に接続されたワード線を備えたメモリセルアレイと、
データ読み出しのため前記メモリストリング中の選択メモリセルの前記制御ゲート電極に読み出し電圧を印加するとともに、前記メモリストリング中の非選択メモリセルの前記制御ゲート電極に前記非選択メモリセルの閾値電圧に拘わらず導通する読み出しパス電圧を印加して、前記選択メモリセルが導通するか否かを判定する読み出し動作を実行する制御回路とを備え、
前記制御回路は、
前記選択メモリセルの前記制御ゲート電極とソースとの間の電圧を第1の値に設定して前記選択メモリセルに設定された閾値電圧を読み出す第1の読み出し動作と、
前記選択メモリセルの前記制御ゲート電極とソースとの間の電圧を前記第1の値より小さい第2の値に設定して前記選択メモリセルに設定された前記閾値電圧を読み出す第2の読み出し動作とを実行可能に構成され、
前記制御回路は、前記第2の読み出し動作を実行する場合、前記選択メモリセルの前記制御ゲート電極の電圧を0又は正の値に保ちながら前記制御ゲート電極とソースとの間の電圧を前記第2の値に設定し、
前記制御回路は、前記第2の読み出し動作を実行する場合、前記メモリセルが形成される領域であるウェルのウェル電圧の値を前記ソース線に印加されるソース線電圧よりも小さくする
ことを特徴とする不揮発性半導体記憶装置。 - 前記制御回路は、前記第2の読み出し動作を実行する場合、前記ソース線に印加されるソース線電圧を上昇させて前記制御ゲート電極とソースとの間の電圧を前記第2の値に設定する
ことを特徴とする請求項1記載の不揮発性半導体記憶装置。 - 前記制御回路は、前記第2の読み出し動作を実行する場合、前記ソース線に印加される電圧を複数通りに変更可能に構成された
ことを特徴とする請求項1又は2記載の不揮発性半導体記憶装置。 - 前記制御回路は、前記第2の読み出し動作を実行する場合、前記読み出しパス電圧の値を、前記選択メモリセルに印加する電圧に応じて変化させる
ことを特徴とする請求項1乃至3のいずれか記載の不揮発性半導体記憶装置。 - 前記制御回路は、前記第2の読み出し動作を実行する場合、前記読み出しパス電圧の値を前記第1の読み出し動作の際の値よりも小さくする
ことを特徴とする請求項1乃至3のいずれか記載の不揮発性半導体記憶装置。 - 前記制御回路は、消去状態のメモリセルの閾値電圧が負の分布、書き込み状態のメモリセルの閾値電圧が正の分布を有するように前記メモリセルアレイを制御し、前記第1の読み出し動作及び前記第2の読み出し動作では、いずれも選択メモリセルが消去状態であるか書き込み状態であるかを判定する
ことを特徴とする請求項1乃至5のいずれか記載の不揮発性半導体記憶装置。 - 複数のメモリセルが直列接続されたメモリストリング、前記メモリストリングの一端に接続される第1の選択トランジスタ、前記メモリストリングの他端に接続される第2の選択トランジスタ、前記第1の選択トランジスタを介して前記メモリストリングに接続されるビット線、前記第2の選択トランジスタを介して前記メモリストリングに接続されるソース線、及び前記メモリセルの制御ゲート電極に接続されたワード線を備えたメモリセルアレイと、
データ読み出しのため前記メモリストリング中の選択メモリセルの前記制御ゲート電極に読み出し電圧を印加するとともに、前記メモリストリング中の非選択メモリセルの前記制御ゲート電極に前記非選択メモリセルの閾値電圧に拘わらず導通する第1の読み出しパス電圧を印加して、前記選択メモリセルが導通するか否かを判定する読み出し動作を実行する制御回路とを備え、
前記制御回路は、前記メモリセルが所定の劣化状態よりも劣化していると判断された場合、前記第1の読み出しパス電圧の値よりも小さい第2の読み出しパス電圧を前記非選択メモリセルに印加して読み出し動作を実行可能に構成されており、
前記制御回路は、前記読み出し動作を実行する場合、前記メモリセルが形成される領域であるウェルのウェル電圧の値を前記ソース線に印加されるソース線電圧よりも小さくする
ことを特徴とする不揮発性半導体記憶装置。
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