JP2012221522A - 不揮発性半導体記憶装置 - Google Patents

不揮発性半導体記憶装置 Download PDF

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Abstract

【課題】メモリセルから正確にデータを読み出すことのできる不揮発性半導体記憶装置を提供する。
【解決手段】一の実施の形態に係る不揮発性半導体記憶装置は、複数のメモリセルを備えたメモリセルアレイと、選択メモリセルに読み出し電圧を印加するとともに、非選択メモリセルに読み出しパス電圧を印加して読み出し動作を実行する制御回路とを備える。制御回路は、選択メモリセルの制御ゲート電極とソースとの間の電圧を第１の値に設定して選択メモリセルの閾値電圧を読み出す第１の読み出し動作と、選択メモリセルの制御ゲート電極とソースとの間の電圧を第１の値より小さい第２の値に設定して選択メモリセルの閾値電圧を読み出す第２の読み出し動作とを実行可能に構成される。制御回路は、第２の読み出し動作を実行する場合、選択メモリセルの制御ゲート電極の電圧を０又は正の値に保ちながら制御ゲート電極とソースとの間の電圧を第２の値に設定する。
【選択図】図８

Description

本明細書に記載の実施の形態は、電気的書き換え可能な不揮発性半導体記憶装置に関する。
ＮＡＮＤ型フラッシュメモリのメモリセルアレイは、複数のメモリセルを直列接続したメモリストリングを配列して構成される。各メモリストリングの両端は、それぞれ選択トランジスタを介してビット線とソース線に接続される。メモリストリング内のメモリセルの制御ゲート電極はそれぞれ異なるワード線に接続される。メモリストリング内では、複数のメモリセルがソース、ドレインを共有して直列接続される。ＮＡＮＤ型フラッシュメモリは、選択トランジスタや、それらのビット線コンタクトやソース線コンタクトを複数のメモリセルで共有するため、単位メモリセルのサイズを小さくすることができる。また、ＮＡＮＤ型フラッシュメモリは、ワード線やメモリセルの素子領域の形状が単純なストライプ状に近いため微細化に向いており、大容量のフラッシュメモリが実現されている。
ＮＡＮＤ型フラッシュメモリのサイズの微細化が進むに従い、隣接セル間の干渉やデータ書き込み後の時間経過に伴う影響が増大し、メモリセルのデータが変化する可能性がある。例えば、メモリセルに書き込まれたデータが長期間アクセスされなかった場合、メモリセルの電荷蓄積層から電子が放出され、メモリセルの閾値電圧が低くなるように変化する現象が発生する。以下、この現象をデータリテンションが劣化するという。データリテンションが劣化すると、メモリセルのデータの読み出し動作が正確に行えなくなるおそれがある。
特開平０３−２１６８９４号公報
本明細書に記載の実施の形態は、メモリセルから正確にデータを読み出すことのできる不揮発性半導体記憶装置を提供するものである。
本発明の一の実施の形態に係る不揮発性半導体記憶装置は、複数のメモリセルが直列接続されたメモリストリング、メモリストリングの一端に接続される第１の選択トランジスタ、メモリストリングの他端に接続される第２の選択トランジスタ、第１の選択トランジスタを介してメモリストリングに接続されるビット線、第２の選択トランジスタを介してメモリストリングに接続されるソース線、及びメモリセルの制御ゲート電極に接続されたワード線を備えたメモリセルアレイと、データ読み出しのためメモリストリング中の選択メモリセルの制御ゲート電極に読み出し電圧を印加するとともに、メモリストリング中の非選択メモリセルの制御ゲート電極に非選択メモリセルの閾値電圧に拘わらず導通する読み出しパス電圧を印加して、選択メモリセルが導通するか否かを判定する読み出し動作を実行する制御回路とを備える。制御回路は、選択メモリセルの制御ゲート電極とソースとの間の電圧を第１の値に設定して選択メモリセルに設定された閾値電圧を読み出す第１の読み出し動作と、選択メモリセルの制御ゲート電極とソースとの間の電圧を第１の値より小さい第２の値に設定して選択メモリセルに設定された閾値電圧を読み出す第２の読み出し動作とを実行可能に構成される。制御回路は、第２の読み出し動作を実行する場合、選択メモリセルの制御ゲート電極の電圧を０又は正の値に保ちながら制御ゲート電極とソースとの間の電圧を第２の値に設定する。
実施の形態に係る不揮発性半導体記憶装置の概略構成を示すブロック図である。 実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイ１の構成を示す回路図である。 ４値記憶のフラッシュメモリにおけるデータ記憶の例を示す図である。 比較例に係る読み出し動作時の閾値電圧分布と読み出し電圧を説明する図である。 比較例に係るデータ読み出し手順を示すフローチャートである。 比較例に係る読み出し動作時の電圧を説明する図である。 第１の実施の形態に係る読み出し動作時の閾値電圧分布と読み出し電圧を説明する図である。 第１の実施の形態に係るデータ読み出し手順を示すフローチャートである。 第１の実施の形態に係る読み出し動作時の電圧を説明する図である。 第１の実施の形態に係る読み出し動作時の電圧を説明する図である。 第２の実施の形態に係るデータ読み出し手順を示すフローチャートである。 第２の実施の形態に係る読み出し動作時の電圧を説明する図である。 第３の実施の形態に係る読み出し動作時の閾値電圧分布と読み出し電圧を説明する図である。 第３の実施の形態に係る読み出し動作時の閾値電圧分布と読み出し電圧を説明する図である。 第３の実施の形態に係るデータ読み出し手順を示すフローチャートである。 第３の実施の形態に係る読み出し動作時の電圧を説明する図である。 第３の実施の形態に係る読み出し動作時の電圧を説明する図である。 第３の実施の形態の変形例に係るデータ読み出し手順を示すフローチャートである。 第４の実施の形態に係る読み出し動作時の閾値電圧分布と読み出し電圧を説明する図である。 第４の実施の形態に係るデータ読み出し手順を示すフローチャートである。 第４の実施の形態に係る読み出し動作時の電圧を説明する図である。 第４の実施の形態に係る読み出し動作時の電圧を説明する図である。 第５の実施の形態に係るデータ読み出し手順を示すフローチャートである。 第５の実施の形態に係る読み出し動作時の電圧を説明する図である。 第５の実施の形態に係る読み出し動作時の電圧を説明する図である。 第６の実施の形態に係るデータ読み出し手順を示すフローチャートである。 第６の実施の形態に係る読み出し動作時の電圧を説明する図である。 第７の実施の形態に係る読み出し動作時の閾値電圧分布と読み出し電圧を説明する図である。 第７の実施の形態に係るデータ読み出し手順を示すフローチャートである。 第７の実施の形態に係る読み出し動作時の電圧を説明する図である。 第７の実施の形態に係る読み出し動作時の電圧を説明する図である。
次に、図面を参照して、実施の形態に係る不揮発性半導体記憶装置について説明する。
［第１の実施の形態］
［構成］
図１は、第１の実施の形態に係る不揮発性半導体記憶装置の構成を示すブロック図である。この不揮発性半導体記憶装置は、４値記憶方式を採用したＮＡＮＤ型フラッシュメモリである。不揮発性半導体記憶装置は、データを記憶するメモリセルＭＣをマトリクス状に配置してなるメモリセルアレイ１を備えている。メモリセルアレイ１は、複数のビット線ＢＬ、複数のワード線ＷＬ、ソース線ＳＲＣ、及び複数のメモリセルＭＣを含む。メモリセルＭＣは、電気的にデータを書き換え可能に構成され、ビット線ＢＬとワード線ＷＬの交点にマトリクス状に配置されている。
メモリセルアレイ１には、ビット線ＢＬの電圧を制御するためのビット線制御回路２、及びワード線ＷＬの電圧を制御するためのワード線制御回路６が接続されている。すなわち、ビット線制御回路２は、ビット線ＢＬを介してメモリセルアレイ１中のメモリセルＭＣのデータを読み出す。また、ビット線ＢＬを介してメモリセルアレイ１中のメモリセルＭＣに書き込みを行う。
ビット線制御回路２には、カラムデコーダ３、データ入出力バッファ４及びデータ入出力端子５が接続されている。メモリセルアレイ１から読み出されたメモリセルＭＣのデータは、データ入出力端子５から外部へ出力される。また、外部からデータ入出力端子５に入力された書き込みデータは、カラムデコーダ３によってビット線制御回路２に入力され、指定されたメモリセルＭＣへの書き込みが行われる。
また、メモリセルアレイ１、ビット線制御回路２、カラムデコーダ３、データ入出力バッファ４、及びワード線制御回路６は、制御回路７に接続されている。制御回路７は、制御信号入力端子８に入力される制御信号に従い、ビット線制御回路２、カラムデコーダ３、データ入出力バッファ４、及びワード線制御回路６を制御するための制御信号を発生させる。なお、制御回路７は、書き込み動作実行回数、及び消去動作実行回数をカウントするカウンタ７ａや、動作の累積時間を計時するタイマ７ｂを備えていてもよい。
図２は、図１に示すメモリセルアレイ１の構成を示す回路図である。メモリセルアレイ１は、図２に示すように、複数のブロックＢにて構成されている。メモリセルアレイ１においては、このブロックＢ単位でデータが消去される（ブロック消去処理）。
ブロックＢは、図２に示すように、複数のメモリユニットＭＵを含んで構成されている。１つのメモリユニットＭＵは、直列接続された例えば１６個のメモリセルＭＣからなるメモリストリングＭＳと、その両端に接続される第１、第２選択トランジスタＳ１、Ｓ２とにより構成されている。第１選択トランジスタＳ１の一端はビット線ＢＬに接続され、第２選択トランジスタＳ２の一端はソース線ＳＲＣに接続されている。Ｙ方向に一列に配置されたメモリセルＭＣの制御ゲート電極は、ワード線ＷＬ１〜ＷＬ１６のいずれかに共通接続されている。また、Ｙ方向に一列に配置された第１選択トランジスタＳ１の制御ゲート電極は、セレクト線ＳＧ１に共通接続され、Ｙ方向に一列に配置された第２選択トランジスタＳ２の制御ゲート電極は、セレクト線ＳＧ２に共通接続されている。また１本のワード線ＷＬに接続された複数のメモリセルＭＣの集合Ｐは、１ページ又は複数ページを構成する。この集合Ｐ毎にデータが書き込まれ、読み出される。
［データ記憶］
次に、不揮発性半導体記憶装置のデータ記憶方式の概略を、図３を参照して説明する。本実施の形態の不揮発性半導体記憶装置は、例えばメモリセルＭＣの閾値電圧が、４通りの分布を持ち得るように構成されている。
図３は、不揮発性半導体記憶装置のメモリセルＭＣに記憶される２ビットの４値データ（データ“１１”、“０１”、“１０”、“００”）とメモリセルＭＣの閾値電圧分布との関係を示している。なお、図３において、読み出し電圧ＡＲ、ＢＲ、ＣＲは、４つのデータを読み出す場合に選択した選択メモリセルＭＣの制御ゲート（選択ワード線ＷＬ）に印加される電圧である。読み出しパス電圧Ｖｒｅａｄは、データの読み出しを行う場合に、メモリストリングＭＳ中の非選択のメモリセルＭＣの制御ゲート（非選択ワード線ＷＬ）に対し印加され、その保持データにかかわらず非選択のメモリセルＭＣを導通させる電圧を示している。そして、電圧Ｖｅｖは、メモリセルＭＣのデータを消去する場合において、その消去が完了したか否かを確認するためメモリセルＭＣに印加される消去ベリファイ電圧である。
ブロック消去後のメモリセルＭＣの閾値電圧分布Ｅは、データ“１１”が割り当てられる。また、書き込み状態のデータ“０１”、“１０”、“００”を示すメモリセルＭＣは、それぞれ閾値電圧分布Ａ、Ｂ、Ｃが割り当てられる。データ“０１”の閾値電圧分布Ａが最も電圧値が低く、データ“００”の閾値電圧分布Ｃが最も電圧値が高く、データ“１０”の閾値電圧分布Ｂは、閾値電圧分布ＡとＣの中間の電圧値を有する。図３に示すように、１つのメモリセルＭＣの２ビットデータは、下位ページデータと上位ページデータからなり、データ“＊＠”と表記するとき、“＊”は上位ページデータを、“＠”は下位ページデータを表している。
［読み出し動作］
まず、第１の実施の形態を説明する前に、比較例に係る不揮発性半導体記憶装置の読み出し動作について説明する。通常、データ読み出し動作を実行する場合には、メモリユニットＭＵ内の選択メモリセルＭＣが接続されたワード線ＷＬ（選択ワード線ＷＬ１）に読み出し電圧ＡＲ、ＢＲ、ＣＲのいずれかを与える。また、非選択メモリセルＭＣが接続されたワード線ＷＬ（非選択ワード線ＷＬ０、ＷＬ２、ＷＬ３・・・）には読み出しパス電圧Ｖｒｅａｄを印加する。このとき、メモリユニットＭＵに電流が流れるか否かをビット線制御回路２で検出して、データの判定を行う。
前述のように、メモリセルＭＣに書き込まれたデータが長期間アクセスされなかった場合、メモリセルＭＣの電荷蓄積層から電子が放出され、メモリセルの閾値電圧が低くなるように変化する（データリテンションの劣化）。このデータリテンションの劣化による影響を、図４に示す比較例を参照して説明する。
図４は、比較例に係る読み出し動作時の閾値電圧分布と読み出し電圧を説明する図である。図４に示すように、メモリセルＭＣがデータリテンションの劣化により、メモリセルＭＣの閾値電圧分布（実線）は、書き込み時の閾値電圧分布（破線）よりも低くなるように変化する。このとき、各閾値電圧分布Ａ、Ｂ、Ｃの下限値は、それぞれ読み出し電圧ＡＲ、ＢＲ、ＣＲの電圧値を下回ることがある。この場合、メモリセルＭＣの閾値電圧の読み出し動作を正確に行うことができなくなる虞がある。
このデータリテンションの劣化に対する読み出し動作の工夫の一例と、それに関連する問題とを、図４乃至図６に示す比較例を参照して説明する。比較例の半導体記憶装置において、データリテンションの劣化による誤読み出しを防ぐため、通常の読み出し動作（第１の読み出し動作）で用いられる読み出し電圧とは異なる読み出し電圧を用いた、別の読み出し動作（第２の読み出し動作）を実行する。すなわち、通常の読み出し動作（第１の読み出し動作）では読み出しエラーが多くなり正確なデータ読み出しが難しい場合には、図４に示すように、選択ワード線ＷＬに印加する電圧を、通常時の読み出し電圧ＡＲ、ＢＲ、ＣＲから、読み出し電圧ＡＲｓ（＜ＡＲ）、ＢＲｓ（＜ＢＲ）、ＣＲｓ（＜ＣＲ）に変更して再度のデータ読み出し動作（第２の読み出し動作）を行う。この読み出し電圧ＡＲｓ、ＢＲｓ、ＣＲｓは、下裾が広がった閾値電圧分布（図４の実線の分布）の下限値よりも小さい値に設定される。また、読み出し電圧ＡＲｓ、ＢＲｓ、ＣＲｓは、下裾が広がった各閾値電圧分布の上限と下限との間に位置するよう設定される。このような読み出し電圧ＡＲｓ、ＢＲｓ、ＣＲｓを用いることにより、メモリセルＭＣのデータ読み出し動作を正確に行うことができる。
選択ワード線ＷＬに印加する読み出し電圧を、本来の電圧ＡＲ、ＢＲ、ＣＲから電圧ＡＲｓ、ＢＲｓ、ＣＲｓに変更し、選択メモリセルＭＣの制御ゲート電極とソースとの間の電圧を小さくして行う読み出し動作のことを、以下において「シフトリード動作」という。ここで、制御ゲート電極とソースとの間の電圧は簡易的に、制御ゲート電極とソース線との間の電圧、又は制御ゲート電極とビット線との間の電圧と見なすこともできる。また、「制御ゲート電極とソースとの間の電圧を設定する」とは、制御ゲート電極の電圧と、ソース線、又はビット線の電圧とを制御することと等価であると言える。
この比較例のデータ読み出し動作の手順について、図５及び図６を参照して説明する。まず、制御回路７に読み出し信号が入力されると、データ読み出し動作が開始される（ステップＳ１）。次に、制御回路７により読み出し電圧ＡＲ、ＢＲ、ＣＲを用いた通常の読み出し動作（第１の読み出し動作）が実行される（ステップＳ２）。この通常の読み出し動作の後、ＥＣＣチェックが行われる（ステップＳ３）。読み出しエラーが少なく誤り訂正が可能な場合、データ読み出しが正確に実行されたとして、データ読み出し動作は終了する（ステップＳ７）。
しかし、読み出しエラーが多く誤り訂正が不可能な場合、データリテンションの劣化が生じていると判断して、第２の読み出し動作に移行する（ステップＳ４）。この第２の読み出し動作では、選択ワード線ＷＬに印加する電圧を、通常の読み出し電圧ＡＲ、ＢＲ、ＣＲから電圧ＡＲｓ、ＢＲｓ、ＣＲｓに変更して、シフトリード動作が実行される。この第２の読み出し動作の後、ＥＣＣチェックが行われる（ステップＳ５）。読み出しエラーが少なく誤り訂正が可能な場合、データ読み出しが正確に実行されたとして、読み出し動作は終了する（ステップＳ７）。しかし、第２の読み出し動作においても読み出しエラーが多く誤り訂正が不可能な場合、データ読み出しに失敗したと判断して読み出し動作を終了する（ステップＳ６及びステップＳ７）。
図６は、読み出し動作時に選択ワード線ＷＬに印加される電圧を説明する図である。通常の読み出し動作（第１の読み出し動作）においては、選択ワード線ＷＬに印加する読み出し電圧として、読み出し電圧ＡＲ、ＢＲ、ＣＲが印加される。
第２の読み出し動作では、この読み出し電圧が電圧ＡＲｓ（＜ＡＲ）、ＢＲｓ（＜ＢＲ）、ＣＲｓ（＜ＣＲ）に変更されて、シフトリード動作が実行される。ここで、閾値電圧分布Ｅが負の閾値電圧値を有し、閾値電圧分布Ａ、Ｂ、Ｃが正の閾値電圧を有する分布である場合、本来の読み出し電圧ＡＲの値によっては、シフトリード動作時の読み出し電圧ＡＲｓを負の電圧値に設定しなければならないことがあり得る。しかし、負の読み出し電圧を設定することは、負の電圧を発生させるための電圧発生回路を必要とし、周辺回路の面積が増大したり、周辺回路の消費電力が増加したりするなどの問題を生じさせる。
［第１の実施の形態に係る読み出し動作］
上記の比較例のシフトリード動作の問題に鑑み、本実施の形態の不揮発性半導体記憶装置は、以下に説明する読み出し動作を実行する。以下、図７乃至図１０を参照して本実施の形態に係る読み出し動作を説明する。
図７に示すように、第１の読み出し動作が失敗に終わった後の第２の読み出し動作において、選択ワード線ＷＬに印加する読み出し電圧を、通常時の読み出し電圧ＢＲ、ＣＲから、電圧ＢＲｓ、ＣＲｓに変更してシフトリード動作を行う。この点は、比較例と同じである。電圧ＢＲｓ、ＣＲｓは、いずれも正の電圧であるので、シフトリード動作を行うことに問題はない。
一方、メモリセルの閾値電圧が、閾値電圧分布Ｅに含まれるのか、それともＡ〜Ｃのいずれかであるのかを判定するための第２の読み出し動作においては、シフトリード動作は実行しない。すなわち、第２の読み出し動作において、ワード線ＷＬに印加する読み出し電圧を、通常時の読み出し電圧ＡＲから電圧ＡＲｓに変更することはせず、読み出し電圧ＡＲが使用される。その代わりに、ソース線ＳＲＣの電圧を、０Ｖから電圧Ｖｓｒｃ（＞０）に上昇させる。これにより、選択メモリセルＭＣの制御ゲート電極とソースとの間の電圧を小さくする。ソース線ＳＲＣの電圧を０ＶからＶｓｒｃに上昇させることと、制御ゲート電極（選択ワード線ＷＬ）の電圧を下げる（ＡＲ→ＡＲｓ）ことは、制御ゲート電極とソースとの間の電圧の関係において等価である。そのため、ソース線ＳＲＣの電圧を０ＶからＶｓｒｃに上昇させることにより、電圧ＡＲを低下させてシフトリードを実行した場合と同様の状態となる（図７参照）。
この実施の形態のデータ読み出し動作の手順について、図８を参照して説明する。図８のステップＳ１１〜ステップＳ１３（第１の読み出し動作等）は、図５に示す比較例の対応するステップＳ１〜ステップＳ３と同様である。第１の読み出し動作が失敗に終わった後の第２の読み出し動作においては、選択ワード線ＷＬに印加する電圧を、読み出し電圧ＢＲ、ＣＲから電圧ＢＲｓ、ＣＲｓに変更して、比較例と同様のシフトリード動作が実行される（ステップＳ１４）。ただし、本実施の形態の第２の読み出し動作においては、読み出し電圧ＡＲは電圧ＡＲｓに変更されず、代わりにソース線ＳＲＣの電圧を０Ｖから電圧Ｖｓｒｃに上昇させて読み出し動作が実行される（ステップＳ１４）。なお、ステップＳ１４で用いるウェル電圧Ｖｗｅｌｌの値は、電圧Ｖｓｒｃと同じである。
この第２の読み出し動作の後、ＥＣＣチェックが行われる（ステップＳ１５）。読み出しエラーが少なく誤り訂正が可能な場合、データ読み出しが正確に実行されたとして、読み出し動作は終了する（ステップＳ１７）。しかし、第２の読み出し動作においても読み出しエラーが多く誤り訂正が不可能な場合、データ読み出しに失敗したと判断して読み出し動作を終了する（ステップＳ１６及びステップＳ１７）。
図９は、読み出し動作時に印加される電圧を説明する図である。通常の読み出し動作（第１の読み出し動作）においては、読み出し電圧ＡＲ、ＢＲ、ＣＲが選択ワード線ＷＬに印加される。
一方、第１の読み出し動作では正確な読み出し動作が不可能な場合に実行される第２の読み出し動作においては、選択メモリセルＭＣの制御ゲート電極とソースとの間の電圧を、第１の読み出し動作時より小さい値に設定する。これにより選択メモリセルＭＣに設定された閾値電圧を読み出す。このとき、読み出し電圧ＢＲ、ＣＲは電圧ＢＲｓ、ＣＲｓにそれぞれ変更されてシフトリード動作が行われる。
ここで、読み出し電圧ＡＲはＡＲｓに変更されない。すなわち、閾値電圧分布が分布Ｅであるのか、それともＡ、Ｂ、Ｃのいずれかであるのかを判定する読み出し動作においては、シフトリード動作は行わない。その代わりに、ソース線ＳＲＣの電圧を０Ｖから電圧Ｖｓｒｃに上昇させることにより、制御ゲート電極とソースとの間の電圧を第１の読み出し動作（ステップＳ１２）の値より小さく設定している。このとき、選択メモリセルＭＣの制御ゲート電極の電圧は、第２の読み出し動作時でも０又は正の値に保たれる。
図１０は、データ読み出し動作時に選択メモリセルＭＣの制御ゲート電極に電圧ＡＲを印加した際の状態を示す図である。図１０は選択メモリセルＭＣの断面を示している。第１の読み出し動作時には、選択ワード線ＷＬに電圧ＡＲを印加する。また、選択メモリセルＭＣのソースにはソース線電圧として例えば０Ｖが与えられ、ドレインにはビット線ＢＬの電圧（例えば０．５Ｖ）が与えられる。このとき選択メモリセルＭＣが導通するか否かにより選択メモリセルＭＣの閾値を検出する。一方、第２の読み出し動作時には、選択メモリセルＭＣの電圧ＡＲは変化させず、例えば０Ｖのまま保持している。そして、ソースを電圧Ｖｓｒｃ（例えば１Ｖ）に上昇させることにより、制御ゲート電極とソースとの間の電圧を第１の読み出し動作から変化させている。この電圧印加状態は、選択ワード線ＷＬに負の電圧を印加して読み出しを行う場合と等価である。
［効果］
本実施の形態に係る読み出し動作では、データリテンションの劣化が生じて閾値電圧分布の下裾が広がった場合、読み出し電圧の値を電圧ＢＲｓ、ＣＲｓに変更してシフトリード動作を実行する。一方、読み出し電圧ＡＲの値は変更せず（負の値に設定せず）、ソース線ＳＲＣの電圧を０Ｖから電圧Ｖｓｒｃに上昇させて、読み出し動作を実行する。データリテンションの劣化が生じた後に行われる第２の読み出し動作において、このようなデータ読み出し方式を採用することにより、メモリセルＭＣのデータ読み出し動作を正確に行うことができる。そして、選択メモリセルＭＣに印加する電圧を負の値に設定する必要がないため、読み出し動作時における電圧の制御が容易になる。
また、データリテンションの劣化により、下側の裾が負の閾値電圧になる可能性が小さい閾値電圧分布Ｂ、Ｃに対してはシフトリード動作を実行している。その結果、閾値電圧分布Ｂ、Ｃの読み出し動作において、ソース線ＳＲＣに電圧を印加する必要がなくなり、消費電力が低減されるとともに、動作スピードが向上する。
［第２の実施の形態］
次に、第２の実施の形態の不揮発性半導体記憶装置を、図１１及び図１２を参照して説明する。本実施の形態の不揮発性半導体記憶装置の全体構成は、第１の実施の形態と同様であり、その詳細な説明は省略する。また、第１の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。
第１の実施の形態における第２の読み出し動作時には、選択ワード線ＷＬに印加する電圧を、読み出し電圧ＢＲ、ＣＲから電圧ＢＲｓ、ＣＲｓに変更してシフトリード動作を行うとともに、読み出し電圧ＡＲはＡＲｓに変更せず、代わりにソース線ＳＲＣの電圧を０Ｖから電圧Ｖｓｒｃに上昇させて読み出し動作を行っていた。これに対し、本実施の形態では、第２の読み出し動作時に、読み出し電圧ＡＲ、ＢＲ、ＣＲは全てそのままで変更せず、選択ワード線ＷＬに印加される電圧の如何に拘わらず、ソース線ＳＲＣの電圧を０Ｖから電圧Ｖｓｒｃに上昇させて読み出し動作を行う。以下、図１１及び図１２を参照して説明する。
この実施の形態のデータ読み出し動作の手順について、図１１を参照して説明する。図１１のステップＳ２１〜ステップＳ２３は、図８に示す第１の実施の形態の対応するステップＳ１１〜ステップＳ１３と同様である。本実施の形態の第２の読み出し動作においては、第１の読み出し動作と同様に、読み出し電圧ＡＲ、ＢＲ、ＣＲがそのまま変更されず使用され、代わりに、選択ワード線ＷＬに印加される電圧の如何（ＡＲ／ＢＲ／ＣＲ）に拘わらず、ソース線ＳＲＣの電圧を０ＶからＶｓｒｃに上昇させて読み出し動作が実行される（ステップＳ２４）。なお、ステップＳ２４で用いるウェル電圧Ｖｗｅｌｌの値は、電圧Ｖｓｒｃと同じである。
この第２の読み出し動作の後、ＥＣＣチェックが行われる（ステップＳ２５）。読み出しエラーが少なく誤り訂正が可能な場合、データ読み出しが正確に実行されたとして、読み出し動作は終了する（ステップＳ２７）。しかし、第２の読み出し動作においても読み出しエラーが多く誤り訂正が不可能な場合、データ読み出しに失敗したと判断して読み出し動作を終了する（ステップＳ２６及びステップＳ２７）。
図１２は、読み出し動作時に印加される電圧を説明する図である。通常の読み出し動作（第１の読み出し動作）においては、読み出し電圧ＡＲ、ＢＲ、ＣＲが選択ワード線ＷＬに印加される。本実施の形態の第２の読み出し動作においても、選択メモリセルＭＣの制御ゲート電極とソースとの間の電圧を、第１の読み出し動作時より小さい値に設定して選択メモリセルの閾値電圧を判定する。ただし、選択ワード線ＷＬに印加する電圧は、読み出し電圧ＡＲ、ＢＲ、ＣＲのままとする（すなわち、シフトリード動作は行わない）。代わりに、ソース線ＳＲＣの電圧を０Ｖから電圧Ｖｓｒｃに上昇させることにより、メモリセルの制御ゲート電極とソースとの間の電圧を第１の読み出し動作の値より小さく設定している。本実施の形態においても、選択メモリセルＭＣの制御ゲート電極の電圧は、第２の読み出し動作時においても０又は正の値に保たれる。
［効果］
本実施の形態に係る読み出し動作では、データリテンションの劣化が生じて閾値電圧分布の下裾が広がった場合、選択ワード線ＷＬに印加する電圧は、読み出し電圧ＡＲ、ＢＲ、ＣＲのまま変更せず、代わりにソース線ＳＲＣの電圧を０Ｖから電圧Ｖｓｒｃに上昇させて、読み出し動作を実行する。本実施の形態では読み出し電圧ＢＲｓ、ＣＲｓを用いないため、設定される読み出し電圧の数が増えず、読み出し動作の制御を簡略化することができる。
上述のように、ソース線ＳＲＣの電圧を０ＶからＶｓｒｃに上昇させることと、制御ゲート電極（選択ワード線ＷＬ）の電圧を下げることは、制御ゲート電極とソースとの間の電圧の関係において等価である。そのため、ソース線ＳＲＣを電圧Ｖｓｒｃに上昇させることにより、電圧ＡＲ、ＢＲ、ＣＲを低下させる場合と同様の状態となる。データリテンションの劣化が生じて第１の読み出し動作では正確な読み出し動作が不可能と判定された後に行われる第２の読み出し動作において、このようなデータ読み出し方式を採用することにより、メモリセルＭＣのデータ読み出し動作を正確に行うことができる。そして、選択メモリセルＭＣに印加する電圧を負の値に設定する必要がないため、読み出し動作時における電圧の制御が容易になる。また、第２の読み出し動作においてソース線ＳＲＣに印加する電圧を電圧Ｖｓｒｃに固定したまま変更することなく動作を実行することが可能となり、読み出しに必要な時間を短縮することが可能になる。
［第３の実施の形態］
次に、第３の実施の形態の不揮発性半導体記憶装置を、図１３乃至図１７を参照して説明する。本実施の形態の不揮発性半導体記憶装置の全体構成は、第１の実施の形態と同様であり、その詳細な説明は省略する。また、第１の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。
第１及び第２の実施の形態において、第２の読み出し動作時にソース線ＳＲＣに印加する電圧は、電圧Ｖｓｒｃの１種類の電圧であるとして説明した。これに対し、本実施の形態では、第２の読み出し動作時にソース線ＳＲＣに印加する電圧の値を複数通りの正の値、例えば２通りの正の値に設定することができる。以下、図１３及び図１４を参照して説明する。
メモリセルＭＣに対する書き込み動作や消去動作が繰り返されてゲート絶縁膜が劣化した場合や、データ書き込み後に長い時間が経過した場合には、電荷蓄積層に保持された電子がより多く放出されて、メモリセルＭＣの閾値電圧は大きく下がる。この場合には、図１３に示すように、データリテンションの劣化による閾値電圧分布の広がりが大きくなる。その結果、第１及び第２の実施の形態で説明したように、第２の読み出し動作においてソース線ＳＲＣに電圧Ｖｓｒｃを印加したとしても、閾値電圧分布Ａの下限値を読むのには十分でなく、閾値電圧分布Ａの読み出しが正確に行えない可能性がある。
この問題に鑑み、第３の実施の形態の読み出し動作においては、書き込み動作や消去動作が繰り返されてゲート絶縁膜が劣化した場合や、データ書き込み後に長い時間が経過した場合には、第２の読み出し動作においてソース線ＳＲＣに印加される電圧を、電圧Ｖｓｒｃから、これより更に大きい電圧Ｖｓｒｃ’（＞Ｖｓｒｃ）に変更する。図１４に示すように、ソース線ＳＲＣに印加する電圧の値を適切に調整することにより、たとえデータリテンションが大幅に悪化した場合にも対処することができる。ここで、ソース線ＳＲＣの電圧を電圧Ｖｓｒｃ’に変更すべきか否かの判断は、メモリセルＭＣに対するデータ書き込み／消去動作が行われた回数を計測するカウンタ７ａ（図１）の計測値や、メモリセルＭＣに対する累積の動作時間を計測するタイマ７ｂの計測値等に基づいて行うことができる。カウンタ７ａやタイマ７ｂの計測値が所定の値を超えた後に第２の読み出し動作を実行する場合、ソース線ＳＲＣの電圧を電圧Ｖｓｒｃから電圧Ｖｓｒｃ’へ変更することができる。
この第３の実施の形態のデータ読み出し動作の手順について、図１５を参照して説明する。図１５のステップＳ３１〜ステップＳ３３は、図８に示す第１の実施の形態の対応するステップＳ１１〜ステップＳ１３と同様である。本実施の形態においては、第１の読み出し動作の後のＥＣＣチェックでデータリテンションの劣化が生じていると判断されたとき、カウンタ７ａ又はタイマ７ｂの計測値を読み出す（ステップＳ３４）。カウンタ７ａ又はタイマ７ｂの計測値が所定の値以下である場合、データリテンションの劣化による閾値電圧分布の広がりは小さいと判断して、ソース線ＳＲＣの電圧として電圧Ｖｓｒｃを選んで読み出し動作が実行される（ステップＳ３５）。
一方、カウンタ７ａ又はタイマ７ｂの計測値が所定の値を超えている場合、データリテンションの劣化による閾値電圧分布の広がりは大きいと判断して、ソース線ＳＲＣの電圧として電圧Ｖｓｒｃ’を選んで読み出し動作が実行される（ステップＳ３６）。なお、ステップＳ３５、Ｓ３６で用いるウェル電圧Ｖｗｅｌｌの値は、電圧Ｖｓｒｃと同じである。
この第２の読み出し動作の後、ＥＣＣチェックが行われる（ステップＳ３７）。読み出しエラーが少なく誤り訂正が可能な場合、データ読み出しが正確に実行されたとして、読み出し動作は終了する（ステップＳ３９）。しかし、第２の読み出し動作においても読み出しエラーが多く誤り訂正が不可能な場合、データ読み出しに失敗したと判断して読み出し動作を終了する（ステップＳ３８及びステップＳ３９）。
なお、図１５のステップＳ３６においては、図１６に示すように、読み出し電圧ＢＲ、ＣＲを電圧ＢＲｓ、ＣＲｓに変更してシフトリード動作を行う一方で、読み出し電圧ＡＲの電圧値は変更せず、代わりに選択ワード線ＷＬに電圧ＡＲが印加されるときのみソース線ＳＲＣの電圧を電圧Ｖｓｒｃ’に上昇させて第２の読み出し動作を行っても良い。あるいは、図１７に示すように、読み出し電圧ＡＲ、ＢＲ、ＣＲの電圧値は変更せず、選択ワード線ＷＬに印加される電圧の如何（ＡＲ、ＢＲ、ＣＲ）に拘わらず、ソース線ＳＲＣに印加する電圧を電圧Ｖｓｒｃ’に上昇させて第２の読み出し動作を行っても良い。本実施の形態においても、選択メモリセルＭＣの制御ゲート電極の電圧は、第２の読み出し動作時に０又は正の値に保たれる。
［効果］
本実施の形態に係る読み出し動作では、閾値電圧分布が広がった場合、その広がりの大きさにより、ソース線ＳＲＣに印加する電圧として電圧Ｖｓｒｃ又はＶｓｒｃ’のいずれを用いて読み出し動作を実行するかを選択できる。データリテンションの劣化が生じた後に行われる第２の読み出し動作において、このようなデータ読み出し方式を採用することにより、メモリセルＭＣのデータ読み出し動作を正確に行うことができる。そして、選択メモリセルＭＣに印加する電圧を負の値に設定する必要がないため、読み出し動作時における電圧の制御が容易になる。
［第３の実施の形態の変形例］
次に、第３の実施の形態の変形例の不揮発性半導体記憶装置を、図１８を参照して説明する。上述の第３の実施の形態では、第２の読み出し動作時にソース線ＳＲＣに印加する電圧の値を電圧Ｖｓｒｃ’に変更すべきか否かの判断は、カウンタ７ａやタイマ７ｂの計測値等に基づいて行っていた。ここで、ソース線ＳＲＣに印加する電圧の値を電圧Ｖｓｒｃ’に変更すべきか否かの判断は、ソース線ＳＲＣに印加する電圧の値を電圧Ｖｓｒｃとして読み出し動作を行った際の結果に基づいて行うこともできる。
この第３の実施の形態の変形例のデータ読み出し動作の手順について、図１８を参照して説明する。図１８のステップＳ３１’〜ステップＳ３３’は、図１５に示す第３の実施の形態の対応するステップＳ３１〜ステップＳ３３と同様である。本実施の形態においては、第１の読み出し動作の後のＥＣＣチェックでデータリテンションの劣化が生じていると判断されたとき、ソース線ＳＲＣの電圧として電圧Ｖｓｒｃを選んで第２の読み出し動作が実行される（ステップＳ３４’）。
次に、第２の読み出し動作の後、ＥＣＣチェックが行われる（ステップＳ３５’）。このＥＣＣチェックでデータリテンションの劣化が生じていると判断されたとき、データリテンションの劣化による閾値電圧分布の広がりは大きいと判断して、ソース線ＳＲＣの電圧として電圧Ｖｓｒｃ’を選んで第３の読み出し動作が実行される（ステップＳ３６’）。なお、ステップＳ３４’、Ｓ３６’で用いるウェル電圧Ｖｗｅｌｌの値は、電圧Ｖｓｒｃと同じである。
この第３の読み出し動作の後、ＥＣＣチェックが行われる（ステップＳ３７’）。読み出しエラーが少なく誤り訂正が可能な場合、データ読み出しが正確に実行されたとして、読み出し動作は終了する（ステップＳ３９’）。しかし、第３の読み出し動作においても読み出しエラーが多く誤り訂正が不可能な場合、データ読み出しに失敗したと判断して読み出し動作を終了する（ステップＳ３８’及びステップＳ３９’）。
［効果］
本変形例に係る読み出し動作では、ソース線ＳＲＣに電圧Ｖｓｒｃを印加した読み出し動作の結果に基づき、電圧Ｖｓｒｃ’を用いて読み出し動作を実行するかを選択できる。データリテンションの劣化が生じた後に行われる第２の読み出し動作において、このようなデータ読み出し方式を採用することにより、メモリセルＭＣのデータ読み出し動作を正確に行うことができる。また、本変形例の読み出し動作によれば、カウンタ７ａやタイマ７ｂを省略したとしてもデータ読み出し動作を正確に行うことができる。
［第４の実施の形態］
次に、第４の実施の形態の不揮発性半導体記憶装置を、図１９乃至図２２を参照して説明する。本実施の形態の不揮発性半導体記憶装置の全体構成は、第１の実施の形態と同様であり、その詳細な説明は省略する。また、第１の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。
上述の第１〜第３の実施の形態においては、読み出し動作時に非選択メモリセルＭＣに印加する読み出しパス電圧Ｖｒｅａｄは一定の値であるとして説明した。これに対し、第４の実施の形態では、読み出し動作時に用いる読み出しパス電圧Ｖｒｅａｄの値を、選択ワード線ＷＬに印加する電圧に応じて変更することができる。以下、図１９を参照して説明する。
選択メモリセルＭＣに対する読み出し動作の際に、隣接する非選択メモリセルＭＣに読み出しパス電圧Ｖｒｅａｄが印加されると、読み出しパス電圧Ｖｒｅａｄの影響により、選択メモリセルＭＣの閾値電圧が下がるように見える。この読み出しパス電圧Ｖｒｅａｄを電圧Ｖｒｅａｄ’（Ｖｒｅａｄ＞Ｖｒｅａｄ’）に変更すると、選択メモリセルＭＣの閾値電圧が上がるように、つまり読み出し電圧ＡＲが下がるように見える。上述のソース線ＳＲＣの電圧Ｖｓｒｃに加え、隣接する非選択メモリセルＭＣに読み出しパス電圧Ｖｒｅａｄ’を印加した影響によっても、読み出し電圧ＡＲの値を調整することができ、データ読み出しを正確に行うことができる。なお、電圧Ｖｒｅａｄ’は選択メモリセルＭＣに隣接する非選択メモリセルＭＣの制御ゲート電極にのみ加えても良い。
この実施の形態のデータ読み出し動作の手順について、図２０を参照して説明する。図２０のステップＳ４１〜ステップＳ４３は、図８に示す第１の実施の形態の対応するステップＳ１１〜ステップＳ１３と同様である。本実施の形態の第２の読み出し動作においては、ソース線ＳＲＣの電圧を０ＶからＶｓｒｃに上昇させるとともに、非選択メモリセルＭＣに印加する読み出しパス電圧を電圧Ｖｒｅａｄ’に変更して読み出し動作が実行される（ステップＳ４４）。なお、ステップＳ４４で用いるウェル電圧Ｖｗｅｌｌの値は、電圧Ｖｓｒｃと同じである。この第２の読み出し動作の後、ＥＣＣチェックが行われる（ステップＳ４５）。読み出しエラーが少なく誤り訂正が可能な場合、データ読み出しが正確に実行されたとして、読み出し動作は終了する（ステップＳ４７）。しかし、第２の読み出し動作においても読み出しエラーが多く誤り訂正が不可能な場合、データ読み出しに失敗したと判断して読み出し動作を終了する（ステップＳ４６及びステップＳ４７）。
図２１及び図２２は、読み出し動作時に印加される電圧を説明する図である。通常の読み出し動作（第１の読み出し動作）においては、読み出し電圧ＡＲ、ＢＲ、ＣＲが選択ワード線ＷＬに印加される。本実施の形態の第２の読み出し動作においても、選択メモリセルＭＣの制御ゲート電極とソースとの間の電圧を、第１の読み出し動作時より小さい値に設定して選択メモリセルの閾値電圧を判定する。
なお、図２０のステップＳ４４においては、図２１に示すように、読み出しパス電圧Ｖｒｅａｄは変更せず、読み出し電圧ＢＲ、ＣＲを電圧ＢＲｓ、ＣＲｓに変更してシフトリード動作を行う一方で、読み出し電圧ＡＲの電圧値は変更せず、代わりに選択ワード線に電圧ＡＲが印加されるときのみソース線ＳＲＣの電圧を電圧Ｖｓｒｃに上昇させ且つ読み出しパス電圧Ｖｒｅａｄ’を用いて第２の読み出し動作を行っても良い。あるいは、図２２に示すように、読み出し電圧ＡＲ、ＢＲ、ＣＲの電圧値は変更せず、選択ワード線ＷＬに印加される電圧の如何（ＡＲ、ＢＲ、ＣＲ）に拘わらず、ソース線ＳＲＣに印加する電圧を電圧Ｖｓｒｃ’に上昇させ且つ読み出しパス電圧Ｖｒｅａｄ’を用いて第２の読み出し動作を行っても良い。本実施の形態においても、選択メモリセルＭＣの制御ゲート電極の電圧は、第２の読み出し動作時に０又は正の値に保たれる。
［効果］
本実施の形態に係る読み出し動作では、読み出しパス電圧Ｖｒｅａｄ又はＶｒｅａｄ’のいずれを用いて読み出し動作を実行するかを選択できる。読み出しパス電圧Ｖｒｅａｄ、Ｖｒｅａｄ’の値の大きさによっても読み出し電圧の値を調整することができる。第２の読み出し動作において、このようなデータ読み出し方式を採用することにより、メモリセルＭＣのデータ読み出し動作を正確に行うことができる。そして、選択メモリセルＭＣに印加する電圧を負の値に設定する必要がないため、読み出し動作時における電圧の制御が容易になる。
また、非選択の制御ゲート電極の電圧を低くすることができるので、いわゆるリードディスターブによる誤書き込みを防止することができる。
［第５の実施の形態］
次に、第５の実施の形態の不揮発性半導体記憶装置を、図２３乃至図２５を参照して説明する。本実施の形態の不揮発性半導体記憶装置の全体構成は、第１の実施の形態と同様であり、その詳細な説明は省略する。また、第１の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。
本実施の形態では、読み出し動作時に用いるメモリセルＭＣに印加するウェル電圧Ｖｗｅｌｌの値を、選択ワード線ＷＬに印加する電圧に応じて変更することができる。通常、ウェル電圧Ｖｗｅｌｌはソース線ＳＲＣと同一の電圧に設定される。しかし、読み出し動作時にソース線ＳＲＣの電圧を０Ｖから電圧Ｖｓｒｃに上昇させるとともにウェル電圧Ｖｗｅｌｌの値を下げることにより、バックゲートバイアスが与えられた状態と同様になる。この場合、選択メモリセルＭＣの閾値電圧が上がるように見える。上述のソース線ＳＲＣの電圧Ｖｓｒｃに加え、ウェル電圧Ｖｗｅｌｌの変更によっても、読み出し電圧の値を調整することができ、データ読み出しを正確に行うことができる。
この実施の形態のデータ読み出し動作の手順について、図２３を参照して説明する。図２３のステップＳ５１〜ステップＳ５３は、図８に示す第１の実施の形態の対応するステップＳ１１〜ステップＳ１３と同様である。本実施の形態の第２の読み出し動作においては、ソース線ＳＲＣの電圧を０Ｖから電圧Ｖｓｒｃに上昇させるとともに、ウェル電圧Ｖｗｅｌｌを変更して読み出し動作が実行される（ステップＳ５４）。この第２の読み出し動作の後、ＥＣＣチェックが行われる（ステップＳ５５）。読み出しエラーが少なく誤り訂正が可能な場合、データ読み出しが正確に実行されたとして、読み出し動作は終了する（ステップＳ５７）。しかし、第２の読み出し動作においても読み出しエラーが多く誤り訂正が不可能な場合、データ読み出しに失敗したと判断して読み出し動作を終了する（ステップＳ５６及びステップＳ５７）。
図２４及び図２５は、読み出し動作時に印加される電圧を説明する図である。通常の読み出し動作（第１の読み出し動作）においては、読み出し電圧ＡＲ、ＢＲ、ＣＲが選択ワード線ＷＬに印加される。本実施の形態の第２の読み出し動作においても、選択メモリセルＭＣの制御ゲート電極とソースとの間の電圧を、第１の読み出し動作時より小さい値に設定して選択メモリセルの閾値電圧を判定する。
なお、図２３のステップＳ５４においては、図２４に示すように、読み出し電圧ＢＲ、ＣＲを電圧ＢＲｓ、ＣＲｓに変更してシフトリード動作を行う一方で、読み出し電圧ＡＲの電圧値は変更せず、代わりに選択ワード線ＷＬに電圧ＡＲが印加されるときのみソース線ＳＲＣの電圧を電圧Ｖｓｒｃに上昇させて第２の読み出し動作を行っても良い。この際、ウェル電圧Ｖｗｅｌｌをソース線電圧Ｖｓｒｃよりも下げることにより、選択メモリセルＭＣの閾値電圧が上がるように見える。あるいは、図２５に示すように、読み出し電圧ＡＲ、ＢＲ、ＣＲの電圧値は変更せず、選択ワード線ＷＬに印加される電圧の如何（ＡＲ、ＢＲ、ＣＲ）に拘わらず、ソース線ＳＲＣに印加する電圧を電圧Ｖｓｒｃに上昇させるとともにウェル電圧Ｖｗｅｌｌを電圧Ｖｓｒｃよりも下げて第２の読み出し動作を行っても良い。本実施の形態においても、選択メモリセルＭＣの制御ゲート電極の電圧は、第２の読み出し動作時に０又は正の値に保たれる。
［効果］
本実施の形態に係る読み出し動作では、ソース線ＳＲＣの電圧を電圧Ｖｓｒｃに上げるとともにウェル電圧Ｖｗｅｌｌを下げて読み出し動作を実行する。ウェル電圧Ｖｗｅｌｌを下げることにより選択メモリセルＭＣの閾値電圧が上がるように見える。第２の読み出し動作において、このようなデータ読み出し方式を採用することにより、メモリセルＭＣのデータ読み出し動作を正確に行うことができる。そして、選択メモリセルＭＣに印加する電圧を負の値に設定する必要がないため、読み出し動作時における電圧の制御が容易になる。
また、ウェル電圧Ｖｗｅｌｌを下げることにより、ウェルへの充電時間を減らすことができる。その結果、動作速度を向上させることができる。
［第６の実施の形態］
次に、第６の実施の形態の不揮発性半導体記憶装置を、図２６及び図２７を参照して説明する。本実施の形態の不揮発性半導体記憶装置の全体構成は、第１の実施の形態と同様であり、その詳細な説明は省略する。また、第１の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。
上述の第１〜第５の実施の形態においては、第１の読み出し動作時にソース線ＳＲＣに印加する電圧を電圧０Ｖに設定し、第２の読み出し動作時にソース線ＳＲＣに印加する電圧を電圧Ｖｓｒｃ又は電圧Ｖｓｒｃ’（Ｖｓｒｃ’＞Ｖｓｒｃ）に設定していた。ここで、第１の読み出し動作は、必ずしもソース線ＳＲＣの電圧を０Ｖに設定した通常読み出し動作である必要はない。第１の読み出し動作は、選択メモリセルの制御ゲート電極とソースとの間の電圧が第２の読み出し動作よりも大きい値に設定されていればよい。そのため、第６の実施の形態では、第１の読み出し動作時にソース線ＳＲＣに印加する電圧を電圧Ｖｓｒｃとし、第２の読み出し動作時にソース線ＳＲＣに印加する電圧を電圧Ｖｓｒｃ’として読み出し動作を行う。
この実施の形態のデータ読み出し動作の手順について、図２６を参照して説明する。まず、制御回路７に読み出し信号が入力されると、データ読み出し動作が開始される（ステップＳ６１）。次に、ソース線ＳＲＣに電圧Ｖｓｒｃを印加して第１の読み出し動作が実行される（ステップＳ６２）。なお、ステップＳ６２で用いるウェル電圧Ｖｗｅｌｌの値は、電圧Ｖｓｒｃと同じである。この第１の読み出し動作の後、ＥＣＣチェックが行われる（ステップＳ６３）。読み出しエラーが少なく誤り訂正が可能な場合、データ読み出しが正確に実行されたとして、データ読み出し動作は終了する（ステップＳ６７）。第１の読み出し動作が失敗に終わった後の第２の読み出し動作においては、ソース線ＳＲＣの電圧を電圧Ｖｓｒｃから電圧Ｖｓｒｃ’に上昇させて読み出し動作が実行される（ステップＳ６４）。なお、ステップＳ６４で用いるウェル電圧Ｖｗｅｌｌの値は、電圧Ｖｓｒｃ’と同じである。
この第２の読み出し動作の後、ＥＣＣチェックが行われる（ステップＳ６５）。読み出しエラーが少なく誤り訂正が可能な場合、データ読み出しが正確に実行されたとして、読み出し動作は終了する（ステップＳ６７）。しかし、第２の読み出し動作においても読み出しエラーが多く誤り訂正が不可能な場合、データ読み出しに失敗したと判断して読み出し動作を終了する（ステップＳ６６及びステップＳ６７）。
図２７は、読み出し動作時に印加される電圧を説明する図である。第１の読み出し動作においては、読み出し電圧ＡＲ、ＢＲ、ＣＲが選択ワード線ＷＬに印加され、電圧Ｖｓｒｃがソース線ＳＲＣに印加される。また、第２の読み出し動作においては、ソース線ＳＲＣの電圧を電圧Ｖｓｒｃから電圧Ｖｓｒｃ’に上昇させて読み出し動作を実行する。本実施の形態においては、選択メモリセルＭＣの制御ゲート電極の電圧は、第１及び第２の読み出し動作時に０又は正の値に保たれる。
［効果］
本実施の形態に係る読み出し動作では、ソース線ＳＲＣの電圧として電圧Ｖｓｒｃ、及び電圧Ｖｓｒｃ’印加して、読み出し動作を実行する。このようなデータ読み出し方式を採用することにより、データリテンションの劣化が生じていない場合における閾値電圧分布Ａの下裾が負電圧で有る場合でも、読み出し電圧ＡＲを負にすることなく読み出すことができる。また、データリテンションの劣化が生じた場合には、ソース線ＳＲＣの電圧として電圧Ｖｓｒｃ’（＞電圧Ｖｓｒｃ）を用いることにより、メモリセルＭＣのデータ読み出し動作を正確に行うことができる。そして、選択メモリセルＭＣに印加する電圧を負の値に設定する必要がないため、読み出し動作時における電圧の制御が容易になる。
また、データリテンションの劣化が生じている場合、通常読み出し動作を省略して、電圧Ｖｓｒｃを用いた読み出し動作を実行することにより、データ読み出し動作の時間を低減することができる。
［第７の実施の形態］
次に、第７の実施の形態の不揮発性半導体記憶装置を、図２８乃至図３１を参照して説明する。本実施の形態の不揮発性半導体記憶装置の全体構成は、第１の実施の形態と同様であり、その詳細な説明は省略する。また、第１の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。
上述の第４の実施の形態においては、読み出しパス電圧Ｖｒｅａｄから電圧Ｖｒｅａｄ’に変更する動作は、ソース線ＳＲＣの電圧を電圧Ｖｓｒｃに上昇させる動作とともに行われるとして説明した。これに対し、本実施の形態では、ソース線ＳＲＣへの印加電圧を変更することなく、読み出しパス電圧Ｖｒｅａｄの値を変更する。以下、図２８を参照して説明する。
選択メモリセルＭＣに対する読み出し動作の際に、隣接する非選択メモリセルＭＣに読み出しパス電圧Ｖｒｅａｄが印加されると、読み出しパス電圧Ｖｒｅａｄの影響により、選択メモリセルＭＣの閾値電圧が下がるように見える。この読み出しパス電圧Ｖｒｅａｄを電圧Ｖｒｅａｄ’（Ｖｒｅａｄ＞Ｖｒｅａｄ’）に変更すると、選択メモリセルＭＣの閾値電圧が上がるように、つまり読み出し電圧ＡＲが下がるように見える。隣接する非選択メモリセルＭＣに読み出しパス電圧Ｖｒｅａｄ’を印加した影響のみによっても、読み出し電圧ＡＲの値を調整することができ、閾値電圧分布Ａのデータ読み出しを正確に行うことができる。
この実施の形態のデータ読み出し動作の手順について、図２９を参照して説明する。図２９のステップＳ７１〜ステップＳ７３は、図２０に示す第４の実施の形態の対応するステップＳ４１〜ステップＳ４３と同様である。本実施の形態の第２の読み出し動作においては、ソース線ＳＲＣの電圧を０Ｖから上昇させることなく、非選択メモリセルＭＣに印加する読み出しパス電圧を電圧Ｖｒｅａｄ’に変更して読み出し動作が実行される（ステップＳ７４）。なお、ステップＳ７４で用いるウェル電圧Ｖｗｅｌｌの値は、電圧Ｖｓｒｃと同じである。この第２の読み出し動作の後、ＥＣＣチェックが行われる（ステップＳ７５）。読み出しエラーが少なく誤り訂正が可能な場合、データ読み出しが正確に実行されたとして、読み出し動作は終了する（ステップＳ７７）。しかし、第２の読み出し動作においても読み出しエラーが多く誤り訂正が不可能な場合、データ読み出しに失敗したと判断して読み出し動作を終了する（ステップＳ７６及びステップＳ７７）。
図３０及び図３１は、読み出し動作時に印加される電圧を説明する図である。通常の読み出し動作（第１の読み出し動作）においては、読み出し電圧ＡＲ、ＢＲ、ＣＲが選択ワード線ＷＬに印加される。なお、図２９のステップＳ７４においては、図３０に示すように、読み出しパス電圧Ｖｒｅａｄは変更せず読み出し電圧ＣＲ、ＢＲを電圧ＢＲｓ、ＣＲｓに変更してシフトリード動作を行う一方で、読み出し電圧ＡＲの電圧値は変更せず、代わりに選択ワード線ＷＬに電圧ＡＲが印加されるときのみ、読み出しパス電圧Ｖｒｅａｄ’を用いて第２の読み出し動作を行っても良い。あるいは、図３１に示すように、読み出し電圧ＡＲ、ＢＲ、ＣＲの電圧値は変更せず、選択ワード線ＷＬに印加される電圧の如何（ＡＲ、ＢＲ、ＣＲ）に拘わらず、読み出しパス電圧Ｖｒｅａｄ’を用いて第２の読み出し動作を行っても良い。本実施の形態においても、選択メモリセルＭＣの制御ゲート電極の電圧は、第２の読み出し動作時に０又は正の値に保たれる。
［効果］
本実施の形態に係る読み出し動作では、読み出しパス電圧Ｖｒｅａｄ又はＶｒｅａｄ’のいずれを用いて読み出し動作を実行するかを選択できる。読み出しパス電圧Ｖｒｅａｄ、Ｖｒｅａｄ’の値の大きさによっても読み出し電圧の値を調整することができる。第２の読み出し動作において、このようなデータ読み出し方式を採用することにより、メモリセルＭＣのデータ読み出し動作を正確に行うことができる。そして、選択メモリセルＭＣに印加する電圧を負の値に設定する必要がないため、読み出し動作時における電圧の制御が容易になる。
［その他］
以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。例えば、上記実施の形態では、４値記憶方式（２ビット／セル）の不揮発性半導体装置を説明したが、本発明はこれに限定されるものではなく、８値記憶方式などより多ビットの記憶方式にも適用可能であることは言うまでもない。
１・・・メモリセルアレイ、 ２・・・ビット線制御回路、 ３・・・カラムデコーダ、 ４・・・データ入出力バッファ、 ５・・・データ入出力端子、 ６・・・ワード線制御回路、 ７・・・制御回路、 ８・・・制御信号入力端子。

Claims (6)

  1. 複数のメモリセルが直列接続されたメモリストリング、前記メモリストリングの一端に接続される第１の選択トランジスタ、前記メモリストリングの他端に接続される第２の選択トランジスタ、前記第１の選択トランジスタを介して前記メモリストリングに接続されるビット線、前記第２の選択トランジスタを介して前記メモリストリングに接続されるソース線、及び前記メモリセルの制御ゲート電極に接続されたワード線を備えたメモリセルアレイと、
    データ読み出しのため前記メモリストリング中の選択メモリセルの前記制御ゲート電極に読み出し電圧を印加するとともに、前記メモリストリング中の非選択メモリセルの前記制御ゲート電極に前記非選択メモリセルの閾値電圧に拘わらず導通する読み出しパス電圧を印加して、前記選択メモリセルが導通するか否かを判定する読み出し動作を実行する制御回路とを備え、
    前記制御回路は、
    前記選択メモリセルの前記制御ゲート電極とソースとの間の電圧を第１の値に設定して前記選択メモリセルに設定された閾値電圧を読み出す第１の読み出し動作と、
    前記選択メモリセルの前記制御ゲート電極とソースとの間の電圧を前記第１の値より小さい第２の値に設定して前記選択メモリセルに設定された閾値電圧を読み出す第２の読み出し動作とを実行可能に構成され、
    前記制御回路は、前記第２の読み出し動作を実行する場合、前記選択メモリセルの前記制御ゲート電極の電圧を０又は正の値に保ちながら前記制御ゲート電極とソースとの間の電圧を前記第２の値に設定する
    ことを特徴とする不揮発性半導体記憶装置。
  2. 前記制御回路は、前記第２の読み出し動作を実行する場合、前記ソース線に印加されるソース線電圧を上昇させて前記制御ゲート電極とソースとの間の電圧を前記第２の値に設定する
    ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
  3. 前記制御回路は、前記第２の読み出し動作を実行する場合、前記ソース線に印加される電圧を複数通りに変更可能に構成された
    ことを特徴とする請求項１又は２記載の不揮発性半導体記憶装置。
  4. 前記制御回路は、前記第２の読み出し動作を実行する場合、前記読み出しパス電圧の値を、前記選択メモリセルに印加する電圧に応じて変化させる
    ことを特徴とする請求項１乃至３のいずれか記載の不揮発性半導体記憶装置。
  5. 前記制御回路は、前記第２の読み出し動作を実行する場合、前記読み出しパス電圧の値を前記第１の読み出し動作の際の値よりも小さくする
    ことを特徴とする請求項１乃至３のいずれか記載の不揮発性半導体記憶装置。
  6. 複数のメモリセルが直列接続されたメモリストリング、前記メモリストリングの一端に接続される第１の選択トランジスタ、前記メモリストリングの他端に接続される第２の選択トランジスタ、前記第１の選択トランジスタを介して前記メモリストリングに接続されるビット線、前記第２の選択トランジスタを介して前記メモリストリングに接続されるソース線、及び前記メモリセルの制御ゲート電極に接続されたワード線を備えたメモリセルアレイと、
    データ読み出しのため前記メモリストリング中の選択メモリセルの前記制御ゲート電極に読み出し電圧を印加するとともに、前記メモリストリング中の非選択メモリセルの前記制御ゲート電極に前記非選択メモリセルの閾値電圧に拘わらず導通する第１の読み出しパス電圧を印加して、前記選択メモリセルが導通するか否かを判定する読み出し動作を実行する制御回路とを備え、
    前記制御回路は、前記メモリセルが所定の劣化状態よりも劣化していると判断された場合、前記第１の読み出しパス電圧の値よりも小さい第２の読み出しパス電圧を前記非選択メモリセルに印加して読み出し動作を実行する
    ことを特徴とする不揮発性半導体記憶装置。
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