KR20130045495A - 불휘발성 메모리 장치 및 그것의 읽기 방법 - Google Patents

불휘발성 메모리 장치 및 그것의 읽기 방법 Download PDF

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Abstract

본 기술은 불휘발성 메모리 장치에 관한 것으로, 더욱 상세하게는 불휘발성 메모리 장치의 읽기 방법에 관한 것이다. 상기 불휘발성 메모리 장치의 읽기 방법은, 선택된 메모리 셀의 데이터를 읽기 위한 읽기 단계; 및 상기 읽혀진 데이터에 에러가 발생된 것으로 검출된 경우, 정확한 데이터가 읽혀질 때까지 비선택된 메모리 셀에 인가되는 비선택 읽기 전압을 변경하여 적어도 한 번의 읽기 동작을 수행하는 읽기 재시도 단계를 포함한다.

Description

불휘발성 메모리 장치 및 그것의 읽기 방법{NONVOLATILE MEMORY DEVICE AND READING METHOD THEREOF}
본 발명은 불휘발성 메모리 장치에 관한 것으로, 더욱 상세하게는 불휘발성 메모리 장치의 읽기 방법에 관한 것이다.
반도체 메모리 장치는 일반적으로 휘발성 메모리와 불휘발성 메모리 장치로 분류된다. 휘발성 메모리 장치는 전원이 차단될 때 저장된 데이터를 잃지만, 불휘발성 메모리 장치는 전원이 차단되더라도 저장된 데이터를 보존할 수 있다. 불휘발성 메모리 장치는 다양한 형태의 메모리 셀 트랜지스터들을 포함한다. 불휘발성 메모리 장치는 메모리 셀 트랜지스터의 구조에 따라 플래시 메모리 장치, 강유전체 램(Ferroelectric RAM: FRAM), 마그네틱 램(Magnetic RAM: MRAM), 상 변화 램(Phase change RAM: PRAM)등으로 구분될 수 있다.
불휘발성 메모리 장치 중에서 플래시 메모리 장치는 메모리 셀과 비트 라인의 연결 상태에 따라 크게 노어(NOR) 플래시 메모리 장치와 낸드(NAND) 플래시 메모리 장치로 구분된다. 노어 플래시 메모리 장치는 1개의 비트 라인에 2개 이상의 메모리 셀 트렌지스터들이 병렬로 연결되는 구조를 갖는다. 따라서, 노어 플래시 메모리 장치는 우수한 랜덤 액세스(random access) 시간 특성을 갖는다. 반면, 낸드 플래시 메모리 장치는 1개의 비트 라인에 2개 이상의 메모리 셀 트렌지스터들이 직렬로 연결되는 구조를 갖는다. 이러한 구조를 셀 스트링(string) 구조라고 하며, 셀 스트링당 한 개의 비트 라인 컨택(contact)을 필요로 한다. 따라서, 낸드 플래시 메모리 장치는 집적도면에서 우수한 특성을 갖는다.
플래시 메모리 장치의 메모리 셀들은 문턱 전압 분포에 따라 온 셀(on cell)과 오프 셀(off cell)로 구분된다. 온 셀은 소거된 셀(erased cell)이고, 오프 셀은 프로그램된 셀(programmed cell)이다. 플래시 메모리 장치의 메모리 셀을 읽기 위해서, 선택 읽기 전압이 선택된 메모리 셀에 인가되고, 비선택 읽기 전압이 비선택된 메모리 셀에 인가된다.
선택된 메모리 셀에 인가되는 선택 읽기 전압은 선택된 메모리 셀의 소거 또는 프로그램 상태를 판별하기 위한 전압이다. 따라서, 선택된 메모리 셀에 선택 읽기 전압이 인가되면, 선택된 메모리 셀의 문턱 전압에 따라 선택된 메모리 셀의 셀 전류가 비트 라인을 통해 흐른다. 비선택된 메모리 셀에 인가되는 비선택 읽기 전압은 비선택된 메모리 셀을 턴 온 시키기에 충분한 전압이다. 따라서, 비선택된 메모리 셀에 비선택 읽기 전압이 인가되면, 선택된 메모리 셀의 셀 전류가 감소되지 않고 비트 라인을 통해 흐를 수 있다. 이러한 선택 읽기 전압과 비선택 읽기 전압은 플래시 메모리 장치의 전압 발생기에서 생성되며, 가변되지 않고 선택된 메모리 셀과 비선택된 메모리셀 각각에 인가된다.
본 발명의 실시 예는 읽기 에러를 효과적으로 방지할 수 있는 불휘발성 메모리 장치 및 그것의 읽기 방법을 제공하는 데 있다.
본 발명의 제 1 실시 예에 따른 불휘발성 메모리 장치의 읽기 방법은, 선택된 메모리 셀의 데이터를 읽기 위한 읽기 단계; 및 상기 읽혀진 데이터에 에러가 발생된 것으로 검출된 경우, 정확한 데이터가 읽혀질 때까지 비선택된 메모리 셀에 인가되는 비선택 읽기 전압을 변경하여 적어도 한 번의 읽기 동작을 수행하는 읽기 재시도 단계를 포함한다.
본 발명의 제 2 실시 예에 따른 불휘발성 메모리 장치의 읽기 방법은, 선택된 메모리 셀의 데이터를 읽기 위한 읽기 단계; 상기 읽기 단계에서 읽혀진 데이터에 에러가 발생된 것으로 검출된 경우, 정확한 데이터가 읽혀질 때까지 상기 선택된 메모리 셀에 인가되는 선택 읽기 전압을 변경하여 적어도 한 번의 읽기 동작을 수행하는 제 1 읽기 재시도 단계; 및 상기 제 1 읽기 재시도 단계에서 읽혀진 데이터에 에러가 발생된 것으로 검출된 경우, 정확한 데이터가 읽혀질 때까지 비선택된 메모리 셀에 인가되는 비선택 읽기 전압을 변경하여 적어도 한 번의 읽기 동작을 수행하는 제 2 읽기 재시도 단계를 포함한다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치는 워드 라인들과 비트 라인들이 교차하는 영역에 배열된 메모리 셀들을 포함하는 메모리 셀 어레이; 및 상기 메모리 셀들 중 선택된 메모리 셀의 읽기 동작과, 상기 읽기 동작이 성공적으로 완료되지 않은 경우 상기 메모리 셀들 중 비선택된 메모리 셀에 인가되는 비선택 읽기 전압을 변경하여 적어도 한 번의 읽기 재시도 동작을 제어하도록 구성된 제어 로직을 포함한다.
본 발명의 실시 예에 따르면, 읽기 에러가 효과적으로 방지될 수 있기 때문에 불휘발성 메모리 장치의 신뢰성이 향상될 수 있다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 예시적으로 보여주는 블럭도이다.
도 2는 도 1에 도시된 불휘발성 메모리 장치의 각각의 메모리 셀에 형성될 수 있는 문턱 전압 분포를 예시적으로 보여주는 도면이다.
도 3은 본 발명의 제 1 실시 예에 따른 불휘발성 메모리 장치의 읽기 방법을 예시적으로 보여주는 순서도이다.
도 4는 본 발명의 제 1 실시 예에 따른 불휘발성 메모리 장치의 읽기 방법을 설명하기 위한 불휘발성 메모리 장치의 메모리 셀 어레이의 일부를 예시적으로 보여주는 회로도이다.
도 5는 본 발명의 제 1 실시 예에 따른 불휘발성 메모리 장치의 읽기 방법에 따른비선택 읽기 전압을 설명하기 위한 도면이다.
도 6은 본 발명의 제 1 실시 예에 따른 가변 비선택 읽기 전압에 따라 센싱되는 선택된 메모리 셀의 문턱 전압 분포를 예시적으로 보여주는 도면이다.
도 7은 본 발명의 제 2 실시 예에 따른 불휘발성 메모리 장치의 읽기 방법을 예시적으로 보여주는 순서도이다.
도 8은 본 발명의 제 2 실시 예에 다른 불휘발성 메모리 장치의 읽기 방법을 설명하기 위한 불휘발성 메모리 장치의 메모리 셀 어레이의 일부를 예시적으로 보여주는 회로도이다.
도 9는 본 발명의 제 2 실시 예에 따른 불휘발성 메모리 장치의 읽기 방법에 따른 선택 읽기 전압과 비선택 읽기 전압을 설명하기 위한 도면이다.
도 10은 본 발명의 실시 예들에 따른 불휘발성 메모리 장치를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 블럭도이다.
도 11은 본 발명의 실시 예들에 따른 불휘발성 메모리 장치를 포함하는 또 다른 데이터 처리 시스템을 예시적으로 보여주는 블럭도이다.
도 12는 도 10 및 도 11의 데이터 처리 시스템이 장착되는 컴퓨터 시스템을 예시적으로 보여주는 블럭도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
도면들에 있어서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니며 명확성을 기하기 위하여 과장된 것이다. 본 명세서에서 특정한 용어들이 사용되었으나. 이는 본 발명을 설명하기 위한 목적에서 사용된 것이며, 의미 한정이나 특허 청구 범위에 기재된 본 발명의 권리 범위를 제한하기 위하여 사용된 것은 아니다.
본 명세서에서 ‘및/또는’이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 또한, ‘연결되는/결합되는’이란 표현은 다른 구성요소와 직접적으로 연결되거나 다른 구성요소를 통해 간접적으로 연결되는 것을 포함하는 의미로 사용된다. 본 명세서에서 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 또한, 명세서에서 사용되는 ‘포함한다’ 또는 ‘포함하는’으로 언급된 구성요소, 단계, 동작 및 소자는 하나 이상의 다른 구성요소, 단계, 동작 및 소자의 존재 또는 추가를 의미한다.
이하, 도면들을 참조하여 본 발명의 실시 예에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 예시적으로 보여주는 블럭도이다. 도 1을 참조하면, 불휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 행 디코더(130), 데이터 입출력 회로(150), 제어 로직(170), 및 전압 발생기(190)를 포함한다.
메모리 셀 어레이(110)는 비트 라인들(BL0~BLn) 및 워드 라인들(WL0~WLm)의 교차 영역에 배열된 복수의 메모리 셀들을 포함한다. 각각의 메모리 셀은 1비트의 데이터를 저장할 수 있다. 이러한 메모리 셀은 싱글 레벨 셀(SLC: single level cell)이라 불린다. 싱글 레벨 셀(SLC)은 소거 상태와 하나의 프로그램 상태에 대응하는 문턱 전압을 갖도록 프로그램된다. 다른 예로서, 각각의 메모리 셀은 2비트 데이터 또는 그 이상의 데이터를 저장할 수 있다. 이러한 메모리 셀은 멀티 레벨 셀(MLC: multi level cell)이라 불린다. 멀티 레벨 셀(MLC)은 멀티 비트 데이터에 따라 소거 상태와 복수의 프로그램 상태들 중 어느 하나에 대응하는 문턱 전압을 갖도록 프로그램된다.
행 디코더(130)는 행 어드레스(RADD)에 응답하여 워드 라인들(WL0~WLm)을 선택하도록 구성된다. 행 디코더(130)는 전압 발생기(190)로부터 제공되는 각종 워드 라인 전압들을 선택된 워드 라인과 비선택된 워드 라인들로 전달하도록 구성된다. 예시적으로, 읽기 동작 시, 행 디코더(130)는 선택된 워드 라인으로 선택 읽기 전압(Vrd)을, 비선택된 워드 라인들로 비선택 읽기 전압(Vpass)을 전달할 것이다.
데이터 입출력 회로(150)는 제어 로직(170)의 제어에 따라 동작한다. 데이터 입출력 회로(150)는 동작 모드에 따라 쓰기 드라이버로써 또는 감지 증폭기로써 동작하도록 구성된다. 예를 들면, 데이터 입출력 회로(150)는 프로그램 동작 시 데이터 입출력 버퍼(도시되지 않음)를 통해 입력된 데이터를 메모리 셀 어레이(110)의 메모리 셀에 저장할 것이다. 다른 예로서, 데이터 입출력 회로(150)는 읽기 동작 시 메모리 셀 어레이(110)의 메모리 셀로부터 읽혀진 데이터를 데이터 입출력 버퍼(도시되지 않음)를 통해 출력할 것이다. 데이터 입출력 회로(150)는 비트 라인들(BL0~BLn) 각각에 연결된 복수의 데이터 입출력 회로들을 포함할 수 있다. 그러한 까닭에, 비트 라인들(BL0~BLn)은 각각의 데이터 입출력 회로(150)에 의해서 선택 또는 제어될 것이다.
제어 로직(170)은 외부 장치(예를 들면, 메모리 컨트롤러, 메모리 인터페이스, 호스트 장치 등)로부터 제공된 제어 신호(CTRL)에 응답하여 불휘발성 메모리 장치(100)의 제반 동작을 제어하도록 구성된다. 예를 들면, 제어 로직(170)은 불휘발성 메모리 장치(100)의 읽기, 프로그램(또는 쓰기), 소거 동작을 제어할 것이다. 이러한 동작을 위해서, 제어 로직(170)은 데이터 입출력 회로(150) 및 전압 발생기(190)를 제어할 것이다. 본 발명의 실시 예에 따르면, 제어 로직(170)은 읽기 동작 시 읽기 에러가 발생된 것으로 검출된 메모리 셀에 대해서 읽기 재시도(read retry) 동작이 수행되도록 데이터 입출력 회로(150) 및 전압 발생기(190)를 제어할 수 있다.
전압 발생기(190)는 제어 로직(170)의 제어에 따라 동작한다. 전압 발생기(190)는 동작 모드에 따라 읽기 동작에 필요한 전압들(예를 들면, 선택 읽기 전압, 비선택 읽기 전압), 프로그램 동작에 필요한 전압들(예를 들면, 프로그램 전압), 그리고 소거 동작에 필요한 전압들(예를 들면, 메모리 셀들이 형성된 벌크 영역에 인가될 전압)을 생성하도록, 그리고 생성된 전압들을 행 디코더(130)를 통해 워드 라인들(WL0~WLm)로 제공하도록 구성된다.
본 발명의 실시 예에 따르면, 전압 발생기(190)는 읽기 재시도 동작 시 복수의 선택 읽기 전압들을 생성하도록 구성된다. 예를 들면, 전압 발생기(190)는 소정의 전압 변화량(ΔV)만큼 증가 또는 감소되는 선택 읽기 전압들을 생성할 것이다. 이러한, 소정의 전압 변화량(ΔV)만큼 증가 또는 감소되는 선택 읽기 전압들을 가변 선택 읽기 전압(variable Vrd)이라 정의한다. 또한, 전압 발생기(190)는 읽기 재시도 동작 시 복수의 비선택 읽기 전압들을 생성하도록 구성된다. 예를 들면, 전압 발생기(190)는 소정의 전압 변화량(ΔV)만큼 감소되는 비선택 읽기 전압들을 생성할 것이다. 이러한, 소정의 전압 변화량(ΔV)만큼 감소되는 비선택 읽기 전압들을 가변 비선택 읽기 전압(variable Vpass)이라 정의한다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치(100)는 읽기 동작 시 읽기 에러가 발생된 것으로 검출된 메모리 셀에 대해서 읽기 재시도(read retry) 동작을 수행할 것이다. 읽기 재시도 동작 시, 에러가 발생된 것으로 검출된 메모리 셀에 인가되는 선택 읽기 전압은 읽기 재시도 동작이 수행될 때마다 변경되어 인가될 것이다. 즉, 읽기 재시도 동작 시, 가변 선택 읽기 전압이 선택된 메모리 셀에 인가될 것이다. 또한, 읽기 재시도 동작 시, 비선택된 메모리 셀에 인가되는 비선택 읽기 전압은 읽기 재시도 동작이 수행될 때마다 변경되어 인가될 것이다. 즉, 읽기 재시도 동작 시, 가변 비선택 읽기 전압이 비선택된 메모리 셀에 인가될 것이다.
도 2는 도 1에 도시된 불휘발성 메모리 장치의 각각의 메모리 셀에 형성될 수 있는 문턱 전압 분포를 예시적으로 보여주는 도면이다. 도 2를 참조하면, 두 비트 이상의 데이터를 저장하는 멀티 레벨 셀(MLC)의 문턱 전압 분포가 예시되어 있다.
메모리 셀은 문턱 전압에 따라 소거 상태(E)와 복수의 프로그램 상태들(P1, P2, P3) 중 어느 하나의 상태로 프로그램된다. 읽기 동작 시에, 선택 읽기 전압들(Vrd0, Vrd1, Vrd2) 중 어느 하나가 선택된 워드 라인에 인가된다. 제 1 선택 읽기 전압(Vrd0)은 소거 상태(E)와 제 1 프로그램 상태(P1) 사이의 전압에 대응되고, 제 2 선택 읽기 전압(Vrd1)은 제 1 프로그램 상태(P1)와 제 2 프로그램 상태(P2) 사이의 전압에 대응되고, 제 3 선택 읽기 전압(Vrd2)은 제 2 프로그램 상태(P2)와 제 3 프로그램 상태(P3) 사이의 전압에 대응된다.
도 2에 도시된 문턱 전압 분포들은 여러 가지 요인들로 인해서 의도하지 않은 상태로 변형될 수 있다. 예를 들면, 메모리 셀의 프로그램 또는 소거 동작이 반복됨에 따라절연막의 결함이 발생될 수 있다. 이는 열이온 방출, 전하 확산, 프로그램 디스터번스, 고온 스트레스, 소프트 프로그램, 오버 프로그램 등의 문제를 야기시키고, 결국 메모리 셀의 전하 보유 특성을 변화시킬 수 있다. 그 결과, 도 2에 도시된 바와 같이, 메모리 셀의 문턱 전압 분포가 변화될 수 있다(점선으로 도시된 문턱 전압 분포 참조). 이러한 메모리 셀의 문턱 전압 분포의 변화는 읽기 마진의 감소와 읽기 에러를 유발할 수 있다.
본 발명의 실시 예에 따르면, 불휘발성 메모리 장치의 신뢰성을 향상시키기 위해서, 읽기 에러가 발생된 경우(즉, 읽기 동작이 페일된 경우) 선택된 메모리 셀에 인가되는 선택 읽기 전압의 레벨을 변경하여 다시 읽기 동작을 수행할 것이다. 또는, 읽기 에러가 발생된 경우, 비선택된 메모리 셀에 인가되는 비선택 읽기 전압의 레벨을 변경하여 다시 읽기 동작을 수행할 것이다.
도 3은 본 발명의 제 1 실시 예에 따른 불휘발성 메모리 장치의 읽기 방법을 예시적으로 보여주는 순서도이다. 도 4는 본 발명의 제 1 실시 예에 따른 불휘발성 메모리 장치의 읽기 방법을 설명하기 위한 불휘발성 메모리 장치의 메모리 셀 어레이의 일부를 예시적으로 보여주는 회로도이다. 도 5는 본 발명의 제 1 실시 예에 따른 불휘발성 메모리 장치의 읽기 방법에 따른비선택 읽기 전압을 설명하기 위한 도면이다. 그리고 도 6은 본 발명의 제 1 실시 예에 따른 가변 비선택 읽기 전압에 따라 센싱되는 선택된 메모리 셀의 문턱 전압 분포를 예시적으로 보여주는 도면이다. 이하, 도 3 내지 도 5를 참조하여 본 발명의 제 1 실시 예에 따른 불휘발성 메모리 장치의 읽기 방법이 상세히 설명될 것이다.
먼저, S110 단계에서, 선택된 메모리 셀(MC1)의 읽기 동작이 수행된다. 예를 들면, 선택된 메모리 셀(MC1)에 선택 읽기 전압들(Vrd0, Vrd1, Vrd2) 중 어느 하나가 인가되고, 비선택된 메모리 셀들(MC0, MC2~MCm)에 비선택 읽기 전압(Vpass_s)이 인가될 것이다. 이러한 바이어스 조건에서 선택된 메모리 셀(MC1)의 읽기 동작이 수행될 것이다.
S120 단계에서, 선택된 메모리 셀(MC1)에 대한 읽기 동작의 성공 여부가 판별된다. 선택된 메모리 셀(MC1)의 읽기 동작이 성공적으로 완료된 것으로 판별된 경우(즉, 읽기 패스인 경우), 읽기 동작은 종료될 것이다. 반면, 선택된 메모리 셀(MC1)의 읽기 동작이 성공적으로 완료되지 않은 것으로 판별된 경우(즉, 읽기 페일인 경우), 절차는 S130단계로 진행된다.
S130 단계에서, 선택된 메모리 셀(MC1)에 대한 읽기 재시도 동작이 수행된다. 읽기 재시도 동작 시, S110 단계의 읽기 동작에서 인가된 비선택 읽기 전압(Vpass_s)과 다른 전압 레벨을 갖는 비선택 읽기 전압이 비선택된 메모리 셀들(MC0, MC2~MCm)에 인가된다. 예를 들면, S110 단계의 읽기 동작에서 인가된 비선택 읽기 전압(Vpass_s) 보다 소정의 전압 변화량(ΔV)만큼 감소된 비선택 읽기 전압, 즉, 가변 비선택 읽기 전압(variable Vpass)이 비선택된 메모리 셀들(MC0, MC2~MCm)에 인가될 것이다.
도 4에 있어서, 가변 비선택 읽기 전압(variable Vpass)이 모든 비선택된 메모리 셀들(MC0, MC2~MCm)에 인가되는 것이 예시되었으나, 이에 국한되지 않음은 잘 이해될 것이다. 예를 들면, 가변 비선택 읽기 전압(variable Vpass)은 선택된 메모리 셀(MC1)에 인접한 비선택된 메모리 셀들(MC0 및 MC2)에만 인가될 수 있다. 다른 예로서, 가변 비선택 읽기 전압(variable Vpass)은 비선택된 메모리 셀들(MC0, MC2~MCm) 중 일부에 인가될 수 있다. 다시 말해서, 비선택된 메모리 셀들(MC0, MC2~MCm)은 적어도 2개의 그룹으로 그룹핑되고, 그 중 어느 하나의 그룹에만 가변 비선택 읽기 전압(variable Vpass)이 인가될 수 있다.
한편, 가변 비선택 읽기 전압(variable Vpass)이 비선택된 메모리 셀들(MC0, MC2~MCm)에 인가되어 읽기 재시도 동작이 수행되면, 도 6에 도시된 바와 같이, 선택된 메모리 셀(MC1)의 문턱 전압이 A에서 B로 상승되어 센싱될 수 있다. 즉, 비선택된 메모리 셀들(MC0, MC2~MCm)의 채널 저항을 높여 비트 라인(BLn)을 통해 흐르는 선택된 메모리 셀(MC1)의 셀 전류를 감소시키면, 선택된 메모리 셀(MC1)의 문턱 전압이 상승되어 센싱될 수 있다. 이는, 여러 가지 이유에 의해서 선택된 메모리 셀(MC1)의 문턱 전압이 선택 읽기 전압들(Vrd0, Vrd1, Vrd2)보다 낮아진 경우(즉, A와 같은 문턱 전압 분포로 변화되어 읽기 에러가 발생된 경우), 읽기 재시도 동작을 통해 선택된 메모리 셀(MC1)의 읽기 에러를 해소할 수 있음을 의미한다.
다시 S140 단계를 참조하면, 가변 비선택 읽기 전압(variable Vpass)이 비선택된 메모리 셀들(MC0, MC2~MCm)에 인가되어 읽기 재시도 동작이 수행된 후, 선택된 메모리 셀(MC1)에 대한 읽기 동작의 성공 여부가 판별된다. 선택된 메모리 셀(MC1)의 읽기 동작이 성공적으로 완료된 것으로 판별된 경우(즉, 읽기 패스인 경우), 읽기 동작은 종료될 것이다. 반면, 선택된 메모리 셀(MC1)의 읽기 동작이 성공적으로 완료되지 않은 것으로 판별된 경우(즉, 읽기 페일인 경우), 절차는 S150단계로 진행된다.
S150 단계에서, 읽기 재시도 동작이 소정의 횟수(최대 L번의 횟수)만큼 반복 수행되었는지 판별된다. 소정의 횟수만큼 읽기 재시도 동작이 반복되었음에도 불구하고 읽기 동작이 성공적으로 완료되지 않은 것으로 판별된 경우, 절차는 S160 단계로 진행된다. 즉, 읽기 동작은 페일로 판정되고 종료된다. 반면, 소정의 횟수만큼 읽기 재시도 동작이 반복되지 않은 것으로 판별된 경우, 소정의 전압 변화량(ΔV)만큼 감소된 가변 비선택 읽기 전압(variable Vpass)을 인가하여 읽기 재시도 동작이 다시 수행된다. 한편, 읽기 재시도 동작이 최대 L번의 횟수만큼 반복 수행될 때, 가변 비선택 읽기 전압(Vpass_e)의 레벨은 메모리 셀들(MC0~MCm)의 최대 문턱 전압 분포(P2) 보다는 크거나 같은 값을 가질 수 있다.
본 발명의 제 1 실시 예에 따르면, 읽기 동작 시 읽기 에러가 발생된 것으로 검출된 선택된 메모리 셀(MC1)에 대해서 읽기 재시도 동작이 수행된다. 읽기 재시도 동작 시, 비선택된 메모리 셀들(MC0, MC2~MCm)에 인가되는 비선택 읽기 전압은 읽기 재시도 동작이 수행될 때마다 변경되어 인가될 것이다. 즉, 읽기 재시도 동작이 수행될 때마다, 이전의 비선택 읽기 전압보다 낮은 가변 비선택 읽기 전압이 비선택된 메모리 셀들(MC0, MC2~MCm)에 인가될 것이다. 이러한 읽기 재시도 동작에 의해서 선택된 메모리 셀(MC1)의 읽기 에러를 해소할 수 있다.
도 7은 본 발명의 제 2 실시 예에 따른 불휘발성 메모리 장치의 읽기 방법을 예시적으로 보여주는 순서도이다. 도 8은 본 발명의 제 2 실시 예에 다른 불휘발성 메모리 장치의 읽기 방법을 설명하기 위한 불휘발성 메모리 장치의 메모리 셀 어레이의 일부를 예시적으로 보여주는 회로도이다. 그리고 도 9는 본 발명의 제 2 실시 예에 따른 불휘발성 메모리 장치의 읽기 방법에 따른 선택 읽기 전압과 비선택 읽기 전압을 설명하기 위한 도면이다. 이하, 도 7 내지 도 9를 참조하여 본 발명의 제 2 실시 예에 따른 불휘발성 메모리 장치의 읽기 방법이 상세히 설명될 것이다.
먼저, S210 단계에서, 선택된 메모리 셀(MC1)의 읽기 동작이 수행된다. 예를 들면, 선택된 메모리 셀(MC1)에 선택 읽기 전압들(Vrd0, Vrd1, Vrd2) 중 어느 하나가 인가되고, 비선택된 메모리 셀들(MC0, MC2~MCm)에 비선택 읽기 전압(Vpass_s)이 인가될 것이다. 이러한 바이어스 조건에서 선택된 메모리 셀(MC1)의 읽기 동작이 수행될 것이다.
S220 단계에서, 선택된 메모리 셀(MC1)에 대한 읽기 동작의 성공 여부가 판별된다. 선택된 메모리 셀(MC1)의 읽기 동작이 성공적으로 완료된 것으로 판별된 경우(즉, 읽기 패스인 경우), 읽기 동작은 종료될 것이다. 반면, 선택된 메모리 셀(MC1)의 읽기 동작이 성공적으로 완료되지 않은 것으로 판별된 경우(즉, 읽기 페일인 경우), 절차는 S230단계로 진행된다.
S230 단계에서, 선택된 메모리 셀(MC1)에 대한 제 1 읽기 재시도 동작이 수행된다. 제 1 읽기 재시도 동작 시, S210 단계의 읽기 동작에서 인가된 선택 읽기 전압(Vrd0, Vrd1, Vrd2)과 다른 전압 레벨을 갖는 선택 읽기 전압이 선택된 메모리 셀(MC1)에 인가된다. 예를 들면, S210 단계의 읽기 동작에서 인가된 선택 읽기 전압(Vrd0, Vrd1, Vrd2) 보다 소정의 전압 변화량(ΔV)만큼 증가 또는 감소된 선택 읽기 전압, 즉, 가변 선택 읽기 전압(variable Vrd)이 선택된 메모리 셀(MC1)에 인가될 것이다.
S240 단계에서, 가변 선택 읽기 전압(variable Vrd)이 선택된 메모리 셀(MC1)에 인가되어 제 1 읽기 재시도 동작이 수행된 후, 선택된 메모리 셀(MC1)에 대한 읽기 동작의 성공 여부가 판별된다. 선택된 메모리 셀(MC1)의 읽기 동작이 성공적으로 완료된 것으로 판별된 경우(즉, 읽기 패스인 경우), 읽기 동작은 종료될 것이다. 반면, 선택된 메모리 셀(MC1)의 읽기 동작이 성공적으로 완료되지 않은 것으로 판별된 경우(즉, 읽기 페일인 경우), 절차는 S250단계로 진행된다.
S250 단계에서, 제 1 읽기 재시도 동작이 소정의 횟수(최대 M번의 횟수)만큼 반복 수행되었는지 판별된다. 소정의 횟수만큼 제 1 읽기 재시도 동작이 반복되었음에도 불구하고 읽기 동작이 성공적으로 완료되지 않은 것으로 판별된 경우, 절차는 S260 단계로 진행된다. 반면, 소정의 횟수만큼 읽기 재시도 동작이 반복되지 않은 것으로 판별된 경우, 소정의 전압 변화량(ΔV)만큼 증가 또는 감소된 가변 선택 읽기 전압(variable Vrd)을 인가하여 제 1 읽기 재시도 동작이 다시 수행된다.
제 1 읽기 재시도 동작이 최대 M번의 횟수만큼 반복 수행되었음에도 불구하고, 선택된 메모리 셀(MC1)의 읽기 동작이 성공적으로 완료되지 않은 것으로 판별된 경우, S260 단계의 제 2 읽기 재시도 동작이 수행된다. 제 2 읽기 재시도 동작 시, S210 단계의 읽기 동작에서 인가된 비선택 읽기 전압(Vpass_s)과 다른 전압 레벨을 갖는 비선택 읽기 전압이 비선택된 메모리 셀들(MC0, MC2~MCm)에 인가된다. 예를 들면, S210 단계의 읽기 동작에서 인가된 비선택 읽기 전압(Vpass_s) 보다 소정의 전압 변화량(ΔV)만큼 감소된 비선택 읽기 전압, 즉, 가변 비선택 읽기 전압(variable Vpass)이 비선택된 메모리 셀들(MC0, MC2~MCm)에 인가될 것이다.
도 8에 있어서, 가변 비선택 읽기 전압(variable Vpass)이 모든 비선택된 메모리 셀들(MC0, MC2~MCm)에 인가되는 것이 예시되었으나, 이에 국한되지 않음은 잘 이해될 것이다. 예를 들면, 가변 비선택 읽기 전압(variable Vpass)은 선택된 메모리 셀(MC1)에 인접한 비선택된 메모리 셀들(MC0 및 MC2)에만 인가될 수 있다. 다른 예로서, 가변 비선택 읽기 전압(variable Vpass)은 비선택된 메모리 셀들(MC0, MC2~MCm) 중 일부에 인가될 수 있다. 다시 말해서, 비선택된 메모리 셀들(MC0, MC2~MCm)은 적어도 2개의 그룹으로 그룹핑되고, 그 중 어느 하나의 그룹에만 가변 비선택 읽기 전압(variable Vpass)이 인가될 수 있다.
한편, 가변 비선택 읽기 전압(variable Vpass)이 비선택된 메모리 셀들(MC0, MC2~MCm)에 인가되어 제 2 읽기 재시도 동작이 수행되면, 도 6에 설명된 바와 같이, 선택된 메모리 셀(MC1)의 문턱 전압이 A에서 B로 상승되어 센싱될 수 있다. 즉, 비선택된 메모리 셀들(MC0, MC2~MCm)의 채널 저항을 높여 비트 라인(BLn)을 통해 흐르는 선택된 메모리 셀(MC1)의 셀 전류를 감소시키면, 선택된 메모리 셀(MC1)의 문턱 전압이 상승되어 센싱될 수 있다. 이는, 여러 가지 이유에 의해서 선택된 메모리 셀(MC1)의 문턱 전압이 선택 읽기 전압들(Vrd0, Vrd1, Vrd2)보다 낮아진 경우(즉, A와 같은 문턱 전압 분포로 변화되어 읽기 에러가 발생된 경우), 읽기 재시도 동작을 통해 선택된 메모리 셀(MC1)의 읽기 에러를 해소할 수 있음을 의미한다.
다시 S270 단계를 참조하면, 가변 비선택 읽기 전압(variable Vpass)이 비선택된 메모리 셀들(MC0, MC2~MCm)에 인가되어 제 2 읽기 재시도 동작이 수행된 후, 선택된 메모리 셀(MC1)에 대한 읽기 동작의 성공 여부가 판별된다. 선택된 메모리 셀(MC1)의 읽기 동작이 성공적으로 완료된 것으로 판별된 경우(즉, 읽기 패스인 경우), 읽기 동작은 종료될 것이다. 반면, 선택된 메모리 셀(MC1)의 읽기 동작이 성공적으로 완료되지 않은 것으로 판별된 경우(즉, 읽기 페일인 경우), 절차는 S280단계로 진행된다.
S280 단계에서, 읽기 재시도 동작이 소정의 횟수(최대 N번의 횟수)만큼 반복 수행되었는지 판별된다. 소정의 횟수만큼 읽기 재시도 동작이 반복되었음에도 불구하고 읽기 동작이 성공적으로 완료되지 않은 것으로 판별된 경우, 절차는 S290 단계로 진행된다. 즉, 읽기 동작은 페일로 판정되고 종료된다. 반면, 소정의 횟수만큼 읽기 재시도 동작이 반복되지 않은 것으로 판별된 경우, 소정의 전압 변화량(ΔV)만큼 감소된 가변 비선택 읽기 전압(variable Vpass)을 인가하여 제 2 읽기 재시도 동작이 다시 수행된다.
본 발명의 제 2 실시 예에 따르면, 읽기 동작 시 읽기 에러가 발생된 것으로 검출된 선택된 메모리 셀(MC1)에 대해서 적어도 한 번의 읽기 재시도 동작이 수행된다. 즉, 제 1 읽기 재시도 동작과 제 2 읽기 재시도 동작이 수행된다. 제 1 읽기 재시도 동작 시, 선택된 메모리 셀(MC1)에 인가되는 선택 읽기 전압은 제 1 읽기 재시도 동작이 수행될 때마다 변경되어 인가될 것이다. 즉, 제 1 읽기 재시도 동작이 수해될 때마다, 이전의 선택 읽기 전압보다 증가 또는 감소된 가변 선택 읽기 전압(variable Vrd)이 선택된 메모리 셀(MC1)에 인가될 것이다. 제 2 읽기 재시도 동작 시, 비선택된 메모리 셀들(MC0, MC2~MCm)에 인가되는 비선택 읽기 전압은 제 2 읽기 재시도 동작이 수행될 때마다 변경되어 인가될 것이다. 즉, 제 2 읽기 재시도 동작이 수행될 때마다, 이전의 비선택 읽기 전압보다 낮은 가변 비선택 읽기 전압(variable Vpass)이 비선택된 메모리 셀들(MC0, MC2~MCm)에 인가될 것이다. 이러한 제 1 읽기 재시도 동작 및 제 2 읽기 재시도 동작에 의해서 선택된 메모리 셀(MC1)의 읽기 에러를 해소할 수 있다.
도 10은 본 발명의 실시 예들에 따른 불휘발성 메모리 장치를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 블럭도이다. 도 10을 참조하면, 데이터 처리 시스템(1000)은 데이터 저장 장치(1100)와 호스트 장치(1500)를 포함한다. 데이터 저장 장치(1100)는 솔리드 스테이트 드라이브(solid state drive, 이하, 'SSD'라 칭함)로 구성될 것이다.
SSD(1100)는 SSD 컨트롤러(1200), 버퍼 메모리 장치(1300), 그리고 데이터 저장 매체(1400)를 포함한다. SSD(1100)는 슈퍼 캐패시터들(super capacitors)을 포함하는 임시 전원 회로를 더 포함할 수 있다. 이러한 임시 전원 회로는 서든 파워 오프(sudden power off)가 발생되는 경우, SSD(1100)가 정상적으로 종료되도록 전원을 공급할 수 있다.
SSD(1100)는 호스트 장치(1500)의 액세스 요청에 응답하여 동작한다. 즉, SSD 컨트롤러(1200)는 호스트 장치(1500)로부터의 요청에 응답하여 데이터 저장 매체(1400)를 액세스하도록 구성된다. 예를 들면, SSD 컨트롤러(1200)는 데이터 저장 매체(1400)의 읽기, 프로그램 및 소거 동작을 제어하도록 구성된다.
버퍼 메모리 장치(1300)는 데이터 저장 매체(1400)에 저장될 데이터를 임시 저장하도록 구성된다. 또한, 버퍼 메모리 장치(1300)는 데이터 저장 매체(1400)로부터 읽혀진 데이터를 임시 저장하도록 구성된다. 버퍼 메모리 장치(1300)에 저장된 데이터는 SSD 컨트롤러(1200)의 제어에 따라 데이터 저장 매체(1400) 또는 호스트 장치(1500)로 전송된다.
SSD 컨트롤러(1200)는 복수의 채널들(CH0~CHk)을 통해 데이터 저장 매체(1400)와 연결된다. 복수의 불휘발성 메모리 장치들(NVM00~NVM0i, NVMk0~NVMki)은 각각의 채널들(CH0~CHk)에 연결된다. 데이터 저장 매체(1400)는 본 발명의 실시 예에 따른 불휘발성 메모리 장치(도 1의 100 참조)로 구성될 것이다. 따라서, SSD(1100)의 데이터 신뢰성이 향상될 것이다.
도 11은 본 발명의 실시 예들에 따른 불휘발성 메모리 장치를 포함하는 또 다른 데이터 처리 시스템을 예시적으로 보여주는 블럭도이다. 도 11을 참조하면, 데이터 처리 시스템(2000)은 호스트 장치(2100)와 데이터 저장 장치(2150)를 포함한다. 데이터 저장 장치(2150)는 컨트롤러(2200) 및 데이터 저장 매체(2900)를 포함한다.
컨트롤러(2200)는 호스트 장치(2100) 및 데이터 저장 매체(2900)에 연결된다. 컨트롤러(2200)는 호스트 장치(2100)로부터의 요청에 응답하여 데이터 저장 매체(2900)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(2200)는 데이터 저장 매체(2900)의 읽기, 프로그램 또는 소거 동작을 제어하도록 구성된다. 컨트롤러(2200)는 데이터 저장 매체(2900)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(2200)는 호스트 인터페이스(2300), 중앙 처리 장치(2400), 메모리 인터페이스(2500), 램(2600) 및 에러 정정 코드 유닛(2700)과 같은 잘 알려진 구성 요소들을 포함할 수 있다.
중앙 처리 장치(2400)는 컨트롤러(2200)의 제반 동작을 제어한다. 램(2600)은 중앙 처리 장치(2400)의 동작 메모리(working memory)로써 이용될 수 있다.
호스트 인터페이스(2300)는 호스트 장치(2100)와 컨트롤러(2200)를 인터페이싱하도록 구성된다. 예를 들면, 호스트 인터페이스(2300)는 USB(Universal Serial Bus) 프로토콜, MMC(Multimedia Card) 프로토콜, PCI(Peripheral Component Interconnection) 프로토콜, PCI-E(PCI-Express) 프로토콜, PATA(Parallel Advanced Technology Attachment) 프로토콜, SATA(Serial ATA) 프로토콜, SCSI(Small Computer Small Interface) 프로토콜, 그리고 IDE(Integrated Drive Electronics) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 호스트(2300)와 통신하도록 구성될 수 있다.
메모리 인터페이스(2500)는 컨트롤러(2200)와 데이터 저장 매체(2900)를 인터페이싱하도록 구성된다. 데이터 저장 매체(2900)는 본 발명의 실시 예에 따른 불휘발성 메모리 장치(도 1의 100 참조)로 구성될 것이다. 따라서, 데이터 저장 장치(2150)의 데이터 신뢰성이 향상될 것이다.
에러 정정 코드 유닛(2700)은 데이터 저장 매체(2900)로부터 읽어진 데이터의 오류를 검출하고, 정정하도록 구성될 수 있다.
컨트롤러(2200) 및 데이터 저장 매체(2900)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(2200) 및 데이터 저장 매체(2900)는 하나의 반도체 장치로 집적되어 PCMCIA(personal computer memory card international association) 카드, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick), 멀티 미디어(multi media) 카드(MMC, RS-MMC, MMC-micro), SD(secure digital) 카드(SD, Mini-SD, Micro-SD), UFS(niversal flash storage) 등을 구성할 수 있다.
다른 예로서, 컨트롤러(2200) 또는 데이터 저장 매체(2900)는 다양한 형태들의 패키지(package)로 실장될 수 있다. 예를 들면, 컨트롤러(2200) 또는 데이터 저장 매체(2900)는 POP(package on package), ball grid arrays(BGAs), chip scale packages(CSPs), plastic leaded chip carrier(PLCC), plastic dual in-line package(PDIP), die in waffle pack, die in wafer form, chip on board(COB), ceramic dual in-line package(CERDIP), plastic metric quad flat package(MQFP), thin quad flat package(TQFP), small outline IC(SOIC), shrink small outline package(SSOP), thin small outline package(TSOP), thin quad flat package(TQFP), system in package(SIP), multi chip package(MCP), wafer-level fabricated package(WFP), wafer-level processed stack package(WSP) 등과 같은 방식으로 패키지되어 실장될 수 있다.
도 12는 도 10 및 도 11의 데이터 처리 시스템이 장착되는 컴퓨터 시스템을 예시적으로 보여주는 블럭도이다. 도 12를 참조하면, 컴퓨터 시스템(3000)은 시스템 버스(3700)에 전기적으로 연결되는 네트워크 어댑터(3100), 중앙 처리 장치(3200), 데이터 저장 장치(3300), 램(3400), 롬(3500) 및 사용자 인터페이스(3600)를 포함한다. 여기에서, 데이터 저장 장치(3300)는 도 10에 도시된 데이터 저장 장치(1100)로 구성될 수 있다. 또는, 데이터 저장 장치(3300)는 도 11에 도시된 데이터 저장 장치(2150)로 구성될 수 있다.
네트워크 어댑터(3100)는 컴퓨터 시스템(3000)과 외부의 네트워크들 사이의 인터페이싱을 제공한다. 중앙 처리 장치(3200)는 램(3400)에 상주하는 운영 체제(Operating System)나 응용 프로그램(Application Program)을 구동하기 위한 제반 연산 처리를 수행한다.
데이터 저장 장치(3300)는 컴퓨터 시스템(3000)에서 필요한 제반 데이터를 저장한다. 예를 들면, 컴퓨터 시스템(3000)을 구동하기 위한 운영 체제(Operating System), 응용 프로그램(Application Program), 다양한 프로그램 모듈(Program Module), 프로그램 데이터(Program data), 그리고 유저 데이터(User data) 등이 데이터 저장 장치(3300)에 저장된다.
램(3400)은 컴퓨터 시스템(3000)의 동작 메모리 장치로 사용될 수 있다. 부팅 시에 램(3400)에는 데이터 저장 장치(3300)로부터 읽혀진 운영 체제(Operating System), 응용 프로그램(Application Program), 다양한 프로그램 모듈(Program Module)과 프로그램들의 구동에 소요되는 프로그램 데이터(Program data)가 로드된다. 롬(3500)에는 운영 체제(Operating System)가 구동되기 이전부터 활성화되는 기본적인 입출력 시스템인 바이오스(BIOS: Basic Input/Output System)가 저장된다. 유저 인터페이스(3600)를 통해서 컴퓨터 시스템(3000)과 사용자 사이의 정보 교환이 이루어진다.
이외에도, 컴퓨터 시스템(3000)은 배터리(Battery)나 모뎀(Modem) 등을 더 포함할 수 있다. 또한, 비록 도면에는 도시되지 않았지만, 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS) 등이 컴퓨터 시스템(3000)에 더 포함될 수 있음은 잘 이해될 것이다.
이상에서, 본 발명은 구체적인 실시 예를 통해 설명되고 있으나, 본 발명은 그 범위에서 벗어나지 않는 한도 내에서 여러 가지로 변형할 수 있음은 잘 이해될 것이다. 그러므로, 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며, 후술하는 특허청구범위 및 이와 균등한 것들에 의해 정해져야 한다. 본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 잘 이해될 것이다.
100 : 불휘발성 메모리 장치
110 : 메모리 셀 어레이
130 : 행 디코더
150 : 데이터 입출력 회로
170 : 제어 로직
190 : 전압 발생기

Claims (20)

  1. 불휘발성 메모리 장치의 읽기 방법에 있어서:
    선택된 메모리 셀의 데이터를 읽기 위한 읽기 단계; 및
    상기 읽혀진 데이터에 에러가 발생된 것으로 검출된 경우, 정확한 데이터가 읽혀질 때까지 비선택된 메모리 셀에 인가되는 비선택 읽기 전압을 변경하여 적어도 한 번의 읽기 동작을 수행하는 읽기 재시도 단계를 포함하는 불휘발성 메모리 장치의 읽기 방법.
  2. 제 1 항에 있어서,
    상기 읽기 단계에서 상기 비선택된 메모리 셀에 인가되는 비선택 읽기 전압보다 상기 읽기 재시도 단계에서 상기 비선택된 메모리 셀에 인가되는 비선택 읽기 전압이 더 낮은 불휘발성 메모리 장치의 읽기 방법.
  3. 제 2 항에 있어서,
    상기 읽기 재시도 단계가 반복될 때마다 상기 비선택 읽기 전압은 감소되는 불휘발성 메모리 장치의 읽기 방법.
  4. 제 3 항에 있어서,
    상기 읽기 재시도 단계에서 상기 비선택된 메모리 셀에 인가되는 상기 비선택 읽기 전압은 상기 선택된 메모리 셀의 최대 프로그램 상태의 문턱 전압보다 높은 불휘발성 메모리 장치의 읽기 방법.
  5. 제 1 항에 있어서,
    상기 읽기 단계에서 상기 선택된 메모리 셀에 인가되는 선택 읽기 전압과 상기 읽기 재시도 단계에서 상기 선택된 메모리 셀에 인가되는 선택 읽기 전압은 동일한 것을 특징으로 하는 불휘발성 메모리 장치의 읽기 방법.
  6. 불휘발성 메모리 장치의 읽기 방법에 있어서:
    선택된 메모리 셀의 데이터를 읽기 위한 읽기 단계;
    상기 읽기 단계에서 읽혀진 데이터에 에러가 발생된 것으로 검출된 경우, 정확한 데이터가 읽혀질 때까지 상기 선택된 메모리 셀에 인가되는 선택 읽기 전압을 변경하여 적어도 한 번의 읽기 동작을 수행하는 제 1 읽기 재시도 단계; 및
    상기 제 1 읽기 재시도 단계에서 읽혀진 데이터에 에러가 발생된 것으로 검출된 경우, 정확한 데이터가 읽혀질 때까지 비선택된 메모리 셀에 인가되는 비선택 읽기 전압을 변경하여 적어도 한 번의 읽기 동작을 수행하는 제 2 읽기 재시도 단계를 포함하는 불휘발성 메모리 장치의 읽기 방법.
  7. 제 6 항에 있어서,
    상기 읽기 단계에서 인가되는 선택 읽기 전압보다 상기 제 1 읽기 재시도 단계에서 인가되는 상기 선택 읽기 전압이 더 높은 불휘발성 메모리 장치의 읽기 방법.
  8. 제 7 항에 있어서,
    상기 제 1 읽기 재시도 단계가 반복될 때마다 상기 선택 읽기 전압은 증가되는 불휘발성 메모리 장치의 읽기 방법.
  9. 제 6 항에 있어서,
    상기 읽기 단계에서 인가되는 상기 선택 읽기 전압보다 상기 제 1 읽기 재시도 단계에서 인가되는 상기 선택 읽기 전압이 더 낮은 불휘발성 메모리 장치의 읽기 방법.
  10. 제 9 항에 있어서,
    상기 제 1 읽기 재시도 단계가 반복될 때마다 상기 선택 읽기 전압은 감소되는 불휘발성 메모리 장치의 읽기 방법.
  11. 제 6 항에 있어서,
    상기 읽기 단계에서 상기 비선택된 메모리 셀에 인가되는 비선택 읽기 전압과 상기 제 1 읽기 재시도 단계에서 상기 비선택된 메모리 셀에 인가되는 비선택 읽기 전압은 동일한 것을 특징으로 하는 불휘발성 메모리 장치의 읽기 방법.
  12. 제 6 항에 있어서,
    상기 읽기 단계에서 상기 비선택된 메모리 셀에 인가되는 비선택 읽기 전압보다 상기 제 2 읽기 재시도 단계에서 상기 비선택된 메모리 셀에 인가되는 비선택 읽기 전압이 더 낮은 불휘발성 메모리 장치의 읽기 방법.
  13. 제 12 항에 있어서,
    상기 제 2 읽기 재시도 단계가 반복될 때마다 상기 비선택 읽기 전압은 감소되는 불휘발성 메모리 장치의 읽기 방법.
  14. 제 13 항에 있어서,
    상기 제 2 읽기 재시도 단계에서 상기 비선택된 메모리 셀에 인가되는 상기 비선택 읽기 전압은 상기 선택된 메모리 셀의 최대 프로그램 상태의 문턱 전압보다 높은 불휘발성 메모리 장치의 읽기 방법.
  15. 제 6 항에 있어서,
    상기 읽기 단계에서 상기 선택된 메모리 셀에 인가되는 선택 읽기 전압과 상기 제 2 읽기 재시도 단계에서 상기 선택된 메모리 셀에 인가되는 선택 읽기 전압은 동일한 것을 특징으로 하는 불휘발성 메모리 장치의 읽기 방법.
  16. 워드 라인들과 비트 라인들이 교차하는 영역에 배열된 메모리 셀들을 포함하는 메모리 셀 어레이; 및
    상기 메모리 셀들 중 선택된 메모리 셀의 읽기 동작과, 상기 읽기 동작이 성공적으로 완료되지 않은 경우 상기 메모리 셀들 중 비선택된 메모리 셀에 인가되는 비선택 읽기 전압을 변경하여 적어도 한 번의 읽기 재시도 동작을 제어하도록 구성된 제어 로직을 포함하는 불휘발성 메모리 장치.
  17. 제 16 항에 있어서,
    상기 제어 로직의 제어에 따라 상기 워드 라인들에 인가될 전압들을 생성하고, 생성된 전압들을 상기 워드 라인들에 제공하도록 구성된 전압 발생기를 더 포함하되,
    상기 전압 발생기는 상기 읽기 동작 동안 상기 비선택된 메모리 셀에 제공되는 제 1 비선택 읽기 전압과, 상기 읽기 재시도 동작 동안 상기 제 1 비선택 읽기 전압보다 낮은 제 2 비선택 읽기 전압을 생성하는 불휘발성 메모리 장치.
  18. 제 17 항에 있어서,
    상기 제어 로직은 상기 선택된 메모리 셀의 읽기 동작이 성공적으로 완료될 때까지 상기 읽기 재시도 동작을 반복적으로 수행하는 불휘발성 메모리 장치.
  19. 제 18 항에 있어서,
    상기 전압 발생기는 상기 읽기 재시도 동작이 반복될 때마다 이전에 생성한 제 2 비선택 읽기 전압보다 낮은 제 2 비선택 읽기 전압을 생성하는 불휘발성 메모리 장치.
  20. 제 17 항에 있어서,
    상기 전압 발생기는 상기 선택된 메모리 셀의 최대 프로그램 상태의 문턱 전압보다 높은 제 2 비선택 읽기 전압을 생성하는 불휘발성 메모리 장치.
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