KR101278103B1

KR101278103B1 - 불휘발성 메모리 장치 및 그것의 프로그램 방법

Info

Publication number: KR101278103B1
Application number: KR20110096807A
Authority: KR
Inventors: 구철희; 김병영
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2011-09-26
Filing date: 2011-09-26
Publication date: 2013-06-24
Also published as: CN103021463A; TW201314691A; KR20130033016A; CN103021463B; TWI536387B; US9082487B2; US20130077407A1; US9627070B2; US20150279469A1

Abstract

본 발명은 불휘발성 메모리 장치 및 그것의 프로그램 방법에 관한 것이다. 상기 불휘발성 메모리 장치는 프로그램 동작 시 선택 메모리 셀에 프로그램 전압을 인가하기 위한 프로그램 동작, 상기 프로그램 전압이 인가되기 전에 상기 선택 메모리 셀의 문턱 전압에 따라 상기 선택 메모리 셀의 비트 라인을 디스차지하기 위한 프리 프로그램 검증 동작, 그리고 상기 프로그램 전압이 인가된 후에 상기 선택 메모리 셀의 프로그램 상태를 검증하기 위한 포스트 프로그램 검증 동작을 수행할 것이다. 상기 프리 프로그램 검증 동작을 통해서 상기 선택 메모리 셀의 비트 라인 전압은 상기 선택 메모리 셀의 문턱 전압에 따라 다르게 설정될 것이다. 그리고 상기 선택 메모리 셀의 비트 라인 전압이 유지된 채로 상기 프로그램 동작이 수행될 것이다. 이에 따라, 상기 선택 메모리 셀은 조밀한 문턱 전압 분포를 갖도록 프로그램될 수 있다.

Description

불휘발성 메모리 장치 및 그것의 프로그램 방법{NONVOLATILE MEMORY DEVICE AND PROGRAMMING METHOD THEREOF}

본 발명은 불휘발성 메모리 장치에 관한 것으로, 더욱 상세하게는 불휘발성 메모리 장치의 프로그램 방법에 관한 것이다.

반도체 메모리 장치는 일반적으로 휘발성 메모리와 불휘발성 메모리 장치로 분류된다. 휘발성 메모리 장치는 전원이 차단될 때 저장된 데이터를 잃지만, 불휘발성 메모리 장치는 전원이 차단되더라도 저장된 데이터를 보존할 수 있다. 불휘발성 메모리 장치는 다양한 형태의 메모리 셀 트랜지스터들을 포함한다. 불휘발성 메모리 장치는 메모리 셀 트랜지스터의 구조에 따라 플래시 메모리 장치, 강유전체 램(Ferroelectric RAM: FRAM), 마그네틱 램(Magnetic RAM: MRAM), 상 변화 램(Phase change RAM: PRAM)등으로 구분될 수 있다.

불휘발성 메모리 장치 중에서 플래시 메모리 장치는 메모리 셀과 비트 라인의 연결 상태에 따라 크게 노어(NOR) 플래시 메모리 장치와 낸드(NAND) 플래시 메모리 장치로 구분된다. 노어 플래시 메모리 장치는 1개의 비트 라인에 2개 이상의 메모리 셀 트렌지스터들이 병렬로 연결되는 구조를 갖는다. 따라서, 노어 플래시 메모리 장치는 우수한 랜덤 액세스(random access) 시간 특성을 갖는다. 반면, 낸드 플래시 메모리 장치는 1개의 비트 라인에 2개 이상의 메모리 셀 트렌지스터들이 직렬로 연결되는 구조를 갖는다. 이러한 구조를 셀 스트링(string) 구조라고 하며, 셀 스트링당 한 개의 비트 라인 컨택(contact)을 필요로 한다. 따라서, 낸드 플래시 메모리 장치는 집적도면에서 우수한 특성을 갖는다.

플래시 메모리 장치의 메모리 셀들은 문턱 전압 분포에 따라 온 셀(on cell)과 오프 셀(off cell)로 구분된다. 온 셀은 소거된 셀(erased cell)이고, 오프 셀은 프로그램된 셀(programmed cell)이다. 플래시 메모리 장치의 메모리 셀을 프로그램하기 위해서, 접지 전압(즉, 0V)이 메모리 셀에 연결된 비트 라인에 인가되고, 고전압이 메모리 셀에 연결된 워드 라인에 인가된다. 프로그램될 메모리 셀의 비트 라인과 워드 라인에 이러한 전압들이 인가되면, 메모리 셀은 F-N 터널링(Fowler-Nordheim Tunneling) 방식을 통해 프로그램된다. 이러한 플래시 메모리 장치의 프로그램 방법은 한국 등록 특허 10-0842758에 상세히 설명되어 있으며, 이 출원의 레퍼런스로서 포함된다.

본 발명의 목적은 신뢰성이 향상된 불휘발성 메모리 장치 및 그것의 프로그램 방법을 제공하는 데 있다.

본 발명의 실시 예에 따른 불휘발성 메모리 장치의 프로그램 방법은, 선택 메모리 셀의 문턱 전압을 검증하기 위한 프리 프로그램 검증 단계; 상기 프리 프로그램 검증 단계를 통해 판별된 상기 선택 메모리 셀의 문턱 전압에 따라 상기 선택 메모리 셀의 비트 라인 전압을 설정하는 단계; 상기 비트 라인 전압이 설정된 선택 메모리 셀에 프로그램 전압을 인가하는 단계; 및 상기 프로그램 전압이 인가된 상기 선택 메모리 셀의 프로그램 상태를 검증하기 위한 포스트 프로그램 검증 단계를 포함한다.

본 발명의 실시 예에 따른 불휘발성 메모리 장치는, 워드 라인과 비트 라인이 교차하는 영역에 배열된 메모리 셀을 포함하는 메모리 셀 어레이; 상기 메모리 셀의 프로그램 동작 및 읽기 동작을 제어하도록 구성된 제어 로직; 및 상기 프로그램 동작 시, 상기 제어 로직의 제어에 따라 상기 메모리 셀의 비트 라인을 프리차지하고, 상기 메모리 셀의 문턱 전압에 따라 상기 프리차지된 비트 라인을 디스차지하고, 상기 메모리 셀에 저장될 데이터에 따라 상기 디스차지된 비트 라인의 전압을 유지하거나 상기 비트 라인에 프로그램 금지 전압을 인가하도록 구성된 데이터 입출력 회로를 포함한다.

본 발명의 실시 예에 따른 데이터 처리 시스템은, 불휘발성 메모리 장치; 및 상기 불휘발성 메모리 장치를 제어하도록 구성된 컨트롤러를 포함하되, 상기 불휘발성 메모리 장치는, 워드 라인과 비트 라인이 교차하는 영역에 배열된 메모리 셀을 포함하는 메모리 셀 어레이; 상기 메모리 셀의 프로그램 동작 및 읽기 동작을 제어하도록 구성된 제어 로직; 및 상기 프로그램 동작 시, 상기 제어 로직의 제어에 따라 상기 메모리 셀의 비트 라인을 프리차지하고, 상기 메모리 셀의 문턱 전압에 따라 상기 프리차지된 비트 라인을 디스차지하고, 상기 메모리 셀에 저장될 데이터에 따라 상기 디스차지된 비트 라인의 전압을 유지하거나 상기 비트 라인에 프로그램 금지 전압을 인가하도록 구성된 데이터 입출력 회로를 포함한다.

본 발명의 실시 예에 따르면, 불휘발성 메모리 장치의 메모리 셀들은 조밀한 문턱 전압 분포를 갖도록 프로그램될 수 있다.

도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 예시적으로 보여주는 블럭도이다.
도 2는 본 발명의 실시 예에 따른 불휘발성 메모리 장치의 프로그램 방법을 예시적으로 보여주는 순서도이다.
도 3은 본 발명의 실시 예에 따른 불휘발성 메모리 장치의 데이터 입출력 회로를 개략적으로 보여주는 블럭도이다.
도 4는 도 3의 데이터 입출력 회로를 예시적으로 보여주는 회로도이다.
도 5는 도 4의 데이터 입출력 회로의 프로그램 동작을 설명하기 위한 타이밍도이다.
도 6은 도 4의 데이터 입출력 회로의 프로그램 동작을 설명하기 위한 메모리 셀의 문턱 전압 분포들을 예시적으로 보여주는 도면이다.
도 7은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 블럭도이다.
도 8은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 포함하는 또 다른 데이터 처리 시스템을 예시적으로 보여주는 블럭도이다.
도 9는 도 7의 데이터 처리 시스템이 장착되는 컴퓨터 시스템을 예시적으로 보여주는 블럭도이다.

본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.

도면들에 있어서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니며 명확성을 기하기 위하여 과장된 것이다. 본 명세서에서 특정한 용어들이 사용되었으나. 이는 본 발명을 설명하기 위한 목적에서 사용된 것이며, 의미 한정이나 특허 청구 범위에 기재된 본 발명의 권리 범위를 제한하기 위하여 사용된 것은 아니다.

본 명세서에서 ‘및/또는’이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 또한, ‘연결되는/결합되는’이란 표현은 다른 구성요소와 직접적으로 연결되거나 다른 구성요소를 통해 간접적으로 연결되는 것을 포함하는 의미로 사용된다. 본 명세서에서 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 또한, 명세서에서 사용되는 ‘포함한다’ 또는 ‘포함하는’으로 언급된 구성요소, 단계, 동작 및 소자는 하나 이상의 다른 구성요소, 단계, 동작 및 소자의 존재 또는 추가를 의미한다.

이하, 도면들을 참조하여 본 발명의 실시 예에 대해 상세히 설명하기로 한다.

도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 예시적으로 보여주는 블럭도이다. 도 1을 참조하면, 불휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 행 디코더(130), 데이터 입출력 회로(150), 및 제어 로직(170)을 포함할 것이다.

메모리 셀 어레이(110)는 비트 라인들(BL0~BLn) 및 워드 라인들(WL0~WLm)의 교차 영역에 배열된 복수의 메모리 셀들을 포함할 것이다. 각각의 메모리 셀은 적어도 1비트의 데이터를 저장할 것이다. 예를 들면, 각각의 메모리 셀은 1비트의 데이터를 저장할 수 있다. 이러한 메모리 셀은 싱글 레벨 셀(SLC: single level cell)이라 불린다. 다른 예로써, 각각의 메모리 셀은 2비트 데이터 또는 그 이상의 데이터를 저장할 수 있다. 이러한 메모리 셀은 멀티 레벨 셀(MLC: multi level cell)이라 불린다. 멀티 레벨 셀(MLC)은 멀티 비트 데이터에 따라 소거 상태 및 복수의 프로그램 상태들 중 어느 하나에 대응하는 문턱 전압을 갖도록 프로그램된다.

행 디코더(130)는 행 어드레스(RADD)에 응답하여 워드 라인들(WL0~WLm)을 선택할 것이다. 행 디코더(130)는 전압 발생기(171)로부터 제공되는 각종 워드 라인 전압들을 선택된 워드 라인들로 전달할 것이다. 예시적으로, 프로그램 동작 시, 행 디코더(130)는 선택 워드 라인으로 선택 워드 라인 전압(Vsel, 예를 들면 프로그램 전압)을, 비선택 워드 라인으로 비선택 워드 라인 전압(Vunsel, 예를 들면 패스 전압)을 전달할 것이다.

데이터 입출력 회로(150)는 제어 로직(170)의 제어에 따라 동작할 것이다. 데이터 입출력 회로(150)는 동작 모드에 따라 쓰기 드라이버로써 또는 감지 증폭기로써 동작할 것이다. 예를 들면, 데이터 입출력 회로(150)는 프로그램 동작 시 데이터 입출력 버퍼(도시되지 않음)를 통해 입력된 데이터를 메모리 셀 어레이(110)의 메모리 셀에 저장할 것이다. 다른 예로써, 데이터 입출력 회로(150)는 읽기 동작 시 메모리 셀 어레이(110)의 메모리 셀로부터 읽혀진 데이터를 데이터 입출력 버퍼(도시되지 않음)를 통해 출력할 것이다. 데이터 입출력 회로(150)는 비트 라인들(BL0~BLn) 각각에 연결된 복수의 데이터 입출력 회로들을 포함할 수 있다. 그러한 까닭에, 비트 라인들(BL0~BLn)은 각각의 데이터 입출력 회로(150)에 의해서 선택 또는 제어될 것이다.

제어 로직(170)은 외부 장치(예를 들면, 메모리 컨트롤러, 메모리 인터페이스, 호스트 장치 등)로부터 제공된 제어 신호(CTRL)에 응답하여 불휘발성 메모리 장치(100)의 제반 동작을 제어할 것이다. 예를 들면, 제어 로직(170)은 불휘발성 메모리 장치(100)의 읽기, 프로그램(또는 쓰기), 소거 동작을 제어할 것이다. 이러한 동작을 위해서, 제어 로직(170)은 전압 발생기(171) 및 데이터 입출력 회로(150)를 제어할 것이다.

본 발명의 실시 예에 따르면, 제어 로직(170)은 프로그램 동작 시 프리차지된 선택 메모리 셀의 비트 라인이 선택 메모리 셀의 문턱 전압에 따라 디스차지되도록 제어할 것이다. 제어 로직(170)은 프로그램 동작 시 선택 메모리 셀에 프로그램 전압을 인가하기 위한 프로그램 동작을 제어할 것이다. 그리고 제어 로직(170)은 프로그램 전압이 인가된 후에 선택 메모리 셀의 프로그램 상태를 검증하기 위한 프로그램 검증 동작을 제어할 것이다. 본 발명에 있어서, 프로그램 전압이 인가되기 전에 선택 메모리 셀의 문턱 전압에 따라 비트 라인을 디스차지하기 위한 프로그램 검증 동작을 프리 프로그램 검증 동작(pre-program verify operation)이라 정의한다. 또한, 프로그램 전압이 인가된 후에 선택 메모리 셀의 프로그램 상태를 검증하기 위한 프로그램 검증 동작을 포스트 프로그램 검증 동작(post-porgram verify operation)이라 정의한다.

프리 프로그램 검증 동작을 통해서 선택 메모리 셀의 비트 라인 전압은 선택 메모리 셀의 문턱 전압에 따라 다르게 설정될 것이다. 선택 메모리 셀의 비트 라인 전압이 선택 메모리 셀의 문턱 전압 분포에 따라 다르게 설정될 수 있기 때문에, 선택 메모리 셀의 게이트와 채널 간에 발생되는 F-N 터널링 효과는 제어될 수 있다. 그러한 까닭에, 선택 메모리 셀은 조밀한 문턱 전압 분포를 갖도록 프로그램될 수 있다. 이러한 프리 프로그램 검증 동작은 도 3 내지 도 6을 통해 상세히 설명될 것이다.

한편, 프리 프로그램 검증 동작, 프로그램 동작, 및 포스트 프로그램 검증 동작은 하나의 프로그램 루프를 형성할 것이다. 선택 메모리 셀은 복수의 프로그램 루프 동작을 통해 목표 프로그램 상태로 프로그램될 것이다. 프로그램 루프가 반복될 때마다, 프로그램 전압은 미리 설정된 값만큼 증가될 것이다. 즉, 프로그램 동작은 증가형 스텝 펄스 프로그램(ISPP: incremental step pulse program) 방식으로 수행될 수 있다.

도 2는 본 발명의 실시 예에 따른 불휘발성 메모리 장치의 프로그램 방법을 예시적으로 보여주는 순서도이다. 본 발명의 실시 예에 따르면, 불휘발성 메모리 장치의 프로그램 동작은 비트 라인 프리차지 동작, 프리 프로그램 검증 동작, 비트 라인 셋 업 동작, 프로그램 동작, 포스트 프로그램 검증 동작을 포함할 것이다. 이하, 본 발명의 실시 예에 따른 불휘발성 메모리 장치의 프로그램 방법이 도 1 및 도 2에 의거해서 상세히 설명될 것이다.

먼저, S110 단계에서, 선택 메모리 셀의 비트 라인이 프리차지될 것이다. 예를 들면, 데이터 입출력 회로(150)는 제어 로직(170)의 제어에 따라 선택 메모리 셀의 비트 라인을 소정의 전압으로 프리차지할 것이다.

S120 단계에서, 선택 메모리 셀에 대한 프리 프로그램 검증 동작이 수행될 것이다. 프리 프로그램 검증 동작이 수행되면, 프리차지된 선택 메모리 셀의 비트 라인은 문턱 전압에 따라 디스차지될 것이다. 즉, 프리 프로그램 검증 동작이 수행되면, 프리차지된 선택 메모리 셀의 비트 라인 전압은 문턱 전압에 따라 설정될 것이다. 예를 들면, 선택 메모리 셀의 비트 라인 전압은 접지 전압(즉, 0V) 또는 접지 전압 보다 높고 프리차지 전압(예를 들면, 전원 전압(Vcc)) 보다 낮게 설정될 것이다.

S130 단계에서, 비트 라인 셋 업 동작이 수행될 것이다. 비트 라인 셋 업 동작(S130 단계)은 복수의 세부 단계들, 즉, S131 단계, S132 단계, 및 S133 단계를 포함할 것이다. 비트 라인 셋 업 동작(S130 단계)은 선택 메모리 셀에 프로그램될 데이터에 따라 수행될 것이다. 조금 더 구체적으로 설명하면 다음과 같다. S131 단계에서, 데이터 입출력 회로(150)의 데이터 래치 회로에 저장된 데이터에 따라 선택 메모리 셀이 프로그램되어야 하는지의 여부가 판별된다. 예를 들면, 데이터 입출력 회로(150)의 데이터 래치 회로에 프로그램 데이터(예를 들면, 데이터 "0")가 저장된 경우 선택 메모리 셀은 프로그램해야 할 메모리 셀로 판별되고, 절차는 S132 단계로 진행할 것이다. 반면, 데이터 입출력 회로(150)의 데이터 래치 회로에 소거 데이터(예를 들면, 데이터 "1")이 저장된 경우 선택 메모리 셀은 프로그램 금지(inhibit) 메모리 셀로 판별되고, 절차는 S133 단계로 진행할 것이다.

S132 단계에서, 데이터 입출력 회로(150)의 데이터 래치 회로에 저장된 데이터에 따라 프로그램해야 할 메모리 셀로 판별된 선택 메모리 셀의 비트 라인은, S120 단계에서 디스차지된 상태로 유지될 것이다. 즉, 프로그램해야 할 메모리 셀로 판별된 선택 메모리 셀의 비트 라인 전압은 프리 프로그램 검증 동작에 의해서 설정된 전압으로 유지될 것이다. 이는, 프로그램해야 할 메모리 셀로 판별된 선택 메모리 셀의 비트 라인 전압이 선택 메모리 셀의 문턱 전압에 따라 제어될 수 있음을 의미한다. 비트 라인 전압을 제어하면 선택 메모리 셀의 게이트와 채널 간에 발생되는 F-N 터널링을 제어할 수 있기 때문에, 조밀한 문턱 전압 분포를 갖도록 선택 메모리 셀이 프로그램될 수 있다.

S133 단계에서, 입출력 회로(150)의 데이터 래치 회로에 저장된 데이터에 따라 프로그램 금지 메모리 셀로 판별된 선택 메모리 셀의 비트 라인에는 프리 프로그램 검증 동작의 결과에 무관하게 프로그램 금지 전압이 인가될 것이다.

S150 단계에서, 비트 라인 셋 업 동작이 완료된 후, 선택 메모리 셀에 프로그램 전압을 인가하기 위한 프로그램 동작이 수행될 것이다. 예를 들면, 선택 메모리 셀에 연결된 선택 워드 라인으로 선택 워드 라인 전압(즉, 프로그램 전압)이 인가되어 선택 메모리 셀이 프로그램될 것이다. 이 때, 프로그램 금지 메모리 셀로 판별된 선택 메모리 셀은 프로그램 금지 전압으로 인해서 프로그램 금지될 것이다.

S160 단계에서, 프로그램 전압이 인가된 후에 선택 메모리 셀의 프로그램 상태를 검증하기 위한 포스트 프로그램 검증 동작이 수행될 것이다. 포스트 프로그램 검증 동작을 통해 선택 메모리 셀의 프로그램이 완료된 것으로 판별되면, 프로그램 절차는 종료될 것이다. 반면, 포스트 프로그램 검증 동작을 통해 선택 메모리 셀의 프로그램이 완료되지 않은 것으로 판별되면, 프로그램이 완료될 때까지 S110 단계 내지 S160 단계가 반복 수행될 것이다. 만약, 설정된 반복 횟수만큼 프로그램 동작이 수행되었음에도 불구하고 프로그램이 완료되지 않은 것으로 판별되면, 프로그램 절차는 비정상적으로 종료될 것이다.

도 3은 본 발명의 실시 예에 따른 불휘발성 메모리 장치의 데이터 입출력 회로를 개략적으로 보여주는 블럭도이다. 앞서 설명한 바와 같이, 불휘발성 메모리 장치의 데이터 입출력 회로(150)는 비트 라인들(BL0~BLn) 각각에 연결된 복수의 데이터 입출력 회로들(150_0~150_n)을 포함할 것이다. 비트 라인들(BL0~BLn)은 대응되는 데이터 입출력 회로들(150_0~150_n) 각각에 의해서 선택 또는 제어될 것이다.

데이터 입출력 회로들(150_0~150_n) 각각은 동일한 구성을 가질 것이다. 따라서, 설명의 편의상 하나의 데이터 입출력 회로(150_0)가 이하에서 설명될 것이다.

데이터 입출력 회로(150_0)는 프리차지 회로(151_0), 데이터 래치 회로(154_0), 비트 라인 연결 회로(155_0)를 포함할 것이다. 비록 도시되지는 않았지만, 데이터 입출력 회로(150_0)는 디스차지 회로, 복수의 데이터 래치 회로들을 더 포함할 수 있음은 잘 이해될 것이다.

프리차지 회로(151_0)는 SO 노드 프리차지 회로(152_0) 및 비트 라인 프리차지 회로(153_0)를 포함한다. SO 노드 프리차지 회로(152_0)는 프리차지 회로(151_0), 데이터 래치 회로(154_0), 및 비트 라인 연결 회로(155_0)가 서로 연결된 노드(예를 들면, SO 노드)를 프리차지하도록 구성될 것이다. 비트 라인 프리차지 회로(153_0)는 비트 라인(BL0)을 프리차지하도록 구성될 것이다.

데이터 래치 회로(154_0)는 프로그램 동작 시 선택 메모리 셀에 프로그램될 데이터를 저장할 것이다. 또한 데이터 래치 회로(154_0)는 읽기 동작 시 선택 워드 라인의 전압에 따라 읽혀진 선택 메모리 셀의 데이터를 저장할 것이다.

비트 라인 연결 회로(155_0)는 프로그램 동작 시 데이터 래치 회로(154_0)에 저장된 데이터에 따라 비트 라인을 제어할 것이다. 예를 들면, 비트 라인 연결 회로(155_0)는 데이터 래치 회로(154_0)에 소거 데이터(예를 들면, 데이터 "1")가 저장된 경우, 비트 라인에 프로그램 금지 전압(즉, 데이터 "1"에 대응하는 논리 "high" 상태의 전압)이 인가되도록 비트 라인을 제어할 것이다. 다른 예로써, 비트 라인 연결 회로(155_0)는 데이터 래치 회로(154_0)에 프로그램 데이터(예를 들면, 데이터 "0")가 저장된 경우, 프리 프로그램 검증 동작에 따라 디스차지된 비트 라인 전압이 유지되도록 비트 라인을 제어할 것이다. 즉, 비트 라인 연결 회로(155_0)는 데이터 래치 회로(154_0)에 저장된 데이터(즉, 데이터 "0")에 따라 프로그램해야 할 메모리 셀로 판별된 메모리 셀의 비트 라인 전압이 프리 프로그램 검증 동작에 따라 디스차지된 채로 유지되도록 비트 라인과 데이터 래치 회로(154_0)의 연결을 차단할 것이다.

도 4는 도 3의 데이터 입출력 회로를 예시적으로 보여주는 회로도이다. 도 5는 도 4의 데이터 입출력 회로의 프로그램 동작을 설명하기 위한 타이밍도이다. 그리고 도 6은 도 4의 데이터 입출력 회로의 프로그램 동작을 설명하기 위한 메모리 셀의 문턱 전압 분포들을 예시적으로 보여주는 도면이다. 이하, 본 발명의 실시 예에 따른 불휘발성 메모리 장치의 프로그램 방법이 참조 도면들에 의거하여 상세히 설명될 것이다.

도 4를 참조하면, 설명의 간략화를 위해서, 비트 라인들(BL0_e, BL0_o, BL1_e, 및 BL1_o) 및 워드 라인(WLm)의 교차 영역에 배열되는 4개의 메모리 셀들(MC0~MC3)을 예시할 것이다. 짝수 페이지의 메모리 셀들(MC0 및 MC2)이 제 1 프로그램 상태(도 6의 P0)로 프로그램됨을 가정하자. 이때, 홀수 페이지의 메모리 셀들(MC1 및 MC3)은 프로그램 금지되도록 제어될 수 있음은 잘 이해될 것이다. 또한, 메모리 셀들(MC0 및 MC2)은 적어도 한번의 프로그램 동작이 수행되어 도 6에 도시된 바와 같은 문턱 전압 분포를 갖는 것을 가정하자.

메모리 셀들(MC0 및 MC2)의 프로그램 동작을 수행하기 위해서, 비트 라인 프리차지 동작이 수행될 것이다. 예시적으로, 논리 "low" 상태인 SELBLE 신호에 의해서 트랜지스터들(N0 및 N10)은 턴 오프될 것이다. 논리 "high" 상태인 DISCHE 신호에 의해서 트랜지스터들(N4 및 N14)은 턴 온될 것이다. 이러한 조건에서 비트 라인들(BL0_e 및 BL1_e)은 VIRPWR 전압 레벨만큼 프리차지될 것이다. 한편, 논리 "low" 상태인 PBSEN 신호에 의해서 트랜지스터들(N2 및 N12)은 턴 오프될 것이다. 논리 "low" 상태인 TRAN 신호에 의해서 트랜지스터들(N3 및 N13)은 턴 오프될 것이다. 논리 "low" 상태인 PRECH 신호에 의해서 트랜지스터들(P0 및 P10)은 턴 온될 것이다. 이러한 조건에서 노드들(ND1 및 ND11, 즉 SO 노드)은 전원 전압(Vcc) 레벨만큼 프리차지될 것이다.

비트 라인 프리차지 동작 후에, 프리 프로그램 검증 동작이 수행될 것이다. 예시적으로, 선택 워드 라인(WLm)에 선택 워드 라인 전압(Vsel, 예를 들면, 검증 전압)이 인가될 것이다. 선택 워드 라인(WLm)에 인가된 선택 워드 라인 전압(Vsel)에 의해서 비트 라인들(BL0_e 및 BL1_e)은 각각의 메모리 셀들(MC0 및 MC2)의 문턱 전압에 따라 디스차지될 것이다.

예를 들면, 도 6에 도시된 바와 같이, 메모리 셀(MC0)은 검증 전압(Vvfy_P0) 보다 낮은 문턱 전압을 갖기 때문에, 메모리 셀(MC0)의 비트 라인(BL0_e)은 충분히 디스차지(fully discharge)될 것이다. 그 결과, 메모리 셀(MC0)의 비트 라인 전압 레벨(V_MC0)은 접지 전압 레벨과 동일하게 변화될 것이다. 한편, 메모리 셀(MC2)은 검증 전압(Vvfy_P0)에 인접한 문턱 전압을 갖기 때문에, 메모리 셀(MC2)의 비트 라인(BL1_e)은 약하게 디스차지(slightly discharge)될 것이다. 그 결과, 메모리 셀(MC2)의 비트 라인 전압 레벨(V_MC2)은 접지 전압보다 높고, 프리차지 전압보다 낮은 전압 레벨로 변화될 것이다.

메모리 셀들(MC0 및 MC2)의 비트 라인들(BL0_e 및 BL1_e)이 메모리 셀들(MC0 및 MC2)의 문턱 전압에 따라 설정된 후, 비트 라인 셋 업 동작이 수행될 것이다. 예시적으로, 논리 "high" 상태인 SELBLE 신호에 의해서 트랜지스터들(N0 및 N10)은 턴 온될 것이다. 논리 "high" 상태인 PRECH 신호에 의해서 트랜지스터들(P0 및 P10)은 턴 오프될 것이다. 논리 "high" 상태인 TRAN 신호에 의해서 트랜지스터들(N3 및 N13)은 턴 온될 것이다. 이러한 조건에서, 데이터 래치 회로들(154_0 및 154_1)에 저장된 데이터에 따라 프리차지된 노드들(ND1 및 ND11)의 전압 레벨이 변화될 것이다.

조금 더 구체적으로 설명하면 다음과 같다. 데이터 래치 회로들(154_0 및 154_1)에 메모리 셀들(MC0 및 MC2)을 프로그램하지 않아도 되는 데이터, 즉, 데이터 "1"이 저장된 경우, 노드들(ND1 및 ND11)은 프리차지된 레벨을 유지할 것이다. 이때, 논리 "high" 상태인 BL_CON 신호에 의해서 트랜지스터들(N7 및 N17)이 턴 온되고, 논리 "high" 상태인 노드들(ND1 및 N11)의 전압에 의해서 트랜지스터들(N6 및 N16)이 턴 온되면, 비트 라인들(BL0_e 및 BL1_e)의 전압 레벨은 프로그램 금지 전압(Vnpc)으로 변화될 것이다. 반면, 데이터 래치 회로들(154_0 및 154_1)에 메모리 셀들(MC0 및 MC2)을 프로그램해야 할 데이터, 즉 데이터 "0"이 저장된 경우, 노드들(ND1 및 ND11)은 디스차지될 것이다. 이때, 논리 "high" 상태인 BL_CON 신호에 의해서 트랜지스터들(N7 및 N17)이 턴 온되고, 논리 "low" 상태인 노드들(ND1 및 ND11)의 전압에 의해서 트랜지스터들(N6 및 N16)이 턴 오프되면, 비트 라인들(BL0_e 및 BL1_e)의 전압 레벨은 프리 프로그램 동작에 의해서 디스차지된 상태로 유지될 것이다.

비트 라인 셋 업 동작이 수행된 후, 메모리 셀(MC0 및 MC2)에 프로그램 전압을 인가하기 위한 프로그램 동작이 수행될 것이다. 예시적으로, 선택 워드 라인(WLm)에 선택 워드 라인 전압(Vsel, 예를 들면, 프로그램 전압)이 인가될 것이다. 선택 워드 라인(WLm)에 인가된 선택 워드 라인 전압(Vsel)에 의해서 메모리 셀들(MC0 및 MC2)은 프로그램될 것이다. 이때, 접지 전압 레벨과 동일한 비트 라인 전압 레벨(V_MC0)에 의해서 메모리 셀(MC0)의 문턱 전압은 크게 변화할 것이다. 반면, 접지 전압보다 높고, 프리차지 전압보다 낮은 비트 라인 전압 레벨(V_MC2)에 의해서 메모리 셀(MC2)의 문턱 전압은 작게 변화할 것이다. 다시 말해서, 프리 프로그램 검증 동작을 통해서 메모리 셀들(MC0 및 MC2)의 비트 라인 전압은 메모리 셀들(MC0 및 MC2) 각각의 문턱 전압에 따라 다르게 설정되고, 메모리 셀들(MC0 및 MC2)의 게이트들과 채널들 간에 발생되는 F-N 터널링 효과는 제어될 것이다. 이에 따라, 메모리 셀들(MC0 및 MC2)은 조밀한 문턱 전압 분포를 갖도록 프로그램될 수 있다.

한편, 도 5에 있어서, 비록 도시되지는 않았지만 메모리 셀의 프로그램 동작 후 포스트 프로그램 검증 동작이 수행될 수 있음은 잘 이해될 것이다.

도 7은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 블럭도이다.

도 7을 참조하면, 데이터 처리 시스템(1000)은 데이터 저장 장치(1100)와 호스트 장치(1500)로 구성된다. 데이터 저장 장치(1100)는 솔리드 스테이트 드라이브(solid state drive, 이하, 'SSD'라 칭함)일 것이다. SSD(1100)는 SSD 컨트롤러(1200), 버퍼 메모리 장치(1300), 그리고 데이터 저장 매체(1400)를 포함한다. 본 발명의 실시 예에 따른 SSD(1100)는 슈퍼 캐패시터들(super capacitors)을 포함하는 임시 전원 회로를 더 포함할 수 있다. 이러한 임시 전원 회로는 서든 파워 오프(sudden power off)가 발생하는 경우, SSD(1100)가 정상적으로 종료되도록 전원을 공급할 수 있다.

SSD(1100)는 호스트 장치(1500)의 액세스 요청에 응답하여 동작한다. 즉, 호스트 장치(1500)로부터의 요청에 응답하여 SSD 컨트롤러(1200)는 데이터 저장 매체(1400)를 액세스하도록 구성된다. 예를 들면, SSD 컨트롤러(1200)는 데이터 저장 매체(1400)의 읽기, 프로그램 및 소거 동작을 제어하도록 구성된다. 버퍼 메모리 장치(1300)는 데이터 저장 매체(1400)에 저장될 데이터를 임시 저장하도록 구성된다. 또한, 버퍼 메모리 장치(1300)는 데이터 저장 매체(1400)로부터 읽혀진 데이터를 임시 저장하도록 구성된다. 버퍼 메모리 장치(1300)에 저장된 데이터는 SSD 컨트롤러(1200)의 제어에 따라 데이터 저장 매체(1400) 또는 호스트 장치(1500)로 전송된다.

SSD 컨트롤러(1200)는 복수의 채널들(CH0~CHk)을 통해 데이터 저장 매체(1400)와 연결된다. 복수의 불휘발성 메모리 장치들(NVM00~NVM0i, NVMk0~NVMki)은 각각의 채널들(CH0~CHk)에 연결된다. 데이터 저장 매체(1400)는 본 발명의 실시 예에 따른 불휘발성 메모리 장치(도 1의 100 참조)로 구성될 것이다. 따라서, SSD(1100)의 데이터 신뢰성이 향상될 것이다.

도 8은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 포함하는 또 다른 데이터 처리 시스템을 예시적으로 보여주는 블럭도이다.

도 8을 참조하면, 데이터 처리 시스템(2000)은 호스트 장치(2100)와 데이터 저장 장치(2150)를 포함한다. 데이터 저장 장치(2150)는 컨트롤러(2200) 및 데이터 저장 매체(2900)를 포함한다. 데이터 저장 장치(2150)는 복수의 데이터 저장 매체로 구성된 데이터 저장 매체(2900)를 포함할 수 있다.

컨트롤러(2200)는 호스트(2100) 및 데이터 저장 매체(2900)에 연결된다. 호스트(2100)로부터의 요청에 응답하여, 컨트롤러(2200)는 데이터 저장 매체(2900)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(2200)는 데이터 저장 매체(2900)의 읽기, 프로그램 또는 소거 동작을 제어하도록 구성된다. 컨트롤러(2200)는 데이터 저장 매체(2900) 및 호스트(2100) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(2200)는 데이터 저장 매체(2900)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.

컨트롤러(2200)는 호스트 인터페이스(2300), 중앙 처리 장치(2400), 메모리 인터페이스(2500), 램(2600) 및 에러 정정 코드 유닛(2700)과 같은 잘 알려진 구성 요소들을 포함할 수 있다. 램(2600)은 중앙 처리 장치(2400)의 동작 메모리(working memory)로써 이용될 수 있다. 중앙 처리 장치(2400)는 컨트롤러(2200)의 제반 동작을 제어한다.

호스트 인터페이스(2300)는 호스트(2100)와 컨트롤러(2200) 사이의 데이터 교환을 수행하기 위한 프로토콜(protocol)을 포함할 수 있다. 예를 들면, 호스트 인터페이스(2300)는 USB(Universal Serial Bus) 프로토콜, MMC(Multimedia Card) 프로토콜, PCI(Peripheral Component Interconnection) 프로토콜, PCI-E(PCI-Express) 프로토콜, ATA(Advanced Technology Attachment) 프로토콜, SATA(Serial ATA) 프로토콜, SCSI(Small Computer Small Interface) 프로토콜, ESDI(Enhanced Small Disk Interface) 프로토콜, 그리고 IDE(Integrated Drive Electronics) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 호스트(2300)와 통신하도록 구성될 수 있다.

에러 정정 코드 유닛(2700)은 데이터 저장 매체(2900)로부터 읽어진 데이터의 오류를 검출하고, 정정하도록 구성될 수 있다. 데이터 저장 매체 인터페이스(2500)는 데이터 저장 매체(2900)와 컨트롤러(2200)를 인터페이싱(interfacing)할 수 있다. 데이터 저장 매체(2900)는 본 발명의 실시 예에 따른 불휘발성 메모리 장치(도 1의 100 참조)로 구성될 것이다. 따라서, 데이터 저장 장치(2150)의 데이터 신뢰성이 향상될 것이다.

컨트롤러(2200) 및 데이터 저장 매체(2900)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(2200) 및 데이터 저장 매체(2900)는 하나의 반도체 장치로 집적되어 PCMCIA(personal computer memory card international association) 카드, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick), 멀티 미디어(multi media) 카드(MMC, RS-MMC, MMC-micro), SD(secure digital) 카드(SD, Mini-SD, Micro-SD, SDHC), UFS(niversal flash storage) 등을 구성할 수 있다.

다른 예로써, 컨트롤러(2200) 또는 데이터 저장 매체(2900)는 다양한 형태들의 패키지(package)로 실장될 수 있다. 예를 들면, 컨트롤러(2200) 또는 데이터 저장 매체(2900)는 POP(package on package), ball grid arrays(BGAs), chip scale packages(CSPs), plastic leaded chip carrier(PLCC), plastic dual in-line package(PDIP), die in waffle pack, die in wafer form, chip on board(COB), ceramic dual in-line package(CERDIP), plastic metric quad flat package(MQFP), thin quad flat package(TQFP), small outline IC(SOIC), shrink small outline package(SSOP), thin small outline package(TSOP), thin quad flat package(TQFP), system in package(SIP), multi chip package(MCP), wafer-level fabricated package(WFP), wafer-level processed stack package(WSP) 등과 같은 방식으로 패키지되어 실장될 수 있다.

도 9는 도 7의 데이터 처리 시스템이 장착되는 컴퓨터 시스템을 예시적으로 보여주는 블럭도이다.

도 9를 참조하면, 컴퓨터 시스템(3000)은 시스템 버스(3700)에 전기적으로 연결되는 네트워크 어댑터(3100), 중앙 처리 장치(3200), 데이터 저장 장치(3300), 램(3400), 롬(3500) 및 사용자 인터페이스(3600)를 포함한다. 여기에서, 데이터 저장 장치(3300)는 도 7에 도시된 데이터 처리 시스템(1000)의 데이터 저장 장치(1100)로 구성될 수 있다. 또는, 데이터 저장 장치(3300)는 도 10의 데이터 처리 시스템(2000)의 데이터 저장 장치(2150)로 구성될 수 있다.

네트워크 어댑터(3100)는 컴퓨터 시스템(3000)과 외부의 네트워크들 간의 인터페이싱을 제공한다. 중앙 처리 장치(3200)는 램(3400)에 상주하는 운영 체제(Operating System)나 응용 프로그램(Application Program)을 구동하기 위한 제반 연산 처리를 수행한다. 데이터 저장 장치(3300)는 컴퓨터 시스템(3000)에서 필요한 제반 데이터를 저장한다. 예를 들면, 데이터 저장 장치(3300)에는 컴퓨터 시스템(3000)을 구동하기 위한 운영 체제(Operating System), 응용 프로그램(Application Program), 다양한 프로그램 모듈(Program Module), 프로그램 데이터(Program data), 그리고 유저 데이터(User data) 등이 저장된다.

램(3400)은 컴퓨터 시스템(3000)의 워킹 메모리로 사용될 수 있다. 부팅 시에 램(3400)에는 데이터 저장 장치(3300)로부터 읽혀진 운영 체제(Operating System), 응용 프로그램(Application Program), 다양한 프로그램 모듈(Program Module)과 프로그램들의 구동에 소요되는 프로그램 데이터(Program data)가 로드된다. 롬(3500)에는 부팅시 운영 체제(Operating System)가 구동되기 이전부터 활성화되는 기본적인 입출력 시스템인 바이오스(BIOS: Basic Input/Output System)가 저장된다. 유저 인터페이스(3600)를 통해서 컴퓨터 시스템(3000)과 사용자 사이의 정보 교환이 이루어진다.

이외에도, 컴퓨터 시스템(3000)은 배터리(Battery)나 모뎀(Modem) 등을 더 포함할 수 있다. 또한, 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨터 시스템에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램(Mobile DRAM) 등이 더 제공될 수 있음은 잘 이해될 것이다.

이상에서, 본 발명은 구체적인 실시 예를 통해 설명되고 있으나, 본 발명은 그 범위에서 벗어나지 않는 한도 내에서 여러 가지로 변형할 수 있음은 잘 이해될 것이다. 그러므로, 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며, 후술하는 특허청구범위 및 이와 균등한 것들에 의해 정해져야 한다. 본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 잘 이해될 것이다.

100 : 불휘발성 메모리 장치
110 : 메모리 셀 어레이
130 : 행 디코더
150 : 데이터 입출력 회로
170 : 제어 로직
171 : 전압 발생기

Claims

불휘발성 메모리 장치의 프로그램 방법에 있어서:
선택 메모리 셀의 비트 라인을 프리차지하는 단계;
상기 선택 메모리 셀의 문턱 전압을 검증하고, 상기 프리차지된 선택 메모리 셀의 비트 라인을 상기 선택 메모리 셀의 문턱 전압에 따라 디스차지하기 위한 프리 프로그램 검증 단계;
상기 프리 프로그램 검증 단계를 통해 판별된 상기 선택 메모리 셀의 문턱 전압에 따라 상기 선택 메모리 셀의 비트 라인 전압을 설정하는 단계;
상기 비트 라인 전압이 설정된 선택 메모리 셀에 프로그램 전압을 인가하는 단계; 및
상기 프로그램 전압이 인가된 상기 선택 메모리 셀의 프로그램 상태를 검증하기 위한 포스트 프로그램 검증 단계를 포함하는 불휘발성 메모리 장치의 프로그램 방법.
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제 1 항에 있어서,
상기 디스차지된 선택 메모리 셀의 비트 라인 전압은 상기 프로그램 전압을 인가하는 단계 동안 유지되는 불휘발성 메모리 장치의 프로그램 방법.
제 1 항에 있어서,
상기 프리 프로그램 검증 단계, 상기 비트 라인 전압을 설정하는 단계, 상기 프로그램 전압을 인가하는 단계, 및 상기 포스트 프로그램 검증 단계는 하나의 프로그램 루프로 구성되고,
상기 선택 메모리 셀은 상기 프로그램 루프를 반복하여 프로그램되는 불휘발성 메모리 장치의 프로그램 방법.
워드 라인과 비트 라인이 교차하는 영역에 배열된 메모리 셀을 포함하는 메모리 셀 어레이;
상기 메모리 셀의 프로그램 동작 및 읽기 동작을 제어하도록 구성된 제어 로직; 및
상기 프로그램 동작 시, 상기 제어 로직의 제어에 따라 상기 메모리 셀의 비트 라인을 프리차지하고, 상기 메모리 셀의 문턱 전압에 따라 상기 프리차지된 비트 라인을 디스차지하고, 상기 메모리 셀에 저장될 데이터에 따라 상기 디스차지된 비트 라인의 전압을 유지하거나 상기 비트 라인에 프로그램 금지 전압을 인가하도록 구성된 데이터 입출력 회로를 포함하는 불휘발성 메모리 장치.
제 6 항에 있어서,
상기 데이터 입출력 회로는,
상기 비트 라인을 프리차지하도록 구성된 프리차지 회로;
상기 메모리 셀에 저장될 데이터를 임시 저장하도록 구성된 데이터 래치 회로; 및
상기 프로그램 동작 시 상기 데이터 래치 회로에 저장된 데이터에 따라 상기 비트 라인과 상기 데이터 래치 회로의 연결을 제어하도록 구성된 비트 라인 연결 회로를 포함하는 불휘발성 메모리 장치.
제 7 항에 있어서,
상기 데이터 래치 회로에 프로그램 데이터가 저장된 경우, 상기 비트 라인 연결 회로는 상기 디스차지된 비트 라인의 전압이 유지되도록 상기 비트 라인과 상기 데이터 래치 회로의 연결을 단절하도록 구성된 불휘발성 메모리 장치.
제 8 항에 있어서,
상기 비트 라인 전압은 상기 메모리 셀의 문턱 전압에 따라 접지 전압, 또는 접지 전압보다 높고 프로그램 금지 전압보다 낮은 전압으로 유지되는 불휘발성 메모리 장치.
제 7 항에 있어서,
상기 데이터 래치 회로에 소거 데이터가 저장된 경우, 상기 비트 라인 연결 회로는 상기 비트 라인과 상기 데이터 래치 회로를 서로 연결하도록 구성된 불휘발성 메모리 장치.
제 10 항에 있어서,
상기 비트 라인 전압은 상기 비트 라인과 상기 데이터 래치 회로의 연결에 따라 프로그램 금지 전압으로 유지되는 불휘발성 메모리 장치.
불휘발성 메모리 장치; 및
상기 불휘발성 메모리 장치를 제어하도록 구성된 컨트롤러를 포함하되,
상기 불휘발성 메모리 장치는,
워드 라인과 비트 라인이 교차하는 영역에 배열된 메모리 셀을 포함하는 메모리 셀 어레이;
상기 메모리 셀의 프로그램 동작 및 읽기 동작을 제어하도록 구성된 제어 로직; 및
상기 프로그램 동작 시, 상기 제어 로직의 제어에 따라 상기 메모리 셀의 비트 라인을 프리차지하고, 상기 메모리 셀의 문턱 전압에 따라 상기 프리차지된 비트 라인을 디스차지하고, 상기 메모리 셀에 저장될 데이터에 따라 상기 디스차지된 비트 라인의 전압을 유지하거나 상기 비트 라인에 프로그램 금지 전압을 인가하도록 구성된 데이터 입출력 회로를 포함하는 데이터 처리 시스템.
제 12 항에 있어서,
상기 데이터 입출력 회로는,
상기 비트 라인을 프리차지하도록 구성된 프리차지 회로;
상기 메모리 셀에 저장될 데이터를 임시 저장하도록 구성된 데이터 래치 회로; 및
상기 프로그램 동작 시 상기 데이터 래치 회로에 저장된 데이터에 따라 상기 비트 라인과 상기 데이터 래치 회로의 연결을 제어하도록 구성된 비트 라인 연결 회로를 포함하는 데이터 처리 시스템.
제 13 항에 있어서,
상기 데이터 래치 회로에 프로그램 데이터가 저장된 경우, 상기 비트 라인 연결 회로는 상기 디스차지된 비트 라인의 전압이 유지되도록 상기 비트 라인과 상기 데이터 래치 회로의 연결을 단절하도록 구성된 데이터 처리 시스템.
제 14 항에 있어서,
상기 비트 라인 전압은 상기 메모리 셀의 문턱 전압에 따라 접지 전압, 또는 접지 전압보다 높고 프로그램 금지 전압보다 낮은 전압으로 유지되는 데이터 처리 시스템.
제 13 항에 있어서,
상기 데이터 래치 회로에 소거 데이터가 저장된 경우, 상기 비트 라인 연결 회로는 상기 비트 라인과 상기 데이터 래치 회로를 서로 연결하도록 구성된 데이터 처리 시스템.
제 16 항에 있어서,
상기 비트 라인 전압은 상기 비트 라인과 상기 데이터 래치 회로의 연결에 따라 프로그램 금지 전압으로 유지되는 데이터 처리 시스템.
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