KR20170082898A - 반도체 메모리 장치 및 이의 동작 방법 - Google Patents

반도체 메모리 장치 및 이의 동작 방법 Download PDF

Info

Publication number
KR20170082898A
KR20170082898A KR1020160002190A KR20160002190A KR20170082898A KR 20170082898 A KR20170082898 A KR 20170082898A KR 1020160002190 A KR1020160002190 A KR 1020160002190A KR 20160002190 A KR20160002190 A KR 20160002190A KR 20170082898 A KR20170082898 A KR 20170082898A
Authority
KR
South Korea
Prior art keywords
program
voltage
program operation
memory
word lines
Prior art date
Application number
KR1020160002190A
Other languages
English (en)
Other versions
KR102340328B1 (ko
Inventor
박은영
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020160002190A priority Critical patent/KR102340328B1/ko
Priority to US15/174,398 priority patent/US9672914B1/en
Priority to US15/613,942 priority patent/US20170271012A1/en
Publication of KR20170082898A publication Critical patent/KR20170082898A/ko
Application granted granted Critical
Publication of KR102340328B1 publication Critical patent/KR102340328B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0441—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing multiple floating gate devices, e.g. separate read-and-write FAMOS transistors with connected floating gates
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/75—Array having a NAND structure comprising, for example, memory cells in series or memory elements in series, a memory element being a memory cell in parallel with an access transistor

Abstract

본 기술은 반도체 메모리 장치 및 이의 동작 방법에 관한 것으로, 본 발명에 실시 예에 따른 반도체 메모리 장치는, 복수의 메모리 스트링들을 포함하는 메모리 셀 어레이와 상기 메모리 셀 어레이에 대해 프로그램 하기 위한 주변 회로들 및 상기 메모리 셀 어레이의 다수의 워드라인들 중 적어도 두 개 이상의 선택된 워드라인들에 프로그램 전압을 함께 인가하는 제1 프로그램 동작과, 상기 제1 프로그램 동작 후에 상기 선택된 워드라인들 각각에 상기 프로그램 전압을 순차적으로 인가하는 제2 프로그램 동작을 수행하도록 상기 주변 회로들을 제어하기 위한 제어 로직을 포함한다.

Description

반도체 메모리 장치 및 이의 동작 방법{SEMICONDUCTOR MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로서, 좀 더 구체적으로는 반도체 메모리 장치 및 이의 동작 방법에 관한 것이다.
반도체 장치 중 특히 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.
불휘발성 메모리 장치는 쓰기 및 읽기 속도가 상대적으로 느리지만 전원 공급이 차단되더라도 저장 데이터를 유지한다. 따라서 전원 공급 여부와 관계없이 유지되어야 할 데이터를 저장하기 위해 불휘발성 메모리 장치가 사용된다. 불휘발성 메모리 장치에는 ROM(Read Only Memory), MROM(Mask ROM), PROM(ProgrammaBL1e ROM), EPROM(ErasaBL1e ProgrammaBL1e ROM), EEPROM(Electrically ErasaBL1e ProgrammaBL1e ROM), 플래시 메모리(Flash memory), PRAM(Phase change Random Access Memory), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM) 등이 있다. 플래시 메모리는 노어 타입과 낸드 타입으로 구분된다.
플래시 메모리는 데이터의 프로그램과 소거가 자유로운 RAM의 장점과 전원 공급이 차단되어도 저장된 데이터를 보존할 수 있는 ROM의 장점을 가진다. 플래시 메모리는 디지털 카메라, PDA(Personal Digital Assistant) 및 MP3 플레이어와 같은 휴대용 전자기기의 저장 매체로 널리 사용되고 있다.
본 발명의 실시 예는 반도체 메모리 장치의 프로그램 동작 시 프로그램 시간을 감소시킬 수 있는 반도체 메모리 장치 및 이의 동작방법을 제공한다.
본 발명에 실시 예에 따른 반도체 메모리 장치는, 복수의 메모리 스트링들을 포함하는 메모리 셀 어레이와 상기 메모리 셀 어레이에 대해 프로그램 하기 위한 주변 회로들 및 상기 메모리 셀 어레이의 다수의 워드라인들 중 적어도 두 개 이상의 선택된 워드라인들에 프로그램 전압을 함께 인가하는 제1 프로그램 동작과, 상기 제1 프로그램 동작 후에 상기 선택된 워드라인들 각각에 상기 프로그램 전압을 순차적으로 인가하는 제2 프로그램 동작을 수행하도록 상기 주변 회로들을 제어하기 위한 제어 로직을 포함한다.
본 발명에 실시 예에 따른 반도체 메모리 장치는, 복수의 메모리 스트링들을 포함하는 메모리 셀 어레이와 상기 메모리 셀 어레이에 대해 프로그램 하기 위한 주변 회로들 및 상기 메모리 셀 어레이의 다수의 워드라인들 중 적어도 두 개 이상의 선택된 워드라인들에 프로그램 전압을 함께 인가하는 제1 프로그램 동작과, 상기 제1 프로그램 동작 후에 상기 선택된 워드라인들 각각에 상기 프로그램 전압을 순차적으로 인가하는 제2 프로그램 동작을 수행하도록 상기 주변 회로들을 제어하기 위한 제어 로직을 포함하며, 상기 제1 프로그램 동작의 마지막 프로그램 전압을 이용하여 상기 제2 프로그램 동작의 프로그램 시작 전압을 설정하도록 상기 주변 회로들을 제어한다.
본 발명에 실시 예에 따른 반도체 메모리 장치의 동작 방법은, 복수의 메모리 스트링들을 포함하는 메모리 셀 어레이와 비트라인들을 통해 연결된 페이지 버퍼들에 복수의 데이터들을 입력하여 저장시키는 단계; 상기 복수의 데이터들에 따라 상기 비트라인들의 전위 레벨을 조절하는 단계; 상기 메모리 셀 어레이의 다수의 워드라인들 중 적어도 두 개 이상의 선택된 워드라인들에 프로그램 전압을 함께 인가하는 제1 프로그램 동작을 수행하는 단계; 및 상기 제1 프로그램 동작 후에 상기 선택된 워드라인들 각각에 상기 프로그램 전압을 순차적으로 인가 하는 제2 프로그램 동작을 수행하는 단계를 포함한다.
본 기술에 따르면, 다수의 선택된 워드라인들에 프로그램 전압을 함께 인가하고, 이후에 각각의 선택된 워드라인들에 프로그램 전압을 순차적으로 인가함으로써, 프로그램 펄스 인가 횟수를 감소시켜 프로그램 동작 시간을 개선할 수 있다.
도 1은 본 발명에 따른 반도체 메모리 장치를 설명하기 위한 블럭도이다.
도 2는 도 1의 메모리 블록들 중 어느 하나를 설명하기 위한 회로도이다.
도 3은 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 프로그램 동작 순서를 설명하기 위한 순서도이다.
도 4는 본 발명의 일 실시 예에 따른 프로그램 펄스에 따라 선택된 워드라인들에 인가되는 전압 레벨을 설명하기 위한 그래프이다.
도 5는 본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 프로그램 동작 순서를 설명하기 위한 순서도이다.
도 6은 본 발명의 다른 실시 예에 따른 프로그램 펄스에 따라 선택된 워드라인들에 인가되는 전압 레벨을 설명하기 위한 그래프이다.
도 7은 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블럭도이다.
도 8은 도 7의 메모리 시스템의 응용 예를 보여주는 블럭도이다.
도 9는 도 8을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블럭도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명에 따른 반도체 메모리 장치를 설명하기 위한 블럭도이다.
도 1을 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 주변 회로(120, 130, 150) 및 제어 로직(140)을 포함한다. 주변 회로(120, 130, 150)는 어드레스 디코더(120), 페이지 버퍼 회로(130), 및 전압 생성부(150)를 포함한다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(110MB)을 포함한다. 복수의 메모리 블록들(110MB)은 다수의 워드라인들(WL)을 통해 어드레스 디코더(120)와 연결된다. 복수의 메모리 블록들(110MB)은 비트 라인들(BL1 내지 BLm)을 통해 페이지 버퍼 회로(130)와 연결된다. 복수의 메모리 블록들(110MB) 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이다. 복수의 메모리 셀들은 동일 워드라인에 연결된 메모리 셀들을 하나의 페이지로 정의한다. 즉 메모리 셀 어레이(110)는 다수의 페이지로 구성된다.
또한 메모리 셀 어레이(110)의 복수의 메모리 블록들(110MB) 각각은 복수의 메모리 스트링을 포함한다. 복수의 메모리 스트링 각각은 비트라인과 소스 라인 사이에 직렬 연결된 드레인 선택 트랜지스터, 복수의 메모리 셀들 및 소스 선택 트랜지스터를 포함한다.
어드레스 디코더(120), 페이지 버퍼 회로(130), 및 전압 생성부(150)는 메모리 셀 어레이(110)를 구동하는 주변 회로로서 동작한다.
어드레스 디코더(120)는 다수의 워드라인들(WL)을 통해 메모리 셀 어레이(110)와 연결된다. 어드레스 디코더(120)는 제어 로직(140)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 반도체 메모리 장치(100) 내부의 입출력 버퍼(미도시)를 통해 어드레스(ADDR)를 수신한다.
어드레스 디코더(120)는 프로그램 동작 시 전압 생성부(150)에서 생성된 프로그램 전압(Vpgm), 패스 전압(Vpass), 검증 전압(Vverify) 및 다수의 동작 전압들을 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하고 디코딩된 행 어드레스에 따라 메모리 셀 어레이(110)의 복수의 메모리 셀들, 드레인 및 소스 선택 트랜지스터에 인가한다.
어드레스 디코더(120)는 프로그램 동작시 수신된 어드레스(ADDR) 중 열 어드레스(Yi)를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 열 어드레스(Yi)를 페이지 버퍼 회로(130)에 전송한다.
프로그램 동작 요청 시에 수신되는 어드레스(ADDR)는 블록 어드레스, 행 어드레스 및 열 어드레스(Yi)를 포함한다. 어드레스 디코더(120)는 블록 어드레스 및 행 어드레스에 따라 하나의 메모리 블록을 선택한 후 다수의 워드라인들(WL)을 함께 선택하거나 또는 하나의 워드 라인을 선택한다. 열 어드레스(Yi)는 어드레스 디코더(120)에 의해 디코딩되어 페이지 버퍼 회로(130)에 제공된다.
페이지 버퍼 회로(130)는 복수의 페이지 버퍼들(PB1~PBm)을 포함한다. 복수의 페이지 버퍼들(PB1~PBm)은 비트 라인들(BL1 내지 BLm)을 통해 메모리 셀 어레이(110)와 연결된다. 복수의 페이지 버퍼들(PB1~PBm) 각각은 프로그램 동작 시 프로그램할 데이터를 임시 저장하고, 임시 저장된 프로그램 데이터에 따라 대응하는 비트라인들(BL1 내지 BLm)의 전위를 제어한다. 페이지 버퍼 회로(130)는 제어 로직(140)의 제어에 응답하여 동작한다.
제어 로직(140)은 어드레스 디코더(120), 페이지 버퍼 회로(130), 및 전압 생성부(150)와 연결된다. 제어 로직(140)은 명령 신호(CMD) 및 제어 신호(CTRL)에 응답하여 전압 생성부(150)가 동작 전압들(Vpgm, Vverify, Vpass)을 생성하도록 전압 제어 신호(VCON)를 생성하여 출력한다.
제어 로직(140)은 프로그램 동작 시, 메모리 셀 어레이(110)에 연결된 적어도 두 개 이상의 선택된 워드라인들에 프로그램 전압(Vpgm)을 함께 인가하여 제1 프로그램 동작을 수행하도록 주변 회로들(120, 130, 150)을 제어한다. 제어 로직(140)은 제1 프로그램 동작을 수행한 후 상기 선택된 워드라인들을 하나씩 순차적으로 선택하여 프로그램 전압(Vpgm)을 인가하고 제2 프로그램 동작을 수행하도록 주변 회로들(120, 130, 150)을 제어 한다. 상술한 제1 프로그램 동작 및 제2 프로그램 동작은 프로그램 전압이 스텝 전압만큼 점차 상승하도록 제어하여 인가하는 ISPP(incremental step pulse program)방식일 수 있다.
전압 생성부(150)는 제어 로직(140)에서 출력된 전압 제어 신호(VCON)에 응답하여 메모리 셀들의 제반 동작에 사용되는 동작 전압들(Vpgm, Vverify, Vpass)을 생성하여 출력한다.
도 2는 도 1의 메모리 블록들 중 어느 하나를 설명하기 위한 회로도이다.
도 1의 메모리 블록들은 서로 유사하게 구성될 수 있으므로, 이 중 어느 하나의 메모리 블록을 예를 들어 설명하도록 한다.
본 발명은 단위 셀에 2비트의 데이터를 저장하기 위하여 프로그램 동작이 MLC(Multi Level Cell) 방식으로 실행되는 경우를 예로써 설명하고 있으나, 이에 한정하지 않고, TLC(Triple Level Cell) 및 QLC(Quad Level Cell)등 다른 다양한 레벨을 갖는 셀에도 적용될 수 있다.
도 2를 참조하면, 메모리 블록(110MB)은 비트 라인들(BL1~BLm)과 공통 소스 라인(CSL) 사이에 연결된 복수의 메모리 스트링들(ST1~STm)을 포함한다. 예를 들면, 비트 라인들(BL1~BLm)은 복수의 메모리 스트링들(ST1~STm)에 각각 연결되고, 공통 소스 라인(CSL)은 복수의 메모리 스트링들(ST1~STm)에 공통으로 연결된다.
복수의 메모리 스트링들(ST1~STm)은 서로 유사하게 구성되므로, 이 중 제1 메모리 스트링(ST1)을 예를 들어 설명하도록 한다.
제1 메모리 스트링(ST1)은 공통 소스 라인(CSL)과 제1 비트 라인(BL1) 사이에서 서로 직렬로 연결된 소스 셀렉트 트랜지스터(SST), 복수의 메모리 셀들(C0~Cn), 및 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다. 서로 다른 메모리 스트링들(ST1~STm)에 연결된 소스 셀렉트 트랜지스터(SST)의 게이트들은 소스 셀렉트 라인(SSL)에 연결되고, 메모리 셀들(C0~Cn)의 게이트들은 워드 라인들(WL0~WLn)에 각각 연결되며, 드레인 셀렉트 트랜지스터들(DST)의 게이트들은 드레인 셀렉트 라인(DSL)에 연결된다.
메모리 블록(110MB)에 포함된 메모리 셀들은 물리적 페이지 단위 또는 논리적 페이지 단위로 구분될 수 있다.
프로그램 동작이 MLC(Multi Level Cell)방식으로 실행되는 경우, 하나의 메모리 셀이 가질 수 있는 상태를 소거상태, PV1상태, PV2상태 및 PV3상태로 구분할 수 있다. 여기서, PV1상태를 프로그램된 문턱전압 구간 중 가장 낮은 구간으로 프로그램된 상태라고 하면, PV2상태는 PV1 상태보다 문턱전압 분포가 높은 상태이고, PV3상태는 PV2상태보다 문턱전압분포가 높은 상태로 구분될 수 있다.
본 발명은 예시적으로 메모리 셀 어레이(110)의 복수의 메모리 블록들(110MB) 중 선택된 하나의 메모리 블록에 포함된 다수의 페이지들(PAGE_0 내지 PAGE_n)중 제1 페이지 및 제2 페이지(PAGE_0 및 PAGE_1)에 각각 대응하는 제1 워드라인(WL0) 및 제2 워드라인(WL1)을 선택하여 설명하고 있으나, 이에 한정하지 않고, 다수의 워드라인들(WL0 내지 WLn) 중 적어도 두 개 이상의 워드라인들을 선택하여 적용될 수 있다.
본 발명에 따르면 복수의 메모리 셀들에 연결되는 워드라인들(WL0 내지 WLn)중 적어도 두 개 이상의 선택된 워드라인들에 프로그램 전압(Vpgm)이 함께 인가되는 제1 프로그램 동작이 수행될 수 있다. 제1 프로그램 동작이 완료된 후 선택된 워드라인들 각각에 프로그램 전압(Vpgm)이 순차적으로 인가되는 제2 프로그램 동작이 수행될 수 있다. 프로그램 전압(Vpgm)은 ISPP(incremental step pulse program)방식으로 인가될 수 있다.
예를 들어, 제1 메모리 스트링에(ST1)에 포함된 다수의 메모리 셀들(C0 내지 Cn) 중 제1 메모리 셀(C0)과 제2 메모리 셀(C1)에 동시에 프로그램 전압(Vpgm)을 인가하여 프로그램 동작을 수행하는 제1 프로그램 동작이 수행될 수 있다. 이때, 제1 메모리 셀(C0)과 제2 메모리 셀(C1) 각각은 소거상태, PV1상태, PV2상태 및 PV3상태 중 어느 하나의 상태로 프로그램 될 수 있다. 예를 들어 제1 메모리 셀(C0)은 PV1상태로 프로그램하고, 제2 메모리 셀(C1)은 PV2상태가 되도록 프로그램할 경우, 제1 메모리 셀(C0)과 제2 메모리 셀(C1)은 동일한 프로그램 전압(Vpgm)이 함께 인가되므로 문턱 전압 분포가 상대적으로 낮은 PV1 상태가 되도록 제1 프로그램 동작을 수행할 수 있다. 예를 들어 ISSP 방식의 프로그램 전압(Vpgm)이 제1 워드라인(W0) 및 제2 워드라인(W1)에 함께 인가되고 PV1상태로 프로그램하기 위한 제1 메모리 셀(C0)은 프로그램 검증 동작에 따라 PV1 상태로 프로그램되었는지 아니면 프로그램되지 않았는지 판단된다. 이때 제1 메모리 셀(C0)이 프로그램 되지 않았다면, 제1 워드라인(W0) 및 제2 워드라인(W1)에 프로그램 전압(Vpgm)을 스텝 전압만큼 상승시켜 인가한다. 제1 메모리 셀(C0)이 프로그램 검증 결과 PV1 상태로 프로그램된 것으로 판단되면, 페이지 버퍼(PB1)는 제1 메모리 스트링(ST1)의 제1 비트라인(BL1)에 프로그램 금지 전압을 인가한다. 이 때, 제2 메모리 셀(C0)은 PV1 상태와 유사한 문턱 전압을 갖으므로 PV2 상태로 프로그램되지 않은 상태일 수 있다.
즉, 하나의 메모리 스트링에 포함된 다수의 메모리 셀들 중 적어도 두 개 이상의 선택된 메모리 셀들 중 하나의 메모리 셀이 프로그램된 것으로 판단되면 해당 메모리 스트링은 제1 프로그램 동작이 패스된 것으로 판단하여 비트라인에 프로그램 금지 전압을 인가한다.
제1 메모리 스트링(ST1)에 대하여 제1 프로그램 동작이 패스되는 과정과 같이, 제2 메모리 스트링 내지 제 m 메모리 스트링(ST2~STm) 모두가 제1 프로그램 동작 패스로 판단되면 복수의 메모리 스트링들(ST1~STm) 의 비트라인들(BL1 내지 BLm)에 모두 프로그램 금지 전압이 인가되고 제1 프로그램 동작은 완료된다.
제1 프로그램 동작이 완료되면 제2 프로그램 동작을 수행한다. 제2 프로그램 동작은 제1 프로그램 동작 시 선택된 제1 페이지 및 제2 페이지(PAGE_0 및 PAGE_1)에 대하여 하나의 페이지씩 순차적으로 프로그램 동작을 수행한다. 예를 들어 제1 페이지(PAGE_0)에 대하여 ISPP 방식으로 프로그램 전압(Vpgm)을 인가하여 프로그램 동작을 수행하고 제1 페이지(PAGE_0)에 대한 프로그램 검증 결과 패스로 판단되면, 제2 페이지(PAGE_1)에 대하여 ISPP 방식으로 프로그램 동작을 수행한다.
이때, 제1 프로그램 동작의 프로그램 시작 전압(Pgm Start Bias)과 제2 프로그램 동작의 프로그램 시작 전압(Pgm Start Bias)은 서로 같도록 설정되거나, 제1 프로그램 동작 시 마지막으로 인가된 프로그램 전압(Vpgm)이 제2 프로그램 동작 시 첫 번째로 인가되는 프로그램 전압(Vpgm)으로 설정될 수 있다.
예를 들어 제1 프로그램 동작을 수행한 결과 제1 메모리 셀(C0)은 PV1 상태로 프로그램되어 프로그램 패스로 판단되고 제2 메모리 셀(C1)은 PV2 상태로 프로그램되지 않은 경우, 제2 프로그램 동작 시 제2 메모리 셀(C1)은 제1 프로그램 동작 시 인가된 마지막 프로그램 전압(Vpgm)이 제2 프로그램 동작의 첫 번째 프로그램 전압(Vpgm)으로 인가된다. 이로 인하여 제1 프로그램 동작 결과 PV1 상태와 유사한 문턱 전압을 갖는 제2 메모리 셀(C2)은 제2 프로그램 동작에 의해 PV1 상태에서 PV2 상태로 프로그램되며, 이때 제2 프로그램 동작의 시작 프로그램 전압(Vpgm)이 제1 프로그램 동작의 시작 프로그램 전압(Vpgm) 보다 높으므로 프로그램 펄스 인가 횟수가 감소하게 되어 프로그램 동작 시간이 감소하게 된다.
또한 제1 프로그램 동작 시 마지막으로 인가된 프로그램 전압(Vpgm)을 스텝 전압만큼 상승시켜 제2 프로그램 동작 시 첫 번째로 인가되는 프로그램 전압(Vpgm)으로 설정할 수 있다.
상술한 바와 같이 적어도 두 개 이상의 페이지에 대하여 제1 프로그램 동작을 수행한 후 선택된 페이지들을 하나씩 프로그램하는 제2 프로그램 동작을 수행할 경우, 제1 프로그램 동작 중 나머지 메모리 셀들의 문턱 전압도 일정 값 만큼 상승하게 되어 제2 프로그램 동작 시간이 감소하게 되어 전체 프로그램 시간이 감소하게 된다.
도 3은 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 프로그램 동작 순서를 설명하기 위한 순서도이다.
도 1, 2 및 도3을 참조하면, 외부로부터 프로그램 커맨드와 어드레스 정보가 입력되고(S110), 프로그램할 복수의 데이터들이 페이지 버퍼 회로(130)의 페이지 버퍼들(PB1 내지 PBm)에 입력되며(S120) 페이지 버퍼들(PB1 내지 PBm)에 입력된 데이터들에 따라 메모리 셀 어레이(110)와 연결된 비트라인들(BL1 내지 BLm)의 전위 레벨이 조절된다.
단계 'S120'의 동작 후 메모리 셀 어레이(110)의 복수의 메모리 셀들에 연결된 워드라인들(WL0 내지 WLn)중 적어도 두 개 이상의 선택된 워드라인들에 프로그램 전압(Vpgm)이 함께 인가되는 제1 프로그램 동작이 수행된다(S130).
단계 'S130'의 동작 후 복수의 메모리 스트링들(ST1~STm) 각각에 대하여 선택된 워드라인들과 연결된 선택된 메모리 셀들 중 적어도 하나의 메모리 셀이 프로그램 된 경우 프로그램 된 메모리 셀이 포함되는 메모리 스트링은 프로그램 패스로 판단되고(S140), 메모리 스트링의 비트라인에 프로그램 금지 전압이 인가된다. 또한 각각의 메모리 스트링이 프로그램 패스로 판단되지 않는 경우, 스텝 전압만큼 상승된 새로운 프로그램 전압(Vpgm)이 선택된 워드라인들에 인가된다(S150).
복수의 메모리 스트링들(ST1~STm) 모두 프로그램 패스로 판단되면 제1 프로그램 동작이 완료되고(S160), 적어도 하나 이상의 메모리 스트링들(ST1~STm)이 프로그램 패스로 판단되지 않을 경우 단계 'S130, S140 및 S150'가 반복적으로 수행된다.
제1 프로그램 동작이 완료되면, 선택된 워드라인들 각각에 프로그램 전압(Vpgm)이 순차적으로 인가되는 제2 프로그램 동작이 수행된다. 즉, 선택된 워드라인에 대응하는 복수의 페이지들을 순차적으로 프로그램하는 제2 프로그램 동작이 수행된다. 이때, 제1 프로그램 동작 시 선택된 워드라인들에 첫 번 째로 인가한 프로그램 시작 전압(Pgm Start Bias)이 제2 프로그램 동작의 프로그램 시작 전압(Pgm Start Bias)으로 인가된다(S170).
제2 프로그램 동작은 페이지 단위로 수행되며, 선택된 하나의 워드라인에 대응하는 메모리 셀들이 모두 프로그램 된 경우, 다음 페이지를 선택하여 프로그램 동작을 수행하고, 선택된 복수의 페이지에 대한 프로그램 동작이 완료될 경우 제2 프로그램 동작이 완료된다(S180).
상술한 제2 프로그램 동작 중 각각의 페이지에 대한 프로그램 동작 시 선택된 페이지에 포함된 메모리 셀들 중 적어도 하나 이상의 메모리 셀이 프로그램 되지 않은 경우, 프로그램 전압(Vpgm)을 상승시켜 선택된 워드라인에 ISPP 방식으로 인가한다(S190).
도 4는 본 발명의 일 실시 예에 따른 프로그램 펄스에 따라 선택된 워드라인들에 인가되는 전압 레벨을 설명하기 위한 그래프이다.
본 발명은 단위 셀에 2비트의 데이터를 저장하기 위하여 프로그램 동작이 MLC(Multi Level Cell) 방식으로 실행되는 경우를 예로써 설명하고 있다.
도 4를 참조하면, 프로그램 펄스에 따라서 프로그램 시작전압(Pgm Start Bias)으로부터 스텝전압만큼 상승되는 ISPP(incremental step pulse program)방식으로 프로그램 전압(Vpgm)이 인가되고, 각 프로그램 전압(Vpgm)이 인가되는 사이의 구간에서 검증 전압(Vverify)이 인가된다.
본 발명에 따르면, 제1 프로그램 동작구간의 프로그램 시작전압(Pgm Start Bias)과 제2 프로그램 동작구간의 프로그램 시작전압(Pgm Start Bias)이 같도록 설정될 수 있다.
예를 들어, 프로그램 동작 시 메모리 셀 어레이의 다수의 워드라인들 중 적어도 두 개 이상의 선택된 워드라인들에 프로그램 전압(Vpgm)이 함께 인가되는 제1 프로그램 동작이 수행되고, 제1 프로그램 동작의 프로그램 시작전압(Pgm Start Bias)은 초기에 설정된 15V의 전압일 수 있다. 제1 프로그램 동작이 종료되면 제1 프로그램 동작 시 선택된 워드라인들 각각에 프로그램 전압(Vpgm)이 순차적으로 인가되는 제2프로그램 동작이 수행되고, 제2프로그램 동작의 프로그램 시작전압(Pgm Start Bias)은 제1 프로그램 동작의 프로그램 시작전압(Pgm Start Bias)인 15V의 전압으로 설정될 수 있다.
도 5는 본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 프로그램 동작 순서를 설명하기 위한 순서도이다.
도 1, 2 및 도5를 참조하면, 외부로부터 프로그램 커맨드와 어드레스 정보가 입력되고(S210), 프로그램할 복수의 데이터들이 페이지 버퍼 회로(130)의 페이지 버퍼들(PB1 내지 PBm)에 입력되며(S220) 페이지 버퍼들(PB1 내지 PBm)에 입력된 데이터들에 따라 메모리 셀 어레이(110)와 연결된 비트라인들(BL1 내지 BLm)의 전위 레벨이 조절된다.
단계 'S220'의 동작 후 메모리 셀 어레이(110)의 복수의 메모리 셀들에 연결된 워드라인들(WL0 내지 WLn)중 적어도 두 개 이상의 선택된 워드라인들에 프로그램 전압(Vpgm)이 함께 인가되는 제1 프로그램 동작이 수행된다(S230).
단계 'S230'의 동작 후 복수의 메모리 스트링들(ST1~STm) 각각에 대하여 선택된 워드라인들과 연결된 선택된 메모리 셀들 중 적어도 하나의 메모리 셀이 프로그램 된 경우 프로그램 된 메모리 셀이 포함되는 메모리 스트링은 프로그램 패스로 판단되고(S240), 메모리 스트링의 비트라인에 프로그램 금지 전압이 인가된다. 또한 각각의 메모리 스트링이 프로그램 패스로 판단되지 않는 경우, 스텝 전압만큼 상승된 새로운 프로그램 전압(Vpgm)이 선택된 워드라인들에 인가된다(S250).
복수의 메모리 스트링들(ST1~STm) 모두 프로그램 패스로 판단되면 제1 프로그램 동작이 완료되고(S260), 적어도 하나 이상의 메모리 스트링들(ST1~STm)이 프로그램 패스로 판단되지 않을 경우 단계 'S230, S240 및 S250'가 반복적으로 수행된다.
제1 프로그램 동작이 완료되면, 선택된 워드라인들 각각에 프로그램 전압(Vpgm)이 순차적으로 인가되는 제2 프로그램 동작이 수행된다. 즉, 선택된 워드라인에 대응하는 복수의 페이지들을 순차적으로 프로그램하는 제2 프로그램 동작이 수행된다. 이때, 제1 프로그램 동작 완료 시 선택된 워드라인들에 마지막으로 인가한 프로그램 전압(VPgm)이 제2 프로그램 동작의 프로그램 시작 전압(Pgm Start Bias)으로 인가된다(S270).
상술한 실시 예에서는 제1 프로그램 동작 완료 시 선택된 워드라인들에 마지막으로 인가한 프로그램 전압(VPgm)이 제2 프로그램 동작의 프로그램 시작 전압(Pgm Start Bias)으로 설정되는 것을 일예로 설명하였으나, 제1 프로그램 동작 시 마지막으로 인가된 프로그램 전압(Vpgm)을 스텝 전압만큼 상승시켜 제2 프로그램 동작 시 첫 번째로 인가되는 프로그램 전압(Vpgm)으로 설정할 수 있다.
제2 프로그램 동작은 페이지 단위로 수행되며, 선택된 하나의 워드라인에 대응하는 메모리 셀들이 모두 프로그램 된 경우, 다음 페이지를 선택하여 프로그램 동작을 수행하고, 선택된 복수의 페이지에 대한 프로그램 동작이 완료될 경우 제2 프로그램 동작이 완료된다(S280).
상술한 제2 프로그램 동작 중 각각의 페이지에 대한 프로그램 동작 시 선택된 페이지에 포함된 메모리 셀들 중 적어도 하나 이상의 메모리 셀이 프로그램 되지 않은 경우, 프로그램 전압(Vpgm)을 상승시켜 선택된 워드라인에 ISPP 방식으로 인가한다(S290).
도 6은 본 발명의 다른 실시 예에 따른 프로그램 펄스에 따라 선택된 워드라인들에 인가되는 전압 레벨을 설명하기 위한 그래프이다.
본 발명은 단위 셀에 2비트의 데이터를 저장하기 위하여 프로그램 동작이 MLC(Multi Level Cell) 방식으로 실행되는 경우를 예로써 설명하고 있다.
도 6을 참조하면, 프로그램 펄스에 따라서 프로그램 시작전압(Pgm Start Bias)으로부터 스텝전압만큼 상승되는 ISPP(incremental step pulse program)방식으로 프로그램 전압(Vpgm)이 인가되고, 각 프로그램 전압(Vpgm)이 인가되는 사이의 구간에서 검증 전압(Vverify)이 인가된다.
본 발명에 따르면, 제1 프로그램 동작구간의 마지막 프로그램 전압이 제2 프로그램 동작의 프로그램 시작전압(Pgm Start Bias)으로 설정될 수 있다.
예를 들어, 프로그램 동작 시 메모리 셀 어레이의 다수의 워드라인들 중 적어도 두 개 이상의 선택된 워드라인들에 프로그램 전압(Vpgm)이 함께 인가되는 제1 프로그램 동작이 수행되고, 제1 프로그램 동작의 종료 시 마지막으로 인가한 프로그램 전압(Vpgm)은 16V의 전압일 수 있다. 제1 프로그램 동작이 종료되면 제1 프로그램 동작 시 선택된 워드라인들 각각에 프로그램 전압(Vpgm)이 순차적으로 인가되는 제2프로그램 동작이 수행되고, 제2프로그램 동작의 프로그램 시작전압(Pgm Start Bias)은 제1 프로그램 동작의 종료 시 마지막으로 인가한 16V의 전압으로 설정될 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 7은 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블럭도이다.
도 7을 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(100) 및 컨트롤러(1100)를 포함한다.
반도체 메모리 장치(100)는 도 1을 참조하여 설명된 바와 마찬가지로 구성되고, 동작할 수 있다. 이하, 중복되는 설명은 생략된다.
컨트롤러(1100)는 호스트(Host) 및 반도체 메모리 장치(100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1100)는 반도체 메모리 장치(100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 반도체 메모리 장치(100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(1100)는 램(1110, Random Access Memory), 프로세싱 유닛(1120, processing unit), 호스트 인터페이스(1130, host interface), 메모리 인터페이스(1140, memory interface) 및 에러 정정 블록(1150)을 포함한다. 램(1110)은 프로세싱 유닛(1120)의 동작 메모리, 반도체 메모리 장치(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛(1120)은 컨트롤러(1100)의 제반 동작을 제어한다. 또한 컨트롤러(1100)는 쓰기 동작시 호스트(Host)로 부터 제공되는 프로그램 데이터를 임시 저장할 수 있다.
호스트 인터페이스(1130)는 호스트(Host) 및 컨트롤러(1100) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 컨트롤러(1200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
메모리 인터페이스(1140)는 반도체 메모리 장치(100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
에러 정정 블록(1150)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(100)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 프로세싱 유닛(1120)은 에러 정정 블록(1150)의 에러 검출 결과에 따라 읽기 전압을 조절하고, 재 읽기를 수행하도록 반도체 메모리 장치(100)를 제어할 것이다. 예시적인 실시 예로서, 에러 정정 블록은 컨트롤러(1100)의 구성 요소로서 제공될 수 있다.
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(2000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(100) 또는 메모리 시스템(2000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 8은 도 7의 메모리 시스템의 응용 예를 보여주는 블럭도이다.
도 8을 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 복수의 반도체 메모리 칩들을 포함한다. 복수의 반도체 메모리 칩들은 복수의 그룹들로 분할된다.
도 8에서, 복수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 1을 참조하여 설명된 반도체 메모리 장치(100) 중 하나와 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 8을 참조하여 설명된 컨트롤러(1100)와 마찬가지로 구성되고, 복수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 복수의 메모리 칩들을 제어하도록 구성된다.
도 9는 도 8을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블럭도이다.
도 9를 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 9에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 9에서, 도 8을 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 7을 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 예시적인 실시 예로서, 컴퓨팅 시스템(3000)은 도 8 및 도 7을 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100: 반도체 메모리 장치 110: 메모리 셀 어레이
120: 어드레스 디코더 130: 페이지 버퍼
140: 제어 로직 150 : 전압 생성부

Claims (20)

  1. 복수의 메모리 스트링들을 포함하는 메모리 셀 어레이;
    상기 메모리 셀 어레이에 대해 프로그램 하기 위한 주변 회로들; 및
    상기 메모리 셀 어레이의 다수의 워드라인들 중 적어도 두 개 이상의 선택된 워드라인들에 프로그램 전압을 함께 인가하는 제1 프로그램 동작과, 상기 제1 프로그램 동작 후에 상기 선택된 워드라인들 각각에 상기 프로그램 전압을 순차적으로 인가하는 제2 프로그램 동작을 수행하도록 상기 주변 회로들을 제어하기 위한 제어 로직을 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서, 상기 제어 로직은
    상기 복수의 메모리 스트링들 각각에 대하여 상기 선택된 워드라인들과 연결된 선택된 메모리 셀들 중 적어도 하나의 메모리 셀이 프로그램된 경우 대응하는 메모리 스트링을 프로그램 패스로 판단하도록 상기 주변 회로들을 제어하는 반도체 메모리 장치.
  3. 제 2 항에 있어서, 상기 제어 로직은
    상기 복수의 메모리 스트링들이 모두 프로그램 패스로 판단될 경우 상기 제1 프로그램 동작을 완료하도록 상기 주변 회로들을 제어하는 반도체 메모리 장치.
  4. 제 2 항에 있어서, 상기 제어 로직은
    상기 프로그램 패스로 판단된 상기 메모리 스트링의 비트라인에 프로그램 금지 전압을 인가하도록 상기 주변 회로들을 제어하는 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 제1 프로그램 동작은 ISPP 방식인 반도체 메모리 장치.
  6. 제 5 항에 있어서, 상기 제어 로직은
    상기 제1 프로그램 동작의 마지막 프로그램 전압을 상기 제2 프로그램 동작의 프로그램 시작전압으로 설정하거나,
    상기 제1 프로그램 동작의 상기 마지막 프로그램 전압을 스텝 전압만큼 상승시켜 상기 제2 프로그램 동작의 상기 프로그램 시작 전압으로 설정하하도록 상기 주변 회로들을 제어하는 반도체 메모리 장치.
  7. 제 5 항에 있어서, 상기 제어 로직은
    상기 제1 프로그램 동작의 프로그램 시작전압과 상기 제2 프로그램 동작의 프로그램 시작전압이 같도록 상기 주변 회로들을 제어하는 반도체 메모리 장치.
  8. 복수의 메모리 스트링들을 포함하는 메모리 셀 어레이;
    상기 메모리 셀 어레이에 대해 프로그램 하기 위한 주변 회로들; 및
    상기 메모리 셀 어레이의 다수의 워드라인들 중 적어도 두 개 이상의 선택된 워드라인들에 프로그램 전압을 함께 인가하는 제1 프로그램 동작과, 상기 제1 프로그램 동작 후에 상기 선택된 워드라인들 각각에 상기 프로그램 전압을 순차적으로 인가하는 제2 프로그램 동작을 수행하도록 상기 주변 회로들을 제어하기 위한 제어 로직을 포함하며,
    상기 제1 프로그램 동작의 마지막 프로그램 전압을 이용하여 상기 제2 프로그램 동작의 프로그램 시작 전압을 설정하도록 상기 주변 회로들을 제어하는 반도체 메모리 장치.
  9. 제 8 항에 있어서, 상기 제어 로직은
    상기 복수의 메모리 스트링들 각각에 대하여 상기 선택된 워드라인들과 연결된 선택된 메모리 셀들 중 적어도 하나의 메모리 셀이 프로그램된 경우 대응하는 메모리 스트링을 프로그램 패스로 판단하도록 상기 주변 회로들을 제어하는 반도체 메모리 장치.
  10. 제 9 항에 있어서, 상기 제어 로직은
    상기 복수의 메모리 스트링들이 모두 프로그램 패스로 판단될 경우 상기 제1 프로그램 동작을 완료하도록 상기 주변 회로들을 제어하는 반도체 메모리 장치.
  11. 제 9 항에 있어서, 상기 제어 로직은
    상기 프로그램 패스로 판단된 상기 메모리 스트링의 비트라인에 프로그램 금지 전압을 인가하도록 상기 주변 회로들을 제어하는 반도체 메모리 장치.
  12. 제 8 항에 있어서,
    상기 제1 프로그램 동작은 ISPP 방식인 반도체 메모리 장치.
  13. 제 12 항에 있어서, 상기 제어 로직은
    상기 제1 프로그램 동작의 마지막 프로그램 전압을 상기 제2 프로그램 동작의 프로그램 시작 전압으로 설정하거나,
    상기 제1 프로그램 동작의 상기 마지막 프로그램 전압을 스텝 전압만큼 상승시켜 상기 제2 프로그램 동작의 상기 프로그램 시작 전압으로 설정하도록 상기 주변 회로들을 제어하는 반도체 메모리 장치.
  14. 복수의 메모리 스트링들을 포함하는 메모리 셀 어레이와 비트라인들을 통해 연결된 페이지 버퍼들에 복수의 데이터들을 입력하여 저장시키는 단계;
    상기 복수의 데이터들에 따라 상기 비트라인들의 전위 레벨을 조절하는 단계;
    상기 메모리 셀 어레이의 다수의 워드라인들 중 적어도 두 개 이상의 선택된 워드라인들에 프로그램 전압을 함께 인가하는 제1 프로그램 동작을 수행하는 단계; 및
    상기 제1 프로그램 동작 후에 상기 선택된 워드라인들 각각에 상기 프로그램 전압을 순차적으로 인가하는 제2 프로그램 동작을 수행하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  15. 제 14 항에 있어서,
    상기 복수의 메모리 스트링들 각각에 대하여 상기 선택된 워드라인과 연결된 선택된 메모리 셀들 중 적어도 하나의 메모리 셀이 프로그램된 경우 대응하는 메모리 스트링을 프로그램 패스로 판단하고, 프로그램 패스로 판단되지 않을 경우, 스텝 전압만큼 상승한 새로운 프로그램 전압을 상기 선택된 워드라인들에 인가하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  16. 제 15 항에 있어서,
    상기 복수의 메모리 스트링들이 모두 프로그램 패스로 판단될 경우 상기 제1 프로그램 동작을 완료하도록 하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  17. 제 15 항에 있어서,
    상기 프로그램 패스로 판단된 상기 메모리 스트링의 비트라인에 프로그램 금지 전압을 인가하도록 하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  18. 제 14 항에 있어서,
    상기 제1 프로그램 동작은 ISPP 방식을 사용하며, 상기 제1 프로그램 동작의 마지막 프로그램 전압을 상기 제2 프로그램 동작의 프로그램 시작 전압으로 설정하도록 하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  19. 제 14 항에 있어서,
    상기 제2 프로그램 동작의 프로그램 시작 전압은 상기 제1 프로그램 동작의 마지막 프로그램 전압을 스텝 전압만큼 상승시킨 전압인 반도체 메모리 장치의 동작 방법.
  20. 제 14 항에 있어서,
    상기 제1 프로그램 동작은 ISPP 방식을 사용하며, 상기 제1 프로그램 동작의 프로그램 시작 전압과 상기 제2 프로그램 동작의 프로그램 시작 전압이 같도록 하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
KR1020160002190A 2016-01-07 2016-01-07 반도체 메모리 장치 및 이의 동작 방법 KR102340328B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020160002190A KR102340328B1 (ko) 2016-01-07 2016-01-07 반도체 메모리 장치 및 이의 동작 방법
US15/174,398 US9672914B1 (en) 2016-01-07 2016-06-06 Semiconductor memory device and operating method thereof
US15/613,942 US20170271012A1 (en) 2016-01-07 2017-06-05 Semiconductor memory device and operating method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160002190A KR102340328B1 (ko) 2016-01-07 2016-01-07 반도체 메모리 장치 및 이의 동작 방법

Publications (2)

Publication Number Publication Date
KR20170082898A true KR20170082898A (ko) 2017-07-17
KR102340328B1 KR102340328B1 (ko) 2021-12-16

Family

ID=58778778

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160002190A KR102340328B1 (ko) 2016-01-07 2016-01-07 반도체 메모리 장치 및 이의 동작 방법

Country Status (2)

Country Link
US (2) US9672914B1 (ko)
KR (1) KR102340328B1 (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102641097B1 (ko) * 2018-12-31 2024-02-27 삼성전자주식회사 저항성 메모리 장치 및 저항성 메모리 장치의 프로그램 방법
KR20200132270A (ko) * 2019-05-16 2020-11-25 에스케이하이닉스 주식회사 메모리 장치, 메모리 장치를 포함하는 메모리 시스템 및 메모리 시스템의 동작 방법
JP7258697B2 (ja) * 2019-09-02 2023-04-17 キオクシア株式会社 半導体記憶装置
KR20210047198A (ko) * 2019-10-21 2021-04-29 에스케이하이닉스 주식회사 메모리 장치
KR20210112190A (ko) * 2020-03-04 2021-09-14 에스케이하이닉스 주식회사 메모리 장치 및 그 동작 방법

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5687121A (en) * 1996-03-29 1997-11-11 Aplus Integrated Circuits, Inc. Flash EEPROM worldline decoder
US20050276108A1 (en) * 2004-06-15 2005-12-15 Guterman Daniel C Concurrent programming of non-volatile memory
US20100182818A1 (en) * 2009-01-19 2010-07-22 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device and method of writing data therein
US20110122697A1 (en) * 2009-11-26 2011-05-26 Jang Joon-Suc Method of programming a nonvolatile memory device
KR20120069117A (ko) * 2010-12-20 2012-06-28 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
KR20120098164A (ko) * 2011-02-28 2012-09-05 에스케이하이닉스 주식회사 불휘발성 메모리 장치 및 그 동작방법
KR101278103B1 (ko) * 2011-09-26 2013-06-24 에스케이하이닉스 주식회사 불휘발성 메모리 장치 및 그것의 프로그램 방법
KR20140096796A (ko) * 2013-01-29 2014-08-06 삼성전자주식회사 멀티레벨 불휘발성 메모리 장치 및 프로그램 방법

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100806119B1 (ko) 2006-10-23 2008-02-22 삼성전자주식회사 플래시 메모리 장치 및 플래시 메모리 장치의 멀티-페이지프로그램 방법
KR101076880B1 (ko) * 2008-09-24 2011-10-25 주식회사 하이닉스반도체 낸드 플래시 메모리소자의 프로그램 방법
KR101662821B1 (ko) 2010-06-16 2016-10-05 삼성전자주식회사 멀티-페이지 프로그램 방법, 그것을 이용한 불 휘발성 메모리 장치, 그리고 그것을 포함한 데이터 저장 시스템
KR20140100143A (ko) * 2013-02-05 2014-08-14 삼성전자주식회사 비휘발성 메모리 장치의 프로그램 방법 및 읽기 방법

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5687121A (en) * 1996-03-29 1997-11-11 Aplus Integrated Circuits, Inc. Flash EEPROM worldline decoder
US20050276108A1 (en) * 2004-06-15 2005-12-15 Guterman Daniel C Concurrent programming of non-volatile memory
US20100182818A1 (en) * 2009-01-19 2010-07-22 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device and method of writing data therein
US20110122697A1 (en) * 2009-11-26 2011-05-26 Jang Joon-Suc Method of programming a nonvolatile memory device
KR20120069117A (ko) * 2010-12-20 2012-06-28 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
KR20120098164A (ko) * 2011-02-28 2012-09-05 에스케이하이닉스 주식회사 불휘발성 메모리 장치 및 그 동작방법
KR101278103B1 (ko) * 2011-09-26 2013-06-24 에스케이하이닉스 주식회사 불휘발성 메모리 장치 및 그것의 프로그램 방법
KR20140096796A (ko) * 2013-01-29 2014-08-06 삼성전자주식회사 멀티레벨 불휘발성 메모리 장치 및 프로그램 방법

Also Published As

Publication number Publication date
US20170271012A1 (en) 2017-09-21
US9672914B1 (en) 2017-06-06
KR102340328B1 (ko) 2021-12-16

Similar Documents

Publication Publication Date Title
US10297299B2 (en) Semiconductor device and operating method thereof
US9899093B2 (en) Semiconductor memory device having memory strings coupled to bit lines and operating method thereof
KR102469680B1 (ko) 반도체 메모리 장치
KR102452994B1 (ko) 반도체 메모리 장치 및 그 동작 방법
KR20160136675A (ko) 반도체 메모리 장치 및 그것의 동작 방법
KR20150029405A (ko) 반도체 메모리 장치 및 그 프로그램 방법
CN107871515B (zh) 半导体存储器装置及其操作方法
KR20180077885A (ko) 반도체 메모리 장치 및 이의 동작 방법
US9607711B1 (en) Semiconductor memory device and operating method thereof
KR20170011641A (ko) 반도체 메모리 장치 및 그것의 동작 방법
KR102340328B1 (ko) 반도체 메모리 장치 및 이의 동작 방법
KR20170036483A (ko) 반도체 메모리 장치 및 그것의 동작 방법
KR20170111653A (ko) 반도체 메모리 장치 및 이의 동작 방법
KR20170011324A (ko) 반도체 메모리 장치 및 그것의 동작 방법
US10147491B2 (en) Semiconductor memory device and programming method thereof
KR20180013127A (ko) 반도체 메모리 장치 및 이의 동작 방법
KR20180073885A (ko) 반도체 메모리 장치 및 이의 동작 방법
KR20160061673A (ko) 반도체 메모리 장치 그것의 동작 방법
KR20170111657A (ko) 반도체 메모리 장치 및 이의 동작 방법
KR20190006760A (ko) 반도체 메모리 장치 및 그것의 동작 방법
KR20170073980A (ko) 반도체 메모리 장치 및 그것의 동작 방법
KR20180016854A (ko) 반도체 메모리 장치 및 그 동작 방법
KR20190043312A (ko) 반도체 메모리 장치 및 그 동작 방법
KR20150063850A (ko) 반도체 메모리 장치, 그것을 포함하는 메모리 시스템 및 그것의 동작 방법
KR102498248B1 (ko) 반도체 메모리 장치 및 그것의 동작 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant