KR102469680B1 - 반도체 메모리 장치 - Google Patents

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Abstract

본 기술은 반도체 메모리 장치에 관한 것으로, 본 발명에 실시 예에 따른 반도체 메모리 장치는, 복수의 페이지들을 포함하는 메모리 셀 어레이와, 상기 복수의 페이지들에 동작 전압들을 제공하기 위한 전압 제공부와, 상기 메모리 셀 어레이의 복수의 비트라인들과 연결되고, 페이지 버퍼 센싱 신호에 응답하여 상기 복수의 비트라인들을 통해 흐르는 전류량을 조절하여 센싱하기 위한 복수의 페이지 버퍼들과, 상기 복수의 페이지들을 순차적으로 프로그램 하도록 상기 전압 제공부 및 상기 복수의 페이지 버퍼들을 제어하고, 프로그램 동작 중 프로그램 검증 동작 시 상기 복수의 페이지들의 프로그램 순서에 따라 상기 페이지 버퍼 센싱 신호의 전위 레벨을 조절하기 위한 제어 로직을 포함한다.

Description

반도체 메모리 장치{Semiconductor memory device}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로는 반도체 메모리 장치에 관한 것이다.
반도체 장치 중 특히 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.
불휘발성 메모리 장치는 쓰기 및 읽기 속도가 상대적으로 느리지만 전원 공급이 차단되더라도 저장 데이터를 유지한다. 따라서 전원 공급 여부와 관계없이 유지되어야 할 데이터를 저장하기 위해 불휘발성 메모리 장치가 사용된다. 불휘발성 메모리 장치에는 ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable Programmable ROM), EEPROM(Electrically Erasable Programmable ROM), 플래시 메모리(Flash memory), PRAM(Phase change Random Access Memory), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM) 등이 있다. 플래시 메모리는 노어 타입과 낸드 타입으로 구분된다.
플래시 메모리는 데이터의 프로그램과 소거가 자유로운 RAM의 장점과 전원 공급이 차단되어도 저장된 데이터를 보존할 수 있는 ROM의 장점을 가진다. 플래시 메모리는 디지털 카메라, PDA(Personal Digital Assistant) 및 MP3 플레이어와 같은 휴대용 전자기기의 저장 매체로 널리 사용되고 있다.
본 발명의 실시 예는 반도체 메모리 장치의 프로그램 검증 동작 및 리드 동작 시 메모리 셀들의 전류 특성 차이를 개선하여 동작의 신뢰성을 향상시킬 수 있는 반도체 메모리 장치를 제공한다.
본 발명에 실시 예에 따른 반도체 메모리 장치는, 복수의 페이지들을 포함하는 메모리 셀 어레이와, 상기 복수의 페이지들에 동작 전압들을 제공하기 위한 전압 제공부와, 상기 메모리 셀 어레이의 복수의 비트라인들과 연결되고, 페이지 버퍼 센싱 신호에 응답하여 상기 복수의 비트라인들을 통해 흐르는 전류량을 조절하여 센싱하기 위한 복수의 페이지 버퍼들과, 상기 복수의 페이지들을 순차적으로 프로그램 하도록 상기 전압 제공부 및 상기 복수의 페이지 버퍼들을 제어하고, 프로그램 동작 중 프로그램 검증 동작 시 상기 복수의 페이지들의 프로그램 순서에 따라 상기 페이지 버퍼 센싱 신호의 전위 레벨을 조절하기 위한 제어 로직을 포함한다.
본 발명에 실시 예에 따른 반도체 메모리 장치는, 복수의 페이지들을 포함하는 메모리 셀 어레이와, 상기 복수의 페이지들에 동작 전압들을 제공하기 위한 전압 제공부와, 상기 메모리 셀 어레이의 복수의 비트라인들과 연결되고, 페이지 버퍼 센싱 신호에 응답하여 상기 복수의 비트라인들을 통해 흐르는 전류량을 조절하여 센싱하기 위한 복수의 페이지 버퍼들과, 리드 동작 시 상기 복수의 페이지들 중 선택된 페이지의 위치에 따라 상기 페이지 버퍼 센싱 신호의 전위 레벨을 조절하기 위한 제어 로직을 포함한다.
본 발명에 실시 예에 따른 반도체 메모리 장치는, 복수의 페이지들을 포함하는 메모리 셀 어레이와, 상기 복수의 페이지들에 동작 전압들을 제공하기 위한 전압 제공부와, 상기 메모리 셀 어레이의 복수의 비트라인들과 연결되고, 페이지 버퍼 센싱 신호에 응답하여 상기 복수의 비트라인들을 통해 흐르는 전류량을 조절하여 센싱하기 위한 복수의 페이지 버퍼들과, 상기 메모리 셀 어레이의 온도에 따라 상기 페이지 버퍼 센싱 신호의 전위 레벨을 조절하기 위한 제어 로직을 포함한다.
본 기술은 반도체 메모리 장치에 포함된 페이지 버퍼에 인가되는 페이지 버퍼 센싱 신호의 전위 레벨을 조절하여 메모리 셀들의 전류 특성 차이 및 신뢰성을 개선시킬 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치를 설명하기 위한 블럭도이다.
도 2는 도 1의 메모리 블록들 중 어느 하나를 설명하기 위한 회로도이다.
도 3은 본 발명의 실시 예에 따른 페이지 버퍼를 설명하기 위한 회로도이다.
도 4는 본 발명의 실시 예에 따른 반도체 메모리 장치의 프로그램 동작을 설명하기 위한 순서도이다.
도 5는 본 발명의 실시 예에 따른 반도체 메모리 장치의 프로그램 동작 및 리드 동작을 설명하기 위한 순서도이다.
도 6은 도 3에서 설명된 페이지 버퍼의 동작 방법을 구체적으로 설명하기 위한 타이밍도이다.
도 7은 본 발명의 실시 예에 따른 페이지 버퍼 센싱 신호 및 전류 센싱 신호를 설명하기 위한 도면이다.
도 8은 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블럭도이다.
도 9는 도 8의 메모리 시스템의 응용 예를 보여주는 블럭도이다.
도 10은 도 9를 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블럭도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치를 설명하기 위한 블럭도이다.
도 1을 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 주변 회로(120, 130, 150) 및 제어 로직(140)을 포함한다. 주변 회로(120, 130, 150)는 전압 제공부(120, 150) 및 페이지 버퍼 회로(130)를 포함한다. 전압 제공부(120, 150)는 어드레스 디코더(120) 및 전압 생성부(150)를 포함한다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(110MB)을 포함한다. 복수의 메모리 블록들(110MB)은 복수의 워드라인들(WL)을 통해 어드레스 디코더(120)와 연결된다. 복수의 메모리 블록들(110MB)은 복수의 비트 라인들(BL1 내지 BLk)을 통해 페이지 버퍼 회로(130)와 연결된다. 복수의 메모리 블록들(110MB) 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이다. 복수의 메모리 셀들은 동일 워드라인에 연결된 복수의 메모리 셀들을 하나의 페이지로 정의한다. 메모리 셀 어레이(110)는 복수의 페이지로 구성될 수 있다.
또한, 메모리 셀 어레이(110)의 복수의 메모리 블록들(110MB) 각각은 복수의 셀 스트링을 포함한다. 복수의 셀 스트링 각각은 비트라인과 소스 라인 사이에 직렬 연결된 드레인 셀렉트 트랜지스터, 복수의 메모리 셀들 및 소스 셀렉트 트랜지스터를 포함한다.
어드레스 디코더(120)는 복수의 워드라인들(WL)을 통해 메모리 셀 어레이(110)와 연결된다. 어드레스 디코더(120)는 제어 로직(140)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 반도체 메모리 장치(100) 내부의 입출력 버퍼(미도시)를 통해 어드레스(ADDR)를 수신한다.
어드레스 디코더(120)는 전압 생성부(150)에서 생성된 프로그램 전압(Vpgm), 패스 전압(Vpass), 프로그램 검증 전압(Vverify), 리드 전압(Vread) 및 복수의 동작 전압들을 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하고 디코딩된 행 어드레스에 따라 메모리 셀 어레이(110)의 복수의 메모리 셀들, 드레인 및 소스 셀렉트 트랜지스터에 인가한다.
어드레스 디코더(120)는 프로그램 동작 및 리드 동작 시 수신된 어드레스(ADDR) 중 열 어드레스(Yi)를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 열 어드레스(Yi)를 페이지 버퍼 회로(130)에 전송한다.
프로그램 동작 및 리드 동작 요청 시에 수신되는 어드레스(ADDR)는 블록 어드레스, 행 어드레스 및 열 어드레스(Yi)를 포함한다. 어드레스 디코더(120)는 블록 어드레스 및 행 어드레스에 따라 하나의 메모리 블록을 선택한 후 복수의 워드라인들(WL)을 함께 선택하거나 또는 하나의 워드 라인을 선택한다. 열 어드레스(Yi)는 어드레스 디코더(120)에 의해 디코딩되어 페이지 버퍼 회로(130)에 제공된다.
페이지 버퍼 회로(130)는 복수의 페이지 버퍼들(PB1~PBk)을 포함한다. 복수의 페이지 버퍼들(PB1~PBk)은 복수의 비트 라인들(BL1 내지 BLk)을 통해 메모리 셀 어레이(110)와 연결된다. 복수의 페이지 버퍼들(PB1~PBk) 각각은 프로그램 동작 시 외부로부터 입력된 프로그램 데이터(DATA)를 임시 저장하고, 임시 저장된 프로그램 데이터(DATA)에 따라 대응하는 복수의 비트라인들(BL1 내지 BLk)의 전위를 제어한다. 페이지 버퍼 회로(130)는 제어 로직(140)의 제어에 응답하여 동작한다.
또한, 복수의 페이지 버퍼들(PB1~PBk)은 프로그램 검증 동작 시 대응하는 복수의 비트라인들(BL1 내지 BLk)의 전류량을 센싱하여 메모리 셀들의 프로그램 검증 동작을 수행한다.
또한, 복수의 페이지 버퍼들(PB1~PBk)은 리드 동작 시 대응하는 복수의 비트라인들(BL1 내지 BLk)의 전류량을 센싱하여 메모리 셀들에 저장된 데이터들을 리드한다.
제어 로직(140)은 어드레스 디코더(120), 페이지 버퍼 회로(130), 및 전압 생성부(150)와 연결된다. 제어 로직(140)은 반도체 메모리 장치(100)의 입출력 버퍼(미도시)를 통해 커멘드(CMD)를 수신한다. 제어 로직(140)은 커멘드(CMD)에 응답하여 반도체 메모리 장치(100)의 제반 동작을 제어하도록 구성된다.
본 발명에 따르면 제어 로직(140)은 프로그램 동작 및 리드 동작을 페이지 단위로 수행하되, 복수의 페이지들을 순차적으로 프로그램하거나 리드하도록 주변 회로(120, 130, 150)를 제어할 수 있다.
제어 로직(140)은 프로그램 동작 중 프로그램 검증 동작 시 복수의 페이지들의 프로그램 순서에 따라 복수의 페이지 버퍼들(PB1~PBk) 각각에 인가되는 페이지 버퍼 센싱 신호 및 전류 센싱 신호의 전위 레벨을 조절할 수 있다. 예를 들어, 제어 로직(140)은 프로그램 검증 동작 시 선택된 페이지의 프로그램 순서에 따라 페이지 버퍼 센싱 신호 및 전류 센싱 신호의 전위 레벨을 조절할 수 있으며, 선택된 페이지의 프로그램 순서가 늦을수록 페이지 버퍼 센싱 신호 및 전류 센싱 신호의 전위 레벨이 높아지도록 조절하여 복수의 페이지 버퍼들(PB1~PBk) 각각으로 출력할 수 있다.
또한, 제어 로직(140)은 리드 동작 시, 복수의 페이지들 중 선택된 페이지의 위치에 따라 복수의 페이지 버퍼들(PB1~PBk) 각각에 인가되는 페이지 버퍼 센싱 신호 및 전류 센싱 신호의 전위 레벨을 조절할 수 있다. 예를 들어, 제어 로직(140)은 선택된 페이지의 위치가 드레인 셀렉트 트랜지스터와 인접할수록 복수의 페이지 버퍼들(PB1~PBk) 각각에 인가되는 페이지 버퍼 센싱 신호 및 전류 센싱 신호의 전위 레벨이 낮아지도록 조절하고, 선택된 페이지의 위치가 소스 셀렉트 트랜지스터와 인접할수록 복수의 페이지 버퍼들(PB1~PBk) 각각에 인가되는 페이지 버퍼 센싱 신호 및 전류 센싱 신호의 전위 레벨이 높아지도록 조절할 수 있다.
또한, 제어 로직(140)은 프로그램 검증 동작 또는 리드 동작 시, 복수의 페이지 버퍼들(PB1~PBk) 각각에 인가되는 페이지 버퍼 센싱 신호, 전류 센싱 신호 및 센스 앰프 스트로브 신호의 활성화 구간을 조절할 수 있다. 예를 들어, 제어 로직(140)은 프로그램 검증 동작 시 선택된 페이지의 프로그램 순서에 따라 페이지 버퍼 센싱 신호, 전류 센싱 신호 및 센스 앰프 스트로브 신호의 활성화 구간을 조절할 수 있다. 구체적으로, 제어 로직(140)은 프로그램 검증 동작 시 선택된 페이지의 프로그램 순서가 늦어질수록 페이지 버퍼 센싱 신호 및 전류 센싱 신호의 활성화 구간을 증가시킬 수 있다. 제어 로직(140)은 리드 동작 시 선택된 페이지의 위치에 따라 페이지 버퍼 센싱 신호, 전류 센싱 신호 및 센스 앰프 스트로브 신호의 활성화 구간을 조절할 수 있다. 구체적으로, 리드 동작 시 선택된 페이지의 위치가 드레인 셀렉트 트랜지스터와 인접할수록 페이지 버퍼 센싱 신호 및 전류 센싱 신호의 활성화 구간을 감소시킨다.
또한, 제어 로직(140)은 프로그램 검증 동작 중 비트라인 프리차지 동작 시, 선택된 페이지의 프로그램 순서에 따라 복수의 페이지 버퍼들(PB1~PBk) 각각에 인가되는 페이지 버퍼 센싱 신호, 전류 센싱 신호의 전위 레벨을 조절할 수 있다.
또한, 제어 로직(140)은 프로그램 검증 동작 중 비트라인 프리차지 동작 시 복수의 페이지 버퍼들(PB1~PBk) 각각에 인가되는 페이지 버퍼 센싱 신호 및 전류 센싱 신호의 활성화 구간을 조절할 수 있다.
예를 들어, 제어 로직(140)은 프로그램 검증 동작 중 비트라인 프리차지 동작 시 선택된 페이지의 프로그램 순서가 늦어질수록 페이지 버퍼 센싱 신호 및 전류 센싱 신호의 전위 레벨이 높아지도록 조절하거나 활성화 구간을 증가시킬 수 있다. 이 때, 전위 레벨 및 활성화 구간은 함께 조절될 수 있다.
또한, 제어 로직(140)은 리드 동작 중 비트라인 프리차지 동작 시 선택된 페이지의 위치에 따라 복수의 페이지 버퍼들(PB1~PBk)의 각각에 인가되는 페이지 버퍼 센싱 신호 및 전류 센싱 신호의 전위 레벨을 조절할 수 있다. 또한, 제어 로직(140)은 리드 동작 중 비트라인 프리차지 동작 시 복수의 페이지 버퍼들(PB1~PBk) 각각에 인가되는 페이지 버퍼 센싱 신호 및 전류 센싱 신호의 활성화 구간을 조절할 수 있다.
예를 들어, 제어 로직(140)은 선택된 페이지의 위치가 드레인 셀렉트 트랜지스터와 인접할수록 페이지 버퍼 센싱 신호 및 전류 센싱 신호의 전위 레벨이 낮아지도록 조절하거나 활성화 구간을 감소시킬 수 있다. 이때 전위 레벨 및 활성화 구간은 함께 조절될 수 있다.
또한, 제어 로직(140)은 프로그램 검증 동작 또는 리드 동작 시 메모리 셀 어레이(110)의 온도에 따라 복수의 페이지 버퍼들(PB1~PBk) 각각에 인가되는 페이지 버퍼 센싱 신호 및 전류 센싱 신호의 전위 레벨을 조절할 수 있다. 예를 들어, 제어 로직(140)은 프로그램 검증 동작 또는 리드 동작 시 메모리 셀 어레이(110)의 온도가 낮아질수록 복수의 페이지 버퍼들(PB1~PBk) 각각에 인가되는 페이지 버퍼 센싱 신호 및 전류 센싱 신호의 전위 레벨이 높아지도록 조절하고, 메모리 셀 어레이(110)의 온도가 높아질수록 복수의 페이지 버퍼들(PB1~PBk) 각각에 인가되는 페이지 버퍼 센싱 신호 및 전류 센싱 신호의 전위 레벨이 낮아지도록 조절할 수 있다.
또한, 제어 로직(140)은 메모리 셀 어레이(110)의 온도에 따라 센스 앰프 스트로브 신호의 활성화 구간을 증가 또는 감소하도록 제어할 수 있다.
상술한 페이지 버퍼 센싱 신호, 전류 센싱 신호 및 센스 앰프 스트로브 신호들에 대한 자세한 설명은 후술하도록 한다.
전압 생성부(150)는 제어 로직(140)의 제어에 따라 다수의 동작 전압들(Vpgm, Vverify, Vpass, Vread)을 생성하여 출력한다.
도 2는 도 1의 메모리 블록들 중 어느 하나를 설명하기 위한 회로도이다.
도 1의 메모리 블록들은 서로 유사하게 구성될 수 있으므로, 이 중 하나의 메모리 블록을 예를 들어 설명하도록 한다.
도 2를 참조하면, 메모리 블록(110MB)은 비트 라인들(BL1~BLk)과 공통 소스 라인(CSL) 사이에 연결된 복수의 셀 스트링들(ST1~STk)을 포함한다. 예를 들면, 비트 라인들(BL1~BLk)은 셀 스트링들(ST1~STk)에 각각 연결되고, 공통 소스 라인(CSL)은 셀 스트링들(ST1~STk)에 공통으로 연결된다.
복수의 셀 스트링들(ST1~STk)은 서로 유사하게 구성되므로, 이 중 제1 셀 스트링(ST1)을 예를 들어 설명하도록 한다.
제1 셀 스트링(ST1)은 공통 소스 라인(CSL)과 제1 비트 라인(BL1) 사이에서 서로 직렬로 연결된 소스 셀렉트 트랜지스터(SST), 복수의 메모리 셀들(C0~Cn), 및 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다. 서로 다른 셀 스트링들(ST1~STk)에 연결된 소스 셀렉트 트랜지스터(SST)의 게이트들은 소스 셀렉트 라인(SSL)에 연결되고, 복수의 메모리 셀들(C0~Cn)의 게이트들은 복수의 워드 라인들(WL0~WLn)에 각각 연결되며, 드레인 셀렉트 트랜지스터들(DST)의 게이트들은 드레인 셀렉트 라인(DSL)에 연결된다.
예를 들어 메모리 블록(110MB)은 다수의 페이지들(PAGE_0 내지 PAGE_n)을 포함할 수 있다.
이러한 페이지는 프로그램 동작 또는 리드 동작의 기본 단위가 된다.
도 3은 본 발명의 실시 예에 따른 페이지 버퍼를 설명하기 위한 회로도이다.
도 1 및 도 3을 참조하면, 복수의 페이지 버퍼들(PB1~PBk)은 서로 유사하게 구성될 수 있으므로, 이 중 페이지 버퍼(PB1)를 예를 들어 설명하도록 한다.
복수의 페이지 버퍼들(PB1~PBk)은 서로 유사하게 구성될 수 있으므로, 이 중 페이지 버퍼(PB1)를 예를 들어 설명하도록 한다.
페이지 버퍼(PB1)는 제어 로직(140)에서 출력되는 신호에 응답하여 동작할 수 있다. 이하에서 설명되는 신호들(SELBL, PB_SENSE, TRANSO, BL_DIS, SA_PRECH_N, SA_CSOC, SA_STB_N, SA_DISCH, PRECHSO_N, TRANT, TRST, TSET, TRANM, MRST, MSET, TRANTOF, TRANF, TRANS, SRST, SSET, TRANPB)은 제어 회로(140)에서 출력되는 신호에 포함될 수 있다. 페이지 버퍼(PB1)는 구체적으로 설명하면 다음과 같다.
페이지 버퍼(PB1)는 비트 라인 연결부(510), 비트 라인 디스차지부(520), 페이지 버퍼 센싱부(530), 센싱 노드 연결부(540), 센싱 노드 프리차지부(550), 캐쉬 래치부(560), 메인 래치부(570), 다이나믹 래치부(580), 래치 검출부(590), 전류 제어부(610), 래치 회로부(620) 및 디스차지부(630)를 포함할 수 있다.
비트 라인 연결부(510)는 비트 라인(BL1)과 비트 라인 연결 노드(BLCM) 사이에 연결되며, 비트 라인 선택신호(SELBL)에 응답하여 동작하는 NMOS 트랜지스터(N1)를 포함할 수 있다. NMOS 트랜지스터(N1)는 비트 라인 선택신호(SELBL)에 응답하여 턴온(turn on) 또는 턴오프(turn off)될 수 있다.
비트 라인 디스차지부(520)는 접지 단자와 비트 라인 연결 노드(BLCM) 사이에 연결되며, 비트 라인 디스차지 신호(BL_DIS)에 응답하여 동작하는 NMOS 트랜지스터(N2)를 포함할 수 있다. NMOS 트랜지스터(N2)는 비트 라인 디스차지 신호(BL_DIS)에 응답하여 턴온 또는 턴오프될 수 있다. 비트 라인 디스차지부(520)는 비트라인(BL1)을 디스차지시킬 수 있다.
페이지 버퍼 센싱부(530)는 비트 라인 연결 노드(BLCM)와 전류 센싱 노드(CSO) 사이에 연결되며, 페이지 버퍼 센싱 신호(PB_SENSE)에 응답하여 동작하는 NMOS 트랜지스터(N3)를 포함할 수 있다. NMOS 트랜지스터(N3)는 페이지 버퍼 센싱 신호(PB_SENSE)에 응답하여 턴온 또는 턴오프될 수 있다.
본 발명에 따르면, 프로그램 동작 중 프로그램 검증 동작 시, 복수의 페이지들 중 선택된 페이지의 프로그램 순서에 따라 NMOS 트랜지스터(N3)에 인가되는 페이지 버퍼 센싱 신호(PB_SENSE)는 조절될 수 있다. 예를 들어, NMOS 트랜지스터(N3)에 인가되는 페이지 버퍼 센싱 신호(PB_SENSE)의 전위 레벨은 선택된 페이지의 프로그램 순서가 늦을수록 높게 조절될 수 있다.
또한, 리드 동작 시, 복수의 페이지들 중 선택된 페이지의 위치에 따라 NMOS 트랜지스터(N3)에 인가되는 페이지 버퍼 센싱 신호(PB_SENSE)의 전위 레벨은 조절될 수 있다. 예를 들어, NMOS 트랜지스터(N3)에 인가되는 페이지 버퍼 센싱 신호(PB_SENSE)의 전위 레벨은 선택된 페이지의 위치가 드레인 셀렉트 트랜지스터와 인접할수록 낮게 조절되고, 선택된 페이지의 위치가 소스 셀렉트 트랜지스터와 인접할수록 높게 조절될 수 있다.
또한, 프로그램 검증 동작 또는 리드 동작 시, NMOS 트랜지스터(N3)에 인가되는 페이지 버퍼 센싱 신호(PB_SENSE)의 활성화 구간은 조절될 수 있다. 예를 들어, 프로그램 검증 동작 시, 선택된 페이지의 프로그램 순서에 따라 NMOS 트랜지스터(N3)에 인가되는 페이지 버퍼 센싱 신호(PB_SENSE)의 활성화 구간은 조절될 수 있다. 구체적으로, 프로그램 검증 동작 시, NMOS 트랜지스터(N3)에 인가되는 페이지 버퍼 센싱 신호(PB_SENSE)의 활성화 구간은 선택된 페이지의 프로그램 순서가 늦을수록 증가될 수 있다. 또한, 리드 동작 시, 선택된 페이지의 위치에 따라 NMOS 트랜지스터(N3)에 인가되는 페이지 버퍼 센싱 신호(PB_SENSE)의 활성화 구간은 조절될 수 있다. 구체적으로, 리드 동작 시, NMOS 트랜지스터(N3)에 인가되는 페이지 버퍼 센싱 신호(PB_SENSE)의 활성화 구간은 복수의 페이지들 중 선택된 페이지의 위치가 드레인 셀렉트 트랜지스터와 인접할수록 감소될 수 있다.
또한, 프로그램 검증 동작 중 비트라인 프리차지 동작 시, 선택된 페이지의 프로그램 순서에 따라 NMOS 트랜지스터(N3)에 인가되는 페이지 버퍼 센싱 신호(PB_SENSE)의 전위 레벨은 조절될 수 있다. 또한, 프로그램 검증 동작 중 비트라인 프리차지 동작 시 NMOS 트랜지스터(N3)에 인가되는 페이지 버퍼 센싱 신호(PB_SENSE)의 활성화 구간은 조절될 수 있다.
예를 들어, 프로그램 검증 동작 중 비트라인 프리차지 동작 시, NMOS 트랜지스터(N3)에 인가되는 페이지 버퍼 센싱 신호(PB_SENSE)의 전위 레벨은 선택된 페이지의 프로그램 순서가 늦을수록 높게 조절될 수 있다. 또한, NMOS 트랜지스터(N3)에 인가되는 페이지 버퍼 센싱 신호(PB_SENSE)의 활성화 구간은 선택된 페이지의 프로그램 순서가 늦을수록 증가될 수 있다. 이 때, 전위 레벨 및 활성화 구간은 함께 조절될 수 있다.
또한, 리드 동작 중 비트라인 프리차지 동작 시, 선택된 페이지의 위치에 따라 NMOS 트랜지스터(N3)에 인가되는 페이지 버퍼 센싱 신호(PB_SENSE)의 전위 레벨은 조절될 수 있다. 또한, 리드 동작 중 비트라인 프리차지 동작 시 NMOS 트랜지스터(N3)에 인가되는 페이지 버퍼 센싱 신호(PB_SENSE)의 활성화 구간은 조절될 수 있다. 예를 들어, NMOS 트랜지스터(N3)에 인가되는 페이지 버퍼 센싱 신호(PB_SENSE)의 전위 레벨은 선택된 페이지의 위치가 드레인 셀렉트 트랜지스터와 인접할수록 낮게 조절되고, 선택된 페이지의 위치가 소스 셀렉트 트랜지스터와 인접할수록 높게 조절될 수 있다. 또한, NMOS 트랜지스터(N3)에 인가되는 페이지 버퍼 센싱 신호(PB_SENSE)의 활성화 구간은 복수의 페이지들 중 선택된 페이지의 위치가 드레인 셀렉트 트랜지스터와 인접할수록 감소될 수 있다. 이 때, 전위 레벨 및 활성화 구간은 함께 조절될 수 있다.
또한, 프로그램 검증 동작 또는 리드 동작 시, 메모리 셀 어레이(110)의 온도에 따라 NMOS 트랜지스터(N3)에 인가되는 페이지 버퍼 센싱 신호(PB_SENSE)의 전위 레벨은 조절될 수 있다. 예를 들어, 프로그램 검증 동작 또는 리드 동작 시, NMOS 트랜지스터(N3)에 인가되는 페이지 버퍼 센싱 신호(PB_SENSE)의 전위 레벨은 메모리 셀 어레이(110)의 온도가 낮아질수록 높게 조절되고, 메모리 셀 어레이(110)의 온도가 높아질수록 낮게 조절될 수 있다.
센싱 노드 연결부(540)는 전류 센싱 노드(CSO)와 센싱 노드(SO) 사이에 연결되며, 노드 연결신호(TRANSO)에 응답하여 동작하는 NMOS 트랜지스터(N4)를 포함할 수 있다. NMOS 트랜지스터(N4)는 노드 연결신호(TRANSO)에 응답하여 턴온 또는 턴오프될 수 있다.
센싱 노드 프리차지부(550)는 코어 전압(VORE) 단자와 센싱 노드(SO) 사이에 연결되며, 프리차지 신호(PRECHSO_N)에 응답하여 동작하는 PMOS 트랜지스터(P1)를 포함할 수 있다. PMOS 트랜지스터(P1)는 프리차지 신호(PRECHSO_N)에 응답하여 턴온 또는 턴오프될 수 있다. 프리차지 신호(PRECHSO_N)에 응답하여 PMOS 트랜지스터(P1)가 턴온되면 센싱 노드(SO)에 코어 전압(VCORE)이 공급된다.
캐쉬 래치부(560)는 NMOS 트랜지스터(N5, N6, N9, N10), 캐쉬 래치(LATT) 및 캐쉬 래치 리셋/셋업부(RSET)를 포함할 수 있다. 캐쉬 래치부(560)는 프로그램 데이터가 임시 저장될 수 있다.
NMOS 트랜지스터(N5)는 센싱 노드(SO)와 NMOS 트랜지스터(N6) 사이에 연결되며 캐쉬 데이터 전송 신호(TRANT)에 응답하여 턴온 또는 턴오프될 수 있다. NMOS 트랜지스터(N6)는 NMOS 트랜지스터(N5)와 접지 단자 사이에 연결되며 제2 캐쉬 노드(QT)의 전위 레벨에 응답하여 턴온 또는 턴오프될 수 있다.
캐쉬 래치(LATT)는 제1 및 제2 인터버들(I1 및 I2)을 포함할 수 있다. 제1 및 제2 인버터들(I1 및 I2)은 캐쉬 래치(LATT)의 제1 및 제2 캐쉬 노드(QT_N 및 QT) 사이에서 서로 병렬로 연결될 수 있다. 제1 인버터(I1)의 입력단자는 제2 캐쉬 노드(QT)에 연결되고, 출력단자는 제1 캐쉬 노드(QT_N)에 연결될 수 있다. 제2 인버터(I2)의 입력단자는 제1 캐쉬 노드(QT_N)에 연결되고, 출력단자는 제2 캐쉬 노드(QT)에 연결될 수 있다.
캐쉬 래치 리셋/셋업부(RSET)는 캐쉬 래치(LATT)의 제1 및 제2 캐쉬 노드(QT_N 및 QT)에 연결되며, 캐쉬 래치(LATT)를 리셋 또는 셋업할 수 있다. 예를 들면, 캐쉬 래치 리셋/셋업부(RSET)는 NMOS 트랜지스터(N7, N8)를 포함할 수 있다. NMOS 트랜지스터(N7)는 캐쉬 리셋 신호(TRST)에 응답하여 캐쉬 래치(LATT)의 제2 캐쉬 노드(QT)와 노드(COM1)를 서로 연결할 수 있다. NMOS 트랜지스터(N8)는 캐쉬 셋업 신호(TRST)에 응답하여 캐쉬 래치(LATT)의 제1 캐쉬 노드(QT_N)와 노드(COM1)를 서로 연결할 수 있다.
NMOS 트랜지스터(N9)는 노드(COM1)와 접지 단자 사이에 연결되며 센싱 노드(SO)의 전위 레벨에 응답하여 턴온 또는 턴오프될 수 있다. NMOS 트랜지스터(N10)는 센싱 노드(SO)와 접지 단자 사이에 연결되며 페이지 버퍼 데이터 전송 신호(TRANPB)에 응답하여 턴온 또는 턴오프될 수 있다.
메인 래치부(570)는 NMOS 트랜지스터(N13), 메인 래치(LATM) 및 메인 래치 리셋/셋업부(RSEM)를 포함할 수 있다. 메인 래치부(570)는 프로그램 데이터를 받아 동작을 결정할 수 있다. 예를 들어, 메인 래치부(570)는 프로그램, 리드 또는 소거 동작 중 하나를 결정할 수 있다.
NMOS 트랜지스터(N13)는 메인 데이터 전송 신호(TRANM)에 응답하여 센싱 노드(SO)와 메인 래치(LATM)의 제1 메인 노드(QM_N)를 서로 연결할 수 있다.
메인 래치(LATM)는 제3 및 제4 인터버들(I3 및 I4)을 포함할 수 있다. 제3 및 제4 인버터들(I3 및 I4)은 메인 래치(LATM)의 제1 및 제2 메인 노드(QM_N 및 QM) 사이에서 서로 병렬로 연결될 수 있다. 제3 인버터(I3)의 입력단자는 제2 메인 노드(QM)에 연결되고, 출력단자는 제1 메인 노드(QM_N)에 연결될 수 있다. 제4 인버터(I4)의 입력단자는 제1 메인 노드(QM_N)에 연결되고, 출력단자는 제2 메인 노드(QM)에 연결될 수 있다.
메인 래치 리셋/셋업부(RSEM)는 메인 래치(LATM)의 제1 및 제2 메인 노드 들(QM_N 및 QM)에 연결되며, 메인 래치(LATM)를 리셋 또는 셋업할 수 있다. 예를 들면, 메인 래치 리셋/셋업부(RSEM)는 NMOS 트랜지스터(N11, N12)를 포함할 수 있다. NMOS 트랜지스터(N11)는 메인 리셋 신호(MRST)에 응답하여 메인 래치(LATM)의 제2 메인 노드(QM)와 공통 노드(COM)를 서로 연결할 수 있다. NMOS 트랜지스터(N12)는 메인 셋업 신호(MSET)에 응답하여 메인 래치(LATM)의 제1 메인 노드(QM_N)와 공통 노드(COM)를 서로 연결할 수 있다.
다이나믹 래치부(580)는 NMOS 트랜지스터(N14, N15, N16)를 포함할 수 있다. 다이나믹 래치부(580)는 프로그램 동작 정보를 저장할 수 있다. 예를 들어, 다이나믹 래치부(580)는 MLC(Multi Level Cell), TLC(Triple Level Cell) 및 QLC(Quad Level Cell) 중 어느 하나의 프로그램 동작 정보를 저장할 수 있다.
NMOS 트랜지스터(N14)는 다이나믹 데이터 전송 신호(TRANTOF)에 응답하여 제1 메인 노드(QM_N)와 다이나믹 노드(QF)를 서로 연결할 수 있다. NMOS 트랜지스터(N15)는 NMOS 트랜지스터(N16)와 접지 단자 사이에 연결되며 다이나믹 노드(QF)의 전위에 응답하여 턴온 또는 턴오프될 수 있다. NMOS 트랜지스터(N16)은 센싱 노드(SO)와 NMOS 트랜지스터(N15) 사이에 연결되며, 다이나믹 데이터 전송 신호(TRANF)에 응답하여 턴온 또는 턴오프될 수 있다.
래치 검출부(590)는 NMOS 트랜지스터(N17, N18)를 포함할 수 있다. 복수의 메모리 셀들을 프로그램 검증하거나 또는 리드할 때, 래치 검출부(590)는 복수의 메모리 셀들의 상태를 검출할 수 있다. NMOS 트랜지스터(N17)는 검출 노드(LLN)와 접지 단자 사이에 연결되며 래치 회로부(620)의 제2 센싱 노드(QS)의 전위에 응답하여 턴온 또는 턴오프될 수 있다. NMOS 트랜지스터(N18)는 센싱 노드(SO)와 검출 노드(LLN) 사이에 연결되며 검출 데이터 전송 신호(TRANS)에 응답하여 턴온 또는 턴오프될 수 있다.
전류 제어부(610)는 클램프 회로부(611), 전류 판단 회로부(612) 및 디스차지부(613)를 포함할 수 있다.
클램프 회로부(611)는 NMOS 트랜지스터(N19) 및 PMOS 트랜지스터(P2, P3)를 포함할 수 있다. PMOS 트랜지스터(P2)는 코어 전압(VCORE) 단자와 센스 앰프 노드(SAN) 사이에 연결되며, 제2 센싱 노드(QS)의 전위에 응답하여 턴온 또는 턴오프될 수 있다. PMOS 트랜지스터(P3)는 센스 앰프 노드(SAN)와 전류 센싱 노드(CSO) 사이에 연결되며, 전류 프리차지 신호(SA_PRECH_N)에 응답하여 전류 센싱 노드(CSO)에 비트라인(BL1)을 프리차지시키기 위한 전류를 생성할 수 있다. NMOS 트랜지스터(N19)는 센스 앰프 노드(SAN)와 전류 센싱 노드(CSO) 사이에 연결되며, 전류 센싱 신호(SA_CSOC)에 응답하여 비트라인(BL1)을 센싱하기 위한 센싱 전류를 생성할 수 있다. 본 발명에 따르면, 프로그램 검증 동작 또는 리드 동작 시, NMOS 트랜지스터(N19)에 인가되는 전류 센싱 신호(SA_CSOC)의 조절 방법은 앞서 기술된 NMOS 트랜지스터(N3)에 인가되는 페이지 버퍼 센싱신호(PB_SENSE)의 조절 방법과 유사한 방법으로 수행될 수 있으며, 구체적인 설명은 생략하도록 한다.
전류 판단 회로부(612)는 PMOS 트랜지스터(P4, P5)를 포함할 수 있다. PMOS 트랜지스터(P4)는 코어 전압(VCORE) 단자와 PMOS 트랜지스터(P5) 사이에 연결되며, 센스 앰프 스트로브 신호(SA_STB_N)에 응답하여 턴온 또는 턴오프될 수 있다. 본 발명에 따르면, 프로그램 검증 동작 또는 리드 동작 시, PMOS 트랜지스터(P4)에 인가되는 센스 앰프 스트로브 신호(SA_STB_N)의 활성화 구간은 증가 또는 감소되도록 조절될 수 있다. 예를 들어, 프로그램 검증 동작 시, PMOS 트랜지스터(P4)에 인가되는 센스 앰프 스트로브 신호(SA_STB_N)의 활성화 구간은 선택된 페이지의 프로그램 순서에 따라 증가 또는 감소되도록 조절될 수 있다. 또한, 리드 동작 시, PMOS 트랜지스터(P4)에 인가되는 센스 앰프 스트로브 신호(SA_STB_N)의 활성화 구간은 복수의 페이지들 중 선택된 페이지의 위치에 따라 증가 또는 감소되도록 조절될 수 있다.
또한, 메모리 셀 어레이(110)의 온도에 따라 PMOS 트랜지스터(P4)에 인가되는 센스 앰프 스트로브 신호(SA_STB_N)의 활성화 구간은 증가 또는 감소되도록 조절될 수 있다.
PMOS 트랜지스터(P5)는 PMOS 트랜지스터(P4)와 제2 센싱 노드(QS) 사이에 연결되며, 전류 센싱 노드(CSO)의 전위 레벨에 응답하여 턴온 또는 턴오프될 수 있다.
센싱 디스차지부(613)는 전류 센싱 노드(CSO)와 검출 노드(LLN) 사이에 연결되며, 센스 앰프 디스차지 신호(SA_DISCH)에 응답하여 동작하는 NMOS 트랜지스터(N20)를 포함할 수 있다. NMOS 트랜지스터(N20)는 센스 앰프 디스차지 신호(SA_DISCH)에 응답하여 턴온 또는 턴오프될 수 있다. 디스차지부(613)는 전류 센싱 노드(CSO)를 디스차지시킬 수 있다.
래치 회로부(620)는 센싱 래치(LATS) 및 센싱 래치 리셋/셋업부(RSES)를 포함할 수 있다. 센싱 래치(LATS)는 제5 및 제6 인터버들(I5 및 I6)을 포함할 수 있다. 제5 및 제6 인버터들(I5 및 I6)은 센싱 래치(LATS)의 제1 및 제2 센싱 노드(QS_N 및 QS) 사이에서 서로 병렬로 연결될 수 있다. 예를 들면, 제5 인버터(I5)의 입력단자는 제2 센싱 노드(QS)에 연결되고, 출력단자는 제1 센싱 노드(QS_N)에 연결될 수 있다. 제6 인버터(I6)의 입력단자는 제1 센싱 노드(QS_N)에 연결되고, 출력단자는 제2 센싱 노드(QS)에 연결될 수 있다.
센싱 래치 리셋/셋업부(RSES)는 센싱 래치(LATS)의 제1 및 제2 센싱 노드(QS_N 및 QS)에 연결되며, 센싱 래치(LATS)를 리셋 또는 셋업할 수 있다. 예를 들어, 센싱 래치 리셋/셋업부(RSES)는 NMOS 트랜지스터(N21, N22)를 포함할 수 있다. NMOS 트랜지스터(N21)는 센싱 리셋 신호(SRST)에 응답하여 센싱 래치(LATS)의 제2 센싱 노드(QS)와 공통 노드(COM)를 서로 연결할 수 있다. NMOS 트랜지스터(N22)는 센싱 셋업 신호(SSET)에 응답하여 센싱 래치(LATS)의 제1 센싱 노드(QS_N)와 공통 노드(COM)를 서로 연결할 수 있다.
디스차지부(630)는 공통 노드(COM)와 접지 단자 사이에 연결되며, 센싱 노드(SO)의 전위에 따라 턴온 또는 턴오프되는 NMOS 트랜지스터(N23)로 구성될 수 있다.
도 4는 본 발명의 실시 예에 따른 반도체 메모리 장치의 프로그램 동작을 설명하기 위한 순서도이다.
도 1 내지 도 4를 참조하면, 외부로부터 커멘드(CMD) 및 어드레스(ADDR)가 입력되고, 메모리 셀 어레이(110)의 복수의 페이지들에 대하여 프로그램 동작이 순차적으로 수행된다. 프로그램 동작은 페이지 단위로 수행될 수 있다.
일 실시 예로 프로그램 동작은 프로그램 순서에 따라 페이지(PAGE_0)로부터 페이지(PAGE_n) 순으로 순차적으로 프로그램하는 노멀(Normal) 프로그램 방식으로 수행될 수 있다.
프로그램 순서에 따라 복수의 페이지들(PAGE_0 내지 PAGE_n) 중 하나의 페이지가 선택되고, 선택된 페이지에 대한 프로그램 전압 인가 동작이 수행된다(S110). 예를 들어, 프로그램 동작 중 프로그램 전압 인가 동작 시, 프로그램 순서에 따라 복수의 페이지들 중 페이지(PAGE_0)가 첫 번째로 선택될 수 있다. 이 때, 페이지(PAGE_0)에 프로그램 전압(Vpgm)이 인가될 수 있다.
이후에 선택된 페이지에 프로그램 검증 전압(Vverify)이 인가된다. 이 때, 복수의 페이지 버퍼들(PB1~PBk)은 선택된 페이지에 대응하는 페이지 버퍼 센싱 신호(PB_SENSE) 및 전류 센싱 신호(SA_CSOC)에 응답하여, 선택된 페이지에 대한 프로그램 검증 동작을 수행한다(S120). 예를 들어, 프로그램 검증 동작 시, 선택된 페이지가 프로그램 순서가 가장 빠른 페이지(PAGE_0)일 경우, 복수의 페이지 버퍼들(PB1~PBk)은 페이지(PAGE_0)에 대응하는 페이지 버퍼 센싱 신호(PB_SENSE) 및 전류 센싱 신호(SA_CSOC)를 이용하여 페이지(PAGE_0)에 프로그램 검증 동작을 수행한다. 이 때, 페이지(PAGE_0)에 대응하는 페이지 버퍼 센싱 신호(PB_SENSE) 및 전류 센싱 신호(SA_CSOC)의 전위 레벨은 다른 페이지들에 대응하는 페이지 버퍼 센싱 신호(PB_SENSE) 및 전류 센싱 신호(SA_CSOC)의 전위 레벨 보다 가장 낮을 수 있다.
선택된 페이지에 대한 프로그램 검증 동작 결과(S130) 페일로 판단될 경우, 프로그램 전압(Vpgm)을 스텝 전압만큼 상승시킨 후(S140) 단계 'S110'부터 재수행된다. 선택된 페이지에 대한 프로그램 검증 동작 결과 패스로 판단될 경우, 선택된 페이지가 복수의 페이지들 중 프로그램 순서가 마지막인 페이지인지 판단된다(S150). 선택된 페이지가 프로그램 순서에 따른 마지막 페이지가 아니라고 판단될 경우 프로그램 순서에 따라 선택된 페이지의 다음 페이지가 선택되고, 페이지 버퍼 센싱 신호(PB_SENSE) 및 전류 센싱 신호(SA_CSOC)의 전위 레벨이 상승되어 설정된다(S160). 즉, 프로그램 순서에 따라 선택된 페이지에 대응하는 페이지 버퍼 센싱 신호(PB_SENSE) 및 전류 센싱 신호(SA_CSOC)의 전위 레벨보다 선택된 페이지의 다음 페이지에 대응하는 페이지 버퍼 센싱 신호(PB_SENSE) 및 전류 센싱 신호(SA_CSOC)의 전위 레벨이 더 높을 수 있다. 예를 들어, 프로그램 동작 시, 프로그램 순서에 따라 복수의 페이지들 중 페이지(PAGE_0)가 첫 번째로 선택되고, 프로그램 순서에 따라 복수의 페이지들 중 페이지(PAGE_1)가 다음 페이지로 선택될 수 있다. 페이지(PAGE_0)에 대응하는 페이지 버퍼 센싱 신호(PB_SENSE) 및 전류 센싱 신호(SA_CSOC)의 전위 레벨보다 페이지(PAGE_1)에 대응하는 페이지 버퍼 센싱 신호(PB_SENSE) 및 전류 센싱 신호(SA_CSOC)의 전위 레벨이 더 높을 수 있다.
이후에 선택된 페이지가 프로그램 순서에 따라 마지막 페이지로 되면, 프로그램 동작은 종료된다. 예를 들어, 프로그램 순서에 따라 페이지(PAGE_n)가 마지막으로 선택될 수 있다. 페이지(PAGE_n)에 대응하는 페이지 버퍼 센싱 신호(PB_SENSE) 및 전류 센싱 신호(SA_CSOC)의 전위 레벨은 다른 페이지들에 대응하는 페이지 버퍼 센싱 신호(PB_SENSE) 및 전류 센싱 신호(SA_CSOC)의 전위 레벨 보다 가장 높을 수 있다.
또한, 다른 실시 예로 프로그램 동작은 프로그램 순서에 따라 페이지(PAGE_n)로부터 페이지(PAGE_0) 순으로 순차적으로 프로그램하는 리버스(Reverse) 프로그램 방식으로 수행될 수 있다. 프로그램 동작 시, 프로그램 순서에 따라 복수의 페이지들 중 페이지(PAGE_n)가 첫 번째로 선택되고, 페이지(PAGE_n-1)가 다음 페이지로 선택되며, 페이지(PAGE_0)가 마지막으로 선택될 수 있다. 이 때, 프로그램 동작 중 프로그램 검증 동작 시, 페이지(PAGE_n)에 대응하는 페이지 버퍼 센싱 신호(PB_SENSE) 및 전류 센싱 신호(SA_CSOC)의 전위 레벨은 다른 페이지들에 대응하는 페이지 버퍼 센싱 신호(PB_SENSE) 및 전류 센싱 신호(SA_CSOC)의 전위 레벨 보다 가장 낮을 수 있다. 또한, 프로그램 검증 동작 시, 페이지(PAGE_n)에 대응하는 페이지 버퍼 센싱 신호(PB_SENSE) 및 전류 센싱 신호(SA_CSOC)의 전위 레벨보다 페이지(PAGE_n-1)에 대응하는 페이지 버퍼 센싱 신호(PB_SENSE) 및 전류 센싱 신호(SA_CSOC)의 전위 레벨이 더 높을 수 있다. 또한, 프로그램 검증 동작 시, 페이지(PAGE_0)에 대응하는 페이지 버퍼 센싱 신호(PB_SENSE) 및 전류 센싱 신호(SA_CSOC)의 전위 레벨은 다른 페이지들에 대응하는 페이지 버퍼 센싱 신호(PB_SENSE) 및 전류 센싱 신호(SA_CSOC)의 전위 레벨 보다 가장 높을 수 있다.
따라서, 프로그램 동작이 수행되는 동안, 복수의 페이지들에 포함된 복수의 메모리 셀들의 백 패턴(back pattern)과 관계없이, 복수의 메모리 셀들의 전류 특성 차이는 버퍼 센싱 신호(PB_SENSE) 및 전류 센싱 신호(SA_CSOC)의 전위 레벨을 조절하여 개선될 수 있다.
도 5는 본 발명의 실시 예에 따른 반도체 메모리 장치의 프로그램 동작 및리드 동작을 설명하기 위한 순서도이다.
도 1 내지 도 3 및 도 5를 참조하면, 외부로부터 커멘드(CMD) 및 어드레스(ADDR)가 입력되고, 메모리 셀 어레이(110)의 복수의 페이지들에 대하여 프로그램 동작이 수행된다(S210). 프로그램 동작은 페이지 단위로 수행될 수 있다. 일 실시 예로 프로그램 동작은 페이지(PAGE_0)로부터 페이지(PAGE_n) 까지 순차적으로 프로그램 되는 노멀(Normal) 프로그램 방식으로 수행될 수 있다. 또한, 다른 실시 예로 프로그램 동작은 페이지(PAGE_n)로부터 페이지(PAGE_0) 까지 순차적으로 프로그램 되는 리버스(Reverse) 프로그램 방식으로 수행될 수 있다. 프로그램 동작은 도 4를 참조하여 설명된 프로그램 동작 방법과 유사한 방법으로 수행될 수 있다.
이후에 리드 동작 시 복수의 페이지들 중 선택된 페이지의 위치에 따라 복수의 페이지 버퍼들(PB1~PBk) 각각에 인가되는 페이지 버퍼 센싱 신호(PB_SENSE) 및 전류 센싱 신호(SA_CSOC)의 전위 레벨은 조절될 수 있다(S220). 리드 동작 시 페이지 버퍼 센싱 신호(PB_SENSE) 및 전류 센싱 신호(SA_CSOC)의 전위 레벨은 복수의 페이지들 중 선택된 페이지가 드레인 셀렉트 트랜지스터(DST)와 인접할수록 낮게 인가될 수 있다. 예를 들어, 다수의 페이지들(PAGE_0 내지 PAGE_n) 중 페이지(PAGE_n)가 선택되어 리드 동작이 수행될 때, 복수의 페이지 버퍼들(PB1~PBk) 각각에 인가되는 페이지 버퍼 센싱 신호(PB_SENSE) 및 전류 센싱 신호(SA_CSOC)의 전위 레벨은 다른 페이지들에 대응하는 페이지 버퍼 센싱 신호(PB_SENSE) 및 전류 센싱 신호(SA_CSOC)의 전위 레벨 보다 가장 낮게 조절될 수 있다. 또한, 다수의 페이지들(PAGE_0 내지 PAGE_n) 중 페이지(PAGE_0)가 선택되어 리드 동작이 수행될 될 때, 복수의 페이지 버퍼들(PB1~PBk) 각각에 인가되는 페이지 버퍼 센싱 신호(PB_SENSE) 및 전류 센싱 신호(SA_CSOC)의 전위 레벨은 다른 페이지들에 대응하는 페이지 버퍼 센싱 신호(PB_SENSE) 및 전류 센싱 신호(SA_CSOC)의 전위 레벨 보다 가장 높게 조절될 수 있다.
도 6은 도 3에서 설명된 페이지 버퍼의 동작 방법을 구체적으로 설명하기 위한 타이밍도이다.
도 7은 본 발명의 실시 예에 따라 도 6에서 설명된 페이지 버퍼 센싱 신호 및 전류 센싱 신호를 설명하기 위한 도면이다.
도 1 내지 도 4, 도 6 및 도 7을 참조하여 프로그램 검증 동작 시 페이지 버퍼의 동작을 설명하면 다음과 같다.
본 발명의 실시 예에 대한 설명에서는 복수의 페이지 버퍼들(PB1~PBk) 중 하나의 페이지 버퍼(예를 들어 PB1)를 예로써 설명한다.
프로그램 검증 동작 시작 시, 구간(t1~t2)에서 비트라인 디스차지 신호(BL_DIS)가 로직 하이 레벨로 인가되어 NMOS 트랜지스터(N2)가 턴온되고 비트라인(BL1)이 디스차지된다. 구간(t2~t3)에서 비 선택된 페이지들에 연결된 비 선택된 워드라인들(UNSELWL)에 패스 전압(VPASS)이 인가되고, 복수의 워드라인들(WL) 중 드레인 셀렉트 라인 (DSL) 및 소스 셀렉트 라인 (SSL)에 각각 드레인 셀렉트 라인 패스 전압(VPADSL) 및 소스 셀렉트 라인 패스 전압(VPASSL)이 인가된다. 이 때 디스차지 신호(BL_DIS)는 로직 하이 레벨로 유지되어 NMOS 트랜지스터(N2)의 턴온 상태가 유지된다. 구간(t3~t5)에서 선택된 페이지에 연결된 선택된 워드 라인(SELWL)에 제1 전압(V1)이 인가된다. 이 때, 제1 전압(V1)은 프로그램 검증 전압(Vverify)일 수 있다. 선택된 워드 라인(SELWL)의 전위가 제1 전압(V1)에 도달하면(t4), 비트라인 디스차지 신호(BL_DIS)는 로직 하이 레벨에서 로직 로우 레벨로 천이되어 NMOS 트랜지스터(N2)가 턴오프된다. 이 때 전류 프리차지 신호(SA_PRECH_N)는 로직 하이 레벨에서 로직 로우 레벨로 천이되어 PMOS 트랜지스터(P3)가 턴온된다. 또한, 제2 센싱 노드(QS)의 전위에 응답하여 PMOS 트랜지스터(P2)가 턴온 또는 턴오프된다. PMOS 트랜지스터(P2) 및 PMOS 트랜지스터(P3)가 턴온되면, 내부 전원들 중 코어 전압(VCORE)이 전류 센싱 노드(CSO)로 공급될 수 있다. 또한, 페이지 버퍼 센싱 신호(PB_SENSE) 및 전류 센싱 신호(SA_CSOC)는 로직 로우 레벨에서 로직 하이 레벨로 천이되어 각각 NMOS 트랜지스터(N3) 및 NMOS 트랜지스터(N19)가 턴온된다. 또한, 센스 앰프 디스차지 신호(SA_DISCH)는 로직 로우 레벨에서 로직 하이 레벨로 천이되어 NMOS 트랜지스터(N20)가 턴온되고, 전류 센싱 노드(CSO)는 디스차지될 수 있다. 이후에 구간(t4~t5)에서 프리차지 센싱 노드 신호(PRECHSO_N)가 로직 로우 레벨에서 로직 하이 레벨로 천이되어 PMOS 트랜지스터(P1)가 턴오프되고, 센싱 노드(SO)에 코어 전압(VCORE)이 공급되지 않는다.
시점(t5)에서, 전류 프리차지 신호(SA_PRECH_N)는 로직 로우 레벨에서 로직 하이 레벨로 천이되어 PMOS 트랜지스터(P3)가 턴오프되고, 센스 앰프 디스차지 신호(SA_DISCH)는 로직 하이 레벨에서 로직 로우 레벨로 천이되어 NMOS 트랜지스터(N20)가 턴오프된다. 이어서, 센싱 동작이 수행된다.
시점(t5)에서, 센싱 동작이 시작되면 센스 앰프 스트로브 신호(SA_STB_N)가 로직 하이 레벨에서 로직 로우 레벨로 천이되고 PMOS 트랜지스터(P4)가 턴온된다. 예를 들어, 프로그램 검증 동작 시, PMOS 트랜지스터(P4)에 인가되는 센스 앰프 스트로브 신호(SA_STB_N)의 활성화 구간은 선택된 페이지의 프로그램 순서에 따라 증가 또는 감소되도록 조절될 수 있다.
센싱 동작이 수행되기 이전에 제2 센싱 노드(QS)에 초기화 데이터로 '1'이 저장되어 있다고 가정하고, PMOS 트랜지스터(P5)가 턴오프되어 있으면 전류 센싱 노드(CSO)의 전압 또는 전류가 바뀌지 않으므로 제2 센싱 노드(QS)에는 '1'의 데이터가 유지된다. 만약, PMOS 트랜지스터(P5)가 턴온되어 있으면 내부 전원들 중 코어 전압(VCORE) 단자와 제2 센싱 노드(QS)가 연결된다. 이 때, 제2 센싱 노드(QS)의 데이터는 '0'으로 바뀌고 센싱 동작이 종료된다. 센싱 동작이 종료되면, 센스 앰프 스트로브 신호(SA_STB_N)가 로직 로우 레벨에서 로직 하이 레벨로 천이되고 PMOS 트랜지스터(P4)가 턴오프된다.
시점(t6)에서, 전류 프리차지 신호(SA_PRECH_N)는 로직 하이 레벨에서 로직 로우 레벨로 천이되어 PMOS 트랜지스터(P3)가 턴온된다. 또한, 제2 센싱 노드(QS)의 전위에 응답하여 PMOS 트랜지스터(P2)가 턴온 또는 턴오프된다. PMOS 트랜지스터(P2) 및 PMOS 트랜지스터(P3)가 턴온되면, 내부 전원들 중 코어 전압(VCORE)이 전류 센싱 노드(CSO)로 공급될 수 있다. 또한, 센스 앰프 디스차지 신호(SA_DISCH)는 로직 로우 레벨에서 로직 하이 레벨로 천이되어 NMOS 트랜지스터(N20)가 턴온된다.
구간(t7~t11)에서, 선택된 워드 라인(SELWL)에 제2 전압(V2)이 인가된다. 제2 전압(V2)은 제1 전압(V1)보다 높은 프로그램 검증 전압(Vverify)일 수 있다.
구간(t10~t11)에서, 페이지 버퍼 센싱 신호(PB_SENSE) 및 전류 센싱 신호(SA_CSOC)가 로직 하이 레벨에서 로직 로우 레벨로 천이되어 각각 NMOS 트랜지스터(N3) 및 NMOS 트랜지스터(N19)가 턴오프된다.
프로그램 검증 동작 시, 구간(t4~t11)에서의 페이지 버퍼 센싱 신호(PB_SENSE)의 전위 레벨 및 전류 센싱 신호(SA_CSOC)의 전위 레벨을 좀 더 구체적으로 설명하면 다음과 같다.
프로그램 검증 동작 시, 복수의 페이지들 중 선택된 페이지의 프로그램 순서에 따라 NMOS 트랜지스터(N3) 및 NMOS 트랜지스터(N19)에 각각 인가되는 페이지 버퍼 센싱 신호(PB_SENSE)의 전위 레벨 및 전류 센싱 신호(SA_CSOC)의 전위 레벨은 조절될 수 있다. 예를 들어, NMOS 트랜지스터(N3) 및 NMOS 트랜지스터(N19)에 각각 인가되는 페이지 버퍼 센싱 신호(PB_SENSE)의 전위 레벨 및 전류 센싱 신호(SA_CSOC)의 전위 레벨은 선택된 페이지의 프로그램 순서가 늦을수록 높게 조절될 수 있다. 이 때, 페이지 버퍼 센싱 신호(PB_SENSE) 및 전류 센싱 신호(SA_CSOC)는 서로 같은 타이밍에 인가되거나, 전류 센싱 신호(SA_CSOC)가 페이지 버퍼 센싱 신호(PB_SENSE)보다 앞서서 인가될 수 있다. 여기서, 페이지 버퍼 센싱 신호(PB_SENSE)의 전위 레벨 및 전류 센싱 신호(SA_CSOC)의 전위 레벨은 서로 같을 수 있다.
일 실시 예로, 프로그램 동작은 프로그램 순서에 따라 페이지(PAGE_0)로부터 페이지(PAGE_n) 순으로 순차적으로 선택되어 프로그램 되는 노멀(Normal) 프로그램 방식으로 수행될 수 있다. 프로그램 동작은 페이지 단위로 수행될 수 있다.
예를 들어, 프로그램 동작 중 프로그램 검증 동작 시, 복수의 페이지들 중 프로그램 순서가 첫 번째인 페이지(PAGE_0)로부터 프로그램 순서가 마지막인 페이지(PAGE_n)로 갈수록 페이지 버퍼 센싱 신호(PB_SENSE) 및 전류 센싱 신호(SA_CSOC)의 전위 레벨은 높아질 수 있다. 페이지 버퍼 센싱 신호(PB_SENSE) 및 전류 센싱 신호(SA_CSOC)의 전위 레벨은 제1 내지 제k 비트라인 센싱 전압(Vm_1~Vm_k)이 될 수 있다.
프로그램 검증 동작 시, 복수의 페이지들 중 프로그램 순서가 첫 번째인 페이지(PAGE_0)가 선택되면, 페이지 버퍼 센싱 신호(PB_SENSE) 및 전류 센싱 신호(SA_CSOC)의 전위 레벨은 제1 비트라인 센싱 전압(Vm_1)이 될 수 있다.
프로그램 순서에 따라 제1 비트라인 센싱 전압(Vm_1)은 페이지 버퍼 센싱 신호(PB_SENSE) 및 전류 센싱 신호(SA_CSOC)의 전위 레벨 중 가장 낮은 전위 레벨이 될 수 있다.
프로그램 검증 동작 시, 복수의 페이지들 중 프로그램 순서가 두 번째인 페이지(PAGE_1)가 선택되면, 페이지 버퍼 센싱 신호(PB_SENSE) 및 전류 센싱 신호(SA_CSOC)의 전위 레벨은 제1 비트라인 센싱 전압(Vm_1)보다 높은 제2 비트라인 센싱 전압(Vm_2)이 될 수 있다. 복수의 페이지들 중 프로그램 순서가 마지막인 페이지(PAGE_n)가 선택되면, 페이지 버퍼 센싱 신호(PB_SENSE) 및 전류 센싱 신호(SA_CSOC)의 전위 레벨은 제k 비트라인 센싱 전압(Vm_k)이 될 수 있다. 프로그램 검증 동작 시, 프로그램 순서에 따라 제k 비트라인 센싱 전압(Vm_k)은 페이지 버퍼 센싱 신호(PB_SENSE) 및 전류 센싱 신호(SA_CSOC)의 전위 레벨 중 가장 높은 전위 레벨이 될 수 있다. 즉, 프로그램 검증 동작 시, 복수의 페이지들 중 선택된 페이지의 프로그램 순서가 늦을수록 페이지 버퍼 센싱 신호(PB_SENSE) 및 전류 센싱 신호(SA_CSOC)의 전위 레벨은 높게 조절될 수 있다.
다른 실시 예로, 프로그램 동작은 프로그램 순서에 따라 페이지(PAGE_n)로부터 페이지(PAGE_0) 순으로 순차적으로 프로그램되는 리버스(Reverse) 프로그램 방식으로 수행될 수 있다. 프로그램 동작은 페이지 단위로 수행될 수 있다. 프로그램 동작 중 프로그램 검증 동작 시, 복수의 페이지들 중 프로그램 순서가 첫 번째인 페이지(PAGE_n)로부터 프로그램 순서가 마지막인 페이지(PAGE_0)로 갈수록 페이지 버퍼 센싱 신호(PB_SENSE) 및 전류 센싱 신호(SA_CSOC)의 전위 레벨은 높아질 수 있다. 페이지 버퍼 센싱 신호(PB_SENSE) 및 전류 센싱 신호(SA_CSOC)의 전위 레벨은 제1 내지 제k 비트라인 센싱 전압(Vm_1~Vm_k)이 될 수 있다.
예를 들어, 프로그램 검증 동작 시, 복수의 페이지들 중 프로그램 순서가 첫 번째인 페이지(PAGE_n)가 선택되면, 페이지 버퍼 센싱 신호(PB_SENSE) 및 전류 센싱 신호(SA_CSOC)의 전위 레벨은 제1 비트라인 센싱 전압(Vm_1)이 될 수 있다. 프로그램 순서에 따라 제1 비트라인 센싱 전압(Vm_1)은 페이지 버퍼 센싱 신호(PB_SENSE) 및 전류 센싱 신호(SA_CSOC)의 전위 레벨 중 가장 낮은 전위 레벨이 될 수 있다.
프로그램 검증 동작 시, 복수의 페이지들 중 프로그램 순서가 두 번째인 페이지(PAGE_n-1)가 선택되면, 페이지 버퍼 센싱 신호(PB_SENSE) 및 전류 센싱 신호(SA_CSOC)의 전위 레벨은 제1 비트라인 센싱 전압(Vm_1)보다 높은 제2 비트라인 센싱 전압(Vm_2)이 될 수 있다. 복수의 페이지들 중 프로그램 순서가 마지막인 페이지(PAGE_0)가 선택되면, 페이지 버퍼 센싱 신호(PB_SENSE) 및 전류 센싱 신호(SA_CSOC)의 전위 레벨은 제k 비트라인 센싱 전압(Vm_k)이 될 수 있다.
프로그램 검증 동작 시, 프로그램 순서에 따라 제k 비트라인 센싱 전압(Vm_k)은 페이지 버퍼 센싱 신호(PB_SENSE) 및 전류 센싱 신호(SA_CSOC)의 전위 레벨 중 가장 높은 전위 레벨이 될 수 있다. 즉, 프로그램 검증 동작 시, 복수의 페이지들 중 선택된 페이지의 프로그램 순서가 늦을수록 페이지 버퍼 센싱 신호(PB_SENSE) 및 전류 센싱 신호(SA_CSOC)의 전위 레벨은 높게 조절될 수 있다.
시점(t11)이 지나면, 선택된 워드 라인(SELWL)에 인가되었던 제2 전압(V2)이 점차 감소되어 디스차지된다.
시점(t12)에서, 프리차지 센싱 노드 신호(PRECHSO_N)가 로직 하이 레벨에서 로직 로우 레벨로 천이되어 PMOS 트랜지스터(P1)가 턴온되고, 센싱 노드(SO)에 코어 전압(VCORE)이 공급된다.
구간(t12~t13)에서, 비 선택된 워드라인들(UNSELWL)에 인가되었던 패스 전압(VPASS)은 점차 감소되어 디스차지되고, 드레인 셀렉트 라인 (DSL) 및 소스 셀렉트 라인 (SSL)에 각각 인가되었던 드레인 셀렉트 라인 패스 전압(VPADSL) 및 소스 셀렉트 라인 패스 전압(VPASSL)은 점차 감소되어 디스차지된다.
시점(t14)에서, 디스차지 신호(BL_DIS)가 로직 로우 레벨에서 로직 하이 레벨로 천이되어 NMOS 트랜지스터(N2)가 턴온되고, 비트라인(BL1)은 디스차지된다.
추가적으로, 프로그램 검증 동작 시, 페이지 버퍼 센싱 신호(PB_SENSE) 및 전류 센싱 신호(SA_CSOC)의 활성화 구간은 조절될 수 있다. 예를 들어, 프로그램 검증 동작 시, 선택된 페이지의 프로그램 순서에 따라 페이지 버퍼 센싱 신호(PB_SENSE) 및 전류 센싱 신호(SA_CSOC)의 활성화 구간이 조절될 수 있다. 구체적으로, 프로그램 검증 동작 시, 페이지 버퍼 센싱 신호(PB_SENSE) 및 전류 센싱 신호(SA_CSOC)의 활성화 구간은 선택된 페이지의 프로그램 순서가 늦을수록 증가될 수 있다. 이 때, 활성화 구간은 구간(t4~t11)일 수 있다.
또한, 프로그램 검증 동작 중 비트라인 프리차지 동작 시, 선택된 페이지의 프로그램 순서에 따라 페이지 버퍼 센싱 신호(PB_SENSE) 및 전류 센싱 신호(SA_CSOC)의 전위 레벨은 조절될 수 있다. 또한, 프로그램 검증 동작 중 비트라인 프리차지 동작 시, 페이지 버퍼 센싱 신호(PB_SENSE) 및 전류 센싱 신호(SA_CSOC)의 활성화 구간은 조절될 수 있다.
예를 들어, 프로그램 검증 동작 중 비트라인 프리차지 동작 시, 페이지 버퍼 센싱 신호(PB_SENSE) 및 전류 센싱 신호(SA_CSOC)의 전위 레벨은 선택된 페이지의 프로그램 순서가 늦을수록 높게 조절될 수 있다. 또한, 페이지 버퍼 센싱 신호(PB_SENSE) 및 전류 센싱 신호(SA_CSOC)의 활성화 구간은 선택된 페이지의 프로그램 순서가 늦을수록 증가될 수 있다. 이 때, 전위 레벨 및 활성화 구간은 함께 조절될 수 있다.
또한, 프로그램 검증 동작 시, 메모리 셀 어레이(110)의 온도에 따라 페이지 버퍼 센싱 신호(PB_SENSE) 및 전류 센싱 신호(SA_CSOC)의 전위 레벨은 조절될 수 있다. 예를 들어, 프로그램 검증 동작 시, 페이지 버퍼 센싱 신호(PB_SENSE) 및 전류 센싱 신호(SA_CSOC)의 전위 레벨은 메모리 셀 어레이(110)의 온도가 낮아질수록 높게 조절되고, 메모리 셀 어레이(110)의 온도가 높아질수록 낮게 조절될 수 있다. 또한, 메모리 셀 어레이(110)의 온도에 따라 센스 앰프 스트로브 신호(SA_STB_N)의 활성화 구간이 증가 또는 감소하도록 제어될 수 있다.
도 1 내지 도 3, 도 5 내지 도 7을 참조하여 리드 동작 시 페이지 버퍼의 동작을 설명하면 다음과 같다.
리드 동작은 구간(t4~t11)에서 페이지 버퍼 센싱 신호(PB_SENSE) 및 전류 센싱 신호(SA_CSOC)의 전위 레벨에 관련한 동작과 시점(t5)에서 센스 앰프 스트로브 신호(SA_STB_N)와 관련한 동작을 제외하고, 나머지 신호들 및 전압들은 앞서 기술된 프로그램 검증 동작과 유사하게 인가되므로 구체적인 설명은 생략하도록 한다.
리드 동작 시, 제1 전압(V1) 및 제2 전압(V2)은 리드 전압(Vread)일 수 있다.
리드 동작 시, 시점(t5)에서, 센싱 동작이 시작되면 센스 앰프 스트로브 신호(SA_STB_N)가 로직 하이 레벨에서 로직 로우 레벨로 천이되고 PMOS 트랜지스터(P4)가 턴온된다. 예를 들어, 리드 동작 시, PMOS 트랜지스터(P4)에 인가되는 센스 앰프 스트로브 신호(SA_STB_N)의 활성화 구간은 복수의 페이지들 중 선택된 페이지의 위치에 따라 증가 또는 감소되도록 조절될 수 있다.
리드 동작 시, 구간(t4~t11)동안의 페이지 버퍼 센싱 신호(PB_SENSE)의 전위 레벨 및 전류 센싱 신호(SA_CSOC)의 전위 레벨은 구체적으로 살펴보면 다음과 같을 수 있다.
리드 동작 시, 복수의 페이지들 중 선택된 페이지의 위치에 따라 페이지 버퍼 센싱 신호(PB_SENSE)의 전위 레벨 및 전류 센싱 신호(SA_CSOC)의 전위 레벨은 조절될 수 있다. 이 때, 페이지 버퍼 센싱 신호(PB_SENSE) 및 전류 센싱 신호(SA_CSOC)는 서로 같은 타이밍에 인가되거나, 전류 센싱 신호(SA_CSOC)가 페이지 버퍼 센싱 신호(PB_SENSE)보다 앞서서 인가될 수 있다. 여기서, 페이지 버퍼 센싱 신호(PB_SENSE)의 전위 레벨 및 전류 센싱 신호(SA_CSOC)의 전위 레벨은 서로 같을 수 있다.
리드 동작 시, 페이지 버퍼 센싱 신호(PB_SENSE) 및 전류 센싱 신호(SA_CSOC)의 전위 레벨은 복수의 페이지들 중 선택된 페이지의 위치가 드레인 셀렉트 트랜지스터(DST)와 인접할수록 낮게 조절되고, 선택된 페이지의 위치가 소스 셀렉트 트랜지스터(SST)와 인접할수록 높게 조절될 수 있다. 페이지 버퍼 센싱 신호(PB_SENSE) 및 전류 센싱 신호(SA_CSOC)의 전위 레벨은 제1 내지 제k 비트라인 센싱 전압(Vm_1~Vm_k)이 될 수 있다.
예를 들어, 리드 동작 시, 복수의 페이지들 중 드레인 셀렉트 트랜지스터(DST)와 가장 인접한 페이지(PAGE_n)가 선택되면, 페이지 버퍼 센싱 신호(PB_SENSE) 및 전류 센싱 신호(SA_CSOC)의 전위 레벨은 제1 비트라인 센싱 전압(Vm_1)이 될 수 있다. 리드 동작 시, 제1 비트라인 센싱 전압(Vm_1)은 페이지 버퍼 센싱 신호(PB_SENSE) 및 전류 센싱 신호(SA_CSOC)의 전위 레벨 중 가장 낮은 전위 레벨이 될 수 있다. 리드 동작 시, 복수의 페이지들 중 드레인 셀렉트 트랜지스터(DST)와 두 번째로 인접한 페이지(PAGE_n-1)가 선택되면, 페이지 버퍼 센싱 신호(PB_SENSE) 및 전류 센싱 신호(SA_CSOC)의 전위 레벨은 제1 비트라인 센싱 전압(Vm_1)보다 높은 제2 비트라인 센싱 전압(Vm_2)이 될 수 있다. 리드 동작 시, 복수의 페이지들 중 드레인 셀렉트 트랜지스터(DST)와 가장 멀리 위치한 페이지(PAGE_0)가 선택되면, 페이지 버퍼 센싱 신호(PB_SENSE) 및 전류 센싱 신호(SA_CSOC)의 전위 레벨은 제k 비트라인 센싱 전압(Vm_k)이 될 수 있다. 리드 동작 시, 제k 비트라인 센싱 전압(Vm_k)은 페이지 버퍼 센싱 신호(PB_SENSE) 및 전류 센싱 신호(SA_CSOC)의 전위 레벨 중 가장 높은 전위 레벨이 될 수 있다. 즉, 리드 동작 시, 드레인 셀렉트 트랜지스터(DST)와 인접한 페이지가 선택될수록 페이지 버퍼 센싱 신호(PB_SENSE) 및 전류 센싱 신호(SA_CSOC)의 전위 레벨은 낮아질 수 있다.
추가적으로, 리드 동작 시, 페이지 버퍼 센싱 신호(PB_SENSE) 및 전류 센싱 신호(SA_CSOC)의 활성화 구간은 조절될 수 있다. 예를 들어, 리드 동작 시, 선택된 페이지의 위치에 따라 페이지 버퍼 센싱 신호(PB_SENSE) 및 전류 센싱 신호(SA_CSOC)의 활성화 구간이 조절될 수 있다. 구체적으로, 리드 동작 시, 페이지 버퍼 센싱 신호(PB_SENSE) 및 전류 센싱 신호(SA_CSOC)의 활성화 구간은 복수의 페이지들 중 선택된 페이지의 위치가 드레인 셀렉트 트랜지스터(DST)와 인접할수록 감소될 수 있다. 이 때, 활성화 구간은 구간(t4~t11)일 수 있다.
또한, 리드 동작 중 비트라인 프리차지 동작 시, 선택된 페이지의 위치에 따라 페이지 버퍼 센싱 신호(PB_SENSE)의 전위 레벨은 조절될 수 있다. 또한, 리드 동작 중 비트라인 프리차지 동작 시 페이지 버퍼 센싱 신호(PB_SENSE)의 활성화 구간은 조절될 수 있다. 예를 들어, 리드 동작 중 비트라인 프리차지 동작 시, 페이지 버퍼 센싱 신호(PB_SENSE)의 전위 레벨은 선택된 페이지의 위치가 드레인 셀렉트 트랜지스터(DST)와 인접할수록 낮게 조절되고, 선택된 페이지의 위치가 소스 셀렉트 트랜지스터(SST)와 인접할수록 높게 조절될 수 있다. 또한, 페이지 버퍼 센싱 신호(PB_SENSE)의 활성화 구간은 복수의 페이지들 중 선택된 페이지의 위치가 드레인 셀렉트 트랜지스터(DST)와 인접할수록 감소될 수 있다.
또한, 리드 동작 시, 메모리 셀 어레이(110)의 온도에 따라 페이지 버퍼 센싱 신호(PB_SENSE) 및 전류 센싱 신호(SA_CSOC)의 전위 레벨은 조절될 수 있다. 예를 들어, 리드 동작 시, 페이지 버퍼 센싱 신호(PB_SENSE) 및 전류 센싱 신호(SA_CSOC)의 전위 레벨은 메모리 셀 어레이(110)의 온도가 낮아질수록 높게 조절되고, 메모리 셀 어레이(110)의 온도가 높아질수록 낮게 조절될 수 있다.
상술한 바와 같이 프로그램 검증 동작 또는 리드 동작 시, 페이지 버퍼에 인가되는 페이지 버퍼 센싱 신호(PB_SENSE) 및 전류 센싱 신호(SA_CSOC)의 전위 레벨은 선택된 페이지의 프로그램 순서 또는 선택된 페이지의 위치 또는 메모리 셀 어레이의 온도에 따라 조절될 수 있다. 또한, 프로그램 검증 동작 또는 리드 동작 시, 페이지 버퍼에 인가되는 페이지 버퍼 센싱 신호(PB_SENSE) 및 전류 센싱 신호(SA_CSOC)의 활성화 구간은 선택된 페이지의 프로그램 순서 또는 선택된 페이지의 위치에 따라 조절될 수 있다. 이로 인해, 복수의 메모리 셀들의 백 패턴(back pattern) 차이에 의한 전류 특성 차이가 개선되고, 복수의 메모리 셀들의 분포 쉬프트(shift) 및 와이드(wide) 현상이 개선될 수 있다. 또한, 프로그램 검증 동작 또는 리드 동작 중 비트라인 프리차지 동작 시, 선택된 페이지의 프로그램 순서 또는 선택된 페이지의 위치에 따라 페이지 버퍼에 인가되는 페이지 버퍼 센싱 신호(PB_SENSE)의 전위 레벨은 조절되고, 페이지 버퍼 센싱 신호(PB_SENSE) 의 활성화 구간이 조절될 수 있다. 또한, 선택된 페이지의 프로그램 순서 또는 선택된 페이지의 위치 또는 메모리 셀 어레이의 온도에 따라 센스 앰프 스트로브 신호(SA_STB_N)의 활성화 구간이 증가 또는 감소되도록 조절될 수 있다.
도 8은 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블럭도이다.
도 8을 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(100) 및 컨트롤러(1100)를 포함한다.
반도체 메모리 장치(100)는 도 1을 참조하여 설명된 바와 마찬가지로 구성되고, 동작할 수 있다. 이하, 중복되는 설명은 생략된다.
컨트롤러(1100)는 호스트(Host) 및 반도체 메모리 장치(100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1100)는 반도체 메모리 장치(100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 반도체 메모리 장치(100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(1100)는 램(1110, Random Access Memory), 프로세싱 유닛(1120, processing unit), 호스트 인터페이스(1130, host interface), 메모리 인터페이스(1140, memory interface) 및 에러 정정 블록(1150)을 포함한다. 램(1110)은 프로세싱 유닛(1120)의 동작 메모리, 반도체 메모리 장치(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛(1120)은 컨트롤러(1100)의 제반 동작을 제어한다. 또한 컨트롤러(1100)는 쓰기 동작시 호스트(Host)로부터 제공되는 프로그램 데이터를 임시 저장할 수 있다.
호스트 인터페이스(1130)는 호스트(Host) 및 컨트롤러(1100) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 컨트롤러(1200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
메모리 인터페이스(1140)는 반도체 메모리 장치(100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
에러 정정 블록(1150)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(100)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 프로세싱 유닛(1120)은 에러 정정 블록(1150)의 에러 검출 결과에 따라 읽기 전압을 조절하고, 재 읽기를 수행하도록 반도체 메모리 장치(100)를 제어할 것이다. 예시적인 실시 예로서, 에러 정정 블록은 컨트롤러(1100)의 구성 요소로서 제공될 수 있다.
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(2000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(100) 또는 메모리 시스템(2000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 9는 도 8의 메모리 시스템의 응용 예를 보여주는 블럭도이다.
도 9를 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 다수의 반도체 메모리 칩들을 포함한다. 다수의 반도체 메모리 칩들은 다수의 그룹들로 분할된다.
도 9에서, 다수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 1을 참조하여 설명된 반도체 메모리 장치(100) 중 하나와 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 8을 참조하여 설명된 컨트롤러(1100)와 마찬가지로 구성되고, 다수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 다수의 메모리 칩들을 제어하도록 구성된다.
도 10은 도 9를 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블럭도이다.
도 10을 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 10에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 10에서, 도 9를 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 8을 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 예시적인 실시 예로서, 컴퓨팅 시스템(3000)은 도 9 및 도 8을 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100: 반도체 메모리 장치 110: 메모리 셀 어레이
120: 어드레스 디코더 130: 페이지 버퍼 회로
140: 제어 로직 150: 전압 생성

Claims (20)

  1. 복수의 페이지들에 동작 전압들을 제공하기 위한 전압 제공부;
    비트라인과 연결되고, 페이지 버퍼 센싱 신호에 응답하여 상기 비트라인을 통해 흐르는 전류량을 조절하여 센싱하기 위한 페이지 버퍼; 및
    상기 복수의 페이지들을 순차적으로 프로그램 하도록 상기 전압 제공부 및 상기 페이지 버퍼를 제어하고, 프로그램 될 페이지가 변경될 때, 상기 복수의 페이지들의 프로그램 순서에 따라 프로그램 검증 동작에 사용되는 상기 페이지 버퍼 센싱 신호의 전위 레벨을 조절하기 위한 제어 로직을 포함하고,
    상기 페이지 버퍼 센싱 신호의 서로 다른 전위 레벨은 상기 복수의 페이지 중 서로 다른 페이지의 프로그램 동작에 각각 사용되고,
    상기 제어 로직은 상기 프로그램 순서에 따라 상기 페이지 버퍼 센싱 신호의 활성화 구간을 조절하는 반도체 메모리 장치.
  2. 제 1 항에 있어서, 상기 제어 로직은
    상기 복수의 페이지들 중 선택된 페이지의 프로그램 순서가 늦을수록 상기 페이지 버퍼 센싱 신호의 전위 레벨이 높아지도록 조절하는 반도체 메모리 장치.
  3. 삭제
  4. 제 1 항에 있어서, 상기 제어 로직은
    상기 프로그램 순서가 늦을수록 상기 페이지 버퍼 센싱 신호의 상기 활성화 구간이 증가되도록 조절하는 반도체 메모리 장치.
  5. 제 1 항에 있어서, 상기 제어 로직은
    상기 프로그램 순서에 따라 전류 센싱 신호의 전위 레벨 및 상기 전류 센싱 신호의 활성화 구간을 조절하는 반도체 메모리 장치.
  6. 제 1 항에 있어서, 상기 페이지 버퍼는
    상기 페이지 버퍼 센싱 신호가 인가되는 페이지 버퍼 센싱부;
    전류 센싱 노드를 통해 상기 페이지 버퍼 센싱부와 연결된 클램프 회로부; 및
    내부 전원을 공급받아 상기 전류 센싱 노드의 전위 레벨에 응답하여 출력되는 전류량을 조절하기 위한 전류 판단 회로부를 포함하며,
    상기 전류 판단 회로부는 상기 내부 전원을 공급받아 상기 전류량을 조절하기 위한 스트로브 스위칭부를 포함하고, 상기 프로그램 순서에 따라 상기 스트로브 스위칭부에 인가되는 센스 앰프 스트로브 신호의 활성화 구간을 조절하는 반도체 메모리 장치.
  7. 제 1 항에 있어서, 상기 제어 로직은
    상기 프로그램 검증 동작 중 비트라인 프리차지 동작 시, 상기 프로그램 순서가 늦을수록 상기 페이지 버퍼 센싱 신호의 전위 레벨이 높아지도록 제어하고, 상기 페이지 버퍼 센싱 신호의 활성화 구간이 증가되도록 제어하는 반도체 메모리 장치.
  8. 삭제
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102253836B1 (ko) * 2017-07-11 2021-05-20 삼성전자주식회사 페이지 버퍼 및 이를 포함하는 비휘발성 메모리 장치
KR102409798B1 (ko) * 2018-01-08 2022-06-16 에스케이하이닉스 주식회사 메모리 시스템 및 그것의 동작 방법
KR102452512B1 (ko) * 2018-02-26 2022-10-11 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
US10714196B2 (en) * 2018-10-05 2020-07-14 Micron Technology, Inc. Methods for determining data states of memory cells
KR20200118711A (ko) * 2019-04-08 2020-10-16 에스케이하이닉스 주식회사 메모리 장치 및 그 동작 방법
KR20200140563A (ko) * 2019-06-07 2020-12-16 에스케이하이닉스 주식회사 메모리 장치 및 그 동작 방법
KR20210012822A (ko) * 2019-07-26 2021-02-03 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법
KR20210081073A (ko) * 2019-12-23 2021-07-01 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법
KR20210096490A (ko) * 2020-01-28 2021-08-05 에스케이하이닉스 주식회사 반도체 메모리 장치
KR20210105734A (ko) * 2020-02-19 2021-08-27 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법
KR20210153475A (ko) * 2020-06-10 2021-12-17 에스케이하이닉스 주식회사 반도체 메모리 장치, 그의 동작 방법, 및 반도체 메모리 시스템
KR20220010260A (ko) 2020-07-17 2022-01-25 에스케이하이닉스 주식회사 반도체 메모리 장치
JP7451773B2 (ja) * 2020-09-24 2024-03-18 長江存儲科技有限責任公司 Ｎａｎｄメモリプログラミングのためのアーキテクチャおよび方法
KR20220104514A (ko) * 2021-01-18 2022-07-26 에스케이하이닉스 주식회사 페이지 버퍼, 이를 포함하는 반도체 메모리 장치 및 이의 동작 방법
CN114168491A (zh) * 2021-11-29 2022-03-11 长江存储科技有限责任公司 一种页缓冲器、存储装置及其操作方法和存储器系统

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070140010A1 (en) * 2005-12-21 2007-06-21 Macronix International Co., Ltd. Method and Apparatus for Operating a String of Charge Trapping Memory Cells
US20100302852A1 (en) * 2009-05-29 2010-12-02 Seung Min Oh Nonvolatile memory device and method of verifying the same

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100875538B1 (ko) * 2007-02-27 2008-12-26 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 프로그램 및 소거 방법
US7925910B2 (en) * 2007-07-19 2011-04-12 Micron Technology, Inc. Systems, methods and devices for limiting current consumption upon power-up
US7551477B2 (en) * 2007-09-26 2009-06-23 Sandisk Corporation Multiple bit line voltages based on distance
KR20090096869A (ko) 2008-03-10 2009-09-15 주식회사 하이닉스반도체 불휘발성 메모리 장치의 독출 방법
US8760951B2 (en) * 2008-05-26 2014-06-24 SK Hynix Inc. Method of reading data in a non-volatile memory device
KR20100028830A (ko) * 2008-09-05 2010-03-15 주식회사 하이닉스반도체 불휘발성 메모리 장치의 검증 방법
KR101001449B1 (ko) * 2009-04-14 2010-12-14 주식회사 하이닉스반도체 불휘발성 소자의 독출 동작 방법
KR101844963B1 (ko) * 2011-03-07 2018-04-04 삼성전자주식회사 불 휘발성 메모리 장치 및 그것의 동작 방법
KR20140021909A (ko) * 2012-08-13 2014-02-21 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
US9202579B2 (en) * 2013-03-14 2015-12-01 Sandisk Technologies Inc. Compensation for temperature dependence of bit line resistance
US20150279472A1 (en) * 2014-03-26 2015-10-01 Intel Corporation Temperature compensation via modulation of bit line voltage during sensing
JP2016054017A (ja) * 2014-09-04 2016-04-14 株式会社東芝 半導体記憶装置
US9361993B1 (en) * 2015-01-21 2016-06-07 Sandisk Technologies Inc. Method of reducing hot electron injection type of read disturb in memory

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070140010A1 (en) * 2005-12-21 2007-06-21 Macronix International Co., Ltd. Method and Apparatus for Operating a String of Charge Trapping Memory Cells
US20100302852A1 (en) * 2009-05-29 2010-12-02 Seung Min Oh Nonvolatile memory device and method of verifying the same

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