KR20220010260A - 반도체 메모리 장치 - Google Patents

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KR20220010260A KR1020200088923A KR20200088923A KR20220010260A KR 20220010260 A KR20220010260 A KR 20220010260A KR 1020200088923 A KR1020200088923 A KR 1020200088923A KR 20200088923 A KR20200088923 A KR 20200088923A KR 20220010260 A KR20220010260 A KR 20220010260A
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황성현
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Abstract

반도체 메모리 장치는 메모리 셀 어레이, 페이지 버퍼, 제어 로직 및 전압 생성부를 포함한다. 상기 메모리 셀 어레이는 데이터를 저장하기 위한 복수의 메모리 셀들을 포함한다. 상기 페이지 버퍼는 비트 라인을 통해 상기 복수의 메모리 셀들 중 적어도 하나의 메모리 셀과 연결되어, 상기 메모리 셀에 저장된 데이터를 리드하도록 동작한다. 상기 제어 로직은 상기 페이지 버퍼의 동작을 제어하기 위한 복수의 제어 신호들을 생성한다. 상기 전압 생성부는 상기 복수의 제어 신호들의 활성화 전압들을 생성한다. 상기 페이지 버퍼는 상기 비트 라인과 제1 노드 사이에 연결되는 제1 트랜지스터, 전원 전압과 제2 노드 사이에 연결되는 제2 트랜지스터, 상기 제1 노드와 상기 제2 노드 사이에 연결되는 제3 트랜지스터, 상기 제2 노드와 제3 노드 사이에 연결되는 제4 트랜지스터 및 상기 제1 노드와 상기 제3 노드 사이에 연결되는 제5 트랜지스터를 포함한다. 상기 전압 생성부는 상기 반도체 메모리 장치의 온도에 기초하여, 상기 복수의 제어 신호들 중 상기 제5 트랜지스터를 제어하는 제1 제어 신호의 활성화 전압을 제어한다.

Description

반도체 메모리 장치 {SEMICONDUCTOR MEMORY DEVICE}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치는 스트링이 반도체 기판에 수평하게 배열된 2차원 구조로 형성되거나, 스트링이 반도체 기판에 수직으로 적층된 3차원 구조로 형성될 수 있다. 3차원 메모리 장치는 2차원 메모리 장치의 집적도 한계를 해소하기 위하여 고안된 메모리 장치로써, 반도체 기판 상에 수직방향으로 적층된 다수의 메모리 셀들을 포함할 수 있다.
본 발명의 실시 예는 온도 변화에 따른 리드 성능이 향상된 반도체 메모리 장치를 제공한다.
본 발명의 일 실시 예에 따른 반도체 메모리 장치는 메모리 셀 어레이, 페이지 버퍼, 제어 로직 및 전압 생성부를 포함한다. 상기 메모리 셀 어레이는 데이터를 저장하기 위한 복수의 메모리 셀들을 포함한다. 상기 페이지 버퍼는 비트 라인을 통해 상기 복수의 메모리 셀들 중 적어도 하나의 메모리 셀과 연결되어, 상기 메모리 셀에 저장된 데이터를 리드하도록 동작한다. 상기 제어 로직은 상기 페이지 버퍼의 동작을 제어하기 위한 복수의 제어 신호들을 생성한다. 상기 전압 생성부는 상기 복수의 제어 신호들의 활성화 전압들을 생성한다. 상기 페이지 버퍼는 상기 비트 라인과 제1 노드 사이에 연결되는 제1 트랜지스터, 전원 전압과 제2 노드 사이에 연결되는 제2 트랜지스터, 상기 제1 노드와 상기 제2 노드 사이에 연결되는 제3 트랜지스터, 상기 제2 노드와 제3 노드 사이에 연결되는 제4 트랜지스터 및 상기 제1 노드와 상기 제3 노드 사이에 연결되는 제5 트랜지스터를 포함한다. 상기 전압 생성부는 상기 반도체 메모리 장치의 온도에 기초하여, 상기 복수의 제어 신호들 중 상기 제5 트랜지스터를 제어하는 제1 제어 신호의 활성화 전압을 제어한다.
일 실시 예에서, 상기 제1 트랜지스터, 상기 제3 트랜지스터 및 상기 제5 트랜지스터는 NMOS 트랜지스터일 수 있다. 상기 제2 트랜지스터 및 상기 제4 트랜지스터는 PMOS 트랜지스터일 수 있다.
일 실시 예에서, 상기 반도체 메모리 장치의 온도가 하락하는 경우, 상기 전압 생성부는 상기 제1 제어 신호의 활성화 전압을 증가시킬 수 있다.
일 실시 예에서, 상기 전압 생성부는 상기 반도체 메모리 장치의 온도에 기초하여, 상기 제3 트랜지스터를 제어하는 제2 제어 신호의 활성화 전압을 제어할 수 있다.
일 실시 예에서, 상기 반도체 메모리 장치의 온도가 하락하는 경우, 상기 전압 생성부는 상기 제2 제어 신호의 활성화 전압을 증가시킬 수 있다.
일 실시 예에서, 상기 전압 생성부는 상기 반도체 메모리 장치의 온도에 기초하여, 상기 제1 트랜지스터를 제어하는 제3 제어 신호의 활성화 전압을 제어할 수 있다.
일 실시 예에서, 상기 반도체 메모리 장치의 온도가 하락하는 경우, 상기 전압 생성부는 상기 제3 제어 신호의 활성화 전압을 증가시킬 수 있다.
일 실시 예에서, 상기 페이지 버퍼는 상기 제1 노드와 접지 전압 사이에 직렬로 연결되는 제6 및 제7 트랜지스터, 및 상기 제2 트랜지스터의 게이트 및 상기 제7 트랜지스터의 게이트에 연결되는 래치 회로를 더 포함할 수 있다.
일 실시 예에서, 상기 페이지 버퍼는 상기 전원 전압과 상기 제3 노드 사이에 연결되는 제8 트랜지스터를 더 포함할 수 있다.
일 실시 예에서, 상기 반도체 메모리 장치는 온도 센서를 더 포함할 수 있다. 상기 온도 센서는 상기 반도체 메모리 장치의 온도를 센싱하여 온도 코드를 생성할 수 있다. 상기 전압 생성부는 상기 온도 코드에 기초하여 상기 제1 제어 신호, 상기 제2 제어 신호및 상기 제3 제어 신호의 활성화 전압을 제어할 수 있다.
일 실시 예에서, 상기 전압 생성부는 상기 온도 코드에 기초하여 저항값이 변화하는 가변 저항을 포함할 수 있다.
일 실시 예에서, 상기 제1 제어 신호의 활성화 전압은 상기 제2 제어 신호의 활성화 전압보다 클 수 있다.
일 실시 예에서, 상기 제2 제어 신호의 활성화 전압은 상기 제1 제어 신호의 활성화 전압보다 클 수 있다.
본 발명의 다른 실시 예에 따른 반도체 메모리 장치는 페이지 버퍼 및 전압 생성부를 포함한다. 상기 페이지 버퍼는 비트 라인과 연결되어 메모리 셀의 문턱 전압을 센싱한다. 상기 전압 생성부는 상기 페이지 버퍼에 입력되는 복수의 제어 신호들의 활성화 전압들을 생성한다. 상기 페이지 버퍼는 상기 비트 라인과 공통 노드 사이에 연결되는 제1 NMOS 트랜지스터, 전원 전압과 센스 앰프 노드 사이에 연결되는 제1 PMOS 트랜지스터, 상기 센스 앰프 노드와 상기 공통 노드 사이에 연결되는 제2 NMOS 트랜지스터, 상기 센스 앰프 노드와 센싱 노드 사이에 연결되는 제2 PMOS 트랜지스터 및 상기 공통 노드와 상기 센싱 노드 사이에 연결되는 제3 NMOS 트랜지스터를 포함한다. 상기 전압 생성부는 상기 반도체 메모리 장치의 온도에 기초하여, 상기 제3 NMOS 트랜지스터의 게이트에 인가되는 센스 앰프 센싱 신호의 활성화 전압을 제어한다.
일 실시 예에서, 상기 전압 생성부는 상기 반도체 메모리 장치의 온도에 기초하여, 상기 제2 NMOS 트랜지스터의 게이트에 인가되는 전류 센싱 신호의 활성화 전압을 제어할 수 있다.
일 실시 예에서, 상기 반도체 메모리 장치의 온도가 하락하는 경우, 상기 전압 생성부는 상기 센스 앰프 센싱 신호 및 상기 전류 센싱 신호의 활성화 전압들을 증가시킬 수 있다.
일 실시 예에서, 상기 센스 앰프 센싱 신호의 활성화 전압은 상기 전류 센싱 신호의 활성화 전압보다 클 수 있다.
일 실시 예에서, 상기 전압 생성부는 상기 반도체 메모리 장치의 온도에 기초하여, 상기 제1 NMOS 트랜지스터의 게이트에 인가되는 페이지 버퍼 센싱 신호의 활성화 전압을 제어할 수 있다.
일 실시 예에서, 상기 반도체 메모리 장치의 온도가 하락하는 경우, 상기 전압 생성부는 상기 페이지 버퍼 센싱 신호의 활성화 전압을 증가시킬 수 있다.
일 실시 예에서, 상기 페이지 버퍼는 상기 공통 노드와 접지 전압 사이에 직렬로 연결되는 제4 및 제5 NMOS 트랜지스터, 상기 전원 전압과 상기 센싱 노드 사이에 연결되는 제3 PMOS 트랜지스터 및 상기 제1 PMOS 트랜지스터의 게이트 및 상기 제5 NMOS 트랜지스터의 게이트에 연결되는 센싱 래치 회로를 더 포함할 수 있다.
본 기술은 온도 변화에 따른 리드 성능이 향상된 반도체 메모리 장치를 제공할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 2는 도 1의 메모리 셀 어레이의 일 실시 예를 보여주는 블록도이다.
도 3은 도 1의 메모리 셀 어레이(110)의 일 실시 예(110_1)를 나타내는 도면이다.
도 4는 도 1의 메모리 셀 어레이(110)의 다른 실시예(110_2)를 나타내는 도면이다.
도 5는 본 발명의 일 실시 예에 따른 반도체 메모리 장치(100)에 포함되는 페이지 버퍼(PB1)를 나타내는 회로도이다.
도 6은 온도에 따른 메모리 셀의 동작 특성을 나타내는 그래프이다.
도 7은 본 발명의 일 실시 예에 따라 페이지 버퍼 센싱 신호(PB_SENSE)의 활성화 전압 및 전류 센싱 신호(SA_CSOC)의 활성화 전압을 생성하는 전압 생성부(150a)를 나타내는 회로도이다.
도 8은 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 제어 신호들(CTRLPB)을 나타내는 타이밍도이다.
도 9는 본 발명의 다른 실시 예에 따라 페이지 버퍼 센싱 신호(PB_SENSE)의 활성화 전압, 전류 센싱 신호(SA_CSOC)의 활성화 전압 및 센스 앰프 센싱 신호(SA_SENSE)의 활성화 전압을 생성하는 전압 생성부(150b)를 나타내는 회로도이다.
도 10은 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 제어 신호들(CTRLPB)을 나타내는 타이밍도이다.
도 11은 도 1의 반도체 메모리 장치(100)를 포함하는 메모리 시스템(1000)을 보여주는 블록도이다.
도 12는 도 11의 메모리 시스템(1000)의 응용 예를 보여주는 블록도이다.
도 13은 도 12를 참조하여 설명된 메모리 시스템(2000)을 포함하는 컴퓨팅 시스템(3000)을 보여주는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
도 1은 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 1을 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140), 전압 생성부(150) 및 온도 센서(160)를 포함한다.
메모리 셀 어레이(110)는 다수의 메모리 블록들(BLK1~BLKz)을 포함한다. 다수의 메모리 블록들(BLK1~BLKz)은 워드라인들(WL)을 통해 어드레스 디코더(120)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz) 각각은 다수의 메모리 셀들을 포함한다. 실시 예로서, 다수의 메모리 셀들은 불휘발성 메모리 셀들이며, 수직 채널 구조를 갖는 불휘발성 메모리 셀들로 구성될 수 있다. 상기 메모리 셀 어레이(110)는 2차원 구조의 메모리 셀 어레이로 구성될 수 있다. 실시예에 따라, 상기 메모리 셀 어레이(110)는 3차원 구조의 메모리 셀 어레이로 구성될 수 있다. 한편, 메모리 셀 어레이에 포함되는 복수의 메모리 셀들은 복수의 메모리 셀들 각각은 적어도 1비트의 데이터를 저장할 수 있다. 일 실시예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 1비트의 데이터를 저장하는 싱글-레벨 셀(single-level cell; SLC)일 수 있다. 다른 실시예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 2비트의 데이터를 저장하는 멀티-레벨 셀(multi-level cell; MLC)일 수 있다. 또다른 실시예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 3비트의 데이터를 저장하는 트리플-레벨 셀(triple-level cell; TLC)일 수 있다. 또다른 실시예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 4비트의 데이터를 저장하는 쿼드-레벨 셀(quad-level cell; QLC)일 수 있다. 실시예에 따라, 메모리 셀 어레이(110)는 5비트 이상의 데이터를 각각 저장하는 복수의 메모리 셀들을 포함할 수 있다.
어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140), 전압 생성부(150) 및 온도 센서(160)는 메모리 셀 어레이(110)를 구동하는 주변 회로로서 동작한다. 어드레스 디코더(120)는 워드라인들(WL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(140)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 반도체 메모리 장치(100) 내부의 입출력 버퍼(미도시)를 통해 어드레스를 수신한다.
어드레스 디코더(120)는 수신된 어드레스 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 블록 어드레스에 따라 적어도 하나의 메모리 블록을 선택한다. 또한 어드레스 디코더(120)는 읽기 동작 중 읽기 전압 인가 동작 시 선택된 메모리 블록 중 선택된 워드라인에 전압 생성부(150)에서 발생된 읽기 전압(Vread)를 선택된 워드라인에 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다. 또한 프로그램 검증 동작 시에는 선택된 메모리 블록 중 선택된 워드라인에 전압 생성부(150)에서 발생된 검증 전압을 선택된 워드라인에 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다.
어드레스 디코더(120)는 수신된 어드레스 중 열 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 열 어드레스를 읽기 및 쓰기 회로(130)에 전송한다.
반도체 메모리 장치(100)의 읽기 동작 및 프로그램 동작은 페이지 단위로 수행된다. 읽기 동작 및 프로그램 동작 요청 시에 수신되는 어드레스는 블록 어드레스, 행 어드레스 및 열 어드레스를 포함한다. 어드레스 디코더(120)는 블록 어드레스 및 행 어드레스에 따라 하나의 메모리 블록 및 하나의 워드라인을 선택한다. 열 어드레스는 어드레스 디코더(120)에 의해 디코딩되어 읽기 및 쓰기 회로(130)에 제공된다.
어드레스 디코더(120)는 블록 디코더, 행 디코더, 열 디코더 및 어드레스 버퍼 등을 포함할 수 있다.
읽기 및 쓰기 회로(130)는 다수의 페이지 버퍼들(PB1~PBm)을 포함한다. 읽기 및 쓰기 회로(130)는 메모리 셀 어레이(110)의 읽기 동작시에는 “읽기 회로(read circuit)”로 동작하고, 쓰기 동작시에는 “쓰기 회로(write circuit)”로 동작할 수 있다. 다수의 페이지 버퍼들(PB1~PBm)은 비트 라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 다수의 페이지 버퍼들(PB1~PBm)은 읽기 동작 및 프로그램 검증 동작 시 메모리 셀들의 문턱 전압을 센싱하기 위하여 메모리 셀들과 연결된 비트라인들에 센싱 전류를 계속적으로 공급하면서 대응하는 메모리 셀의 프로그램 상태에 따라 흐르는 전류량이 변화되는 것 센싱 노드를 통해 감지하여 센싱 데이터로 래치한다. 읽기 및 쓰기 회로(130)는 제어 로직(140)에서 출력되는 페이지 버퍼 제어 신호들(CTRPB)에 응답하여 동작한다.
읽기 및 쓰기 회로(130)는 읽기 동작시 메모리 셀의 데이터를 센싱하여 독출 데이터를 임시 저장한 후 반도체 메모리 장치(100)의 입출력 버퍼(미도시)로 데이터(DATA)를 출력한다. 예시적인 실시 예로서, 읽기 및 쓰기 회로(130)는 페이지 버퍼들(또는 페이지 레지스터들) 이외에도 열 선택 회로 등을 포함할 수 있다.
제어 로직(140)은 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 및 전압 생성부(150)에 연결된다. 제어 로직(140)은 반도체 메모리 장치(100)의 입출력 버퍼(미도시)를 통해 명령어(CMD) 및 제어 신호(CTRL)를 수신한다. 제어 로직(140)은 제어 신호(CTRL)에 응답하여 반도체 메모리 장치(100)의 제반 동작을 제어하도록 구성된다. 또한 제어 로직(140)은 읽기 및 쓰기 회로(130)에 포함된 다수의 페이지 버퍼들(PB1~PBm)을 제어하기 위한 제어 신호(CTRPB)를 출력한다. 제어 로직(140)은 메모리 셀 어레이(110)의 읽기 동작(read operation)을 수행하도록 읽기 및 쓰기 회로(130)를 제어할 수 있다.
전압 생성부(150)는 제어 로직(140)에서 출력되는 전압 생성부 제어 신호에 응답하여 읽기 동작시 읽기 전압(Vread) 및 패스 전압(Vpass)을 생성한다. 그 외에도, 전압 생성부(150)는 반도체 메모리 장치의 동작을 제어하기 위한 다양한 제어 신호들을 생성하기 위한 전압을 생성할 수 있다.
온도 센서(160)는 반도체 메모리 장치(100)의 온도를 센싱하고, 센싱 결과에 기초하여 온도 코드(TCODE)를 생성하여 전압 생성부(150)에 전달할 수 있다. 온도 코드(TCODE)는 반도체 메모리 장치의 온도를 나타내는 디지털 코드일 수 있다. 전압 생성부(150)는 온도 코드(TCODE)에 기초하여, 반도체 메모리 장치(100)의 동작에 필요한 전압들 중 적어도 일부 전압을 제어할 수 있다. 예를 들어,
제어 로직(140) 읽기 및 쓰기 회로(130)에 포함된 다수의 페이지 버퍼들(PB1~PBm)을 제어하기 위한 제어 신호(CTRPB)를 출력할 수 있다. 제어 신호(CTRPB)는 전압 생성부(150)에 의해 생성되는 전압에 기초하여 생성될 수 있다. 온도 센서(160)는 반도체 메모리 장치(100)의 온도에 기초하여 생성되는 온도 코드(TCODE)를 전압 생성부(150)로 출력할 수 있다. 전압 생성부(150)는 온도 코드(TCODE)에 기초하여, 제어 신호들(CTRPB) 중 적어도 하나를 생성하는데 사용되는 전압 레벨을 제어할 수 있다.
일반적으로, 온도 변화에 따라 메모리 셀 어레이(110)에 포함된 메모리 셀들의 동작 특성이 변화할 수 있다. 이 경우, 온도에 무관하게 일정한 제어 신호(CTRPB)를 이용하여 페이지 버퍼들(PB1~PBm)을 제어하는 경우, 리드 동작의 신뢰성이 하락할 수 있다. 본 발명의 일 실시 예에 따른 반도체 메모리 장치(100)에 의하면, 반도체 메모리 장치(100)의 온도 변화에 따라 페이지 버퍼들(PB1~PBm)을 제어하기 위한 제어 신호들(CTRPB) 중 적어도 하나의 전압 레벨을 제어하므로, 온도 변화에 따라 리드 동작의 신뢰성이 하락하는 문제를 방지할 수 있다.
도 2는 도 1의 메모리 셀 어레이의 일 실시 예를 보여주는 블록도이다.
도 2를 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 3차원 구조를 가질 수 있다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다. 3차원 구조로 구성된 각 메모리 블록의 구조는 도 3 및 도 4를 참조하여 더 상세히 설명된다. 한편, 도 2에 도시된 바와는 달리, 메모리 셀 어레이(110)의 각 메모리 블록은 2차원 구조를 가질 수도 있다.
도 3은 도 1의 메모리 셀 어레이(110)의 일 실시 예(110_1)를 나타내는 도면이다.
도 3을 참조하면, 메모리 셀 어레이(110_1)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 도 3에서, 인식의 편의를 위해 제 1 메모리 블록(BLK1)의 내부 구성이 도시되고, 나머지 메모리 블록들(BLK2~BLKz)의 내부 구성은 생략되어 있다. 제 2 내지 제 z 메모리 블록들(BLK2~BLKz)도 제 1 메모리 블록(BLK1)과 마찬가지로 구성됨이 이해될 것이다.
도 3을 참조하면 제 1 메모리 블록(BLK1)은 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m)을 포함한다. 실시예로서, 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 'U'자형으로 형성될 수 있다. 제 1 메모리 블록(BLK1) 내에서, 행 방향(즉 +X 방향)으로 m개의 셀 스트링들이 배열된다. 도 3에서, 열 방향(즉 +Y 방향)으로 2개의 셀 스트링들이 배열되는 것으로 도시되었다. 하지만 이는 설명의 편의를 위한 것으로서 열 방향으로 3개 이상의 셀 스트링들이 배열될 수 있음이 이해될 것이다.
복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 파이프 트랜지스터(PT), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)을 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCp) 사이에 연결된다.
실시예로서, 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 행 방향으로 신장되는 소스 선택 라인에 연결되고, 상이한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 상이한 소스 선택 라인들에 연결된다. 도 3b에서, 제 1 행의 셀 스트링들(CS11~CS1m)의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결되어 있다. 제 2 행의 셀 스트링들(CS21~CS2m)의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결되어 있다.
다른 실시예로서, 셀 스트링들(CS11~CS1m, CS21~CS2m)의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
제 1 내지 제 n 메모리 셀들(MC1~MCn)은 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)로 구분될 수 있다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)은 +Z 방향과 역방향으로 순차적으로 배열되며, 소스 선택 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 직렬 연결된다. 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 +Z 방향으로 순차적으로 배열되며, 파이프 트랜지스터(PT)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 연결된다. 각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MCp+1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11~CS1m)의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21~CS2m)의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
열 방향으로 배열되는 셀 스트링들은 열 방향으로 신장되는 비트 라인에 연결된다. 도 4에서, 제 1 열의 셀 스트링들(CS11, CS21)은 제 1 비트 라인(BL1)에 연결되어 있다. 제 m 열의 셀 스트링들(CS1m, CS2m)은 제 m 비트 라인(BLm)에 연결되어 있다.
행 방향으로 배열되는 셀 스트링들 내에서 동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 예를 들면, 제 1 행의 셀 스트링들(CS11~CS1m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 하나의 페이지를 구성한다. 제 2 행의 셀 스트링들(CS21~CS2m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 다른 하나의 페이지를 구성한다. 드레인 선택 라인들(DSL1, DSL2) 중 어느 하나가 선택됨으로써 하나의 행 방향으로 배열되는 셀 스트링들이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
도 4는 도 1의 메모리 셀 어레이(110)의 다른 실시예(110_2)를 나타내는 도면이다.
도 4를 참조하면, 메모리 셀 어레이(110_2)는 복수의 메모리 블록들(BLK1'~BLKz')을 포함한다. 도 4에서, 인식의 편의를 위해 제 1 메모리 블록(BLK1')의 내부 구성이 도시되고, 나머지 메모리 블록들(BLK2'~BLKz')의 내부 구성은 생략되어 있다. 제 2 내지 제 z 메모리 블록들(BLK2'~BLKz')도 제 1 메모리 블록(BLK1')과 마찬가지로 구성됨이 이해될 것이다.
제 1 메모리 블록(BLK1')은 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m')을 포함한다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은 +Z 방향을 따라 신장된다. 제 1 메모리 블록(BLK1') 내에서, +X 방향으로 m개의 셀 스트링들이 배열된다. 도 4에서, +Y 방향으로 2개의 셀 스트링들이 배열되는 것으로 도시되었다. 하지만 이는 설명의 편의를 위한 것으로서 열 방향으로 3개 이상의 셀 스트링들이 배열될 수 있음이 이해될 것이다.
복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은, 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다.
각 셀 스트링의 소스 선택 트랜지스터(SST)은 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다. 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결된다. 제 1 행에 배열된 셀 스트링들(CS11'~CS1m')의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결된다. 제 2 행에 배열된 셀 스트링들(CS21'~CS2m')의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결된다. 다른 실시예로서, 셀 스트링들(CS11'~CS1m', CS21'~CS2m')의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)과 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)는 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들의 드레인 선택 트랜지스터들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11'~CS1m')의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21'~CS2m')의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
결과적으로, 각 셀 스트링에 파이프 트랜지스터(PT)가 제외된 것을 제외하면 도 4의 메모리 블록(BLK1')은 도 3의 메모리 블록(BLK1)과 유사한 등가 회로를 갖는다.
도 5는 본 발명의 일 실시 예에 따른 반도체 메모리 장치(100)에 포함되는 페이지 버퍼(PB1)를 나타내는 회로도이다. 도 5에 도시된 페이지 버퍼는 도 1의 읽기 및 쓰기 회로(130)에 포함된 페이지 버퍼들(PB1~PBm) 중 어느 하나일 수 있다. 읽기 및 쓰기 회로(130)에 포함된 복수의 페이지 버퍼들(PB1~PBm)은 서로 유사하게 구성될 수 있으므로, 이 중 어느 하나의 페이지 버퍼를 예를 들어 설명하도록 한다.
페이지 버퍼는 제어 로직(140)에서 출력되는 신호에 응답하여 동작할 수 있다. 이하에서 설명되는 신호들(PB_SENSE, SA_PRECH_N, SA_SENSE, SA_CSOC, SA_DISCH, PRECHSO_N)은 제어 로직(140)에서 출력되는 제어 신호(CTRPB)에 포함될 수 있다. 페이지 버퍼(PB1)에 대하여 구체적으로 설명하면 다음과 같다.
도 5를 참조하면, 페이지 버퍼(PB1)는 비트 라인(BL1)을 통해 메모리 셀과 연결되고, 제1 내지 제5 NMOS 트랜지스터들(N1~N5) 및 제1 내지 제3 PMOS 트랜지스터들(P1~P3)을 통해 전원 전압(VCORE)으로부터 공급된 전하(charge)를 비트 라인(BL1)에 차징(charging)하는 비트 라인 프리차지(Bit line precharge) 동작을 수행할 수 있다. 또한, 페이지 버퍼(PB1)는 제1 NMOS 트랜지스터(N1), 제4 NMOS 트랜지스터(N4) 및 제5 NMOS 트랜지스터(N5)를 통해 비트 라인(BL1)에 차징(charging)된 전하를 접지 전압으로 디스차지(discharge) 할 수 있다.
제1 NMOS 트랜지스터(N1)는 비트 라인(BL1)과 공통 노드(CSO) 사이에 연결된다. 제1 PMOS 트랜지스터(P1)는 전원 전압(VCORE)과 센스 앰프 노드(SAN) 사이에 연결된다. 제2 NMOS 트랜지스터(N2)는 공통 노드(CSO)와 센스 앰프 노드(SAN) 사이에 연결된다. 제2 PMOS 트랜지스터(P2)는 센스 앰프 노드(SAN)와 센싱 노드(SO) 사이에 연결된다. 제3 NMOS 트랜지스터(N3)는 센싱 노드(SO)와 공통 노드(CSO) 사이에 연결된다. 제3 PMOS 트랜지스터(P3)는 전원 전압(VCORE)과 센싱 노드(SO) 사이에 연결된다. 제4 및 제5 트랜지스터(N4, N5)는 공통 노드(CSO)와 접지 전압 사이에 직렬로 연결된다.
제1 NMOS 트랜지스터(N1)는 페이지 버퍼 센싱 신호(PB_SENSE)에 의해 제어되고, 제2 NMOS 트랜지스터(N2)는 전류 센싱 신호(SA_CSOC)에 의해 제어되며, 제3 NMOS 트랜지스터(N3)는 센스 앰프 센싱 신호(SA_SENSE)에 의해 제어된다. 또한, 제4 NMOS 트랜지스터(N4)는 센스 앰프 디스차지 신호(SA_DISCH)에 의해 제어되고, 제5 NMOS 트랜지스터(N5) 및 제1 PMOS 트랜지스터(P1)는 센싱 래치 회로(LATS)의 노드(QS) 전압에 의해 제어된다. 제2 PMOS 트랜지스터(P2)는 센스 앰프 프리차지 신호(SA_PRECH_N)에 의해 제어되고, 제3 PMOS 트랜지스터(P3)는 센싱 노드 프리차지 신호(PRECHSO_N)에 의해 제어된다. 즉, 제1 NMOS 트랜지스터(N1)의 게이트에는 페이지 버퍼 센싱 신호(PB_SENSE)가 인가되고, 제2 NMOS 트랜지스터(N2)의 게이트에는 전류 센싱 신호(SA_CSOC)가 인가되며, 제3 NMOS 트랜지스터(N3)의 게이트에는 센스 앰프 센싱 신호(SA_SENSE)가 인가된다. 또한, 제4 NMOS 트랜지스터(N4)의 게이트에는 센스 앰프 디스차지 신호(SA_DISCH)가 인가되고, 제5 NMOS 트랜지스터(N5) 및 제1 PMOS 트랜지스터(P1)의 게이트에는 센싱 래치 회로(LATS)의 노드(QS) 전압이 인가된다. 제2 PMOS 트랜지스터(P2)의 게이트에는 센스 앰프 프리차지 신호(SA_PRECH_N)가 인가되고, 제3 PMOS 트랜지스터(P3)의 게이트에는 센싱 노드 프리차지 신호(PRECHSO_N)가 인가된다.
센싱 래치 회로(LATS)는 노드(QS)와 연결된 두 개의 인버터들(미도시)로 구성되는 래치 및 노드(QS)의 전압을 제어하는 리셋 트랜지스터(미도시)와 세트 트랜지스터(미도시)를 포함할 수 있다. 센싱 래치 회로(LATS)의 구조는 널리 알려져 있으므로, 도 5에서는 그 구체적인 구성을 생략하기로 한다. 센싱 래치 회로(LATS)는 노드(QS)의 전압을 통해 제1 PMOS 트랜지스터(P1)를 턴온(turn-on) 또는 턴오프(turn-off) 시켜 비트 라인 프리차지(Bit line precharge) 동작을 제어할 수 있다.
메모리 셀에 대한 센싱 동작 중 센싱 노드(SO)의 전압은 메모리 셀(MC)의 문턱 전압에 기초하여 결정된다. 예를 들면, 비트 라인(BL1)의 전압은 선택된 메모리 셀의 문턱 전압에 기초하여 결정될 수 있다. 이때, 제1 NMOS 트랜지스터(N1) 및 제3 NMOS 트랜지스터(N3)가 턴온되면 비트 라인(BL1)과 센싱 노드(SO)는 공통 노드(CSO)를 통해 서로 연결되므로, 센싱 노드(SO)의 전압은 선택된 메모리 셀의 문턱 전압에 기초하여 결정될 수 있다. 센싱 래치 회로(LATS)는 메모리 셀의 문턱 전압을 센싱한 결과를 저장할 수 있다. 보다 구체적으로, 센싱 래치 회로(LATS)는 센싱 노드(SO)의 전위 레벨에 대응하는 데이터를 래치할 수 있다
본 발명의 일 실시 예에 따르면, 리드 동작 또는 프로그램 검증 동작 시 반도체 메모리 장치(100)의 온도에 따라 제1 NMOS 트랜지스터(N1)에 인가되는 페이지 버퍼 센싱 신호(PB_SENSE)가 조절될 수 있다. 보다 구체적으로, 리드 동작 또는 프로그램 검증 동작 중 비트라인 프리차지 동작 시, 반도체 메모리 장치(100)의 온도에 따라 제1 NMOS 트랜지스터(N1)에 인가되는 페이지 버퍼 센싱 신호(PB_SENSE)의 활성화 전압이 조절될 수 있다. 예를 들어, 반도체 메모리 장치(100)의 온도가 낮아질수록 제1 NMOS 트랜지스터(N1)에 인가되는 페이지 버퍼 센싱 신호(PB_SENSE)의 활성화 전압은 높게 조절될 수 있다. 마찬가지로, 반도체 메모리 장치(100)의 온도가 높아질수록 제1 NMOS 트랜지스터(N1)에 인가되는 페이지 버퍼 센싱 신호(PB_SENSE)의 활성화 전압은 낮게 조절될 수 있다.
본 발명의 일 실시 예에 따르면, 리드 동작 또는 프로그램 검증 동작 시 반도체 메모리 장치(100)의 온도에 따라 제2 NMOS 트랜지스터(N2)에 인가되는 전류 센싱 신호(SA_CSOC)가 조절될 수 있다. 보다 구체적으로, 리드 동작 또는 프로그램 검증 동작 중 비트라인 프리차지 동작 시, 반도체 메모리 장치(100)의 온도에 따라 제2 NMOS 트랜지스터(N2)에 인가되는 전류 센싱 신호(SA_CSOC)의 활성화 전압이 조절될 수 있다. 예를 들어, 반도체 메모리 장치(100)의 온도가 낮아질수록 제2 NMOS 트랜지스터(N2)에 인가되는 전류 센싱 신호(SA_CSOC)의 활성화 전압은 높게 조절될 수 있다. 마찬가지로, 반도체 메모리 장치(100)의 온도가 높아질수록 제2 NMOS 트랜지스터(N2)에 인가되는 전류 센싱 신호(SA_CSOC)의 활성화 전압은 낮게 조절될 수 있다.
도 6은 온도에 따른 메모리 셀의 동작 특성을 나타내는 그래프이다. 도 6을 참조하면, 선택된 메모리 셀의 리드 동작 또는 프로그램 검증 동작 시 반도체 메모리 장치의 온도에 따른 게이트 전압(Vg)과 셀 전류(ICELL) 사이의 관계가 도시되어 있다.
도 6에 도시되어 있는 바와 같이, 반도체 메모리 장치(100)의 온도가 높은 경우 동일한 게이트 전압(Vg)에서 메모리 셀에 흐르는 셀 전류(ICELL)가 크고, 온도가 낮을수록 셀 전류(ICELL)가 작다. 이는 반도체 메모리 장치(100)의 온도가 높은 상태(Hot state)에서의 기준 전류(Itrip)와, 반도체 메모리 장치(100)의 온도가 낮은 상태(Cold state)에서의 기준 전류(Itrip')이 상이할 수 있음을 의미한다.
본 발명의 일 실시 예에 의하면, 이러한 온도 변화에 따른 메모리 셀의 특성을 보상하기 위해, 리드 동작 또는 프로그램 동작 시 페이지 버퍼에 인가되는 제어 신호들(CTRPB) 중 페이지 버퍼 센싱 신호(PB_SENSE)의 활성화 전압 및 전류 센싱 신호(SA_CSOC)의 활성화 전압을 온도에 기초하여 결정할 수 있다. 즉, 반도체 메모리 장치(100)의 온도가 낮아질수록 제1 NMOS 트랜지스터(N1)에 인가되는 페이지 버퍼 센싱 신호(PB_SENSE)의 활성화 전압 및 제2 NMOS 트랜지스터(N2)에 인가되는 전류 센싱 신호(SA_CSOC)의 활성화 전압은 높게 조절될 수 있다. 마찬가지로, 반도체 메모리 장치(100)의 온도가 높아질수록 제1 NMOS 트랜지스터(N1)에 인가되는 페이지 버퍼 센싱 신호(PB_SENSE)의 활성화 전압 및 NMOS 트랜지스터(N2)에 인가되는 전류 센싱 신호(SA_CSOC)의 활성화 전압은 낮게 조절될 수 있다. 이에 따라, 온도가 변화함에 따라 메모리 셀에 흐르는 전류의 변화를 보상할 수 있다. 따라서, 반도체 메모리 장치의 리드 성능 또는 프로그램 검증 성능을 향상시킬 수 있다.
도 7은 본 발명의 일 실시 예에 따라 페이지 버퍼 센싱 신호(PB_SENSE)의 활성화 전압 및 전류 센싱 신호(SA_CSOC)의 활성화 전압을 생성하는 전압 생성부(150a)를 나타내는 회로도이다. 도 7에 도시된 전압 생성부(150a)는 도 1에 도시된 전압 생성부(150)의 예시적인 실시 예일 수 있다.
도 7을 참조하면, 전압 생성부(150a)는 트랜지스터들(TR1, TR2, TR3, TR4), 연산 증폭기들(AMP1, AMP2, AMP3) 및 저항들(R1, RV1)을 포함할 수 있다. 트랜지스터들(TR1, TR3)은 고전압(VH)과 저전압(VL) 사이에 직렬로 연결된다. 트랜지스터(TR2), 저항(R1), 트랜지스터(TR4) 및 저항(RV1)은 고전압(VH)과 저전압(VL) 사이에 직렬로 연결된다. 트랜지스터들(TR1, TR2)은 PMOS 트랜지스터일 수 있다. 한편, 트랜지스터들(TR3, TR4)는 NMOS 트랜지스터일 수 있다. 연산 증폭기(AMP1)의 출력단은 트랜지스터(TR3)의 게이트 단자와 연결된다. 또한, 연산 증폭기(AMP1)의 반전 입력단은 저전압(VL)과 연결된다. 연산 증폭기(AMP1)의 비반전 입력단으로 밴드갭 기준 전압(VBGR)이 입력된다. 밴드갭 기준 전압(VBGR)은 온도 변화에 둔감한 기준 전압으로서, 밴드갭 기준 전압 생성 회로에 의해 생성될 수 있다. 밴드갭 기준 전압 생성 회로는, 절대 온도에 비례하는(proportional to absolute temperatre; PTAT) 전압과 절대 온도에 반비례하는(complementary to absolute temperature; CTAT) 전압을 적절히 조합하여 온도 변화에 둔감한 밴드갭 기준 전압(VBGR)을 생성할 수 있다. 밴드갭 기준 전압 생성 회로 또한 전압 생성부(150a)에 포함될 수 있다.
연산 증폭기(AMP3)의 비반전 입력단은 저항(R1)과 트랜지스터(TR4)가 연결되는 노드(Nd1)에 연결된다. 연산 증폭기(AMP3)의 반전 입력단은 연산 증폭기(AMP3)의 출력단과 연결된다. 연산 증폭기(AMP2)의 비반전 입력단은 저항(R1)과 트랜지스터(TR2)가 연결되는 노드(Nd2)에 연결된다. 연산 증폭기(AMP2)의 반전 입력단은 연산 증폭기(AMP2)의 출력단과 연결된다. 즉, 연산 증폭기들(AMP2, AMP3)은 이득이 1인 버퍼 회로일 수 있다.
트랜지스터들(TR1, TR2, TR3)은 전류 미러(current mirror)를 형성할 수 있다. 밴드갭 기준 전압(VBGR)이 온도에 둔감한 전압이므로, 고전압(VH) 및 저전압(VL)이 온도에 따라 다소 변화하더라도 일정한 전류가 트랜지스터(TR2)를 통해 흐를 수 있다.
저항(R1)은 고정 저항일 수 있고, 저항(RV1)은 가변 저항일 수 있다. 보다 구체적으로, 저항(RV1)의 저항값은 온도 센서(160)로부터 수신되는 온도 코드(TCODE)에 따라 변화할 수 있다. 예를 들어, 온도 코드(TCODE)가 높은 온도를 가리키는 경우 저항(RV1)의 값은 감소하고, 온도 코드(TCODE)가 낮은 온도를 가리키는 경우 저항(RV1)의 값은 증가할 수 있다.
저항(RV1)의 값이 감소하는 경우, 연산 증폭기(AMP3)로부터 출력되는 페이지 버퍼 센싱 신호(PB_SENSE)의 활성화 전압(VPB_SESNSE) 또한 감소할 수 있다. 마찬가지로, 저항(RV1)의 값이 감소하는 경우, 연산 증폭기(AMP2)로부터 출력되는 전류 센싱 신호(SA_CSOC)의 활성화 전압(VSA_CSOC) 또한 감소할 수 있다.
즉, 반도체 메모리 장치(100)의 온도가 높아지는 경우, 저항(RV1)의 값이 감소하여 페이지 버퍼 센싱 신호(PB_SENSE)의 활성화 전압(VPB_SESNSE) 및 전류 센싱 신호(SA_CSOC)의 활성화 전압(VSA_CSOC)이 감소할 수 있다.
반대로, 반도체 메모리 장치(100)의 온도가 낮아지는 경우, 저항(RV1)의 값이 증가하여 페이지 버퍼 센싱 신호(PB_SENSE)의 활성화 전압(VPB_SESNSE) 및 전류 센싱 신호(SA_CSOC)의 활성화 전압(VSA_CSOC)이 증가할 수 있다.
한편, 도 7에 도시된 회로도에 의하면, 전압 분배 원칙에 따라 전류 센싱 신호(SA_CSOC)의 활성화 전압(VSA_CSOC)이 페이지 버퍼 센싱 신호(PB_SENSE)의 활성화 전압(VPB_SESNSE)보다 크다.
도 8은 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 제어 신호들(CTRLPB)을 나타내는 타이밍도이다. 전술한 바와 같이, 제어 로직(140)으로부터 출력되어 페이지 버퍼들(PB1~PBm)로 인가되는 제어 신호들(CTRLPB)은 센스 앰프 프리차지 신호(SA_PRECH_N), 센스 앰프 센싱 신호(SA_SENSE), 전류 센싱 신호(SA_CSOC), 페이지 버퍼 센싱 신호(PB_SENSE)를 포함한다.
센스 앰프 센싱 신호(SA_SENSE)의 활성화 전압은 전원 전압(VCORE)일 수 있다. 반도체 메모리 장치(100)가 상대적으로 고온인 상태에서, 페이지 버퍼 센싱 신호(PB_SENSE)의 활성화 전압은 제1 전압(V1)일 수 있고, 전류 센싱 신호(SA_CSOC)의 활성화 전압은 제2 전압(V2)일 수 있다. 제1 전압(V1)은, 반도체 메모리 장치(100)가 고온인 상태에서 도 7의 전압 생성부(150a)에 의해 출력되는 페이지 버퍼 센싱 신호(PB_SENSE)의 활성화 전압(VPB_SESNSE)일 수 있다. 또한, 제2 전압(V2)은, 반도체 메모리 장치(100)가 고온인 상태에서 도 7의 전압 생성부(150a)에 의해 출력되는 전류 센싱 신호(SA_CSOC)의 활성화 전압(VSA_CSOC)일 수 있다. 전술한 바와 같이, 전압 분배 원칙에 따라 전류 센싱 신호(SA_CSOC)의 활성화 전압(VSA_CSOC)이 페이지 버퍼 센싱 신호(PB_SENSE)의 활성화 전압(VPB_SESNSE)보다 크다. 따라서, 제2 전압(V2)은 제1 전압(V1)보다 클 수 있다.
반도체 메모리 장치(100)의 온도가 상대적으로 고온에서 상대적으로 저온으로 변화하는 경우, 페이지 버퍼 센싱 신호(PB_SENSE)의 활성화 전압은 제1 전압(V1)에서 제1 편차(Δa)만큼 증가한 값이 될 수 있다. 또한, 반도체 메모리 장치(100)의 온도가 상대적으로 고온에서 상대적으로 저온으로 변화하는 경우, 전류 센싱 신호(SA_CSOC)의 활성화 전압은 제2 전압(V2)에서 제2 편차(Δb)만큼 증가한 값이 될 수 있다. 도 7을 참조하여 전술한 바와 같이, 반도체 메모리 장치(100)의 온도가 낮아지는 경우, 저항(RV1)의 값이 증가하여 페이지 버퍼 센싱 신호(PB_SENSE)의 활성화 전압(VPB_SESNSE) 및 전류 센싱 신호(SA_CSOC)의 활성화 전압(VSA_CSOC)이 증가할 수 있다.
도 7 및 도 8에 도시된 실시 예에 의하면, 온도가 변화하는 경우에 페이지 버퍼 센싱 신호(PB_SENSE)의 활성화 전압(VPB_SESNSE) 및 전류 센싱 신호(SA_CSOC)의 활성화 전압(VSA_CSOC)이 변경될 뿐, 센스 앰프 센싱 신호(SA_SENSE)의 활성화 전압은 전원 전압(VCORE)으로 고정되어 있다. 페이지 버퍼(PB1)의 안정적인 동작을 위해, 센스 앰프 센싱 신호(SA_SENSE)의 활성화 전압 값은 전류 센싱 신호(SA_CSOC)의 활성화 전압 값보다 크게 설계된다. 반도체 메모리 장치(100)의 온도가 하강함에 따라 전류 센싱 신호(SA_CSOC)의 활성화 전압 값이 증가하는 경우, 센스 앰프 센싱 신호(SA_SENSE)의 활성화 전압과 전류 센싱 신호(SA_CSOC)와 활성화 전압 사이의 마진 값이 줄어들게 된다. 센스 앰프 센싱 신호(SA_SENSE)의 활성화 전압과 전류 센싱 신호(SA_CSOC)와 활성화 전압 사이의 마진 값을 충분히 확보하지 못하는 경우, 페이지 버퍼(PB1)의 동작 안정성이 저하될 수 있다.
본 발명의 다른 실시 예에 의하면, 반도체 메모리 장치(100)의 온도 변화에 따라 전류 센싱 신호(SA_CSOC)의 활성화 전압을 조절하는 경우에, 센스 앰프 센싱 신호(SA_SENSE)의 활성화 전압을 함께 조절할 수 있다. 즉, 반도체 메모리 장치(100)의 온도가 낮아짐에 따라 전류 센싱 신호(SA_CSOC)의 활성화 전압을 증가시키는 경우, 센스 앰프 센싱 신호(SA_SENSE)의 활성화 전압 또한 함께 증가시킬 수 있다. 이에 따라, 반도체 메모리 장치(100)의 온도가 변화함에 따라 메모리 셀에 흐르는 전류의 변화를 보상하기 위해 전류 센싱 신호(SA_CSOC)의 활성화 전압을 증가시키는 경우, 센스 앰프 센싱 신호(SA_SENSE)의 활성화 전압과 전류 센싱 신호(SA_CSOC)와 활성화 전압 사이의 마진 값을 충분히 확보할 수 있다. 따라서, 페이지 버퍼(PB1)의 동작 안정성을 향상시킬 수 있다.
도 9는 본 발명의 다른 실시 예에 따라 페이지 버퍼 센싱 신호(PB_SENSE)의 활성화 전압, 전류 센싱 신호(SA_CSOC)의 활성화 전압 및 센스 앰프 센싱 신호(SA_SENSE)의 활성화 전압을 생성하는 전압 생성부(150b)를 나타내는 회로도이다. 도 9에 도시된 전압 생성부(150b)는 도 1에 도시된 전압 생성부(150)의 예시적인 실시 예일 수 있다.
도 9를 참조하면, 전압 생성부(150a)는 트랜지스터들(TR5, TR6, TR7, TR8), 연산 증폭기들(AMP5, AMP6, AMP7, AMP8) 및 저항들(R2, R3, RV2)을 포함할 수 있다. 트랜지스터들(TR5, TR7)은 고전압(VH)과 저전압(VL) 사이에 직렬로 연결된다. 트랜지스터(TR6), 저항(R2), 저항(R3), 트랜지스터(TR8) 및 저항(RV2)은 고전압(VH)과 저전압(VL) 사이에 직렬로 연결된다. 트랜지스터들(TR5, TR6)은 PMOS 트랜지스터일 수 있다. 한편, 트랜지스터들(TR7, TR8)은 NMOS 트랜지스터일 수 있다. 연산 증폭기(AMP5)의 출력단은 트랜지스터(TR7)의 게이트 단자와 연결된다. 또한, 연산 증폭기(AMP5)의 반전 입력단은 저전압(VL)과 연결된다. 연산 증폭기(AMP5)의 비반전 입력단으로 밴드갭 기준 전압(VBGR)이 입력된다. 밴드갭 기준 전압(VBGR)은 온도 변화에 둔감한 기준 전압으로서, 밴드갭 기준 전압 생성 회로에 의해 생성될 수 있다. 밴드갭 기준 전압 생성 회로는, 절대 온도에 비례하는(proportional to absolute temperatre; PTAT) 전압과 절대 온도에 반비례하는(complementary to absolute temperature; CTAT) 전압을 적절히 조합하여 온도 변화에 둔감한 밴드갭 기준 전압(VBGR)을 생성할 수 있다. 밴드갭 기준 전압 생성 회로 또한 전압 생성부(150b)에 포함될 수 있다.
연산 증폭기(AMP8)의 비반전 입력단은 저항(R2)과 트랜지스터(TR8)가 연결되는 노드(Nd3)에 연결된다. 연산 증폭기(AMP8)의 반전 입력단은 연산 증폭기(AMP8)의 출력단과 연결된다. 연산 증폭기(AMP7)의 비반전 입력단은 저항(R2)과 저항(R3)이 연결되는 노드(Nd4)에 연결된다. 연산 증폭기(AMP7)의 반전 입력단은 연산 증폭기(AMP7)의 출력단과 연결된다. 연산 증폭기(AMP6)의 비반전 입력단은 저항(R3)과 트랜지스터(TR6)가 연결되는 노드(Nd5)에 연결된다. 연산 증폭기(AMP6)의 반전 입력단은 연산 증폭기(AMP6)의 출력단과 연결된다. 즉, 연산 증폭기들(AMP6, AMP7, AMP8)은 이득이 1인 버퍼 회로일 수 있다.
트랜지스터들(TR5, TR6, TR7)은 전류 미러(current mirror)를 형성할 수 있다. 밴드갭 기준 전압(VBGR)이 온도에 둔감한 전압이므로, 고전압(VH) 및 저전압(VL)이 온도에 따라 다소 변화하더라도 일정한 전류가 트랜지스터(TR6)를 통해 흐를 수 있다.
저항들(R2, R3)은 고정 저항일 수 있고, 저항(RV2)은 가변 저항일 수 있다. 보다 구체적으로, 저항(RV2)의 저항값은 온도 센서(160)로부터 수신되는 온도 코드(TCODE)에 따라 변화할 수 있다. 예를 들어, 온도 코드(TCODE)가 높은 온도를 가리키는 경우 저항(RV2)의 값은 감소하고, 온도 코드(TCODE)가 낮은 온도를 가리키는 경우 저항(RV2)의 값은 증가할 수 있다.
저항(RV2)의 값이 감소하는 경우, 연산 증폭기(AMP8)로부터 출력되는 페이지 버퍼 센싱 신호(PB_SENSE)의 활성화 전압(VPB_SESNSE) 또한 감소할 수 있다. 마찬가지로, 저항(RV2)의 값이 감소하는 경우, 연산 증폭기(AMP7)로부터 출력되는 전류 센싱 신호(SA_CSOC)의 활성화 전압(VSA_CSOC) 또한 감소할 수 있다. 한편, 저항(RV2)의 값이 감소하는 경우, 연산 증폭기(AMP6)로부터 출력되는 센스 앰프 센싱 신호(SA_SENSE)의 활성화 전압(VSA_SENSE) 또한 감소할 수 있다.
즉, 반도체 메모리 장치(100)의 온도가 높아지는 경우, 저항(RV2)의 값이 감소하여 페이지 버퍼 센싱 신호(PB_SENSE)의 활성화 전압(VPB_SESNSE), 전류 센싱 신호(SA_CSOC)의 활성화 전압(VSA_CSOC) 및 센스 앰프 센싱 신호(SA_SENSE)의 활성화 전압(VSA_SENSE)이 감소할 수 있다.
반대로, 반도체 메모리 장치(100)의 온도가 낮아지는 경우, 저항(RV2)의 값이 증가하여 페이지 버퍼 센싱 신호(PB_SENSE)의 활성화 전압(VPB_SESNSE), 전류 센싱 신호(SA_CSOC)의 활성화 전압(VSA_CSOC) 및 센스 앰프 센싱 신호(SA_SENSE)의 활성화 전압(VSA_SENSE)이 증가할 수 있다.
한편, 도 9에 도시된 회로도에 의하면, 전압 분배 원칙에 따라 전류 센싱 신호(SA_CSOC)의 활성화 전압(VSA_CSOC)이 페이지 버퍼 센싱 신호(PB_SENSE)의 활성화 전압(VPB_SESNSE)보다 크고, 센스 앰프 센싱 신호(SA_SENSE)의 활성화 전압(VSA_SENSE)이 전류 센싱 신호(SA_CSOC)의 활성화 전압(VSA_CSOC)보다 크다. 한편, 도 9에 도시된 회로도에 의하면, 하나의 가변 저항만을 포함하는 실시 예가 도시되어 있으나, 본 발명은 이에 한정되지 않는다. 예를 들어, 저항(R2) 또는 저항(R3) 중 적어도 하나 이상이 가변 저항으로 구성될 수 있다. 이러한 실시 예에서, 온도 코드(TCODE)가 높은 온도를 가리키는 경우 저항(R2) 또는 저항(R3)을 대체하는 가변 저항의 값은 감소하고, 온도 코드(TCODE)가 낮은 온도를 가리키는 경우 저항(R2) 또는 저항(R3)을 대체하는 가변 저항의 값은 증가할 수 있다.
도 10은 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 제어 신호들(CTRLPB)을 나타내는 타이밍도이다. 전술한 바와 같이, 제어 로직(140)으로부터 출력되어 페이지 버퍼들(PB1~PBm)로 인가되는 제어 신호들(CTRLPB)은 센스 앰프 프리차지 신호(SA_PRECH_N), 센스 앰프 센싱 신호(SA_SENSE), 전류 센싱 신호(SA_CSOC), 페이지 버퍼 센싱 신호(PB_SENSE)를 포함한다.
반도체 메모리 장치(100)가 상대적으로 고온인 상태에서, 페이지 버퍼 센싱 신호(PB_SENSE)의 활성화 전압은 제3 전압(V3)일 수 있고, 전류 센싱 신호(SA_CSOC)의 활성화 전압은 제4 전압(V4)일 수 있다. 한편, 센스 앰프 센싱 신호(SA_SENSE)의 활성화 전압은 제5 전압(V5)일 수 있다. 제3 전압(V3)은, 반도체 메모리 장치(100)가 고온인 상태에서 도 9의 전압 생성부(150b)에 의해 출력되는 페이지 버퍼 센싱 신호(PB_SENSE)의 활성화 전압(VPB_SESNSE)일 수 있다. 제4 전압(V4)은, 반도체 메모리 장치(100)가 고온인 상태에서 도 9의 전압 생성부(150b)에 의해 출력되는 전류 센싱 신호(SA_CSOC)의 활성화 전압(VSA_CSOC)일 수 있다. 한편, 제5 전압(V5)은, 반도체 메모리 장치(100)가 고온인 상태에서 도 9의 전압 생성부(150b)에 의해 출력되는 센스 앰프 센싱 신호(SA_SENSE)의 활성화 전압(VSA_SENSE)일 수 있다. 전술한 바와 같이, 전압 분배 원칙에 따라 전류 센싱 신호(SA_CSOC)의 활성화 전압(VSA_CSOC)이 페이지 버퍼 센싱 신호(PB_SENSE)의 활성화 전압(VPB_SESNSE)보다 크고, 센스 앰프 센싱 신호(SA_SENSE)의 활성화 전압(VSA_SENSE)은 전류 센싱 신호(SA_CSOC)의 활성화 전압(VSA_CSOC)보다 크다. 따라서, 제4 전압(V4)은 제3 전압(V3)보다 크고, 제5 전압(V5)은 제4 전압(V4)보다 클 수 있다.
반도체 메모리 장치(100)의 온도가 상대적으로 고온에서 상대적으로 저온으로 변화하는 경우, 페이지 버퍼 센싱 신호(PB_SENSE)의 활성화 전압은 제3 전압(V3)에서 제3 편차(Δc)만큼 증가한 값이 될 수 있다. 또한, 반도체 메모리 장치(100)의 온도가 상대적으로 고온에서 상대적으로 저온으로 변화하는 경우, 전류 센싱 신호(SA_CSOC)의 활성화 전압은 제4 전압(V4)에서 제4 편차(Δd)만큼 증가한 값이 될 수 있다. 한편, 반도체 메모리 장치(100)의 온도가 상대적으로 고온에서 상대적으로 저온으로 변화하는 경우, 센스 앰프 센싱 신호 (SA_SENSE)의 활성화 전압은 제5 전압(V5)에서 제5 편차(Δe)만큼 증가한 값이 될 수 있다. 도 9를 참조하여 전술한 바와 같이, 반도체 메모리 장치(100)의 온도가 낮아지는 경우, 저항(RV2)의 값이 증가하여 페이지 버퍼 센싱 신호(PB_SENSE)의 활성화 전압(VPB_SESNSE), 전류 센싱 신호(SA_CSOC)의 활성화 전압(VSA_CSOC) 및 센스 앰프 센싱 신호(SA_SENSE)의 활성화 전압(VSA_SENSE)이 증가할 수 있다.
도 9 및 도 10에 도시된 실시 예에 의하면, 반도체 메모리 장치(100)의 온도 변화에 따라 전류 센싱 신호(SA_CSOC)의 활성화 전압을 조절하는 경우에, 센스 앰프 센싱 신호(SA_SENSE)의 활성화 전압을 함께 조절할 수 있다. 즉, 반도체 메모리 장치(100)의 온도가 낮아짐에 따라 전류 센싱 신호(SA_CSOC)의 활성화 전압을 증가시키는 경우, 센스 앰프 센싱 신호(SA_SENSE)의 활성화 전압 또한 함께 증가시킬 수 있다. 이에 따라, 반도체 메모리 장치(100)의 온도가 변화함에 따라 메모리 셀에 흐르는 전류의 변화를 보상하기 위해 전류 센싱 신호(SA_CSOC)의 활성화 전압을 증가시키는 경우, 센스 앰프 센싱 신호(SA_SENSE)의 활성화 전압과 전류 센싱 신호(SA_CSOC)와 활성화 전압 사이의 마진 값을 충분히 확보할 수 있다. 따라서, 페이지 버퍼(PB1)의 동작 안정성을 향상시킬 수 있다.
도 11은 도 1의 반도체 메모리 장치(100)를 포함하는 메모리 시스템(1000)을 보여주는 블록도이다.
도 11을 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(100) 및 컨트롤러(1200)를 포함한다.
반도체 메모리 장치(100)는 도 1을 참조하여 설명된 바와 마찬가지로 구성되고, 동작할 수 있다. 이하, 중복되는 설명은 생략된다.
컨트롤러(1200)는 호스트(Host) 및 반도체 메모리 장치(100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1200)는 반도체 메모리 장치(100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1200)는 반도체 메모리 장치(100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1200)는 반도체 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1200)는 반도체 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(1200)는 램(1210, Random Access Memory), 프로세싱 유닛(1220, processing unit), 호스트 인터페이스(1230, host interface), 메모리 인터페이스(1240, memory interface) 및 에러 정정 블록(1250)을 포함한다. 램(1210)은 프로세싱 유닛(1220)의 동작 메모리, 반도체 메모리 장치(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛(1220)은 컨트롤러(1200)의 제반 동작을 제어한다.
호스트 인터페이스(1230)는 호스트(Host) 및 컨트롤러(1200) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 컨트롤러(1200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
메모리 인터페이스(1240)는 반도체 메모리 장치(100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
에러 정정 블록(1250)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(100)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다.
컨트롤러(1200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(1200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(1000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline integrated circuit (SOIC), Shrink Small Outline Package(SSOP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 12는 도 11의 메모리 시스템(1000)의 응용 예를 보여주는 블록도이다.
도 12를 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 복수의 반도체 메모리 칩들을 포함한다. 복수의 반도체 메모리 칩들은 복수의 그룹들로 분할된다.
도 12에서, 복수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 1을 참조하여 설명된 반도체 메모리 장치(100) 중 하나와 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 11을 참조하여 설명된 컨트롤러(1200)와 마찬가지로 구성되고, 복수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 복수의 메모리 칩들을 제어하도록 구성된다.
도 12에서, 하나의 채널에 복수의 반도체 메모리 칩들이 연결되는 것으로 설명되었다. 그러나, 하나의 채널에 하나의 반도체 메모리 칩이 연결되도록 메모리 시스템(2000)이 변형될 수 있음이 이해될 것이다.
도 13은 도 12를 참조하여 설명된 메모리 시스템(2000)을 포함하는 컴퓨팅 시스템(3000)을 보여주는 블록도이다.
도 13을 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 13에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 13에서, 도 12를 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 11을 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 실시 예로서, 컴퓨팅 시스템(3000)은 도 11 및 도 12를 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허 청구 범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100: 반도체 메모리 장치 110: 메모리 셀 어레이
120: 어드레스 디코더 130: 읽기 및 쓰기 회로
140: 제어 로직 150: 전압 생성부
160: 온도 센서

Claims (20)

  1. 데이터를 저장하기 위한 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    비트 라인을 통해 상기 복수의 메모리 셀들 중 적어도 하나의 메모리 셀과 연결되어, 상기 메모리 셀에 저장된 데이터를 리드하도록 동작하는 페이지 버퍼;
    상기 페이지 버퍼의 동작을 제어하기 위한 복수의 제어 신호들을 생성하는 제어 로직; 및
    상기 복수의 제어 신호들의 활성화 전압들을 생성하는 전압 생성부를 포함하는 반도체 메모리 장치로서, 상기 페이지 버퍼는:
    상기 비트 라인과 제1 노드 사이에 연결되는 제1 트랜지스터;
    전원 전압과 제2 노드 사이에 연결되는 제2 트랜지스터;
    상기 제1 노드와 상기 제2 노드 사이에 연결되는 제3 트랜지스터;
    상기 제2 노드와 제3 노드 사이에 연결되는 제4 트랜지스터; 및
    상기 제1 노드와 상기 제3 노드 사이에 연결되는 제5 트랜지스터를 포함하고,
    상기 전압 생성부는 상기 반도체 메모리 장치의 온도에 기초하여, 상기 복수의 제어 신호들 중 상기 제5 트랜지스터를 제어하는 제1 제어 신호의 활성화 전압을 제어하는, 반도체 메모리 장치.
  2. 제1 항에 있어서, 상기 제1 트랜지스터, 상기 제3 트랜지스터 및 상기 제5 트랜지스터는 NMOS 트랜지스터이고, 상기 제2 트랜지스터 및 상기 제4 트랜지스터는 PMOS 트랜지스터인 것을 특징으로 하는, 반도체 메모리 장치.
  3. 제1 항에 있어서, 상기 반도체 메모리 장치의 온도가 하락하는 경우, 상기 전압 생성부는 상기 제1 제어 신호의 활성화 전압을 증가시키는 것을 특징으로 하는, 반도체 메모리 장치.
  4. 제1 항에 있어서, 상기 전압 생성부는 상기 반도체 메모리 장치의 온도에 기초하여, 상기 제3 트랜지스터를 제어하는 제2 제어 신호의 활성화 전압을 제어하는 것을 특징으로 하는, 반도체 메모리 장치.
  5. 제4 항에 있어서, 상기 반도체 메모리 장치의 온도가 하락하는 경우, 상기 전압 생성부는 상기 제2 제어 신호의 활성화 전압을 증가시키는 것을 특징으로 하는, 반도체 메모리 장치.
  6. 제1 항에 있어서, 상기 전압 생성부는 상기 반도체 메모리 장치의 온도에 기초하여, 상기 제1 트랜지스터를 제어하는 제3 제어 신호의 활성화 전압을 제어하는 것을 특징으로 하는, 반도체 메모리 장치.
  7. 제6 항에 있어서, 상기 반도체 메모리 장치의 온도가 하락하는 경우, 상기 전압 생성부는 상기 제3 제어 신호의 활성화 전압을 증가시키는 것을 특징으로 하는, 반도체 메모리 장치.
  8. 제1 항에 있어서, 상기 페이지 버퍼는:
    상기 제1 노드와 접지 전압 사이에 직렬로 연결되는 제6 및 제7 트랜지스터; 및
    상기 제2 트랜지스터의 게이트 및 상기 제7 트랜지스터의 게이트에 연결되는 래치 회로를 더 포함하는 것을 특징으로 하는, 반도체 메모리 장치.
  9. 제8 항에 있어서, 상기 페이지 버퍼는 상기 전원 전압과 상기 제3 노드 사이에 연결되는 제8 트랜지스터를 더 포함하는 것을 특징으로 하는, 반도체 메모리 장치.
  10. 제6 항에 있어서, 상기 반도체 메모리 장치의 온도를 센싱하여 온도 코드를 생성하는 온도 센서를 더 포함하고,
    상기 전압 생성부는 상기 온도 코드에 기초하여 상기 제1 제어 신호, 상기 제2 제어 신호및 상기 제3 제어 신호의 활성화 전압을 제어하는 것을 특징으로 하는, 반도체 메모리 장치.
  11. 제10 항에 있어서, 상기 전압 생성부는 상기 온도 코드에 기초하여 저항값이 변화하는 가변 저항을 포함하는 것을 특징으로 하는, 반도체 메모리 장치.
  12. 제10 항에 있어서, 상기 제1 제어 신호의 활성화 전압은 상기 제2 제어 신호의 활성화 전압보다 큰 것을 특징으로 하는, 반도체 메모리 장치.
  13. 제12 항에 있어서, 상기 제2 제어 신호의 활성화 전압은 상기 제3 제어 신호의 활성화 전압보다 큰 것을 특징으로 하는, 반도체 메모리 장치.
  14. 비트 라인과 연결되어 메모리 셀의 문턱 전압을 센싱하는 페이지 버퍼; 및
    상기 페이지 버퍼에 입력되는 복수의 제어 신호들의 활성화 전압들을 생성하는 전압 생성부를 포함하는 반도체 메모리 장치로서, 상기 페이지 버퍼는:
    상기 비트 라인과 공통 노드 사이에 연결되는 제1 NMOS 트랜지스터;
    전원 전압과 센스 앰프 노드 사이에 연결되는 제1 PMOS 트랜지스터;
    상기 센스 앰프 노드와 상기 공통 노드 사이에 연결되는 제2 NMOS 트랜지스터;
    상기 센스 앰프 노드와 센싱 노드 사이에 연결되는 제2 PMOS 트랜지스터; 및
    상기 공통 노드와 상기 센싱 노드 사이에 연결되는 제3 NMOS 트랜지스터를 포함하고,
    상기 전압 생성부는 상기 반도체 메모리 장치의 온도에 기초하여, 상기 제3 NMOS 트랜지스터의 게이트에 인가되는 센스 앰프 센싱 신호의 활성화 전압을 제어하는, 반도체 메모리 장치.
  15. 제14 항에 있어서, 상기 전압 생성부는 상기 반도체 메모리 장치의 온도에 기초하여, 상기 제2 NMOS 트랜지스터의 게이트에 인가되는 전류 센싱 신호의 활성화 전압을 제어하는, 반도체 메모리 장치.
  16. 제15 항에 있어서, 상기 반도체 메모리 장치의 온도가 하락하는 경우, 상기 전압 생성부는 상기 센스 앰프 센싱 신호 및 상기 전류 센싱 신호의 활성화 전압들을 증가시키는 것을 특징으로 하는, 반도체 메모리 장치.
  17. 제16 항에 있어서, 상기 센스 앰프 센싱 신호의 활성화 전압은 상기 전류 센싱 신호의 활성화 전압보다 큰 것을 특징으로 하는, 반도체 메모리 장치.
  18. 제17 항에 있어서, 상기 전압 생성부는 상기 반도체 메모리 장치의 온도에 기초하여, 상기 제1 NMOS 트랜지스터의 게이트에 인가되는 페이지 버퍼 센싱 신호의 활성화 전압을 제어하는, 반도체 메모리 장치.
  19. 제18 항에 있어서, 상기 반도체 메모리 장치의 온도가 하락하는 경우, 상기 전압 생성부는 상기 페이지 버퍼 센싱 신호의 활성화 전압을 증가시키는 것을 특징으로 하는, 반도체 메모리 장치.
  20. 제14 항에 있어서, 상기 페이지 버퍼는:
    상기 공통 노드와 접지 전압 사이에 직렬로 연결되는 제4 및 제5 NMOS 트랜지스터;
    상기 전원 전압과 상기 센싱 노드 사이에 연결되는 제3 PMOS 트랜지스터; 및
    상기 제1 PMOS 트랜지스터의 게이트 및 상기 제5 NMOS 트랜지스터의 게이트에 연결되는 센싱 래치 회로를 더 포함하는 것을 특징으로 하는, 반도체 메모리 장치.
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