KR20210120237A - 신호 생성기 및 이를 포함하는 메모리 장치 - Google Patents

신호 생성기 및 이를 포함하는 메모리 장치 Download PDF

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Abstract

본 기술은 기준 전압 및 피드백 전압에 따라 증폭 전압을 출력하는 제1 증폭기; 상기 증폭 전압을 분배하여 분배 전압 및 상기 피드백 전압을 생성하는 분배 회로; 및 상기 증폭 전압에 따라 공통 센싱 신호를 출력하고, 상기 분배 전압에 따라 센싱 신호를 출력하는 버퍼 그룹을 포함하는 신호 생성기 및 이를 포함하는 메모리 장치를 포함한다.

Description

신호 생성기 및 이를 포함하는 메모리 장치{Signal Generator and memory device having the same}
본 발명은 신호 생성기 및 이를 포함하는 메모리 장치에 관한 것으로, 보다 구체적으로는 메모리 장치의 페이지 버퍼를 제어하기 위한 신호들을 생성하는 신호 생성기 및 이를 포함하는 메모리 장치에 관한 것이다.
메모리 장치는 전원 공급이 차단되면 저장된 데이터가 소멸되는 휘발성 메모리 장치 및 전원 공급이 차단되더라도 저장된 데이터가 유지되는 비휘발성 메모리 장치를 포함할 수 있다.
휘발성 메모리 장치는 DRAM(dynamic random-access memory) 및 SRAM(static random-access memory)를 포함할 수 있다. 비휘발성 메모리 장치는 ROM(read only memory), PROM(programmable read only memory), EPROM(erasable PROM), EEPROM(Electrically EPROM), flash 메모리 장치 등을 포함할 수 있다.
메모리 장치는 메모리 셀 어레이, 주변 회로들 및 로직 회로를 포함할 수 있다.
메모리 셀 어레이는 복수의 메모리 셀들을 포함하며, 복수의 메모리 셀들은 데이터를 저장할 수 있다.
주변 회로들은 메모리 셀 어레이에 데이터를 프로그램하거나 프로그램된 데이터를 리드하거나, 프로그램된 데이터를 소거하도록 구성될 수 있다.
로직 회로는 커맨드 및 어드레스에 따라 주변 회로들을 제어하도록 구성될 수 있다. 로직 회로는 커맨드에 응답하여 알고리즘을 수행하는 소프트웨어와, 알고리즘에 따라 다양한 신호들을 출력하는 하드웨어를 포함할 수 있다.
본 발명의 실시예는 주변 회로들을 제어하기 위한 신호들을 정확한 시간에 제어하기 위한 신호들을 생성할 수 있는 신호 출력 회로 및 이의 동작 방법을 제공한다.
본 발명의 실시예에 따른 신호 출력 회로는, 기준 전압 및 피드백 전압에 따라 증폭 전압을 출력하는 제1 증폭기; 상기 증폭 전압을 분배하여 분배 전압 및 상기 피드백 전압을 생성하는 분배 회로; 및 상기 증폭 전압에 따라 공통 센싱 신호를 출력하고, 상기 분배 전압에 따라 센싱 신호를 출력하는 버퍼 그룹을 포함한다.
본 발명의 실시예에 따른 메모리 장치는, 데이터가 저장되는 메모리 블록; 비트라인들을 통해 상기 메모리 블록에 연결된 페이지 버퍼들; 및 상기 페이지 버퍼들을 제어하기 위한 페이지 제어 신호들을 출력하는 신호 생성 회로를 포함하고, 상기 신호 생성 회로는 하나의 피드백 루프를 통해 생성되는 증폭 전압과 분배 전압에 따라 상기 페이지 제어 신호에 포함된 공통 센싱 신호 및 센싱 신호를 출력하고, 상기 페이지 버퍼들은 상기 공통 센싱 신호 및 상기 센싱 신호를 포함한 상기 페이지 제어 신호들에 응답하여 상기 비트라인들을 프리차지하거나, 상기 비트라인들의 전압 또는 전류를 센싱하는 것을 특징으로 한다.
본 기술은 주변 회로들을 제어하는 신호들을 생성하는 신호 출력 회로의 신뢰도 저하를 방지함으로써, 신호 출력 회로를 포함하는 메모리 장치의 신뢰도를 개선시킬 수 있다.
도 1은 본 발명의 실시 예에 따른 메모리 장치를 설명하기 위한 도면이다.
도 2는 메모리 셀 어레이를 구체적으로 설명하기 위한 도면이다.
도 3은 메모리 블록과 페이지 버퍼 그룹의 연결 관계를 설명하기 위한 도면이다.
도 4는 제n 페이지 버퍼를 설명하기 위한 회로도이다.
도 5는 신호 출력 회로를 설명하기 위한 도면이다.
도 6a는 본 발명의 제1 실시 예에 따른 신호 생성부를 설명하기 위한 회로도이다.
도 6b는 본 발명의 제2 실시 예에 따른 신호 생성부를 설명하기 위한 회로도이다.
도 6c는 본 발명의 제3 실시 예에 따른 신호 생성부를 설명하기 위한 회로도이다.
도 6d는 본 발명의 제4 실시 예에 따른 신호 생성부를 설명하기 위한 회로도이다.
도 7은 본 발명의 실시예에 따른 메모리 장치를 포함하는 메모리 시스템의 실시 예를 설명하기 위한 도면이다.
도 8은 본 발명의 실시예에 따른 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명의 실시 예에 따른 메모리 장치를 설명하기 위한 도면이다.
도 1을 참조하면, 메모리 장치(1100)는 데이터가 저장되는 메모리 셀 어레이(Memory Cell Array; 110)와, 프로그램, 리드 또는 소거 동작을 수행하는 주변 회로들(120~160)과, 주변 회로들(120~160)을 제어하는 로직 회로(170)를 포함할 수 있다.
메모리 셀 어레이(110)는 데이터가 저장되는 복수의 메모리 블록들을 포함할 수 있다. 메모리 블록들 각각은 복수의 메모리 셀들을 포함하며, 메모리 셀들은 기판에 평행하게 배열되는 2차원 구조 또는 기판에 수직 방향으로 적층되는 3차원 구조로 구현될 수 있다.
주변 회로들(120~160)은 전압 신호 생성부(Voltage Generator; 120), 로우 디코더(Row Decoder; 130), 페이지 버퍼 그룹(Page Buffer Group; 140), 컬럼 디코더(Column Decoder; 150) 및 입출력 회로(Input/output Circuit; 160)를 포함할 수 있다.
전압 신호 생성부(120)는 동작 신호(OPS)에 응답하여, 다양한 동작들에 필요한 동작 전압들(Vop)을 생성 및 출력할 수 있다. 예를 들면, 전압 신호 생성부(120)는 프로그램 전압, 검증 전압, 리드 전압, 패스 전압 및 소거 전압 등을 생성하고 출력할 수 있다.
로우 디코더(130)는 로우 어드레스(RADD)에 따라 메모리 셀 어레이(110)에 포함된 메모리 블록들 중에서 하나의 메모리 블록을 선택하고, 선택된 메모리 블록에 동작 전압들(Vop)을 전송할 수 있다.
페이지 버퍼 그룹(140)은 비트 라인들(bit lines)을 통해 메모리 셀 어레이(110)에 연결될 수 있다. 예를 들면, 페이지 버퍼 그룹(140)은 비트 라인들 각각에 연결된 페이지 버퍼들을 포함할 수 있다. 페이지 버퍼들은 페이지 버퍼 제어 신호들(PBSIG)에 응답하여 동시에 동작할 수 있으며, 프로그램 또는 리드 동작 시 데이터를 임시로 저장할 수 있다. 예를 들면, 페이지 버퍼들은 페이지 제어 신호들(PBSIG)에 응답하여 비트 라인들을 프리차지하거나, 비트 라인들의 전압 또는 전류를 센싱할 수 있다. 이를 위해, 페이지 버퍼들 각각은 데이터를 임시로 저장하기 위한 복수의 래치들(latches)을 포함할 수 있다. 래치들의 개수는 프로그램 방식에 따라 달라질 수 있다. 예를 들면, 페이지 버퍼들은 하나의 메모리 셀에 저장될 수 있는 비트의 개수에 따라 다르게 설계될 수 있으며, 검증 동작 시 사용되는 검증 전압의 개수에 따라 다르게 설명될 수도 있다. 또한, 검증 전압들은 동일한 목표전압으로 프로그램될 메모리 셀의 다양한 문턱전압을 판단하기 위하여 사용될 수 있다.
컬럼 디코더(150)는 컬럼 어드레스(CADD)에 따라, 입출력 회로(160) 및 페이지 버퍼 그룹(140) 사이에서 데이터(DATA)를 전송할 수 있다.
입출력 회로(160)는 입출력 라인들(IO)을 통해 컨트롤러(1200)에 연결될 수 있다. 입출력 회로(160)는 입출력 라인들(IO)을 통해 커맨드(CMD), 어드레스(ADD) 및 데이터(DATA)를 입출력할 수 있다. 예를 들면, 입출력 회로(160)는 입출력 라인들(IO)을 통해 수신된 커맨드(CMD) 및 어드레스(ADD)를 로직 회로(170)에 전송할 수 있고, 입출력 라인들(IO)을 통해 수신된 데이터(DATA)를 컬럼 디코더(150)로 전송할 수 있다. 입출력 회로(160)는 컬럼 디코더(150)로부터 수신된 데이터(DATA)를 입출력 라인들(IO)을 통해 외부 장치로 출력할 수 있다.
로직 회로(170)는 커맨드(CMD) 및 어드레스(ADD)에 응답하여, 동작 신호들(OPS), 로우 어드레스(RADD), 페이지 버퍼 제어 신호들(PBSIG) 및 컬럼 어드레스(CADD)를 출력할 수 있다. 예를 들면, 로직 회로(170)는 커맨드(CMD)에 응답하여 알고리즘을 수행하는 소프트웨어와, 어드레스(ADD) 및 알고리즘에 따라 다양한 신호들을 출력하도록 구성된 하드웨어를 포함할 수 있다. 예를 들면, 로직 회로(170)는 페이지 버퍼 제어 신호들(PBSIG)을 생성 및 출력하도록 구성된 신호 출력 회로(signal output circuit; 180)를 포함할 수 있다.
도 2는 메모리 셀 어레이를 구체적으로 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 셀 어레이(110)는 제1 내지 제i 메모리 블록들(BLK1~BLKi; i는 양의 정수)을 포함할 수 있다. 제1 내지 제i 메모리 블록들(BLK1~BLKi) 각각은 복수의 메모리 셀들을 포함하며, 서로 동일하게 구성될 수 있다. 제1 내지 제i 메모리 블록들(BLK1~BLKi)은 2D 또는 3D 구조로 형성될 수 있다. 2D 구조는 메모리 셀들이 기판에 평행한 방향으로 배열된 구조이고, 3D 구조는 메모리 셀들이 기판에 수직한 방향으로 적층된 구조이다.
도 3은 메모리 블록과 페이지 버퍼 그룹의 연결 관계를 설명하기 위한 도면이다.
도 3을 참조하면, 제i 메모리 블록(BLKi)은 제1 내지 제n 비트 라인들(BL1~BLn; n은 양의 정수)과 소스 라인(SL) 사이에 연결된 복수의 스트링들(ST)을 포함할 수 있다. 스트링들(ST) 각각은 소스 라인(SL)와 제1 내지 제n 비트 라인들(BL1~BLn) 사이에서 직렬로 연결된 소스 셀렉트 트랜지스터(SST), 제1 내지 제8 메모리 셀들(C1~C8) 및 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다. 즉, 하나의 비트 라인(예컨대, BL1)과 소스 라인(SL) 사이에 하나의 스트링(ST)이 연결될 수 있으며, 스트링(ST)은 서로 직렬로 연결된 소스 셀렉트 트랜지스터(SST), 제1 내지 제8 메모리 셀들(C1~C8) 및 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다.
도 3에 도시된 제i 메모리 블록(BLKi)은 메모리 블록의 구성을 설명하기 위한 도면이므로, 소스 셀렉트 트랜지스터(SST), 제1 내지 제8 메모리 셀들(C1~C8) 및 드레인 셀렉트 트랜지스터(DST)의 개수는 도 3에 도시된 개수로 제한되지 않는다.
서로 다른 스트링들(ST)에 연결된 소스 셀렉트 트랜지스터들(SST)의 게이트들은 소스 셀렉트 라인(SSL)에 연결되고, 제1 내지 제8 메모리 셀들(C1~C8) 각각의 게이트들은 제1 내지 제8 워드 라인들(WL1~WL8)에 연결되고, 드레인 셀렉트 트랜지스터들(DST)의 게이트들은 드레인 셀렉트 라인(DSL)에 연결될 수 있다.
동일한 워드 라인에 연결되고 서로 다른 스트링들(ST)에 포함된 메모리 셀들은 하나의 물리 페이지(PPG)를 구성할 수 있다. 메모리 셀들은 물리 페이지(PPG) 단위로 프로그램 또는 리드될 수 있다.
제1 내지 제n 비트 라인들(BL1~BLn)은 페이지 버퍼 그룹(140)에 포함된 제1 내지 제n 페이지 버퍼들(PB1~PBn)에 각각 연결될 수 있다.
제1 내지 제n 페이지 버퍼들(PB1~PBn)은 페이지 버퍼 제어 신호들(PBSIG)에 응답하여 동시에 동작할 수 있다. 프로그램 동작 시, 제1 내지 제n 페이지 버퍼들(PB1~PBn)은 페이지 버퍼 제어 신호들(PBSIG)에 응답하여, 제1 내지 제n 비트 라인들(BL1~BLn)을 프리차지하거나 제1 내지 제n 비트 라인들(BL1~BLn)의 전압 또는 전류를 센싱할 수 있다. 예를 들면, 페이지 버퍼 제어 신호들(PBSIG)은 제1 내지 제n 페이지 버퍼들(PB1~PBn)에 공통으로 인가될 수 있다. 제1 내지 제n 페이지 버퍼들(PB1~PBn)은 페이지 버퍼 제어 신호들(PBSIG)에 응답하여 공통으로 동작하므로, 페이지 버퍼 제어 신호들(PBSIG)의 제어는 메모리 장치의 신뢰도에 많은 영향을 줄 수 있다.
제1 내지 제n 페이지 버퍼들(PB1~PBn)은 서로 동일하게 구성될 수 있으므로, 이 중에서 제n 페이지 버퍼(PBn)를 예를 들어 설명하면 다음과 같다.
도 4는 제n 페이지 버퍼를 설명하기 위한 회로도이다.
도 4를 참조하면, 제n 페이지 버퍼(PBn)는 다수의 스위치들을 포함할 수 있다. 도 4에는 본 실시예의 이해를 돕기 위하여 제n 페이지 버퍼(PBn)의 일부만 도시된다.
제n 페이지 버퍼(PBn)는 제1 내지 제10 스위치들(S1~S10) 및 래치(LAT)를 포함할 수 있다. 제n 페이지 버퍼(PBn)에는 복수의 래치들(LAT)이 포함되지만, 도 4에는 설명의 편의를 위하여 하나의 래치(LAT)만 도시된다.
제1 스위치(S1)는 비트라인 선택 신호(BL_SEL)에 응답하여 턴 온(turn on) 또는 턴 오프(turn off)되는 NMOS 트랜지스터로 구현될 수 있다. 예를 들면, 제1 스위치(S1)가 턴 온 되면, 제1 노드(N1)의 전압이 제n 비트라인(BLn)으로 전달되거나, 제n 비트라인(BLn)의 전압 또는 전류가 제1 노드(N1)로 전달될 수 있다. 제2 스위치(S2)는 비트라인 디스차지 신호(BL_DIS)에 응답하여 제1 노드(N1)와 접지 단자를 연결 또는 차단하는 NMOS 트랜지스터로 구현될 수 있다. 예를 들면, 제2 스위치(S2)가 턴 온 되면, 제1 노드(N1)는 디스차지될 수 있다.
제3 스위치(S3)는 센싱 신호(PBSENSE)에 응답하여 제1 노드(N1)와 제2 노드(N2)를 연결 또는 차단하는 NMOS 트랜지스터로 구현될 수 있다. 센싱 신호(PBSENSE)의 레벨에 따라 제n 비트라인(BLn)과 센싱 노드(SO) 사이에서 전달되는 전압 또는 전류의 량이 조절될 수 있다. 제4 스위치(S4)는 공통 센싱 신호(SA_CSOC)에 응답하여 제2 노드(N2)와 제3 노드(N3)를 서로 연결 또는 차단하는 NMOS 트랜지스터로 구현될 수 있다. 제3 및 제4 스위치들(S3, S4)의 턴온 레벨은 제n 비트라인(BLn)의 전압 또는 전류를 센싱할 때, 센싱되는 전압 또는 전류의 레벨에 영향을 많이 준다. 또한, 제3 및 제4 스위치들(S3, S4)은 온도에 따라 전기적인 특성이 변경될 수도 있다. 따라서, 센싱 신호(PBSENSE)와 공통 센싱 신호(SA_CSOC)의 레벨은 메모리 셀의 데이터를 센싱하는 데 중요하므로, 이러한 영향을 받지 않도록 조절이 필요하다.
제5 스위치(S5)는 래치(LAT)에 저장된 데이터에 따라 전원 전압(VCC)을 제3 노드(N3)로 공급하거나, 전원 전압(VCC)의 공급을 차단하는 PMOS 트랜지스터로 구현될 수 있다. 제6 스위치(S6)는 센싱 노드 프리차지 신호(SA_PRECH_N)에 응답하여 제3 노드(N3)와 센싱 노드(SO)를 서로 연결 또는 차단하는 PMOS 트랜지스터로 구현될 수 있다. 제7 스위치(S7)는 센싱 노드 센싱 신호(SA_SENSE)에 응답하여 센싱 노드(SO)와 제2 노드(N2)를 서로 연결 또는 차단하는 NMOS 트랜지스터로 구현될 수 있다. 제8 및 제9 스위치들(S8, S9)은 센싱 노드 디스차지 신호(SA_DIS) 및 래치(KAT)에 저장된 데이터에 따라 제2 노드(N2)를 디스차지할 수 있다. 제8 스위치(S8)는 제2 노드(S2)와 제9 스위치(S9) 사이에 연결될 수 있고, 제9 스위치(S9)는 제8 스위치(S8)와 접지 단자 사이에 연결될 수 있다. 제8 스위치(S8)는 센싱 노드 디스차지 신호(SA_DIS)에 응답하여 턴 온 또는 턴 오프될 수 있으며, 제9 스위치(S9)는 래치(LAT)에 저장된 데이터에 따라 턴 온 또는 턴 오프될 수 있다. 따라서, 제8 및 제9 스위치들(S8, S9)이 모두 턴 온 될 때 제2 노드(N2)가 디스차지될 수 있다. 제10 스위치(S10)는 프리차지 신호(PRECH_N)에 응답하여 전원 전압(VCC)을 센싱 노드(SO)에 공급하거나 차단하는 PMOS 트랜지스터로 구현될 수 있다.
상술한 스위치들 외에도 제n 페이지 버퍼(PBn)에는 복수의 래치들과, 복수의 래치들 사이에서 데이터를 전달하기 위한 복수의 스위치들이 더 포함될 수 있다.
도 5는 신호 출력 회로를 설명하기 위한 도면이다.
도 5를 참조하면, 신호 출력 회로(180)는 다양한 레벨을 가지는 페이지 버퍼 제어 신호들(PBSIG)을 생성 및 출력할 수 있다. 페이지 버퍼 제어 신호들(PBSIG)에는 도 4에서 설명된 신호들(BL_SEL, BL_DIF, … , PBSENSE, SA_CSOC)이 포함될 수 있다. 즉, 제1 내지 제n 페이지 버퍼들(도 3의 PB1~PBn)을 제어하는 페이지 버퍼 제어 신호들(PBSIG)은 신호 출력 회로(180)에서 생성 및 출력될 수 있다.
다양한 레벨을 가지는 페이지 버퍼 제어 신호들(PBSIG)을 생성 및 출력하기 위하여, 신호 출력 회로(180)는 복수의 신호 생성부들(GN_1~K; K는 양의 정수)을 포함할 수 있다. 예를 들면, 제1 신호 생성부(GN_1)는 비트라인 선택 신호(BL_SEL)를 생성 및 출력할 수 있고, 제2 신호 생성부(GN_2)는 비트라인 디스차지 신호(BL_DIS)를 생성 및 출력할 수 있으며, 제K 신호 생성부(GN_K; 190)는 센싱 신호(PBSENSE) 및 공통 센싱 신호(SA_CSOC)를 생성 및 출력할 수 있다.
센싱 동작 시 센싱 신호(PBSENSE) 및 공통 센싱 신호(SA_CSOC)의 레벨이 중요하므로, 본 실시예에서는 센싱 신호(PBSENSE) 및 공통 센싱 신호(SA_CSOC)를 생성하는 제K 신호 생성부(GN_K; 190)를 구체적으로 설명하도록 한다.
도 6a는 본 발명의 제1 실시 예에 따른 신호 생성부를 설명하기 위한 회로도이다.
도 6a를 참조하면, 제K 신호 생성부(190)는 제1 증폭기(A1), 분배 회로(DIV) 및 제1 버퍼 그룹(APG1)을 포함할 수 있다.
제1 증폭기(A1)는 전원 전압(VCC)을 공급받아 동작할 수 있으며, 기준 전압(Vref)과 피드백 전압(Vfb)에 따라 증폭 전압(Vamp)을 출력할 수 있다. 기준 전압(Vref)은 제1 증폭기(A1)의 입력 단자(-)에 인가될 수 있고, 피드백 전압(Vfb)은 제1 증폭기(A1) 의 입력 단자(+)에 인가될 수 있다. 제1 증폭기(A1)는 기준 전압(Vref)과 피드백 전압(Vfb)의 전압차를 증폭하여 제4 노드(N4)에 증폭 전압(Vamp)을 출력할 수 있다. 여기서, 피드백 전압(Vfb)은 분배 회로(DIV)에서 출력되는 제2 분배 전압(Vdiv_2)이다.
분배 회로(DIV)는 제4 노드(N4)와 접지 단자 사이에 연결될 수 있다. 분배 회로(DIV)는 제1 가변 저항(R1), 전압 조절 회로(VCT) 및 제2 가변 저항(R2)을 포함할 수 있다. 제1 가변 저항(R1)은 제4 노드(N4)와 제5 노드(N5) 사이에 연결되고, 전압 조절 회로(VCT)는 제5 노드(N5)와 제6 노드(N6) 사이에 연결되며, 제2 가변 저항(R2)은 제6 노드(N6)와 접지 단자 사이에 연결될 수 있다.
제1 가변 저항(R1)의 저항 값은 복수의 비트들로 이루어진 제1 트림 코드(TC_1)에 응답하여 가변될 수 있다.
전압 조절 회로(VCT)는 제5 노드(N5)에서 제6 노드(N6) 방향으로 전류를 흐르게 하는 다이오드(D10)를 포함할 수 있다. 페이지 버퍼(도 4의 PBn)에 포함된 제3 스위치(도 4의 S3)의 게이트에 인가되는 센싱 신호(PBSENSE)의 산포 또는 편차를 감소시키기 위하여, 다이오드(D10)는 제3 스위치(도 4의 S3)와 동일한 트랜지스터로 형성될 수 있다. 예를 들면, 다이오드(D10)는 페이지 버퍼(도 4의 PBn)에 포함된 제3 스위치(S3)와 동일한 물질, 구조 및 사이즈를 가지는 트랜지스터로 형성될 수 있으며, 제3 스위치(S3)의 문턱전압과 동일한 문턱전압을 가지도록 형성될 수 있다.
제2 가변 저항(R2)의 저항 값은 복수의 비트들로 이루어진 제2 트림 코드(TC_2)에 응답하여 가변될 수 있다. 제2 가변 저항(R2)이 제1 가변 저항(R1)보다 접지 단자에 인접하므로, 제1 및 제2 분배 전압들(Vdiv_1, Vdiv_2)을 정밀하게 조절하기 위하여 제2 트림 코드(TC_2)는 제1 트림 코드(TC_1)보다 많은 비트들로 이루어질 수 있다. 예를 들면, 제1 트림 코드(TC_1)가 4 비트의 코드로 이루어진 경우, 제2 트림 코드(TC_2)는 4 비트보다 큰 6 비트의 코드로 이루어질 수 있다. 제1 및 제2 트림 코드들(TC_1, TC_2)의 비트들의 수는 이에 제한되지 않는다.
제6 노드(N6)는 제1 증폭기(A1)의 입력 단자(+)에 연결된다. 이에 따라, 제6 노드(N6)의 전위에 해당되는 제2 분배 전압(Vdiv_2)은 피드백 전압(Vfd)으로써 제1 증폭기(A1)의 입력 단자(+)에 인가될 수 있다.
따라서, 제1 증폭기(A1)에서 출력된 증폭 전압(Vamp)이 제1 가변 저항(R1), 전압 조절 회로(VCT) 및 제2 가변 저항(R2)에 의해 분배되고, 분배된 전압이 다시 제1 증폭기(A1)의 입력 단자(+)로 인가되는 피드백 루프(FBL)가 형성될 수 있다.
제1 버퍼 그룹(APG1)은 제4 노드(N4)에 연결된 제2 증폭기(A2)와 제5 노드(N5)에 연결된 제3 증폭기(A3)를 포함할 수 있다. 제1 내지 제3 증폭기들(A1~A3)은 모두 동일한 전원 전압(VCC)을 공급받아 동작할 수 있다. 제2 증폭기(A2)의 입력 단자(+)는 제4 노드(N4)에 연결될 수 있고, 입력 단자(-)는 제2 증폭기(A2)의 출력 노드에 연결될 수 있다. 즉, 제2 증폭기(A2)에서 출력된 전압은 공통 센싱 신호(SA_CSOC)로서 페이지 버퍼에 인가될 수 있으며, 제2 증폭기(A2)의 입력 단자(-)에 다시 인가될 수 있다. 제3 증폭기(A3)의 입력 단자(+)는 제5 노드(N5)에 연결될 수 있고, 입력 단자(-)는 제3 증폭기(A3)의 단자에 연결될 수 있다. 즉, 제3 증폭기(A3)에서 출력된 전압은 센싱 신호(PBSENSE)로서 페이지 버퍼에 인가될 수 있으며, 제3 증폭기(A3)의 입력 단자(-)에 다시 인가될 수 있다.
공통 센싱 신호(SA_CSOC)는 증폭 전압(Vamp)에 따라 가변될 수 있고, 센싱 신호(PBSENSE)는 제1 분배 전압(Vdiv_1)에 따라 가변될 수 있으므로, 공통 센싱 신호(SA_CSOC) 및 센싱 신호(PBSENSE)의 레벨은 피드백 루프(FBL)에서 생성되는 전압들에 따라 가변될 수 있다. 즉, 센싱 신호(PBSENSE)는 공통 센싱 신호(SA_CSOC)를 생성하는 전압인 증폭 전압(Vamp)을 전압원으로 하여 생성되므로, 센싱 신호(PBSENSE)의 레벨과 공통 센싱 신호(SA_CSOC)의 레벨 차이가 일정하게 유지될 수 있다.
도 6b는 본 발명의 제2 실시 예에 따른 신호 생성부를 설명하기 위한 회로도이다.
도 6b를 참조하면, 제2 실시 예에 따른 신호 생성부(190)는 제1 실시 예와 유사하게 구성될 수 있으므로, 제1 실시 예와 중복되는 구성의 설명은 생략한다. 제2 실시 예에서는 전압 조절 회로(VCT)가 복수의 다이오드들(D10~D1k; k는 양의 정수)을 포함할 수 있다. 복수의 다이오드들(D10~D1k)은 제5 노드(N5)와 제6 노드(N6) 사이에서 병렬로 연결될 수 있으며, 모두 동일한 방향으로 전류를 흐르게 할 수 있다. 복수의 다이오드들(D10~D1k)에 포함된 트랜지스터들은 페이지 버퍼(도 4의 PBn)에 포함된 제3 스위치(도 4의 S3)와 동일한 트랜지스터로 형성될 수 있다. 예를 들면, 복수의 다이오드들(D10~D1k)에 포함된 트랜지스터들은 페이지 버퍼(도 4의 PBn)에 포함된 제3 스위치(S3)와 동일한 물질, 구조 및 사이즈를 가지는 트랜지스터로 형성될 수 있으며, 제3 스위치(S3)의 문턱전압과 동일한 문턱전압을 가지도록 형성될 수 있다.
다이오드들(D10~D1k)의 개수가 많을수록 제1 분배전압(Vdiv_1)이 안정적으로 출력될 수 있으며, 이로 인해 페이지 버퍼의 제3 스위치(S3)에 인가되는 센싱 신호(PBSENSE)의 산포 또는 편차가 더욱 감소할 수 있다. 즉, 다이오드들(D10~D1k)의 개수가 많을수록 센싱 신호(PBSENSE)가 일정한 레벨을 유지할 수 있다.
도 6c는 본 발명의 제3 실시 예에 따른 신호 생성부를 설명하기 위한 회로도이다.
도 6c를 참조하면, 제K 신호 생성부(190)는 제1 증폭기(A1), 분배 회로(DIV) 및 제2 버퍼 그룹(APG2)을 포함할 수 있다.
제1 증폭기(A1)는 전원 전압(VCC)을 공급받아 동작할 수 있으며, 기준 전압(Vref)과 피드백 전압(Vfb)에 따라 증폭 전압(Vamp)을 출력할 수 있다. 기준 전압(Vref)은 제1 증폭기(A1)의 입력 단자(-)에 인가될 수 있고, 피드백 전압(Vfb)은 제1 증폭기(A1) 의 입력 단자(+)에 인가될 수 있다. 제1 증폭기(A1)는 기준 전압(Vref)과 피드백 전압(Vfb)의 전압차를 증폭하여 제4 노드(N4)에 증폭 전압(Vamp)을 출력할 수 있다. 여기서, 피드백 전압(Vfb)은 분배 회로(DIV)에서 출력되는 제2 분배 전압(Vdiv_2)이다.
분배 회로(DIV)는 제4 노드(N4)와 접지 단자 사이에 연결될 수 있다. 분배 회로(DIV)는 제1 가변 저항(R1), 전압 조절 회로(VCT) 및 제2 가변 저항(R2)을 포함할 수 있다. 제1 가변 저항(R1)은 제4 노드(N4)와 제5 노드(N5) 사이에 연결되고, 전압 조절 회로(VCT)는 제5 노드(N5)와 제6 노드(N6) 사이에 연결되며, 제2 가변 저항(R2)은 제6 노드(N6)와 접지 단자 사이에 연결될 수 있다.
제1 가변 저항(R1)의 저항 값은 복수의 비트들로 이루어진 제1 트림 코드(TC_1)에 응답하여 가변될 수 있다.
전압 조절 회로(VCT)는 제5 노드(N5)에서 제6 노드(N6) 방향으로 전류를 흐르게 하는 다이오드(D10)를 포함할 수 있다. 페이지 버퍼(도 4의 PBn)에 포함된 제3 스위치(도 4의 S3)의 게이트에 인가되는 센싱 신호(PBSENSE)의 산포 또는 편차를 감소시키기 위하여, 다이오드(D10)는 제3 스위치(도 4의 S3)와 동일한 트랜지스터로 형성될 수 있다. 예를 들면, 다이오드(D10)는 페이지 버퍼(도 4의 PBn)에 포함된 제3 스위치(S3)와 동일한 물질, 구조 및 사이즈를 가지는 트랜지스터로 형성될 수 있으며, 제3 스위치(S3)의 문턱전압과 동일한 문턱전압을 가지도록 형성될 수 있다.
제2 가변 저항(R2)의 저항 값은 복수의 비트들로 이루어진 제2 트림 코드(TC_2)에 응답하여 가변될 수 있다. 제2 가변 저항(R2)이 제1 가변 저항(R1)보다 접지 단자에 인접하므로, 제1 및 제2 분배 전압들(Vdiv_1, Vdiv_2)을 정밀하게 조절하기 위하여 제2 트림 코드(TC_2)는 제1 트림 코드(TC_1)보다 많은 비트들로 이루어질 수 있다. 예를 들면, 제1 트림 코드(TC_1)가 4 비트의 코드로 이루어진 경우, 제2 트림 코드(TC_2)는 4 비트보다 큰 6 비트의 코드로 이루어질 수 있다. 제1 및 제2 트림 코드들(TC_1, TC_2)의 비트들의 수는 이에 제한되지 않는다.
제6 노드(N6)는 제1 증폭기(A1)의 입력 단자(+)에 연결된다. 이에 따라, 제6 노드(N6)의 전위에 해당되는 제2 분배 전압(Vdiv_2)은 피드백 전압(Vfd)으로써 제1 증폭기(A1)의 입력 단자(+)에 인가될 수 있다.
따라서, 제1 증폭기(A1)에서 출력된 증폭 전압(Vamp)이 제1 가변 저항(R1), 전압 조절 회로(VCT) 및 제2 가변 저항(R2)에 의해 분배되고, 분배된 전압이 다시 제1 증폭기(A1)의 입력 단자(+)로 인가되는 피드백 루프(FBL)가 형성될 수 있다.
제2 버퍼 그룹(APG2)은 증폭 전압(Vamp) 및 제1 분배 전압(Vdiv_1)에 따라 공통 센싱 신호(SA_CSOC) 및 센싱 신호(PBSENSE)를 생성하는 복수의 증폭기들(A21~A2k, A31~A3k)을 포함할 수 있다. 제21 내지 제2k 증폭기들(A21~A2k)은 증폭 전압(Vamp)에 따라 공통 센싱 신호(SA_CSOC)를 출력할 수 있고, 제31 내지 제3k 증폭기들(A31~A3k)은 제1 분배 전압(Vdiv_1)에 따라 센싱 신호(PBSENSE)를 출력할 수 있다. 제1 증폭기(A1), 제21 내지 제2k 증폭기들(A21~A2k) 및 제31 내지 제3k 증폭기들(A31~A3k)은 모두 동일한 전원 전압(VCC)을 공급받아 동작할 수 있다.
제21 내지 제2k 증폭기들(A21~A2k)은 제4 노드(N4)와 마지막 출력 노드 사이에서 서로 직렬로 연결될 수 있다. 제21 증폭기(A21)의 입력 단자(+)는 제4 노드(N4)에 연결될 수 있고, 입력 단자(-)는 제21 증폭기(A21)의 출력 노드에 연결될 수 있다. 제21 증폭기(A21)의 출력 노드는 다음 증폭기인 제22 증폭기(A22)의 입력 단자(+)에 연결될 수 있다. 즉, 제22 증폭기(A22)의 입력 단자(+)는 이전 증폭기인 제21 증폭기(A21)의 출력 노드에 연결될 수 있고, 제22 증폭기(A22)의 출력 노드는 제22 증폭기(A22)의 입력 단자(-)와 다음 증폭기의 입력 단자(+)에 연결될 수 있다. 이러한 방식으로 제21 내지 제2k 증폭기들(A21~A2k)은 서로 직렬로 연결될 수 있으며, 마지막에 연결된 제2k 증폭기(A2k)에서 출력된 신호가 공통 센싱 신호(SA_CSOC)로 사용될 수 있다.
제31 내지 제3k 증폭기들(A31~A3k)은 제5 노드(N5)와 마지막 출력 노드 사이에서 서로 직렬로 연결될 수 있다. 제31 증폭기(A31)의 입력 단자(+)는 제5 노드(N5)에 연결될 수 있고, 입력 단자(-)는 제31 증폭기(A31)의 출력 노드에 연결될 수 있다. 제31 증폭기(A31)의 출력 노드는 다음 증폭기인 제32 증폭기(A32)의 입력 단자(+)에 연결될 수 있다. 즉, 제32 증폭기(A32)의 입력 단자(+)는 이전 증폭기인 제31 증폭기(A31)의 출력 노드에 연결될 수 있고, 제32 증폭기(A32)의 출력 노드는 제32 증폭기(A32)의 입력 단자(-)와 다음 증폭기의 입력 단자(+)에 연결될 수 있다. 이러한 방식으로 제31 내지 제3k 증폭기들(A31~A3k)은 서로 직렬로 연결될 수 있으며, 마지막에 연결된 제3k 증폭기(A3k)에서 출력된 신호가 센싱 신호(PBSENSE)로 사용될 수 있다.
도 6c에 도시된 제2 버퍼 그룹(APG2)도 증폭 전압(Vamp)을 전압원으로 사용하여 공통 센싱 신호(SA_CSOC) 및 센싱 신호(PBSENSE)를 동시에 출력하므로, 도 6c에 도시된 제K 신호 생성부(190)에서도 센싱 신호(PBSENSE)의 레벨과 공통 센싱 신호(SA_CSOC)의 레벨 차이가 일정하게 유지될 수 있다.
도 6d는 본 발명의 제4 실시 예에 따른 신호 생성부를 설명하기 위한 회로도이다.
도 6d를 참조하면, 제4 실시 예에 따른 신호 생성부(190)는 제3 실시 예와 유사하게 구성될 수 있으므로, 제3 실시 예와 중복되는 구성의 설명은 생략한다. 제4 실시 예에서는 전압 조절 회로(VCT)가 복수의 다이오드들(D10~D1k; k는 양의 정수)을 포함할 수 있다. 복수의 다이오드들(D10~D1k)은 제5 노드(N5)와 제6 노드(N6) 사이에서 병렬로 연결될 수 있으며, 모두 동일한 방향으로 전류를 흐르게 할 수 있다. 복수의 다이오드들(D10~D1k)에 포함된 트랜지스터들은 페이지 버퍼(도 4의 PBn)에 포함된 제3 스위치(도 4의 S3)와 동일한 트랜지스터로 형성될 수 있다. 예를 들면, 복수의 다이오드들(D10~D1k)에 포함된 트랜지스터들은 페이지 버퍼(도 4의 PBn)에 포함된 제3 스위치(S3)와 동일한 물질, 구조 및 사이즈를 가지는 트랜지스터로 형성될 수 있으며, 제3 스위치(S3)의 문턱전압과 동일한 문턱전압을 가지도록 형성될 수 있다.
다이오드들(D10~D1k)의 개수가 많을수록 제1 분배전압(Vdiv_1)이 안정적으로 출력될 수 있으며, 이로 인해 페이지 버퍼의 제3 스위치(S3)에 인가되는 센싱 신호(PBSENSE)의 산포 또는 편차가 더욱 감소할 수 있다. 즉, 다이오드들(D10~D1k)의 개수가 많을수록 센싱 신호(PBSENSE)가 일정한 레벨을 유지할 수 있다.
도 7은 본 발명의 실시예에 따른 메모리 장치를 포함하는 메모리 시스템의 실시 예를 설명하기 위한 도면이다.
도 7을 참조하면, 메모리 시스템(1000)은 데이터가 저장되는 메모리 장치(1100)와, 메모리 장치(1100)와 호스트(2000) 사이에서 통신하는 컨트롤러(1200)를 포함할 수 있다.
메모리 시스템(1000)에는 복수의 메모리 장치들(1100)이 포함될 수 있으며, 메모리 장치들(1100) 각각은 상술한 신호 출력 회로(도 1의 180) 및 페이지 버퍼 그룹(도 1의 140)을 포함할 수 있다. 메모리 장치들(1100)은 적어도 하나의 채널(channel)을 통해 컨트롤러(1200)에 연결될 수 있다. 예를 들면, 하나의 채널에 다수의 메모리 장치들(1100)이 연결될 수 있으며, 다수의 채널들이 컨트롤러(1200)에 연결된 경우에도 다수의 메모리 장치들(1100)이 각각의 채널에 연결될 수 있다.
컨트롤러(1200)는 호스트(2000)와 메모리 장치(1100) 사이에서 통신할 수 있다. 컨트롤러(1200)는 호스트(2000)의 요청(request)에 따라 메모리 장치(1100)를 제어하거나, 호스트(2000)의 요청이 없더라도 메모리 시스템(1000)의 성능 개선을 위한 백그라운드 동작을 수행할 수 있다. 호스트(2000)는 다양한 동작을 위한 요청들을 생성하고, 생성된 요청들을 메모리 시스템(1000)에게 출력할 수 있다. 예를 들면, 요청들은 프로그램 동작(program operation)을 제어할 수 있는 프로그램 요청(program request), 리드 동작(read operation)을 제어할 수 있는 리드 요청(read request), 소거 동작(erase operation)을 제어할 수 있는 소거 요청(erase request) 등을 포함할 수 있다.
호스트(2000)는 PCIe(Peripheral Component Interconnect Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), SAS(serial attached SCSI), NVMe(Non-Volatile Memory Express), USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), 또는 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스들을 통해 메모리 시스템(1000)과 통신할 수 있다.
도 8은 본 발명의 실시예에 따른 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 8을 참조하면, 메모리 시스템(Memory System; 70000)은 메모리 카드(memory card) 또는 스마트 카드(smart card)로 구현될 수 있다. 메모리 시스템(70000)은 메모리 장치(1100), 컨트롤러(1200) 및 카드 인터페이스(Card Interface; 7100)를 포함할 수 있다.
컨트롤러(1200)는 메모리 장치(1100)와 카드 인터페이스(7100) 사이에서 데이터의 교환을 제어할 수 있다. 실시 예에 따라, 카드 인터페이스(7100)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다.
메모리 장치들(1100) 각각은 상술한 신호 출력 회로(도 1의 180) 및 페이지 버퍼 그룹(도 1의 140)을 포함할 수 있으며, 메모리 장치(1100)에 저장된 데이터는 컨트롤러(1200)의 제어에 따라 카드 인터페이스(7100)를 통하여 출력될 수 있다.
카드 인터페이스(7100)는 호스트(HOST; 60000)의 프로토콜에 따라 호스트(60000)와 컨트롤러(1200) 사이에서 데이터 교환을 인터페이스할 수 있다. 실시 예에 따라 카드 인터페이스(7100)는 USB(Universal Serial Bus) 프로토콜, IC(Inter Chip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스(7100)는 호스트(60000)가 사용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어 또는 신호 전송 방식을 의미할 수 있다.
메모리 시스템(70000)이 PC, 태블릿 PC, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트(60000)의 호스트 인터페이스(6200)와 접속될 때, 호스트 인터페이스(6200)는 마이크로프로세서(Microprocessor; μP; 6100)의 제어에 따라 카드 인터페이스(7100)와 컨트롤러(1200)를 통하여 메모리 장치(1100)와 데이터 통신을 수행할 수 있다.
1100: 메모리 장치 110: 메모리 셀 어레이
120: 전압 신호 생성부 130: 로우 디코더
140: 페이지 버퍼 그룹 150: 컬럼 디코더
160: 입출력 회로 170: 로직 회로
180: 신호 출력 회로 190: 제K 신호 생성부
VCT: 전압 조절 회로 D10~D1k: 다이오드

Claims (27)

  1. 기준 전압 및 피드백 전압에 따라 증폭 전압을 출력하는 제1 증폭기;
    상기 증폭 전압을 분배하여 분배 전압 및 상기 피드백 전압을 생성하는 분배 회로; 및
    상기 증폭 전압에 따라 공통 센싱 신호를 출력하고, 상기 분배 전압에 따라 센싱 신호를 출력하는 버퍼 그룹을 포함하는 신호 생성기.
  2. 제1항에 있어서,
    상기 제1 증폭기의 입력단자(-)에는 상기 기준 전압이 인가되고, 입력단자(+)에는 상기 피드백 전압이 인가되는 신호 생성기.
  3. 제1항에 있어서, 상기 분배 회로는,
    상기 제1 증폭기의 출력 노드와 접지 단자 사이에서 서로 직렬로 연결된 제1 가변 저항, 전압 조절 회로 및 제2 가변 저항을 포함하는 신호 생성기.
  4. 제3항에 있어서,
    상기 분배 전압은 상기 제1 가변 저항과 상기 전압 조절 회로 사이에서 분배된 전압이고,
    상기 피드백 전압은 상기 전압 조절 회로와 상기 제2 가변 저항 사이에서 분배된 전압인 신호 생성기.
  5. 제3항에 있어서,
    상기 제1 가변 저항의 저항 값은 제1 트림 코드에 응답하여 가변되고,
    상기 제2 가변 저항의 저항 값은 상기 제1 트림 코드보다 비트 수가 많은 제2 트림 코드에 응답하여 가변되는 신호 생성기.
  6. 제3항에 있어서,
    상기 전압 조절 회로는 상기 제1 가변 저항에서 상기 제2 가변 저항 방향으로 전류를 흐르게 하는 다이오드 또는 복수의 다이오드들로 구성되는 신호 생성기.
  7. 제6항에 있어서,
    상기 복수의 다이오드들은 상기 제1 가변 저항과 상기 제2 가변 저항 사이에서 병렬로 연결되는 신호 생성기.
  8. 제6항에 있어서, 상기 다이오드 또는 상기 복수의 다이오드들은,
    비트 라인들에 연결된 페이지 버퍼들에 포함된 복수의 스위치들 중에서, 상기 센싱 신호에 응답하여 동작하는 스위치와 동일한 물질, 구조 및 사이즈를 가지는 트랜지스터 또는 트랜지스터들로 구성되는 신호 생성기.
  9. 제1항에 있어서, 상기 버퍼 그룹은,
    상기 증폭 전압에 따라 상기 공통 센싱 신호를 출력하는 제2 증폭기; 및
    상기 분배 전압에 따라 상기 센싱 신호를 출력하는 제3 증폭기를 포함하는 신호 생성기.
  10. 제9항에 있어서,
    상기 제1 내지 제3 증폭기들은 서로 동일한 전원 전압을 공급받아 동작하는 신호 생성기.
  11. 제9항에 있어서,
    상기 제2 증폭기의 입력 단자(+)에는 상기 증폭 전압이 인가되고,
    상기 제2 증폭기의 입력 단자(-)에는 상기 제2 증폭기의 출력 노드가 연결된 신호 생성기.
  12. 제11항에 있어서,
    상기 제2 증폭기의 상기 출력 노드를 통해 출력되는 신호는 상기 공통 센싱 신호인 신호 생성기.
  13. 제9항에 있어서,
    상기 제3 증폭기의 입력 단자(+)에는 상기 분배 전압이 인가되고,
    상기 제3 증폭기의 입력 단자(-)에는 상기 제3 증폭기의 출력 노드가 연결된 신호 생성기.
  14. 제13항에 있어서,
    상기 제3 증폭기의 상기 출력 노드를 통해 출력되는 신호는 상기 센싱 신호인 신호 생성기.
  15. 제1항에 있어서, 상기 버퍼 그룹은,
    상기 증폭 전압에 따라 상기 공통 센싱 신호를 출력하는 복수의 제4 증폭기들; 및
    상기 분배 전압에 따라 상기 센싱 신호를 출력하는 복수의 제5 증폭기들을 포함하는 신호 생성기.
  16. 제15항에 있어서,
    상기 제4 증폭기들은 상기 증폭 전압이 인가되는 노드와, 상기 공통 센싱 신호가 출력되는 출력 노드 사이에서 서로 직렬로 연결된 복수의 증폭기들을 포함하는 신호 생성기.
  17. 제16항에 있어서,
    상기 제4 증폭기들 각각의 출력 노드에서 출력된 신호는 상기 제4 증폭기들 각각의 입력 단자(-)로 피드백되고, 상기 각각의 출력 노드에서 출력된 신호는 다음 증폭기의 입력 단자(+)에 인가되는 신호 생성기.
  18. 제17항에 있어서,
    상기 제4 증폭기들 중 첫 번째 증폭기의 입력 단자(+)에는 상기 증폭 전압이 인가되는 신호 생성기.
  19. 제15항에 있어서,
    상기 제5 증폭기들은 상기 증폭 전압이 인가되는 노드와, 상기 공통 센싱 신호가 출력되는 출력 노드 사이에서 서로 직렬로 연결된 복수의 증폭기들을 포함하는 신호 생성기.
  20. 제19항에 있어서,
    상기 제5 증폭기들 각각의 출력 노드에서 출력된 신호는 상기 제5 증폭기들 각각의 입력 단자(-)로 피드백되고, 상기 각각의 출력 노드에서 출력된 신호는 다음 증폭기의 입력 단자(+)에 인가되는 신호 생성기.
  21. 제20항에 있어서,
    상기 제5 증폭기들 중에서 첫 번째 증폭기의 입력 단자(+)에는 상기 분배 전압이 인가되는 신호 생성기.
  22. 데이터가 저장되는 메모리 블록;
    비트라인들을 통해 상기 메모리 블록에 연결된 페이지 버퍼들; 및
    상기 페이지 버퍼들을 제어하기 위한 페이지 제어 신호들을 출력하는 신호 생성 회로를 포함하고,
    상기 신호 생성 회로는 하나의 피드백 루프를 통해 생성되는 증폭 전압과 분배 전압에 따라 상기 페이지 제어 신호에 포함된 공통 센싱 신호 및 센싱 신호를 출력하고,
    상기 페이지 버퍼들은 상기 공통 센싱 신호 및 상기 센싱 신호를 포함한 상기 페이지 제어 신호들에 응답하여 상기 비트라인들을 프리차지하거나, 상기 비트라인들의 전압 또는 전류를 센싱하는 메모리 장치.
  23. 제22항에 있어서, 신호 생성 회로는,
    기준 전압 및 피드백 전압에 따라 상기 증폭 전압을 출력하는 제1 증폭기;
    상기 증폭 전압을 분배하여 상기 분배 전압 및 상기 피드백 전압을 생성하는 분배 회로; 및
    상기 증폭 전압에 따라 상기 공통 센싱 신호를 출력하고, 상기 분배 전압에 따라 상기 센싱 신호를 출력하는 버퍼 그룹을 포함하는 메모리 장치.
  24. 제23항에 있어서, 상기 분배 회로는,
    상기 제1 증폭기의 출력 노드와 접지 단자 사이에서 서로 직렬로 연결된 제1 가변 저항, 전압 조절 회로 및 제2 가변 저항을 포함하는 메모리 장치.
  25. 제24항에 있어서,
    상기 분배 전압은 상기 제1 가변 저항과 상기 전압 조절 회로 사이에서 분배된 전압이고,
    상기 피드백 전압은 상기 전압 조절 회로와 상기 제2 가변 저항 사이에서 분배된 전압인 메모리 장치.
  26. 제23항에 있어서,
    상기 전압 조절 회로는 상기 제1 가변 저항에서 상기 제2 가변 저항 방향으로 전류를 흐르게 하는 다이오드 또는 복수의 다이오드들로 구성되는 메모리 장치.
  27. 제26항에 있어서, 상기 다이오드 또는 상기 복수의 다이오드들은,
    상기 페이지 버퍼들에 포함된 복수의 스위치들 중에서, 상기 센싱 신호에 응답하여 동작하는 스위치와 동일한 물질, 구조 및 사이즈를 가지는 트랜지스터 또는 트랜지스터들로 구성되는 메모리 장치.
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