CN113450840A - 信号发生器和具有信号发生器的存储器装置 - Google Patents

信号发生器和具有信号发生器的存储器装置 Download PDF

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Abstract

本文描述了信号发生器和具有信号发生器的存储器装置。信号发生器包括：第一放大器，用于响应于参考电压和反馈电压而输出经放大的电压；分配器电路，用于对经放大的电压进行划分以生成经划分的电压和反馈电压；以及缓冲器组，用于响应于经放大的电压而输出公共感测信号并且响应于经划分的电压而输出感测信号，以及存储器装置，包括信号发生器。

Description

信号发生器和具有信号发生器的存储器装置
相关申请的交叉引用
本申请要求于2020年3月26日向韩国知识产权局提交的韩国专利申请号10-2020-0036672的优先权，其全部公开内容通过引用并入本文。
技术领域
各种实施例涉及信号发生器和具有信号发生器的存储器装置，并且更具体地涉及生成用于对存储器装置的页缓冲器进行控制的信号的信号发生器、以及包括信号发生器的存储器装置。
背景技术
存储器装置可以包括在没有供电的情况下丢失所存储的数据的易失性存储器和/或在没有供电的情况下保持所存储的数据的非易失性存储器。
易失性存储器的示例可以包括动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM)。非易失性存储器的示例可以包括只读存储器(ROM)、可编程只读存储器(PROM)、可擦除PROM(EPROM)、电EPROM(EEPROM)和闪存。
存储器装置可以包括存储器单元阵列、外围电路和逻辑电路。
存储器单元阵列可以包括多个存储器单元，并且多个存储器单元可以存储数据。
外围电路可以被配置为将数据编程到存储器单元阵列中，读取经编程的数据，或者擦除经编程的数据。
逻辑电路可以被配置为响应于命令和地址来控制外围电路。逻辑电路可以包括响应于命令而执行算法的软件以及根据算法而输出各种信号的硬件。
发明内容
本公开的各种实施例提供了信号发生器及其操作方法，该信号发生器用于生成用于在精确的时间控制外围电路的控制信号。
根据一个实施例，一种信号发生器可以包括：第一放大器，用于响应于参考电压和反馈电压而输出经放大的电压；分配器电路，用于对经放大的电压进行划分以生成经划分的电压和反馈电压；以及缓冲器组，用于响应于经放大的电压而输出公共感测信号并且响应于经划分的电压而输出感测信号。
根据一个实施例，一种存储器装置可以包括：存储器块，用于存储数据；页缓冲器，通过位线耦合到存储器块；以及信号发生器，用于输出用于控制页缓冲器的页控制信号。信号发生器被配置为响应于通过单个反馈回路生成的经放大的电压和经划分的电压，输出页控制信号中包括的公共感测信号和感测信号。页缓冲器被配置为响应于包括公共感测信号和感测信号的页控制信号而对位线进行预充电，或者感测位线中的电压或电流。
附图说明
图1是图示根据一个实施例的存储器装置的图。
图2是图示存储器单元阵列的图。
图3是图示存储器块和页缓冲器组之间的关系的图。
图4是图示第n页缓冲器的电路图。
图5是图示信号输出电路的图。
图6A是图示根据本公开的第一实施例的信号发生器的电路图。
图6B是图示根据本公开的第二实施例的信号发生器的电路图。
图6C是图示根据本公开的第三实施例的信号发生器的电路图。
图6D是图示根据本公开的第四实施例的信号发生器的电路图。
图7是图示根据本公开的一个实施例的包括存储器装置的存储器系统的图。
图8是图示根据本公开的一个实施例的包括存储器装置的存储器系统的图。
具体实施方式
根据本说明书中所公开的概念的实施例的示例的具体结构或功能描述仅被例示来描述根据概念的实施例的示例，并且根据概念的实施例的示例可以通过各种形式来执行，但描述不限于本说明书中描述的实施例的示例。根据下面参考附图详细描述的实施例，本教导和用于实现它们的方法的优点和特征将变得显而易见。然而，它们可以以不同的形式体现，并且不应被解释为限于本文阐述的实施例。相反，提供这些实施例，使得本领域技术人员能够理解本公开。
将理解，当一个元件被称为“耦合”或“连接”到某个元件时，其可以直接地耦合或连接到某个元件，或者可以在其之间存在中间元件的情况下间接地耦合或连接到某个元件。在说明书中，除非在上下文中特别指出相反的描述，否则当一个元件被称为“包括”或“包含”一个部件时，它不排除其他部件，而是可以进一步包括其他部件。
图1是图示根据一个实施例的存储器装置1100的图。
参考图1，存储器装置1100可以包括：存储数据的存储器单元阵列110；执行编程、读取或擦除操作的外围电路120至160；以及控制外围电路120至160的控制逻辑170。
存储器单元阵列110可以包括存储数据的多个存储器块。每个存储器块可以包括多个存储器单元(Cell)，并且这些存储器单元可以具有其中存储器单元与衬底平行布置的二维(2D)结构，或者其中存储器单元在垂直于衬底的方向上堆叠的三维(3D)结构。
外围电路120至160可以包括电压发生器120、行解码器130、页缓冲器组140、列解码器150和输入/输出电路160。
电压发生器120可以响应于操作信号OPS而生成并输出各种操作所需的操作电压Vop。例如，电压发生器120可以生成并输出编程电压、验证电压、读取电压、通过电压和擦除电压。
行解码器130可以根据行地址RADD而在存储器单元阵列110中包括的存储器块之中选择一个存储器块，并且可以将操作电压Vop传送到选择的存储器块。
页缓冲器组140可以通过位线而耦合到存储器单元阵列110。例如，页缓冲器组140可以包括分别耦合到位线的页缓冲器。页缓冲器可以响应于页缓冲器控制信号PBSIG而同时操作，并且可以在编程或读取操作期间临时存储数据。例如，页缓冲器可以响应于页缓冲器控制信号PBSIG而对位线预充电，或者感测位线中的电压或电流。每个页缓冲器可以包括临时存储数据的多个锁存器。锁存器的数目可以根据编程方法而变化。例如，页缓冲器的设计可以根据待存储在单个存储器单元中的位数或在验证操作期间使用的验证电压的数目而变化。另外，验证电压可以用于确定待利用相同目标电压进行编程的存储器单元的各种阈值电压。
列解码器150可以响应于列地址CADD而在输入/输出电路160和页缓冲器组140之间传送数据DATA。
输入/输出电路160可以通过输入/输出线IO耦合到控制器1200。输入/输出电路160可以通过输入/输出线IO来发送和接收命令CMD、地址ADD和数据DATA。例如，输入/输出电路160可以将从输入/输出线IO接收的命令CMD和地址ADD传送到逻辑电路170，并且可以将通过输入/输出线IO接收的数据DATA传送到列解码器150。输入/输出电路160可以将从列解码器150接收的数据DATA输出到外部装置。
逻辑电路170可以响应于命令CMD和地址ADD而输出操作信号OPS、行地址RADD、页缓冲器控制信号PBSIG和列地址CADD。例如，逻辑电路170可以包括用于响应于命令CMD而执行算法的软件以及被配置为根据地址ADD和算法来输出各种信号的硬件。例如，逻辑电路170可以包括被配置为生成和输出页缓冲器控制信号PBSIG的信号输出电路180。
图2是图示存储器单元阵列110的图。
参考图2，存储器单元阵列110可以包括第一存储器块BLK1至第i存储器块BLKi，其中i是正整数。第一存储器块BLK1至第i存储器块BLKi各自可以包括多个存储器单元并且具有相同的配置。第一存储器块BLK1至第i存储器块BLKi可以具有2D或3D结构。2D结构可以指代其中存储器单元相对于衬底平行布置的结构，并且3D结构可以指代其中存储器单元在垂直于衬底的方向上堆叠的结构。
图3是图示存储器块和页缓冲器组之间的连接关系的图。
参考图3，第i存储器块BLKi可以包括耦合在第一位线BL1至第n位线BLn与源极线SL之间的多个串ST，其中n是正整数。每个串ST可以包括串联耦合在源极线SL与第一位线BL1至第n位线BLn之间的源极选择晶体管SST、第一存储器单元C1至第八存储器单元C8以及漏极选择晶体管DST。换言之，一个串ST可以耦合在一个位线(例如，BL1)和源极线SL之间，并且串ST可以包括源极选择晶体管SST、第一存储器单元C1至第八存储器单元C8以及漏极选择晶体管DST。
图3的第i存储器块BLKi被示出来描述存储器块的一种可能配置。其他配置也是可能的。例如，源极选择晶体管SST、第一存储器单元C1至第八存储器单元C8以及漏极选择晶体管DST的数目不限于图3所示的数目。
与不同串ST耦合的源极选择晶体管SST的栅极可以共同耦合至源极选择线SSL，第一存储器单元C1至第八存储器单元C8中的每一个的栅极可以分别耦合至第一字线WL1至第八字线WL8，并且与不同串ST耦合的漏极选择晶体管DST的栅极可以共同耦合至漏极选择线DSL。
与同一字线耦合的并且包括在不同串ST中的存储器单元可以形成单个物理页PPG。可以以物理页PPG为单位对存储器单元进行编程或读取。
第一位线BL1至第n位线BLn可以分别被耦合到页缓冲器组140中包括的第一页缓冲器PB1至第n页缓冲器PBn。
第一页缓冲器PB1至第n页缓冲器PBn可以响应于页缓冲器控制信号PBSIG而同时操作。在编程操作期间，第一页缓冲器PB1至第n页缓冲器PBn可以响应于页缓冲器控制信号PBSIG而对第一位线BL1至第n位线BLn进行预充电，或者可以感测第一位线BL1至第n位线BLn中的电压或电流。例如，页缓冲器控制信号PBSIG可以被共同地施加到第一页缓冲器PB1至第n页缓冲器PBn。第一页缓冲器PB1至第n页缓冲器PBn可以响应于页缓冲器控制信号PBSIG而共同地操作。因此，页缓冲器控制信号PBSIG的控制可能影响存储器装置的可靠性。
由于第一页缓冲器PB1至第n页缓冲器PBn可以具有相同的配置，下面以第n页缓冲器PBn为例进行描述。
图4是图示第n页缓冲器PBn的电路图。
参考图4，第n页缓冲器PBn可以包括多个开关。为了更好地理解该实施例，图4仅图示了第n页缓冲器PBn的一部分。
第n页缓冲器PBn可以包括第一开关S1至第十开关S10以及锁存器LAT。第n页缓冲器PBn可以包括多个锁存器LAT。然而，为了便于说明，在图4中仅示出了锁存器LAT中的一个。
第一开关S1可以包括响应于位线选择信号BL_SEL而导通或关断的NMOS晶体管。例如，当第一开关S1导通时，第一节点N1的电压可以被传送到第n位线BLn，或者第n位线BLn中的电压或电流可以被传送到第一节点N1。第二开关S2可以包括NMOS晶体管，NMOS晶体管响应于位线放电信号BL_DIS而使得第一节点N1和接地端子彼此连接或断开连接。例如，当第二开关S2导通时，第一节点N1可以被放电。
第三开关S3可以包括NMOS晶体管，NMOS晶体管响应于感测信号PBSENSE而使得第一节点N1和第二节点N2彼此连接或断开连接。可以根据感测信号PBSENSE的水平来控制在第n位线BLn与感测节点SO之间传送的电压或电流量。第四开关S4可以包括NMOS晶体管，NMOS晶体管响应于公共感测信号SA_CSOC而将第二节点N2和第三节点N3彼此连接或断开连接。当感测到第n位线BLn的电压或电流时，第三开关S3和第四开关S4的导通水平可能影响所感测的电压或电流的水平。另外，第三开关S3和第四开关S4的电特性可以根据温度而改变。由于感测信号PBSENSE和公共感测信号SA_CSOC的水平对于感测存储器单元的数据很重要，可能有必要控制这些水平，以便不受上述因素的影响。
第五开关S5可以包括PMOS晶体管，PMOS晶体管根据锁存器LAT中存储的数据，将电源电压VCC提供给第三节点N3或阻止提供电源电压VCC。第六开关S6可以包括PMOS晶体管，PMOS晶体管响应于感测节点预充电信号SA_PRECH_N而使得第三节点N3和感测节点SO彼此连接或断开连接。第七开关S7可以包括NMOS晶体管，NMOS晶体管响应于感测节点感测信号SA_SENSE而使得感测节点SO和第二节点N2彼此连接或断开连接。第八开关S8和第九开关S9可以根据感测节点放电信号SA_DIS和锁存器LAT中存储的数据来使得第二节点N2放电。第八开关S8可以耦合在第二节点N2与第九开关S9之间，并且第九开关S9可以耦合在第八开关S8与接地端子之间。第八开关S8可以响应于感测节点放电信号SA_DIS而导通或关断，并且第九开关S9可以根据锁存器LAT中存储的数据而导通或关断。因此，当第八开关S8和第九开关S9均导通时，第二节点N2可以被放电。第十开关S10可以包括PMOS晶体管，PMOS晶体管响应于预充电信号PRECH_N而向感测节点SO提供或阻止电源电压VCC。
除了上述开关之外，第n页缓冲器PBn可以进一步包括多个锁存器以及多个锁存器之间的多个开关以传送数据。
图5是图示信号输出电路180的图。
参考图5，信号输出电路180可以生成并输出具有各种水平的页缓冲器控制信号PBSIG。如以上参考图4所述，页缓冲器控制信号PBSIG可以包括信号BL_SEL，BL_DIS，…，PBSENSE和SA_CSOC。换言之，如图3所示的用于控制第一页缓冲器PB1至第n页缓冲器PBn的页缓冲器控制信号PBSIG可以由信号输出电路180生成并输出。
为了生成和输出具有各种水平的页缓冲器控制信号PBSIG，信号输出电路180可以包括多个信号发生单元(Unit)GN_1至GN_K，其中K是正整数。例如，第一信号发生单元GN_1可以生成并输出位线选择信号BL_SEL，第二信号发生单元GN_2可以生成并输出位线放电信号BL_DIS，并且第K信号发生单元GN_K可以生成并输出感测信号PBSENSE和公共感测信号SA_CSOC。
感测信号PBSENSE和公共感测信号SA_CSOC的水平对于感测操作可能是重要的。因此，在该实施例中，更详细地描述了生成感测信号PBSENSE和公共感测信号SA_CSOC的第K信号发生单元(GN_K)190。第K信号发生单元(GN_K)190可以被称为第K信号发生器190。
图6A是图示根据本公开的第一实施例的第K信号发生器190的电路图。
参考图6A，第K信号发生器190可以包括第一放大器A1、分配器电路DIV和第一缓冲器组APG1。
第一放大器A1可以利用电源电压VCC来操作，并且响应于参考电压Vref和反馈电压Vfb而输出经放大的电压Vamp。参考电压Vref可以被施加到第一放大器A1的输入端子(-)，并且反馈电压Vfb可以被施加到第一放大器A1的输入端子(+)。第一放大器A1可以将参考电压Vref和反馈电压Vfb之间的电压差放大，以将经放大的电压Vamp输出到第四节点N4。反馈电压Vfb可以是从分配器电路DIV输出的第二划分电压Vdiv_2。
分配器电路DIV可以耦合在第四节点N4与接地端子之间。分配器电路DIV可以包括第一可变电阻器R1、电压调节器VCT和第二可变电阻器R2。第一可变电阻器R1可以耦合在第四节点N4和第五节点N5之间，电压调节器VCT可以耦合在第五节点N5和第六节点N6之间，并且第二可变电阻器R2可以耦合在第六节点N6和接地端子之间。
第一可变电阻器R1的电阻值可以响应于由多个位组成的第一修整码TC_1而改变。
电压调节器VCT可以包括二极管D10，电流通过二极管D10从第五节点N5流向第六节点N6。为了减少施加到图4的第三开关S3(被包括在图4的页缓冲器PBn中)的栅极的感测信号PBSENSE的散布或偏差，二极管D10可以包括与图4的第三开关S3相同的晶体管。例如，二极管D10可以包括具有与图4的页缓冲器PBn中包括的第三开关S3相同的材料、结构和尺寸的晶体管，并且可以具有与第三开关S3相同的阈值电压。
第二可变电阻器R2的电阻值可以响应于由多个位组成的第二修整码TC_2而改变。由于第二可变电阻器R2比第一可变电阻器R1更靠近接地端子，第二修整码TC_2可以由与第一修整码TC_1相比更多的位组成，以便精细地控制第一划分电压Vdiv_1和第二划分电压Vdiv_2。例如，当第一修整码TC_1包括四位代码时，第二修整码TC_2可以包括大于第一修整码TC_1的四位代码的六位代码。然而，第一修整码TC_1和第二修整码TC_2中的每一个的位数不限于此。
第六节点N6可以被耦合到第一放大器A1的输入端子(+)。因此，可以将与第六节点N6的电位相对应的第二划分电压Vdiv_2作为反馈电压Vfd施加到第一放大器A1的输入端子(+)。
因此，反馈回路FBL可以被形成为使得从第一放大器A1输出的经放大的电压Vamp可以由第一可变电阻器R1、电压调节器VCT和第二可变电阻器R2划分，并且划分的电压可以被施加到第一放大器A1的输入端子(+)。
第一缓冲器组APG1可以包括耦合到第四节点N4的第二放大器A2和耦合到第五节点N5的第三放大器A3。第一放大器A1至第三放大器A3可以利用相同电源电压VCC的供应来操作。第二放大器A2的输入端子(+)可以耦合至第四节点N4，并且其输入端子(-)可以被耦合至第二放大器A2的输出节点。换言之，从第二放大器A2输出的电压可以作为公共感测信号SA_CSOC被施加到页缓冲器，并再次施加到第二放大器A2的输入端子(-)。第三放大器A3的输入端子(+)可以被耦合到第五节点N5，并且其输入端子(-)可以被耦合到第三放大器A3的输出节点。换言之，从第三放大器A3输出的电压可以作为感测信号PBSENSE被施加到页缓冲器，并且再次被施加到第三放大器A3的输入端子(-)。
公共感测信号SA_CSOC可以根据经放大的电压Vamp而变化，并且感测信号PBSENSE可以根据第一划分电压Vdiv_1而变化。因此，公共感测信号SA_CSOC和感测信号PBSENSE的水平可以根据反馈回路FBL中生成的电压而变化。换言之，由于感测信号PBSENSE使用用于生成公共感测信号SA_CSOC的经放大的电压Vamp作为功率源来生成，感测信号PBSENSE的水平与公共感测信号SA_CSOC的水平之间的差可以保持恒定。
图6B是图示根据本公开的第二实施例的信号发生器190的电路图。
参考图6B，根据第二实施例的信号发生器190可以具有与第一实施例类似的配置。因此，省略了与第一实施例重叠的构成的描述。在第二实施例中，电压调节器VCT可以包括多个二极管D10至D1k，其中k是正整数。多个二极管D10至D1k可以在第五节点N5和第六节点N6之间彼此并联耦合，并且使得电流能够沿相同方向流动。多个二极管D10至D1k中包括的每个晶体管可以与图4的页缓冲器PBn中包括的图4的第三开关S3的晶体管相同。例如，多个二极管D10至D1k中包括的每个晶体管可以包括与图4的页缓冲器PBn中包括的第三开关S3相同的材料、结构和尺寸，并且可以具有与第三开关S3相同的阈值电压。
随着存在更多的二极管D10至D1k，可以更稳定地输出第一划分电压Vdiv_1，使得可以进一步减小施加到页缓冲器的第三开关S3的感测信号PBSENSE的散布或偏差。换言之，随着二极管D10至D1k的数目增加，感测信号PBSENSE可以保持恒定水平。
图6C是图示根据本公开的第三实施例的第K信号发生器190的电路图。
参考图6C，第K信号发生器190可以包括第一放大器A1、分配器电路DIV和第二缓冲器组APG2。
第一放大器A1可以利用电源电压VCC的供应来操作，并且响应于参考电压Vref和反馈电压Vfb而输出经放大的电压Vamp。参考电压Vref可以被施加到第一放大器A1的输入端子(-)，并且反馈电压Vfb可以被施加到第一放大器A1的输入端子(+)。第一放大器A1可以将参考电压Vref和反馈电压Vfb之间的电压差放大，以将经放大的电压Vamp输出到第四节点N4。反馈电压Vfb可以是从分配器电路DIV输出的第二划分电压Vdiv_2。
分配器电路DIV可以耦合在第四节点N4和接地端子之间。分配器电路DIV可以包括第一可变电阻器R1、电压调节器VCT和第二可变电阻器R2。第一可变电阻器R1可以耦合在第四节点N4和第五节点N5之间，电压调节器VCT可以耦合在第五节点N5和第六节点N6之间，并且第二可变电阻器R2可以耦合在第六节点N6和接地端子之间。
第一可变电阻器R1的电阻值可以响应于由多个位组成的第一修整码TC_1而改变。
电压调节器VCT可以包括二极管D10，电流通过二极管D10从第五节点N5流向第六节点N6。为了减少施加到图4的第三开关S3(被包括在图4的页缓冲器PBn中)的栅极的感测信号PBSENSE的散布或偏差，二极管D10可以包括与图4的第三开关S3相同的晶体管。例如，二极管D10可以包括具有与图4的页缓冲器PBn中包括的第三开关S3相同的材料、结构和尺寸的晶体管，并且可以具有与第三开关S3相同的阈值电压。
第二可变电阻器R2的电阻值可以响应于由多个位组成的第二修整码TC_2而改变。由于第二可变电阻器R2比第一可变电阻器R1更靠近接地端子，第二修整码TC_2可以由与第一修整码TC_1相比更多的位组成，以便精细地控制第一划分电压Vdiv_1和第二划分电压Vdiv_2。例如，当第一修整码TC_1由四个位组成时，第二修整码TC_2可以包括比第一修整码TC_1的四个位更多的六个位。然而，第一修整码TC_1和第二修整码TC_2中的每一个的位数不限于此。
第六节点N6可以耦合到第一放大器A1的输入端子(+)。因此，可以将与第六节点N6的电位相对应的第二划分电压Vdiv_2作为反馈电压Vfd施加到第一放大器A1的输入端子(+)。
因此，反馈回路FBL可以被形成为使得从第一放大器A1输出的经放大的电压Vamp可以由第一可变电阻器R1、电压调节器VCT和第二可变电阻器R2划分，并且划分的电压可以被施加到第一放大器A1的输入端子(+)。
第二缓冲器组APG2可以包括多个放大器A21至A2k和A31至A3k，以响应于经放大的电压Vamp和第一划分电压Vdiv_1来生成公共感测信号SA_CSOC和感测信号PBSENSE。更具体地，第21放大器A21至第2k放大器A2k可以根据经放大的电压Vamp而输出公共感测信号SA_CSOC。另外，第31放大器A31至第3k放大器A3k可以响应于第一划分电压Vdiv_1而输出感测信号PBSENSE。第一放大器A1、第21放大器A21至第2k放大器A2k以及第31放大器A31至第3k放大器A3k可以利用相同电源电压VCC的供应来操作。
第21放大器A21至第2k放大器A2k可以串联耦合在第四节点N4和最终输出节点之间。第21放大器A21的输入端子(+)可以耦合至第四节点N4，并且其输入端子(-)可以耦合至第21放大器A21的输出节点。第21放大器A21的输出节点可以耦合到下一放大器(即，第22放大器A22)的输入端子(+)。换言之，第22放大器A22的输入端子(+)可以耦合至前一放大器(即，第21放大器A21)的输出节点，并且第22放大器A22的输出节点可以耦合至第22放大器A22的输入端子(-)和下一放大器的输入端子(+)。以这种方式，第21放大器A21至第2k放大器A2k可以被耦合至第21放大器A21至第2k放大器A2k，并且从最后耦合的第2k放大器A2k输出的信号可以用作公共感测信号SA_CSOC。
第31放大器A31至第3k放大器A3k可以串联耦合在第五节点N5与最终输出节点之间。第31放大器A31的输入端子(+)可以耦合至第五节点N5，并且其输入端子(-)可以耦合至第31放大器A31的输出节点。第31放大器A31的输出节点可以耦合到下一放大器(即，第32放大器A32)的输入端子(+)。换言之，第32放大器A32的输入端子(+)可以耦合至前一放大器(即，第31放大器A31)的输出节点，并且第32放大器A32的输出节点可以耦合至第32放大器A32的输入端子(-)和下一放大器的输入端子(+)。以这种方式，第31放大器A31至第3k放大器A3k可以彼此串联耦合，并且从最后耦合的第3k放大器A3k输出的信号可以用作感测信号PBSENSE。
如图6C所示的第二缓冲器组APG2可以通过使用经放大的电压Vamp作为供电源来同时输出公共感测信号SA_CSOC和感测信号PBSENSE。因此，在图6C的第K信号发生器190中，感测信号PBSENSE的水平与公共感测信号SA_CSOC的水平之间的差可以保持恒定。
图6D是图示根据本公开的第四实施例的信号发生器190的电路图。
参考图6D，根据第四实施例的信号发生器190可以具有与第三实施例类似的配置。因此，省略了与第三实施例重叠的构成的描述。在第四实施例中，电压调节器VCT可以包括多个二极管D10至D1k，其中k是正整数。多个二极管D10至D1k可以在第五节点N5和第六节点N6之间彼此并联耦合，并且使得电流能够沿相同方向流动。多个二极管D10至D1k中包括的每个晶体管可以与图4的页缓冲器PBn中包括的图4的第三开关S3的晶体管相同。例如，多个二极管D10至D1k中包括的每个晶体管可以包括与图4的页缓冲器PBn中包括的第三开关S3相同的材料、结构和尺寸，并且可以具有与第三开关S3相同的阈值电压。
随着存在更多的二极管D10至D1k，可以更稳定地输出第一划分电压Vdiv_1，使得可以进一步减小施加到页缓冲器的第三开关S3的感测信号PBSENSE的散布或偏差。换言之，随着二极管D10至D1k的数目增加，感测信号PBSENSE可以保持更恒定的水平。
图7是图示根据本公开的一个实施例的包括多个存储器装置1100的存储器系统1000的实施例的图。
参考图7，存储器系统1000可以包括被配置为存储数据的存储器装置1100以及执行在存储器装置1100与主机2000之间的通信的控制器1100。
存储器系统1000可以包括多个存储器装置1100。存储器装置1100中的每一个可以包括如本公开的图1所示的信号输出电路180和页缓冲器组140。存储器装置1100可以通过至少一个通道而耦合到控制器1200。例如，多个存储器装置1100可以耦合到一个通道。然而，即使当多个通道被耦合到控制器1200时，多个存储器装置1100也可以耦合到每个通道。
控制器1200可以在主机2000和存储器装置1100之间执行通信。控制器1200可以响应于主机2000的请求来控制存储器装置1100，或者可以在没有来自主机2000的请求的情况下执行后台操作，以用于存储器系统1000的性能改进。主机2000可以生成对各种操作的请求，并将所生成的请求输出到存储器系统1000。这些请求的示例可以包括用于控制编程操作的编程请求、用于控制读取操作的读取请求以及用于控制擦除操作的擦除请求。
主机2000可以通过使用各种接口(例如，外围部件互连-快速(PCI-E)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)、通用串行总线(USB)、多媒体卡(MMC)、增强型小磁盘接口(ESDI)或集成驱动电子装置(IDE))而与存储器系统1000通信。
图8是图示根据本公开的一个实施例的包括存储器装置的存储器系统的另一实施例的图。
参考图8，存储器系统70000可以包括存储器卡或智能卡。存储器系统70000可以包括存储器装置1100、控制器1200和卡接口7100。
控制器1200可以控制存储器装置1100和卡接口7100之间的数据交换。根据一个实施例，卡接口7100可以是但不限于安全数字(SD)卡接口或多媒体卡(MMC)接口。
存储器装置1100中的每一个可以包括如以上参考本公开的图1所述的信号输出电路180和页缓冲器组140。存储器装置1100中存储的数据可以响应于控制器1200的控制而通过卡接口7100输出。
卡接口7100可以根据主机60000的协议在主机60000和控制器1200之间对接数据交换。根据一个实施例，卡接口7100可以支持通用串行总线(USB)协议和芯片间(IC)-USB协议。卡接口7100可以指代能够支持由主机60000使用的协议的硬件、安装在硬件中的软件或信号传输方法。
当存储器系统70000被连接到主机60000(例如，PC、平板电脑、数码相机、数字音频播放器、蜂窝电话、控制台视频游戏硬件或数字机顶盒)的主机接口6200时，主机接口6200可以响应于微处理器6100的控制，通过卡接口7100和控制器1200来与存储器装置1100执行数据通信。
根据本公开，通过防止或减轻生成用于控制外围电路的信号的信号发生器的可靠性劣化，可以改进包括信号输出电路的存储器装置的可靠性。
对于本领域技术人员将显而易见的是，在不脱离本教导的精神或范围的情况下，可以对本教导的上述实施例中的任一个进行各种修改。因此，意图是本教导涵盖落入所附权利要求及其等同物的范围内的所有这样的修改。

Claims (27)

1.一种信号发生器，包括：
第一放大器，用于响应于参考电压和反馈电压而输出经放大的电压；
分配器电路，用于对所述经放大的电压进行划分，以生成经划分的电压和所述反馈电压；以及
缓冲器组，用于响应于所述经放大的电压而输出公共感测信号，并且响应于所述经划分的电压而输出感测信号。
2.根据权利要求1所述的信号发生器，其中所述参考电压被施加到所述第一放大器的负输入端子，并且
其中所述反馈电压被施加到所述第一放大器的正输入端子。
3.根据权利要求1所述的信号发生器，其中所述分配器电路包括串联耦合在所述第一放大器的输出节点和接地端子之间的第一可变电阻器、电压调节器和第二可变电阻器。
4.根据权利要求3所述的信号发生器，其中所述经划分的电压在所述第一可变电阻器和所述电压调节器之间被划分，并且
其中所述反馈电压在所述电压调节器和所述第二可变电阻器之间被划分。
5.根据权利要求3所述的信号发生器，其中所述第一可变电阻器的电阻值响应于第一修整码而变化，并且
其中所述第二可变电阻器的电阻值响应于第二修整码而变化，其中所述第二修整码与所述第一修整码相比包括更多的位。
6.根据权利要求3所述的信号发生器，其中所述电压调节器包括至少一个二极管，以用于使得电流沿从所述第一可变电阻器到所述第二可变电阻器的方向流动。
7.根据权利要求6所述的信号发生器，其中所述至少一个二极管包括彼此并联耦合在所述第一可变电阻器和所述第二可变电阻器之间的多个二极管。
8.根据权利要求6所述的信号发生器，其中所述至少一个二极管包括至少一个晶体管，所述至少一个晶体管具有与在耦合到位线的页缓冲器中包括的多个开关之中响应于所述感测信号而操作的开关相同的材料、结构和尺寸。
9.根据权利要求1所述的信号发生器，其中所述缓冲器组包括：
第二放大器，根据所述经放大的电压而输出所述公共感测信号；以及
第三放大器，根据所述经划分的电压而输出所述感测信号。
10.根据权利要求9所述的信号发生器，其中所述第一放大器、所述第二放大器和所述第三放大器利用相同的电源电压操作。
11.根据权利要求9所述的信号发生器，其中所述经放大的电压被施加到所述第二放大器的正输入端子，并且
其中所述第二放大器的输出节点被耦合到所述第二放大器的负输入端子。
12.根据权利要求11所述的信号发生器，其中通过所述第二放大器的所述输出节点输出的信号是所述公共感测信号。
13.根据权利要求9所述的信号发生器，其中所述经划分的电压被施加到所述第三放大器的正输入端子，并且
其中所述第三放大器的输出节点被耦合到所述第三放大器的负输入端子。
14.根据权利要求13所述的信号发生器，其中通过所述第三放大器的所述输出节点输出的信号是所述感测信号。
15.根据权利要求1所述的信号发生器，其中所述缓冲器组包括：
多个第四放大器，根据所述经放大的电压而输出所述公共感测信号；以及
多个第五放大器，根据所述经划分的电压而输出所述感测信号。
16.根据权利要求15所述的信号发生器，其中所述第四放大器包括串联耦合在施加有所述经放大的电压的节点与输出所述公共感测信号的输出节点之间的多个放大器。
17.根据权利要求16所述的信号发生器，其中从所述第四放大器中的每个第四放大器的输出节点输出的信号被反馈到同一放大器的负输入端子，并且还被施加到所述第四放大器中的下一放大器的正输入端子。
18.根据权利要求17所述的信号发生器，其中所述经放大的电压被施加到所述第四放大器之中的第一个放大器的正输入端子。
19.根据权利要求15所述的信号发生器，其中所述第五放大器包括串联耦合在施加有所述经划分的电压的节点与输出所述感测信号的输出节点之间的多个放大器。
20.根据权利要求19所述的信号发生器，其中从所述第五放大器中的每个第五放大器的输出节点输出的信号被反馈到同一放大器的负输入端子，并且还被施加到所述第五放大器中的下一放大器的正输入端子。
21.根据权利要求20所述的信号发生器，其中所述经划分的电压被施加到所述第五放大器之中的第一个放大器的正输入端子。
22.一种存储器装置，包括：
存储器块，用于存储数据；
页缓冲器，通过位线耦合到所述存储器块；以及
信号发生器，用于输出用于控制所述页缓冲器的页控制信号，
其中所述信号发生器被配置为响应于通过单个反馈回路生成的经放大的电压和经划分的电压，输出所述页控制信号中包括的公共感测信号和感测信号，并且
其中所述页缓冲器被配置为响应于包括所述公共感测信号和所述感测信号的所述页控制信号而对所述位线进行预充电，或者感测所述位线中的电压或电流。
23.根据权利要求22所述的存储器装置，其中所述信号发生器包括：
第一放大器，用于响应于参考电压和反馈电压而输出所述经放大的电压；
分配器电路，用于对所述经放大的电压进行划分，以生成所述经划分的电压和所述反馈电压；以及
缓冲器组，用于响应于所述经放大的电压而输出所述公共感测信号，并且响应于所述经划分的电压而输出所述感测信号。
24.根据权利要求23所述的存储器装置，其中所述分配器电路包括串联耦合在所述第一放大器的输出节点和接地端子之间的第一可变电阻器、电压调节器和第二可变电阻器。
25.根据权利要求24所述的存储器装置，其中所述经划分的电压在所述第一可变电阻器和所述电压调节器之间被划分，并且
其中所述反馈电压在所述电压调节器和所述第二可变电阻器之间被划分。
26.根据权利要求23所述的存储器装置，其中所述电压调节器包括至少一个二极管，以用于使得电流沿从所述第一可变电阻器到所述第二可变电阻器的方向流动。
27.根据权利要求26所述的存储器装置，其中所述至少一个二极管包括至少一个晶体管，所述至少一个晶体管具有与所述页缓冲器中包括的多个开关之中响应于所述感测信号而操作的开关相同的材料、结构和尺寸。
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