KR20170075886A - 센싱 제어 신호 생성 장치 및 그를 포함하는 반도체 메모리 장치 - Google Patents

센싱 제어 신호 생성 장치 및 그를 포함하는 반도체 메모리 장치 Download PDF

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Abstract

본 발명은 센싱 제어 신호 생성 장치 및 그를 포함하는 반도체 메모리 장치에 관한 것으로, 본 발명에 따른 반도체 메모리 장치는, 직렬로 연결된 복수 개의 메모리 셀들을 포함하여, 비트 라인들에 각각 연결되는 셀 스트링들을 포함하는 메모리 블록; 센싱 제어 신호에 응답하여 상기 비트 라인들과 일대일로 연결되며, 센싱 노드로 전달된 각 비트 라인의 전압을 센싱하고, 센싱 결과에 대응되는 데이터를 저장하거나 선택된 메모리 셀에 프로그램할 데이터를 임시 저장하는 페이지 버퍼들; 및 프로그램 동작 시 일정한 기울기로 증가하는 램핑 신호 형태를 가지는 센싱 제어 신호를 생성하는 제어 신호 생성부를 포함할 수 있다.

Description

센싱 제어 신호 생성 장치 및 그를 포함하는 반도체 메모리 장치 {SENSING CONTROL SIGNAL GENERATION CIRCUIT AND SEMICONDUCTOR MEMORY DEVICE}
본 특허문헌은 반도체 설계 기술에 관한 것으로, 구체적으로는 센싱 제어 신호 생성부를 포함하는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 비휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 쓰기 및 읽기 속도가 빠르지만 전원 공급이 차단되면 저장된 데이터가 소실된다. 비휘발성 메모리 장치는 쓰기 및 읽기 속도가 상대적으로 느리지만 전원 공급이 차단되더라도 저장된 데이터를 유지한다. 따라서 전원 공급 여부와 관계없이 유지되어야 할 데이터를 저장하기 위해 비휘발성 메모리 장치가 사용된다. 비휘발성 메모리 장치에는 ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable Programmable ROM), EEPROM(Electrically Erasable Programmable ROM), 플래시 메모리(Flash memory), PRAM(Phase change Random Access Memory), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM) 등이 있다. 플래시 메모리는 노어 타입과 낸드 타입으로 구분된다.
낸드 플래시 메모리는 데이터의 프로그램과 소거가 자유로운 RAM의 장점과 전원 공급이 차단되어도 저장된 데이터를 보존할 수 있는 ROM의 장점을 가진다. 플래시 메모리는 디지털 카메라, PDA(Personal Digital Assistant) 및 MP3 플레이어와 같은 휴대용 전자기기의 저장 매체로 널리 사용되고 있다.
한편, 낸드 플래쉬 메모리에는, 센싱 노드를 통해 복수 개의 비트 라인과 일대일로 연결된 복수 개의 페이지 버퍼들이 구비되며, 프로그램 동작 시 페이지 버퍼들은 센싱 노드를 통해 대응되는 비트 라인의 전압 레벨을 감지할 수 있다. 그런데, 특정 워드 라인에 연결된 모든 메모리 셀을 프로그램 하려고 한다면, 모든 비트 라인들에는 프로그램 허용 전압, 예를 들어, 접지 전압(VSS) 레벨이 인가되어, 센싱 노드의 전압은 접지 전압(VSS) 레벨이 된다. 반대로, 모든 비트 라인들에는 프로그램 금지 전압, 예를 들어, 코어 전압(VCORE) 레벨이 인가되는 경우 센싱 노드의 전압은 코어 전압(VCORE) 레벨이 된다. 이 때, 동시에 모든 비트 라인들의 전압 레벨이 함께 변동함에 따라 반도체 메모리 장치의 피크 전류(PEAK CURRENT)가 증가하게 된다.
본 발명의 실시예가 해결하고자 하는 기술적 과제는, 페이지 버퍼와 비트 라인의 연결을 제어하는 센싱 제어 신호의 출력 노드의 토탈 캐패시턴스가 변동하더라도 센싱 제어 신호의 일정한 기울기로 상승하는, 즉, 라이징 타임을 일정하게 유지할 수 있는 반도체 메모리 장치 및 이의 동작 방법을 제공하는 데 있다.
또한, 본 발명의 실시예가 해결하고자 하는 기술적 과제는, PVT 변동이 보상된 밴드갭 신호를 이용하여 센싱 제어 신호를 생성할 수 있는 반도체 메모리 장치 및 이의 동작 방법을 제공하는 데 있다.
본 발명의 일 실시예에 따르면, 반도체 메모리 장치는, 직렬로 연결된 복수 개의 메모리 셀들을 포함하여, 비트 라인들에 각각 연결되는 셀 스트링들을 포함하는 메모리 블록; 센싱 제어 신호에 응답하여 상기 비트 라인들과 일대일로 연결되며, 센싱 노드로 전달된 각 비트 라인의 전압을 센싱하고, 센싱 결과에 대응되는 데이터를 저장하거나 선택된 메모리 셀에 프로그램할 데이터를 임시 저장하는 페이지 버퍼들; 및 프로그램 동작 시 일정한 기울기로 증가하는 램핑 신호 형태를 가지는 센싱 제어 신호를 생성하는 제어 신호 생성부를 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 센싱 제어 신호 생성 장치는, 프로그램 동작 시에, 데이터 패턴과 상관없이 특정 기울기로 증가하는 램핑 신호 형태를 가지는 센싱 제어 신호를 생성하는 프로그램 센싱 제어 신호 생성부; 및 리드 동작 시에, 레벨 신호 형태를 가지는 상기 센싱 제어 신호를 생성하는 리드 센싱 제어 신호 생성부를 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 센싱 제어 신호 생성 방법은, 초기 구간 동안, 램핑 노드를 기준 전압으로 프리챠징하는 단계; 제 1 타이밍에서, 서로 다른 세기를 가지는 바이어스들 중 하나를 선택하여 상기 램핑 노드로 제공하고, 내부의 캐패시터가 상기 선택된 바이어스를 챠징하여 상기 램핑 노드에서 일정 기울기로 상승하는 램핑 신호를 생성하는 단계; 상기 램핑 노드와 센싱 제어 노드를 분리 구동하여, 상기 램핑 신호를 상기 센싱 제어 노드에서 센싱 제어 신호로 출력하는 단계; 및 제 2 타이밍에서, 상기 센싱 제어 노드를 고전압 레벨로 보조 구동하는 단계를 포함할 수 있다.
제안된 실시예에 따른 반도체 메모리 장치는 페이지 버퍼와 비트 라인의 연결을 제어하는 센싱 제어 신호를 생성할 때, 일정한 기울기로 증가하는 센싱 제어 신호를 생성함으로써 데이터 패턴에 따라 변동하는 피크 전류를 감소시킬 수 있다는 효과가 있다.
또한, 제안된 실시예에 따른 반도체 메모리 장치는 PVT 변동이 보상된 밴드갭 신호를 이용하여 센싱 제어 신호를 생성함으로써 전원 전압 및 온도 변화에 따라 변동하는 피크 전류를 감소시킬 수 있다는 효과가 있다.
도 1 은 본 발명의 일 실시예에 따른 반도체 메모리 장치(100)의 블록도 이다.
도 2 는 도 1 의 메모리 블록의 셀 스트링과 페이지 버퍼의 구성을 구체적으로 설명하기 위한 상세 회로도 이다.
도 3 은 도 2 의 연결부(222)의 센싱 제어 노드의 토탈 캐패시턴스(C_TOT)를 설명하기 위한 회로도 이다.
도 4 는 본 발명의 일 실시예에 따른 도 2 의 센싱 제어 신호 생성부(240)의 회로도 이다.
도 5 는 도 4 의 프로그램 센싱 제어 신호 생성부(410)에서 생성된 센싱 제어 신호 및 그에 따라 생성되는 피크 전류(IPEAK)를 설명하기 위한 파형도 이다.
도 6 은 센싱 제어 노드의 토탈 캐패시턴스의 변동에 따른 종래의 센싱 제어 신호와 본 발명의 센싱 제어 신호의 기울기를 비교 설명하기 위한 파형도 이다.
도 7 은 본 발명의 다른 실시예에 따른 도 2 의 센싱 제어 신호 생성부(240)의 회로도 이다.
도 8 은 도 1 의 반도체 메모리 장치(100)를 포함하는 메모리 시스템을 보여주는 블록도 이다.
도 9 는 도 8 의 메모리 시스템의 응용 예를 보여주는 블록도 이다.
도 10 은 도 9 를 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도 이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예들을 첨부 도면을 참조하여 설명하고자 한다.
도 1 은 본 발명을 설명하기 위한 반도체 메모리 장치의 블록도 이다.
도 1 을 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(160), 전압 생성부(150), 및 데이터 입출력 회로(140)를 포함한다.
메모리 셀 어레이(110)는 워드 라인들(WL1~WLn)을 통해 어드레스 디코더(120)에 연결되고, 비트 라인들(BL1~BLm)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록(BLK1~BLKz)들은 복수의 메모리 셀들을 포함한다. 로우 방향으로 배치된 메모리 셀들은 워드 라인들(WL1~WLn)에 연결된다. 컬럼 방향으로 배치된 메모리 셀들은 비트 라인들(BL1~BLm)에 연결된다. 복수의 메모리 셀들 각각은 싱글 레벨 셀(Single Level Cell, SLC) 또는 멀티 레벨 셀(Multi Level Cell, MLC)로서 동작할 수 있다. 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이다.
또한, 메모리 셀 어레이(110)의 복수의 메모리 블록들(BLK1~BLKz) 각각은 비트 라인들(BL1~BLm)에 각각 연결된 복수의 셀 스트링들을 포함한다. 복수 개의 셀 스트링 각각은 비트 라인과 소스 라인 사이에 직렬 연결된 드레인 선택 트랜지스터, 복수 개의 메모리 셀들, 및 소스 선택 트랜지스터를 포함할 수 있다. 메모리 셀 어레이(110)에 포함된 복수 개의 셀 스트링에 대한 자세한 설명은 후술하도록 한다.
어드레스 디코더(120), 읽기 및 쓰기 회로(130), 데이터 입출력 회로(140), 전압 생성부(150), 및 제어 로직(160)은 메모리 셀 어레이(110)를 구동하는 주변 회로로서 동작한다. 어드레스 디코더(120)는 워드 라인들(WL1~WLn)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(160)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 외부로부터의 어드레스(ADDR)를 수신한다. 어드레스 디코더(120)는 어드레스(ADDR)를 디코딩하여 블록 어드레스를 생성하고, 생성된 블록 어드레스에 따라 메모리 셀 어레이(110)의 복수의 메모리 블록들(BLK1~BLKz) 중 하나의 메모리 블록을 선택한다. 어드레스 디코더(120)는 어드레스(ADDR)를 디코딩하여 로우 어드레스를 생성하고, 생성된 로우 어드레스에 따라 선택된 메모리 블록에 연결된 워드 라인들(WL1~WLn) 중 하나를 선택한다. 어드레스 디코더(120)는 블록 디코더, 로우 디코더 및 어드레스 버퍼 등을 포함할 수 있다.
읽기 및 쓰기 회로(130)는 비트 라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결되고, 데이터 라인들(DL)을 통해 데이터 입출력 회로(140)에 연결된다. 읽기 및 쓰기 회로(130)는 제어 로직(160)으로부터 출력되는 리드/라이트 제어 신호(PB_CTRL)에 응답하여 동작한다.
프로그램 시에, 읽기 및 쓰기 회로(130)는 데이터 입출력 회로(140)로부터 프로그램 데이터(DATA)를 수신하고, 프로그램 데이터(DATA)를 비트 라인들(BL1~BLm)에 전달한다. 전달된 데이터는 선택된 워드 라인에 연결된 메모리 셀들에 프로그램된다. 읽기 동작 시에, 읽기 및 쓰기 회로(130)는 비트 라인들(BL1~BLm)을 통해 선택된 워드 라인에 연결된 메모리 셀들의 데이터를 읽고, 읽어진 데이터(DATA)를 데이터 라인들(DL)을 통해 데이터 입출력 회로(140)로 출력한다. 소거 동작 시에, 읽기 및 쓰기 회로(130)는 비트 라인들(BL1~BLm)을 플로팅시킬 수 있다. 실시 예로서, 읽기 및 쓰기 회로(130)는 비트 라인들(BL1~BLm)에 각각 대응되며, 대응되는 비트 라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결되는 복수 개의 페이지 버퍼들(PB1~PBm)로 구성될 수 있다. 복수 개의 페이지 버퍼들(PB1~PBm) 각각은 복수의 래치들을 구비할 수 있다
데이터 입출력 회로(140)는 데이터 라인들(DL)을 통해 읽기 및 쓰기 회로(130)와 연결된다. 데이터 입출력 회로(140)는 제어 로직(160)의 제어에 응답하여 동작한다. 데이터 입출력 회로(140)는 외부와 데이터(DATA)를 통신한다. 프로그램 동작 시에, 데이터 입출력 회로(140)는 외부로부터 프로그램 데이터(DATA)를 수신하고 프로그램 데이터(DATA)를 읽기 및 쓰기 회로(130)에 전송한다. 읽기 동작 시에, 데이터 입출력 회로(140)는 읽기 및 쓰기 회로(130)로부터 읽혀진 데이터(DATA)를 수신하고 읽혀진 데이터(DATA)를 외부로 출력한다.
전압 공급부(150)는 제어 로직(160)의 제어에 응답하여 프로그램/리드/소거 동작을 위한 동작 전압들(VRS)을 생성한다. 상기 동작 전압들(VRS)은, 소거 전압(VERASE), 프로그램 전압(VPGM), 리드 전압(VREAD), 패스 전압(VPASS), 소스 라인 전압(VDSL, VSSL), 공통 소스 전압(VSL), 파이프 게이트 전압(VPG) 등을 포함할 수 있다.
제어 로직(160)은 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 데이터 입출력 회로(140) 및 전압 공급부(150)에 연결된다. 제어 로직(160)은 반도체 메모리 장치(100)의 입출력 버퍼(미도시)를 통해 커맨드(CMD)를 수신하고, 이에 응답하여 반도체 메모리 장치(100)의 제반 동작을 제어하도록 구성될 수 있다. 본 발명의 실시예에서, 제어 로직(160)은, 각 페이지 버퍼(PB1~PBm)와 대응되는 비트 라인(BL1~BLm)과의 연결을 제어하기 위한 센싱 제어 신호(PB_SENSE)를 생성하는 센싱 제어 신호 생성부(162)를 포함할 수 있다. 이 때, 본 발명의 실시예에 따른 센싱 제어 신호 생성부(162)는, 데이터 패턴에 관계 없이 일정한 기울기(SLOPE)로 상승하는, 즉, 일정한 라이징 타임을 가지는 센싱 제어 신호(PB_SENSE)를 생성할 수 있도록 한다.
이하, 도면을 참조하여, 본 발명의 페이지 버퍼(PB)와 센싱 제어 신호 생성부(162)에 대해 자세히 설명하기로 한다.
도 2 는 도 1 의 메모리 블록(BLK)의 셀 스트링과 페이지 버퍼(PB)의 구성을 설명하기 위한 상세 회로도 이다. 도 3 은 도 2 의 연결부(222)의 센싱 제어 노드(PB_SO)의 토탈 캐패시턴스(C_TOT)를 설명하기 위한 회로도 이다.
도 2 를 참조하면, 하나의 비트 라인(BL)을 통해 하나의 셀 스트링과 연결된 하나의 페이지 버퍼(PB)를 포함하는 반도체 메모리 장치(200)가 도시되어 있다.
반도체 메모리 장치(200)는, 소스 라인(CSL)과 비트 라인(BL) 사이에 직렬 연결된 셀 스트링(210) 및 셀 스트링(210)과 연결된 비트 라인(BL), 비트 라인(BL)과 일대일로 대응되어, 센싱 노드(SO)를 통해 비트 라인(BL)의 전압을 센싱하는 페이지 버퍼(PB, 220)를 포함한다. 또한, 페이지 버퍼(220)와 대응되는 비트 라인(BL)과의 연결을 제어하기 위한 센싱 제어 신호(PB_SENSE)를 생성하는 센싱 제어 신호 생성부(240)이 추가로 구비된다. 도 2 의 센싱 제어 신호 생성부(240)는 도 1 의 제어 로직(160) 내의 센싱 제어 신호 생성부(162)와 동일한 구성이다.
셀 스트링(210)은, 복수 개의 워드 라인(WL1~WLn)과 각각 연결된 복수 개의 메모리 셀(MC1~MCn)이 소스 선택 라인(SSL)과 연결된 소스 선택 트랜지스터(SST)와 드레인 선택 라인(DSL)과 연결된 드레인 선택 트랜지스터(DST) 사이에 직렬로 연결된 스트링(string) 구조를 가진다. 복수 개의 메모리 셀(MC1~MCn)의 플로팅 게이트에는 복수 개의 워드 라인(WL1~WLn)에 의해 각종 전압이 인가된다. 각 메모리 셀(MC1~MCn)은 셀 당 복수의 비트의 데이터 정보를 저장하는 멀티 레벨 셀(MLC)로 구성될 수 있다. 복수 개의 셀 스트링들은 대응하는 비트 라인들(BL1~BLm)에 각각 전기적으로 연결될 수 있다.
페이지 버퍼(220)는, 센싱 제어 신호(PB_SENSE)에 응답하여 비트 라인(BL)과 연결되어, 센싱 노드(SO)로 전달된 비트 라인(BL)의 전압을 센싱하고, 센싱 결과에 대응되는 데이터를 저장하거나 선택된 메모리 셀에 프로그램할 데이터를 임시 저장할 수 있다. 이를 위해, 페이지 버퍼(220)는, 센싱 제어 신호(PB_SENSE)에 응답하여 비트 라인(BL)과 센싱 노드(SO)를 전기적으로 연결하는 연결부(222), 프리챠지 신호(PRECH)에 응답하여 센싱 노드(SO)를 코어 전압(VCORE) 레벨로 프리챠지시키는 프리챠징부(224) 및 센싱 노드(SO)와 연결되어, 비트 라인(BL)을 통해 메모리 셀에 프로그램할 데이터를 임시 저장하거나, 메모리 셀에 저장된 데이터를 비트 라인(BL)을 통해 독출하여 저장하는 래치부(226)를 포함한다. 연결부(222)는 비트 라인(BL)과 센싱 노드(SO) 사이에 연결되고 제어 신호(PB_SENSE)를 게이트의 입력으로 하는 엔모스 트랜지스터(N1)를 포함할 수 있다. 프리챠징부(224)는, 프리챠지 신호(PRECH)에 응답하여 센싱 노드(SO)를 프리챠지 전압 레벨, 예를 들어, 코어 전압(VCORE) 레벨로 프리챠지하는 피모스 트랜지스터(P1)를 포함할 수 있다. 참고로, 도 2의 페이지 버퍼(220)는 본 발명의 설명을 위해서 필요한 부분만을 나타낸 것이다.
센싱 제어 신호 생성부(240)는, 프로그램 동작과 리드 동작 시에 서로 다른 형태의 센싱 제어 신호(PB_SENSE)를 생성할 수 있다. 특히, 본 발명의 실시예에서, 센싱 제어 신호 생성부(240)는, 리드 동작 시에는, 레벨 신호 형태를 가지는 센싱 제어 신호(PB_SENSE)를 생성하고, 프로그램 동작 시에는, 일정한 기울기로 증가하는 램핑 신호 형태를 가지는 센싱 제어 신호(PB_SENSE)를 생성할 수 있다. 특히, 프로그램 동작 시에 센싱 제어 신호(PB_SENSE)는, 1 단계(1-step) 혹은 2 단계 (2-step)으로 증가하는 램핑 신호 형태를 가질 수 있다.
한편, 도 2 에는, 하나의 셀 스트링(혹은 비트 라인(BL))과 연결된 하나의 페이지 버퍼(PB)와, 하나의 페이지 버퍼(PB)에 센싱 제어 신호(PB_SENSE)를 생성하는 하나의 센싱 제어 신호 생성부(240)가 도시되어 있지만, 하나의 센싱 제어 신호 생성부(240)는 복수 개의 비트 라인들(BL1~BLm)과 복수 개의 페이지 버퍼들(PB1~PBm)의 연결을 제어할 수 있다. 즉, 센싱 제어 신호 생성부(240)가 센싱 제어 신호(PB_SENSE)를 활성화시켜 출력하면, 복수 개의 셀 스트링과 복수 개의 페이지 버퍼들(PB1~PBm)이 모두 연결될 수 있다.
낸드 플래쉬 메모리와 같은 비휘발성 메모리 장치에서, 프로그램 동작은 선택된 워드 라인에 프로그램 전압을 인가하여 수행된다. 하나의 워드 라인에는 복수 개의 메모리 셀들이 연결되어 있기 때문에, 프로그램할 셀들과 프로그램하지 않을 셀들이 구분되어야 한다. 이를 위해, 프로그램 동작 시 선택된 메모리 셀들에 연결된 비트 라인들에는 프로그램 허용 전압이 인가되고, 비선택된 메모리 셀들에 연결된 비트 라인들에는 프로그램 금지 전압이 인가된다. 예를 들면, 프로그램 허용 전압은 전지 전압(VSS) 레벨, 즉, 0V의 전압이 될 수 있고, 프로그램 금지 전압은 양의 전압, 예를 들어, 코어 전압(VCORE) 레벨이 될 수 있다.
한편, 프로그램 여부에 따라 비트 라인(BL)과 연결된 페이지 버퍼(PB)의 센싱 노드(SO)의 센싱 전압이 결정되고, 그에 따라 센싱 제어 노드(PB_SO)의 토탈 캐패시턴스(C_TOT)가 결정된다. 참고로, 센싱 제어 노드(PB_SO)에는 복수 개의 비트 라인들(BL1~BLm)과 복수 개의 페이지 버퍼들(PB1~PBm) 간의 연결을 위한 m 개의 연결부들이 물려있기 때문에, 센싱 제어 노드(PB_SO)의 토탈 캐패시턴스(C_TOT)는 실질적으로 복수 개의 비트 라인들(BL1~BLm)과 연결된 복수 개의 페이지 버퍼들(PB1~PBm)의 센싱 노드들(SO)의 센싱 전압에 따라 결정된다. 하지만, 설명의 편의를 위해, 하나의 비트 라인(BL)과 연결된 페이지 버퍼(PB)의 센싱 노드(SO)에 따라 센싱 제어 노드(PB_SO)의 토탈 캐패시턴스(C_TOT)가 결정되는 경우를 설명하기로 한다.
도 3 을 참조하면, 센싱 제어 노드(PB_SO)의 토탈 캐패시턴스(C_TOT)는, 게이트와 게이트 절연막 사이의 제 1 캐패시턴스(C_OX)와 게이트와 채널 사이의 제 2 캐패시턴스(C_CH)가 직렬로 연결된 형태로 모델링 될 수 있다.
이 때, 특정 워드 라인(WL)에 연결된 모든 메모리 셀(MC1~MCn)을 프로그램 하려고 한다면, 모든 비트 라인들(BL)에는 프로그램 허용 전압이 인가되어, 페이지 버퍼(PB) 내부의 센싱 노드(SO)의 센싱 전압은 접지 전압(VSS) 레벨이 된다. 이에 따라, 제 2 캐패시턴스(C_CH)가 형성되지 않아 센싱 제어 노드(PB_SO)의 토탈 캐패시턴스(C_TOT)는 제 1 캐패시턴스(C_OX)만으로 구성되어 최대가 된다. 반대로, 특정 워드 라인(WL)에 연결된 모든 메모리 셀(MC1~MCn)을 프로그램 금지하려고 하면, 모든 비트 라인들(BL)에는 프로그램 금지 전압이 인가되어, 페이지 버퍼(PB) 내부의 센싱 노드(SO)의 센싱 전압은 코어 전압(VCORE) 레벨이 된다. 이에 따라, 센싱 제어 노드(PB_SO)의 토탈 캐패시턴스(C_TOT)는 제 1 캐패시턴스(C_OX)와 제 2 캐패시턴스(C_CH)의 직렬값이 되어 최소가 된다. 센싱 제어 노드(PB_SO)의 토탈 캐패시턴스(C_TOT)가 최소가 되는 경우, 센싱 제어 노드(PB_SO)로 흐르는 전류가 증가하게 되어 피크 전류(PEAK CURRENT)가 흐르게 된다. 또한, 비트 라인들(BL)이 프로그램되냐 아니냐에 따라 센싱 제어 노드(PB_SO)의 토탈 캐패시턴스(C_TOT)가 변동하게 되면, 프로그램 동작 시에 램핑 신호 형태를 가지는 센싱 제어 신호(PB_SENSE)의 기울기가 변동하게 되어 페이지 버퍼(PB)와 비트 라인(BL)의 연결이 불안정하게 되어 오동작 발생할 수 있다.
따라서, 본 발명의 실시예에서, 센싱 제어 신호 생성부(240)는, 스큐 변동에 둔감한 캐패시터를 이용하여 전류를 챠징하여 일정한 기울기(SLOPE)를 가지는 램핑 신호를 생성하고, 단위 이득 버퍼로 구성된 소스 팔로워를 이용하여 램핑 신호를 센싱 제어 신호(PB_SENSE)로 생성한다. 따라서, 데이터 패턴에 따라 센싱 제어 노드의 토탈 캐패시턴스(C_TOT)가 변동하더라도 일정한 기울기(SLOPE)로 상승하는 센싱 제어 신호(PB_SENSE)를 생성할 수 있도록 한다.
이하, 도면을 참조하여, 본 발명의 실시예에 따른 센싱 제어 신호 생성부(240)를 구체적으로 설명하고자 한다.
도 4 는 본 발명의 일 실시예에 따른 도 2 의 센싱 제어 신호 생성부(240)의 회로도 이다. 도 5 는 도 4 의 프로그램 센싱 제어 신호 생성부(410)에서 생성된 센싱 제어 신호(PB_SENSE) 및 그에 따라 생성되는 피크 전류(IPEAK)를 설명하기 위한 파형도 이다.
도 4 를 참조하면, 센싱 제어 신호 생성부(240)는, 프로그램 센싱 제어 신호 생성부(410) 및 리드 센싱 제어 신호 생성부(430)를 포함할 수 있다. 프로그램 센싱 제어 신호 생성부(410) 혹은 리드 센싱 제어 신호 생성부(430)는 상호 배타적으로 선택될 수 있다. 예를 들어, 프로그램 센싱 제어 신호 생성부(410)는 라이트 신호(WT)에 응답하여 센싱 제어 신호(PB_SENSE)를 출력하고, 리드 센싱 제어 신호 생성부(430)는 리드 신호(RD)에 응답하여 센싱 제어 신호(PB_SENSE)를 출력할 수 있다.
프로그램 센싱 제어 신호 생성부(410)는, 프로그램 동작 시에, 데이터 패턴과 상관없이 일정한 기울기로 증가하는 램핑 신호 형태를 가지는 센싱 제어 신호(PB_SENSE)를 생성한다. 리드 센싱 제어 신호 생성부(430)는, 리드 동작 시에, 레벨 신호 형태를 가지는 센싱 제어 신호(PB_SENSE)를 생성한다. 참고로, 프로그램 동작 시에는, 비트 라인(BL)에 프로그램 금지 전압, 예를 들어, 코어 전압(VCORE) 레벨이 인가되는 경우 연결부(도 2 의 222)를 완전히(FULLY) 턴온시켜 주기 위해 센싱 제어 신호(PB_SENSE)를 코어 전압(VCORE) 레벨(예를 들어, 2.1V) 보다 높은 고전압(PBPMP) 레벨(예를 들어, 4.75V)로 구동시킬 필요가 있다.
우선, 리드 센싱 제어 신호 생성부(430)는, 제 2 기준 전압(VREF2)를 입력받아 센싱 제어 노드(PB_SO)로 센싱 제어 신호(PB_SENSE)를 출력하는 센싱 제어 신호 구동부(432)를 포함한다. 이 때, 리드 동작 시에, 제 2 기준 전압(VREF2)은 비트 라인 프리차지 전압에 대응되는 전압 레벨을 가지며, 이에 따라 센싱 제어 신호(PB_SENSE)는 레벨 신호 형태를 가질 수 있다. 센싱 제어 신호 구동부(432)는, 외부 전원 전압(VCCE)을 구동 전압으로 입력받는 단위 이득 버퍼로 구성된 소스 팔로워를 이용하여 구현될 수 있다.
프로그램 센싱 제어 신호 생성부(410)는, 램핑 신호 생성부(412), 디스챠징부(414) 및 센싱 제어 신호 구동부(416)를 포함한다. 램핑 신호 생성부(412)는, 서로 다른 세기를 가지는 바이어스들 중 하나를 이용하여 내부 캐패시터를 챠징하여 램핑 노드(RAMP_SO)에서 램핑 신호(VRAMP)를 생성한다. 디스챠징부(414)는, 디스챠지 신호(DCG)에 응답하여 램핑 노드(RAMP_SO)를 접지 전압(VSS) 레벨로 디스챠징한다. 센싱 제어 신호 구동부(416)는, 램핑 노드(RAMP_SO)와 센싱 제어 노드(PB_SO)를 분리 구동하여, 램핑 신호(VRAMP)를 센싱 제어 신호(PB_SENSE)로 출력한다.
보다 자세하게, 램핑 신호 생성부(412)는, 서로 다른 세기를 가지는 바이어스들(IBIAS1, IBIAS2, IBIAS3) 중 하나를 선택하여 제공하는 커런트 소스(CS) 및 선택된 바이어스를 이용하여 램핑 노드(RAMP_SO)에서 램핑 신호(VRAMP)를 생성하는 캐패시터(C1)를 포함한다.
커런트 소스(CS)는, 고전압(PBPMP)단과 램핑 노드(RAMP_SO) 사이에 병렬 연결된 제 1 내지 제 3 바이어싱부(412A, 412B, 412C)를 포함한다. 제 1 바이어싱부(412A)는, 고전압(PBPMP)단과 램핑 노드(RAMP_SO) 사이에 직렬 연결된 제 1 및 제 2 트랜지스터(T1, T2)를 포함하여, 제 1 바이어스(IBIAS1)를 출력한다. 제 1 트랜지스터(T1)는 제 1 스위치 신호(SW1)에 응답하여 턴온 되고, 제 2 트랜지스터(T2)는 제 1 밴드갭 신호(PBIAS1)에 응답하여 턴온 된다. 제 2 바이어싱부(412B)는, 고전압(PBPMP)단과 램핑 노드(RAMP_SO) 사이에 직렬 연결된 제 3 및 제 4 트랜지스터(T3, T4)를 포함하여, 제 2 바이어스(IBIAS2)를 출력한다. 제 3 트랜지스터(T3)는 제 2 스위치 신호(SW2)에 응답하여 턴온 되고, 제 4 트랜지스터(T4)는 제 2 밴드갭 신호(PBIAS2)에 응답하여 턴온 된다. 제 3 바이어싱부(412C)는, 고전압(PBPMP)단과 램핑 노드(RAMP_SO) 사이에 직렬 연결된 제 5 및 제 6 트랜지스터(T5, T6)를 포함하여, 제 3 바이어스(IBIAS3)를 출력한다. 제 5 트랜지스터(T5)는 제 3 스위치 신호(SW3)에 응답하여 턴온 되고, 제 6 트랜지스터(T6)는 제 3 밴드갭 신호(PBIAS3)에 응답하여 턴온 된다.
이 때, 제 1 내지 제 3 스위치 신호(SW1~SW3)는 해당 바이어싱부를 온/오프하기 위한 신호이고, 제 1 내지 제 3 밴드갭 신호(PBIAS1~PBIAS3)는 바이어스의 세기를 조절하기 위한 신호이다. 예를 들어, 제 1 밴드갭 신호(PBIAS1)가 가장 큰 세기를 가지는 신호이고, 제 3 밴드갭 신호(PBIAS3)가 가장 작은 세기를 가지는 신호일 수 있다. 또는, 제 1 내지 제 3 밴드갭 신호(PBIAS1~PBIAS3)는 동일한 세기를 가지는 신호이고, 대신 제 2 트랜지스터(T2), 제 4 트랜지스터(T4) 및 제 6 트랜지스터(T6)가 각각 다른 사이즈로 구현될 수 있다. 본 발명의 실시예에서, 제 1 내지 제 3 밴드갭 신호(PBIAS1~PBIAS3)는 내부의 밴드갭 회로(미도시)로부터 생성될 수 있으며, 온도 등의 PVT 변동이 보상된 신호가 될 수 있다. 따라서, 제안된 실시예에 따른 반도체 메모리 장치는 PVT 변동이 보상된 밴드갭 신호를 이용하여 센싱 제어 신호(PB_SENSE)를 생성함으로써 전원 전압 및 온도 변화에 따라 변동하는 피크 전류를 감소시킬 수 있다.
캐패시터(C1)는, 램핑 노드(RAMP_SO)와 접지 전압(VSS)단에 연결되어 커런트 소스(CS)에서 제공되는 바이어스를 이용하여 램핑 노드(RAMP_SO)로 램핑 신호(VRAMP)를 생성한다. 본 발명의 실시예에서, 캐패시터(C1)는, 스큐 변동에 대해 둔감한 산화막-질화막-산화막(ONO) 캐패시터로 구성될 수 있다. 따라서, 제안된 실시예에 따른 반도체 메모리 장치는 스큐 변동에 둔감한 캐패시터를 이용하여 전류를 챠징하여 센싱 제어 신호(PB_SENSE)를 생성함으로써 스큐 변동을 최소화할 수 있다.
디스챠징부(414)는, 램핑 노드(RAMP_SO)와 접지 전압(VSS)단에 연결되어, 프로그램 동작이 종료된 후 램핑 신호(VRAMP)를 접지 전압(VSS) 레벨로 디스챠징한다. 일 실시예에서, 디스챠징부(414)는, 램핑 노드(RAMP_SO)와 접지 전압(VSS)단에 연결되어, 게이트로 디스챠지 신호(DCG)를 입력받는 제 7 트랜지스터(T7)로 구현될 수 있다.
센싱 제어 신호 구동부(416)는, 고전압(PBPMP)을 구동 전압으로 입력받는 단위 이득 버퍼로 구성된 소스 팔로워를 이용하여 구현됨으로써, 램핑 노드(RAMP_SO)와 센싱 제어 노드(PB_SO)를 분리 구동할 수 있다.
또한, 프로그램 센싱 제어 신호 생성부(410)는, 고전압 챠징부(418)를 추가로 더 구비할 수 있다. 고전압 챠징부(418)는, 센싱 제어 신호(PB_SENSE)가 특정 시간 동안 일정한 기울기(SLOPE)로 상승한 후 특정 타이밍(도 5 의 t2)에, 센싱 제어 노드(PB_SO)를 고전압(PBPMP) 레벨로 구동하기 위한 것으로, 센싱 제어 신호(PB_SENSE)의 레벨이 충분히 상승하지 못한 경우 센싱 제어 신호(PB_SENSE)를 보조 구동할 수 있도록 한다. 고전압 챠징부(418)는, 고전압(PBPMP)단과 센싱 제어 신호 구동부(416)의 출력단 사이에 연결되어 게이트로 특정 타이밍(도 5 의 t2)에 활성화되는 고전압 활성화 신호(HV_T2)를 입력받는 제 8 트랜지스터(T8)로 구현될 수 있다.
상기와 같이, 제안된 실시예에 따른 프로그램 센싱 제어 신호 생성부(410)는, 스큐 변동에 둔감한 캐패시터를 이용하여 전류를 챠징하여 일정한 기울기(SLOPE)를 가지는 램핑 신호(VRAMP)를 램핑 노드(RAMP_SO)에서 생성하고, 단위 이득 버퍼로 구성된 소스 팔로워를 이용하여 램핑 노드(RAMP_SO)와 센싱 제어 노드(PB_SO)를 분리 구동하여 램핑 신호(VRAMP)를 센싱 제어 신호(PB_SENSE)로 출력한다. 따라서, 센싱 제어 노드(PB_SO)의 토탈 캐패시턴스(C_TOT)가 변동하더라도 일정한 기울기(SLOPE)로 상승하는 센싱 제어 신호(PB_SENSE)를 생성할 수 있다.
도 5 를 참조하면, 프로그램 동작 시에 도 4 의 프로그램 센싱 제어 신호 생성부(410)에서 생성된 센싱 제어 신호(PB_SENSE) 및 그에 따라 생성되는 피크 전류(IPEAK)가 도시되어 있다.
먼저, 초기 구간에 램핑 노드(RAMP_SO)는 제 1 기준 전압(VREF1)으로 프리챠지 되어 있다. 제 1 기준 전압(VREF1)은 뒷단의 트랜지스터를 턴온 시킬 수 있을 정도의 전압 레벨, 즉, 트랜지스터의 문턱 전압(Vth) 보다 약간 높은 전압 레벨, 예를 들어, 1V 전압 레벨을 가질 수 있다. 이 때, 제 1 기준 전압(VREF1)에 따른 피크 전류(IPEAK)가 생성된다.
이후, 제 1 타이밍(t1)에서, 제 1 내지 제 3 스위치 신호(SW1~SW3) 중 하나가 활성화된다. 이에 따라, 커런트 소스(CS)는 서로 다른 세기를 가지는 바이어스들(IBIAS1, IBIAS2, IBIAS3) 중 하나를 선택하여 램핑 노드(RAMP_SO)로 제공한다. 캐패시터(C1)는, 커런트 소스(CS)로부터 제공되는 바이어스를 이용하여 램핑 노드(RAMP_SO)에서 램핑 신호(VRAMP)를 생성한다. 이 때, 램핑 신호(VRAMP)는 제공되는 바이어스에 따라 결정되는 기울기로 상승한다. 센싱 제어 신호 구동부(416)는, 램핑 노드(RAMP_SO)와 센싱 제어 노드(PB_SO)를 분리 구동하여 램핑 신호(VRAMP)를 센싱 제어 신호(PB_SENSE)로 출력한다.
이 때, 제안된 실시예에 따른 프로그램 센싱 제어 신호 생성부(410)는, 스큐 변동에 둔감한 캐패시터(C1)를 이용하여 전류를 챠징하여 일정한 기울기(SLOPE)를 가지는 램핑 신호(VRAMP)를 램핑 노드(RAMP_SO)에서 생성하고, 단위 이득 버퍼로 구성된 소스 팔로워를 이용하여 램핑 노드(RAMP_SO)와 센싱 제어 노드(PB_SO)를 분리 구동하여 램핑 신호(VRAMP)를 센싱 제어 신호(PB_SENSE)로 출력한다. 따라서, 센싱 제어 노드(PB_SO)의 토탈 캐패시턴스(C_TOT)가 변동하더라도 일정한 기울기(SLOPE)로 상승하는 센싱 제어 신호(PB_SENSE)를 생성할 수 있다. 따라서, 데이터 패턴에 따라 변동하는 피크 전류(IPEAK)가 최소화 될 수 있다.
이후, 제 2 타이밍(t2)에서, 고전압 활성화 신호(HV_T2)가 활성화되면, 고전압 챠징부(418)는, 센싱 제어 노드(PB_SO)를 고전압(PBPMP) 레벨로 구동하여, 센싱 제어 신호(PB_SENSE)의 레벨이 충분히 상승하지 못한 경우 센싱 제어 신호(PB_SENSE)를 보조 구동할 수 있도록 한다.
이후, 제 3 타이밍(t3)에서, 디스챠지 신호(DCG)가 활성화되면, 디스챠징부(414)는, 디스챠지 신호(DCG)에 응답하여 램핑 노드(RAMP_SO)를 접지 전압(VSS) 레벨로 디스챠징한다.
도 6 은 센싱 제어 노드(PB_SO)의 토탈 캐패시턴스(C_TOT)의 변동에 따른 종래의 센싱 제어 신호(PB_SENSE)와 본 발명의 센싱 제어 신호(PB_SENSE)의 기울기를 비교 설명하기 위한 파형도 이다. 참고로, 도 6 은 도 5 의 제 1 타이밍(t1)에서 제 2 타이밍(t2)까지의 센싱 제어 신호(PB_SENSE)에 대응되는 부분만을 도시하였다.
도 6 을 참조하면, 종래의 기술에 따라 생성된 센싱 제어 신호(PB_SENSE)는, 센싱 제어 노드(PB_SO)의 토탈 캐패시턴스(C_TOT)가 제 1 조건(즉, 36.2 pF)인 경우와 제 2 조건(즉, 36.2 +17 pF)인 경우 서로 다른 기울기로 생성된다.
반면, 제안 발명에 따라 생성된 센싱 제어 신호(PB_SENSE)는, 센싱 제어 노드(PB_SO)의 토탈 캐패시턴스(C_TOT)가 제 1 조건에서 제 2 조건으로 변동하더라도 동일한 기울기로 생성될 수 있다.
상기와 같이, 본 발명의 실시예에 따른 센싱 제어 신호 생성부(240)는, 데이터 패턴에 따라 센싱 제어 노드(PB_SO)의 토탈 캐패시턴스(C_TOT)가 변동하더라도 일정한 기울기(SLOPE)로 상승하는, 즉, 일정한 라이징 타임을 가지는 센싱 제어 신호(PB_SENSE)를 생성할 수 있도록 한다.
한편, 제안된 실시예에 따른 센싱 제어 신호 생성부(240)는, 프로그램 센싱 제어 신호 생성부(410)와 리드 센싱 제어 신호 생성부(430)가 각각의 단위 이득 버퍼로 구성된 소스 팔로워를 포함하도록 구성된다. 반면, 하나의 소스 팔로워를 공유하여 센싱 제어 신호 생성부(240)를 구현하는 방법에 대해 이하에서 논의하고자 한다.
도 7 은 본 발명의 다른 실시예에 따른 도 2 의 센싱 제어 신호 생성부(240)의 회로도 이다.
도 7 을 참조하면, 센싱 제어 신호 생성부(240)는, 동적 바이어싱부(710), 제 1 선택부(730), 제 2 선택부(750), 및 센싱 제어 신호 구동부(770)를 포함한다. 동적 바이어싱부(710)는, 서로 다른 세기를 가지는 바이어스들 중 하나를 이용하여 내부 캐패시터를 챠징하여 램핑 노드(RAMP_SO)에서 램핑 신호(VRAMP)를 생성한다. 제 1 선택부(730)는, 리드/라이트 신호(WT/RD)에 응답하여, 제 2 기준 전압(VREF2) 혹은 동적 바이어싱부(710)로부터 생성된 램핑 신호(VRAMP)를 선택하여 구동 입력단(IN_SO)으로 구동 입력 신호(IN)를 출력한다. 제 2 선택부(750)는, 리드/라이트 신호(WT/RD)에 응답하여, 외부 전원 전압(VCCE) 혹은 전원 전압보다 높은 레벨을 가지는 고전압(PBPMP)을 선택한다. 센싱 제어 신호 구동부(770)는, 제 2 선택부(750)로부터 공급되는 전압을 동작 전압으로 공급받아, 구동 입력 노드(IN_SO)와 센싱 제어 노드(PB_SO)를 분리 구동하여, 구동 입력 신호(IN)를 센싱 제어 신호(PB_SENSE)로 출력한다.
또한, 센싱 제어 신호 생성부(240)는, 디스챠지 신호(DCG)에 응답하여 램핑 노드(RAMP_SO)를 접지 전압(VSS) 레벨로 디스챠징하는 디스챠징부(720) 및 센싱 제어 신호(PB_SENSE)가 특정 시간 동안 일정한 기울기(SLOPE)로 상승한 후, 센싱 제어 노드(PB_SO)를 고전압(PBPMP) 레벨로 구동하기 위한 것으로, 센싱 제어 신호(PB_SENSE)의 레벨이 충분히 상승하지 못한 경우 센싱 제어 신호(PB_SENSE)를 보조 구동할 수 있도록 하는 고전압 챠징부(790)를 추가로 구비한다.
참고로, 도 7 의 동적 바이어싱부(710)는 도 2 의 램핑 신호 생성부(412)에 대응되고, 도 7 의 디스챠징부(720)는 도 2 의 디스챠징부(414)에 대응되고, 도 7 의 고전압 챠징부(790)는 도 2 의 고전압 챠징부(418)에 대응된다. 또한, 도 7 에 도시된 센싱 제어 신호 생성부(240)는, 도 2 의 센싱 제어 신호 생성부(240)와 비교하여, 도 2 의 프로그램 센싱 제어 신호 생성부(410)의 센싱 제어 신호 구동부(416)와 리드 센싱 제어 신호 생성부(430)의 센싱 제어 신호 구동부(432)가 하나의 소스 팔로워를 공유하도록 구성된다는 점에서 차이가 있다. 이하, 나머지 동일한 구성에 대한 설명은 생략하기로 한다.
도 7 의 센싱 제어 신호 생성부(240)의 동작을 설명하면 다음과 같다.
우선, 프로그램 동작 시에, 제 1 선택부(730)는, 동적 바이어싱부(710)로부터 출력되는 램핑 신호(VRAMP)를 선택하여 구동 입력단(IN_SO)으로 구동 입력 신호(IN)를 출력하고, 제 2 선택부(750)는, 고전압(PBPMP)을 선택하여, 센싱 제어 신호 구동부(770)의 동작 전압으로 공급한다. 따라서, 센싱 제어 신호 생성부(240)는, 프로그램 동작 시에, 도 6 에서 설명된 바와 같이 데이터 패턴과 상관없이 특정 기울기로 증가하는 램핑 신호 형태를 가지는 센싱 제어 신호(PB_SENSE)를 생성할 수 있다.
다음으로, 리드 동작 시에, 제 1 선택부(730)는, 제 2 기준 전압(VREF2)을 선택하여 구동 입력단(IN_SO)으로 구동 입력 신호(IN)를 출력하고, 제 2 선택부(750)는, 외부 전원 전압(VCCE)을 선택하여, 센싱 제어 신호 구동부(770)의 동작 전압으로 공급한다. 따라서, 센싱 제어 신호 생성부(240)는, 리드 동작 시에, 레벨 신호 형태를 가지는 센싱 제어 신호(PB_SENSE)를 생성할 수 있다.
상기와 같이, 본 발명의 실시예에 따르면, 반도체 메모리 장치는 페이지 버퍼와 비트 라인의 연결을 제어하는 센싱 제어 신호(PB_SENSE)를 생성할 때, 리드 동작 시에는, 레벨 신호 형태를 가지는 센싱 제어 신호(PB_SENSE)를 생성하고, 프로그램 동작 시에는, 일정한 기울기로 증가하는 램핑 신호 형태를 가지는 센싱 제어 신호(PB_SENSE)를 생성할 수 있다. 특히, 프로그램 동작 시에 상기 센싱 제어 신호(PB_SENSE)를 생성할 때, 스큐 변동에 둔감한 캐패시터를 이용하여 전류를 챠징하여 일정한 기울기(SLOPE)를 가지는 램핑 신호를 생성하고, 단위 이득 버퍼로 구성된 소스 팔로워를 이용하여 램핑 노드와 센싱 제어 노드를 분리 구동하여 램핑 신호를 센싱 제어 신호(PB_SENSE)로 생성한다. 따라서, 데이터 패턴에 따라 센싱 제어 노드의 토탈 캐패시턴스(C_TOT)가 변동하더라도 일정한 기울기(SLOPE)로 상승하는 센싱 제어 신호(PB_SENSE)를 생성할 수 있도록 한다. 결과적으로, 데이터 패턴에 따라 변동하는 피크 전류를 감소시킬 수 있다는 효과가 있다. 또한, 제안된 실시예에 따른 반도체 메모리 장치는 PVT 변동이 보상된 밴드갭 신호를 이용하여 센싱 제어 신호를 생성함으로써 전원 전압 및 온도 변화에 따라 변동하는 피크 전류를 감소시킬 수 있다는 효과가 있다.
도 8 은 도 1 의 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블록도 이다.
도 8 을 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(100) 및 컨트롤러(1100)를 포함한다.
반도체 메모리 장치(100)는 도 1 을 참조하여 설명된 바와 마찬가지로 구성되고, 동작할 수 있다. 이하, 중복되는 설명은 생략된다.
컨트롤러(1100)는 호스트(Host) 및 반도체 메모리 장치(100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1100)는 반도체 메모리 장치(100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 반도체 메모리 장치(100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(1100)는 램(1110, Random Access Memory), 프로세싱 유닛(1120, processing unit), 호스트 인터페이스(1130, host interface), 메모리 인터페이스(1140, memory interface) 및 에러 정정 블록(1150)을 포함한다. 램(1110)은 프로세싱 유닛(1120)의 동작 메모리, 반도체 메모리 장치(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛(1120)은 컨트롤러(1100)의 제반 동작을 제어한다. 또한 컨트롤러(1100)는 쓰기 동작시 호스트(Host)로부터 제공되는 프로그램 데이터를 임시 저장할 수 있다.
호스트 인터페이스(1130)는 호스트(Host) 및 컨트롤러(1100) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 컨트롤러(1200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
메모리 인터페이스(1140)는 반도체 메모리 장치(100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
에러 정정 블록(1150)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(100)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 프로세싱 유닛(1120)은 에러 정정 블록(1150)의 에러 검출 결과에 따라 읽기 전압을 조절하고, 재 읽기를 수행하도록 반도체 메모리 장치(100)를 제어할 것이다. 예시적인 실시 예로서, 에러 정정 블록은 컨트롤러(1100)의 구성 요소로서 제공될 수 있다.
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(2000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(2000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(100) 또는 메모리 시스템(2000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 9 는 도 8 의 메모리 시스템의 응용 예를 보여주는 블록도 이다.
도 9 를 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 복수 개의 반도체 메모리 칩들을 포함한다. 복수 개의 반도체 메모리 칩들은 복수 개의 그룹들로 분할된다.
도 9 에서, 복수 개의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 1 을 참조하여 설명된 반도체 메모리 장치(100) 중 하나와 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 8 을 참조하여 설명된 컨트롤러(1100)와 마찬가지로 구성되고, 복수 개의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 복수 개의 메모리 칩들을 제어하도록 구성된다.
도 10 은 도 9 를 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
도 10 을 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 10 에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이 때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 10 에서, 도 9 를 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 8 을 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 예시적인 실시 예로서, 컴퓨팅 시스템(3000)은 도 8 및 도 9 를 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
210: 셀 스트링 220: 페이지 버퍼
222: 연결부 224: 프리챠징부
226: 래치부 240: 센싱 제어 신호 생성부

Claims (20)

  1. 직렬로 연결된 복수 개의 메모리 셀들을 포함하여, 비트 라인들에 각각 연결되는 셀 스트링들을 포함하는 메모리 블록;
    센싱 제어 신호에 응답하여 상기 비트 라인들과 일대일로 연결되며, 센싱 노드로 전달된 각 비트 라인의 전압을 센싱하고, 센싱 결과에 대응되는 데이터를 저장하거나 선택된 메모리 셀에 프로그램할 데이터를 임시 저장하는 페이지 버퍼들; 및
    프로그램 동작 시 일정한 기울기로 증가하는 램핑 신호 형태를 가지는 센싱 제어 신호를 생성하는 제어 신호 생성부
    를 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 페이지 버퍼들 각각은,
    상기 센싱 제어 신호에 응답하여 대응하는 비트 라인과 상기 센싱 노드를 전기적으로 연결하는 연결부;
    프리챠지 신호에 응답하여 상기 센싱 노드를 프리챠지 전압 레벨로 프리챠지시키는 프리챠징부; 및
    상기 센싱 노드와 연결되어, 상기 비트 라인을 통해 선택된 메모리 셀에 프로그램할 데이터를 임시 저장하거나, 메모리 셀에 저장된 데이터를 비트 라인을 통해 독출하여 저장하는 래치부
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 센싱 제어 신호 생성부는,
    서로 다른 세기를 가지는 바이어스들 중 하나를 이용하여 내부 캐패시터를 챠징하여 램핑 노드에서 램핑 신호를 생성하는 램핑 신호 생성부; 및
    상기 램핑 노드와 센싱 제어 노드를 분리 구동하여, 상기 램핑 신호를 구동하여 상기 센싱 제어 신호로 출력하는 센싱 제어 신호 구동부
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 램핑 신호 생성부는,
    서로 다른 세기를 가지는 바이어스들 중 하나를 선택하여 제공하는 커런트 소스; 및
    상기 커런트 소스에서 제공되는 바이어스를 이용하여 상기 램핑 노드에서 상기 램핑 신호를 생성하는 캐패시터
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 커런트 소스는,
    PVT 변동이 보상된 밴드갭 신호에 응답하여 서로 다른 세기를 가지는 바이어스들 생성하는 것
    을 특징으로 하는 반도체 메모리 장치.
  6. 제 4 항에 있어서,
    상기 커런트 소스는,
    고전압단과 상기 램핑 노드 사이에 병렬 연결된 제 1 내지 제 3 바이어싱부를 포함하며,
    제 1 내지 제 3 바이어싱부 각각은, 상기 고전압단과 상기 램핑 노드 사이에 직렬 연결된 제 1 및 제 2 트랜지스터를 포함하며, 상기 제 1 트랜지스터는 제 1 내지 제 3 스위치 신호 중 하나에 응답하여 턴온 되고, 상기 제 2 트랜지스터는 제 1 내지 제 3 밴드갭 신호 중 하나에 응답하여 턴온 되는 것
    을 특징으로 하는 반도체 메모리 장치.
  7. 제 4 항에 있어서,
    상기 캐패시터는,
    스큐 변동에 대해 둔감한 산화막-질화막-산화막(ONO) 캐패시터
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 3 항에 있어서,
    상기 센싱 제어 신호 구동부는,
    고전압을 구동 전압으로 입력받는 단위 이득 버퍼로 구성된 소스 팔로워를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 3 항에 있어서,
    디스챠지 신호에 응답하여 상기 램핑 노드를 접지 전압 레벨로 디스챠징하는 디스챠징부; 및
    상기 센싱 제어 신호가 일정한 기울기로 상승한 후에, 상기 센싱 제어 노드를 고전압 레벨로 구동하기 위한 고전압 챠징부
    를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 1 항에 있어서,
    상기 센싱 제어 신호 생성부는,
    리드 동작 시에, 레벨 신호 형태를 가지는 상기 센싱 제어 신호를 생성하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 10 항에 있어서,
    상기 센싱 제어 신호 생성부는,
    상기 리드 동작 시에, 상기 레벨 신호 형태를 가지는 상기 센싱 제어 신호를 생성하기 위한 단위 이득 버퍼로 구성된 소스 팔로워를 포함 하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제 10 항에 있어서,
    상기 센싱 제어 신호 생성부는,
    서로 다른 세기를 가지는 바이어스들 중 하나를 이용하여 내부 캐패시터를 챠징하여 램핑 노드에서 램핑 신호를 생성하는 동적 바이어싱부;
    프로그램/리드 신호에 응답하여, 기준 전압 혹은 상기 동적 바이어싱부로부터 생성된 램핑 신호를 선택하여 구동 입력단에서 구동 입력 신호로 출력하는 제 1 선택부;
    상기 프로그램/리드 신호에 응답하여, 전원 전압 혹은 전원 전압보다 높은 레벨을 가지는 고전압을 선택하는 제 2 선택부; 및
    상기 제 2 선택부로부터 공급되는 전압을 동작 전압으로 공급받아, 상기 구동 입력 노드와 센싱 제어 노드를 분리 구동하여, 상기 구동 입력 신호를 상기 센싱 제어 신호로 출력하는 센싱 제어 신호 구동부
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제 12 항에 있어서,
    상기 동적 바이어싱부는,
    서로 다른 세기를 가지는 바이어스들 중 하나를 선택하여 제공하는 커런트 소스; 및
    상기 커런트 소스에서 제공되는 바이어스를 이용하여 상기 램핑 노드에서 상기 램핑 신호를 생성하는 캐패시터
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제 13 항에 있어서,
    상기 캐패시터는,
    스큐 변동에 대해 둔감한 산화막-질화막-산화막(ONO) 캐패시터
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제 12 항에 있어서,
    디스챠지 신호에 응답하여 상기 램핑 노드를 접지 전압 레벨로 디스챠징하는 디스챠징부; 및
    상기 센싱 제어 신호가 일정한 기울기로 상승한 후에, 상기 센싱 제어 노드를 고전압 레벨로 구동하기 위한 고전압 챠징부
    를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  16. 프로그램 동작 시에, 데이터 패턴과 상관없이 특정 기울기로 증가하는 램핑 신호 형태를 가지는 센싱 제어 신호를 생성하는 프로그램 센싱 제어 신호 생성부; 및
    리드 동작 시에, 레벨 신호 형태를 가지는 상기 센싱 제어 신호를 생성하는 리드 센싱 제어 신호 생성부
    를 포함하는 센싱 제어 신호 생성 장치.
  17. 제 16 항에 있어서,
    상기 프로그램 센싱 제어 신호 생성부는,
    서로 다른 세기를 가지는 바이어스들 중 하나를 이용하여 내부 캐패시터를 챠징하여 램핑 노드에서 램핑 신호를 생성하는 램핑 신호 생성부;
    디스챠지 신호에 응답하여 상기 램핑 노드를 접지 전압 레벨로 디스챠징하는 디스챠징부;
    상기 램핑 노드와 센싱 제어 노드를 분리 구동하여, 상기 램핑 신호를 구동하여 상기 센싱 제어 신호로 출력하는 센싱 제어 신호 구동부; 및
    상기 센싱 제어 신호가 일정한 기울기로 상승한 후에, 상기 센싱 제어 노드를 고전압 레벨로 구동하기 위한 고전압 챠징부
    를 포함하는 것을 특징으로 하는 센싱 제어 신호 생성 장치.
  18. 제 16 항에 있어서,
    상기 리드 센싱 제어 신호 생성부는,
    단위 이득 버퍼로 구성된 소스 팔로워를 포함하는 것을 특징으로 하는 센싱 제어 신호 생성 장치.
  19. 초기 구간 동안, 램핑 노드를 기준 전압으로 프리챠징하는 단계;
    제 1 타이밍에서, 서로 다른 세기를 가지는 바이어스들 중 하나를 선택하여 상기 램핑 노드로 제공하고, 내부의 캐패시터가 상기 선택된 바이어스를 챠징하여 상기 램핑 노드에서 일정 기울기로 상승하는 램핑 신호를 생성하는 단계;
    상기 램핑 노드와 센싱 제어 노드를 분리 구동하여, 상기 램핑 신호를 상기 센싱 제어 노드에서 센싱 제어 신호로 출력하는 단계; 및
    제 2 타이밍에서, 상기 센싱 제어 노드를 고전압 레벨로 보조 구동하는 단계
    를 포함하는 센싱 제어 신호 생성 방법.
  20. 제 19 항에 있어서,
    제 3 타이밍에서, 상기 램핑 노드를 접지 전압 레벨로 디스챠징하는 단계
    를 더 포함하는 센싱 제어 신호 생성 방법.
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