KR101489392B1

KR101489392B1 - 메모리 장치의 리드 동작 방법

Info

Publication number: KR101489392B1
Application number: KR20090007908A
Authority: KR
Inventors: 김찬호
Original assignee: 삼성전자주식회사
Priority date: 2009-02-02
Filing date: 2009-02-02
Publication date: 2015-02-03
Also published as: US8189398B2; KR20100088799A; US20100195407A1

Abstract

메모리 장치의 리드 동작 방법이 제공된다. 메모리 장치의 리드 동작 방법은, 제1 리드 동작에서 제1 메모리 셀과 제2 메모리 셀 각각에 제1 전압을 인가하는 단계, 제2 리드 동작에서 제1 메모리 셀에는 제1 전압을 인가하고, 제2 메모리 셀에는 제2 전압을 인가하는 단계 및 제3 리드 동작에서 제1 메모리 셀에는 제2 전압을 인가하고, 제2 메모리 셀에는 제1 전압을 인가하는 단계를 포함한다.

낸드 플래시, 리드 disturb, 리드 속도

Description

메모리 장치의 리드 동작 방법{Read operation method of memory device}

본 발명의 실시예는 메모리 장치의 리드 동작 방법에 관한 것으로, 보다 상세하게는 낸드 플래시 메모리 장치의 리드 동작 방법에 관한 것이다.

반도체 메모리 장치는 전원 공급이 중단될 때 저장된 데이터를 상실하는지 여부에 따라, 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Non-volatile memory device)로 구분될 수 있다.

불휘발성 메모리 장치의 하나인 플래시 메모리 장치는, 비트 라인과 접지 사이에 셀 트랜지스터들이 직렬로 배치된 낸드(NAND)형 플래시 메모리 장치와, 병렬로 배치된 노아(NOR)형 플래시 메모리 장치로 구분된다.

낸드형 플래시 메모리 장치의 리드 동작은 통상 페이지 단위로 수행되는데, 선택된 블록의 선택된 워드 라인에 연결된 메모리 셀들의 데이터(즉, 프로그램 또는 소거 상태)는 비트 라인 전압을 감지하는 페이지 버퍼 회로에 의해 판독된다.

메모리 셀은 프로그램 여부에 따라 온-셀(on-cell, erased cell) 및 오프-셀(off-cell, programmed cell)로 구분된다. 오프-셀은 메모리 셀 트랜지스터의 플로팅 게이트(floating gate)에 전자가 주입되어 높은 문턱 전압을 가지며, 온-셀은 소거된 상태로 남아 낮은 문턱 전압을 갖는 메모리 셀을 말한다.

종래의 플래시 메모리 장치의 리드 동작에 의하면, 리드 동작이 이루어지기 전인 초기의 스탠바이 상태(stand-by state or idle state)에서는 비트라인이 접지전압(VSS)으로 디스챠지(dis-charge) 된다. 이때, 리드 명령과 어드레스 명령이 입력되어 리드 동작이 시작되면, 리드하고자 하는 셀(또는, 선택 셀)의 어드레스가 셋업(set-up) 되고, 셋업된 어드레스에 해당하는 어드레스의 입력에 의해 선택 셀이 연결된 비트라인(또는, 선택 비트라인)만이 전원전압(VDD)으로 프리챠지(pre-charge) 된다. 선택 비트 라인이 프리챠지 된 후, 선택 셀이 온-셀(ON-cell)인지 오프셀(OFF-cell)인지에 따라 선택 비트라인이 디벨롭 하고, 선택 비트라인이 디벨롭한 후, 선택 비트라인의 전압의 변화를 감지하여 증폭하며, 증폭된 데이터로서 리드 동작을 완료한다. 리드 동작이 완료된 후, 선택 비트라인은 다시 리커버리 동작을 통해 접지전압(VSS)으로 디스차지 됨으로써 모든 비트라인은 다시 디스차지 상태가 되어 메모리 장치는 다시 스탠바이 상태 또는 아이들 상태로 복귀한다. 플래시 메모리 장치의 리드 동작은 상술한 일련의 과정을 반복해서 진행될 수 있다.

그러나, 종래의 플래시 메모리 장치의 리드 동작에서는, 각각의 선택 셀마다 상술한 프리챠지/디스챠지/디벨롭/센싱/리커버리을 반복하여 수행하게 되므로, 리드 동작의 속도가 저하될 수 있다. 또한, 상술한 리드 동작의 반복 수행에 따라 플래시 메모리의 리드 디스터브(read disturb) 특성이 저하되는 문제가 발생한다.

본 발명이 해결하고자 하는 과제는, 플래시 메모리의 리드 동작 속도와 리드 디스터브 특성을 개선할 수 있는 메모리 장치의 리드 동작 방법을 제공하고자 하는데 있다.

상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 메모리 장치의 리드 동작 방법은, 메모리 장치의 리드 동작 방법은, 제1 리드 동작에서 제1 메모리 셀과 제2 메모리 셀 각각에 제1 전압을 인가하는 단계, 제2 리드 동작에서 제1 메모리 셀에는 제1 전압을 인가하고, 제2 메모리 셀에는 제2 전압을 인가하는 단계 및 제3 리드 동작에서 제1 메모리 셀에는 제2 전압을 인가하고, 제2 메모리 셀에는 제1 전압을 인가하는 단계를 포함한다.

본 발명의 실시예에 따른 메모리 장치의 리드 동작 방법에 따르면, 메모리 장치의 리드 동작 퍼포먼스를 개선하여 리드 동작 속도를 증가시킬 수 있으며, 리드 동작시 리드 전압 인가 횟수를 현저하게 줄일 수 있게 되어 메모리 장치의 리드 디스터브 특성을 개선할 수 있는 효과가 있다.

본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되 는 것으로 해석되어서는 아니된다.

본 발명의 개념에 따른 실시 예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정 실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.

본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 실시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

본 실시예에서는 설명의 편의를 위하여 낸드형 플래시 메모리의 리드 동작 방법에 대해 설명하나, 본 발명은 이에 제한되지는 않는다. 예컨대, 본 발명은 노아형 플래시 메모리 장치의 리드 동작에도 적용될 수 있다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다.

도 1은 본 발명의 일 실시예에 따른 메모리 장치의 메모리 셀 어레이의 개략적인 회로도이다.

도 1을 참조하면, 본 발명의 실시예에 따른 메모리 장치는 비트 라인들(BL0, BL1) 각각에 접속되는 다수의 셀 스트링들(101, 102)이 형성된 메모리 셀 어레이(100)를 포함할 수 있다.

다수의 셀 스트링들(101, 102) 각각은 스트링 선택 트랜지스터(SST), 접지 선택 트랜지스터(GST) 및 다수의 메모리 셀들(MC0, MC1, … MCn)을 포함할 수 있다.

스트링 선택 트랜지스터(SST)는 각각의 비트 라인(BL0, BL1)에 접속되는 드레인 및 스트링 선택 라인(SSL)에 접속되는 게이트를 가질 수 있다.

접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 접속된 소스 및 접지 선택 라인(GSL)에 접속된 게이트를 가질 수 있다.

스트링 선택 트랜지스터(SST)의 소스와 접지 선택 트랜지스터(GST)의 드레인 사이에는 다수의 워드 라인들(WL0, WL1, … WLm) 각각에 접속되는 다수의 메모리 셀들(MC0, MC1, … MCn)이 직렬로 연결될 수 있다.

다수의 워드 라인들(WL0, WL1, … WLm) 각각은 메모리 장치의 동작, 예컨대 메모리 장치의 리드(read) 동작 또는 라이트(write) 동작에 따라 외부, 예컨대 외부의 전압 컨트롤러(미도시)로부터 소정의 전압을 제공받을 수 있다.

도 2 및 도 3은 도 1에 도시된 메모리 장치의 리드 동작에 대한 동작 순서도이고, 도 4는 도 2 및 도 3에 도시된 메모리 장치의 동작 순서도에 따른 디벨롭 특성 곡선이다.

또한, 하기의 [표1]은 도 2 및 도 3에 도시된 메모리 장치의 동작 순서도에 따른 메모리 장치의 리드 동작의 결과를 나타낸다.

[표1]

	상태(status)
제1 메모리 셀	OFF	ON	ON	OFF
제2 메모리 셀	OFF	ON	OFF	ON
제1 리드 동작 결과	OFF	ON	OFF	OFF
제2 리드 동작 결과	OFF	ON	ON	OFF
제1 메모리 셀 상태 판단	OFF	ON	ON	OFF
제3 리드 동작 결과	OFF	ON	ON	ON
제2 메모리 셀 상태 판단	OFF	ON	OFF	ON

도 1 내지 도 4 및 [표1]을 참조하면, 본 발명의 실시예에 따른 메모리 장치는 제1 리드 동작(S20), 제2 리드 동작(S30) 및 제3 리드 동작(S50)을 순차적으로 수행할 수 있다.

메모리 장치는 리드 동작을 수행하고자 하는 적어도 두 개의 메모리 셀들을 선택할 수 있다(S10).

예컨대, 메모리 장치는 다수의 셀 스트링들(101, 102) 중에서 하나의 셀 스트링, 예컨대 제1 셀 스트링(101)을 선택할 수 있다. 또, 선택된 제1 셀 스트링(101)의 다수의 메모리 셀들(MC0, MC1, … MCn) 중에서 리드 동작을 수행하기 위한 적어도 두 개의 메모리 셀들(MC0, MC1)을 선택할 수 있다.

여기서, 제1 메모리 셀(MC0)은 제1 워드 라인(WL0)에 접속될 수 있으며, 제2 메모리 셀(MC1)은 제2 워드 라인(WL1)에 접속될 수 있다. 또, 제1 메모리 셀(MC0) 및 제2 메모리 셀(MC1)을 포함하는 제1 셀 스트링(101)은 하나의 비트 라인, 예컨대 제1 비트 라인(BL0)에 접속될 수 있다.

제1 메모리 셀(MC0)과 제2 메모리 셀(MC1)의 선택이 완료되면, 메모리 장치는 디스챠지(dis-charge)(S21), 프리챠지(pre-charge)(S23), 디벨롭(develop)(S25) 및 센싱(sensing)(S26) 단계를 포함하는 제1 리드 동작(A)을 수행할 수 있다(S20).

제1 리드 동작(A)의 디스챠지 단계(S21)는 선택된 제1 메모리 셀(MC0)과 제2 메모리 셀(MC1) 각각에 대한 리드 동작을 수행하기 전에 제1 메모리 셀(MC0)과 제2 메모리 셀(MC1)이 접속된 비트 라인, 즉 제1 비트 라인(BL0)을 소정의 전압, 예컨대 접지 전압 레벨로 디스챠지할 수 있다. 여기서, 디스챠지 단계(S21)는 메모리 장치의 스탠바이 상태에서 수행될 수 있다.

제1 비트 라인(BL0)이 디스챠지 된 후, 외부로부터 리드 동작 명령이 입력되면, 메모리 장치는 제1 비트 라인(BL0)을 소정의 전압, 예컨대 전원 전압 레벨로 프리챠지 시키는 프리챠지 단계(S23)를 수행할 수 있다.

또, 메모리 장치는 제1 워드 라인(WL0)과 제2 워드 라인(WL1) 각각에 소정의 전압, 예컨대 제1 전압(V1)이 인가될 수 있다. 다시 말하면, 리드 동작을 수행하기 위하여 선택된 제1 메모리 셀(MC0)에 접속된 제1 워드 라인(WL0)과 제2 메모리 셀(MC1)에 접속된 제2 워드 라인(WL1) 각각에는 외부, 예컨대 전압 컨트롤러로부터 제1 전압(V1)이 인가될 수 있다.

또한, 선택된 제1 메모리 셀(MC0)과 제2 메모리 셀(MC1)을 제외한 나머지 메모리 셀들(MCn) 각각에 접속된 워드 라인들(WLm)에는 전압 컨트롤러로부터 제2 전압(V2)이 각각 인가될 수 있다.

여기서, 제1 전압(V1)은 접지 전압일 수 있으며, 제2 전압(V2)은 제1 전압(V1)보다 큰 레벨의 전압, 예컨대 메모리 셀의 문턱 전압 레벨 이상의 리드 전압일 수 있다.

제1 비트 라인(BL0)이 프리챠지 된 후, 메모리 장치는 제1 메모리 셀(MC0)의 상태와 제2 메모리 셀(MC1)의 상태에 따라 제1 비트 라인(BL0)을 디벨롭하는 단계(S25)를 수행할 수 있다.

도 4를 참조하여 설명하면, 선택된 제1 메모리 셀(MC0)의 상태와 제2 메모리 셀(MC1)의 상태가 온(ON)일 경우에, 제1 비트 라인(BL0)에 프리챠지 된 전압, 예컨대 전원 전압 레벨이 서서히 낮아질 수 있다.

또한, 선택된 제1 메모리 셀(MC0)의 상태와 제2 메모리 셀(MC1)의 상태가 오프(OFF)일 경우에, 제1 비트 라인(BL0)에 프리챠지 된 전원 전압 레벨은 그대로 유지될 수 있다.

제1 비트 라인(BL0)이 디벨롭 된 후, 메모리 장치는 디벨롭 된 제1 비트 라인(BL0)의 전압 레벨 변화를 센싱하고(S26), 센싱 결과를 제1 리드 동작(A)의 결과로써 출력할 수 있다.

[표1]을 참조하면, 메모리 장치의 제1 리드 동작(A)의 결과는 선택된 제1 메모리 셀(MC0)의 상태와 제2 메모리 셀(MC1)의 상태가 모두 온 일 경우에, 제1 상태, 예컨대 온의 상태를 출력할 수 있다.

출력된 제1 리드 동작(A)의 결과는 메모리 장치의 버퍼(미도시)에 저장될 수 있다.

제1 리드 동작(A)이 완료되면, 메모리 장치는 디벨롭(develop)(S35) 및 센싱(sensing)(S36) 단계를 포함하는 제2 리드 동작(B)을 수행할 수 있다(S30).

제1 리드 동작(A)이 완료되면, 제1 메모리 셀(MC0)에 접속된 제1 워드 라 인(WL0)에는 제1 전압(V1)이 인가될 수 있고, 제2 메모리 셀(MC1)에 접속된 제2 워드 라인(WL1)에는 제2 전압(V2)이 인가될 수 있다.

마찬가지로, 선택된 제1 메모리 셀(MC0)과 제2 메모리 셀(MC1)을 제외한 나머지 메모리 셀들(MCn) 각각에 접속된 워드 라인들(WLm)에는 제2 전압(V2)이 각각 인가될 수 있다.

또한, 제1 비트 라인(BL0)은 상술한 제1 리드 동작(A)에 의해 전원 전압 레벨로 프리챠지 된 상태일 수 있다.

제1 워드 라인(WL0)과 제2 워드 라인(WL1)에 제1 전압(V1)과 제2 전압(V2)이 인가되면, 메모리 장치는 제1 메모리 셀(MC0)의 상태와 제2 메모리 셀(MC1)의 상태에 따라 제1 비트 라인(BL0)을 디벨롭하는 단계(S35)를 수행할 수 있다.

제1 비트 라인(BL0)이 디벨롭 된 후, 메모리 장치는 디벨롭 된 제1 비트 라인(BL0)의 전압 레벨 변화를 센싱하고(S36), 센싱 결과를 제2 리드 동작(B)의 결과로써 출력할 수 있다.

여기서, 메모리 장치의 제2 리드 동작(B)의 디벨롭 단계(S35) 및 센싱 단계(S36)는 상술한 제1 리드 동작(A)의 디벨롭 단계(S25) 및 센싱 단계(S26)와 실질적으로 유사할 수 있다.

[표1]을 참조하면, 메모리 장치의 제2 리드 동작(B)의 결과는 제1 메모리 셀(MC0)의 상태와 동일할 수 있다. 이에 따라, 메모리 장치는 제2 리드 동작(B)의 결과로부터 제1 메모리 셀(MC0)의 상태를 판단할 수 있다(S40).

또한, 출력된 제2 리드 동작(B)의 결과는 상술한 제1 리드 동작(A)의 결과와 마찬가지로, 메모리 장치의 버퍼(미도시)에 저장될 수 있다.

제2 리드 동작(B)이 완료되면, 메모리 장치는 디벨롭(develop)(S55) 및 센싱(sensing)(S56) 단계를 포함하는 제3 리드 동작(C)을 수행할 수 있다(S50).

제2 리드 동작(B)이 완료되면, 제1 메모리 셀(MC0)에 접속된 제1 워드 라인(WL0)에는 제2 전압(V2)이 인가될 수 있고, 제2 메모리 셀(MC1)에 접속된 제2 워드 라인(WL1)에는 제1 전압(V1)이 인가될 수 있다.

또한, 제1 비트 라인(BL0)은 상술한 제1 리드 동작(A) 또는 제2 리드 동작(B)에 의해 전원 전압 레벨로 프리챠지 된 상태일 수 있다.

제1 워드 라인(WL0)과 제2 워드 라인(WL1)에 제2 전압(V2)과 제1 전압(V1)이 인가되면, 메모리 장치는 제1 메모리 셀(MC0)의 상태와 제2 메모리 셀(MC1)의 상태에 따라 제1 비트 라인(BL0)을 디벨롭하는 단계(S55)를 수행할 수 있다.

제1 비트 라인(BL0)이 디벨롭 된 후, 메모리 장치는 디벨롭 된 제1 비트 라인(BL0)의 전압 레벨 변화를 센싱하고(S56), 센싱 결과를 제3 리드 동작(C)의 결과로써 출력할 수 있다.

여기서, 메모리 장치의 제3 리드 동작(C)의 디벨롭 단계(S55) 및 센싱 단계(S56)는 상술한 제1 리드 동작(A) 또는 제2 리드 동작(B)의 디벨롭 단계(S25, S35) 및 센싱 단계(S26, S36)와 실질적으로 유사할 수 있다.

또한, 출력된 제3 리드 동작(C)의 결과는 상술한 제1 리드 동작(A) 및 제2 리드 동작(B)의 결과와 마찬가지로, 메모리 장치의 버퍼(미도시)에 저장될 수 있다.

이어, 버퍼에 저장된 제1 리드 동작(A)의 결과, 제2 리드 동작(B)의 결과 및 제3 리드 동작(C)의 결과를 조합하여 제2 메모리 셀(MC1)의 상태를 판단할 수 있다(S60).

[표1]을 참조하면, 제1 리드 동작(A)의 결과가 오프이고, 제2 리드 동작(B)의 결과가 오프이고, 제3 리드 동작(C)의 결과가 오프이면, 제2 메모리 셀(MC1)의 상태는 오프로 유추되어 판단될 수 있다.

또한, 제1 리드 동작(A)의 결과가 온이고, 제2 리드 동작(B)의 결과가 온이고, 제3 리드 동작(C)의 결과가 온이면, 제2 메모리 셀(MC1)의 상태는 온으로 유추되어 판단될 수 있다.

또한, 제1 리드 동작(A)의 결과가 오프이고, 제2 리드 동작(B)의 결과가 온이고, 제3 리드 동작(C)의 결과가 온이면, 제2 메모리 셀(MC1)의 상태는 오프로 유추되어 판단될 수 있다.

또한, 제1 리드 동작(A)의 결과가 오프이고, 제2 리드 동작(B)의 결과가 오프이고, 제3 리드 동작(C)의 결과가 온이면, 제2 메모리 셀(MC1)의 상태는 온으로 유추되어 판단될 수 있다.

제2 메모리 셀(MC1)의 상태가 판단되면, 메모리 장치는 제1 비트 라인(BL0)을 리커버리(recovery) 하는 단계(S70)를 수행하여 제1 비트 라인(BL0)을 접지 전 압 레벨로 디스챠지 시킬 수 있다. 이에 따라, 메모리 장치는 다시 스탠바이 상태로 복귀할 수 있다.

상술한 바와 같이, 본 발명의 실시예들에 따른 메모리 장치의 리드 동작 방법은, 적어도 3번의 리드 동작, 예컨대 제1 리드 동작(A), 제2 리드 동작(B) 및 제3 리드 동작(C)을 순차적으로 수행하여 리드하고자 하는 제1 메모리 셀(MC0)의 상태와 제2 메모리 셀(MC1)의 상태를 함께 판단할 수 있다.

이때, 제2 리드 동작(B)과 제3 리드 동작(C)은 제1 리드 동작(A)에 비하여 짧은 동작 시간을 가질 수 있다. 다시 말하면, 제1 리드 동작(A)은 디스챠지(S21), 프리챠지(S23), 디벨롭(S25) 및 센싱(S26)의 단계를 수행하나, 제2 리드 동작(B)과 제3 리드 동작(C)은 각각 디벨롭(S35, S55) 및 센싱(S36, S56)의 단계만을 수행할 수 있다.

이에 따라, 본 발명에 따른 메모리 장치의 리드 동작 방법은, 종래의 메모리 장치의 리드 동작 방법 보다 리드 속도를 높일 수 있으며, 다수의 워드 라인들에 전압 인가 횟수를 줄일 수 있어 메모리 장치의 리드 디스터브 특성을 개선할 수 있다.

도 5는 도 1 내지 도 4에 도시된 메모리 장치의 리드 동작 방법을 사용하는 메모리 장치의 개략적인 블록도이다.

도 1 및 도 5를 참조하면, 본 실시예에 따른 메모리 장치(200)는 메모리 셀 어레이(100) 및 전압 컨트롤러(150)를 포함할 수 있다.

메모리 셀 어레이(100)는 앞서 도 1에 도시된 메모리 셀 어레이(100)와 동일 하며, 따라서 상세한 설명은 생략한다.

전압 컨트롤러(150)는 외부로부터 제공된 제어 신호(CNT)에 따라 다수의 전압들을 생성하여 출력할 수 있다. 예컨대 전압 컨트롤러(150)는 메모리 셀 어레이(100)의 다수의 워드 라인들(WL0, WL1, … WLm) 각각에 인가되는 제1 전압(V1)과 제2 전압(V2)을 출력할 수 있다. 또, 전압 컨트롤러(150)는 메모리 셀 어레이(100)의 다수의 비트 라인들(BL0, BL1) 각각에 인가되는 전원 전압(VDD)과 접지 전압(VSS)을 출력할 수 있다.

상술한 메모리 장치(200)는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예컨대, 메모리 장치(200)는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flat Pack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flat Pack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP) 및 Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장될 수 있다.

도 6은 도 5에 도시된 메모리 장치를 포함하는 전자 시스템의 일 예를 나타내는 블록도이고, 도 7a 내지 도 7j는 도 5에 도시된 메모리 장치를 포함하는 전자 시스템들의 다양한 실시예들을 나타낸다.

도 6 내지 도 7j를 참조하면, 본 발명에 따른 메모리 장치(200)는 예컨대, SD(secure digital)카드 또는 MMC(Multi-media card)를 포함하는 메모리 카드로 구현될 수 있다. 또한, 메모리 카드는 스마트 카드(smart card)를 포함할 수 있다.

메모리 카드(200)는 비디오 카메라(도 7a), TV 또는 IPTV(도 7b), MP3 플레이어(도 7c), 전자 게임기 또는 네비게이션(도 7d), 전자 악기(도 7e), 이동 전화기와 같은 휴대용 통신 단말기(도 7f), PC(personal computer, 도 7g), PDA(personal digital assistant, 도 7h), 보이스 레코더(voice recorder, 도 7i), 또는 PC 카드(또는 메모리 카드 리더; 도 7j) 등에 사용될 수 있다.

따라서, 비디오 카메라(도 7a), TV 또는 IPTV(도 7b), MP3 플레이어(도 7c), 전자 게임기 또는 네비게이션(도 7d), 전자 악기(도 7e), 휴대용 통신 단말기(도 7f), PC(도 7g), PDA(도 7h), 보이스 레코더(도 7i), 또는 PC 카드 (또는 메모리 카드 리더; 도 7j) 등 각각이 카드 인터페이스(220)와 카드 인터페이스(220)에 접속될 수 있는 슬롯(또는 접속부; 210)을 포함하는 경우, 메모리 카드(200)는 슬롯(또는 접속부; 210)에 전기적으로 접속되어 카드 인터페이스(220)를 통하여 비디오 카메라(도 7a), TV 또는 IPTV(도 7b), MP3 플레이어(도 7c), 전자 게임기 또는 네비게이션(도 7d), 전자 악기(도 7e), 휴대용 통신 단말기(도 7f), PC(도 7g), PDA(도 7h), 보이스 레코더(도 7i), 또는 PC 카드 (또는 메모리 카드 리더; 도 7j) 등 각각의 전자회로(230)에 구비되는 CPU(또는 마이크로프로세서; 미도시)와 소정의 데이터 또는 명령을 주고받을 수도 있다.

본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.

도 2 및 도 3은 도 1에 도시된 메모리 장치의 리드 동작에 대한 동작 순서도이다.

도 4는 도 2 및 도 3에 도시된 메모리 장치의 동작 순서도에 따른 디벨롭 특성 곡선이다.

도 6은 도 5에 도시된 메모리 장치를 포함하는 전자 시스템의 일 예를 나타내는 블록도이다.

도 7a 내지 도 7j는 도 5에 도시된 메모리 장치를 포함하는 전자 시스템들의 다양한 실시예들을 나타낸다.

Claims

제1 리드 동작에서 제1 메모리 셀과 제2 메모리 셀 각각에 제1 전압을 인가하는 단계;

제2 리드 동작에서 상기 제1 메모리 셀에는 상기 제1 전압을 인가하고, 상기 제2 메모리 셀에는 제2 전압을 인가하는 단계; 및

제3 리드 동작에서 상기 제1 메모리 셀에는 상기 제2 전압을 인가하고, 상기 제2 메모리 셀에는 상기 제1 전압을 인가하는 단계를 포함하는 메모리 장치의 리드 동작 방법.
제1 항에 있어서,

상기 제2 리드 동작 시간과 상기 제3 리드 동작 시간은 상기 제1 리드 동작 시간보다 짧은 메모리 장치의 리드 동작 방법.
제1 항에 있어서, 상기 제2 리드 동작은,

상기 제1 메모리 셀의 상태와 상기 제2 메모리 셀의 상태에 따라 상기 제1 메모리 셀과 상기 제2 메모리 셀이 접속된 비트 라인을 디벨롭(develop)하는 단계; 및

디벨롭 결과를 센싱하여 상기 제2 리드 동작의 결과를 출력하고, 상기 제1 리드 동작의 결과와 상기 제2 리드 동작의 결과로부터 상기 제1 메모리 셀의 상태 를 판단하는 단계를 더 포함하는 메모리 장치의 리드 동작 방법.
제1 항에 있어서, 상기 제3 리드 동작은,

상기 제1 메모리 셀의 상태와 상기 제2 메모리 셀의 상태에 따라 상기 제1 메모리 셀과 상기 제2 메모리 셀이 접속된 비트 라인을 디벨롭(develop)하는 단계; 및

디벨롭 결과를 센싱하여 상기 제3 리드 동작의 결과를 출력하고, 상기 제1 리드 동작의 결과, 상기 제2 리드 동작의 결과 및 상기 제3 리드 동작의 결과로부터 상기 제 상기 제2 메모리 셀의 상태를 판단하는 단계를 더 포함하는 메모리 장치의 리드 동작 방법.
제1 항에 있어서, 상기 제1 리드 동작은,

상기 제1 메모리 셀과 상기 제2 메모리 셀이 접속된 비트 라인을 프리챠지(pre-charge) 시키는 단계;

상기 제1 메모리 셀의 상태와 상기 제2 메모리 셀의 상태에 따라 상기 비트 라인을 디벨롭(develop)하는 단계; 및

디벨롭 결과를 센싱하여 상기 제1 리드 동작의 결과를 출력하는 단계를 포함하는 메모리 장치의 리드 동작 방법.
제5 항에 있어서,

디벨롭 결과를 센싱하여 상기 제1 리드 동작의 결과를 출력하는 단계는, 상기 제1 메모리 셀의 상태와 상기 제2 메모리 셀의 상태가 모두 온(ON)인 경우에 상기 제1 리드 동작의 결과를 온(ON)으로 출력하는 메모리 장치의 리드 동작 방법.
제4 항에 있어서,

상기 제1 메모리 셀과 상기 제2 메모리 셀이 접속된 비트 라인을 프리챠지 시키는 단계 전에, 상기 비트 라인을 디스챠지(dis-charge) 시키는 단계를 더 포함하는 메모리 장치의 리드 동작 방법.
제1 항에 있어서,

상기 제3 리드 동작을 수행한 후에, 상기 제1 메모리 셀과 상기 제2 메모리 셀이 접속된 비트 라인을 리커버리(recovery)하는 단계를 더 포함하는 메모리 장치의 리드 동작 방법.
제1 항에 있어서,

상기 제 1 전압은 상기 제2 전압보다 낮은 메모리 장치의 리드 동작 방법.
제1 항에 있어서,

상기 제1 메모리 셀과 상기 제2 메모리 셀 각각은 낸드형 플래시 메모리 셀 또는 노아형 플래시 메모리 셀인 메모리 장치의 리드 동작 방법.