KR100685608B1 - 플래쉬 메모리 소자의 비트라인 디스차징 방법 - Google Patents

플래쉬 메모리 소자의 비트라인 디스차징 방법 Download PDF

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Abstract

본 발명은 플래쉬 메모리 소자의 비트라인 디스차징 방법에 관한 것으로, 본 발명은 디스차지시 드레인 선택 트랜지스터, 비트라인 선택 트랜지스터, 데이터 로딩을 위한 트렌지스터의 게이트 단자에 인가되는 전압을 스텝 펄스 형태로 인가하여 플래쉬 소자의 프로그램 동작시 선택되지 않은 비트라인의 바이어스 레벨을 안정적으로 유지할 수 있고, 비트라인 로딩으로 인하여 발생하는 프로그램 디스터브 폐일을 현저하게 감소시킬 수 있으며, 프로그램시 비트라인 차징 능력을 향상시켜 프로그램 시간을 줄일 수 있고, 저전압 소자의 경우 비트라인 펌프의 부담을 줄일 수 있어 궁극적으로 생산 단가를 낮출 수 있는 플래쉬 메모리 소자의 비트라인 디스차징 방법을 제공한다.
비트라인, 디스차징, 스텝 펄스, 드레인 선택 트랜지스터

Description

플래쉬 메모리 소자의 비트라인 디스차징 방법{Method of discharging bit line in flash memory device}
도 1a 및 도 1b는 종래의 문제점을 설명하기 위한 페이지 프로그램시의 비트라인전압의 변화 그래프.
도 2는 본 발명에 따른 플래쉬 메모리 소자의 회로도.
도 3은 본 발명에 따른 바이어스 전압 인가를 설명하기 위한 개념도.
<도면의 주요 부분에 대한 부호의 설명>
100 : 셀 스트링 200 : 페이지 버퍼
210 : 래치부
본 발명은 플래쉬 메모리 소자의 비트라인 디스차징 방법에 관한 것으로, 특 히, NAND 플래쉬 소자의 프로그램 동작시 비트라인의 디스차지 레벨을 제어할 수 있는 방법에 관한 것이다.
NAND형 플래쉬 셀의 경우 스트링(String) 구조를 사용하므로 프로그램(Program)시 데이터를 쓰기(Write) 위해서는 비트라인에 바이어스(Bias)를 프리 차징(Pre Charging)한 후에 '0'셀이 쓰기의 경우는 비트라인의 차지(Charge)를 소거하고, '1'셀인 경우는 비트라인의 차지를 남겨 셀프 부스팅(Self Boosting) 효과로 프로그램되는 것을 방지한다.
이때 기존의 저밀도의 소자(Low Density Device)의 경우 인접 비트라인간의 스페이스(Space)가 상대적으로 크기 때문에 비트라인간 커패시턴스(Capacitance)가 문제가 되지 않지만, 고밀도(High Density) 소자의 경우는 디자인 룰(Design Rule)이 작아지면서 비트라인간의 캡 값이 매우 작아져 비트라인간 바이어스가 상이할 경우, 그 변화에 따라 인접 비트라인에 미치는 영향이 매우 커지게 된다.
도 1a 및 도 1b는 종래의 문제점을 설명하기 위한 페이지 프로그램시의 비트라인전압의 변화 그래프이다.
도 1a 및 도 1b를 참조하면, 프로그램 혹은 독출 동작시 모든 비트라인에 프리 차징한 후에 선택적으로, '0' 셀이 쓰기되는 경우 인접 셀의 비트라인에 바이어스를 강제적으로 낮추게 된다. 도 1은 모든 페이지를 모두 프로그램할 경우, 모든 비트라인을 디스차지할 경우, 인접 비트라인이 다시 원래의 레벨까지 올라오는 시간과 바이어스 레벨을 모니터한 것이고, 도 1b는 절반 페이지만을 모니터한 것이 다. 상기의 두면모두 정도의 차이는 있지만 원래의 비트라인 레벨까지 돌아오는데 상당한 시간(약 20usec)이 걸리는 것을 확인 할 수 있다. 이는 비트라인의 바이어스를 접지 전원(GND)에서 전원 전압에서 4.5V까지 한번에 올리게 되어 있다. 이 경우 비트라인의 바이어스가 접지 전원까지 내려가고 이때 인접 비트라인의 바이어스 레벨은 비트라인 캐피시턴스의 영향으로 마치 음(Negative) 방향으로 캐패시턴스가 움직이는 것처럼 접지 전원과 비슷한 레벨로 움직이게 된다.
따라서, 이를 보상(Recovery)하기 위해서는 어느 정도의 시간이 걸리게 되어 프로그램 시간을 늘리는 문제가 발생하고, 이를 충분히 보상하지 못할 경우, 채널 부팅 레벨(Channel Booting level)의 저하로 인해 프로그램 디스터브(Disturb) 특성이 나빠진다.
본 발명의 목적은 비트라인의 디스차지 양을 조절하여 선택되지 않은 비트라인의 차징 부담을 줄일 수 있는 플래쉬 메모리 소자의 비트라인 디스차징 방법을 제공하는데 있다.
본 발명에 따른 플래쉬 메모리 소자의 비트라인 디스차징 방법은 다수의 셀 스트링과, 상기 셀 스트링 내의 셀을 선택하기 위한 다수의 워드라인 및 비트라인과, 상기 셀 스트링의 드레인 단자와 상기 비트라인 사이에 접속되어 드레인 선택 신호에 따라 구동하는 드레인 선택 트렌지스터와, 상기 셀 스트링의 소오스 단자와 공통 소오스 라인 사이에 접속되어 소오스 선택 신호에 따라 구동하는 소오스 선택 트랜지스터 및 상기 비트라인에 접속되어 상기 셀 스트링 내의 셀의 정보를 제어하는 페이지 버퍼를 포함하는 플래쉬 메모리 소자에 있어서, 프로그램 동작시 상기 비트라인을 디스차지 하기 위해 상기 드레인 선택 신호를 스텝 펄스 파형으로 인가하거나, 소정의 슬로프를 갖는 파형으로 인가한다.
또한, 본 발명에 따른 플래쉬 메모리 소자의 비트라인 디스차징 방법은 제 1 및 제 2 셀 스트링과, 상기 제 1 및 제 2 셀 스트링 각각의 드레인 단자에 연결된 제 1 및 제 2 비트라인과, 상기 제 1 및 제 2 셀 스트링 내의 셀의 정보를 제어하기 위한 페이지 버퍼와, 상기 제 1 셀 스트링과 상기 페이지 버퍼 사이에 접속되어 제 1 비트라인 선택 신호에 따라 구동하는 제 1 NMOS 트랜지스터 및 상기 제 2 셀 스트링과 상기 페이지 버퍼 사이에 접속되어 제 2 비트라인 선택 신호에 따라 구동하는 제 2 NMOS 트랜지스터를 포함하는 플래쉬 메모리 소자에 있어서, 프로그램 동작시 상기 제 1 또는 제 2 비트라인을 디스차지 하기 위해 상기 제 1 또는 제 2 비트라인 선택 신호를 스텝 펄스 파형으로 인가하거나, 소정의 슬로프를 갖는 파형으로 인가한다.
또한, 본 발명에 따른 플래쉬 메모리 소자의 비트라인 디스차징 방법은 다수의 셀이 직렬 접속된 다수의 셀 스트링과, 상기 셀 스트링의 드레인 단자에 접속된 다수의 비트라인과, 상기 셀 스트링의 소오스 단자에 접속된 공통 소오스 라인과, 상기 비트라인과 교차하며 상기 셀 각각을 선택하기 위한 다수의 워드라인과, 프리 차지 노드와, 상기 비트라인과 상기 프리차지 노드에 사이에 접속되어 비트라인 선택 신호에 따라 구동하는 제 3 NMOS 트랜지스터와, 프리차지 인에이블 신호에 따라 상기 프리차지 노드에 프리차지 전압을 인가하는 PMOS 트랜지스터와, 상기 프리차지 노드와 래치 제어신호에 따라 소정의 정보를 저장하는 래치부 및 데이터 로딩 신호에 따라 상기 프리차지 노드에 상기 래치부의 정보를 로딩하기 위한 제 4 NMOS 트랜지스터를 포함하는 플래쉬 메모리 소자에 있어서, 프로그램 동작시 상기 비트라인을 디스차지 하기 위해 상기 데이터 로딩 신호를 스텝 파형으로 인가하거나, 소정의 슬로프를 갖는 파형으로 인가한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다.
도 2는 본 발명에 따른 플래쉬 메모리 소자의 회로도이다.
다수의 셀 스트링(100e 및 100o)과, 셀 스트링(100e 및 100o) 내의 각각의 셀을 선택하기 위한 워드라인(W/L) 및 비트라인(B/L)과, 셀 스트링(100e 및 100o)의 드레인 단자와 비트라인(B/L) 사이에 접속되어 드레인 선택 신호(DSLs)에 따라 구동하는 드레인 선택 트렌지스터(T1, T2)와, 셀 스트링(100e 및 100o)의 소오스 단자와 공통 소오스 라인 사이에 접속되어 소오스 선택 신호(SSLs)에 따라 구동하는 소오스 선택 트랜지스터(T3, T4)와, 상기 비트라인(B/L)에 접속되어 셀 스트링(100e 및 100o) 내의 셀의 정보를 센싱하거나, 셀에 정보를 프로그램하는 페이지 버퍼(200)를 포함하되, 프로그램 동작시 비트라인을 디스차지하기 위해 드레 인 선택 신호(DSLs)를 스텝 펄스 파형으로 인가하거나, 소정의 슬로프를 갖는 파형으로 인가하여 비트라인의 디스차지 부담을 줄일 수 있다.
제 1 및 제 2 셀 스트링(100e 및 100o)과, 제 1 및 제 2 셀 스트링(100e 및 100o) 각각의 드레인 단자에 연결된 제 1 및 제 2 비트라인(B/L)과, 제 1 및 제 2 셀 스트링(100e 및 100o) 내의 셀의 정보를 제어하기 위한 페이지 버퍼(200)와, 제 1 셀 스트링(100e)과 페이지 버퍼(200) 사이에 접속되어 제 1 비트라인 선택 신호(BSLe)에 따라 구동하는 제 1 NMOS 트랜지스터(N1)와, 제 2 셀 스트링(100o)과 페이지 버퍼(200) 사이에 접속되어 제 2 비트라인 선택 신호(BSLo)에 따라 구동하는 제 2 NMOS 트랜지스터(N2)를 포함하되, 프로그램 동작시 제 1 또는 제 2 비트라인(B/L)을 디스차지 하기 위해 제 1 또는 제 2 비트라인 선택 신호(BSLe 및 BSLo)를 스텝 파형으로 인가하거나, 소정의 슬로프를 갖는 파형으로 인가하여 제 1 및 제 2 비트라인(B/L)의 디스차지 부담을 줄일 수 있다.
제 1 및 제 2 셀 스트링(100e 및 100o)내의 각각의 셀을 선택하기 위한 워드라인(W/L)과, 제 1 및 제 2 셀스트링(100e 및 100o)의 소오스 단자에 접속된 공통 소오스 라인(CSL)을 더 포함할 수 있다. 제 1 및 제 2 비트라인(B/L) 사이에 직렬 접속되어 외부의 제 1 및 제 2 차징 제어 신호(DSCe 및 DSCo)에 따라 각기 구동하여 제 1 또는 제 2 비트라인(B/L)에 소정의 가상 전압 전압(VIR)을 인가하는 제 3 및 제 4 NMOS 트랜지스터(N3 및 N4)를 더 포함할 수도 있다.
다수의 셀이 직렬 접속된 다수의 셀 스트링(100)과, 셀 스트링(100)의 공통 드레인 단자에 접속된 다수의 비트라인(B/L)과, 셀 스트링(100)의 공통 소오스 단 자에 접속된 공통 소오스 라인(CSL)과, 상기 비트라인(B/L)과 교차하며 상기 셀 각각을 선택하기 위한 다수의 워드라인(W/L)과, 프리차지 노드(Q1)와, 비트라인(B/L)과 프리차지 노드(Q1)에 사이에 접속되어 비트라인 선택 신호(BSL)에 따라 구동하는 제 1 NMOS 트랜지스터(N1)와, 프리차지 인에이블 신호(PREch)에 따라 프리차지 노드(Q1)에 프리차지 전압을 인가하는 PMOS 트랜지스터(P1)와, 프리차지 노드(Q1)와 래치 제어신호(LATCH)에 따라 소정의 정보를 저장하는 래치부(210)와, 데이터 로딩 신호(PGM)에 따라 프리차지 노드(Q1)에 래치부(210)의 정보를 로딩하기 위한 제 10 NMOS 트랜지스터(N10)를 포함하되, 프로그램 동작시 비트라인(B/L)을 디스차지 하기 위해 데이터 로딩 신호(PGM)를 스텝 펄스 파형으로 인가하거나, 소정의 슬로프를 갖는 파형으로 인가하여 비트라인(B/L)의 디스차지 부담을 줄일 수 있다.
외부의 차징 제어 신호(DSC)에 따라 각기 구동하여 비트라인(B/L)에 소정의 가상 전압 전압(VIR)을 인가하는 제 3 NMOS 트랜지스터(N3)를 더 포함할 수 도 있다.
래치부(210)는 소정의 데이터를 래치하는 제 1 래치(L1)와, 제 1 래치(L1)의 일 입력단자와 제 1 노드(Q10) 사이에 접속되어 래치 제어 신호(LATCH)에 따라 구동하는 제 20 NMOS 트랜지터(N20)와, 제 1 래치(L1)의 다른 일 입력단자와 제 1 노드(Q10) 사이에 접속되어 소정의 제어 신호에 따라 구동하는 제 30 NMOS 트랜지스터(N30)와, 제 1 노드(Q10)와 접지전원 사이에 접속되어 프리차지 노드(Q1)에 따라 구동하는 제 40 NMOS 트랜지스터(N40)를 포함한다.
상술한 바와 같이 구성되는 본 발명에 따른 플래쉬 소자의 프로그램 동작을 설명하면 다음과 같다.
도 3은 본 발명에 따른 바이어스 전압 인가를 설명하기 위한 개념도이다.
도 2 및 도 3을 참조하면, 비트라인 선택 신호(BSL)에 따라 제 1 및 제 2 NMOS 트랜지스터(N1 및 N2)가 구동하여 제 1 또는 제 2 비트라인중 하나의 비트라인을 선택한다. '0'데이터를 프로그램 할 것인지 '1'데이터를 프로그램 할 것인지 래치부(L1)에 소정의 정보를 입력한다. 가상 전압(VIR) 레벨로 셀의 모든 비트라인을 프리차지한다. '0'데이터로 프로그램할 경우는 접지 전원까지 선택된 비트라인을 디스차지하고, '1'데이터로 프로그램할 경우는 전원 전압 레벨을 비트라인이 유지하므로 디스차지가 거의 일어나지 않는다. 즉, 선택되지 않은 비트라인은 가상 전압(VIR) 레벨을 그대로 유지한다. 이후에 워드라인 바이어스를 인가하여 프로그램을 하게 된다. 본 발명은 선택된 비트라인을 디스차지 할 경우, 비트라인에 연결된 드레인 선택 트랜지스터(T1, T2), 제 1 NMOS 트랜지스터(N1, N2) 및 제 10 NMOS 트랜지스터(N10) 중 적어도 어느 하나의 트랜지스터의 게이트 단자에 인가되는 전압을 제어하여 디스차지되는 전압의 레벨을 조절한다. 즉, 상술한 트랜지스터에 게이트 단자에 스텝 펄스 형태의 전압을 인가하거나, 수직한 형태의 전압이 아닌 소정의 슬로프를 갖는 형태의 전압을 인가하여 디스차지 되는 비트라인의 전압을 제어하여 인접한 비트라인의 전압 레벨이 감소하는 현상을 방지한다. 스텝 펄스 파형은 디스차지되는 시간과, 소자의 특성에 따라 다양하게 구현할 수 있으며, 소자의 세츄레이션 모드까지 스텝 펄스 파형을 인가하는 것이 바람직하다. 또한, 디스차지 타임보다는 완만한 곡선을 갖는 슬로프된 바이어스를 인가하는 것이 바람직하다. 슬로프 파형은 다양한 기울기와 모양이 가능하고, 스텝 펄스 파형 또한 각 펄스 간의 간격과 펄스의 개수는 다양하게 조절 가능하다.
이때, 선택된 비트라인의 셀은 프로그램이 되지만 선택되지 않은 비트라인의 셀이나 '1' 데이터를 프로그램 하는 경우에는 프로그램이 수행되지 않고, 디스터브(Disturb)만 받게 된다.
본 발명은 디스차지시 셀의 트레인 선택 트랜지스터에 인가되는 드레인 선택 신호의 바이어스를 스텝 펄스로 증가시키게 되면 선택된 비트라인의 디스차지가 한번에 이루어지지 않음으로 인접 비트라인의 바이어스는 금방 리커버리가 되어 원래의 레벨을 유지하게 된다. 물론 제 1 NMOS 트랜지스터의 비트라인 선택 신호 또는 제 10 NMOS 트랜지스터에 인가되는 데이터 로딩 신호의 바이어스 또한 여러 단계의 스텝 파형으로 인가하는 것이 바람직하다.
그후, 다음 스텝에서의 디스차지는 비트라인간의 바이어스 차이가 유지된 후에 디스차지가 되는 것이므로 원래의 가상전압 혹은 전원전압 레벨에서 변화에서 선택된 비트라인의 변화량만큼만 변화하게 되므로 바이어스 강하(Drop)량 만큼만 영향을 받게 되므로 궁극적으로는 그 만큼 다시 차징 해주어야 하는 양의 부담을 줄일 수 있다.
예를 들어, 첫 번째 스텝에서 드레인 선택 트랜지스터의 게이트 바이어스를 증가시켜 선택된 비트라인의 바이어스가 1V 만큼 디스차지 되었다면 선택되지 않은 비트라인은 가상전압 - 1V 만큼의 바이어스가 강하되었다가 1V만큼 만 다시 차징되 면 된다. 또한, 다음번 스텝에서 1V만큼 디스차지가 된다면, 선택된 비트라인은 가상전압 - 2V의 전압 만큼 전압 강하 되지만, 선택되지 않은 비트라인은 가상전압으로 다시 차징되었다가 변화량이 1V이므로 1V 만큼만 강하되었다가 다시 1V만 차징하면 된다. 이러한 경우, 선택된 비트라인이 접지전원이 될 때까지 드레인 선택 트랜지스터의 게이트 바이어스를 증가시킨다면 선택되지 않은 양은 향상 1V 이상을 넘지 않게 된다. 따라서 선택되지 않은 비트라인의 레벨을 안정적으로 유지할 수 있으며 기존에 재충전되는 시간을 단축할 수 있게 되므로 프로그램 타임을 줄일 수 있게 된다. 또한, 저전압 소자의 경우 비트라인 차징을 위하여 많은 캡을 사용한 펌프가 요구 되었는데 이 경우 단지 1V 차징만 고려하면 되므로 캡의 용량을 획기적으로 줄일 수 있다.
상술한 바와 같이 본 발명에 의하면 디스차지시 드레인 선택 트랜지스터, 비트라인 선택 트랜지스터, 데이터 로딩을 위한 트렌지스터의 게이트 단자에 인가되는 전압을 스텝 펄스 형태로 인가하여 플래쉬 소자의 프로그램 동작시 선택되지 않은 비트라인의 바이어스 레벨을 안정적으로 유지할 수 있고, 비트라인 로딩으로 인하여 발생하는 프로그램 디스터브 폐일을 현저하게 감소시킬 수 있다. 또한, 프로그램시 비트라인 차징 능력을 향상시켜 프로그램 시간을 줄일 수 있고, 저전압 소자의 경우 비트라인 펌프의 부담을 줄일 수 있어 궁극적으로 생산 단가를 낮출 수 있다.

Claims (3)

  1. 다수의 셀 스트링;
    상기 셀 스트링 내의 셀을 선택하기 위한 다수의 워드라인 및 비트라인;
    상기 셀 스트링의 드레인 단자와 상기 비트라인 사이에 접속되어 드레인 선택 신호에 따라 구동하는 드레인 선택 트렌지스터;
    상기 셀 스트링의 소오스 단자와 공통 소오스라인 사이에 접속되어 소오스 선택 신호에 따라 구동하는 소오스 선택 트랜지스터; 및
    상기 비트라인에 접속되어 상기 셀 스트링 내의 셀의 정보를 제어하는 페이지 버퍼를 포함하는 플래쉬 메모리 소자에 있어서,
    프로그램 동작시 상기 비트라인을 디스차지 하기 위해 상기 드레인 선택 신호를 스텝 펄스 파형으로 인가하거나, 상기 스텝 펄스 파형의 라이징 엣지가 경사지도록 소정의 슬로프를 갖는 파형으로 인가하는 플래쉬 메모리 소자의 비트라인 디스차징 방법.
  2. 제 1 및 제 2 셀 스트링;
    상기 제 1 및 제 2 셀 스트링 각각의 드레인 단자에 연결된 제 1 및 제 2 비트라인;
    상기 제 1 및 제 2 셀 스트링 내의 셀의 정보를 제어하기 위한 페이지 버퍼;
    상기 제 1 셀 스트링과 상기 페이지 버퍼 사이에 접속되어 제 1 비트라인 선택 신호에 따라 구동하는 제 1 NMOS 트랜지스터; 및
    상기 제 2 셀 스트링과 상기 페이지 버퍼 사이에 접속되어 제 2 비트라인 선택 신호에 따라 구동하는 제 2 NMOS 트랜지스터를 포함하는 플래쉬 메모리 소자에 있어서,
    프로그램 동작시 상기 제 1 또는 제 2 비트라인을 디스차지 하기 위해 상기 제 1 또는 제 2 비트라인 선택 신호를 스텝 펄스 파형으로 인가하거나, 상기 스텝 펄스 파형의 라이징 엣지가 경사지도록 소정의 슬로프를 갖는 파형으로 인가하는 플래쉬 메모리 소자의 비트라인 디스차징 방법.
  3. 다수의 셀이 직렬 접속된 다수의 셀 스트링;
    상기 셀 스트링의 드레인 단자에 접속된 다수의 비트라인;
    상기 셀 스트링의 소오스 단자에 접속된 공통 소오스라인;
    상기 비트라인과 교차하며 상기 셀 각각을 선택하기 위한 다수의 워드라인;
    프리차지 노드;
    상기 비트라인과 상기 프리차지 노드에 사이에 접속되어 비트라인 선택신호에 따라 구동하는 제 3 NMOS 트랜지스터;
    프리차지 인에이블 신호에 따라 상기 프리차지 노드에 프리차지 전압을 인가하는 PMOS 트랜지스터;
    상기 프리차지 노드와 래치 제어신호에 따라 소정의 정보를 저장하는 래치부; 및
    데이터 로딩 신호에 따라 상기 프리차지 노드에 상기 래치부의 정보를 로딩하기 위한 제 4 NMOS 트랜지스터를 포함하는 플래쉬 메모리 소자에 있어서,
    프로그램 동작시 상기 비트라인을 디스차지 하기 위해 상기 데이터 로딩 신호를 스텝 파형으로 인가하거나, 상기 스텝 펄스 파형의 라이징 엣지가 경사지도록 소정의 슬로프를 갖는 파형으로 인가하는 플래쉬 메모리 소자의 비트라인 디스차징 방법.
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