KR101359850B1 - 메모리 소자의 데이터 라인 관리 - Google Patents

메모리 소자의 데이터 라인 관리 Download PDF

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KR101359850B1
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아끼라 고다
앤드류 빅슬러
비올란테 모스치아노
쥬세피나 푸질리
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마이크론 테크놀로지, 인크.
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Abstract

프로그램 작동의 제 1 부분 중에 데이터 라인에 제 1 프로그램 금지 바이어스를 인가하고, 프로그램 작동의 제 2 부분 중에 데이터 라인에 제 2 프로그램 금지 바이어스를 인가하도록 구성되는 소자와 같은 메모리 소자 및 메모리 소자 제작 방법이 개시된다. 제 2 프로그램 금지 바이어스는 제 1 프로그램 금지 바이어스보다 크다.

Description

메모리 소자의 데이터 라인 관리 {DATA LINE MANAGEMENT IN A MEMORY DEVICE}
본 발명은 일반적으로 반도체 메모리에 관한 것으로서, 특히, 하나 이상의 실시예에서 비휘발성 메모리 소자에 관한 것이다.
플래시 메모리 소자는 넓은 범위의 전자 응용 분야에 대해 비휘발성 메모리의 인기 있는 소스로 발전되고 있다. 플래시 메모리 소자는 일-트랜지스터 메모리 셀(가령, 부동 게이트 메모리 셀)을 이용하여, 높은 메모리 밀도, 고도의 신뢰성, 및 저전력 소모를 구현하고 있다. 부동 게이트 또는 전하 트래핑, 또는 그외 다른 물리적 현상과 같은, 전하 저장 노드의 프로그래밍을 통해, 셀 내 임계 전압의 변화가 각 셀의 데이터 값을 결정한다. 플래시 메모리 및 그외 다른 비휘발성 메모리의 공통의 용도는 개인용 컴퓨터, PDA, 디지털 카메라, 디지털 미디어 플레이어, 디지털 레코더, 게임기, 차량, 무선 장치, 이동 전화, 및 탈착형 메모리 모듈을 포함하고, 비휘발성 메모리의 용도는 계속하여 팽창하고 있다.
플래시 메모리는 통상적으로 NOR 플래시 및 NAND 플래시로 알려진 2개의 기본 구조 중 하나를 이용한다. 소자를 읽는데 사용되는 로직으로부터 이러한 명칭이 도출된다. 도 1은 NAND 타입 플래시 메모리 어레이(100)의 도면으로서, 메모리 어레이의 부동 게이트 메모리 셀(102)이 로우 및 칼럼의 행렬로 논리적으로 배열된다. 어레이의 메모리 셀(102)은 통상적으로 각각 8, 16, 32, 또는 그 이상인 스트링(가령, NAND 스트링)으로 함께 또한 배열되며, 스트링의 메모리 셀은 공통 소스 라인(114)과 데이터 라인(116)(종종 비트라인이라고 불림) 사이에서 직렬로 소스 내지 드레인에 연결된다. 어레이는 그 후 게이트에 연결되는 (종종 워드라인이라 불리는) 특정 액세스 라인(가령, 1184)을 선택함으로써, 일 로우의 부동 게이트 메모리 셀(가령, 120)들을 활성화시키는 로우 디코더에 의해 액세스된다. 추가적으로, 비트라인(BL1-BL4)(116)은 수행되는 현재의 작업에 따라 하이 또는 로우로 또한 구동될 수 있다. 당 업자에게 알려진 바와 같이, 워드라인 및 비트라인의 수는 도 1에 도시된 것보다 훨씬 클 수 있다.
비트라인(BL1-BL4)(116)은, 특정 비트라인(116) 상의 전압이나 전류를 감지함으로써 각 셀의 상태를 검출하는 감지 소자(가령, 감지 증폭기)(130)에 연결된다. 워드라인(WL7-WL0)(118)은 읽어들이거나 써야할 직렬 스트링 내 개별 메모리 셀(102)들을 선택하고, 각 직렬 스트링 내 나머지 메모리 셀들을 통과 모드로 작동시킨다. 메모리 셀 내 각각의 직렬 스트링은 예를 들어, 소스 선택 게이트(110)에 의해 소스 라인(114)에 연결되고, 드레인 선택 게이트(1041)에 의해 개별 비트라인(BL1)(1161)에 연결된다. 소스 선택 게이트(110)는 소스 선택 게이트 제어 게이트에 연결된 소스 선택 게이트 제어 라인 SG(S)(112)에 의해 제어된다. 드레인 선택 게이트(가령, 104)는 드레인 선택 게이트 제어 라인 SG(D)(106)에 의해 제어된다.
도 1에 도시되는 바와 같이 메모리 어레이 상에서 실행되는 전형적인 프로그래밍 작동 중, 프로그래밍을 위해 WL4(1184)와 같은 특정 워드라인이 선택된다. 프로그래밍 작동 중, 교대로 비트라인이 프로그램에 대해 활성화(enabling)되고 금지(inhibiting)된다. 예를 들어, 짝수 번호의 비트 라인들은 짝수 번호의 비트라인에 연결된 메모리 셀의 프로그래밍에 대해 활성화되고, 홀수 번호의 비트라인들은, 홀수 번호의 비트라인에 연결된 메모리 셀의 프로그래밍에 대해 금지된다. 그 후 후속 프로그래밍 작동은 짝수 번호의 비트라인을 금지시키고, 홀수 번호의 비트라인을 활성화한다. 비트라인은 해당 비트라인에 0V를 인가함으로써 관련 메모리 셀의 프로그래밍에 대해 활성화되는 것이 일반적이다. 비트라인은 해당 비트라인에 공급 전압 Vcc(예를 들어, 2.3V)를 인가함으로써, 관련 메모리 셀의 프로그래밍에 대해 금지되는 것이 일반적이다. 다른 프로그래밍 방법은, 프로그래밍을 금지하지는 않으나 프로그래밍 속도를 효과적으로 감속시키는 레벨로, 프로그래밍 작동 중 비트라인들 중 하나 이상을 바이어스시키는 방식을 이용한다. 예를 들어, 일 비트라인이 프로그래밍 작동 중 비트라인에 연결된 메모리 셀의 프로그래밍 속도를 저하시키기 위해 0.5V의 전압으로 바이어스될 수 있다.
도 1은 선택된 로우(가령, WL4 1184)의 메모리 셀 상에서 수행되는 프로그래밍 작동 중 인가될 수 있는 바이어스 전위의 일례를 추가적으로 도시한다. 일례의 프로그래밍 작동 중, 채널 영역(1221,3)은 선택 게이트(1041,3)를 활성화시키는 SG(D) 라인(106) 상에 존재하는 2.5V의 결과로 0V로 바이어스된다. 채널 영역(1222,4)은 오프 상태로 선택 게이트(1042,4)를 배치하는 해당 비트 라인들에 존재하는 Vcc 전위로 인해 BL2, BL4(1162,4) 상의 전위로 바이어스되지 않는다. 각 스트링의 소스 선택 게이트(110)는 이들을 오프 상태로 렌더링하는 방식으로 SG(S) 전압(가령, 0.5V)에 의해 바이어스된다. 도 1의 예에서, VPASS 전압이 각각의 선택되지 않은 워드라인(1187-1185, 1183-1180)에 인가된다. VPASS는 예를 들어 10V일 수 있다. VPASS 전압은 선택되지 않은 메모리 셀을 온 상태로 전환하기에 충분하지만, 메모리 셀을 프로그래밍시킬만큼 충분히 높지는 않다. 예를 들어, WL4(1184)와 같은 프로그래밍을 위해 선택된 워드라인에 프로그래밍 전위 VPGM이 인가된다. VPGM은 통상적으로 프로그래밍 작동을 통한 일련의 증가 전압 펄스를 포함한다. VPGM 프로그래밍 펄스는 예를 들어, 12볼트 내지 25볼트의 범위에 놓일 수 있다. 각각의 선택되지 않은 워드라인 상에 배치된 VPASS 전압과, 선택된 워드라인 상에 배치된 VPGM 전압의 결과로, BL2(1162)의, 점선으로 표시되는, 채널 영역(1222)은 부스팅된다. 예를 들어, 채널 영역(1222)은 오프 상태에 있는 드레인 선택 게이트(1042)의 결과로 8V의 전위로 부스팅될 수 있다. 채널 영역(1221)은 드레인 선택 게이트(1041)가 온 상태에 있기 때문에 BL1(1161)의 0V 전위로 유지된다. 그러나, 드레인 선택 게이트(1042,4)는 (8V로 부스팅된) 채널 영역(1222,4)으로부터 Vcc(가령, 2.3V)로 바이어스된 BL2, BL4(1162,4)로 전하를 여전히 누설할 수 있다. 드레인 선택 게이트(1042,4)를 통한 이러한 전하 누설은 프로그래밍을 위해 선택되지 않은 메모리 셀에 대해 바람직하지 못한 결과를 야기할 수 있다. 이러한 바람직하지 못한 결과는 "프로그램 디스터브 효과"(program disturb effects)로 불리며, 메모리 셀의 프로그래밍된 상태를 의도하지 않은 상태로 변경할 수 있다.
상술한 이유로, 그리고 본 발명을 읽고 이해한 후 당 업자에게 명백해질 다른 이유로, 프로그램 디스터브 효과를 완화시키도록 작용하는, 예를 들면, 대안의 바이어싱 기법이 당 업계에 요구된다.
도 1은 NAND 구조로 조직된 메모리 어레이의 메모리 셀의 복수 직렬 스트링의 전형적 배열을 도시한다.
도 2는 임계 전압 분포를 도시한다.
도 3A 및 3B는 본 발명의 일 실시예에 따른 프로그래밍을 위한 바이어싱 기법을 도시한다.
도 4는 본 발명의 일 실시예에 따른 프로그래밍 프로세스를 설명하는 순서도를 도시한다.
도 5는 본 발명의 일 실시예에 따른, 도 4에 도시되는 것과 같은 프로그래밍 프로세스 단계의 추가적인 세부사항을 도시한다.
도 6은 본 발명의 일 실시예에 따른, 도 4에 도시되는 것과 같은 프로그래밍 프로세스 단계의 추가적인 세부사항을 도시한다.
도 7은 본 발명의 일 실시예에 따른, 도 4에 도시되는 것과 같은 프로그래밍 프로세스 단계의 추가적인 세부사항을 도시한다.
도 8은 본 발명의 일 실시예에 따른, 도 4에 도시되는 것과 같은 프로그래밍 프로세스 단계의 추가적인 세부사항을 도시한다.
도 9는 본 발명의 일 실시예에 따른, 도 4에 도시되는 것과 같은 프로그래밍 프로세스 단계의 추가적인 세부사항을 도시한다.
도 10은 본 발명의 일 실시예에 따른 시스템의 기능적 블록도를 도시한다.
도 11은 본 발명의 일 실시예에 따른 회로의 개략도를 도시한다.
도 12는 본 발명의 일 실시예에 따른 파형의 그래프를 도시한다.
본 실시예들에 대한 다음의 상세한 설명에서, 실시예들의 일부분을 형성하는 첨부 도면을 참조하며, 도면에는 실시예들을 실시할 수 있도록 구체적인 실시예들이 예시로서 제시된다. 이러한 실시예들은 당 업자가 본 발명을 실시할 수 있도록 충분히 상세하게 설명되며, 다른 실시예들이 이용될 수 있고, 프로세스 변화, 전기적 변화, 또는 기계적 변화가 본 발명의 범위로부터 벗어나지 않으면서 가능하다는 점을 이해할 수 있을 것이다. 따라서, 다음의 상세한 설명은 제한적인 측면으로 간주되어서는 안된다.
전자 시스템의 성능 및 복잡도가 증가함에 따라, 이러한 시스템에서 추가 메모리의 요건 역시 증가하고 있다. 이 요건은 멀티레벨 셀(MLC: Multilevel Cell)과 같은 기술을 이용함으로써 집적 회로의 메모리 밀도를 증가시킴으로써 해결될 수 있다. 예를 들어, MLC NAND 플래시 메모리는 가격 경쟁력을 지닌 비휘발성 메모리다.
멀티레벨 메모리 셀은 메모리 셀 상에 저장된 특정 범위의 임계 전압(Vt)에 (가령, 비트 패턴에 의해 표시되는) 데이터 상태를 할당한다. 단일 레벨 메모리 셀(SLC)은 각각의 메모리 셀 상에 단일 이진 디지트(가령, 비트)의 데이터를 저장할 수 있다. 반면에, MLC 기술은 메모리 셀의 수명 작동 중 셀에 할당된 임계 전압 범위의 양과, 할당된 임계 전압 범위의 안정성에 따라, 셀 당 2개 이상의 이진 디지트(가령, 2, 4, 8, 16 비트)를 저장할 수 있다. N-비트로 구성되는 비트 패턴을 나타내는 데 사용되는, 종종 Vt 분포 윈도라 불리는 임계 전압 범위의 수치는 2N이다. 예를 들어, 1비트가 2개의 범위로, 2비트가 4개의 범위로, 3비트가 8개의 범위로, 등등으로 표시될 수 있다. 일부 메모리 셀은 셀당 1.5비트와 같이, 분수 비트를 저장할 수 있다. 공통의 명명 규약은, 예를 들어, 하나의 0 또는 하나의 1로 표시되는 데이터의 1비트를 저장하기 위해 SLC 메모리가 2개의 데이터 상태를 이용하기 때문에, SLC 메모리를 MLC(2 레벨) 메모리로 호칭한다. 2비트의 데이터를 저장하도록 구성되는 MLC 메모리는 MLC (4 레벨)로 표시될 수 있고, 3비트의 데이터는 MLC(8 레벨)로 표시될 수 있으며, 등등이다.
도 2는 MLC(4-레벨) 메모리 셀에 대한 Vt 분포(200)의 일례를 도시한다. 예를 들어, 메모리 소자의 셀들은 200mV의 네가지 전압 범위(202-208) 중 하나 내에 있는 Vt로 프로그래밍될 수 있고, 각각의 전압 범위는 2비트로 구성되는 비트 패턴에 대응하는 데이터 상태를 나타내는데 사용된다. 통상적으로, 0.2V 내지 0.4V의 데드 스페이스(210)(마진(margin)이라고도 불림)가 범위의 중복을 막기 위해 각각의 범위 사이에서 유지된다. 일례로서, 셀에 저장되는 전압이 Vt 범위(202) 내에 있을 경우, 이 경우에 셀은 '11' 논리 상태를 저장하고 있고, 일반적으로 소거된 상태로 간주된다. 전압이 Vt 범위(204) 내에 있을 경우, 이 경우에 셀은 '01' 논리 상태를 저장하고 있다. 4개의 Vt 범위 중 범위(206)의 전압은 이 경우에 셀이 '00' 논리 상태를 저장하고 있음을 표시할 것이다. 마지막으로, Vt 범위(208)에 위치한 Vt는 '10' 논리 상태가 셀에 저장되어 있음을 표시한다. '01', '00', '10'은 프로그램된 상태로 불릴 수 있다.
도 3A 및 3B는 본 발명의 하나 이상의 실시예에 따른 다수의 메모리 셀을 프로그래밍하기 위한 바이어싱 기법을 도시한다. 도 3의 메모리 셀(302)의 어레이(300)는 예를 들어, SLC 및/또는 MLC 메모리 셀을 포함할 수 있고, 도시되는 것보다 훨씬 많은 워드라인(318) 및 비트라인(316, 324)을 포함할 수 있다. 도 3A는 예를 들어, 본 발명의 다양한 실시예에 따른, 프로그래밍 작동의 제 1 부분 중 바이어싱 기법을 도시하고, 도 3B는 프로그래밍 작동의 제 2 부분 중 바이어싱 기법을 도시한다. 도 3에 도시되는 특정 예에서, 워드라인 WL4(3184)에 연결된 메모리 셀(3201,3)이 프로그래밍을 위해 선택된다. 메모리 셀(3202,4)은 프로그램에 대해 금지될 것이다. 차후 프로그래밍 작동 중, 메모리 셀(3201,3)은 프로그래밍에 대해 금지될 것이고, 메모리 셀(3202,4)은 프로그래밍을 위해 선택될 것이다. 메모리 셀(3201,3)은 메모리 셀의 제 1 페이지로 간주될 수 있고, 메모리 셀(3202,4)은 메모리 셀의 제 2 페이지로 간주될 수 있다.
상술한 바와 같이, 프로그래밍 작동은 선택된 워드라인에 일련의 프로그래밍 펄스를 인가하는 단계를 통상적으로 포함한다. 선택되지 않은 워드라인(3187-5,3-0)은 프로그래밍 작동 중 인가되는 VPASS 전위(가령, 10V)를 갖는다. 일련의 프로그래밍 펄스(가령, VPGM)는 제 1 레벨에서 시작하고, 각각의 펄스가 선택된 워드라인(3184)에 공급됨에 따라, 소정 양(가령, 0.5V 증분)만큼 증가한다. VPGM은 예를 들어, 12V 내지 25V의 범위에 놓일 수 있다. 신호 SG(S)(312)는 각각의 소스 선택 트랜지스터(310)의 제어 게이트를 전압(가령, 0.5V)로 바이어스하여 각각의 소스 게이트 트랜지스터(310)를 비활성화시킨다. 예를 들어, 신호 SG(D)(306)는 각각의 드레인 선택 트랜지스터(304)의 제어 게이트를 2.5V로 바이어스시킨다. 그러나, 이러한 게이트(3161,3) 각각에 연결되는 비트라인이 0V에서 바이어스됨에 따라, 드레인 선택 게이트(3041,3)만이 전도성(즉, 턴-온)이 된다. 드레인 선택 트랜지스터(3162,4)는, 이러한 게이트(3162,4)들이 연결되는 비트라인이 VINH _ LOW(가령, Vcc)로 바이어스되고 이는 게이트들의 턴-온을 방지하기 때문에, 턴-온되지 않는다.
도 3A에 도시되는 바이어싱 조건의 결과로, 프로그램-활성화된 비트라인(3161,3)에 연결되는 메모리 셀 스트링의 채널 영역(3221,3)은 전도성으로 렌더링되어, 드레인 선택 게이트(3041,3)의 온 상태의 결과로 각자의 비트라인 전위(가령, 0V)로 당겨진다. 프로그램-금지된 비트라인(3162,4)에 연결된 드레인 선택 게이트(3042,4)의 오프 상태는 채널 영역(3222,4)로 하여금 전위(가령, 8V)까지 용량성으로 연결되게 하여, 선택되지 않은 메모리 셀(3202,4)의 프로그래밍을 금지한다. 그러나, 상술한 바와 같이, 비활성화된 드레인 선택 게이트(3022,4)는 비트라인 전위 VINH - LOW와 약 8V의 채널 전위(3222,4)의 드레인 선택 트랜지스터 각각 사이의 전위차로 인해 누설될 수 있다. 이러한 전하 누설은 고립된 채널 영역(3222,4)의 전위를 감소시킬 수 있고, 선택되지 않은 메모리 셀(3202,4)에 소정 양의 프로그램 디스터브를 일으킬 수 있다. 고립된 채널 영역(3222,4)은 예를 들어, 비활성화된 드레인 선택 게이트(3042,4)를 통한 전하 누설의 결과로 8V의 전위로부터 6V까지 하강할 수 있다.
하나 이상의 프로그래밍(가령, VPGM) 펄스들의 인가 사이에서, 예를 들어, 도 2에 도시되는 상태와 같이, 의도한 프로그래밍된 상태에 도달하였는 지를 결정하기 위해 각각의 선택된 메모리 셀을 확인하기 위해 검증 작동이 수행된다. 선택된 메모리 셀이 의도한 프로그래밍된 상태에 도달하였을 경우, 의도한 프로그래밍 상태에 도달하기 위해 추가적인 프로그래밍 펄스를 여전히 요구하는 선택된 로우의 다른 메모리 셀들이 남아있을 경우, 추가적인 프로그래밍이 금지된다. 검증 작동에 이어, 프로그래밍을 완료하지 못한 메모리 셀들이 있을 경우 추가적인 프로그래밍 펄스 VPGM이 인가된다. 프로그래밍 펄스 인가에 이어 검증 작동을 수행하는 이러한 프로세스는, 선택된 모든 메모리 셀이 의도한 프로그래밍 상태에 도달할 때까지 계속된다. 특정 수의 프로그래밍 펄스(가령, 최대수)가 인가되고 하나 이상의 선택된 메모리 셀이 프로그래밍을 아직 완료하지 못하였을 경우, 메모리 셀은 예를 들어, 결함 메모리 셀로 표시될 수 있다.
선택된 로우의 메모리 셀이 의도한 프로그래밍 상태에 도달하였을 때, 도 3A의 BL2 및 BL4(3162,4)에 인가되는, 도시되는 바와 같은, VINH _ LOW와 같은 프로그램 금지 레벨로 관련 비트라인을 바이어스함으로써, 추가적인 프로그래밍이 금지된다. VINH - LOW는 예를 들어, Vcc일 수 있다. 도 3A에 도시되지 않지만, 선택된 메모리 셀(3161)이 의도한 프로그래밍 상태에 도달하면, 관련 비트라인 BL1(3161)은 예를 들어, 도 3A에서 도시된 바와 같이, 0V로 바이어스된 상태로부터, 대신에, VINH _ LOW로 바이어스된 상태로 변화할 것이다. 점점 더 많은 선택된 메모리 셀이 의도한 프로그래밍 레벨에 도달함에 따라, 어레이(300)의 점점 더 많은 비트라인(316)이 VINH _ LOW로 바이어스되어, 해당 메모리 셀의 추가적인 프로그래밍을 금지하게 될 것이다.
도 3A에 도시되는 바이어싱 기법의 추가적인 결과에 따르면, 프로그램 금지된 비트라인(3162,4)을 프로그램 금지 레벨(가령, VINH _ LOW)로 변화시키는 것이, 0V의 전위로 구동되는 인접한 선택 비트라인(3161,3)과 프로그램 금지된 비트라인(3162,4) 사이의 비트라인 커패시턴스가 높기 때문에, 어렵다. 메모리 셀의 선택된 페이지에 프로그래밍될 데이터 패턴은, 프로그래밍을 위해 선택된 모든 메모리 셀로부터, 프로그래밍을 위해 선택된 단 하나의 메모리 셀로 변화할 수 있다. 따라서, 선택된 페이지의 모든 메모리 셀이 프로그래밍되어야 할 때, 최악의 경우의 비트라인 커패시턴스 조건이 발생할 가능성이 높으며, 이는 이 조건이 0V로 바이어스되는 최대 수의 비트라인을 도출하여, 프로그램 활성화된 비트라인(가령, 짝수 페이지 비트라인)과 프로그램 금지된 비트라인(가령, 홀수 페이지 비트라인) 사이의 비트 라인 커패시턴스가 최대가 될 수 있기 때문이다. 선택된 메모리 셀이 의도한 프로그래밍 상태에 도달하기 시작함에 따라, 관련 비트라인은 활성화 상태(가령, 0V)로부터 금지 상태(가령, VINH _ LOW)로 바뀔 것이다. 점점 더 많은 비트라인이 활성화 상태에서 금지 상태로 변함에 따라, 어레이(300)의 전체 비트라인 대 비트라인 커패시턴스가 감소하기 시작할 것이다.
바이어싱 기법은 본 발명의 하나 이상의 실시예에 따라, 프로그래밍 작동 중 특정 임계 이벤트에 따라, 도 3A에 도시되는 양상으로부터 도 3B에 도시되는 양상으로 변화한다. 본 발명의 다양한 실시예에 따른 특정 임계 이벤트는 도 4-7을 참조하여 나중에 설명된다.
도 3B는 도 3A에 도시되는 바이어싱 기법으로부터 도 3B에 도시되는 바이어싱 기법으로 변화를 트리거링하는 (예를 들어, 특정 수의 프로그래밍 펄스 인가에 이은) 특정 임계 이벤트에 따라 이용되는 바이어싱 기법을 도시한다. 도 3B의 바이어싱 기법 변경 이전에, 하나 이상의 프로그래밍 펄스가, 프로그래밍을 위해 선택된 메모리 셀(3201,3)의 페이지에 연결된 워드라인 WL4(3184)에 인가되었다.
도 3B는 메모리 셀(3202, 3204)이 도 3A에 도시되는 바와 같이 프로그래밍 금지된 상태를 유지함을 도시한다. 도 3B의 예에서, 앞서 프로그램 활성화된, 선택된 메모리 셀(3201)은 예를 들어, 이미 의도한 프로그래밍 상태에 도달하였기 때문에 추가적인 프로그래밍이 이제 금지된다. 도시되지는 않았으나, 비트라인(3241)(가령, 도 3A의 비트라인(3161))이, 도 3B에 도시되는 상태로 바이어스되기 전에, 상술한 바와 같이, 비트라인(3162,4)과 함께 VINH _ LOW로 바이어스되어 있을 수 있다. 선택된 메모리 셀(3203)은 의도한 프로그래밍 상태에 아직 도달하지 못하였고, 그 비트라인(3243)은 상기 비트라인 상의 0V 바이어스에 의해 여전히 프로그래밍 활성화된다.
상술한 바와 같이, 프로그래밍 작동의 특정 포인트에서, 최초에 금지되었던 프로그램 금지 비트라인과, 각자의 선택된 메모리 셀이 의도한 프로그래밍 상태에 도달함에 따라 금지 상태로 변경된 비트라인들은 VINH - LOW보다 높은 비트라인 전위로 바이어스된다. 이는 VINH _ HIGH로 비트라인(3241,2,4)을 비트라인 바이어스시킴으로써 도 3B에 표시된다. VINH _ HIGH는 본 발명의 하나 이상의 실시예에 따라 Vcc의 대략 2배일 수 있다. 예를 들어, VINH _ HIGH 는 실질적으로 4V와 같을 수 있다. 상술한 바와 같이, 점점 더 많은 비트라인이 프로그램 금지됨에 따라, 전체 비트라인 간 커패시턴스가 감소한다. 소정의 포인트에서, 이러한 커패시턴스는 프로그램 금지된 비트라인이 더 높은 비트라인 전압으로 이제 구동되기에 충분하게 감소한다. 프로그램 디스터브 효과는 프로그래밍 펄스 전위(VPGM)가 증가함에 따라 크다. 높은 금지 전압 VING _ HIGH 인가는 드레인 선택 게이트(3041,2,3)와 고립된 채널 영역(3261,2,4) 사이의 전위차를 감소시키는 기능을 한다. 이러한 전위차 감소는 비활성화된 드레인 선택 게이트를 통해 연결된 비트 라인으로의 전하 누설 가능성을 감소시키고, 이는 금지된 메모리 셀에서 프로그램 디스터브 효과를 완화시키게 된다. 하나 이상의 실시예에 따르면, 프로그램 금지된 모든 비트라인은 동시에 VINH _ HIGH 레벨까지 바이어스될 수 있다. 또 다른 실시예는 프로그램 금지된 비트라인의 서브세트만을 상향 바이어스할 수 있다. 예를 들어, 낮은 금지 레벨(가령, VINH _ LOW)로 바이어스된, 특정 수의 프로그램 금지된 비트라인이 서로 인접하여 위치할 경우, 이 비트라인들은 높은 레벨(가령, VINH_HIGH)로 바어이스될 수 있고, 프로그램 활성화된 비트라인에 인접한 프로그램 금지된 비트라인들은 낮은 VINH _ LOW 금지 전압으로 바이어스된 상태를 유지할 수 있다. 추가적인 프로그래밍 펄스 및 검증 작동은 모든 선택된 메모리가 의도한 프로그래밍 상태에 도달할 때까지, 또는, 최대 작동 수가 수행될 때까지, 수행될 것이다.
도 4는 본 발명의 하나 이상의 실시예에 따른 프로그래밍 작동의 순서도를 도시한다. 메모리 셀의 로우 및 페이지가 프로그래밍을 위해 선택되고, 프로그램 펄스 카운트 PRG PULSE CT 값이 0과 같이 재설정된다(400). 선택되지 않은 비트라인은 상술한 VINH _ LOW와 같이, 제 1 프로그램 금지 전압으로 바이어스된다. 선택된 비트라인은 예를 들어, 0V와 같은 프로그램 활성화 전압으로 바이어스된다(402). 프로그램 펄스가 선택된 로우에 인가되고(404), 이어서, 선택된 메모리 셀이 프로그래밍을 완료하였는 지 검증 작동이 이어진다. 선택된 모든 메모리 셀이 프로그래밍을 완료한 경우(406), 프로그래밍 작동은 완료된다(420). 선택된 모든 메모리 셀이 프로그래밍을 완료하지 못한 경우, PGM PULSE CT 값이 업데이트된다(가령, 1만큼 증분). 바이어싱 기법(가령, 프로그래밍 모드)이 도 3A에 도시되는 바와 같이 계속되어야 할지, 또는, 바이어싱 기법이 도 3B에 도시되는 기법으로 변경되어야 할지에 관한 결정이 이루어진다(410). 바이어싱 기법에 변화가 없다고 결정하면(428), 프로그래밍 펄스 레벨은 증가한다(412)(가령, 1볼트만큼). 선택되지 않은 비트라인은 다시 제 1(가령, 낮은) 금지 전압으로 바이어스되고, 선택된 비트라인은 다시 프로그램 활성화 전압(402)으로 바이어스된다. 단계(412)에 의해 결정되는 레벨에서 프로그래밍 펄스는 선택된 워드라인에 인가되고, 선택된 메모리 셀은, 선택된 모든 메모리 셀이 프로그래밍을 완료하였는 지(406)를 결정하도록 검증된다. 이러한 단계들은 선택된 모든 메모리 셀이 프로그래밍을 완료하거나, 도 3B의 바이어싱 기법으로 전환(430)하도록 결정(410)이 이루어질 때까지 반복된다. 본 발명의 다양한 실시예에 따라 비트라인 바이어싱 기법을 변경하는 결정(410)을 이끌 수 있는 다양한 임계 이벤트가 도 5-7을 참조하여 설명된다.
도 3B의 바이어싱 기법으로의 변경은 도 5에 도시되는 임계 이벤트(500)에 따라 이루어질 수 있다. 현재의 PGM PULSE CT를 특정 펄스 카운트와 비교하여, 바이어싱 기법이 변화해야하는지를 결정할 수 있다. 예를 들어, PGM PULSE CT가 15의 카운트에 도달한 경우(예를 들어, 15개의 프로그래밍 펄스가 단계 404에서 인가된 경우), 바이어싱 기법은 변화될 수 있다(4301). 15개 미만의 프로그래밍 펄스가 선택된 워드라인에 공급된 경우, 동일한 바이어싱 기법이 사용될 수 있고(4281), 프로그램 펄스 레벨은 단계 412와 관련하여 설명한 바와 같이 증분된다. 본 발명의 하나 이상의 실시예에 따라, 다른 개수의 인가된 프로그래밍 펄스들이 바이어싱 기법 변경을 위한 기준으로 사용될 수 있다. 예를 들어, 하나 이상의 실시예에 따르면, 인가될 수 있는 프로그래밍 펄스의 수에 특정 최대 수가 존재할 수 있다. 특정 개수의(예를 들어, 특정 수 및/또는 최대 수의 퍼센티지)의 프로그래밍 펄스를 인가한 다음에, 바이어싱 기법이 변할 수 있다. 예를 들어, 최대 수는 20개의 프로그래밍 펄스이고, 바이어싱 기법은 15개의 펄스 수 인가 후 변경될 수 있다. 더욱이, 하나 이상의 실시예에 따르면, 최대 수의 펄스(가령, 20개)가 인가되었을 때 하나 이상의 메모리 셀이 프로그래밍을 완료하지 못한 경우, 이러한 메모리 셀들이 결함 메모리 셀로 분류될 수 있다.
바이어싱 기법은 도 6에 도시되는 바와 같이, 임계 이벤트(600)에 따라 변할 수도 있다. 예를 들어, 특정 수의 선택된 메모리 셀이 의도한 상태에 도달하였을 때, 바이어싱 기법이 변할 수 있다. 예를 들어, 특정 수는 발명의 하나 이상의 실시예에 따라 프로그래밍을 완료하는 메모리 셀의 실제 카운트일 수 있다. 더욱이, 실시예들은 의도한 상태에 도달하는 메모리 셀의 선택된 페이지의 메모리 셀의 퍼센티지에 따라 바이어싱 상태를 변경할 수 있다. 예를 들어, 프로그래밍될 메모리 셀의 선택된 페이지의 80%의 메모리 셀이 의도한 상태에 도달하였을 때, 바이어싱 기법이 변경될 수 있다(4302). 이 퍼센티지는 프로그램을 진행하고 있는 셀의 수와는 다를 수 있다. 예를 들어, 선택된 페이지의 메모리 셀의 75%가, 예를 들어, 의도한 상태로, 도 2의 상태(202)와 같은, 소거 상태를 가질 수 있다. 따라서, 메모리 셀의 선택된 페이지의 5%의 메모리 셀만이 80% 임계 예시를 달성하기 전에 실제 프로그래밍될 수 있다. 다시 말해서, 퍼센티지 기준은 실제 프로그래밍을 거치는 메모리 셀의 수에 좌우되는 것이 아니라, 대신에, 프로그래밍 금지된 비트라인의 퍼센티지에 좌우되며, 이는 이러한 금지된 비트라인이, 본 발명의 하나 이상의 실시예에 따른 프로그래밍 작동의 코스에 걸쳐 활성화 상태로부터 금지 상태로 변경되거나 원래부터 금지되어 있는 지 여부에 관계가 없다.
바이어싱 기법은 도 7에 도시되는 바와 같이 임계 이벤트(700)에 따라 변경될 수 있다. 도 7의 이벤트(700)는 프로그래밍될 메모리 셀의 특정 개수(가령, 퍼센티지 및/또는 모두)가 의도한 상태 또는 다른 특정 상태에 도달할 때다. 예를 들어, 메모리 셀의 선택된 페이지는 도 2에 도시되는 바와 같이 프로그래밍된 상태 중 하나로 프로그래밍되도록 구성될 수 있다. 임계 이벤트는 프로그래밍될 모든 이벤트가 의도한 프로그래밍 상태를 달성하거나 다른 상태를 달성하였을 때일 수 있다. 예를 들어, 바이어싱 기법은 '01' 상태로 프로그래밍될 메모리 셀이 모두 '01' 상태에 도달하였을 때 변경될 수 있다. 본 발명의 하나 이상의 실시예에 따라, 다른 임계 이벤트 및/또는 프로그래밍 상태도 가능하다.
도 4를 다시 참조하면, 바이어싱 기법의 변경을 결정한 후(430), 선택되지 않은 비트라인은 제 2 프로그램 금지 레벨(가령, VINH _ HIGH)로 바이어스된다(414). 선택된 비트라인은 프로그램 활성화 레벨(가령, 0V)로 다시 바이어스된다. 그 후 추가적인 프로그래밍 펄스가 선택된 워드라인에 인가되고, 이어서 선택된 페이지의 프로그래밍이 완료되었는 지를 결정(418)하기 위해 검증 작동이 이어진다. 선택된 페이지의 메모리 셀이 프로그래밍을 완료한 경우, 프로그래밍 작동이 완료된다(420). 추가적인 프로그래밍이 필요할 경우, PGM PULSE CT가 증분된다(422). PGM PULSE CT의 현재 값을 특정 카운트 값(가령, 최대 카운트 값)과 비교한다(424). 특정 카운트 값(가령, 인가된 플로그래밍 펄스 수)이 설정 최대 값에 도달하면, 프로그래밍 작동이 중단되고(420), 및/또는, 인가된 프로그래밍 펄스의 할당된 개수에서 어느 메모리 셀이 프로그래밍에 실패하였는 지에 대한 결정(도시되지 않음)이 이루어질 수 있다. 결함이 있다고 판정된 메모리 셀 및/또는 결함 메모리 셀을 포함하는 메모리 셀들의 전체 페이지는, 메모리 소자에 의한 추후 사용이 차단될 수 있다. 최대 수의 프로그래밍 펄스가 아직 인가되지 않은 경우, 프로그래밍 펄스 레벨은 소정 양만큼 다시 증가되거나(426), 또는, 특정 최대 VPGM 레벨에 도달하였을 경우 일정하게 유지될 수 있다. 그 후, 선택되지 않은 비트라인이 제 2 금지 레벨로 다시 바이어스되고, 선택된 비트라인은 활성화 전압(414)으로 바이어스된다. 증가된 프로그래밍 펄스 레벨이 다시 선택된 페이지의 메모리 셀(416)에 인가되고, 다른 검증 작동이 수행된다. 이러한 순서의 단계들은 프로그래밍이 완료될 때까지(418) 또는 최대 수의 프로그래밍 펄스가 인가될 때까지(424) 반복된다.
도 4의 단계(414)는 도 3B를 참조하여 설명된 바와 같은 바이어싱 기법을 도시한다. 도 8 및 도 9는 본 발명의 다양한 실시예에 따른 바이어싱 기법의 단계(414)의 추가적 세부사항을 제공한다.
도 8은 단계(4141)의 추가적인 세부사항을 도시하고, 선택되지 않은 비트라인만이 제 2 프로그램 금지 레벨(가령, VINH _ HIGH)로 바이어스되는 바이어싱 기법(800)을 도시한다. 선택된 비트라인은 프로그램 활성화 바이어스 레벨(가령, 0V)로 바이어스된다. 이어서, 선택된 워드라인에 프로그래밍 펄스가 인가된다(가령, 416). 선택된, 그리고 선택되지 않은 비트라인들은 본 발명의 하나 이상의 실시예에 따라 임의의 순서로 각자의 레벨로 바이어스될 수 있고, 또는, 실질적으로 동시에 바이어스될 수 있다.
도 9는 본 발명의 하나 이상의 실시예에 따른 교번식 비트라인 바이어싱 기법(4142)을 도시한다. 도 9는 단계(4142)가 적어도 2개의 단계(900, 902)를 포함함을 도시한다. 예를 들어, 선택되지 않은 비트라인 및 선택된 비트라인은 제 2 프로그램 금지 레벨로 바이어스된다(900). 이어서, 선택된 비트라인만이 방전되고(902), 이어서, 단계(416)과 같이, 프로그래밍 펄스가 인가되고 검증 작동이 수행된다. 이 방법(4142)의 바람직한 결과는, 어레이의 모든 비트라인이 동일한 높은 금지 전압에 이르도록 바이어스됨에 따라, (상술한 바와 같은) 비트라인간 커패시턴스의 값이 감소되어, 인접한 선택된 비트라인이 낮은 프로그램 활성화 전압으로 바이어스되는 경우보다 구동 회로(가령, 330)가 비트라인을 높은 금지 전압으로 바이어스하기가 쉬워진다. 도 4에 도시되지 않지만, 추가적인 실시예에서는 모든 비트라인들이 제 1 금지 전압으로 바이어스될 수 있고, 이어서, 선택된 비트라인들이 방전되어 프로그래밍 펄스가 인가될 수 있다(단계(402, 404) 참조).
도 8 및 도 9가 선택되지 않은 비트라인을 제 2 프로그램 금지 전압으로 바이어스함을 도시하고 있으나, 추가적인 레벨들이 이용될 수 있다. 예를 들어, 선택되지 않은 비트라인은 VINH _ LOW 또는 VINH _ HIGH와 같이, 제 1 레벨 또는 제 2 레벨로만 바이어스될 수 있다. 추가적인 실시예에서는 단계(414)의 각각의 실시 중 비트라인 전압이 특정 양만큼 증가할 수 있다. 예를 들어, 단계(414)의 각각의 패스는 예를 들어, 0.1V만큼 프로그램 금지 비트라인 바이어스 전압을 증가시킬 수 있다. 다른 전압 단계가 본 발명의 다양한 실시예에 따라 사용될 수 있다.
도 4-9에 의해 도시되는 프로그래밍 방법은 구체적으로 설명되는 사항만으로 제한되지 않는다. 예를 들어, 모든 프로그래밍 펄스가 반드시 검증 작동이 이루어지는 것은 아니다.
도 10은 본 발명의 하나 이상의 실시예에 따라, 적어도 하나의 메모리 소자를 갖는 전자 시스템의 기능적 블록도다. 도 10에 도시되는 메모리 소자(1000)는 프로세서(1010)와 같은 호스트에 연결된다. 프로세서(1010)는 마이크로프로세서, 또는 어떤 다른 타입의 제어 회로일 수 있다. 메모리 소자(1000) 및 프로세서(1010)는 전자 시스템(1020)의 일부분을 형성한다. 메모리 소자(1000)는 본 발명의 다양한 실시예를 이해함에 있어 도움이 될만한 메모리 소자의 특징에 초점을 맞추기 위해 단순화되어 있다.
메모리 소자(1000)는 로우 및 칼럼의 뱅크에 배열될 수 있는 메모리 셀(1030)의 하나 이상의 어레이를 포함한다. 메모리 어레이(1030)는 예를 들어, SLC 및/또는 MLC 메모리를 포함할 수 있다. 하나 이상의 실시예에 따르면, 메모리 어레이(1030)의 이러한 메모리 셀들은 플래시 메모리 셀이다. 메모리 어레이(1030)는 메모리 소자(1000)의 일부분으로 단일 다이 또는 복수의 다이 상에 위치하는 메모리 셀의 멀티 뱅크, 블록, 및 세그먼트들로 구성될 수 있다. 메모리 어레이(1030)의 메모리 셀들은 각 셀에 가변 밀도(가령, MLC(4 레벨), MLC(8 레벨)의 데이터를 저장하도록 적응될 수 있다.
어드레스 입력 연결부 A0-Ax(1042) 상에 제공되는 어드레스 신호들을 래칭(latching)하기 위해 어드레스 버퍼 회로(1040)가 제공된다. 어드레스 신호는 로우 디코더(1044) 및 칼럼 디코더(1046)에 의해 디코딩되어, 메모리 어레이(1030)에 액세스하게 된다. 당 업자라면 본 설명의 도움으로, 어드레스 입력 연결부(1042)의 수가 메모리 어레이(1030)의 구조 및 밀도에 따라 좌우됨을 이해할 수 있을 것이다. 즉, 어드레스의 수는 메모리 셀 카운트 증가 및 뱅크 및 블록 카운트의 증가와 함께 증가한다.
메모리 소자(1000)는 감지/데이터/캐시 회로(1050)와 같은, 감지 소자를 이용하여 메모리 어레이 칼럼의 전압 또는 전류 변화를 감지함으로써 메모리 어레이(1030)의 데이터를 읽어들인다. 감지/데이터 캐시 회로(1050)는 적어도 하나의 실시예에서, 메모리 어레이(1030)로부터 일 로우의 데이터를 읽어들여 래칭하도록 연결된다. 감지/데이터 캐시 회로는 도 3에 도시되는 바와 같이 감지 소자(330)로 사용될 수 있다. 데이터 입력 및 출력 버퍼 회로(1060)는 프로세서(1010)를 이용하여 복수의 데이터 연결부(1062)를 통한 양방향 데이터 통신을 위해 포함된다. 메모리 어레이(1030)에 데이터를 쓰기 위해 쓰기 회로(1055)가 제공된다.
제어 회로(1070)는 다양한 데이터라인 바이어싱 기법과 같이, 본 발명의 다양한 실시예의 방법을 구현하도록 적어도 부분적으로 구성된다. 제어 회로(1070)는 본 발명의 하나 이상의 실시예에 따라 상술한 바와 같이 바이어스 기법을 변경시킬 시기를 결정하도록 또한 구성될 수 있다. 적어도 하나의 실시예에서, 제어 회로(1070)는 상태 머신을 이용할 수 있다. 제어 신호 및 명령은 프로세서(1010)에 의해 통신 버스(1072)를 통해 메모리 소자(1000)에 전달될 수 있다. 명령 버스(1072)는 별도의 신호일 수 있고, 또는, 복수의 신호로 구성될 수 있다. 이러한 명령 신호(1072)는 데이터 읽기, 데이터 쓰기(프로그램), 및 소거 작동을 포함한, 메모리 어레이(1030) 상의 작동을 제어하는데 사용된다. 명령 버스(1072), 어드레스 버스(1042), 및 데이터 버스(1062)는 다수의 표준 인터페이스(1078)를 형성하기 위해 모두 조합되거나 부분적으로 조합될 수 있다. 예를 들어, 메모리 소자(1000)와 프로세스(1010) 간의 인터페이스(1078)는 범용 시리얼 버스(USB) 인터페이스일 수 있다. 인터페이스(1078)는 당 업자에게 알려진 바와 같이 많은 하드 디스크 드라이브(HDD)와 함께 사용되는 표준 인터페이스일 수도 있다. 예를 들어, 인터페이스가 SATA 또는 PATA 인터페이스의 형태를 취할 수 있다.
도 10에 도시되는 전자 시스템은 메모리의 특징의 기본적 이해를 돕기 위해 단순화되어 있고, 예시적인 목적으로만 제시된다. 비휘발성 메모리의 내부 회로 및 기능에 대한 상세한 이해는 당 업자에게 알려져 있다.
도 11은 본 발명의 하나 이상의 실시예에 따라, 제어 회로(1112)에 연결되는 메모리 셀(1102)의 2개의 NAND 스트링(1120)의 개략도를 도시한다. 도 11에 도시되는 제어 회로(1112)는 도 10과 관련하여 앞서 설명한 제어 회로(1070)의 일부분일 수 있다. 메모리 셀(1120)의 2개의 NAND 스트링(가독성을 높이기 위해 일부 세부사항을 생략하여 도시함)은 도 3A 및 도 3B와 관련하여 앞서 설명한 것과 유사한 구조를 갖는다. 예를 들어, NAND 스트링(11201)은 홀수 스트링으로 간주될 수 있고, NAND 스트링(11202)은 짝수 스트링으로 간주될 수 있다. 따라서, 비트라인(11041)은 홀수 비트라인으로 간주될 수 있고, 비트라인(11042)은 짝수 비트라인으로 간주될 수 있다.
도 11의 제어 회로(1112)는 2개의 서브세트의 회로를 포함한다. (1114)는 멀티플렉서(가령, 고전압) 회로 WMUX다. (1116)은 캐시 회로(가령, 저전압)로서, 도 10과 관련하여 앞서 설명한 캐시 회로(1050)의 일부분을 또한 포함할 수 있다. 제어 회로(1112)는 도면의 가독성 개선을 위해 단순화된 형태로 도시되며, 도시되는 것보다 추가적인 회로를 더 포함할 수 있다. 도 11에 도시되는 회로는 본 발명의 다양한 실시예에 관하여 앞서 설명한 방법들의 다수의 구현예 중 하나를 도시하고자 한다. 도 11에 도시되는 신호 명칭은 본 발명의 다양한 실시예에 따라, 예시적인 것이며, 제한하고자 하는 의도가 아니다.
하나 이상의 실시예에 따르면, WMUX(1114) 회로는 하나 이상의 선택된 메모리 셀 상에서 프로그래밍 작동을 수행하기 전과 같은 경우에, VBL_PRECHG로 두 비트라인 모두를 프리차징(precharging)할 수 있다. VBL_PRECHG 레벨은 예를 들어, 4V일 수 있다. 하나 이상의 실시예에 따르면, VBL_PRECHG 전위는 Vcc의 2배일 수 있다. Vcc보다 큰 다른 VBL_PRECHG 전압을 이용할 수도 있다. VBL_PRECHG 레벨은 예를 들어, Vcc와 4V 사이의 전압 범위에 놓일 수 있다. 두 비트라인(1104) 모두 도 11에 도시되는 바와 같이, 트랜지스터(1118, 1120)의 각자의 트랜지스터 제어 게이트에 인가되는 신호 BIAS_O 및 BIAS_E 신호를 이용하여 트랜지스터(1118, 1120)를 활성화시킴으로써 VBL_PRECHG 전위로 개별적으로, 및/또는 동시에 충전될 수 있다. 이와 동시에, 트랜지스터(1122, 1124)는 트랜지스터(1122, 1124)의 각자의 트랜지스터 제어 게이트에 인가되는 BLS_O 및 BLS_E 신호를 이용하여 비활성화된다. 예를 들어, 트랜지스터(1118)가 활성화된 상태에서, 비트라인(11041)은 트랜지스터(1118)를 통해 VBL_PRECHG 레벨까지 바이어스 업된다. 트랜지스터(1122, 1124)가 비활성화됨에 따라, 회로(1116)는 비트라인(1104)의 바이어스에 영향을 미치지 않는다. 비트라인(11041 및/또는 11042)의 바이어스 업에 이어, 트랜지스터(1118, 1120)는, 예를 들어, 트랜지스터 제어 게이트에 인가되는 BIAS_O 및 BIAS_E 신호를 변경함으로써, 비활성화된다.
프리차징된 비트라인(1104)에 연결된 NAND 스트링(1120)은, 프로그래밍을 위해 선택된 메모리 셀을 포함할 수도 있고, 포함하지 않을 수도 있다. 상술한 바와 같이, 짝수 및 홀수 NAND 스트링은 모든 짝수 번호 NAND 스트링이 프로그래밍되고 홀수 번호 NAND 스트링이 프로그래밍 금지되는 것과 같이, 그리고, 그 역과 같이, 함께 프로그래밍되는 것이 일반적이다. 하나 이상의 메모리 셀이 프로그래밍되지 않을 경우라던가, 이미 의도된 프로그래밍 상태를 달성한 경우와 같이, 프로그래밍을 위해 선택된 NAND 스트링의 그룹(가령, 짝수 또는 홀수 NAND 스트링)이 프로그래밍을 위해 선택된 메모리 셀들을 포함하지 않을 경우, 복수의 인접 NAND 스트링은 특정 프로그래밍 작동 중 모두 프로그래밍 금지될 것이다. 예를 들어, 어떤 NAND 스트링(1120)도 프로그래밍을 위해 선택된 메모리 셀을 포함하지 않을 것이다. 다른 예에서, NAND 스트링(1104) 중 하나가 프로그래밍을 위해 선택된 메모리 셀을 포함할 수 있다. 선택된 메모리 셀을 포함하는 NAND 스트링을 활성화시키기 위해, 대응 비트라인 상에 존재하는 프리차지 전압(가령, VBL_PRECHG)이 감소할 것이다. 일 실시예에서, 비트라인 전압은 0V(가령, 접지) 전위로 방전될 수 있다. 추가적인 실시예에서, 비트라인은 선택된 메모리 셀에 적어도 일부의 프로그래밍 효과가 발생할만큼 충분히 낮은 0이 아닌 레벨(가령, 0.5V)로 방전될 수 있다. 본 발명의 다양한 실시예에 따라 다른 전압도 가능하다.
선택된 메모리 셀을 포함하는 비트라인(1104)의 완전 및/또는 부분 방전이 예를 들어, 트랜지스터(1122, 1124)를 통해 방전된다. NAND 스트링(11202)이 선택된 메모리 셀을 포함하는 경우에, 트랜지스터(1124)는 도 11에 도시되는 신호 BLS_E에의해 활성화될 수 있다. 이는 비트라인(11042)을 회로(1116)에 연결한다. 트랜지스터(1122)가 활성화되지 않음에 따라, 비트라인(11041)은 회로(1116)로부터 차단되고, 따라서, VBL_PRECHG 전위로 유지된다. 회로(1116)는 트랜지스터(1126, 1130, 1132))의 제어 게이트에 연결되는 복수의 제어 신호(가령, REG, BLC, EQU)를 도시한다. 그러나, 본 발명의 하나 이상의 실시예는 이러한 신호만으로 제한되지 않으며, 본 발명의 다양한 실시예에 따른 방법들 중 일 구현예에 따라 일례를 제공하기 위해 예시되는 것이다.
회로(1116)의 트랜지스터(1126)는 트랜지스터의 제어 게이트에 연결되는 도 11에 도시되는 REG 신호에 의해 활성화되거나 및/또는 비활성화될 수 있다. 회로(1116)는 트랜지스터(1126)에, 그리고 접지부 'GND' 전위에 연결된 제 2 트랜지스터(1128)를 더 포함한다. 트랜지스터(1128)의 제어 게이트는 인버터(1134, 1136)의 출력에 연결된다. 이러한 인버터는 트랜지스터(1130, 1132)에 의해 제어되고, 이러한 트랜지스터는 각자의 제어 게이트에 연결되는 것으로 도시되는 BLC 및 EQU 신호에 의해 활성화 및/또는 비활성화될 수 있다. 회로(1116)는 도면에 도시되는 것과는 다른 회로 및/또는 회로 구성요소를 포함할 수 있다.
상술한 바와 같이, 특정 프리차징된 비트라인 상의 프리차지 전압을 감소시키기 위해, 트랜지스터(1118, 1120)는 비활성화되고 트랜지스터(1122, 및/또는 1124)는 활성화된다. 트랜지스터(1122, 1124) 중 적어도 하나를 활성화시키면, 각자의 프리차징된 비트라인(1104)이 노드(1138)에 연결되고, 노드(1138)는 회로(1114, 1116)를 연결한다. 프리차징된 비트라인 상의 의도된 전압 조정을 완료하기 위해, REG, BLC, EQU 신호들의 하나 이상의 조합이 구동되어, 트랜지스터(1126, 1128)를 활성화시키게 된다. 이러한 2개의 트랜지스터의 활성화는, 프리차징된 비트라인(1104)으로부터 활성화된 트랜지스터(1122, 및/또는 1124)를 통해, 신호(1138)를 통해, 그리고, 활성화된 트랜지스터(1126, 1128)를 통해 GND로 이어지는, 접지부 GND까지의 경로를 완성시킨다. 이 경로는, 선택된 메모리 셀 상에서 수행되는 프로그래밍 작동 이전에, 비트라인(1104) 상의 프리차지 전위의 전부 또는 일부를 방전시킨다.
도 12는 본 발명의 다양한 실시예에 따른 하나 이상의 바이어싱 방법을 구현함에 있어 발전된 파형(1200)을 도시한다. 프로그래밍 작동을 수행하기 위한 2개의 단계가 도 12에 도시된다. 프리차지 단계(1202)가 수행되고, 이어서 프로그래밍 단계(1204)가 수행된다. 도시되는 신호의 절대적 크기, 상대적 크기, 및/또는 지속시간은 제한적인 의미가 아니며, 본 발명에 따른 하나 이상의 실시예를 설명함에 있어 예시적인 의미로 제시된다.
도 12의 파형은 도 3B의 메모리 셀(3203)과 같은, 선택된 메모리 셀 상에서 수행되는 프로그래밍 작동의 예를 들어 설명된다. 표 1은 본 발명의 하나 이상의 실시예에 따라 도 12에 도시되는 프로그래밍 작동 중 인가되는 바이어싱 조건의 예를 제공한다. 도 12 및 표 1에 도시되는 SGD 신호는 SGD 신호(306)에 대응할 수 있고, UN_WL(선택되지 않은 워드라인)은 신호 라인(3180-3, 3185-7)에 대응할 수 있으며, SEL_WL(선택된 워드라인)은 신호(3184)에 대응할 수 있고, SGS는 신호(312)에 대응할 수 있으며, SEL_BL(선택된 비트라인)은 신호(3243)에 대응할 수 있고, UN_BL(선택되지 않은 비트라인)은 신호(3241-2, 3244)에 대응할 수 있으며, SRC는 신호(314)에 대응할 수 있다. 시간 T1에서 프리차지 단계(1202) 중, SGD, UN_WL, SEL_WL 신호는 표 1에 도시되는 레벨로 바이어스된다. 시간 T2에서, SEL_BL 및UN_BL은 예를 들어, 4V와 같은, Vcc보다 큰 전압으로 바이어스-업된다. T3에 도시되는 바와 같이, UN_BL 바이어스 레벨은 4V로 유지되고, SEL_BL은 로우 및/또는 0V 전압으로 방전된다. SEL_BL은 도 11과 관련하여 앞서 설명한 바와 같이 0.5V의 전위로 바이어스될 수 있다. 시간 T4에서 프리차지 단계(1202)로부터 프로그래밍 단계(1204)로 전이(1206)한 후, UN_WL 바이어스는 예를 들어, 10V와 같은 Vpass 전위로 조정된다. Vpass 전위는 선택되지 않은 모든 워드라인 사이에서 일정할 수 있고(가령, 10V), Vpass 전위는 예를 들어, 선택된 워드라인에 대한 선택되지 않은 워드라인의 근접도와 같은, 다양한 조건에 따라 변경될 수 있다. SEL_WL 바이어스 전위는 SEL_WL에 프로그래밍 전위를 인가함으로써 증가한다. 이와 같이 인가된 프로그래밍 전위(가령, 프로그래밍 펄스)는 예를 들어, 12V로부터 최대 20V까지 증가할 수 있다. 신호(가령, SGD, SGS, SRC)에 대한 추가적인 신호 바이어싱 레벨 변화가 표 1에 도시된다. 시간 T5에서, SEL_WL 상의 프로그래밍 전위와, UN_WL 상의 Vpass 전위가 방전되어 있다. 마지막으로, 시간 T6에서, 프로그래밍 작동 종료시, 도 12에 도시되는 신호 라인들 모두 또는 그 중 하나가 예를 들어, 0V의 전위로, 방전될 수 있다.
Figure 112012022795822-pct00001
도 12 및 표 1에 제시되는 프리차지 단계(1202) 및 프로그래밍 단계(1204)와 인가 전압은 프로그래밍을 위해 선택된 모든 메모리 셀이 본 발명의 다양한 실시예에 따라 프로그래밍을 완료할 때까지, 한번 이상 반복될 수 있다.
결론
본 발명의 다양한 실시예는 프로그래밍 작동 중 메모리 소자 바이어싱 기법을 위한 방법을 제공한다. 로우 비트라인 프로그램 금지 전압은 비트라인간 커패시턴스가 높을 때 비트라인을 금지하기 위해 인가된다. 비트라인 커패시턴스가 감소함에 따라, 높은 비트라인 프로그램 금지 전압을 이용하여 프로그램 디스터브의 효과를 완화시킨다.
구체적인 실시예가 여기서 제시되고 설명되었으나, 당 업자라면, 동일한 용도를 달성하기 위해 연산되는 임의의 배열이 도시되는 구체적인 실시예를 대체할 수 있다는 것을 이해할 수 있을 것이다. 본 개시 내용에 대한 많은 변형예가 당 업자에게 명백해질 것이다. 따라서, 본 출원은 본 개시내용의 임의의 적응 또는 변형을 커버한다.

Claims (20)

  1. 복수의 메모리 셀을 갖는 메모리 소자의 작동 방법으로서,
    프로그래밍될 하나 이상의 메모리 셀을 활성화하는 단계;
    프로그램 작동의 제 1 부분 중 제 1 프로그램 금지 바이어스를 복수의 데이터 라인 중 제 1 부분의 데이터 라인들에 인가하는 단계 - 상기 제 1 부분의 데이터 라인들은 프로그래밍이 금지될 메모리 셀들에 연결됨 -;
    상기 제 1 부분의 데이터 라인들에 상기 제 1 프로그램 금지 바이어스를 인가하는 동안, 상기 활성화된 메모리 셀들에 하나 이상의 제 1 프로그래밍 펄스를 인가하는 단계;
    프로그램 작동의 제 1 부분 중 프로그래밍을 위해 활성화된 특정 개수의 메모리 셀들이 특정 상태에 도달한 후에, 프로그램 작동의 제 2 부분 중 제 2 프로그램 금지 바이어스를 상기 복수의 데이터 라인의 각각의 데이터 라인에 인가하고 그 이후 상기 복수의 데이터 라인 중 제 2 부분의 데이터 라인들을 제외한 상기 복수의 데이터 라인의 모든 데이터 라인들을 방전하는 단계 - 상기 제 2 부분의 데이터 라인들은 프로그래밍이 금지될 메모리 셀들에 연결되고, 상기 제 2 프로그램 금지 바이어스는 상기 제 1 프로그램 금지 바이어스보다 큼 -; 및
    상기 제 2 부분의 데이터 라인들을 제외한 상기 복수의 데이터 라인의 모든 데이터 라인들이 방전된 이후에, 상기 제 2 부분의 데이터 라인들에 상기 제 2 프로그램 금지 바이어스를 인가하는 동안, 활성화된 메모리 셀들에 하나 이상의 제 2 프로그래밍 펄스를 인가하는 단계
    를 포함하는,
    메모리 소자 작동 방법.
  2. 제 1 항에 있어서, 프로그램 작동의 제 1 부분 중 제 1 프로그램 금지 바이어스를 복수의 데이터 라인 중 제 1 부분의 데이터 라인들에 인가하는 단계는, 상기 프로그램 작동의 제 1 부분 중 프로그래밍이 금지될 메모리 셀에 연결된 하나 이상의 데이터 라인을 제 1 프로그램 금지 전압으로 바이어스시키는 단계를 포함하고,
    상기 제 1 부분의 데이터 라인들에 상기 제 1 프로그램 금지 바이어스를 인가하는 동안, 활성화된 메모리 셀들에 하나 이상의 제 1 프로그래밍 펄스를 인가하는 단계는, 상기 프로그램 작동의 제 1 부분 중 프로그래밍을 위해 활성화된 메모리 셀에 상기 하나 이상의 제 1 프로그래밍 펄스를 인가하는 단계를 포함하는
    메모리 소자 작동 방법.
  3. 제 2 항에 있어서, 프로그램 작동의 제 2 부분 중 제 2 프로그램 금지 바이어스를 상기 복수의 데이터 라인의 각각의 데이터 라인에 인가하고, 그 이후 상기 복수의 데이터 라인 중 제 2 부분의 데이터 라인들을 제외한 상기 복수의 데이터 라인의 모든 데이터 라인들을 방전하는 단계는, 상기 프로그램 작동의 제 2 부분 중 프로그래밍이 금지될 메모리 셀에 연결된 하나 이상의 데이터 라인을 제 2 프로그램 금지 전압으로 바이어스시키는 단계를 포함하고,
    상기 제 2 부분의 데이터 라인들에 상기 제 2 프로그램 금지 바이어스를 인가하는 동안, 활성화된 메모리 셀들에 하나 이상의 제 2 프로그래밍 펄스를 인가하는 단계는, 상기 프로그램 작동의 제 2 부분 중 프로그래밍을 위해 활성화된 메모리 셀에 상기 하나 이상의 제 2 프로그래밍 펄스를 인가하는 단계를 포함하는
    메모리 소자 작동 방법.
  4. 제 2 항에 있어서, 상기 하나 이상의 데이터 라인을 제 1 프로그램 금지 전압으로 바이어스시키는 단계는, 상기 하나 이상의 데이터 라인을 공급 전압으로 바이어스시키는 단계를 더 포함하는
    메모리 소자 작동 방법.
  5. 제 3 항에 있어서, 상기 데이터 라인 중 하나 이상을 제 2 프로그램 금지 전압으로 바이어스시키는 단계는, 상기 데이터 라인 중 하나 이상을 공급 전압의 2배인 전압으로 바이어스시키는 단계를 더 포함하는
    메모리 소자 작동 방법.
  6. 제 3 항에 있어서, 하나 이상의 데이터 라인을 제 2 프로그램 금지 전압으로 바이어스시키는 단계에서, 상기 제 2 프로그램 금지 전압은 공급 전압 내지 4V 사이의 전압 범위에 있는
    메모리 소자 작동 방법.
  7. 제 2 항에 있어서, 프로그래밍을 위해 활성화될 메모리 셀에 연결되는 데이터 라인을 접지시킴으로써 프로그래밍될 하나 이상의 메모리 셀을 활성화시키는 단계를 더 포함하는
    메모리 소자 작동 방법.
  8. 제 3 항에 있어서, 하나 이상의 데이터 라인을 제 2 프로그램 금지 전압으로 바이어스시키는 단계는, 프로그램 작동의 제 1 부분 중 프로그래밍을 위해 활성화된 특정 개수의 메모리 셀이 프로그래밍을 완료한 후에 수행되는
    메모리 소자 작동 방법.
  9. 삭제
  10. 삭제
  11. 제 3 항에 있어서, 특정 데이터 라인에 연결된 메모리 셀이 프로그래밍을 위해 선택되지 않은 경우, 또는, 프로그램 작동의 각자의 부분 중 프로그래밍을 완료한 경우, 또는, 특정 데이터 라인에 연결된 메모리 셀이 프로그래밍을 위해 선택되지 않고 프로그램 작동의 각자의 부분 중 프로그래밍을 완료한 경우에 특정 데이터 라인을 상기 제1 및 제2 프로그램 금지 전압들 중 하나로 바이어스시키는 단계가 수행되는
    메모리 소자 작동 방법.
  12. 제 2 항에 있어서, 하나 이상의 데이터 라인을 제 1 프로그램 금지 전압으로 바이어스시키는 단계는, 상기 하나 이상의 제 1 프로그래밍 펄스를 인가하기 전에 프로그램 작동의 제 1 부분 중, 복수의 데이터 라인을 상기 제 1 프로그램 금지 전압으로 바이어스시키고, 이어서, 프로그래밍을 위해 활성화된 메모리 셀에 연결된 데이터 라인 중 하나 이상을 방전시키는 단계를 포함하는
    메모리 소자 작동 방법.
  13. 제 3 항에 있어서, 데이터 라인 중 하나 이상을 제 2 프로그램 금지 전압으로 바이어스시키는 단계는, 상기 하나 이상의 제 2 프로그래밍 펄스를 인가하기 전에 프로그램 작동의 제 2 부분 중, 복수의 데이터 라인을 상기 제 2 프로그램 금지 전압으로 바이어스시키고, 이어서, 프로그래밍을 위해 활성화된 메모리 셀에 연결된 데이터 라인 중 하나 이상을 방전시키는 단계를 포함하는
    메모리 소자 작동 방법.
  14. 제 3 항에 있어서, 프로그램 작동의 제 3 부분 중 프로그래밍이 금지될 메모리 셀에 연결된 데이터 라인들 중 하나 이상을 제 3 프로그램 금지 전압으로 바이어스시키는 단계와, 상기 프로그램 작동의 제 3 부분 중 프로그래밍을 위해 활성화된 메모리 셀에 하나 이상의 제 3 프로그래밍 펄스를 인가하는 단계를 더 포함하며,
    상기 제 3 프로그램 금지 전압은 상기 제 2 프로그램 금지 전압보다 크고, 상기 하나 이상의 제 3 프로그래밍 펄스는 상기 하나 이상의 제 2 프로그래밍 펄스 이후에 인가되는
    메모리 소자 작동 방법.
  15. 메모리 소자로서,
    복수의 메모리 셀; 및
    제어 회로
    를 포함하고,
    상기 제어 회로는,
    프로그램 작동의 제 1 부분 중 제 1 프로그램 금지 바이어스를 복수의 데이터 라인 중 제 1 부분의 데이터 라인들에 인가하고 - 상기 제 1 부분의 데이터 라인들은 프로그래밍이 금지될 메모리 셀들에 연결됨 -,
    상기 제 1 부분의 데이터 라인들에 상기 제 1 프로그램 금지 바이어스를 인가하는 동안, 성화된 메모리 셀들에 하나 이상의 제 1 프로그래밍 펄스를 인가하고,
    프로그램 작동의 제 1 부분 중 프로그래밍을 위해 활성화된 특정 개수의 메모리 셀들이 특정 상태에 도달한 후에, 프로그램 작동의 제 2 부분 중 제 2 프로그램 금지 바이어스를 상기 복수의 데이터 라인의 각각의 데이터 라인에 인가하고 그 이후 상기 복수의 데이터 라인 중 제 2 부분의 데이터 라인들을 제외한 상기 복수의 데이터 라인의 모든 데이터 라인들을 방전하고 - 상기 제 2 부분의 데이터 라인들은 프로그래밍이 금지될 메모리 셀들에 연결되고, 상기 제 2 프로그램 금지 바이어스는 상기 제 1 프로그램 금지 바이어스보다 큼 -, 및
    상기 제 2 부분의 데이터 라인들을 제외한 상기 복수의 데이터 라인의 모든 데이터 라인들이 방전된 이후, 상기 제 2 부분의 데이터 라인들에 상기 제 2 프로그램 금지 바이어스를 인가하는 동안, 활성화된 메모리 셀들에 하나 이상의 제 2 프로그래밍 펄스를 인가하도록 구성되는
    메모리 소자.
  16. 제 15 항에 있어서, 상기 제어 회로는,
    상기 프로그램 작동의 제 1 부분 중 프로그래밍이 금지될 메모리 셀들에 연결된 상기 제 1 부분의 데이터 라인들에 상기 제 1 프로그램 금지 바이어스를 인가하고,
    상기 프로그램 작동의 제 1 부분 중 프로그래밍을 위해 활성화된 메모리 셀들에 상기 하나 이상의 제 1 프로그래밍 펄스를 인가하고,
    상기 프로그램 작동의 제 2 부분 중 제 2 프로그램 금지 바이어스를 상기 복수의 데이터 라인의 각각의 데이터 라인에 인가하고 프로그래밍이 금지될 메모리 셀에 연결된 상기 제 2 부분의 데이터 라인들을 제외한 상기 복수의 데이터 라인들의 모든 데이터 라인들을 방전하고,
    상기 프로그램 작동의 제 2 부분 중 프로그래밍을 위해 활성화된 메모리 셀에 상기 하나 이상의 제 2 프로그래밍 펄스를 인가하도록 더 구성되는
    메모리 소자.
  17. 제 16 항에 있어서, 상기 제어 회로는,
    상기 프로그램 작동의 제 1 부분 중 프로그래밍이 금지될 메모리 셀에 연결된 상기 제 1 부분의 데이터 라인들에 상기 제 1 프로그램 금지 바이어스를 인가함과 동시에, 프로그램 작동의 제 1 부분 중 프로그래밍을 위해 활성화될 메모리 셀에 연결된 데이터 라인들에 상기 제 1 프로그램 금지 바이어스를 인가하고, 이어서, 상기 하나 이상의 제 1 프로그래밍 펄스를 인가하기 전에, 상기 프로그램 작동의 제 1 부분 중 프로그래밍을 위해 활성화된 메모리 셀에 연결된 데이터 라인을 방전시키도록 더 구성되는
    메모리 소자.
  18. 삭제
  19. 제 15 항에 있어서, 상기 제어 회로는,
    상기 프로그램 작동의 제 1 부분 중 프로그래밍을 완료한 메모리 셀의 수에 따라 프로그램 작동의 제 2 부분을 실행하도록 더 구성되는
    메모리 소자.
  20. 삭제
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