TWI665677B - 可緩解記憶胞干擾之編程抑制程序方法、記憶體裝置及控制器 - Google Patents
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Abstract
一種可緩解記憶胞干擾之編程抑制程序方法、記憶體裝置及控制器。編程抑制程序方法包括以下步驟。對一記憶胞陣列(cell array)之一記憶胞串列(cell string)執行一校驗程序(verify operation)。對該記憶胞串列施加一電源脈衝(power pulse)。對該記憶胞串列執行該編程抑制程序。施加該電源脈衝之步驟係執行於該編程抑制程序之步驟之前。
Description
本發明是有關於一種操作方法、記憶體裝置及控制器，且特別是有關於一種可緩解記憶胞干擾之編程抑制程序方法、記憶體裝置及控制器。
隨著記憶體技術的發展，各式記憶體不斷推陳出新。記憶體之記憶胞可以被編程或抹除，以記錄「0」或「1」之資料。舉例來說，NAND型記憶體中均以Fowler-Nordheim tunneling(簡稱FN-tunneling)來進行編程程序。當某些記憶胞透過熱電子進行編程時，其他記憶胞透過編程抑制程序(program inhibit operation)針對FN-tunneling來避免被編程。例如是利用提高通道位能(channel potential)來降低字元線之編程電壓(Vprogram WL)和通道(channel)之間的壓差。然而，當其
他記憶胞在執行編程抑制程序(program inhibit operation)時，某些編程態樣(programming pattern)會造成容易產生熱電子(hot-electrons)的環境，進而在執行編程抑制程序(program inhibit operation)時產生熱電子干擾(hot-electrons mode disturbance)。
本發明係有關於一種可緩解記憶胞干擾之編程抑制程序方法、記憶體裝置及控制器，其透過在編程抑制程序之前施加一電源脈衝，使得電位下降現象(down-coupling phenomenon)能夠被消除。由於電位下降現象已被消除，故在編程抑制程序期間，通道電位曲線能夠維持穩定，而不會在記憶胞誘發任何的熱電子干擾。
根據本發明之第一方面，提出一種編程抑制程序(program inhibit operation)方法。編程抑制程序方法包括以下步驟。對一記憶胞陣列(cell array)之一記憶胞串列(cell string)執行一校驗程序(verify operation)。對該記憶胞串列施加一電源脈衝(power pulse)。對該記憶胞串列執行該編程抑制程序。施加該電源脈衝之步驟係執行於該編程抑制程序之步驟之前。
根據本發明之第二方面，提出一種記憶體裝置。記憶體裝置包括一記憶胞陣列(cell array)、一字元線解碼器(word
line decoder)、一位元線解碼器(bit line decoder)及一控制器。該字元線解碼器連接於該記憶胞陣列之複數條字元線。該位元線解碼器連接於該記憶胞陣列之複數條位元線。該控制器連接於該字元線解碼器及該位元線解碼器，以對該記憶胞陣列之一記憶胞串列(cell string)執行一校驗程序(verify operation)、施加一電源脈衝(power pulse)、及執行一編程抑制程序(program inhibit operation)。該控制器於該編程抑制程序前施加該電源脈衝。
根據本發明之第三方面，提出一種控制器。該控制器連接於一字原線解碼器(word line decoder)及一位元線解碼器(bit line decoder)。該字元線解碼器連接於一記憶胞陣列之複數條字元線。該位元線解碼器連接於該記憶胞陣列之複數條位元線，該控制器用以對該記憶胞陣列之一記憶胞串列(cell string)執行一校驗程序(verify operation)、對該記憶胞串列施加一電源脈衝(power pulse)、以及對該記憶胞串列執行一編程抑制程序(program inhibit operation)。該控制器於該編程抑制程序前施加該電源脈衝。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式詳細說明如下：
100‧‧‧記憶體裝置
110‧‧‧記憶胞陣列
111‧‧‧記憶胞串列
120‧‧‧字元線解碼器
130‧‧‧位元線解碼器
140‧‧‧控制器
BL‧‧‧位元線
CE、CE’‧‧‧陷獲電荷圖
CL0、CLn-1、CLn、CLn+1、CL31‧‧‧記憶胞
CT1、CT1’、CT1’A、CT2、CT3、CT3’、CT4、CT5、CT6‧‧‧通道電位曲線
DC‧‧‧電位下降現象
WL、WLn-2、WLn-1、WLn、WLn+1、WLn+2、WL31‧‧‧字元線
PD‧‧‧通道電位差
PW、PW’‧‧‧電源電壓
PP‧‧‧電源脈衝
S110、S110’、S120’、S130、S130’、S140、S140’‧‧‧步驟
T0、T0’、T1、T1’、T1’A、T2、T2’、T3、T3’、T4、T4’、T5、T5’、T6、T6’‧‧‧時間點
VBL、VBL’‧‧‧位元線電壓
Vpass、Vpass’‧‧‧導通電壓
VSSL、VSSL’‧‧‧串列選擇線電壓
VWLn、VWLn’‧‧‧字元線電壓
第1圖繪示一記憶體裝置。
第2圖繪示記憶胞陣列之一記憶胞串列(cell string)。
第3圖繪示編程抑制程序方法之流程圖。
第4圖繪示字元線電壓、導通電壓、電源電壓、串列選擇線電壓及位元線電壓的變化。
第5A~5D繪示記憶胞串列之通道電位(channel potential)曲線。
第6圖繪示記憶胞的陷獲電荷圖(E-trapped charge pattern)。
第7圖繪示可緩解記憶胞干擾之編程抑制程序方法的流程圖。
第8圖繪示字元線電壓、導通電壓、電源電壓、串列選擇線電壓及位元線電壓之變化。
第9圖繪示記憶胞串列於兩個時間點之兩條通道電位曲線。
第10圖繪示記憶胞串列於兩個時間點之兩條通道電位曲線的比較。
第11圖繪示兩個陷獲電荷圖之比較。
請參照第1圖，其繪示一記憶體裝置100。記憶體裝置100包括一記憶胞陣列(cell array)110、一字元線解碼器(word line decoder)120、一位元線解碼器(bit line decoder)130及一控制器140。記憶胞陣列110例如是一三維反及閘記憶體(3D NAND memory)、一浮動閘極記憶體(floating gate
memory)、一氮化物電荷儲存記憶體(nitride-trapping memory)、一環繞式閘極記憶體(gate-all-around memory,GAA memory)、或一垂直通道記憶體(vertical channel memory)。字元線解碼器120連接於記憶胞陣列110之數條字元線WL。位元線解碼器130連接於記憶胞陣列110之數條位元線BL。
請參照第2圖，其繪示記憶胞陣列110之一記憶胞串列(cell string)111。記憶胞串列111連接於字元線WLn-2、WLn-1、WLn、WLn+1、WLn+2。當字元線WLn被施加一編程電壓，記憶胞串列111中不需要被編程之記憶胞需要被執行一編程抑制程序(program inhibit operation)。
請參照第3~5D圖。第3圖繪示編程抑制程序方法之流程圖。第4圖繪示字元線電壓VWLn、導通電壓Vpass、電源電壓PW、串列選擇線電壓VSSL及位元線電壓VBL的變化。第5A~5D圖繪示記憶胞串列111之通道電位(channel potential)曲線CT1~CT6。在步驟S110中，於時間點T0至時間點T1，控制器140對記憶胞串列111執行一校驗程序(verify operation)。在校驗程序中，字元線電壓VWLn增加至7V，導通電壓Vpass增加至7V，電源電壓PW維持於0V，串列選擇線電壓VSSL增加至7V，位元線電壓VBL增加至0.6V。請參照第5A圖，其繪示記憶胞串列111於時間點T1之通道電位曲線CT1。當校驗程序剛完成時，連接於字元線WLn之記憶胞CLn被關閉，且產生電位下降現象(down-coupling phenomenon)DC，其通道電位降至-4V。在
記憶胞CLn與記憶胞CLn+1(連接於字元線WLn+1)之間，形成了通道電位差(channel potential difference)PD。
接著，在步驟S130中，控制器140對記憶胞串列111執行一預編程程序(pre-program operation)。在預編程程序中字元線電壓VWLn維持在0V，導通電壓Vpass維持在0V，電源電壓PW維持在0V，串列選擇線電壓VSSL增加至4V，且位元線電壓VBL增加至4V。請參照第5B圖，其繪示記憶胞串列111於時間點T2之通道電位曲線CT2。在串列選擇線電壓VSSL及位元線電壓VBL充電期間，記憶胞CLn+1~CL31(連接於字元線WLn+1~WL31)被預編程。另一方面，由於記憶胞CLn-1(連接於字元線WLn-1)隔絕了記憶胞串列111，而使得記憶胞CL0~CLn-1維持不變。
在步驟S140中，控制器140對記憶胞串列111執行編程抑制程序(program inhibit operation)。在編程抑制程序之開始時(即時間點T3)，字元線電壓VWLn增加至8V，導通電壓Vpass增加至8V，電源電壓PW維持於0V，串列選擇線電壓VSSL維持於0V，且位元線電壓VBL維持於0V。請參照第5C圖，其繪示記憶胞串列111於時間點T3之通道電位曲線CT3。當導通電壓Vpass施加於全部記憶胞，電子被注入於前半部記憶胞中，並提升了通道電位。此時，導通電壓Vpass提升了記憶胞CLn的通道電位。
在編程抑制程序中(從時間點T3至時間點T6)，字元線電壓VWLn從8V增加至24V，導通電壓Vpass維持於8V，電源電壓PW維持於0V，串列選擇線電壓VSSL維持於0V，且位元線電壓VBL維持於0V。請參照第5D圖，其繪示記憶胞串列111於時間點T3~T6之各個通道電位曲線CT3~CT6。隨著字元線電壓VWLn的增加，通道電位差(potential difference)PD也隨之降低。在電子阻障消除時，瞬態電流從記憶胞CLn流入至記憶胞CLn+1。如此一來，對記憶胞CLn+1產生熱電子干擾。
請參照第6圖，其繪示記憶胞CLn+1(被注入瞬態電流)的陷獲電荷圖(E-trapped charge pattern)CE。在此圖中，針對記憶胞CLn+1進行熱電子訊號的偵測。如陷獲電荷圖CE所示，氮化合物所累積之陷獲電荷會隨著時間增加。因此，記憶胞CLn+1於編程抑制程序中的確受到了干擾。
請參照第7~9圖。第7圖繪示可緩解記憶胞干擾之編程抑制程序方法之流程圖。第8圖繪示字元線電壓VWLn’、導通電壓Vpass、電源電壓PW’、串列選擇線電壓VSSL’及位元線電壓VBL’，第9圖繪示記憶胞串列111於時間點T1’、T1’A之通道電位曲線CT1’、CT1’A。
在步驟S110’中，於時間點T0’至時間點T1’，控制器140對記憶胞串列111執行一校驗程序(verify operation)。在校驗程序中，字元線電壓VWLn’增加至7V，導通電壓Vpass增加至7V，電源電壓PW’維持於0V，串列選擇線電壓VSSL’增加至
7V，位元線電壓VBL’增加至0.6V。請參照第9圖所示之記憶胞串列111於時間點T1’之通道電位曲線CT1’。當校驗程序剛完成時，記憶胞CLn被關閉，且由於電位下降現象(down-coupling phenomenon)DC，其通道電位降至-4V。在記憶胞CLn與記憶胞CLn+1之間，形成了通道電位差(channel potential difference)PD。
接著，在步驟S120’中，控制器140對記憶胞串列111施加一電源脈衝(power pulse)PP(繪示於第8圖)。在此步驟中，字元線電壓VWLn’維持於0V，導通電壓Vpass’維持於0V，電源電壓PW’增加至0.5V至1V，串列選擇線電壓VSSL’維持於0V。在一實施例中，電源脈衝PP被施加5~15微秒(micro seconds)且電源脈衝PP施加於整個基底上或施加於位元線BL上，使電源脈衝PP是對記憶胞串列111之全部的記憶胞進行施加。請參照第9圖所示之記憶胞串列111於時間點T1’A之通道電位曲線CT1’A。在電源脈衝PP被施加後，電位下降現象(down-coupling phenomenon)DC能夠被消除，且記憶胞CLn與記憶胞CLn+1之間的通道電位差PD也能夠被消除。
接著，在步驟S130’中，控制器140對記憶胞串列111執行一預編程程序(pre-program operation)。在預編程程序中，字元線電壓VWLn’維持在0V，導通電壓Vpass’維持在0V，電源電壓PW’維持在0V，串列選擇線電壓VSSL’增加至4V，且位元線電壓VBL’增加至4V。
在步驟S140’中，控制器140對記憶胞串列111執行編程抑制程序(program inhibit operation)。在編程抑制程序之開始時(即時間點T3)，字元線電壓VWLn增加至8V，導通電壓Vpass’增加至8V，電源電壓PW’維持於0V，串列選擇線電壓VSSL’維持於0V，且位元線電壓VBL’維持於0V。
請參照第10圖，其繪示記憶胞串列111於時間點T3’之通道電位曲線CT3’與記憶胞串列111於時間點T3之通道電位曲線CT3的比較。如第10圖所示，原本存在於記憶胞CLn與記憶胞CLn+1之間很大的通道電位差PD已經於時間點T3’消失了。
在編程抑制程序中(從時間點T3’至時間點T6’)，字元線電壓VWLn’從8V增加至24V，導通電壓Vpass’維持於8V，電源電壓PW’維持於0V，串列選擇線電壓VSSL’維持於0V，且位元線電壓VBL’維持於0V。由於電位下降現象已經被消除，故在編程抑制程序期間，通道電位曲線CT3’能夠在時間點T3’至時間點T6’之間維持穩定，而不會在記憶胞CLn+1誘發任何的熱電子干擾。
請參照第11圖，其繪示陷獲電荷圖CE(第6圖)與陷獲電荷圖CE’(未被注入瞬態電流)之比較。如陷獲電荷圖CE’所示，氮化合物所累積之陷獲電荷一直維持於低位準。因此，記憶胞CLn+1於編程抑制程序中並未受到干擾。
根據上述實施例，外加的電源脈衝PP可以消除字元線WLn啟動時所產生之熱電子干擾。在此實施例中，電源脈衝
PP的施加係執行於校驗程序及編程抑制程序之間，以消除電位下降現象(down-coupling phenomenon)DC，且減緩熱電子干擾的風險。
綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
Claims (7)
- 一種編程抑制程序(program inhibit operation)方法，包括：對一記憶胞陣列(cell array)之一記憶胞串列(cell string)執行一校驗程序(verify operation)；對該記憶胞串列施加一電源脈衝(power pulse)；以及對該記憶胞串列執行該編程抑制程序；其中，施加該電源脈衝之步驟係執行於該編程抑制程序之步驟之前，該電源脈衝係施加至該記憶胞串列之所有的記憶胞。
- 如申請專利範圍第1項所述之方法，其中在施加該電源脈衝之步驟中，該電源脈衝係為0.5~1V。
- 如申請專利範圍第1項所述之方法，其中在施加該電源脈衝之步驟中，該電源脈衝係施加5~15微秒(micro seconds)。
- 一種記憶體裝置，包括：一記憶胞陣列(cell array)；一字元線解碼器(word line decoder)，連接於該記憶胞陣列之複數條字元線；一位元線解碼器(bit line decoder)，連接於該記憶胞陣列之複數條位元線；以及一控制器，連接於該字元線解碼器及該位元線解碼器，以對該記憶胞陣列之一記憶胞串列(cell string)執行一校驗程序(verify operation)、施加一電源脈衝(power pulse)、及執行一編程抑制程序(program inhibit operation)；其中該控制器於該編程抑制程序前施加該電源脈衝，該電源脈衝係施加至該記憶胞串列之所有的記憶胞。
- 如申請專利範圍第4項所述之記憶體裝置，其中該電源脈衝係為0.5~1V，該電源脈衝係施加5~15微秒(micro seconds)。
- 一種控制器，連接於一字原線解碼器(word line decoder)及一位元線解碼器(bit line decoder)，該字元線解碼器連接於一記憶胞陣列之複數條字元線，該位元線解碼器連接於該記憶胞陣列之複數條位元線，該控制器用以對該記憶胞陣列之一記憶胞串列(cell string)執行一校驗程序(verify operation)；對該記憶胞串列施加一電源脈衝(power pulse)；以及對該記憶胞串列執行一編程抑制程序(program inhibit operation)；其中該控制器於該編程抑制程序前施加該電源脈衝，該電源脈衝係施加至該記憶胞串列之所有的記憶胞。
- 如申請專利範圍第6項所述之控制器，其中該電源脈衝係為0.5~1V，該電源脈衝係施加5~15微秒(micro seconds)。
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2018
- 2018-06-08 TW TW107119873A patent/TWI665677B/zh active
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