JP2009020994A - 不揮発性メモリ素子の動作方法 - Google Patents

Abstract

【課題】不揮発性メモリ素子の動作方法を提供する。
【解決手段】本発明は、複数のメモリセルを含む不揮発性メモリ素子において、複数のメモリセルのうち、データが記録された選択されたメモリセルに隣接するように連結された少なくとも一つのメモリセルのチャンネルを通じて、選択されたメモリセルのチャンネルにブースト電圧を誘導して記録されたデータを安定化させるステップを含むことを特徴とする不揮発性メモリ素子の動作方法を提供する。
【選択図】図２

Description

本発明は、半導体素子に係り、特に、不揮発性メモリ素子の動作方法に関する。

不揮発性メモリ素子、例えば、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）またはフラッシュメモリは、電源がオフになってもデータを保管し、さらに、データを新たにプログラムしうる。このような不揮発性メモリ素子は、半導体製品、例えば、モバイル機器の記録媒体または携帯用メモリスティックに利用される。
図１は、不揮発性メモリ素子のプログラム動作時、しきい電圧の散布を示すグラフである。
図１を参照すれば、データを記録した後、しきい電圧Ｖ_ｔｈが一定になるまで相当な時間がかかるということが分かる。データを記録した後、しきい電圧Ｖ_ｔｈは、大きく減少した後に次第に飽和される。約４０マイクロ秒（μｓ）が過ぎた時に、しきい電圧Ｖ_ｔｈは、飽和される時より約０.１Ｖ低く、約５００μｓでは、飽和される時より約０.０１Ｖ低いということが分かる。これにより、データを記録した後、データ検証までの時間によって、しきい電圧Ｖ_ｔｈが変わりうる。
ＩＳＰＰ（Ｉｎｃｒｅｍｅｎｔａｌ Ｓｔｅｐ Ｐｕｌｓｅ Ｐｒｏｇｒａｍ）方式のプログラムで、このようなしきい電圧Ｖ_ｔｈの分布は、データ検証の信頼性を落として、プログラム完了如何を誤って判読させる恐れがある。その結果、プログラム信頼性が大きく低下しうる。
不揮発性メモリ素子の動作信頼性を高めるためには、データ記録後、しきい電圧の散布を減らす必要がある。特に、不揮発性メモリ素子の速い動作のためには、記録動作後、しきい電圧を速く飽和させる必要がある。

本発明が解決しようとする技術的課題は、プログラム動作の信頼性を高め、速い動作速度を有する不揮発性メモリ素子の動作方法を提供することである。

前記課題を達成するための本発明の一態様による不揮発性メモリ素子の動作方法が提供される。不揮発性メモリ素子は、複数のメモリセルを含む。前記複数のメモリセルのうち、データが記録された選択されたメモリセルに隣接して連結された少なくとも一つのメモリセルのチャンネルを通じて、前記選択されたメモリセルのチャンネルにブースト電圧を誘導して記録されたデータを安定化させる。
前記本発明による不揮発性メモリ素子の動作方法の一例によれば、前記複数のメモリセルは、半導体基板上の共通ソースラインと複数のビットラインとの間に配される。
前記本発明による不揮発性メモリ素子の動作方法の他の例によれば、前記複数のメモリセルのうち、選択されたメモリセルにデータを記録するステップがさらに提供され、前記データを検証するステップがさらに提供される。
前記不揮発性メモリ素子の動作方法のさらに他の例によれば、前記ブースト電圧を誘導するステップは、前記選択されたメモリセルに隣接して連結された前記一つ以上のメモリセルにカップリングされた一つ以上のワードラインにパス電圧を印加することを含み、前記ブースト電圧は、前記パス電圧から容量的に誘導される。
前記課題を達成するための本発明の他の態様による不揮発性メモリ素子の動作方法が提供される。前記複数のメモリセルのうち、選択されたメモリセルにデータを記録する。前記選択されたメモリセルをターンオフさせた状態で、前記複数のビットラインまたは前記共通ソースラインから前記選択されたメモリセルのチャンネルにブースト電圧を誘導して、前記記録されたデータを安定化させる。そして、前記データを検証する。
前記課題を達成するための本発明のさらに他の態様による不揮発性メモリ素子の動作方法が提供される。前記複数のメモリセルのうち、選択されたメモリセルにデータを記録する。前記選択されたメモリセルをターンオフさせた状態で、前記複数のビットライン及び前記共通ソースラインを利用せず、前記複数のメモリセルのうち、前記選択されたメモリセルに隣接して連結された一つ以上のメモリセルから前記選択されたメモリセルのチャンネルにブースト電圧を容量的に誘導して、前記記録されたデータを安定化させる。そして、前記データを検証する。

本発明による不揮発性メモリ素子の動作方法によれば、メモリセルに記録されたデータをメモリセルのチャンネルにブースト電圧を誘導して速く安定化させうる。したがって、メモリセルのしきい電圧が一定に飽和されるため、データの検証信頼性が向上しうる。したがって、メモリセルに対するデータプログラムの信頼性が向上しうる。
また、本発明による不揮発性メモリ素子の動作方法によれば、ブースト電圧は、数ないし数百マイクロ秒（μｓ）内に速く誘導される。したがって、本発明による不揮発性メモリ素子の動作方法は、高速の動作を要する不揮発性メモリ素子の動作に適合しうる。

以下、添付した図面を参照して、本発明による好ましい実施形態を説明することによって本発明を詳細に説明する。しかし、本発明は、以下で開示される実施形態に限定されず、異なる多様な形態で具現されるものであり、但し、本実施形態は、本発明の開示を完全にし、当業者に発明の範囲を完全に知らせるために提供されるものである。図面で、構成要素は、説明の便宜のためにその大きさが誇張されることもある。
本発明の実施形態で、不揮発性メモリ素子は、電荷保存を利用してデータ記録が可能な素子、例えば、ＥＥＰＲＯＭまたはフラッシュメモリ素子を含みうる。本発明の実施形態で、不揮発性メモリ素子は、半導体基板と制御ゲート電極との間に電荷保存層が介在された積層構造を有し、ここで、電荷保存層は、フローティングゲートまたは電荷トラップ層として利用される。
本発明の実施形態で、不揮発性メモリ素子の動作条件は、例示的に提示される。また、不揮発性メモリ素子の動作条件で、０Ｖを印加することは、接地させることと同じ意味として理解される。

図２は、本発明の一実施形態による不揮発性メモリ素子の動作方法を示すフローチャートである。図３は、本発明の一実施形態による不揮発性メモリ素子の動作方法で経時的な電圧の変化を示すグラフである。
図２を参照すれば、複数のメモリセルのうち、選択されたメモリセルにプログラム電圧を印加してデータを記録しうる（Ｓ１１０）。例えば、このようなデータ記録は、図３に示したように、制御ゲート電極にプログラム電圧Ｖ_ｐｇｍをｔ１からｔ２まで印加して行える。これにより、ＦＮ（Ｆｏｕｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネリングを利用して、半導体基板から電荷保存層に電子を注入しうる。
次いで、記録されたデータを安定化させうる（Ｓ１２０）。例えば、図３に示したように、選択されたメモリセルのチャンネルにブースト電圧Ｖ_{ｃｈａｎｎｅｌ}をｔ３からｔ４まで（ただ、ｔ３≧ｔ２）印加しうる。これにより、ブースト電圧Ｖ_{ｃｈａｎｎｅｌ}によって選択されたメモリセルのしきい電圧が速く飽和される。すなわち、ブースト電圧Ｖ_{ｃｈａｎｎｅｌ}は、データ記録条件と逆の極性を有するので、記録動作によって選択されたメモリセルに誘導された変化を速く除去しうる。
例えば、ブースト電圧Ｖ_{ｃｈａｎｎｅｌ}は、制御ゲート電極と半導体基板との間のトンネリング絶縁層またはブロッキング絶縁層内のダイフォールモーメントの迅速な除去に寄与しうる。また、ブースト電圧Ｖ_{ｃｈａｎｎｅｌ}は、電荷保存層に注入された電荷を速く再分布させて安定化させうる。これにより、選択されたメモリセルのしきい電圧が速く飽和される。

次いで、安定化されたデータを検証しうる（Ｓ１３０）。例えば、図３に示したように、選択されたメモリセルの制御ゲート電極に検証電圧Ｖ_{ｖｅｒｉｆｙ}をｔ５からｔ６まで（ただ、ｔ５≧ｔ４）印加しうる。これにより、選択されたメモリセルに流れる電流を測定して、電子の注入程度を判断してデータ記録程度を検証しうる。前述した安定化ステップ（Ｓ１２０）でしきい電圧が一定に飽和されているため、データの検証信頼性が向上しうる。したがって、データプログラム動作の信頼性が向上しうる。
次いで、プログラム完了如何を判定しうる（Ｓ１４０）。プログラム完了如何は、前述したデータ検証ステップ（Ｓ１３０）の結果から分かる。次いで、プログラムが完了した場合には、プログラム動作が終了する。
プログラムが完了しない場合には、プログラム電圧を高まりうる（Ｓ１５０）。次いで、前述したステップ（Ｓ１１０〜Ｓ１４０））が反復される。このように、プログラム電圧を高めながらプログラムを進める方法は、ＩＳＰＰ（Ｉｎｃｒｅｍｅｎｔａｌ Ｓｔｅｐ Ｐｕｌｓｅ Ｐｒｏｇｒａｍ）方法と呼ばれる。
以下では、ＮＡＮＤ構造の不揮発性メモリ素子を参照して、前述した動作方法をさらに具体的に説明する。

図４は、本発明の一実施形態による不揮発性メモリ素子の動作方法でのデータ記録ステップを示す回路図である。
図４を参照すれば、ビットラインＢＬ０，ＢＬ１，ＢＬ２と共通ソースラインＣＳＬとの間にＮＡＮＤ構造のメモリセルＭＣが連結される。ワードラインＷＬ００，ＷＬ０１，ＷＬ０２，ＷＬ０３，ＷＬ０４，ＷＬ０５は、行に配され、メモリセルＭＣにカップリングされるようにメモリセルＭＣの制御ゲート電極に連結される。メモリセルＭＣの数、ビットラインＢＬＯ，ＢＬ１，ＢＬ２の数及びワードラインＷＬ００，ＷＬ０１，ＷＬ０２，ＷＬ０３，ＷＬ０４，ＷＬ０５の数は、適切に選択され、本発明の範囲を制限しない。
ストリング選択トランジスタＴＳＳは、ビットラインＢＬ０，ＢＬ１，ＢＬ２とメモリセルＭＣの一端との間、例えば、ビットラインＢＬ０，ＢＬ１，ＢＬ２とワードラインＷＬ０５との間に連結される。ストリング選択ラインＳＳＬは、行に配され、ストリング選択トランジスタＴＳＳにカップリングされる。接地選択トランジスタＴＧＳは、共通ソースラインＣＳＬとメモリセルＭＣの他端との間に、例えば、共通ソースラインＣＳＬとワードラインＷＬ００との間に連結される。接地選択ラインＧＳＬは、行に配され、接地選択トランジスタＴＧＳにカップリングされる。

点線で表示された選択されたメモリセルＭＣ１にデータを記録するために、選択されたビットラインＢＬ１に０Ｖを印加し、選択されないビットラインＢＬ０，ＢＬ２に動作電圧Ｖ_ｃｃを印加しうる。ストリング選択ラインＳＳＬには、ストリング選択トランジスタＴＳＳをターンオンさせるために動作電圧Ｖ_ｃｃを印加しうる。接地選択ラインＧＳＬ及び共通ソースラインＣＳＬには、０Ｖを印加しうる。選択されたワードラインＷＬ０２には、プログラム電圧Ｖ_ｐｇｍを印加し、残りのワードラインＷＬ０，ＷＬ１，ＷＬ０３，ＷＬ０４，ＷＬ０５には、パス電圧Ｖ_ｐａｓｓを印加しうる。
これにより、選択されたメモリセルＭＣ１のチャンネルと制御ゲート電極との間にプログラム電圧Ｖ_ｐｇｍが誘導され、チャンネルから電荷保存層への電荷のトンネリングが発生しうる。したがって、選択されたメモリセルＭＣ１にデータが記録される。パス電圧Ｖ_ｐａｓｓは、メモリセルＭＣをターンオンさせつつ、チャンネルから電荷保存層へのトンネルリングは、発生しないように選択される。したがって、パス電圧Ｖ_ｐａｓｓは、プログラム電圧Ｖ_ｐｇｍより低い。プログラム電圧Ｖ_ｐｇｍ及びパス電圧Ｖ_ｐａｓｓは、メモリセルＭＣによって適切に選択される。
一方、選択されないビットラインＢＬ０，ＢＬ２に連結されたメモリセルＭＣのチャンネルには、動作電圧Ｖ_ｃｃによってブースト電圧が誘導される。したがって、選択されたワードラインＷＬ０２にカップリングされたメモリセルＭＣのプログラムが防止される。
前述したデータ記録ステップは、例として提示され、当業者の公知の方法によって多様に変形される。

図５は、本発明の一実施形態による不揮発性メモリ素子の動作方法でデータ安定化ステップを示す回路図である。
図５を参照すれば、ストリング選択トランジスタＴＳＳをターン−オフさせるようにストリング選択ラインＳＳＬに０Ｖを印加し、接地選択トランジスタＴＧＳをターンオフさせるように接地選択ラインＧＳＬに０Ｖを印加しうる。これにより、メモリセルＭＣは、ビットラインＢＬ０，ＢＬ１，ＢＬ２及び共通ソースラインＣＳＬでフローティングされる。
選択されたメモリセルＭＣ１をターンオフさせるように選択されたワードラインＷＬ０２には、０Ｖを印加しうる。選択されたワードラインＷＬ０２に隣接し、両側に配された二対のワードラインＷＬ００，ＷＬ０１，ＷＬ０３，ＷＬ０４には、パス電圧Ｖ_ｐａｓｓが印加される。これにより、パス電圧Ｖ_ｐａｓｓと容量的に結合されたメモリセルＭＣのチャンネルの電圧が上昇し、このメモリセルＭＣの間に配された選択されたメモリセルＭＣ１のチャンネルにブースト電圧が誘導される。図２で説明したように、ブースト電圧は、選択されたメモリセルＭＣ１のしきい電圧を速く飽和させ、データを速く安定化させうる。

図６は、本発明の一実施形態による不揮発性メモリ素子のデータ安定化ステップに対するシミュレーションによる斜視図である。図７は、図６の不揮発性メモリ素子のチャンネル位置によるチャンネル電圧を示すグラフである。
図６を参照すれば、ストリング選択ラインＳＳＬ及び接地選択ラインＧＳＬに０Ｖを印加した。選択されたワードラインＷＬ２には、０Ｖを印加し、選択されないワードラインＷＬ０，ＷＬ１，ＷＬ３，ＷＬ４には、パス電圧として８Ｖを印加した。メモリセルがその上に形成される半導体基板は、接地した（Ｖ_ｓｕｂ＝０Ｖ）。
図７を参照すれば、選択されないワードラインＷＬ０，ＷＬ１，ＷＬ３，ＷＬ４にカップリングされたメモリセルのチャンネルには、約３.５Ｖの電圧が容量的に誘導されたということが分かる。また、選択されたワードラインＷＬ２にカップリングされたメモリセルのチャンネルには、約１.８ないし約２.２Ｖ範囲のブースト電圧が誘導されたということが分かる。このようなブースト電圧の誘導は、ローカルセルフブースト（Ｌｏｃａｌ Ｓｅｌｆ Ｂｏｏｓｔ：ＬＳＢ）と呼ばれることもある。
このようなブースト電圧の誘導は、チャンネルの間で生じるため、半導体基板を通じてブースト電圧を供給される場合に比べて、非常に速い時間内に生じうる。例えば、ブースト電圧は、数ないし数百マイクロ秒（μｓ）内に速く誘導される。したがって、このようなブースト電圧の誘導は、高速の動作を要する不揮発性メモリ素子の動作に適合しうる。

図８ないし図１３は、本発明の一実施形態による不揮発性メモリ素子のデータ安定化ステップの変形された例を示す回路図である。
図８を参照すれば、選択されたワードラインＷＬ０２に直ぐ隣接して両側に配された一対のワードラインＷＬ０１，ＷＬ０３にのみパス電圧Ｖ_ｐａｓｓを印加することもできる。これにより、パス電圧Ｖ_ｐａｓｓと容量的に結合されたメモリセルＭＣのチャンネルの電圧が上昇し、このメモリセルＭＣの間に配された選択されたメモリセルＭＣ１のチャンネルにブースト電圧が誘導される。
パス電圧Ｖ_ｐａｓｓは、一対のワードラインＷＬ０１，ＷＬ０３を含み、他のワードラインＷＬ００，ＷＬ０４，ＷＬ０５にもさらに印加されることもある。例えば、パス電圧Ｖ_ｐａｓｓは、選択されないワードラインＷＬ００，ＷＬ０１，ＷＬ０３，ＷＬ０４，ＷＬ０５のうち、選択されたワードラインＷＬ０２の両側に隣接した少なくとも一対以上に提供される。

図９を参照すれば、共通ソースラインＣＳＬに動作電圧Ｖ_ｃｃ（第２電圧とも呼ぶ）を印加しうる。ストリング選択トランジスタＴＳＳをターンオフさせるようにストリング選択ラインＳＳＬに０Ｖを印加し、接地選択トランジスタＴＧＳをターンオンさせるように接地選択ラインＧＳＬに動作電圧Ｖ_ｃｃを印加しうる。これにより、動作電圧Ｖ_ｃｃは、接地選択トランジスタＴＧＳを経てメモリセルＭＣに伝達される。
選択されたメモリセルＭＣ１をターンオフさせるように選択されたワードラインＷＬ０２には、０Ｖを印加しうる。選択されないワードラインＷＬ００，ＷＬ０１，ＷＬ０３，ＷＬ０４，ＷＬ０５には、パス電圧Ｖ_ｐａｓｓが印加される。これにより、ワードラインＷＬ００，ＷＬ０１にカップリングされたメモリセルＭＣのチャンネルの電圧が瞬間的に上昇され、このメモリセルＭＣと隣接した選択されたメモリセルＭＣ１のチャンネルにブースト電圧が誘導される。図２で説明したように、ブースト電圧は、選択されたメモリセルＭＣ１のしきい電圧を速く飽和させて、データを速く安定化させうる。
本実施形態で、ブースト電圧は、共通ソースラインＣＳＬに印加された動作電圧Ｖ_ｃｃから誘導されるという点で、図５のローカルセルフブーストとは区別される。一方、本実施形態の他の変形された例で、選択されたワードラインＷＬ０２上にあるワードラインＷＬ０３，ＷＬ０４，ＷＬ０５には、パス電圧Ｖ_ｐａｓｓが印加されないこともある。それは、ビットラインＢＬ０，ＢＬ１，ＢＬ２からブースト電圧が提供されないためである。

図１０を参照すれば、ビットラインＢＬ０，ＢＬ１，ＢＬ２に動作電圧Ｖ_ｃｃ（第１電圧とも呼ぶ）を印加しうる。ストリング選択トランジスタＴＳＳをターンオンさせるようにストリング選択ラインＳＳＬに動作電圧Ｖ_ｃｃを印加し、接地選択トランジスタＴＧＳをターンオフさせるように接地選択ラインＧＳＬに０Ｖを印加しうる。これにより、動作電圧Ｖ_ｃｃは、ストリング選択トランジスタＴＳＳを経てメモリセルＭＣに伝達される。
選択されたメモリセルＭＣ１をターンオフさせるように選択されたワードラインＷＬ０２には、０Ｖを印加しうる。選択されないワードラインＷＬ００，ＷＬ０１，ＷＬ０３，ＷＬ０４，ＷＬ０５には、パス電圧Ｖ_ｐａｓｓが印加される。これにより、ワードラインＷＬ０３，ＷＬ０４，ＷＬ０５にカップリングされたメモリセルＭＣのチャンネルの電圧が瞬間的に上昇され、このメモリセルＭＣと隣接した選択されたメモリセルＭＣ１のチャンネルにブースト電圧が誘導される。図２で説明したように、ブースト電圧は、選択されたメモリセルＭＣ１のしきい電圧を速く飽和させ、データを速く安定化させうる。
本実施形態は、ブースト電圧がビットラインＢＬ０，ＢＬ１，ＢＬ２に印加された動作電圧Ｖ_ｃｃから誘導されるという点で、図９の実施形態と区別される。本実施形態の他の変形された例で、選択されたワードラインＷＬ０２の下にあるワードラインＷＬ００，ＷＬ０１には、パス電圧Ｖ_ｐａｓｓが印加されないこともある。それは、共通ソースラインＣＳＬからブースト電圧が提供されないためである。

図１１を参照すれば、ビットラインＢＬ０，ＢＬ１，ＢＬ２に第１電圧Ｖ_ｂｌを印加しうる。ストリング選択トランジスタＴＳＳをターンオンさせるようにストリング選択ラインＳＳＬに第３電圧Ｖ_ｓｓｌを印加し、接地選択トランジスタＴＧＳをターンオフさせるように接地選択ラインＧＳＬに０Ｖを印加しうる。第３電圧Ｖ_ｓｓｌは、第１電圧Ｖ_ｂｌより大きいかまたは同じである。これにより、第１電圧Ｖ_ｂｌは、ストリング選択トランジスタＴＳＳを経てメモリセルＭＣに伝達される。
選択されたメモリセルＭＣ１をターンオフさせるように選択されたワードラインＷＬ０２には、０Ｖを印加しうる。ストリング選択ラインＳＳＬと選択されたワードラインＷＬ０２との間の選択されないワードラインＷＬ０３，ＷＬ０４，ＷＬ０５には、パス電圧Ｖ_ｐａｓｓが印加される。選択されたワードラインＷＬ０２の下の他の選択されないワードラインＷＬ００，ＷＬ０１には、０Ｖが印加される。これにより、ワードラインＷＬ０３，ＷＬ０４，ＷＬ０５にカップリングされたメモリセルＭＣのチャンネルの電圧が上昇し、このメモリセルＭＣと隣接した選択されたメモリセルＭＣ１のチャンネルにブースト電圧が誘導される。図２で説明したように、ブースト電圧は、選択されたメモリセルＭＣ１のしきい電圧を速く飽和させ、データを速く安定化させうる。
本実施形態は、ブースト電圧がビットラインＢＬ０，ＢＬ１，ＢＬ２から誘導されるという点で、図９の実施形態と類似している。但し、本実施形態は、第１電圧Ｖ_ｂｌと第３電圧Ｖ_ｓｓｌとを異ならせるという点で、図９の実施形態と異なりうる。

図１２を参照すれば、共通ソースラインＣＳＬに第２電圧Ｖ_ｃｓｌを印加しうる。ストリング選択トランジスタＴＳＳをターンオフさせるようにストリング選択ラインＳＳＬにＯＶを印加し、接地選択トランジスタＴＧＳをターンオンさせるように接地選択ラインＧＳＬに第４電圧Ｖ_ｇｓｌを印加しうる。第４電圧Ｖ_ｇｓｌは、第２電圧Ｖ_ｃｓｌより大きいかまたは同じである。これにより、第２電圧Ｖ_ｃｓｌは、接地選択トランジスタＴＧＳを経てメモリセルＭＣに伝達される。
選択されたメモリセルＭＣ１をターンオフさせるように選択されたワードラインＷＬ０２には、０Ｖを印加しうる。接地選択ラインＧＳＬと選択されたワードラインＷＬ０２との間の選択されないワードラインＷＬ００，ＷＬ０１には、パス電圧Ｖ_ｐａｓｓが印加される。選択されたワードラインＷＬ０２の上の他の選択されないワードラインＷＬ０３，ＷＬ０４，ＷＬ０５には、０Ｖが印加される。これにより、ワードラインＷＬ００，ＷＬ０１にカップリングされたメモリセルＭＣのチャンネルの電圧が上昇され、このメモリセルＭＣと隣接した選択されたメモリセルＭＣ１のチャンネルにブースト電圧が誘導される。図２で説明したように、ブースト電圧は、選択されたメモリセルＭＣ１のしきい電圧を速く飽和させ、データを速く安定化させうる。
本実施形態は、ブースト電圧が共通ソースラインＣＳＬから誘導されるという点で、図１０の実施形態と類似している。但し、本実施形態は、第２電圧Ｖｃｓｌと第４電圧Ｖ_ｇｓｌとを異ならせるという点で、図１０の実施形態と異なりうる。

図１３を参照すれば、ビットラインＢＬ０，ＢＬ１，ＢＬ２に第１電圧Ｖ_ｂｌを印加し、共通ソースラインＣＳＬに第２電圧Ｖ_ｃｓｌを印加しうる。ストリング選択トランジスタＴＳＳをターンオンさせるようにストリング選択ラインＳＳＬに第３電圧Ｖ_ｓｓｌを印加し、接地選択トランジスタＴＧＳをターンオンさせるように接地選択ラインＧＳＬに第４電圧Ｖ_ｇｓｌを印加しうる。これにより、第１電圧Ｖ_ｂｌは、ストリング選択トランジスタＴＳＳを経てメモリセルＭＣに伝達され、第２電圧Ｖ_ｃｓｌは、接地選択トランジスタＴＧＳを経てメモリセルＭＣに伝達される。
選択されたメモリセルＭＣ１をターンオフさせるように選択されたワードラインＷＬ０２には、０Ｖを印加しうる。選択されないワードラインＷＬ００，ＷＬ０１，ＷＬ０３，ＷＬ０４，ＷＬ０５には、パス電圧Ｖ_ｐａｓｓが印加される。これにより、ワードラインＷＬ００，ＷＬ０１，ＷＬ０３，ＷＬ０４，ＷＬ０５にカップリングされたメモリセルＭＣのチャンネルの電圧が上昇し、このメモリセルＭＣと隣接した選択されたメモリセルＭＣ１のチャンネルにブースト電圧が誘導される。図２で説明したように、ブースト電圧は、選択されたメモリセルＭＣ１のしきい電圧を速く飽和させ、データを速く安定化させうる。

図１４は、図４ないし図１３の不揮発性メモリ素子の変形された例を示す回路図である。
図１４を参照すれば、第１ダミーラインＤＬ１が接地選択ラインＧＳＬとワードラインＷＬ００との間に介在され、第２ダミーラインＤＬ２がストリング選択ラインＳＳＬとワードラインＷＬ０５との間に介在される。第１及び第２ダミーラインＤＬ１，ＤＬ２は、ダミートランジスタＴＤにカップリングされる。ダミートランジスタＴＤは、メモリセルＭＣと同一かまたは類似した構造を有しうるが、データ記録には利用されない。
例えば、ダミートランジスタＴＤは、ワードラインＷＬ００，ＷＬ０３とカップリングされたエッジにあるメモリセルＭＣを選択してデータ安定化を行う時に利用される。第１及び／または第２ダミーラインＤＬ１，ＤＬ２にパス電圧Ｖ_ｐａｓｓを提供することによって、エッジにあるメモリセルＭＣにブースト電圧を効果的に提供しうる。図１２の不揮発性メモリ素子の動作は、前述した図５ないし図１３の不揮発性メモリ素子の動作を参照しうる。

発明の特定の実施形態についての以上の説明は、例示及び説明を目的として提供された。本発明は、前記実施形態に限定されず、本発明の技術的思想内で当業者によって前記実施形態を組み合わせて実施するなど、色々な多くの修正及び変更が可能であるということは明らかである。

本発明は、メモリ関連の技術分野に適用可能である。

不揮発性メモリ素子のプログラム動作時、しきい電圧の散布を示すグラフである。 本発明の一実施形態による不揮発性メモリ素子の動作方法を示すフローチャートである。 本発明の一実施形態による不揮発性メモリ素子の動作方法で経時的な電圧の変化を示すグラフである。 本発明の一実施形態による不揮発性メモリ素子の動作方法でデータ記録ステップを示す回路図である。 本発明の一実施形態による不揮発性メモリ素子の動作方法でデータ安定化ステップを示す回路図である。 本発明の一実施形態による不揮発性メモリ素子のデータ安定化ステップに対するシミュレーションによる斜視図である。 図６の不揮発性メモリ素子のチャンネル位置によるチャンネル電圧を示すグラフである。 本発明の一実施形態による不揮発性メモリ素子のデータ安定化ステップの変形された例を示す回路図である。 本発明の一実施形態による不揮発性メモリ素子のデータ安定化ステップの変形された例を示す回路図である。 本発明の一実施形態による不揮発性メモリ素子のデータ安定化ステップの変形された例を示す回路図である。 本発明の一実施形態による不揮発性メモリ素子のデータ安定化ステップの変形された例を示す回路図である。 本発明の一実施形態による不揮発性メモリ素子のデータ安定化ステップの変形された例を示す回路図である。 本発明の一実施形態による不揮発性メモリ素子のデータ安定化ステップの変形された例を示す回路図である。 図４、図５及び図８ないし図１３の不揮発性メモリ素子の変形された例を示す回路図である。

Claims (28)

1. 複数のメモリセルを含む不揮発性メモリ素子において、
   前記複数のメモリセルのうち、データが記録された選択されたメモリセルに隣接するように連結された少なくとも一つのメモリセルのチャンネルを通じて、前記選択されたメモリセルのチャンネルにブースト電圧を誘導して記録されたデータを安定化させるステップを含むことを特徴とする不揮発性メモリ素子の動作方法。
2. 前記記録されたデータを安定化させるステップは、前記選択されたメモリセルに保存された電荷を再分布させることを特徴とする請求項１に記載の不揮発性メモリ素子の動作方法。
3. 前記記録されたデータを安定化させるステップで、前記選択されたメモリセルをターンオフさせることを特徴とする請求項１に記載の不揮発性メモリ素子の動作方法。
4. 前記選択されたメモリセルをターンオフさせることは、前記選択されたメモリセルにカップリングされたワードラインに０Ｖを印加して行うことを特徴とする請求項３に記載の不揮発性メモリ素子の動作方法。
5. 前記記録されたデータを安定化させるステップは、数ないし数百マイクロ秒（μｓ）内に行われることを特徴とする請求項１に記載の不揮発性メモリ素子の動作方法。
6. 前記複数のメモリセルは、半導体基板上の複数のビットラインと共通ソースラインとの間に配され、
   前記記録されたデータを安定化させるステップで、前記半導体基板を接地させることを特徴とする請求項１に記載の不揮発性メモリ素子の動作方法。
7. 前記ブースト電圧を誘導するステップは、前記選択されたメモリセルに隣接して連結された前記一つ以上のメモリセルにカップリングされた一つ以上のワードラインにパス電圧を印加することを含み、
   前記ブースト電圧は、前記パス電圧から容量的に誘導されることを特徴とする請求項１に記載の不揮発性メモリ素子の動作方法。
8. 前記複数のメモリセルは、半導体基板上の複数のビットラインと共通ソースラインとの間に配され、
   前記ブースト電圧を誘導するステップは、前記複数のビットラインと前記複数のメモリセルの一端との間に連結されたストリング選択トランジスタ、及び前記共通ソースラインと前記複数のメモリセルの他端との間に連結された接地選択トランジスタをターンオフさせることをさらに含むことを特徴とする請求項７に記載の不揮発性メモリ素子の動作方法。
9. 前記ストリング選択トランジスタ及び接地選択トランジスタをターンオフさせることは、前記ストリング選択トランジスタにカップリングされたストリング選択ライン及び前記接地選択トランジスタにカップリングされた接地選択ラインに０Ｖを印加することを特徴とする請求項８に記載の不揮発性メモリ素子の動作方法。
10. 前記少なくとも一つのメモリセルは、前記選択されたメモリセルの両側に連結された一対以上のメモリセルを含み、
    前記一つ以上のワードラインは、前記一対以上のメモリセルにカップリングされた一対以上のワードラインを含むことを特徴とする請求項１に記載の不揮発性メモリ素子の動作方法。
11. 前記複数のメモリセルは、半導体基板上の複数のビットラインと共通ソースラインとの間に配され、
    前記ブースト電圧を誘導するステップは、前記複数のビットラインに第１電圧を印加し、前記複数のメモリセルのうち、前記選択されたメモリセルと前記複数のビットラインとの間に配されたメモリセルをターンオンさせることを特徴とする請求項１に記載の不揮発性メモリ素子の動作方法。
12. 前記メモリセルをターンオンさせることは、前記メモリセルにカップリングされたワードラインにパス電圧を印加することを特徴とする請求項１１に記載の不揮発性メモリ素子の動作方法。
13. 前記ブースト電圧を誘導するステップは、前記複数のビットラインのそれぞれと前記複数のメモリセルの一端との間のストリング選択トランジスタをさらにターンオンさせることを含むことを特徴とする請求項１１に記載の不揮発性メモリ素子の動作方法。
14. 前記ストリング選択トランジスタをターンオンさせることは、前記ストリング選択トランジスタにカップリングされたストリング選択ラインに前記第１電圧より大きいかまたは同じ電圧を印加することを特徴とする請求項１３に記載の不揮発性メモリ素子の動作方法。
15. 前記複数のメモリセルは、半導体基板上の複数のビットラインと共通ソースラインとの間に配され、
    前記ブースト電圧を誘導するステップは、前記共通ソースラインに第２電圧を印加し、前記複数のメモリセルのうち、前記選択されたメモリセルと前記共通ソースラインとの間に配されたメモリセルをターンオンさせることを特徴とする請求項１に記載の不揮発性メモリ素子の動作方法。
16. 前記メモリセルをターンオンさせることは、前記メモリセルにカップリングされたワードラインにパス電圧を印加することを特徴とする請求項１５に記載の不揮発性メモリ素子の動作方法。
17. 前記ブースト電圧を誘導するステップで、前記共通ソースラインと前記複数のメモリセルの他端との間の接地選択トランジスタをターンオンさせることを特徴とする請求項１５に記載の不揮発性メモリ素子の動作方法。
18. 前記接地選択トランジスタをターンオンさせることは、前記接地選択トランジスタにカップリングされた接地選択ラインに前記第２電圧より大きいかまたは同じ電圧を印加することを特徴とする請求項１７に記載の不揮発性メモリ素子の動作方法。
19. 前記複数のメモリセルは、半導体基板上の複数のビットラインと共通ソースラインとの間に配され、
    前記ブースト電圧を誘導するステップは、前記複数のビットラインに第１電圧を印加し、前記共通ソースラインに第２電圧を印加し、前記複数のメモリセルのうち、前記選択メモリセルを除外した残りのメモリセルをターンオンさせることを特徴とする請求項１に記載の不揮発性メモリ素子の動作方法。
20. 前記ブースト電圧を誘導するステップで、前記複数のビットラインと前記複数のメモリセルの一端との間のストリング選択トランジスタをさらにターンオンさせ、前記共通ソースラインと前記複数のメモリセルの他端との間の接地選択トランジスタをさらにターンオンさせることを特徴とする請求項１９に記載の不揮発性メモリ素子の動作方法。
21. 前記ストリング選択トランジスタをターンオンさせることは、前記ストリング選択トランジスタにカップリングされたストリング選択ラインに前記第１電圧より大きいかまたは同じ電圧を印加することを特徴とする請求項２０に記載の不揮発性メモリ素子の動作方法。
22. 前記接地選択トランジスタをターンオンさせることは、前記接地選択トランジスタにカップリングされた接地選択ラインに前記第２電圧より大きいかまたは同じ電圧を印加することを特徴とする請求項２１に記載の不揮発性メモリ素子の動作方法。
23. 前記複数のメモリセルは、半導体基板上の複数のビットラインと共通ソースラインとの間に配され、
    前記不揮発性メモリ素子は、前記共通ソースラインと前記複数のメモリセルとの間または前記複数のビットラインと前記複数のメモリセルとの間に連結されたダミー選択トランジスタをさらに備え、
    前記データ安定化ステップで、前記ダミートランジスタをターンオンさせることを特徴とする請求項１に記載の不揮発性メモリ素子の動作方法。
24. 前記データを安定化させるステップは、前記選択されたメモリセルのチャンネルに前記ブースト電圧を誘導する前に、前記選択されたメモリセルをターンオフさせるステップをさらに含み、
    前記ブースト電圧は、容量的に誘導されることを特徴とする請求項２１に記載の不揮発性メモリ素子の動作方法。
25. 前記記録されて安定化されたデータを検証するステップをさらに含むことを特徴とする請求項１に記載の不揮発性メモリ素子の動作方法。
26. 前記選択されたメモリセルにデータを記録するステップをさらに含むことを特徴とする請求項１に記載の不揮発性メモリ素子の動作方法。
27. 半導体基板上の共通ソースラインと複数のビットラインとの間にＮＡＮＤ構造に配された複数のメモリセルを含む不揮発性メモリ素子において、
    前記複数のメモリセルのうち選択されたメモリセルにデータを記録するステップと、
    前記選択されたメモリセルをターンオフさせた状態で、前記複数のビットラインまたは前記共通ソースラインから前記選択されたメモリセルのチャンネルにブースト電圧を誘導して前記記録されたデータを安定化させるステップと、
    前記データを検証するステップと、を含むことを特徴とする不揮発性メモリ素子の動作方法。
28. 半導体基板上の共通ソースラインと複数のビットラインとの間にＮＡＮＤ構造に配された複数のメモリセルを含む不揮発性メモリ素子において、
    前記複数のメモリセルのうち、選択されたメモリセルにデータを記録するステップと、
    前記選択されたメモリセルをターンオフさせた状態で、前記複数のビットライン及び前記共通ソースラインを利用せず、前記複数のメモリセルのうち、前記選択されたメモリセルに隣接して連結された一つ以上のメモリセルから前記選択されたメモリセルのチャンネルにブースト電圧を容量的に誘導して前記記録されたデータを安定化させるステップと、
    前記データを検証するステップと、を含むことを特徴とする不揮発性メモリ素子の動作方法。