CN101345084A - 操作非易失性存储装置的方法 - Google Patents

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Abstract

本发明提供了操作非易失性存储装置的方法。在操作包括多个存储单元的非易失性存储装置的方法中，通过在记录有记录的数据的存储单元的沟道上感应升压电压来使记录的数据稳定。从多个存储单元中选择该存储单元，并且通过连接到选择的存储单元的至少一个存储单元的沟道电压来感应选择的存储单元的沟道上的升压电压。

Description

操作非易失性存储装置的方法
技术领域
本发明涉及一种操作非易失性存储器的方法。
背景技术
即使在没有电源的情况下，诸如电可擦除可编程只读存储器(EEPROM)或闪存的传统的非易失性存储装置也可保存存储在其中的数据，这种传统的非易失性存储装置可用作移动装置、便携式存储棒等的存储介质。
图1是显示在传统的非易失性存储装置的编程操作期间阈值电压Vth随时间变化的曲线图。参照图1，在记录数据之后，传统的非易失性存储装置会需要相当长的时间来使阈值电压Vth变得均匀(uniform)。在一个示例中，在记录数据之后，阈值电压Vth会减小并随后逐渐饱和。在一个示例中，在记录数据之后，阈值电压Vth可在约40μs之后为低于饱和电压(例如，图1中为约0V)约0.1V，并在约500μs之后为低于饱和电压约0.01V。因此，在从记录数据到验证数据的时间段内，阈值电压Vth可变化。
在增量式阶跃脉冲编程(ISPP)中，图1中的阈值电压变化会使数据验证的可靠性劣化，这会增加不正确的确定数据编程是否完成的可能性。这种不正确的确定会减小数据编程操作的可靠性。
发明内容
示例性实施例提供了操作非易失性存储装置的方法，以增加非易失性存储装置的操作速度和/或改善编程操作的可靠性。
至少一个示例性实施例提供了一种操作非易失性存储装置的方法。所述非易失性存储装置可包括多个布置在半导体基底上的共源极线和多条位线之间的NAND型存储单元。可将数据记录在从所述多个存储单元中选择的一个存储单元中。可通过布置在相对地紧密接近于和/或连接到在所述多个存储单元中选择的存储单元的至少一个存储单元的沟道，在选择的存储单元的沟道上感应升压电压来使记录的数据稳定。随后可验证数据。
至少根据一些示例性实施例，可通过将导通电压施加到结合到至少一个存储单元的至少一条字线来感应升压电压，所述至少一个存储单元布置为相对地紧密接近于和/或连接到选择的存储单元。可从导通电压电容性地感应升压电压。
至少根据一些示例性实施例，可通过将第一电压施加到所述多条位线并导通所述多个存储单元中布置在选择的存储单元和所述多条位线之间的存储单元来感应升压电压。可将第二电压施加到共源极线，并导通所述多个存储单元中布置在选择的存储单元和共源极线之间的存储单元。
至少一个其他示例性实施例提供了一种操作包括多个布置在半导体基底上的共源极线和多条位线之间的存储单元的NAND型非易失性存储装置的方法。至少在该示例性实施例中，可将数据记录在从所述多个存储单元中选择的一个存储单元中。可使选择的存储单元截止，并且可从所述多条位线或共源极线在选择的存储单元上感应升压电压，来使记录的数据稳定。可验证所述数据。
至少一个其他示例性实施例提供了一种操作包括多个布置在半导体基底上的共源极线和多条位线之间的存储单元的NAND型非易失性存储装置的方法。至少根据该示例性实施例，可将数据记录在从所述多个存储单元中选择的一个存储单元中。可使选择的存储单元截止，并且从布置在紧密接近于和/或连接到选择的存储单元的至少一个存储单元在选择的存储单元上电容感应升压电压，来使编程的数据稳定。可验证所述数据。
附图说明
通过参照附图对本发明示例性实施例进行的详细描述，本发明将变得清楚，其中：
图1是显示传统的非易失性存储装置的编程操作中阈值电压变化的曲线图；
图2是示出根据示例性实施例的操作非易失性存储装置的方法的流程图；
图3是显示根据示例性实施例的操作非易失性存储装置的方法中电压随时间变化的曲线图；
图4是示出根据示例性实施例的用于解释数据记录方法的非易失性存储装置的电路图；
图5是示出根据示例性实施例的用于解释数据稳定方法的非易失性存储装置的电路图；
图6是根据示例性实施例的数据稳定方法的仿真期间非易失性存储装置的剖视图；
图7是显示图6所示的非易失性存储装置的沟道位置和沟道电压之间的关系的曲线图；
图8至图13是根据示例性实施例的用于解释数据稳定方法的非易失性存储装置的电路图；和
图14是根据另一示例性实施例的用于解释操作非易失性存储装置的方法的非易失性存储装置的电路图。
具体实施方式
现在将参照附图更全面地描述本发明的各种示例性实施例，在附图中显示了一些本发明的示例性实施例。在附图中，为了清晰，夸大了层和区域的厚度。
这里公开了本发明详细的说明性的实施例。然而，这里公开的特定结构和功能细节仅仅表示描述本发明示例性实施例的目的。然而，本发明可以以许多替换形式来实现，并不应该被解释为仅限于这里阐述的实施例。
因此，尽管本发明的示例性实施例能够有各种修改和替换形式，但是作为实例，在附图中显示了本发明的实施例并且在这里将进行详细描述。然而，应该理解，并不意图将本发明的示例性实施例限制于公开的特定形式，而是相反地，本发明的示例性实施例覆盖落入本发明范围之内的所有修改物、等同物和替换物。贯穿附图的描述，相同的标号表示相同的元件。
应该理解，尽管在这里可使用术语第一、第二等来描述不同的元件，但是这些元件不应该受这些术语的限制。这些术语仅是用来将一个元件与另一个元件相区分。例如，在不脱离本发明示例性实施例的范围的情况下，第一元件可被称为第二元件，并且相似地，第二元件也可被称为第一元件。如在这里使用的，术语“和/或”包括一个或多个相关所列项的任意组合和所有组合。
应该理解，当元件被称为“连接到”或“结合到”另一元件时，该元件可以直接连接或结合到另一元件，或者可以存在中间元件。相反，当元件被称为“直接连接到”或“直接结合到”另一元件时，不存在中间元件。应该以相同的方式来解释用于描述元件之间的关系的其他词语(例如，“在...之间”与“直接在...之间”相对，“相邻”与“直接相邻”相对等)。
这里使用的术语仅为了描述特定实施例的目的，而不意图限制本发明的示例性实施例。如这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。还应理解，当在这里使用术语“包含”和/或“包括”时，说明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其它特征、整体、步骤、操作、元件、组件和/或它们的组。
还应该注意，在一些替换实现中，提到的功能/动作可能不按图中表示的次序发生。例如，根据涉及的功能/动作，连续显示的两幅图可能基本上同时执行，或者可能有时以相反的次序执行。
在至少一些示例性实施例中，非易失性存储装置可包括能够使用电荷存储器(例如，EEPROM、闪存等)记录数据的装置。如这里所述，非易失性存储装置可包括插入半导体基底和控制栅电极之间的电荷存储层。电荷存储层可用作浮置栅极、电荷捕获层等。
在至少一些示例性实施例中，描述非易失性存储装置的示例性操作条件。应该理解，将非易失性存储装置接地表示将约0V电压施加到该非易失性存储装置。
图2是示出根据示例性实施例的操作非易失性存储装置的方法的流程图。图3是显示根据示例性实施例的操作非易失性存储装置的方法中电压随时间变化的曲线图。
参照图2，在S110，可从存储装置的多个存储单元中选择一个存储单元，并可通过将编程电压施加到选择的存储单元来将数据记录在选择的存储单元中。参照图3，例如，可通过在t1至t2的时间内将编程电压Vpgm施加到控制栅电极来记录数据。施加的编程电压可使用福勒-诺德汉(Fowler-Nordheim(FN))隧穿将电子从半导体基底注入到电荷存储层中。
在S120，可使记录的数据稳定。例如，再次参照图3，可在t3至t4(其中，t3≥t2)的时间内将升压电压Vchannel施加到选择的存储单元。施加的升压电压Vchannel可使选择的存储单元的阈值电压更快地饱和。升压电压Vchannel的极性可与根据数据记录条件设置的电压的极性相反，因此，根据升压电压Vchannel可更快地去除包括在选择的存储单元中的变化。
升压电压Vchannel可有助于抑制和/或消除形成在控制栅电极和半导体基底之间的隧穿绝缘层或阻挡绝缘层中的偶极矩。此外，升压电压Vchannel可更快速地使注入到电荷存储层的电荷重新分布和稳定。因此，选择的存储单元的阈值电压可更快地饱和。
仍旧参照图2，在S130，验证稳定的数据。如图3所示，当验证稳定的数据时，可在t5至t6(其中，t5≥t4)的时间内将验证电压Vverify施加到选择的存储单元的控制栅电极。可测量流过选择的存储单元的电流，并且可确定电子被注入的程度，以验证数据被记录的程度。因为在S120的稳定操作中，选择的存储单元的阈值电压可更均匀地饱和，所以可改善数据验证的可靠性，并且可提高数据编程操作的可靠性。
在S140，可基于在S130的数据验证操作的结果确定编程操作是否完成。当编程操作完成时，可终止编程操作。
仍旧参照S140，如果编程操作没有完成，则在S150增大编程电压，并且所述方法返回到S110。随后，可重复上述操作S110、S120、S130和S140。这里，增大编程电压的同时对数据进行编程的方法可参考ISPP。
将参照NAND型非易失性存储装置更详细地描述上述示例性实施例。然而，应该理解，这里描述的方法可应用于其他非易失性存储装置。
图4是根据示例性实施例的用于解释数据记录方法的NAND型非易失性存储装置的电路图。参照图4，NAND型存储单元MC可连接在位线BL0、BL1和BL2与共源极线CSL之间。字线WL00、WL01、WL02、WL03、WL04和WL05可按行布置，并且结合到存储单元MC。例如，字线WL00、WL01、WL02、WL03、WL04和WL05可连接到存储单元MC的控制栅电极。存储单元的数量、位线的数量和字线的数量可适当地选择，并不限于本发明中的范围。
串选择晶体管TSS可连接在位线BL0、BL1和BL2与给定存储单元的第一端之间，例如，在位线BL0、BL1和BL2与字线WL05之间。串选择线SSL可与字线WL00、WL01、WL02、WL03、WL04和WL05平行地布置，并且结合到串选择晶体管TSS。在每条位线中，地选择晶体管TGS可连接在共源极线CSL和给定存储单元MC的第二端之间，例如，在共源极线CSL和字线WL00中的存储单元MC之间。地选择线GSL可与字线WL00、WL01、WL02、WL03、WL04和WL05平行地布置，并且结合到地选择晶体管TGS。
为了将数据记录在选择的存储单元MC1中，可将约0V施加到结合到选择的存储单元MC1的选择的位线BL1，并且可将操作电压VCC施加到未选择的位线BL0和BL2。可将操作电压VCC施加到串选择线SSL，以导通串选择晶体管TSS，并且可将约0V施加到地选择线GSL和共源极线CSL。可将编程电压Vpgm施加到结合到选择的存储单元MC1的选择的字线WL02。可将导通电压(pass voltage)Vpass施加到其他的字线WL00、WL01、WL03、WL04和WL05。
编程电压Vpgm可被感应在选择的存储单元MC1的沟道和控制栅电极之间，并且可发生从沟道到电荷存储层的电荷隧穿。因此，可将数据记录在选择的存储单元MC1中。可选择导通电压Vpass，使得虽然导通未选择的存储单元MC，但从该存储单元MC的沟道到电荷存储层的电荷隧穿可不发生。因此，导通电压Vpass可低于编程电压Vpgm。可根据存储单元MC来适当地选择编程电压Vpgm和导通电压Vpass。
可根据操作电压VCC将升压电压感应到连接到未选择的位线BL0和BL2的存储单元MC的沟道。因此，除了选择的存储单元MC1之外，可抑制和/或防止结合到选择的字线WL02的存储单元MC的编程。
上述数据编程操作是一个实例，并且可根据本领域普通技术人员公知的方法以各种方式来修改上述数据编程操作。
图5是示出根据示例性实施例的用于解释数据稳定方法的非易失性存储装置的电路图。
参照图5，可将约0V施加到串选择线SSL以使串选择晶体管TSS截止，并可将约0V施加到地选择线GSL以使地选择晶体管TGS截止。因此，存储单元MC可从位线BL0、BL1、BL2和共源极线CSL浮置。
通过将约0V施加到选择的字线WL02，可使选择的存储单元MC1截止。可将导通电压Vpass施加到布置在选择的字线WL02的每侧的字线WL00、WL01、WL03和WL04。因此，结合到与导通电压Vpass电容性耦合的字线WL00、WL01、WL03和WL04的存储单元MC的沟道电压可增大，并且升压电压可被感应在布置在存储单元MC之间的选择的存储单元MC1的沟道中。如上关于图2所述，升压电压可使选择的存储单元MC1的阈值电压更快地饱和，以使记录在选择的存储单元MC1中的数据更快地稳定。
图6是根据示例性实施例在数据稳定方法的仿真期间非易失性存储装置的剖视图。图7是显示图6所示的非易失性存储装置的沟道位置和沟道电压之间的关系的曲线图。
参照图6，可将约0V施加到串选择线SSL和地选择线GSL，可将约0V施加到选择的字线WL02，并且可将约8V施加为未选择的字线WL00、WL01、WL03和WL04的导通电压。其上形成有存储单元的半导体基底可以接地(Vsub＝约0V)。
如图7所示，约3.5V可被电容性地感应在结合到未选择的字线WL00、WL01、WL03和WL04的存储单元的沟道中，并且在约1.8V和约2.2V(包括1.8V和2.2V)之间的升压电压可被感应在结合到选择的字线WL02的存储单元的沟道中。这里，升压电压的感应可称为本地(local)自升压(LSB)电压。
LSB电压可在存储单元的沟道之间产生，从而与通过其上形成有存储单元的半导体基底供应升压电压的情况相比，LSB电压可在相当短的时间段内产生。根据示例性实施例，升压电压可在几微秒至几百微秒之内被感应。因此，LSB电压可更适于需要相对高的操作速度的非易失性存储装置的操作。
图8至图13是根据其他示例性实施例的用于解释数据稳定方法的非易失性存储装置的电路图。
参照图8，可将导通电压Vpass仅施加到布置在选择的字线WL02各侧的(例如，相邻的)字线WL01和WL03。与导通电压Vpass电容性耦合的存储单元MC的沟道电压可增大，并且升压电压可被感应在布置在存储单元MC中的选择的存储单元MC1的沟道上。
除了字线WL01和WL03之外，还可将导通电压Vpass施加到的字线WL00、WL04和WL05。例如，可将导通电压Vpass施加到布置在选择的字线WL02每侧的未选择的字线WL00、WL01、WL03、WL04和WL05中的至少一对字线。
参照图9，可将操作电压VCC(称为第二电压)施加到共源极线CSL。可将约0V施加到串选择线SSL以使串选择晶体管TSS截止，并且可将操作电压VCC施加到地选择线GSL以导通地选择晶体管TGS。因此，可通过地选择晶体管TGS将操作电压VCC传输到存储单元MC。
此外，可将约0V施加到选择的字线WL02以使选择的存储单元MC1截止，并且可将导通电压Vpass施加到未选择的字线WL00、WL01、WL03、WL04和WL05。因此，结合到字线WL00和WL01的存储单元MC的沟道电压可瞬时增大，并且升压电压可被感应在位于相对地紧密接近于存储单元MC的选择的存储单元MC1的沟道上。升压电压被感应在其中的选择的存储单元MC1还可具有以下特点，即，与其中沟道电压增大的存储单元MC相邻、与其中沟道电压增大的存储单元MC基本相邻、或连接到其中沟道电压增大的存储单元MC。如上参照图2所述，升压电压可使选择的存储单元MC1的阈值电压更快地饱和，以使记录在选择的存储单元MC1中数据更快地稳定。
因为升压电压从施加到共源极线CSL的操作电压VCC被感应，所以在当前示例性实施例中，升压电压的感应不同于图5的LSB电压。
因为不从位线BL0、BL1和BL2供应升压电压，所以可不向布置在选择的字线WL02之上的字线WL03、WL04和WL05提供导通电压Vpass。
参照图10，可将操作电压VCC(称为第一电压)施加到位线BL0、BL1和BL2。还可将操作电压VCC施加到串选择线SSL以导通串选择晶体管TSS。可将约0V施加到地选择线GSL以使地选择晶体管TGS截止。可通过串选择晶体管TSS将操作电压VCC传输到存储单元MC。
此外，可将约0V施加到选择的字线WL02以使选择的存储单元MC1截止，并且可将导通电压Vpass施加到未选择的字线WL00、WL01、WL03、WL04和WL05。因此，结合到字线WL03、WL04和WL05的存储单元MC的沟道电压可增大(例如，瞬时或基本上瞬时增大)，并且升压电压可被感应在位于相对地紧密接近于存储单元MC的选择的存储单元MC1的沟道上。升压电压被感应在其中的选择的存储单元MC1还可具有以下特点，即，与其中沟道电压增大的存储单元MC相邻、与其中沟道电压增大的存储单元MC基本相邻、或连接到其中沟道电压增大的存储单元MC。如上关于图2所述，升压电压可使选择的存储单元MC1的阈值电压更快地饱和，以使记录在选择的存储单元MC1中数据更快地稳定。
因为升压电压可从施加到位线BL0、BL1和BL2的操作电压VCC被感应，所以当前示例性实施例可不同于图9所示的示例性实施例。
因为不从共源极线CSL供应升压电压，所以可不向布置在选择的字线WL02之下的字线WL00和WL01提供导通电压Vpass。
参照图11，可将第一电压Vbl施加到位线BL0、BL1和BL2。可将第三电压Vssl施加到串选择线SSL以导通串选择晶体管TSS。可将约0V施加到地选择线GSL以使地选择晶体管TGS截止。第三电压Vssl可大于等于第一电压Vbl。可通过串选择晶体管TSS将第一电压Vbl传输到存储单元MC。
此外，可将约0V施加到选择的字线WL02以使选择的存储单元MC1截止。可将导通电压Vpass施加到布置在串选择线SSL和选择的字线WL02之间的未选择的字线WL03、WL04和WL05。可将约0V施加到布置在选择的字线WL02之下的未选择的字线WL00和WL01。因此，结合到字线WL03、WL04和WL05的存储单元MC的沟道电压可增大，并且升压电压可被感应在位于相对地紧密接近于存储单元MC的选择的存储单元MC1的沟道上。升压电压被感应在其中的选择的存储单元MC1还可具有以下特点，即，位于与字线WL03相邻或基本相邻的字线WL02上。如上关于图2所述，升压电压可使选择的存储单元MC1的阈值电压更快地饱和，以使记录在选择的存储单元MC1中的数据更快地稳定。
因为升压电压可从位线BL0、BL1和BL2被感应，所以当前示例性实施例与图10所示的示例性实施例相似。然而，因为第一电压Vbl可不同于第三电压Vssl，所以当前示例性实施例不同于图10所示的示例性实施例。
参照图12，可将第二电压Vcsl施加到共源极线CSL。可将约0V施加到串选择线SSL以使串选择晶体管TSS截止，并且可将第四电压Vgsl施加到地选择线GSL以导通地选择晶体管TGS。第四电压Vgsl可大于等于第二电压Vcsl。可通过地选择晶体管TGS将第二电压Vcsl传输到存储单元MC。
此外，可将约0V施加到选择的字线WL02以使选择的存储单元MC1截止，并且可将导通电压Vpass施加到布置在地选择线GSL和选择的字线WL02之间的未选择的字线WL00和WL01。可将约0V施加到布置在选择的字线WL02之上的未选择的字线WL03、WL04和WL05。因此，结合到字线WL00和WL01的存储单元MC的沟道电压可增大，并且升压电压可被感应在位于相对地紧密接近于存储单元MC的选择的存储单元MC1的沟道上。升压电压被感应在其中的选择的存储单元MC1还可具有以下特点，即，与其中沟道电压增大的存储单元MC相邻、与其中沟道电压增大的存储单元MC基本相邻、或连接到其中沟道电压增大的存储单元MC。如上参照图2所述，升压电压可使选择的存储单元MC1的阈值电压更快地饱和，这可使记录在选择的存储单元MC1中数据更快地稳定。
因为升压电压可从共源极线CSL被感应，所以当前示例性实施例与图9所示的示例性实施例相似。然而，因为第二电压Vcsl可不同于第四电压Vgsl，所以当前示例性实施例可不同于图9所示的示例性实施例。
参照图13，可将第一电压Vbl施加到位线BL0、BL1和BL2，并且可将第二电压Vcsl施加到共源极线CSL。可将第三电压Vssl施加到串选择线SSL以导通串选择晶体管TSS，并且可将第四电压Vgsl施加到地选择线GSL以导通地选择晶体管TGS。因此，可通过串选择晶体管TSS将第一电压Vbl传输到存储单元MC，并且可通过地选择晶体管TGS将第二电压Vcsl传输到存储单元MC。
此外，可将约0V施加到选择的字线WL02以使选择的存储单元MC1截止，并且可将导通电压Vpass施加到未选择的字线WL00、WL01、WL03、WL04和WL05。因此，结合到字线WL00、WL01、WL03、WL04和WL05的存储单元MC的沟道电压增大，并且升压电压可被感应在位于相对地紧密接近于存储单元MC的选择的存储单元MC1的沟道上。升压电压被感应在其中的选择的存储单元MC1还可具有以下特点，即，与其中沟道电压增大的存储单元MC相邻、与其中沟道电压增大的存储单元MC基本相邻、或连接到其中沟道电压增大的存储单元MC。如上参照图2所述，升压电压可使选择的存储单元MC1的阈值电压更快地饱和，这可使记录在选择的存储单元MC1中数据更快地稳定。
图14是根据另一示例性实施例的非易失性存储装置的电路图。参照图14，可将第一哑线(dummy line)(DL1)置于地选择线GSL和字线WL00之间，并将第二哑线(DL2)置于串选择线SSL和字线WL03之间。第一哑线DL1和第二哑线DL2可结合到哑晶体管(dummy transistor)TD。哑晶体管TD可具有与存储单元MC相同或基本相同的结构，但是哑晶体管TD不可用于记录数据。相反，哑晶体管TD可用于选择结合到字线WL00和WL03的存储单元MC并使数据稳定。
至少根据该示例性实施例，当将导通电压Vpass施加到第一哑线DL1和/或第二哑线DL2时，可更有效地将升压电压提供到结合到字线WL00和WL03的存储单元MC。图14所示的非易失性存储装置的另外的操作与图5至图13所示的非易失性存储装置的操作相似，因此，为了简明，省略所述操作。
在根据示例性实施例的操作非易失性存储装置的方法中，通过在存储单元的沟道上感应升压电压，可使记录在存储单元中的数据更快地稳定。存储单元的阈值电压可更均匀地饱和，从而可改善数据验证的可靠性。因此，可提高将数据编入存储单元的可靠性。此外，可在几微秒至几百微秒的相当短的时间段内更快地感应升压电压。因此，根据示例性实施例的操作非易失性存储装置的方法可更适合于需要相对高的操作速度的非易失性存储装置。
尽管已经参照本发明的示例性实施例具体显示和描述了本发明，但是本领域普通技术人员应该理解，在不脱离由权利要求限定的本发明的精神和范围的情况下，可以对其进行形式和细节上的各种改变。

Claims (28)

1、一种操作包括多个存储单元的非易失性存储装置的方法，所述方法包括：
通过在记录有记录的数据的存储单元的沟道上感应升压电压来使记录的数据稳定，其中，从多个存储单元中选择该存储单元，并且通过连接到选择的存储单元的至少一个存储单元的沟道电压来感应选择的存储单元的沟道上的升压电压。
2、如权利要求1所述的方法，其中，使记录的数据稳定的步骤包括：
将注入到选择的存储单元的电荷存储层中的电荷重新分布。
3、如权利要求1所述的方法，其中，使记录的数据稳定的步骤包括：
使选择的存储单元截止。
4、如权利要求3所述的方法，其中，使选择的存储单元截止的步骤包括：
将结合到选择的存储单元的字线接地。
5、如权利要求1所述的方法，其中，在小于或等于100微秒之内执行使记录的数据稳定的步骤。
6、如权利要求1所述的方法，其中，所述多个存储单元布置在半导体基底上的共源极线和多条位线之间，使记录的数据稳定的步骤还包括：
将半导体基底接地。
7、如权利要求1所述的方法，其中，感应升压电压的步骤包括：
将导通电压施加到结合到连接到选择的存储单元的至少一个存储单元的字线，升压电压从该导通电压被电容性地感应。
8、如权利要求7所述的方法，其中，所述多个存储单元布置在半导体基底上的共源极线和多条位线之间，感应升压电压的步骤包括：
使连接在所述多条位线和所述多个存储单元的第一端之间的串选择晶体管截止，并使连接在共源极线和所述多个存储单元的第二端之间的地选择晶体管截止。
9、如权利要求8所述的方法，其中，使串选择晶体管截止并使地选择晶体管截止的步骤包括：
将0V施加到结合到串选择晶体管的串选择线；和
将0V施加到结合到地选择晶体管的地选择线。
10、如权利要求1所述的方法，其中，通过至少两个存储单元的沟道电压来感应选择的存储单元的沟道上的升压电压，所述至少两个存储单元中的第一个存储单元连接到选择的存储单元的第一端，并且所述至少两个存储单元中的第二个存储单元连接到选择的存储单元的第二端。
11、如权利要求1所述的方法，其中，所述多个存储单元布置在半导体基底上的共源极线和多条位线之间，使记录的数据稳定的步骤还包括：
将第一电压施加到所述多条位线中的每一条；和
导通布置在选择的存储单元和所述多条位线之间的存储单元。
12、如权利要求11所述的方法，其中，导通存储单元的步骤包括：
将导通电压施加到结合到布置在选择的存储单元和所述多条位线之间的存储单元的字线。
13、如权利要求11所述的方法，其中，感应升压电压的步骤还包括：
导通连接在所述多条位线和所述多个存储单元的第一端之间的串选择晶体管。
14、如权利要求13所述的方法，其中，导通串选择晶体管的步骤包括：
将第二电压施加到结合到串选择晶体管的串选择线，所述第二电压大于等于所述第一电压。
15、如权利要求1所述的方法，其中，使记录的数据稳定的步骤还包括：
将第二电压施加到共源极线；和
导通布置在选择的存储单元和共源极线之间的存储单元。
16、如权利要求15所述的方法，其中，导通存储单元的步骤包括：
将导通电压施加到结合到布置在选择的存储单元和共源极线之间的字线。
17、如权利要求15所述的方法，其中，使记录的数据稳定的步骤还包括：
导通连接在共源极线和所述多个存储单元的第二端之间的地选择晶体管。
18、如权利要求17所述的方法，其中，导通地选择晶体管的步骤包括：
将第三电压施加到结合到地选择晶体管的地选择线，所述第三电压大于等于所述第二电压。
19、如权利要求1所述的方法，其中，使记录的数据稳定的步骤还包括：
将第一电压施加到多条位线；
将第二电压施加到共源极线；和
导通所述多个存储单元中除了选择的存储单元之外的存储单元。
20、如权利要求19所述的方法，其中，所述多个存储单元布置在半导体基底上的共源极线和多条位线之间，使记录的数据稳定的步骤还包括：
导通连接在所述多条位线和所述多个存储单元的第一端之间的串选择晶体管；和
导通连接在共源极线和所述多个存储单元的第二端之间的地选择晶体管。
21、如权利要求20所述的方法，其中，导通串选择晶体管的步骤包括：
将第二电压施加到结合到串选择晶体管的串选择线，所述第二电压大于等于所述第一电压。
22、如权利要求21所述的方法，其中，导通地选择晶体管的步骤包括：
将第三电压施加到结合到地选择晶体管的地选择线，所述第三电压大于等于所述第二电压。
23、如权利要求1所述的方法，其中，所述多个存储单元布置在半导体基底上的共源极线和多条位线之间，哑晶体管连接在共源极线和所述多个存储单元之间，或者连接在多条位线和所述多个存储单元之间，使记录的数据稳定的步骤还包括：
导通哑晶体管。
24、如权利要求1所述的方法，其中，使记录的数据稳定的步骤还包括：
在选择的存储单元的沟道上感应升压电压之前使选择的存储单元截止，其中，升压电压被电容性地感应。
25、如权利要求1所述的方法，还包括：
验证被记录并被稳定的数据。
26、如权利要求1所述的方法，还包括：
将数据记录在选择的存储单元中。
27、一种操作包括布置在半导体基底上的共源极线和多条位线之间的多个存储单元的非易失性存储装置的方法，所述方法包括：
通过使记录有记录的数据存储单元截止并从所述多条位线或共源极线在该存储单元的沟道上感应升压电压来使记录的数据稳定，其中，从多个存储单元中选择该存储单元。
28、如权利要求27所述的方法，还包括：
验证数据。
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C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

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