CN104425028A - 非易失性半导体存储装置及数据写入方法 - Google Patents

Abstract

根据一实施方式，非易失性半导体存储装置具备：多个存储单元组合，分别具有串联连接的多个存储单元；多个位线，分别连接在对应的上述存储单元组合上；多个字线，各个字线共用地连接在上述多个存储单元组合的对应的上述存储单元的控制栅极上；以及控制器，进行向上述多个存储单元的数据的写入动作的控制。并且，上述控制器执行：第1步骤，对连接在第4n－3个上述位线上的进行写入的上述存储单元、和连接在第4n－2个上述位线上的进行上述写入的存储单元，写入上述数据；第2步骤，对连接在第4n－1个上述位线上的进行上述写入的存储单元、和连接在第4n个上述位线上的进行上述写入的存储单元，写入上述数据，其中n是自然数。

Description

非易失性半导体存储装置及数据写入方法

相关文献的引用

本申请以2013年8月23日提出的在先日本专利申请2013－173613号为基础主张优先权，这里引用其全部内容。

技术领域

本发明的实施方式一般涉及非易失性半导体存储装置及数据写入方法。

背景技术

在非易失性半导体存储装置的一例中，有NAND型闪存存储器。NAND型闪存存储器的存储单元阵列具有将多个存储单元串联连接的存储单元组合(memory cell unit)。各存储单元组合的两端经由选择栅极晶体管分别连接在位线和源极线上。各存储单元组合内的多个存储单元的控制栅极分别连接在不同的字线上。

在NAND型闪存存储器中，将连接在1条字线上的多个存储单元的集合作为1页，进行以页为单位的数据写入。

这样，在NAND型闪存存储器中，由于进行数据的写入的选择存储单元和不进行数据的写入的非选择存储单元共用字线，所以在非选择存储单元上也被施加写入电压。

因此，使包括非选择存储单元的存储单元组合成为浮动状态，通过对字线施加写入电压或通过电压，进行将非选择存储单元的沟道电位通过电容结合来升压的自我提升。

在此情况下，如果通过进行自我提升而升压后的非选择存储单元的沟道电位(提升电位)充分高，则能够抑制在非选择存储单元中也被写入数据的误写入的发生。

但是，提升电位通过与相邻的存储单元之间的电容结合而下降。因此，如果伴随微细化的发展而存储单元彼此之间的尺寸变短，则与相邻的存储单元之间的电容结合变大，所以提升电位的下降有可能变显著。结果，误写入的发生有可能增加。

发明内容

本发明要解决的课题是提供一种能够抑制误写入的发生的非易失性半导体存储装置及数据写入方法。

根据一实施方式，非易失性半导体存储装置具备：多个存储单元组合，分别具有串联连接的多个存储单元；多个位线，分别连接在对应的上述存储单元组合上；多个字线，每个字线共用地连接在上述多个存储单元组合的对应的上述存储单元的控制栅极上；以及控制器，进行向上述多个存储单元的数据的写入动作的控制。

并且，上述控制器执行：第1步骤，对连接在第4n－3个(n是自然数)上述位线上的进行写入的上述存储单元、和连接在第4n－2个上述位线上的进行上述写入的存储单元，写入上述数据；第2步骤，对连接在第4n－1个上述位线上的进行上述写入的存储单元、和连接在第4n个上述位线上的进行上述写入的存储单元，写入上述数据。

本发明能够抑制误写入的发生。

附图说明

图1是用来例示有关本实施方式的非易失性半导体存储装置100的示意电路图。

图2是用来例示与相邻的存储单元MC之间的电容结合的影响的示意剖视图。

图3是用来例示数据的写入模式的示意图。

图4是用来例示有关比较例的数据的写入动作的示意图。

图5(a)、图5(b)是用来例示有关本实施方式的数据的写入动作的示意图。

图6是用来例示与相邻的存储单元MC之间的电容结合的影响的示意剖视图。

图7是用来例示升压写入的示意图。

具体实施方式

以下，参照附图例示实施方式。另外，在各图中，对于同样的构成要素赋予相同的标号，适当省略详细的说明。

图1是用来例示有关本实施方式的非易失性半导体存储装置100的示意电路图。

如图1所示，有关本实施方式的非易失性半导体存储装置100具有存储单元阵列1、读出放大器电路2、行解码器3、控制器4、输入输出缓存5、ROM熔丝6及电压发生电路7。

非易失性半导体存储装置100是NAND型闪存存储器。

存储单元阵列1形成在硅基板的一个单元阱CPWELL内。

存储单元阵列1具有多个存储单元块BLK(BLK1，BLK2，…，BLKn)。多个存储单元块BLK在位线BL(BL1，BL2，…，BLn)延伸的方向上排列。存储单元块BLK为数据消除的单位。

多个存储单元块BLK分别具有多个存储单元组合10。

存储单元组合10具有在位线BL延伸的方向上串联连接的多个存储单元MC(MC1，MC2，…，MCn)。在存储单元MC1上连接着选择栅极晶体管S1。在存储单元MCn上连接着选择栅极晶体管S2。

存储单元MC具有栅极绝缘膜(隧道绝缘膜)21、设在栅极绝缘膜21之上的浮动栅极22、设在浮动栅极22之上的栅极间绝缘膜23、和设在栅极间绝缘膜23之上的控制栅极24(例如，参照图6)。

栅极绝缘膜21例如可以由氧化硅(硅氧化膜)或氮化硅(硅氮化膜)等形成。栅极绝缘膜21的厚度尺寸例如可以设为1nm(纳米)～20nm左右。

浮动栅极22例如可以由多晶硅(多结晶硅)等形成。浮动栅极22的厚度尺寸例如可以设为10nm～500nm左右。

栅极间绝缘膜23例如可以由氧化硅或氮化硅等形成。栅极间绝缘膜23的厚度尺寸例如可以设为2nm～30nm左右。

控制栅极24例如可以由多晶硅或WSi(硅化钨)等形成。控制栅极24的厚度尺寸例如可以设为10nm～500nm左右。

在存储单元组合10内，在多个存储单元MC的控制栅极24的各自上连接着不同的字线WL(WL1，WL2，…，WLn)。

此外，控制栅极24经由字线WL与相邻的存储单元组合10中的对应的存储单元MC的控制栅极24连接。

选择栅极晶体管S1的源极连接在共通源极线CELSRC上。选择栅极晶体管S1的栅极连接在并列于字线WL设置的选择栅极线SG1上。

选择栅极晶体管S2的漏极连接在位线BL上。选择栅极晶体管S2的栅极连接在并列于字线WL设置的选择栅极线SG2上。

共用1条字线WL的多个存储单元MC的集合一般构成1页。但是，如后述那样，在有关本实施方式的非易失性半导体存储装置100中，当进行数据写入时，有切换被施加0(零)V(伏特)的位线BL的情况。因此，共用1条字线WL的多个存储单元MC的集合也有构成两页以上的多页的情况。

读出放大器电路2具有多个读出放大器SA。在1条位线BL上连接着1个读出放大器SA。

在数据的读出时，读出放大器SA检测经由位线BL读出的数据，将其放大。

在数据的写入时，读出放大器SA经由位线BL施加0(零)V(写入数据)。

另外，读出放大器电路2具有未图示的列解码器。未图示的列解码器在数据的读出时及数据的写入时，选择作为对象的读出放大器SA。

行解码器3在数据的读出时及数据的写入时，选择作为对象的字线WL及选择栅极线SG1、SG2，施加规定的电压。

控制器4进行对存储单元阵列1的控制。

控制器4例如基于写入使能信号WEn、读出使能信号REn、地址闩锁使能信号ALE、命令闩锁使能信号CLE等的外部控制信号及保存在ROM熔丝6中的控制数据，进行对存储单元阵列1的控制。

控制器4例如判定输入的数据是写入数据还是地址数据。并且，将判定为写入数据的数据向读出放大器电路2传送。将判定为地址数据的数据向行解码器3或读出放大器电路2传送。

此外，控制器4例如进行数据的消除动作、数据的读出动作、数据的写入动作及校验动作中的各次序控制及施加电压的控制等。

在此情况下，各次序控制可以基于保存在ROM熔丝6中的控制数据来进行。

输入输出缓存5在读出放大器电路2与外部输入输出端子I/O之间进行数据交换。此外，输入输出缓存5从控制器4接受关于控制的数据及地址数据等。

ROM熔丝6保存非易失性半导体存储装置100中的各动作的步骤及条件等的信息。

ROM熔丝6例如保存各种设定条件(例如读出时间或阈值等)、及后述的写入动作中的步骤等。

电压发生电路7具有升压电路11和脉冲发生电路12。

升压电路11基于来自控制器4的控制信号，产生写入电压、写入中间电压、消除电压等。

脉冲发生电路12将由升压电路11产生的电压设为脉冲电压。

即，电压发生电路7产生写入脉冲电压Vpgm、写入脉冲中间电压Vpass、消除脉冲电压Vera等。

接着，例示非易失性半导体存储装置100的动作。

(数据的消除动作)

在作为NAND型闪存存储器的非易失性半导体存储装置100中，将数据的消除动作按照存储单元块BLK进行。

在数据的消除动作中，对单元阱CPWELL施加消除脉冲电压Vera(10V～30V左右)。此外，对作为消除对象的存储单元块BLK(选择存储单元块)内的全部字线WL施加0(零)V。于是，通过FN(福勒诺德海姆，Fowler－Nordheim)隧道电流，将储存在存储单元MC的浮动栅极22中的电荷向单元阱CPWELL侧抽取，存储单元MC的阈值电压下降。

这样，能够进行数据的消除。

另外，为了使选择栅极晶体管S1、S2的栅极绝缘膜不被破坏，使选择栅极线SG1、SG2为浮动状态。此外，使全部位线BL及源极线CELSRC为浮动状态。

此外，在消除动作后进行消除校验动作，在数据的消除不完全的情况下可以再次进行消除动作。另外，当进行再次的消除动作时，能够将消除脉冲电压Vera以规定的值升压。

(数据的读出动作)

在数据的读出动作中，对连接着作为读出对象的存储单元MC的字线WL施加读出电压(例如0(零)V)。此外，对连接着不是读出对象的存储单元MC的字线WL施加读出通过电压Vread(例如3V～8V左右)。

并且，由读出放大器电路2检测在设有作为读出对象的存储单元MC的存储单元组合10中是否流过电流。此时，如果在作为读出对象的存储单元MC的浮动栅极22中储存有电荷，则由于阈值电压较高，所以不流过电流。另一方面，如果在作为读出对象的存储单元MC的浮动栅极22中没有储存电荷(如果是消除状态)则流过电流。

这样，能够进行数据的读出。

(有关比较例的数据的写入动作)

这里，首先对有关比较例的数据的写入动作进行说明。

在有关比较例的数据的写入动作中，将写入动作以页为单位执行。

因此，在选择存储单元块中，对连接着选择存储单元(进行数据的写入的存储单元)MCa的字线WL施加写入脉冲电压Vpgm(例如10V～25V左右)。此外，对连接着非选择存储单元(不进行数据的写入的存储单元)MCb的字线WL施加写入脉冲中间电压Vpass(例如5V～15V左右)，对选择栅极线SG2施加电源电压Vdd。

在向选择存储单元MCa写入数据的情况下，从读出放大器电路2对连接在设有选择存储单元MCa的存储单元组合10上的位线BL施加0(零)V。如果对位线BL施加0(零)V，则选择栅极晶体管S2成为开启状态，从位线BL对选择存储单元MCa的沟道传送0(零)V。由此，在选择存储单元MCa中，在沟道与浮动栅极22之间作用有较高的电场，从沟道向浮动栅极22注入电荷。

这样，向选择存储单元MCa写入数据。

另一方面，为了抑制向与选择存储单元MCa共用字线WL的非选择存储单元MCb的数据的写入，即为了抑制误写入，进行自我提升。

对连接在设有非选择存储单元MCb的存储单元组合10上的位线BL施加电源电压Vdd。如果对位线BL施加电源电压Vdd，则选择栅极晶体管S2成为截断状态，沟道成为浮动状态。

在此情况下，沟道电位通过与浮动栅极22之间的电容结合而被升压。因此，在沟道与浮动栅极22之间没有作用较高的电场，向浮动栅极22的电子的注入被抑制。

因此，能够抑制向非选择存储单元MCb的数据的写入。

这里，如果通过进行自我提升而升压后的非选择存储单元MCb的沟道电位(提升电位)充分高，则能够抑制误写入的发生。

但是，提升电位会通过与相邻的存储单元MC之间的电容结合而下降。

图2是用来例示与相邻的存储单元MC之间的电容结合的影响的示意剖视图。

提升电位通过与相邻的存储单元MC之间的电容结合而下降。

在此情况下，如果非选择存储单元MCb的旁边是选择存储单元MCa，则非选择存储单元MCb与选择存储单元MCa之间的电容结合变大，非选择存储单元MCb的提升电位的下降变大。

特别是，如图2所示，如果非选择存储单元MCb的两旁是选择存储单元MCa，则非选择存储单元MCb的提升电位的下降变显著。

因此，如果非选择存储单元MCb的两旁是选择存储单元MCa，则容易发生向非选择存储单元MCb的误写入。

图3是用来例示数据的写入模式的示意图。

另外，图3中的“C”表示选择存储单元MCa，“E”表示非选择存储单元MCb。

在图3中进行了例示的写入模式是对连接在字线WL2上的多个存储单元MC每隔1个进行数据的写入的情况。

图4是用来例示有关比较例的数据的写入动作的示意图。

图4是对连接在字线WL2上的多个选择存储单元MCa同时写入数据的情况。

在此情况下，对字线WL2施加写入脉冲电压Vpgm，对字线WL1、WL3施加写入脉冲中间电压Vpass。

并且，对连接在设有选择存储单元MCa的存储单元组合10上的位线BL1、BL3、BL5施加0(零)V。于是，如上述那样，在选择存储单元MCa中，在沟道与浮动栅极22之间作用较高的电场，从沟道向浮动栅极22注入电荷。

此外，对连接在设有非选择存储单元MCb的存储单元组合10上的位线BL2、BL4、BL6施加电源电压Vdd。于是，如上述那样发生自我提升，抑制向非选择存储单元MCb的数据的写入。

但是，非选择存储单元MCb的两旁为选择存储单元MCa。因此，如上述那样，非选择存储单元MCb的提升电位的下降变显著，容易发生向非选择存储单元MCb的误写入。

此外，近年来，随着微细化的发展，存储单元MC彼此之间的尺寸有变短的趋势。因此，电容结合的影响变得更大，误写入的发生有可能增加。

所以，在有关本实施方式的数据的写入动作中，如以下这样进行数据的写入。

(有关本实施方式的数据的写入动作)

图5(a)、图5(b)是用来例示有关本实施方式的数据的写入动作的示意图。

图5(a)、图5(b)是对在图3中进行了例示的连接在字线WL2上的多个存储单元MC每隔1个进行数据的写入的情况。

此外，是对连接在字线WL2上的多个选择存储单元MCa分两次将数据写入的情况。

图6是用来例示与相邻的存储单元MC之间的电容结合的影响的示意剖视图。

在有关本实施方式的数据的写入动作的情况下，也对字线WL2施加写入脉冲电压Vpgm，对字线WL1、WL3施加写入脉冲中间电压Vpass。

此外，对连接在设有非选择存储单元MCb的存储单元组合10上的位线BL2、BL4、BL6施加电源电压Vdd。于是，如上述那样发生自我提升，抑制向非选择存储单元MCb的数据的写入。

并且，首先如图5(a)所示，对连接在设有选择存储单元MCa的存储单元组合10上的位线BL1、BL5施加0(零)V(相当于第1步骤的一例)。

此时，不对位线BL3施加0(零)V，例如施加电源电压Vdd。

于是，在连接于位线BL1、BL5上的选择存储单元MCa中，在沟道与浮动栅极22之间作用有较高的电场，从沟道向浮动栅极22注入电荷。

接着，如图5(b)所示，对连接在设有选择存储单元MCa的存储单元组合10上的位线BL3施加0(零)V(相当于第2步骤的一例)。

此时，对位线BL4不施加0(零)V，例如施加电源电压Vdd。

于是，在连接在位线BL3上的选择存储单元MCa中，在沟道与浮动栅极22之间作用有较高的电场，从沟道向浮动栅极22注入电荷。

即，在有关本实施方式的数据的写入动作中，在共用1条字线WL的多个存储单元MC中，对于在非选择存储单元MCb的两侧分别相邻的两个存储单元MC中的至少某个不施加0(零)V。

这样，如图6所示，能够抑制非选择存储单元MCb与相邻的存储单元MC之间的电容结合增加。

因此，能够抑制提升电位的下降，所以能够抑制向非选择存储单元MCb的误写入的发生。

即，在有关本实施方式的写入动作中，执行：第1步骤，向连接在第4n－3个(n是自然数)位线BL上的选择存储单元MCa(进行写入的存储单元)和连接在第4n－2个位线BL上的选择存储单元MCa写入数据；和第2步骤，对连接在第4n－1个位线BL上的选择存储单元MCa和连接在第4n个位线BL上的选择存储单元MCa写入数据。

另外，图5(a)、图5(b)中例示的是n为1和2的情况下的一例。

此外，第2步骤既可以在第1步骤之后进行，也可以在第1步骤之前进行。

如果以这样的步骤进行写入，则能够使得对相邻的2个存储单元MC中的至少某个不施加0(零)V。

因此，能够抑制提升电位的下降，所以能够抑制向非选择存储单元MCb的误写入的发生。

这里，如果将数据分两次写入，则相比将数据以1次写入的情况，写入所需要的时间变长。

此外，写入脉冲电压Vpgm越高，则向非选择存储单元MCb的误写入越容易发生。

因此，在写入脉冲电压Vpgm超过了预先设定的阈值V1的情况下，也能够进行第1步骤和第2步骤。在此情况下，在写入脉冲电压Vpgm是预先设定的阈值V1以下的情况下，能够对连接在共用的字线WL上的多个选择存储单元MCa同时写入数据(相当于第3步骤的一例)。

这样，能够抑制写入所需要的时间变长。

另外，第1步骤、第2步骤、第3步骤、写入脉冲电压Vpgm的施加、写入脉冲中间电压Vpass的施加、电源电压Vdd的施加等由控制器4执行。

例如，有在数据的写入中进行所谓升压写入的情况。

图7是用来例示升压写入的示意图。

如图7所示，在升压写入中，在数据写入动作后，进行确认是否对选择存储单元MCa正确地写入了数据的校验读出(写入校验)动作。在校验读出动作的结果是判断为在选择存储单元MCa中没有被写入数据的情况下，重复进行如下动作，即：使写入脉冲电压Vpgm阶段性地上升(升压)而仅对判断为没有被写入的选择存储单元MCa进行写入的动作、和校验读出动作。

此时，对判断为已被写入的选择存储单元MCa的位线BL不施加0(零)V，而例如施加电源电压Vdd。这样，使得不会对判断为已被写入的选择存储单元MCa进行进一步的写入。

另外，升压写入由控制器4执行。

此时，在写入脉冲电压Vpgm超过了预先设定的阈值V1的情况下，进行第1步骤和第2步骤。此外，在写入脉冲电压Vpgm是预先设定的阈值V1以下的情况下，能够对连接在共用的字线WL上的多个选择存储单元MCa同时写入数据。

这样，能够抑制写入所需要的时间变长。

此外，有对选择存储单元MCa写入多值数据的情况。

例如，有对1个选择存储单元MCa将阈值电压的值控制为4种、写入两位的数据的情况。

在写入两位的数据的情况下，形成两个子页(上位页、下位页)。

并且，执行以下的写入步骤，即：基于写入脉冲电压Vpgm1(相当于第1写入电压的一例)的下位页数据(page data)的写入步骤、和基于比写入脉冲电压Vpgm1高的写入脉冲电压Vpgm2(相当于第2写入电压的一例)的上位页数据的写入步骤。

另外，多值数据的写入由控制器4执行。

在此情况下，在上位页数据的写入脉冲电压Vpgm2超过了规定的阈值的情况下，能够进行第1步骤和第2步骤。

此外，在上位页数据的写入脉冲电压Vpgm2为规定的阈值V1以下的情况下，能够对连接在共用的字线WL上的多个选择存储单元MCa同时写入数据。

这样，能够抑制写入所需要的时间变长。

此外，在下位页数据的写入脉冲电压Vpgm2超过了规定的阈值的情况下，能够进行第1步骤和第2步骤。

此外，在下位页数据的写入脉冲电压Vpgm2为规定的阈值V1以下的情况下，能够对连接在共用的字线WL上的多个选择存储单元MCa同时写入数据。

这样，能够抑制写入所需要的时间变长。

另外，阈值V1可能受到存储单元MC彼此之间的尺寸的影响。

例如，如果存储单元MC彼此之间的尺寸变短(如果微细化发展)，则阈值V1变低。

此外，通过工艺条件的变动等，可能在存储单元MC彼此之间的尺寸上发生偏离。

因此，在非易失性半导体存储装置100中，可以预先求出发生误写入的写入脉冲电压，基于该结果决定阈值V1。在此情况下，将关于有关本实施方式的数据的写入动作的步骤及其条件(例如阈值V1等)的信息作为控制数据，向ROM熔丝6保存。

并且，控制器4基于保存在ROM熔丝6中的控制数据进行数据的写入动作的控制。

说明了本发明的一些实施方式，但这些实施方式是作为例子提示的，并不意味着限定发明的范围。这些新的实施方式能够以其他各种各样的形态实施，在不脱离发明的主旨的范围内能够进行各种省略、替换、变更。这些实施方式及其变形包含在发明的范围及主旨中，并包含在权利要求书所记载的发明和其等价的范围中。

Claims (20)

1.一种非易失性半导体存储装置，其特征在于，

具备：

多个存储单元组合，分别具有串联连接的多个存储单元；

多个位线，分别与对应的上述存储单元组合连接；

多个字线，每个字线共用地与上述多个存储单元组合的对应的上述存储单元的控制栅极连接；以及

控制器，进行向上述多个存储单元的数据的写入动作的控制；

上述控制器执行如下步骤：

第1步骤，对连接在第4n－3个上述位线上的进行写入的上述存储单元、和连接在第4n－2个上述位线上的进行上述写入的存储单元，写入上述数据；以及

第2步骤，对连接在第4n－1个上述位线上的进行上述写入的存储单元、和连接在第4n个上述位线上的进行上述写入的存储单元，写入上述数据，其中n是自然数。

2.如权利要求1所述的非易失性半导体存储装置，其特征在于，

上述控制器对连接着进行上述写入的存储单元的上述字线施加写入电压。

3.如权利要求2所述的非易失性半导体存储装置，其特征在于，

上述控制器使上述写入电压阶段性地变高。

4.如权利要求2所述的非易失性半导体存储装置，其特征在于，

上述控制器还能够执行对于连接在共用的上述字线上的进行写入的多个上述存储单元同时写入上述数据的第3步骤；

上述控制器在上述写入电压为规定的阈值以下的情况下执行上述第3步骤；

在上述写入电压超过规定的阈值的情况下，执行上述第1步骤和上述第2步骤。

5.如权利要求2所述的非易失性半导体存储装置，其特征在于，

上述控制器执行基于第1写入电压的下位页数据的写入步骤、和基于比上述第1写入电压高的第2写入电压的上位页数据的写入步骤。

6.如权利要求5所述的非易失性半导体存储装置，其特征在于，

上述控制器还能够执行对于连接在共用的上述字线上的进行写入的多个上述存储单元同时写入上述数据的第3步骤；

上述控制器在上述第2写入电压为规定的阈值以下的情况下执行上述第3步骤；

在上述第2写入电压超过规定的阈值的情况下，执行上述第1步骤和上述第2步骤。

7.如权利要求1所述的非易失性半导体存储装置，其特征在于，

上述控制器在上述第1步骤中，对上述第4n－3个上述位线施加0V，对上述第4n－2个上述位线施加电源电压。

8.如权利要求1所述的非易失性半导体存储装置，其特征在于，

上述控制器在上述第2步骤中，对上述第4n－1个上述位线施加0V，对上述第4n个上述位线施加电源电压。

9.如权利要求1所述的非易失性半导体存储装置，其特征在于，

还具备保存关于上述第1步骤和上述第2步骤的信息的ROM熔丝；

上述控制器基于保存在上述ROM熔丝中的信息，执行上述第1步骤和上述第2步骤。

10.如权利要求6所述的非易失性半导体存储装置，其特征在于，

上述ROM熔丝还保存关于上述第3步骤的信息；

上述控制器基于保存在上述ROM熔丝中的信息，执行上述第3步骤。

11.一种数据写入方法，是非易失性半导体存储装置的数据写入方法，所述非易失性半导体存储装置具备：

多个存储单元组合，分别具有串联连接的多个存储单元；

多个位线，分别与对应的上述存储单元组合连接；

多个字线，每个字线共用地与上述多个存储单元组合的对应的上述存储单元的控制栅极连接；以及

控制器，进行向上述多个存储单元的数据的写入动作的控制，

在上述数据写入方法中，由上述控制器执行如下步骤：

第1步骤，对连接在第4n－3个上述位线上的进行写入的上述存储单元、和连接在第4n－2个上述位线上的进行上述写入的存储单元，写入上述数据；以及

第2步骤，对连接在第4n－1个上述位线上的进行上述写入的存储单元、和连接在第4n个上述位线上的进行上述写入的存储单元，写入上述数据，其中n是自然数。

12.如权利要求11所述的数据写入方法，其特征在于，

由上述控制器对连接着进行上述写入的存储单元的上述字线施加写入电压。

13.如权利要求12所述的数据写入方法，其特征在于，

由上述控制器使上述写入电压阶段性地变高。

14.如权利要求12所述的数据写入方法，其特征在于，

上述控制器还能够执行对连接在共用的上述字线上的进行写入的多个上述存储单元同时写入上述数据的第3步骤；

上述控制器在上述写入电压为规定的阈值以下的情况下，执行上述第3步骤；

在上述写入电压超过规定的阈值的情况下，执行上述第1步骤和上述第2步骤。

15.如权利要求11所述的数据写入方法，其特征在于，

由上述控制器执行基于第1写入电压的下位页数据的写入步骤、和基于比上述第1写入电压高的第2写入电压的上位页数据的写入步骤。

16.如权利要求15所述的数据写入方法，其特征在于，

上述控制器还能够执行对连接在共用的上述字线上的进行写入的多个上述存储单元同时写入上述数据的第3步骤；

上述控制器在上述第2写入电压为规定的阈值以下的情况下，执行上述第3步骤；

在上述第2写入电压超过规定的阈值的情况下，执行上述第1步骤和上述第2步骤。

17.如权利要求11所述的数据写入方法，其特征在于，

上述控制器在上述第1步骤中，对上述第4n－3个上述位线施加0V，对上述第4n－2个上述位线施加电源电压。

18.如权利要求11所述的数据写入方法，其特征在于，

上述控制器在上述第2步骤中，对上述第4n－1个上述位线施加0V，对上述第4n个上述位线施加电源电压。

19.如权利要求11所述的数据写入方法，其特征在于，

上述非易失性半导体存储装置还具备保存关于上述第1步骤和上述第2步骤的信息的ROM熔丝；

上述控制器基于保存在上述ROM熔丝中的信息，执行上述第1步骤和上述第2步骤。

20.如权利要求16所述的数据写入方法，其特征在于，

上述ROM熔丝还保存关于上述第3步骤的信息；

上述控制器基于保存在上述ROM熔丝中的信息，执行上述第3步骤。