CN111179992A - 具有改进的电特性的竖直存储器装置及其操作方法 - Google Patents

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Abstract

本公开提供了具有改进的电特性的竖直存储器装置及其操作方法。一种操作存储器装置的方法，其中该存储器装置包括：衬底；位于所述衬底上方的至少一个伪字线；位于所述伪字线上方的多个字线；以及多个竖直孔，所述多个竖直孔在垂直于所述衬底的方向上延伸穿过所述至少一个伪字线和所述多个字线，并且被分类为沟道孔和伪孔，所述沟道孔中的每一个连接到位线；所述方法包括：对形成为所述伪字线和所述伪孔的伪单元执行擦除操作；验证所述擦除操作；以及对所述多个伪单元中的至少一个伪单元执行编程操作，使得所述至少一个伪单元比形成为所述伪字线和所述沟道孔的主单元具有更高的阈值电压。

Description

具有改进的电特性的竖直存储器装置及其操作方法
相关申请的交叉引用
本申请要求2018年11月13日提交的韩国知识产权局的韩国专利申请NO.10-2018-0139408的权益，其公开内容通过引用方式整体并入本文中。
技术领域
本发明构思的示例实施例涉及竖直存储器装置和/或操作竖直存储器装置的方法。例如，至少一些示例实施例涉及具有改进的电特性的竖直存储器装置和/或操作该竖直存储器装置的方法。
背景技术
近来，随着信息通信装置变得多功能，会需要具有较大容量且更高度集成度的存储器装置。然而，随着用于较高集成度的存储器单元的尺寸的减小，存储器装置中包括的用于存储器装置的操作和电连接的操作电路和/或布线结构可能变得更加复杂。因此，存在对具有优良电特性和数据可靠性同时展现出提高的集成度的存储器装置的需求。
发明内容
本发明构思的示例实施例提供了一种具有改进的电特性的竖直存储器装置和/或操作该竖直存储器装置的方法。例如，本发明构思的示例实施例提供了一种其中通过对伪单元进行编程而将伪孔与衬底电隔离的存储器装置，和/或操作该存储器装置的方法。
本发明构思的至少一些示例实施例涉及一种操作存储器装置的方法。所述存储器装置包括衬底；位于所述衬底上方的至少一个伪字线；位于所述至少一个伪字线上方的多个字线；以及多个竖直孔，所述多个竖直孔在垂直于所述衬底的方向上延伸穿过所述至少一个伪字线和所述多个字线，所述多个竖直孔包括沟道孔和伪孔，所述沟道孔是所述多个竖直孔中的连接到位线的竖直孔。所述方法包括：对多个伪单元执行擦除操作，所述多个伪单元各自包括所述至少一个伪字线之一和所述伪孔之一；验证所述擦除操作；以及对所述多个伪单元中的至少一个执行编程操作，使得所述多个伪单元的阈值电压高于所述主单元的阈值电压，所述主单元各自包括所述至少一个伪字线之一及所述沟道孔之一。
本发明构思的其他示例实施例涉及一种操作存储器装置的方法。所述存储器装置包括衬底、位于所述衬底上方的第一伪字线、位于所述第一伪字线上方的第二伪字线、位于所述第二伪字线上方的多个字线，以及多个竖直孔，所述多个竖直孔在垂直于所述衬底的方向上延伸穿过所述第一伪字线、所述第二伪字线和所述多个字线，所述多个竖直孔中的每一个包括第一竖直孔和第二竖直孔中的一个。所述方法包括：对第一伪单元和第二伪单元执行擦除操作，第一伪单元包括第一竖直孔之一和第一伪字线，并且第二伪单元包括第二竖直孔之一和第二伪字线；验证所述擦除操作；响应于验证所述擦除操作完成，控制所述第一伪单元和主单元中的每一个的阈值电压，所述主单元各自包括所述第二竖直孔之一和所述第一伪字线；以及对所述第二伪单元进行编程。
本发明构思的其他示例实施例涉及一种非易失性存储器装置，包括：衬底；多个栅极导电层，其包括位于所述衬底上方的至少一个伪字线和位于所述至少一个伪字线上方的多个字线；多个位线，其位于所述多个栅极导电层上方，所述多个位线在第一方向上彼此间隔开并且在第二方向上延伸，所述第二方向垂直于所述第一方向；多个竖直孔，其在垂直于所述衬底的方向上延伸穿过所述多个栅极导电层，所述多个竖直孔包括沟道孔和伪孔，所述沟道孔是所述多个竖直孔中的连接到所述多个位线中的相应位线的竖直孔；伪单元，所述伪单元各自包括所述至少一个伪字线之一和所述伪孔之一；主单元，所述主单元各自包括所述多个字线之一和所述沟道孔之一；以及行解码器，其配置为将电压施加到所述多个栅极导电层中的每一个，使得当与所述主单元相关联的导通电压被施加到所述至少一个伪字线时，所述伪单元被配置为关断。
附图说明
从以下结合附图所进行的详细描述中将更清楚地理解本发明构思的示例实施例，其中：
图1是示出根据示例实施例的存储器系统的框图；
图2是详细示出根据示例实施例的存储器装置的框图；
图3是说明图2的存储器块中的第一存储器块的实施示例的立体图；
图4是示出图2的存储器块中的第一存储器块的等效电路的电路图；
图5A示出了根据示例实施例的第一存储器块的顶视图，并且图5B示出了沿着图5A的线V-V’截取的截面构造；
图6A至图6C是示出操作存储器装置的方法的图；
图7是示出根据示例实施例的操作存储器装置的方法的流程图；
图8A至图8C是示出根据另一示例实施例的操作存储器装置的方法的图；
图9示出了根据示例实施例的在执行操作存储器装置的方法之后用于主单元及伪单元中的每一个的阈值电压的分布；以及
图10是示出根据示例实施例的存储器装置被应用于固态驱动器(SSD)系统的示例的框图。
具体实施方式
在下文中，将参考附图详细地描述本发明构思的示例实施例。
图1是示出根据示例实施例的存储器系统的框图。
参考图1，存储器系统1可以包括存储器控制器10和存储器装置100，并且存储器装置100可以包括存储器单元阵列110和控制逻辑120。
存储器装置100可以包括非易失性存储器装置。在一些示例实施例中，存储器系统1可以被实现为嵌入在电子装置中的内部存储器，并且可以包括例如通用闪存(UFS)存储器装置、嵌入式多媒体卡(eMMC)或固态驱动器(SSD)。在其他示例实施例中，存储器系统1可以被实现为可拆卸地附接到电子装置的外部存储器，并且可以包括例如UFS存储器卡、紧凑型闪存(CF)、安全数字卡(SD)、微安全数字卡(Micro-SD)、迷你安全数字卡(Mini-SD)、极速数字卡(xD)或存储器棒。
存储器控制器10可以控制存储器装置100，使得存储在存储器装置100中的数据响应于来自主机的读取请求而被读取，或者响应于来自主机的写入请求而将数据编程到存储器装置100中。例如，存储器控制器10可通过向存储器装置100提供地址ADDR、命令CMD和控制信号CTRL来控制存储器装置100的编程操作、读取操作和/或擦除操作。另外，可在存储器控制器10与存储器装置100之间传输及接收待编程的数据DATA和/或读取数据DATA。
例如，存储器装置100可以包括单个存储器芯片。作为另一示例，存储器装置100可以包括多个存储器芯片。一个存储器芯片可以包括单个裸片或多个裸片。一个裸片可以包括单个平面或多个平面。一个平面可以包括多个存储器块，每个存储器块可以包括多个页，并且每个页可以包括多个扇区。
此外，存储器单元阵列110可以包括多个伪单元和多个主单元。例如，存储器单元阵列110可以包括：至少一个伪字线和多个字线，它们以所列举的顺序布置在半导体衬底上；以及多个竖直孔，其在垂直于半导体衬底的方向上延伸穿过伪字线和字线。所述多个竖直孔可被分类为连接到位线的沟道孔和除所述沟道孔之外的伪孔。例如，每个伪单元可以形成为伪字线和每个伪孔。此外，每个主单元可以形成为伪字线和沟道孔。
控制逻辑120可以从存储器控制器10接收命令CMD和地址ADDR，并且可以基于命令CMD和地址ADDR来控制用于伪单元的擦除操作和/或编程操作。在示例实施例中，控制逻辑120可以基于命令CMD和地址ADDR来控制用于伪单元的擦除操作和擦除验证操作。此外，控制逻辑120可以控制要在各伪单元中的至少一个伪单元上执行的编程操作，使得所述至少一个伪单元具有高于主单元的阈值电压的阈值电压。这将在下面详细描述。
根据本发明构思的示例实施例，控制逻辑120可以对伪单元进行编程，从而将半导体衬底与未连接到位线的伪孔电隔离。因此，存储器装置100可在存储器操作(例如，数据读取)期间减少由伪孔导致的负载，并且因此具有改善的电特性。
图2是详细示出根据示例实施例的存储器装置的框图。例如，图2可以说明图1的存储器装置100的实施示例。
参考图2，存储器装置100可包括存储器单元阵列110、控制逻辑120、电压发生器130、行解码器140及页缓冲器150。尽管在图2中未示出，但是存储器装置100还可以包括与存储器操作相关的其他各种组件，诸如数据输入/输出电路或输入/输出接口。
存储器单元阵列110可以包括多个存储器单元并且可以连接到字线WL、伪字线DWL、串选择线SSL、接地选择线GSL、公共源极线CSL(例如，如图3所示)，以及位线BL。存储器单元阵列110可以经由字线WL、伪字线DWL、串选择线SSL和接地选择线GSL连接到行解码器140，并且可以经由位线BL连接到页缓冲器150。
例如，包括于存储器单元阵列110中的多个存储器单元中的每一个可包括即使供应到该存储器单元的电力关断也维持所存储数据的非易失性存储器单元。具体地，当每个存储器单元是非易失性存储器单元时，存储器装置100可以包括电可擦除可编程只读存储器(EEPROM)、闪存、相变随机存取存储器(PRAM)，电阻随机存取存储器(RRAM)、纳米浮置栅极存储器(NFGM)、聚合物随机存取存储器(PoRAM)、磁性随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)，等等。在下文中，虽然将参考多个存储器单元为NAND闪速存储器单元的情况描述本发明构思的示例实施例，但应理解，本发明构思的示例实施例不限于此。
存储器单元阵列110可以包括多个存储器块BLK1至BLKz，并且存储器块BLK1至存储器块BLKz中的每一个可以具有平面结构或三维结构。存储器单元阵列110可以包含包括单级单元(SLC)的单级单元块、包括多级单元(MLC)的多级单元块、包括三级单元(TLC)的三级单元块、以及包括四级单元(QLC)的四级单元块中的至少一个。例如，多个存储器块BLK1至BLKz中的一些可以是单级单元块，而另一些可以是多级单元块、三级单元块或四级单元块。
控制逻辑120可以基于从存储器控制器10接收的命令CMD、地址ADDR和控制信号CTRL，而输出各种内部控制信号以用于将数据编程到存储器单元阵列110中或从存储器单元阵列110中读取数据。例如，控制逻辑120可以输出用于控制由电压发生器130生成的各种电压的电平的电压控制信号CTRL_vol。控制逻辑120可以向行解码器140提供行地址X-ADDR并向页缓冲器150提供列地址Y-ADDR。
电压发生器130可产生在存储器装置100中使用的各种电压。例如，电压发生器130可产生字线电压VWL、串选择线电压VSSL及接地选择线电压VGSL。此外，电压发生器130可还产生伪字线电压VWL。
行解码器140可选择响应于行地址X-ADDR而选择的存储器块的各字线中的至少一个字线。在编程操作期间，行解码器140可将编程电压作为字线电压VWL提供到响应于行地址X-ADDR而选择的存储器单元的字线，并且可将通过电压作为字线电压VWL提供到非选定存储器单元的字线。
页缓冲器150可以作为写驱动器或读出放大器而操作。在编程操作期间，页缓冲器150可作为写驱动器而操作，并且因此根据需要存储于存储器单元阵列110中的数据DATA而将电压施加到位线BL。在读取操作期间，页缓冲器150可作为读出放大器而操作，且因此读出存储于存储器单元阵列110中的数据DATA。
控制逻辑120可以控制电压发生器130、行解码器140和页缓冲器150以对伪单元执行擦除操作或编程操作。例如，在用于伪单元的编程操作期间，控制逻辑120可以控制电压发生器130和行解码器140，使得将编程电压施加到伪字线DWL达(即，持续)期望的(或可替换地，预设的)时间段。
在示例实施例中，控制逻辑120可以控制伪单元的编程操作，使得每个伪单元的阈值电压具有比每个主单元的阈值电压更高的电平。换言之，控制逻辑120可以控制伪单元的编程操作，使得每个伪单元的阈值电压具有比每个主单元的导通电压更高的电平。这将在下面详细描述。
图3是说明图2的存储器块当中的第一存储器块的实施示例的立体图。
参考图3，可以在垂直于衬底SUB的方向上形成第一存储器块BLK1。尽管在图3中示出第一存储器块BLK1包括两个选择线GSL和SSL、一个伪字线DWL、七个字线WL1至WL7和三个位线BL1至BL3，但是包括在第一存储器块BLK1中的每个部件的数量可以实际上大于或小于上述的数量。
衬底SUB可以包括掺杂为第一导电类型(例如，p型)的多晶硅层。衬底SUB可以包括块状硅衬底、绝缘体上硅(SOI)衬底、锗衬底、绝缘体上锗(GOI)衬底、硅锗衬底或通过选择性外延生长(SEG)而获得的外延薄膜的衬底。衬底SUB可以包括半导体材料，例如选自由硅(Si)、锗(Ge)、硅锗(SiGe)、砷化镓(GaAs)、砷化铟镓(InGaAs)和砷化铝镓(AlGaAs)组成的组中的至少一种。
在衬底SUB中，可以提供在衬底SUB上在第一方向上延伸并且掺杂有第二导电类型(例如，n型)杂质的公共源极线CSL。在两个相邻公共源极线CSL之间的衬底SUB的区域上方，在第一方向上延伸的多个绝缘膜IL可以沿第三方向顺序地布置，并且多个绝缘膜IL可以在第三方向上彼此间隔开特定的距离。例如，多个绝缘膜IL中的每一个可以包括诸如氧化硅的绝缘材料。
在两个相邻公共源极线CSL之间的衬底SUB的区域上，各自在第三方向上穿过多个绝缘膜IL的多个竖直孔H可以在第一方向上顺序地布置。例如，多个竖直孔H可以穿过多个绝缘膜IL接触衬底SUB。具体地，每个竖直孔H的表面层S可以包括掺杂为第一导电类型的硅材料并且可以作为沟道区。此外，每个竖直孔H的内层I可包括绝缘材料(例如，氧化硅或气隙)。
在两个相邻公共源极线CSL之间的区域中，电荷存储层CS可以沿着绝缘膜IL、竖直孔H和衬底SUB的暴露表面布置。电荷存储层CS可以包括栅极绝缘层(另外被称为术语“隧道绝缘层”)、电荷俘获层和阻挡绝缘层。例如，电荷存储层CS可以具有氧化物-氮化物-氧化物(ONO)结构。此外，在两个相邻公共源极线CSL之间的区域中，诸如选择线GSL和SSL的栅电极GE、伪字线DWL和字线WL1至WL7可以布置在电荷存储层CS的暴露表面上。
漏极或漏极接触件DR可以分别布置在竖直孔H上。例如，漏极或漏极接触件DR可以包括掺杂有第二导电类型的杂质的硅材料。在第二方向上延伸的位线BL1至位线BL3可以布置在漏极接触件DR上，以在第一方向上彼此间隔开特定距离。
图4是示出图2的各存储器块中的第一存储器块的等效电路的电路图。
参考图4，第一存储器块BLK1可以是竖直结构NAND闪速存储器，并且图2中示出的存储器块BLK1至存储器块BLKz中的每一个都可以如图4中的那样实现。第一存储器块BLK1可以包括多个NAND单元串NS11至NS33、伪字线DWL1、多个字线WL1至WL7、多个位线BL1至BL3、多个接地选择线GSL1至GSL3、多个串选择线SSL1至SSL3以及公共源极线CSL。这里，NAND单元串的数目、伪字线的数目、字线的数目、位线的数目、接地选择线的数目及串选择线的数目可随着各示例实施例而不同地变化。
NAND单元串NS11、NAND单元串NS21和NAND单元串NS31布置在第一位线BL1和公共源极线CSL之间，NAND单元串NS12、NAND单元串NS22和NAND单元串NS32布置在第二位线BL2和公共源极线CSL之间，并且NAND单元串NS13、NAND单元串NS23和NAND单元串NS33布置在第三位线BL3和公共源极线CSL之间。每一个NAND单元串(例如，NS11)可以包括串选择晶体管SST、多个存储器单元MC1至MC8及接地选择晶体管GST，它们以所列举的次序串联连接。例如，第一存储器单元MC1可连接到伪字线DWL1且可被称作“主单元”。
共同连接到一个位线的各NAND单元串可以构成一列。例如，共同连接到第一位线BL1的NAND单元串NS11、NAND单元串NS21和NAND单元串NS31可以对应于第一列，共同连接到第二位线BL2的NAND单元串NS12、NAND单元串NS22和NAND单元串NS32可以对应于第二列，并且共同连接到第三位线BL3的NAND单元串NS13、NAND单元串NS23和NAND单元串NS33可以对应于第三列。
连接到一个串选择线的NAND单元串可构成一行。例如，连接到第一串选择线SSL1的NAND单元串NS11、NAND单元串NS12和NAND单元串NS13可以对应于第一行，连接到第二串选择线SSL2的NAND单元串NS21、NAND单元串NS22和NAND单元串NS23可以对应于第二行，连接到第三串选择线SSL3的NAND单元串NS31、NAND单元串NS32和NAND单元串NS33可以对应于第三行。
串选择晶体管SST可连接到对应的串选择线(例如，SSL1至SSL3中的一个)。多个存储器单元MC1到MC8中的每一个可连接到对应的字线(例如，WL1至WL8中的一个)。接地选择晶体管GST可以连接到对应的接地选择线(例如，GSL1至GSL3中的一个)，并且串选择晶体管SST可以连接到对应的位线(例如，BL1至BL3中的一个)。接地选择晶体管GST可以连接到公共源极线CSL。
在本示例实施例中，在相同高度处的字线(例如，WL1)通常彼此连接，串选择线SSL1至串选择线SSL3彼此隔离，并且接地选择线GSL1至接地选择线GSL3也彼此隔离。例如，当连接到第一字线WL1并且被包括在与第一列相对应的NAND单元串NS11、NAND单元串NS12和NAND单元串NS13中的存储器单元被编程时，第一字线WL1和第一串选择线SSL1被选择。然而，本发明构思的示例实施例不限于此，并且在另一示例实施例中，接地选择线GSL1至接地选择线GSL3可以彼此共同地连接。
图5A示出了根据示例实施例的第一存储器块的顶视图，并且图5B示出了沿着图5A的线V-V’截取的截面构造。
参考图5A和图5B，存储器块BLK1可以包括在第一方向上彼此间隔开并且在第二方向上延伸的字线切割区域WLC。此外，存储器块BLK1可以包括：多个竖直孔(例如，H11、H31、DH1、H61和H81)，其在第一方向和第二方向上布置在各字线切割区域WLC之间；以及位线BL1至位线BL8，位线BL1至位线BL8在第二方向上延伸并且在第一方向上彼此间隔开。
在示例实施例中，竖直孔可以被分类为连接到位线的沟道孔和除沟道孔之外的伪孔DH。作为示例，连接到第一位线BL1的每一竖直孔是沟道孔(例如，H11)，并且形成为沟道孔H11的存储器单元可执行数据存储功能。另一方面，与沟道孔不同，伪孔DH是不连接到位线BL1至BL8的竖直孔，并且形成为伪孔DH的存储器单元不能执行数据存储功能。
参考图5B，可以在衬底SUB上方布置接地选择线GSL、第一伪字线DWL1和多个字线WL1至WL6。绝缘膜IL可以顺序地布置在衬底SUB、接地选择线GSL、第一伪字线DWL1和字线WL1至WL6之间。此外，沟道孔H11、沟道孔H31、沟道孔H61和沟道孔H81以及伪孔DH1可以在第三方向上延伸以穿过绝缘膜IL、第一伪字线DWL1、字线WL1至字线WL6、以及串选择线SSL。
沟道孔H11、沟道孔H31、沟道孔H61和沟道孔H81以及第一伪字线DWL1中的每一个可以形成主单元。例如，第一沟道孔H11和第一伪字线DWL1可以形成第一主单元MC11和第一主单元MC12，第三沟道孔H31和第一伪字线DWL1可以形成第二主单元MC21和第二主单元MC22，第六沟道孔H61和第一伪字线DWL1可以形成第六主单元MC61和第六主单元MC62，并且第八沟道孔H81和第一伪字线DWL1可以形成第八主单元MC81和第八主单元MC82。此外，伪孔DH1和第一伪字线DWL1可以形成伪单元DC11和伪单元DC12。
在示例实施例中，伪单元DC11和伪单元DC12中的每一个可以被编程为具有比主单元MC11至主单元MC82更高的阈值电压。可替换地，伪单元DC11及伪单元DC12中的每一个可被编程以具有如下的阈值电压，所述阈值电压具有比主单元MC11到MC82的导通电压更高的电平。作为示例，对于执行用于伪单元DC11及伪单元DC12的编程操作的期望的(或可替换地，预设的)时间段，可将禁止电压施加到位线BL1、位线BL3、位线BL6和位线BL8并且可以将具有足以导致从表面层DS1的福勒-诺德海姆(Fowler-Nordheim，FN)隧穿的电平的电压施加到第一伪字线DWL1。因此，在存储器装置100的诸如读取的存储器操作期间，当伪单元DC11和伪单元DC12关断时，伪孔DH1可以与衬底SUB电隔离。
图6A至图6C是示出操作存储器装置的方法的图。具体地，图6A为示出操作存储器装置的方法的流程图，图6B示出在图6A的擦除操作期间用于电压条件的表格，以及图6C示出在伪单元编程期间施加到每一个线的电压的时序图。在下文中，将参考图5B进行关于图6A至图6C的描述。
参考图6A，在操作S10中，存储器装置100可对伪单元DC11及DC12执行擦除操作。例如，参考图6B，在用于伪单元DC11和伪单元DC12的擦除操作期间，可以使串选择线SSL浮置，并且可以将字线擦除电压Vwe施加到第一伪字线DWL1。接地选择线GSL可以被浮置，并且擦除电压V_ERS可以被施加到衬底SUB。
衬底SUB和表面层DS1可以包括具有相同导电性的硅材料。因此，施加到衬底SUB的擦除电压V_ERS可以被传递到表面层DS1。例如，擦除电压V_ERS可以高于字线擦除电压Vwe。由于接地选择线GSL和串选择线SSL处于浮置状态，所以当表面层DS1的电压改变时，接地选择线GSL和串选择线SSL可以受到耦合的影响。也就是说，当表面层DS1的电压增加到擦除电压V_ERS时，接地选择线GSL和串选择线SSL的电压也可以增加。因此，可以防止接地选择晶体管和串选择晶体管被擦除。
例如，施加到第一伪字线DWL1的字线擦除电压Vwe可以低于擦除电压V_ERS并且可以是接地电压。由于表面层DS1和第一伪字线DWL1之间的电压差，因此FN隧穿可以在伪单元DC11和伪单元DC12中发生，并且因此，可以擦除伪单元DC11和伪单元DC12。
接下来，在操作S20中，存储器装置100可以对伪单元DC11和伪单元DC12执行擦除验证，并且确定擦除验证是否通过。例如，当存储器装置100确定未完成对伪单元DC11及伪单元DC12的擦除时，存储器装置100可再次对伪单元DC11及伪单元DC12执行擦除操作。
在操作S30中，存储器装置100可以基于确定针对伪单元DC11和伪单元DC12的擦除操作完成而对伪单元DC11和伪单元DC12进行编程。例如，参考图6C，导通电压V_TN_G可以比第一时间点t1早预设时间段被施加到接地选择线GSL。导通电压V_TN_G可以是接地选择晶体管GST的导通电压。另外，在第一时间点t1处，可将通过电压V_PASS施加到字线WL及伪字线DWL。导通电压V_TN_G可以在字线WL和伪字线DWL之前被施加到接地选择线GSL，由此可以隔离定时以防止沟道的升压。因此，可以防止热载流子注入(HCI)。由于接地电压GND从第一时间点t1到第四时间点t4被施加到公共源极线CSL，所以在伪孔和沟道孔中的每一个中形成的沟道的电压在第一时间点t1和第二时间点t2之间的时段中可以是接地电压。
接下来，在第二时间点t2处，可以向接地选择线GSL施加(或恢复)关断电压。此外，禁止电压V_INH可以被施加到位线BL，并且具有等于或高于导通电压V_TN_S和通过电压V_PASS的电平的总和的电平的电压可以被施加到串选择线SSL。
接下来，在第三时间点t3处，可将编程电压V_PGM施加到伪字线DWL。编程电压V_PGM可以被设置为使得伪单元DC11和伪单元DC12的阈值电压在电平上高于主单元MC11到主单元MC82的导通电压的电平。也就是说，编程电压V_PGM可以被设置为使得伪单元DC11和伪单元DC12的阈值电压在电平上高于主单元MC11到主单元MC82的阈值电压的电平。例如，根据编程电压V_PGM，可以基于FN应力方式对伪单元DC11和伪单元DC12进行编程。在伪单元DC11及伪单元DC12的编程操作完成之后，在第四时间点t4处，可恢复每一个线的电压。
图7是示出根据示例实施例的操作存储器装置的方法的流程图。在下文中，将参考图5B进行关于图7的描述。
参考图7，为了为伪单元DC11和伪单元DC12设置目标阈值电压，在操作S100中，存储器装置100可以搜索要施加到伪单元DC11和伪单元DC12的编程电压。
例如，在对主单元MC11至主单元MC82执行编程操作之后，存储器装置100可以通过将目标阈值电压与由编程操作的执行而形成的阈值电压进行比较来搜索用于对伪字线DWL进行编程的编程电压。在示例实施例中，存储器装置100可以通过与参考图6C描述的对伪单元DC11和伪单元DC12进行编程的方法相同的方法来对主单元MC11至主单元MC82进行编程。
接下来，在操作S110中，存储器装置100可对伪单元DC11和伪单元DC12执行擦除操作，并且在操作S120中，可执行擦除验证。
当擦除操作完成时，在操作S130中，存储器装置100可以基于在操作S100中找到的编程电压对伪单元DC11和伪单元DC12执行编程操作。
图8A至图8C是示出根据另一示例实施例的操作存储器装置的方法的图。具体来说，图8A为示出操作存储器装置的方法的流程图，图8B示出存储器装置的截面图，以及图8C示出当第二伪单元被编程时施加到每一个线的电压的时序图。在关于图8A至图8C的描述中，为了便于描述，将省略上面已经给出的描述。
参考图8A和图8B，在操作S210中，存储器装置100可以对第一伪单元DC11_1和第一伪单元DC12_1以及第二伪单元DC11_2和第二伪单元DC12_2执行擦除操作。例如，第一伪单元DC11_1和第一伪单元DC12_1可以形成为伪孔DH1和第一伪字线DWL1，并且第二伪单元DC11_2和第二伪单元DC12_2可以形成为伪孔DH1和布置在第一伪字线DWL1上方的第二伪字线DWL2。换言之，第二伪单元DC11_2和第二伪单元DC12_2可以分别布置在第一伪单元DC11_1和第一伪单元DC12_1上方。
接下来，在操作S220中，存储器装置100可以对第一伪单元DC11_1、第一伪单元DC12_1、第二伪单元DC11_2和第二伪单元DC12_2执行擦除验证，并且可以确定擦除验证是否通过。
在操作S230中，存储器装置100可基于确定第一伪单元DC11_1、第一伪单元DC12_1、第二伪单元DC11_2和第二伪单元DC12_2的擦除操作的完成而对第一伪单元DC11_1和第一伪单元DC12_1及主单元MC11至主单元MC82中的每一个执行阈值电压控制操作。
在示例实施例中，存储器装置100可以通过向第一伪字线DWL1施加字线编程电压并且向位线BL1、位线BL3、位线BL6和位线BL8施加驱动电压，来对第一伪单元DC11_1和第一伪单元DC12_1以及主单元MC11至主单元MC82中的每一个执行阈值电压控制操作。因此，当未连接到位线的伪孔DH1被升压时，第一伪单元DC11_1和第一伪单元DC12_1可以不被编程，并且主单元MC11至主单元MC82中的每一个可以被编程。换言之，通过操作S230，主单元MC11至主单元MC82的阈值电压的电平可以高于伪单元DC11和伪单元DC12的阈值电压的电平。
接着，在操作S240中，存储器装置100可对第二伪单元DC11_2及第二伪单元DC12_2进行编程。例如，参考图8C，在第一时间点t1处，可将导通电压V_TN_S施加到串选择线SSL。导通电压V_TN_S可以是串选择晶体管SST的导通电压。
因此，串选择晶体管SST可导通，并且然后禁止电压V_INH可在第二时间点t2处被施加到位线BL1、位线BL3、位线BL6及位线BL8中的每一个。
接下来，在第三时间点t3处，可将通过电压V_PASS施加到字线WL1到字线4，并且可将具有期望的(或替代地，预设的)电平的电压施加到第二伪字线DWL2。例如，在第三时间点t3处，具有比随后将被施加的编程电压V_PGM的电平更低的电平的电压可以被施加到第二伪字线DWL2。
接下来，在第四时间点t4处，可将编程电压V_PGM施加到第二伪字线DWL2，并且在第五时间点t5处，可将导通电压V_TN_G施加到接地选择线GSL。例如，导通电压V_TN_G可以是接地选择晶体管GST的导通电压。此外，在第五时间点t5处，导通电压V_TN_D可以被施加到第一伪字线DWL1。在示例实施例中，导通电压V_TN_D可以是具有比主单元MC11至主单元MC82的阈值电压的电平更低的电平并且比第一伪单元DC11_1和第一伪单元DC12_1的阈值电压的电平更高的电平的电压。换言之，当导通电压V_TN_D被施加时，第一伪单元DC11_1和第一伪单元DC12_1可以被导通，并且主单元MC11至主单元MC82可以被关断。因此，在第五时间点t5处，可以使接地选择晶体管GST导通，并且可以对第二伪单元DC11_2和第二伪单元DC12_2执行编程操作。例如，在第五时间点t5处，由于伪孔DH1连接到施加了接地电压GND的公共源极线CSL，因此可以对第二伪单元DC11_2和第二伪单元DC12_2执行HCI方式的编程操作。在第二伪单元DC11_2和第二伪单元DC12_2的编程操作完成之后，在第六时间点t6处，可以恢复每一个线的电压。
在另一示例实施例中，为了设定第二伪单元DC11_2及第二伪单元DC12_2的目标阈值电压，存储器装置100还可以搜索待施加到第二伪单元DC11_2及第二伪单元DC12_2的编程电压。例如，在执行操作S210中的擦除操作之前，存储器装置100可对主单元MC11到主单元MC82执行编程操作，并且可以通过读出由该编程操作的执行引起的阈值电压来搜索用于设定目标阈值电压的编程电压。在示例实施例中，存储器装置100可以以与在操作S240中执行的编程操作的方式相同的方式对主单元MC11至主单元MC82执行编程操作，并且可以通过读出由该编程操作的执行引起的阈值电压来搜索用于设置目标阈值电压的编程电压。
图9示出了根据示例实施例的在执行操作存储器装置的方法之后用于主要单元及伪单元中的每一个的阈值电压分布。
参考图9，根据存储器装置100的操作，主单元MC11至主单元MC82可以具有对应于擦除状态的阈值电压分布E或对应于第一编程状态的阈值电压分布P1。在本示例实施例中，尽管主单元被描述为以SLC方式被编程，但是这仅仅是示例，并且本发明构思的示例实施例不限于此。
根据上述图6A和图7的操作方法的伪单元DC11和伪单元DC12或根据上面描述的图8A的操作方法的第二伪单元DC11_2和第二伪单元DC12_2可以具有处于比与主单元的第一编程状态相对应的阈值电压分布P1的电平更高的电平处的阈值电压分布Px。例如，根据擦除操作，伪单元DC11、伪单元DC12、伪单元DC11_2和伪单元DC12_2可以具有与根据擦除操作的擦除状态相对应的阈值电压分布E，并且然后根据编程操作而具有阈值电压分布Px。
伪单元DC11、伪单元DC12、伪单元DC11_2和伪单元DC12_2具有电平高于主单元MC11至主单元MC82的导通电压V_TN_MC的电平的电压，由此伪单元DC11、伪单元DC12、伪单元DC11_2和伪单元DC12_2在主单元MC11到主单元MC82导通以进行存储器操作时可以被关断。换言之，在存储器操作期间，伪孔DH1可以与衬底SUB电隔离。因此，在诸如数据读取的存储器操作期间，可以减少在伪孔DH1和栅极导电层之间产生的寄生电容，并且因此，由于减小的负载，可以改善存储器装置100的电特性。
图10是示出根据示例实施例的存储器装置被应用于SSD系统的示例的框图。
参考图10，SSD系统1000可以包括主机1100和SSD 1200。SSD1200可以经由信号连接器向主机1100发送信号和从主机1100接收信号，并且可以经由电力连接器接收向其输入的电力。SSD 1200可以包括SSD控制器1210、辅助电源1220和存储器装置1230、存储器装置1240和存储器装置1250。这里，可以根据参考图1至图9描述的示例实施例来实现SSD 1200。存储器装置1230、存储器装置1240及存储器装置1250中的每一个可包括伪单元，并且所述多个伪单元中的每一个可被编程以具有高于每一主要单元的阈值电压的阈值电压。因此，可在存储器操作期间减少由未连接到位线的伪孔引起的负载，并且可改进存储器装置的电特性。
虽然已经参考本发明构思的一些示例实施例具体示出和描述了本发明构思的示例实施例，但是本领域技术人员将理解，在不脱离所附权利要求的精神和范围的情况下，可以在形式和细节上对上述示例实施例做出各种改变。此外，应当理解，本文使用的特定术语仅用于描述示例实施例的目的，而不旨在限制本发明构思的示例实施例。因此，本发明构思的示例实施例的范围应当由所附权利要求及其等同物来限定。

Claims (21)

1.一种操作存储器装置的方法，所述存储器装置包括：衬底；位于所述衬底上方的至少一个伪字线；位于所述至少一个伪字线上方的多个字线；以及多个竖直孔，所述多个竖直孔在垂直于所述衬底的方向上延伸穿过所述至少一个伪字线和所述多个字线，所述多个竖直孔包括沟道孔和伪孔，所述沟道孔是所述多个竖直孔中的连接到位线的竖直孔，所述方法包括：
对多个伪单元执行擦除操作，所述多个伪单元各自包括所述至少一个伪字线之一和所述伪孔之一；
验证所述擦除操作；以及
对所述多个伪单元中的至少一个执行编程操作，使得所述多个伪单元的阈值电压高于主单元的阈值电压，所述主单元各自包括所述至少一个伪字线之一及所述沟道孔之一。
2.根据权利要求1所述的方法，其中，所述至少一个伪字线包括第一伪字线和第二伪字线，所述第二伪字线位于所述第一伪字线上方，并且执行所述编程操作包括：
控制第一伪单元和所述主单元中的每一个的阈值电压，所述第一伪单元是所述多个伪单元中的包括所述第一伪字线和所述伪孔之一的的伪单元。
3.根据权利要求2所述的方法，其中，所述控制第一伪单元和所述主单元中的每一个的阈值电压包括：
将编程电压施加到所述第一伪字线；以及
将驱动电压施加到所述位线。
4.根据权利要求3所述的方法，其中，对所述伪单元执行所述编程操作包括：
在对所述第一伪单元和所述主单元中的每一个的阈值电压的控制之后，对第二伪单元中的每一个执行编程操作，使得所述第二伪单元具有高于所述主单元的所述阈值电压的阈值电压，所述第二伪单元包括所述第二伪字线和所述伪孔之一。
5.根据权利要求4所述的方法，其中，对所述第二伪单元中的每一个执行所述编程操作包括：
将导通电压施加到所述第一伪字线达一时间段，所述导通电压的电压电平低于所述主单元的所述阈值电压的电压电平且高于所述第一伪单元的所述阈值电压的电压电平。
6.根据权利要求5所述的方法，其中，对所述第二伪单元中的每一个执行所述编程操作包括：
将所述编程电压施加到所述第二伪字线达所述时间段的至少一部分。
7.根据权利要求6所述的方法，其中，将所述编程电压施加到所述第二伪字线包括：
将第一电压施加到所述第二伪字线达所述时间段的第一部分，所述第一电压低于所述编程电压；以及
将所述编程电压施加到所述第二伪字线达所述时间段的第二部分。
8.根据权利要求1所述的方法，还包括：
对所述主单元执行所述编程操作；以及
基于对所述主单元的编程操作来搜索伪编程电压以编程所述多个伪单元中的至少一个。
9.根据权利要求8所述的方法，其中，对所述多个伪单元中的至少一个执行所述编程操作包括：
基于所述伪编程电压对所述多个伪单元中的所述至少一个执行所述编程操作。
10.根据权利要求8所述的方法，其中，对所述主单元执行所述编程操作包括：
将具有第一电平的第一电压施加到所述至少一个伪字线达一时间段的第一部分；以及
将具有第二电平的第二电压施加到所述至少一个伪字线达所述时间段的第二部分，所述第二电平高于所述第一电平。
11.根据权利要求10所述的方法，其中，所述存储器装置还包括在所述衬底与所述至少一个伪字线之间的接地选择线，并且将具有所述第二电平的所述第二电压施加到所述至少一个伪字线包括：
将导通电压施加到所述接地选择线。
12.根据权利要求10所述的方法，其中，所述存储器装置还包括在所述多个字线与所述位线之间的串选择线，并且对所述主单元执行所述编程操作包括：
向所述串选择线施加关断电压达所述时间段。
13.根据权利要求1所述的方法，其中，所述存储器装置还包括在所述衬底与所述至少一个伪字线之间的接地选择线，并且对所述伪单元执行所述编程操作包括：
将导通电压施加到所述接地选择线的第一施加步骤；
在所述第一施加步骤之后，将通过电压施加到所述至少一个伪字线和所述多个字线达第一时间段的第二施加步骤；
将关断电压施加到所述接地选择线并且将所述通过电压施加到所述至少一个伪字线和所述多个字线达第二时间段的第三施加步骤；以及
将所述关断电压施加到所述接地选择线并且将编程电压施加到所述至少一个伪字线达第三时间段的第四施加步骤。
14.根据权利要求13所述的方法，其中，所述存储器装置还包括在所述多个字线与所述位线之间的串选择线，并且对所述伪单元执行所述编程操作包括：
将禁止电压施加到所述位线并且将串选择电压施加到所述串选择线达所述第二时间段，所述串选择电压等于或大于所述导通电压和所述通过电压的总和。
15.根据权利要求13所述的方法，其中，所述存储器装置还包括在所述衬底的一部分中的公共源极线，并且对所述伪单元执行所述编程操作包括：
将接地电压施加到所述公共源极线达所述第一时间段至所述第三时间段。
16.一种操作存储器装置的方法，所述存储器装置包括衬底、在所述衬底上方的第一伪字线、在所述第一伪字线上方的第二伪字线、在所述第二伪字线上方的多个字线、以及多个竖直孔，所述多个竖直孔在垂直于所述衬底的方向上延伸穿过所述第一伪字线、所述第二伪字线和所述多个字线，所述多个竖直孔中的每一个包括第一竖直孔和第二竖直孔中的一个，所述方法包括：
对第一伪单元和第二伪单元执行擦除操作，所述第一伪单元包括所述第一竖直孔之一和所述第一伪字线，并且所述第二伪单元包括所述第二竖直孔之一和所述第二伪字线；
验证所述擦除操作；
响应于验证所述擦除操作完成，控制所述第一伪单元和主单元中的每一个的阈值电压，所述主单元各自包括所述第二竖直孔之一和所述第一伪字线；以及
对所述第二伪单元进行编程。
17.根据权利要求16所述的方法，其中，所述存储器装置还包括连接到相应的所述第二竖直孔的多个位线，并且控制所述阈值电压包括：
通过将驱动电压施加到所述多个位线来形成第一阈值电压；以及
通过将编程电压施加到所述第一伪字线而在所述第一伪单元中形成第二阈值电压，所述第二阈值电压低于所述第一阈值电压。
18.根据权利要求17所述的方法，其中，对所述第二伪单元进行编程包括：
将一电压施加到所述第一伪字线，该电压低于所述第一阈值电压且高于所述第二阈值电压。
19.根据权利要求16所述的方法，其中，所述存储器装置还包括在所述多个字线上方的串选择线和在所述串选择线上方的多个位线，所述多个位线连接到相应的所述第二竖直孔，并且对所述第二伪单元进行编程包括：
将导通电压施加到所述串选择线达一时间段；以及
将禁止电压施加到所述多个位线达所述时间段的至少一部分。
20.根据权利要求19所述的方法，其中，对所述第二伪单元进行编程包括：
将通过电压施加到所述多个字线并且将编程电压施加到所述第二伪字线达所述时间段的至少所述部分。
21.一种非易失性存储器装置，包括：
衬底；
多个栅极导电层，其包括位于所述衬底上方的至少一个伪字线和位于所述至少一个伪字线上方的多个字线；
多个位线，其位于所述多个栅极导电层上方，所述多个位线在第一方向上彼此间隔开并且在第二方向上延伸，所述第二方向垂直于所述第一方向；
多个竖直孔，其在垂直于所述衬底的方向上延伸穿过所述多个栅极导电层，所述多个竖直孔包括沟道孔和伪孔，所述沟道孔是所述多个竖直孔中的连接到所述多个位线中的相应位线的竖直孔；
伪单元，所述伪单元各自包括所述至少一个伪字线之一和所述伪孔之一；
主单元，所述主单元各自包括所述多个字线之一和所述沟道孔之一；以及
行解码器，其配置为将一电压施加到所述多个栅极导电层中的每一个，使得当与所述主单元相关联的导通电压被施加到所述至少一个伪字线时，所述伪单元被配置为关断。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022030766A1 (ko) * 2020-08-04 2022-02-10 한양대학교 산학협력단 개선된 3차원 플래시 메모리
KR102483064B1 (ko) * 2020-09-09 2022-12-30 한양대학교 산학협력단 프로그램 동작 시 부스팅 효율을 개선하는 3차원 플래시 메모리 및 그 동작 방법
US11276465B1 (en) * 2020-08-21 2022-03-15 Intel Corporation Device, system and method to float a decoder for deselected address lines in a three-dimensional crosspoint memory architecture
US11900998B2 (en) 2020-09-11 2024-02-13 Intel Corporation Bipolar decoder for crosspoint memory
CN118248198A (zh) * 2021-01-04 2024-06-25 长江存储科技有限责任公司 具有降低的干扰的三维存储器器件编程
CN113345485B (zh) * 2021-06-25 2023-03-10 长江存储科技有限责任公司 非易失性存储装置、系统及其编程操作方法
KR102688493B1 (ko) * 2021-12-22 2024-07-26 한양대학교 산학협력단 수직 채널 구조체의 이상 형상에 의한 셀 특성 열화를 개선하는 회로적 보상 방법 및 시스템

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060239077A1 (en) * 2005-04-20 2006-10-26 Park Ki-Tae NAND Flash Memory Device Having Dummy Memory cells and Methods of Operating Same
US20090135656A1 (en) * 2006-12-14 2009-05-28 Samsung Electronics Co., Ltd. Non-volatile semiconductor memory device with dummy cells and method of programming the same
US20090180317A1 (en) * 2006-01-09 2009-07-16 Samsung Electronics Co., Ltd. Flash memory device including a dummy cell
CN101727977A (zh) * 2008-10-20 2010-06-09 三星电子株式会社 具有包括伪晶体管的存储单元串的闪存装置
KR20100106763A (ko) * 2009-03-24 2010-10-04 주식회사 하이닉스반도체 불휘발성 소자의 동작 방법
KR20110040457A (ko) * 2009-10-14 2011-04-20 삼성전자주식회사 더미 셀을 갖는 불휘발성 메모리 장치 및 그것의 프로그램 방법
CN104143358A (zh) * 2013-05-10 2014-11-12 三星电子株式会社 具有不同的伪字线的三维快闪存储器件和数据储存设备
US20170140829A1 (en) * 2015-11-14 2017-05-18 SK Hynix Inc. Method of initializing 3d non-volatile memory device

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6493261B1 (en) * 2001-01-31 2002-12-10 Advanced Micro Devices, Inc. Single bit array edges
JP2008084471A (ja) 2006-09-28 2008-04-10 Toshiba Corp 半導体記憶装置
US9449690B2 (en) 2013-04-03 2016-09-20 Cypress Semiconductor Corporation Modified local segmented self-boosting of memory cell channels
US9240238B2 (en) 2013-09-20 2016-01-19 Sandisk Technologies Inc. Back gate operation with elevated threshold voltage
JP6139370B2 (ja) 2013-10-17 2017-05-31 株式会社東芝 不揮発性半導体記憶装置
KR20160006343A (ko) 2014-07-08 2016-01-19 에스케이하이닉스 주식회사 반도체 메모리 장치, 그것을 포함하는 메모리 시스템 및 그것의 동작 방법
US9887207B2 (en) 2014-08-18 2018-02-06 Sandisk Technologies Llc Three dimensional NAND device having dummy memory holes and method of making thereof
JP6290124B2 (ja) 2015-03-12 2018-03-07 東芝メモリ株式会社 半導体記憶装置
KR102393976B1 (ko) 2015-05-20 2022-05-04 삼성전자주식회사 반도체 메모리 소자
KR20180106727A (ko) * 2017-03-21 2018-10-01 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US10297330B2 (en) 2017-06-07 2019-05-21 Sandisk Technologies Llc Separate drain-side dummy word lines within a block to reduce program disturb
JP2019160380A (ja) 2018-03-16 2019-09-19 東芝メモリ株式会社 半導体記憶装置

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060239077A1 (en) * 2005-04-20 2006-10-26 Park Ki-Tae NAND Flash Memory Device Having Dummy Memory cells and Methods of Operating Same
US20090180317A1 (en) * 2006-01-09 2009-07-16 Samsung Electronics Co., Ltd. Flash memory device including a dummy cell
US20090135656A1 (en) * 2006-12-14 2009-05-28 Samsung Electronics Co., Ltd. Non-volatile semiconductor memory device with dummy cells and method of programming the same
CN101727977A (zh) * 2008-10-20 2010-06-09 三星电子株式会社 具有包括伪晶体管的存储单元串的闪存装置
KR20100106763A (ko) * 2009-03-24 2010-10-04 주식회사 하이닉스반도체 불휘발성 소자의 동작 방법
KR20110040457A (ko) * 2009-10-14 2011-04-20 삼성전자주식회사 더미 셀을 갖는 불휘발성 메모리 장치 및 그것의 프로그램 방법
CN104143358A (zh) * 2013-05-10 2014-11-12 三星电子株式会社 具有不同的伪字线的三维快闪存储器件和数据储存设备
US20170140829A1 (en) * 2015-11-14 2017-05-18 SK Hynix Inc. Method of initializing 3d non-volatile memory device

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Publication number Publication date
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