KR102441580B1 - 프로그램 성능이 개선된 메모리 장치 및 이의 동작방법 - Google Patents

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Abstract

메모리 장치 및 이의 동작 방법이 개시된다. 본 개시의 실시 예에 따른 메모리 장치는, 상기 복수의 워드라인들 중 제1 워드라인에 연결된 메모리 셀들에 제1 프로그램 동작을 수행하는 단계; 상기 복수의 워드라인들 중 제2 워드라인에 연결된 메모리 셀들에 상기 제1 프로그램 동작을 수행하는 단계; 상기 제1 및 제2 워드라인에 제1 레벨의 턴-온 전압을 인가하고, 상기 복수의 워드라인들 중 제3 워드라인에는 상기 제1 레벨보다 낮은 레벨을 갖는 전압을 인가하고, 상기 복수의 셀 스트링들 중 일부 셀 스트링에 프리차지 동작을 수행하는 단계; 및 상기 제1 워드라인에 연결된 메모리 셀들에 제2 프로그램 동작을 수행하는 단계를 포함한다.

Description

프로그램 성능이 개선된 메모리 장치 및 이의 동작방법{MEMORY DEVICE IMPROVING PROGRAM PERFORMANCE AND OPERATING METHOD THEREOF}
본 개시의 기술적 사상은 메모리 장치에 관한 것으로서, 상세하게는 프로그램 성능이 개선된 메모리 장치 및 이의 동작방법에 관한 것이다.
반도체 메모리 장치로서 불휘발성 메모리 장치는 데이터를 불휘발성하게 저장하는 다수의 메모리 셀들을 포함한다. 불휘발성 메모리 장치의 예로서 플래시 메모리 시스템은 USB(universal serial bus) 드라이브, 디지털 카메라, 이동 전화기, 스마트폰, 태블릿(tablet) PC, 메모리 카드 및 SSD(solid state drive)에서 널리 사용되고 있다. 불휘발성 메모리 장치를 포함하는 메모리 시스템의 경우 대용량이 가능함과 함께 프로그램 된 데이터의 신뢰성을 향상시키는 것이 중요하다.
본 개시의 기술적 사상은 프로그램 성능이 개선된 메모리 장치 및 이의 동작방법에 관한 것으로서, 프리차지 동작 시 워드라인에 인가되는 전압을 제어하는 메모리 장치 및 이의 동작방법을 제공한다.
상기와 같은 목적을 달성하기 위하여, 본 개시의 기술적 사상의 일 측면에 따른 메모리 장치는, 복수의 메모리 셀들을 구비하는 복수의 셀 스트링들, 상기 복수의 메모리 셀들과 연결되는 복수의 워드라인들 및 상기 복수의 셀 스트링들의 일 측에 연결되는 복수의 비트라인들을 포함하는 메모리 셀 어레이; 상기 복수의 셀 스트링들 중 일부 셀 스트링에 대한 프리차지를 제어하는 프리차지 제어회로를 구비하고, 상기 복수의 메모리 셀들에 대한 복수의 데이터 프로그램 스텝을 제어하는 제어로직; 및 상기 제어로직의 제어에 기반하여 상기 복수의 워드라인들 중 적어도 일부를 활성화하는 로우 디코더를 포함하고, 상기 프리차지 제어회로는 상기 프리차지 시, 상기 복수의 워드라인들 중 선택 워드라인 및 상기 선택 워드라인에 인접한 워드라인에 턴-온(turn-on) 전압이 인가되도록 상기 로우 디코더를 제어하는 것을 특징으로 한다.
한편, 본 개시의 기술적 사상의 다른 일 측면에 따른 메모리 셀 어레이를 구비하는 메모리 장치의 동작 방법에 있어서, 상기 메모리 셀 어레이는 복수의 메모리 셀들을 구비하는 복수의 셀 스트링들, 상기 복수의 메모리 셀들과 연결되는 복수의 워드라인들 및 상기 복수의 셀 스트링들의 일 측에 연결되는 복수의 비트라인들을 포함하고, 상기 복수의 워드라인들 중 제1 워드라인에 연결된 메모리 셀들에 제1 프로그램 동작을 수행하는 단계; 상기 복수의 워드라인들 중 제2 워드라인에 연결된 메모리 셀들에 상기 제1 프로그램 동작을 수행하는 단계; 상기 제1 및 제2 워드라인에 턴-온 전압을 인가하고, 상기 복수의 셀 스트링들 중 일부 셀 스트링에 프리차지 동작을 수행하는 단계; 및 상기 제1 워드라인에 연결된 메모리 셀들에 제2 프로그램 동작을 수행하는 단계를 포함한다.
한편, 본 개시의 기술적 사상의 또 다른 일 측면에 따른 메모리 셀 어레이를 구비하는 메모리 장치의 동작방법에 있어서, 상기 메모리 셀 어레이는 복수의 메모리 셀들을 구비하는 복수의 셀 스트링들 및 상기 복수의 메모리 셀들과 연결되는 복수의 워드라인들을 포함하고, 상기 워드라인들 중 제1 워드라인 및 상기 제1 워드라인과 인접한 제2 워드라인에 제1 전압을 인가하고, 상기 복수의 셀 스트링들 중 하나 이상의 비선택 셀 스트링을 프리차지 하는 단계; 상기 제1 워드라인 및 상기 제2 워드라인 각각에 연결된 메모리 셀들에 제1 프로그램 동작을 수행하는 단계; 및 상기 제1 워드라인 및 상기 제2 워드라인에 상기 제1 전압과 상이한 레벨을 갖는 제2 전압을 인가하고, 상기 하나 이상의 비선택 셀 스트링을 프리차지 하는 단계를 포함한다.
본 개시의 기술적 사상에 따른 메모리 장치 및 이의 동작 방법에 따르면, 비선택 셀 스트링에 대한 프리차지 시, 선택 워드라인 및 선택 워드라인에 인접한 워드라인에 턴-온 전압이 인가될 수 있다. 이에 따라, 선택 워드라인에 연결된 메모리 셀의 채널까지 프리차지 전압이 전달될 수 있으므로, 차후 프로그램 동작 시 비선택 셀 스트링의 부스팅 효율이 증가할 수 있다. 또한, 부스팅 효율이 증가됨으로써, 프로그램 성능이 개선될 수 있다.
도 1은 본 개시의 예시적 실시 예에 따른 메모리 시스템을 나타내는 블록도이다.
도 2a 내지 2c는 본 개시의 예시적 실시 예에 따른 프로그램 동작을 설명하기 위한 도면이다.
도 3은 본 개시의 다른 예시적 실시 예에 따른 프로그램 동작을 설명하기 위한 도면이다.
도 4는 본 개시의 예시적 실시 예에 따른 메모리 장치의 블록도이다.
도 5는 도 4의 메모리 블록들 중 제1 메모리 블록의 구현 예를 나타내는 사시도이다.
도 6은 도 4의 메모리 블록들 중 제1 메모리 블록의 등가회로를 나타내는 회로도이다.
도 7은 도 5에 개시된 메모리 블록의 단면 중 일부를 도시한다.
도 8은 본 개시의 예시적 실시 예에 따른 메모리 장치의 동작방법을 설명하기 위한 순서도를 도시한다.
도 9는 본 개시의 예시적 실시 예에 따른 메모리 장치의 동작방법을 설명하기 위한 순서도를 도시한다.
도 10a 및 도 10b는 본 개시의 예시적 실시 예에 따른 메모리 장치의 동작방법을 설명하기 위한 타이밍도이다.
도 11은 본 개시의 예시적 실시 예에 따른 프리차지 시 셀 스트링을 보여주는 도면이다.
도 12a 및 도 12b는 본 개시의 예시적 실시 예에 따른 메모리 장치의 동작 방법을 설명하기 위한 타이밍도이다.
도 13a 내지 도 13d는 본 개시의 예시적 실시 예에 따른 메모리 장치의 동작 방법을 설명하기 위한 타이밍도이다.
도 14는 본 개시의 예시적 실시 예들에 따른 메모리 장치를 SSD 시스템에 적용한 예를 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 개시의 실시 예에 대해 상세히 설명한다.
도 1은 본 개시의 예시적 실시 예에 따른 메모리 시스템을 나타내는 블록도이다. 도 1을 참조하면, 메모리 시스템(1)은 메모리 컨트롤러(10) 및 메모리 장치(100)를 포함할 수 있다. 메모리 컨트롤러(10)는 버퍼 메모리(12)를 포함할 수 있으며, 메모리 장치(100)는 메모리 셀 어레이(110), 로우 디코더(140) 및 프리차지 제어회로(132)를 포함할 수 있다.
일부 실시 예들에서, 메모리 시스템(1)은 전자 장치에 내장되는 내부 메모리로 구현될 수 있고, 예를 들어, 임베디드 UFS(Universal Flash Storage) 메모리 장치, eMMC(embedded Multi-Media Card), 또는 SSD(Solid State Drive)일 수 있다. 일부 실시 예들에서, 메모리 시스템(1)은 전자 장치에 착탈 가능한 외장 메모리로 구현될 수 있고, 예를 들어, UFS 메모리 카드, CF(Compact Flash), SD(Secure Digital), Micro-SD(Micro Secure Digital), Mini-SD(Mini Secure Digital), xD(extreme Digital) 또는 메모리 스틱(Memory Stick)일 수 있다.
메모리 컨트롤러(10)는 호스트(HOST)로부터의 기록/독출 요청에 응답하여 메모리 장치(100)에 저장된 데이터를 독출하거나 또는 메모리 장치(100)에 데이터를 프로그램하도록 메모리 장치(100)를 제어할 수 있다. 구체적으로, 메모리 컨트롤러(10)는 메모리 장치(100)에 어드레스(ADDR), 커맨드(CMD) 및 제어신호(CTRL)를 제공함으로써, 메모리 장치(100)에 대한 프로그램, 독출 및 소거 동작을 제어할 수 있다. 또한, 프로그램하기 위한 데이터(DATA)와 독출된 데이터(DATA)가 메모리 컨트롤러(10)와 메모리 장치(100) 사이에서 송수신될 수 있다.
메모리 컨트롤러(10)에 구비된 버퍼 메모리(12)는, 호스트(HOST)로부터 전송된 데이터 및 메모리 장치(100)로부터 독출된 데이터를 임시 저장할 수 있다. 예를 들어, 호스트(HOST)로부터 전송된 데이터는 메모리 셀 어레이(110)에 프로그램하기 위한 데이터(DATA)로서, 복수의 데이터 프로그램 스텝을 통해 메모리 셀 어레이(110)에 기입될 수 있다.
예시적 실시 예에 있어서, 버퍼 메모리(12)에 저장된 제1 데이터들에 기반하여, 메모리 셀 어레이(110)의 제1 워드라인에 연결된 메모리 셀들에 대한 제1 프로그램 동작이 수행될 수 있다. 이어서, 버퍼 메모리(12)에 저장된 제2 데이터들에 기반하여, 메모리 셀 어레이(110)의 제2 워드라인에 연결된 메모리 셀들에 대한 제1 프로그램 동작이 수행되고, 그 다음, 상기 제1 데이터들에 기반하여 제1 워드라인에 연결된 메모리 셀들에 대한 제2 프로그램 동작이 수행될 수 있다.
일 예로, 제1 프로그램 동작은 프리-프로그램(pre-program) 동작이고, 제2 프로그램 동작은 제1 프로그램 동작에 대한 리프로그램(reprogram) 동작일 수 있다. 다른 예로, 제1 및 제2 프로그램 동작은 쉐도우 프로그램(shadow program) 동작일 수도 있다. 이에 대한 자세한 설명은 후술하기로 한다.
예를 들어, 메모리 장치(100)는 단일의 메모리 칩으로 구성할 수 있다. 다른 예로, 메모리 장치(100)는 복수의 메모리 칩들로 구성할 수도 있다. 하나의 메모리 칩은 단일의 다이(die) 또는 복수의 다이들로 구성될 수 있다. 하나의 다이는 단일의 플레인(plane) 또는 복수의 플레인들로 구성될 수 있다. 하나의 플레인은 복수의 메모리 블록들을 포함하고, 메모리 블록들 각각은 복수의 페이지(page)들을 포함하고, 페이지들 각각은 복수의 섹터(sector)들을 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 셀들을 포함할 수 있으며, 예를 들어, 복수의 메모리 셀들은 플래쉬 메모리 셀들일 수 있다. 메모리 셀 어레이(110)는 복수의 스트링 선택 라인들 및 복수의 비트라인들이 교차하는 지점들에 각각 연결되는 복수의 셀 스트링들(또는, 낸드 스트링들)을 포함할 수 있고, 각각의 셀 스트링은 복수의 메모리 셀들을 포함할 수 있다. 예를 들어, 셀 스트링은 반도체 기판으로부터 수직한 방향으로 신장되도록 구현될 수 있으며, 이에 따라 각각의 셀 스트링은 반도체 기판을 기준으로 수직하게 위치하는 복수의 메모리 셀들을 포함할 수 있다. 셀 스트링들에 포함된 메모리 셀들은 복수의 워드라인들과 연결될 수 있다.
예시적 실시 예에 있어서, 메모리 셀에 대한 프로그램 동작 전, 복수의 셀 스트링들 중 일부의 셀 스트링에 대한 프리차지(precharge) 동작이 수행될 수 있다. 예를 들어, 프리차지 제어회로(132)는 메모리 셀에 대한 프로그램 동작 전, 비선택 셀 스트링에 대해 프리차지 동작이 수행되도록 로우 디코더(140)를 제어할 수 있다.
프리차지 동작 시, 비선택 셀 스트링에 프리차지 전압이 인가될 수 있다. 일 예로, 프리차지 전압은 비트라인을 통해 비선택 셀 스트링에 인가될 수 있다. 다른 예로, 프리차지 전압은 공통 소스 라인을 통해 비선택 셀 스트링에 인가될 수 있다. 또 다른 예로, 프리차지 전압은 비트라인과 공통 소스 라인의 양 라인을 통해 비선택 셀 스트링에 인가될 수도 있다.
예시적 실시 예에 있어서, 일부의 셀 스트링에 대한 프리차지 동작 시, 특정 워드라인 및 상기 특정 워드라인에 인접한 워드라인에 턴-온(turn-on) 전압이 인가될 수 있다. 턴-온 전압은, 예를 들어 특정 워드라인 및 상기 특정 워드라인과 인접한 워드라인에 연결된 메모리 셀들의 문턱전압 이상의 레벨을 가진 전압일 수 있다. 예를 들어 프리차지 제어회로(132)는, 일부의 셀 스트링에 대한 프리차지 동작 시, 특정 워드라인 및 상기 특정 워드라인에 인접한 워드라인에 턴-온 전압이 인가되도록 로우 디코더(140)를 제어할 수 있다. 예시적 실시 예에 있어서, 특정 워드라인 및 상기 특정 워드라인과 인접한 워드라인에 연결된 메모리 셀들의 문턱전압은, 제1 프로그램 동작이 수행됨에 따라 상승된 문턱전압을 의미할 수 있다.
예를 들어, 특정 워드라인에 제1 프로그램 동작이 수행된 다음, 상기 특정워드라인과 인접한 워드라인에 제1 프로그램 동작이 수행될 수 있다. 다음, 상기 특정 워드라인에 제2 프로그램 동작이 수행될 수 있다. 예시적 실시 예에 있어서, 상기 특정 워드라인에 대한 제2 프로그램 동작 전 수행되는 프리차지 동작에서, 상기 특정 워드라인 및 이와 인접한 워드라인에 턴-온 전압이 인가될 수 있다.
예시적 실시 예에 있어서, 상기 특정 워드라인은 선택 워드라인일 수 있다. 선택 워드라인은, 예를 들어 프로그램 전압이 인가되는 워드라인일 수 있다. 또한, 예시적 실시 예에 있어서, 특정 워드라인에 인접한 워드라인은, 선택 워드라인의 상부에 배치된 워드라인 및 선택 워드라인의 하부에 배치된 워드라인 중 적어도 하나를 포함할 수 있다.
메모리 장치(100)의 데이터 기입을 위해 복수의 프로그램 스텝이 채용됨에 따라, 비선택 셀 스트링에 프리차지 동작 시, 선택 워드라인과 인접한 워드라인에 연결된 메모리 셀들의 문턱전압은 제1 프로그램 동작이 수행됨에 따라 상승된 상태일 수 있다. 본 개시의 실시 예에 따르면, 제2 프로그램 동작 수행 전 비선택 셀 스트링의 프리차지 시, 선택 워드라인 및 선택 워드라인에 인접한 워드라인에 턴-온 전압이 인가될 수 있다. 이에 따라, 선택 워드라인에 연결된 메모리 셀의 채널까지 프리차지 전압이 전달될 수 있으므로, 차후 프로그램 동작 시 비선택 셀 스트링의 부스팅 효율이 증가할 수 있다. 또한, 부스팅 효율이 증가됨으로써, 프로그램 성능이 개선될 수 있다.
도 2a 내지 2c는 본 개시의 예시적 실시 예에 따른 프로그램 동작을 설명하기 위한 도면이다. 구체적으로, 도 2a는 제1 및 제2 프로그램 동작의 수행 순서를 설명하기 위한 표를 도시한다. 도 2b 및 도 2c는 각각 제1 및 제2 프로그램 동작 시 형성되는 메모리 셀의 문턱전압 산포의 일 예를 나타내는 그래프이다.
도 2a를 참조하면, 도시된 표 안에는, 프로그램 동작의 순번을 의미하는 숫자가 기재된다. 예를 들어 제1 프로그램 동작(1st PGM) 및 제2 프로그램 동작(2nd PGM)은, 동일 스트링 선택 라인 단위 내에서, 제1 워드라인(WL[1]), 제2 워드라인(WL[2]), 제3 워드라인(WL[3]) 순으로 수행될 수 있다. 또한, 제1 프로그램 동작(1st PGM) 및 제2 프로그램 동작(2nd PGM)은, 동일 워드라인 내에서, 제1 스트링 선택 라인(SSL[1])으로부터 제4 스트링 선택 라인(SSL[4]) 방향으로 수행될 수 있다. 다만, 이에 한정되는 것은 아니고, 제1 내지 제4 스트링 선택 라인(SSL[1]~SSL[4]) 의 수행 순서는 다양하게 변경이 가능하다.
본 실시 예에서, 프로그램 단위에 4개의 스트링 선택 라인들이 포함된 경우로 설명되나, 이는 설명의 편의를 위한 것일 뿐 이에 한정되지 않는다. 프로그램 단위는, 예를 들어 페이지 단위 또는 블록 단위일 수 있다.
구체적으로, 제1 워드라인(WL[1])에 연결된 메모리 셀들 중, 제1 스트링 선택 라인(SSL[1])으로부터 제4 스트링 선택 라인(SSL[4]) 순으로, 각 스트링 선택 라인에 연결된 셀 스트링들에 포함된 메모리 셀들에 제1 프로그램 동작(1st PGM)이 수행될 수 있다. 다음, 제2 워드라인(WL[2])에 연결된 메모리 셀들 중, 제1 스트링 선택 라인(SSL[1])으로부터 제4 스트링 선택 라인(SSL[4]) 순으로, 각 스트링 선택 라인에 연결된 셀 스트링들에 포함된 메모리 셀들에 제1 프로그램 동작(1st PGM)이 수행될 수 있다.
제2 워드라인(WL[2])에 연결된 메모리 셀들에 대한 제1 프로그램 동작(1st PGM) 수행 완료 후, 제1 워드라인(WL[1])에 연결된 메모리 셀들에 대한 제2 프로그램 동작(2nd PGM)이 수행될 수 있다. 예를 들어, 제1 워드라인(WL[1])에 연결된 메모리 셀들 중, 제1 스트링 선택 라인(SSL[1])으로부터 제4 스트링 선택 라인(SSL[4]) 순으로, 각 스트링 선택 라인에 연결된 셀 스트링들에 포함된 메모리 셀들에 제2 프로그램 동작(2nd PGM)이 수행될 수 있다.
다음, 제3 워드라인(WL[3])에 연결된 메모리 셀들에 대한 제1 프로그램 동작(1st PGM)이 수행되고, 제2 워드라인(WL[2])에 연결된 메모리 셀들에 대한 제2 프로그램 동작(2nd PGM)이 수행될 수 있다. 이하, 나머지 워드라인들에 전술한 패턴에 따른 제1 및 제2 프로그램 동작(1st PGM, 2nd PGM)이 수행될 수 있다.
도 2b를 더 참조하면, 제1 프로그램 동작(1st PGM)이 수행된 워드라인에 연결된 메모리 셀들의 문턱전압 산포가 도시된다. 본 실시 예에서, 메모리 셀이 TLC 방식에 따라 프로그램 되는 것으로 설명되나, 이는 하나의 예시일 뿐 이에 한정되는 것은 아니다.
제1 프로그램 동작(1st PGM)이 수행됨에 따라, 메모리 셀들은 8개의 문턱전압 산포들을 가질 수 있다. 일 예로서, 소거 상태(E)의 문턱전압 산포와 함께 제1 내지 제7 프로그램 상태(P1~P7)의 문턱전압 산포가 형성될 수 있다. 제1 프로그램 동작(1st PGM) 수행이 완료된 메모리 셀들은 거친(coarse) 문턱전압 산포를 가질 수 있다. 예를 들어, 각 프로그램 상태의 산포들은 인접한 다른 산포들과 중첩되는 영역이 발생할 수 있다. 제1 프로그램 동작(1st PGM)은, 프리-프로그램 동작으로 명명될 수 있다.
도 2c를 더 참조하면, 제2 프로그램 동작(2nd PGM)까지 수행된 워드라인에 연결된 메모리 셀들의 문턱전압 산포가 도시된다. 제2 프로그램 동작(2nd PGM)은 1차적인 거친 산포가 형성된 메모리 셀들에 대해, 2차적인 정교한(fine) 산포를 형성할 수 있다. 즉, 제2 프로그램 동작(2nd PGM)이 수행됨에 따라, 메모리 셀들은 상호 중첩된 영역이 없는 독립적인 최종 문턱전압 산포들을 가질 수 있다. 제2 프로그램 동작(2nd PGM)은, 리프로그램 동작으로 명명될 수 있다. 예를 들어, 프리-프로그램 및 리프로그램 동작은, 수직형 불휘발성 메모리(Vertical Nonvolatile Memory) 구조에서 수행될 수 있다.
도 3은 본 개시의 다른 예시적 실시 예에 따른 프로그램 동작을 설명하기 위한 도면이다.
도 3을 참조하면, 제1 프로그램 동작(1st PGM) 및 제2 프로그램 동작(2nd PGM)은 워드라인 단위로 수행될 수 있다. 구체적으로, 제1 워드라인(WL[1])에 연결된 메모리 셀들에 제1 프로그램 동작(1st PGM)이 수행된 다음, 제2 워드라인(WL[2])에 연결된 메모리 셀들에 제1 프로그램 동작(1st PGM)이 수행될 수 있다. 다음, 제1 워드라인(WL[1])에 연결된 메모리 셀들에 제2 프로그램 동작(2nd PGM)이 수행되고, 그 다음 제3 워드라인(WL[3])에 연결된 메모리 셀들에 제1 프로그램 동작(1st PGM)이 수행될 수 있다. 다음, 제2 워드라인(WL[2])에 연결된 메모리 셀들에 제2 프로그램 동작이 수행될 수 있다. 이하, 나머지 워드라인들에 전술한 패턴에 따른 제1 및 제2 프로그램 동작(1st PGM, 2nd PGM)이 수행될 수 있다.
본 실시 예에 따른 제1 및 제2 프로그램 동작(1st PGM, 2nd PGM)은, 쉐도우프로그램 동작으로 명명될 수 있다. 예를 들어 쉐도우 프로그램 동작에 따라, 제1 프로그램 동작(1st PGM)이 완료된 메모리 셀들은 LSB(Least Significant Bit) 데이터가 프로그램 되고, 제2 프로그램 동작(2nd PGM)까지 완료된 메모리 셀들은 MSB(Most Significant Bit) 데이터까지 프로그램 될 수 있다. 예를 들어, 쉐도우 프로그램 동작은, 평면형 불휘발성 메모리(Planar Nonvolatile Memory) 구조에서 수행될 수 있다.
도 4는 본 개시의 예시적 실시 예에 따른 메모리 장치의 블록도이다. 예를 들어, 도 4는 도 1의 메모리 장치(100)의 일 구현 예를 나타낼 수 있다.
도 4를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 전압 생성기(120), 제어 로직(130), 로우 디코더(140), 페이지 버퍼(150) 및 공통 소스 라인 드라이버(160)를 포함할 수 있다. 도 4에 도시되지는 않았으나, 메모리 장치(100)는 데이터 입출력 회로 또는 입출력 인터페이스 등 메모리 동작에 관련된 다른 다양한 구성 요소들을 더 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 셀들을 포함하고, 워드라인들(WL), 스트링 선택 라인들(SSL), 접지 선택 라인들(GSL), 공통 소스 라인들(CSL) 및 비트라인들(BL)에 연결될 수 있다. 메모리 셀 어레이(110)는 워드라인들(WL), 스트링 선택 라인들(SSL) 및 접지 선택 라인들(GSL)을 통해 로우 디코더(140)에 연결되고, 비트라인들(BL)을 통해 페이지 버퍼(150)에 연결될 수 있다. 또한, 메모리 셀 어레이(110)는 공통 소스 라인(CSL)을 통해 공통 소스 라인 드라이버(160)에 연결될 수 있다.
예를 들어, 메모리 셀 어레이(110)에 포함된 복수의 메모리 셀들은 공급되는 전력이 차단되더라도 저장된 데이터를 유지하는 불휘발성 메모리 셀일 수 있다. 구체적으로, 메모리 셀이 불휘발성 메모리 셀인 경우, 메모리 장치(100)는 EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(flash memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM(Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM(Magnetic Random Access Memory) 또는 FRAM(Ferroelectric Random Access Memory) 등일 수 있다. 이하에서는, 복수의 메모리 셀들이 낸드(NAND) 플래시 메모리 셀들인 경우를 예로 하여 본 개시의 실시 예들이 설명되나, 본 개시의 기술적 사상이 이에 제한되지 아니하는 점은 이해될 것이다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함하고, 각 메모리 블록은 평면 구조 또는 3차원 구조를 가질 수 있다. 메모리 셀 어레이(110)는 싱글 레벨 셀(Single Level Cell, SLC)들을 포함하는 싱글 레벨 셀 블록, 멀티 레벨 셀(Multi Level Cell, MLC)들을 포함하는 멀티 레벨 셀 블록, 트리플 레벨 셀(Triple Level Cell, TLC)들을 포함하는 트리플 레벨 셀 블록 및 쿼드 레벨 셀(Quad Level Cell)들을 포함하는 쿼드 레벨 셀 블록 중 적어도 하나를 포함할 수 있다. 예를 들어, 복수의 메모리 블록들(BLK1~BLKz) 중 일부 메모리 블록은 싱글 레벨 셀 블록일 수 있고, 다른 메모리 블록들은 멀티 레벨 셀 블록, 트리플 레벨 셀 블록 또는 쿼드 레벨 셀 블록일 수 있다.
전압 생성기(120)는 메모리 장치(100) 내에서 이용되는 각종 전압들을 생성할 수 있으며, 일 예로서 프로그램 동작을 위해 선택 워드라인으로 제공되는 프로그램 전압(V_PGM) 및 비선택 워드라인들로 제공되는 패스 전압(V_PASS)을 생성할 수 있다. 또한, 도 2에는 도시되지 않았으나, 전압 생성기(120)는 스트링 선택 라인들(SSL) 및 접지 선택 라인들(GSL)로 제공되는 스트링 선택 전압 및 접지 선택 전압(이상, 미도시)을 더 생성할 수 있다.
예시적 실시 예에 있어서, 전압 생성기(120)는 프리차지 동작 시 선택 워드라인 및 선택 워드라인과 인접한 워드라인으로 제공되는 턴-온 전압(V_ON)을 생성할 수 있다. 예를 들어, 턴-온 전압(V_ON)은, 제1 프로그램 동작(1st PGM)이 수행된 메모리 셀의 문턱전압 이상의 레벨을 가질 수 있다.
제어 로직(130)은 메모리 컨트롤러(10)로부터 수신한 커맨드(CMD), 어드레스(ADDR) 및 제어신호(CTRL)를 기초로, 메모리 셀 어레이(110)에 데이터를 프로그램하거나 메모리 셀 어레이(110)로부터 데이터를 독출하기 위한 각종 내부 제어 신호를 출력할 수 있다. 예를 들어, 제어 로직(130)은 전압 생성기(120)에서 생성되는 각종 전압들의 레벨을 제어하기 위한 전압 제어신호(CTRL_vol)를 출력할 수 있다. 또한, 제어 로직(130)은 공통 소스 라인 드라이버(160)의 공통 소스 라인(CSL)에 대한 드라이빙을 제어하기 위한 제어신호(CTRL_bias)를 출력할 수 있다.
제어 로직(130)은 로우 디코더(140)에 로우 어드레스(X-ADDR)를 제공할 수 있으며, 페이지 버퍼(150)에 칼럼 어드레스(Y-ADDR)를 제공할 수 있다. 로우 디코더(140)는 로우 어드레스(X-ADDR)에 응답하여 선택된 메모리 블록의 워드라인들 중 적어도 하나를 선택할 수 있다. 프로그램 동작 시, 로우 디코더(140)는 로우 어드레스(X-ADDR)에 응답하여 선택 메모리 셀의 워드라인에 프로그램 전압(V_PGM)을 제공할 수 있으며, 비선택된 메모리 셀들의 워드라인들에 패스 전압(V_PASS)을 제공할 수 있다. 페이지 버퍼(150)는 기입 드라이버(write driver) 또는 감지 증폭기(sense amplifier)로 동작할 수 있다. 프로그램 동작 시, 페이지 버퍼(150)는 기입 드라이버로 동작하여 메모리 셀 어레이(110)에 저장하고자 하는 데이터(DATA)에 따른 전압을 비트라인들(BL)에 인가할 수 있다. 한편, 독출 동작 시에 페이지 버퍼(150)는 감지 증폭기로 동작하여 메모리 셀 어레이(110)에 저장된 데이터(DATA)를 감지할 수 있다.
제어 로직(130)은 메모리 셀 어레이(110)에 복수의 데이터 프로그램 스텝이 수행되도록 전압 생성기(120), 로우 디코더(140), 페이지 버퍼(150) 및 공통 소스 라인 드라이버(160)를 제어할 수 있다. 예를 들어, 제어 로직(130)은 메모리 셀 어레이(110)에 대한 제1 프로그램 동작(1st PGM) 및 제2 프로그램 동작(2nd PGM)을 제어할 수 있다. 다만, 이는 하나의 예시일 뿐, 프로그램 스텝은 제1 내지 제3 프로그램 동작을 포함할 수 있고, 또는 그 이상의 프로그램 동작을 포함할 수도 있다.
제어 로직(130)은 프리차지 제어회로(132)를 포함할 수 있다. 다만, 본 개시의 실시 예들이 이에 국한될 필요는 없으며, 프리차지 제어회로(132)는 제어 로직(130) 외부에 구비되어도 무방할 것이다.
프리차지 제어회로(132)는 일부의 셀 스트링에 대한 프리차지가 수행되도록전압 생성기(120), 로우 디코더(140), 페이지 버퍼(150) 및 공통 소스 라인 드라이버(160)를 제어할 수 있다. 예를 들어, 프리차지가 수행되는 일부의 셀 스트링은 비선택 셀 스트링일 수 있다. 프리차지 제어회로(132)는, 제1 프로그램 동작(1st PGM) 및 제2 프로그램 동작(2nd PGM) 수행 전 비선택 셀 스트링에 프리차지 동작이 수행되도록 제어함으로써, 차후 프로그램 시 비선택 셀 스트링의 부스팅 효율을 향상시킬 수 있다.
예시적 실시 예에 있어서, 프리차지 제어회로(132)는 제2 프로그램 동작(2nd PGM)을 위한 프리차지 시, 복수의 워드라인들(WL) 중 선택 워드라인 및 선택 워드라인에 인접한 워드라인에 턴-온 전압(V_ON)이 인가되도록 로우 디코더(140)를 제어할 수 있다. 이에 따라, 비선택 셀 스트링에 대한 프리차지 시, 제1 프로그램 동작(1st PGM)까지 수행된 메모리 셀들은 턴-온되고 채널(channel)을 형성할 수 있다.
예시적 실시 예에 있어서, 선택 워드라인에 인접한 워드라인은, 선택 워드라인의 상부에 배치된 워드라인을 포함할 수 있다. 또는, 선택 워드라인에 인접한 워드라인은, 선택 워드라인의 하부에 배치된 워드라인을 포함할 수 있다.
예를 들어, 선택 워드라인 및 선택 워드라인에 인접한 워드라인에 연결된 메모리 셀들에 제1 프로그램 동작(1st PGM)이 수행되기 전, 선택 워드라인 및 선택 워드라인에 인접한 워드라인에 제1 전압이 인가되면서 비선택 셀 스트링은 프리차지 될 수 있다. 또한, 선택 워드라인 및 선택 워드라인에 인접한 워드라인에 연결된 메모리 셀들에 제1 프로그램 동작(1st PGM)이 수행된 후 제2 프로그램 동작(2nd PGM)이 수행되기 전, 선택 워드라인 및 선택 워드라인에 인접한 워드라인에 제2 전압이 인가되면서 비선택 셀 스트링은 프리차지 될 수 있다. 예시적 실시 예에 있어서, 제1 전압과 제2 전압은 상이한 레벨을 가질 수 있다. 일 예로, 제2 전압은 제1 전압보다 높은 레벨을 가질 수 있다.
프리차지 동작 시, 프리차지 전압은 비트라인(BL) 및 공통 소스 라인(CSL) 중 적어도 하나의 라인을 통해 비선택 셀 스트링에 인가될 수 있다. 일 예로, 프리차지 제어회로(132)는 비트라인(BL)을 통해 비선택 셀 스트링에 프리차지 전압이 인가되도록 페이지 버퍼(150)를 제어할 수 있다. 다른 예로, 프리차지 제어회로(132)는 공통 소스 라인(CSL)을 통해 비선택 셀 스트링에 프리차지 전압이 인가되도록 공통 소스 라인 드라이버(160)를 제어할 수 있다. 또 다른 예로, 프리차지 제어회로(132)는 비트라인(BL) 및 공통 소스 라인(CSL)의 양 라인을 통해 비선택 셀 스트링에 프리차지 전압이 인가되도록, 페이지 버퍼(150) 및 공통 소스 라인 드라이버(160)를 제어할 수 있다.
도 5는 도 4의 메모리 블록들 중 제1 메모리 블록의 구현 예를 나타내는 사시도이다.
도 5를 참조하면, 제1 메모리 블록(BLK1)은 기판(SUB)에 대해 수직 방향으로 형성될 수 있다. 도 5에서는, 제1 메모리 블록(BLK1)이 4개의 선택 라인들(GSL, SSL1~SSL3), 8개의 워드라인들(WL1~WL8), 그리고 3개의 비트라인들(BL1~BL3)을 포함하는 것으로 도시되어 있으나, 실제로는 이것들보다 더 많거나 적을 수 있다. 또한 다른 예로서, 제1 메모리 블록(BLK1)은 제1 워드라인(WL1)과 그라운드 선택 라인(GSL) 사이 및/또는 제8 워드라인(WL8)과 스트링 선택 라인(SSL1~SSL3) 사이에 하나 이상의 더미 워드라인을 포함할 수도 있다.
기판(SUB)은 제1 도전형(예를 들어, p 형)으로 도핑된 폴리실리콘막 일 수 있다. 기판(SUB)은 벌크 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator: SOI) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator: GOI) 기판, 실리콘-게르마늄 기판 또는 선택적 에피택시얼 성장(selective epitaxial growth: SEG)을 수행하여 획득한 에피택시얼 박막의 기판일 수 있다. 기판(SUB)은 반도체 물질로 이루어질 수 있으며, 예를 들어, 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 갈륨비소(GaAs), 인듐갈륨비소(InGaAs), 알루미늄갈륨비소(AlGaAs), 또는 이들의 혼합물 중 적어도 하나를 포함할 수 있다.
기판(SUB)에는, 기판(SUB) 상에 제1 방향을 따라 신장되고, 제2 도전형(예를 들어, n 형)의 불순물들이 도핑된 공통 소스 라인(CSL)이 제공될 수 있다. 인접한 두 공통 소스 라인(CSL) 사이의 기판(SUB)의 영역 상에, 제1 방향을 따라 신장되는 복수의 절연막들(IL)이 제3 방향을 따라 순차적으로 제공되며, 복수의 절연막들(IL)은 제3 방향을 따라 특정 거리만큼 이격될 수 있다. 예를 들어, 복수의 절연막들(IL)은 실리콘 산화물과 같은 절연 물질을 포함할 수 있다.
인접한 두 공통 소스 라인들(CSL) 사이의 기판(SUB)의 영역 상에, 제1 방향을 따라 순차적으로 배치되며, 제3 방향을 따라 복수의 절연막들(IL)을 관통하는 복수의 필라들(pillars)(P)이 제공될 수 있다. 예를 들어, 복수의 필라들(P)은 복수의 절연막들(IL)을 관통하여 기판(SUB)과 컨택할 수 있다. 구체적으로, 각 필라(P)의 표면층(surface layer)(S)은 제1 도전형으로 도핑된 실리콘 물질을 포함할 수 있고, 채널 영역으로 기능할 수 있다. 한편, 각 필라(P)의 내부층(I)은 실리콘 산화물과 같은 절연 물질 또는 에어 갭(air gap)을 포함할 수 있다.
인접한 두 공통 소스 라인들(CSL) 사이의 영역에서, 절연막들(IL), 필라들(P) 및 기판(SUB)의 노출된 표면을 따라 전하 저장층(charge storage layer, CS)이 제공될 수 있다. 전하 저장층(CS)은 게이트 절연층(또는 '터널링 절연층'이라고 지칭함), 전하 트랩층 및 블로킹 절연층을 포함할 수 있다. 예를 들어, 전하 저장층(CS)은 ONO(oxide-nitride-oxide) 구조를 가질 수 있다. 또한, 인접한 두 공통 소스 라인들(CSL) 사이의 영역에서, 전하 저장층(CS)의 노출된 표면 상에, 선택 라인들(GSL, SSL) 및 워드라인들(WL1 ~ WL8)과 같은 게이트 전극(GE)이 제공될 수 있다.
복수의 필라들(P) 상에는 드레인들 또는 드레인 컨택들(DR)이 각각 제공될 수 있다. 예를 들어, 드레인들 또는 드레인 컨택들(DR)은 제2 도전형을 갖는 불순물들이 도핑된 실리콘 물질을 포함할 수 있다. 드레인 컨택들(DR) 상에, 제2 방향으로 신장되고 제1 방향을 따라 특정 거리만큼 이격되어 배치된 비트라인들(BL1~BL3)이 제공될 수 있다.
도 6은 도 4의 메모리 블록들 중 제1 메모리 블록의 등가회로를 나타내는 회로도이다.
도 6을 참조하면, 제1 메모리 블록(BLK1)은 수직 구조의 낸드 플래쉬 메모리 일 수 있고, 도 4에 도시된 각 메모리 블록들(BLK1~BLKz)은 도 6과 같이 구현될 수 있다. 제1 메모리 블록(BLK1)은 복수의 낸드 셀 스트링들(NS11~NS33), 복수의 워드라인들(WL1~WL8), 복수의 비트라인들(BL1~BL3), 복수의 그라운드 선택 라인들(GSL1~GSL3), 복수의 스트링 선택 라인들(SSL1~SSL3) 및 공통 소스 라인(CSL)을 포함할 수 있다. 여기서, 낸드 셀 스트링들의 개수, 워드라인들의 개수, 비트라인들의 개수, 그라운드 선택 라인의 개수 및 스트링 선택 라인들의 개수는 실시 예에 따라 다양하게 변경될 수 있다.
제1 비트라인(BL1)과 공통 소스 라인(CSL) 사이에 낸드 셀 스트링들(NS11, NS21, NS31)이 제공되고, 제2 비트라인(BL2)과 공통 소스 라인(CSL) 사이에 낸드 셀 스트링들(NS12, NS22, NS32)이 제공되고 제3 비트라인(BL3)과 공통 소스 라인(CSL) 사이에 낸드 셀 스트링들(NS13, NS23, NS33)이 제공된다. 각 낸드 셀 스트링(예를 들면, NS11)은 직렬로 연결된 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1~MC8) 및 그라운드 선택 트랜지스터(GST)를 포함할 수 있다.
하나의 비트라인에 공통으로 연결된 낸드 셀 스트링들은 하나의 칼럼을 구성할 수 있다. 예를 들어, 제1 비트라인(BL1)에 공통으로 연결된 낸드 셀 스트링들(NS11, NS21, NS31)은 제1 칼럼에 대응되고, 제2 비트라인(BL2)에 공통으로 연결된 낸드 셀 스트링들(NS12, NS22, NS32)은 제2 칼럼에 대응되며, 제3 비트라인(BL3)에 공통으로 연결된 낸드 셀 스트링들(NS13, NS23, NS33)은 제3 칼럼에 대응될 수 있다.
하나의 스트링 선택 라인에 연결되는 낸드 셀 스트링들은 하나의 로우를 구성할 수 있다. 예를 들어, 제1 스트링 선택 라인(SSL1)에 연결된 낸드 셀 스트링들(NS11, NS12, NS13)은 제1 로우에 대응되고, 제2 스트링 선택 라인(SSL2)에 연결된 낸드 셀 스트링들(NS21, NS22, NS23)은 제2 로우에 대응되며, 제3 스트링 선택 라인(SSL3)에 연결된 낸드 셀 스트링들(NS31, NS32, NS33)은 제3 로우에 대응될 수 있다.
스트링 선택 트랜지스터(SST)는 대응하는 스트링 선택 라인(SSL1 내지 SSL3)에 연결될 수 있다. 복수의 메모리 셀들(MC1~MC8)은 각각 대응하는 워드라인(WL1~WL8)에 연결될 수 있다. 그라운드 선택 트랜지스터(GST)는 대응하는 그라운드 선택 라인(GSL1~GSL3)에 연결되고, 스트링 선택 트랜지스터(SST)는 대응하는 비트라인(BL1~BL3)에 연결될 수 있다. 그라운드 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결될 수 있다.
본 실시 예에서, 동일 높이의 워드라인(예를 들면, WL1)은 공통으로 연결되어 있고, 스트링 선택 라인들(SSL1~SSL3)은 서로 분리되어 있고, 그라운드 선택 라인들(GSL1~GSL3)도 서로 분리되어 있다. 예를 들어, 제1 워드라인(WL1)에 연결되어 있고, 제1 칼럼에 대응되는 낸드 셀 스트링(NS11, NS12, NS13)에 포함된 메모리 셀들을 프로그램 하는 경우에는, 제1 워드라인(WL1)과 제1 스트링 선택 라인(SSL1)이 선택된다. 그러나, 본 개시는 이에 한정되지 않고, 다른 실시예에서, 그라운드 선택 라인들(GSL1~GSL3)은 공통으로 연결될 수 있다.
도 7은 도 5에 개시된 메모리 블록의 단면 중 일부를 도시한다. 도 7은, 예를 들어 도 5의 A 부분을 도시할 수 있다.
도 7을 참조하면, 임의의 셀 스트링에 대한 다양한 프리차지 방향이 개시된다. 일 예로, 셀 스트링에 대한 프리차지 동작은, 공통 소스 라인(CSL) 방향에서 수행될 수 있다(①). 다시 말해서, 프리차지 동작 시, 셀 스트링에는 공통 소스 라인(CSL)을 통해 프리차지 전압이 인가될 수 있다.
다른 예로, 셀 스트링에 대한 프리차지 동작은, 비트라인(BL3) 방향에서 수행될 수 있다(②). 다시 말해서, 프리차지 동작 시, 셀 스트링에는 비트라인(BL3)을 통해 프리차지 전압이 인가될 수 있다.
또 다른 예로, 셀 스트링에 대한 프리차지 동작은, 공통 소스 라인(CSL) 및 비트라인(BL3)의 양 방향에서 수행될 수 있다(③). 다시 말해서, 프리차지 동작 시, 셀 스트링에는 공통 소스 라인(CSL) 및 비트라인(BL3)의 양 라인을 통해 프리차지 전압이 인가될 수 있다.
도 8은 본 개시의 예시적 실시 예에 따른 메모리 장치의 동작방법을 설명하기 위한 순서도를 도시한다. 메모리 장치는 복수의 메모리 셀들을 구비하는 복수의 셀 스트링들, 메모리 셀들과 연결되는 복수의 워드라인들, 셀 스트링들의 일 측에 연결되는 비트라인들 및 셀 스트링들의 타 측에 연결되는 공통 소스 라인을 포함하는 메모리 셀 어레이를 구비할 수 있다.
도 8을 참조하면, 메모리 셀 어레이에 대한 복수 스텝의 데이터 프로그램 동작 수행에 있어서, 제1 워드라인에 연결된 메모리 셀들에 제1 프로그램 동작이 수행될 수 있다(S100). 또한, 제2 워드라인에 연결된 메모리 셀들에 제1 프로그램 동작이 수행될 수 있다(S110). 예를 들어, 제1 프로그램 동작을 통해, 제1 워드라인 및 제2 워드라인에 연결된 메모리 셀들은 거친 산포를 형성할 수 있다.
다음, 제1 및 제2 워드라인에 제1 레벨의 턴-온 전압을 인가되고, 일부 셀 스트링에 프리차지 동작이 수행될 수 있다(S110). S110 단계에서, 복수의 워드라인들 중 제3 워드라인에는 제1 레벨보다 낮은 레벨의 전압이 인가될 수 있다. 예를 들어, 제3 워드라인은 비선택 워드라인일 수 있다. 또는, 제3 워드라인은 선택 워드라인과 인접하지 않는 워드라인일 수 있다.
예시적 실시 예에 있어서, 제1 및 제2 워드라인은, 각각 선택 워드라인 및 이와 인접한 워드라인일 수 있다. 또한, 턴-온 전압은, 제1 프로그램 동작이 수행된 메모리 셀의 문턱 전압 이상의 레벨을 가질 수 있다. 또한, 프리차지 동작이 수행되는 일부 셀 스트링은, 비선택 셀 스트링일 수 있다. 다음, 제1 워드라인에 연결된 메모리 셀들에 제2 프로그램 동작이 수행될 수 있다(S130).
도 9는 본 개시의 예시적 실시 예에 따른 메모리 장치의 동작방법을 설명하기 위한 순서도를 도시한다.
도 9를 참조하면, 제1 및 제2 워드라인에 제1 전압이 인가되고, 비선택 셀 스트링이 프리차지 될 수 있다(S200). 예를 들어, S200단계에서는 제1 프로그램 동작 수행을 위한 프리차지가 수행될 수 있다. 다음, 제1 및 제2 워드라인에 연결된 메모리 셀들에 제1 프로그램 동작이 수행될 수 있다(S210).
다음, 제1 및 제2 워드라인에 제1 전압과 상이한 레벨을 갖는 제2 전압이 인가되고, 비선택 셀 스트링이 프리차지 될 수 있다(S220). 예를 들어, S220단계에서는 제2 프로그램 동작 수행을 위한 프리차지가 수행될 수 있다. 예시적 실시 예에 있어서, 제2 전압은 제1 전압보다 높은 레벨을 가질 수 있다. 제2 전압은, 제1 프로그램 동작이 수행된 메모리 셀들에 대한 턴-온 전압일 수 있다.
도 10a 및 도 10b는 본 개시의 예시적 실시 예에 따른 메모리 장치의 동작방법을 설명하기 위한 타이밍도이다. 예를 들어, 도 10a 및 도 10b는 비트라인 방향으로부터 프리차지가 수행되는 경우의 타이밍도일 수 있다.
도 10a를 참조하면, 제1 시간(T1)부터 제2 시간(T2)까지의 구간은 프리차지 구간(PRC)으로, 제2 시간(T2)부터 제3 시간(T3)까지의 구간은 리커버리 구간(RCV)으로 각각 구분될 수 있다. 프리차지 구간(PRC)에서, 비선택 스트링 선택 라인(SSL_Unsel)에 인가되는 전압이 상승하고, 이에 따라, 비선택 스트링 선택 라인(SSL_Unsel)에 연결된 스트링 선택 트랜지스터(예를 들어, 도 6의 SST)는 턴-온 될 수 있다. 또한, 비선택 비트라인(BL_Unsel)에 인가되는 전압이 상승할 수 있다. 예시적 실시 예에 있어서, 프리차지 구간(PRC)에서 비선택 비트라인(BL_Unsel)에는, 프리차지 전압이 인가될 수 있다. 이에 따라, 비선택 셀 스트링은 비선택 비트라인(BL_Unsel)을 통해, 프리차지 전압이 인가될 수 있다. 프리차지 구간(PRC)은, 제1 프로그램 동작(1st PGM) 수행을 위한 프리차지 구간(@1st PGM)일 수도 있고, 제2 프로그램 동작(2nd PGM) 수행을 위한 프리차지 구간(@2nd PGM)일 수도 있다. 일 예로, 제1 프로그램 동작(1st PGM) 수행을 위한 프리차지 구간(@1st PGM)에서 제n 워드라인(WLn)(n은 자연수) 및 이와 인접한 워드라인(WLn-1, WLn+1)에 제1 전압이 인가될 수 있다. 또한, 제2 프로그램 동작(2nd PGM) 수행을 위한 프리차지 구간(@2nd PGM)에서 제n 워드라인(WLn) 및 이와 인접한 워드라인(WLn-1, WLn+1)에, 제1 전압보다 높은 레벨의 제2 전압이 인가될 수 있다. 예를 들어, 제n 워드라인(WLn)은 선택 워드라인일 수 있다.
예시적 실시 예에 있어서, 제2 프로그램 동작(2nd PGM) 수행을 위한 프리차지 구간(@2nd PMG)에서, 제n 워드라인(WLn) 및 이와 인접한 워드라인(WLn-1, WLn+1)에 턴-온 전압이 인가될 수 있다. 이에 따라, 프리차지 구간(PRC)에서, 비선택 셀 스트링에 포함된 메모리 셀들 중 제n-1 내지 제n+1 워드라인(WLn-1~WLn+1)에 연결된 메모리 셀들은 턴-온 될 수 있다.
예시적 실시 예에 있어서, 제n-1 내지 제n+1 워드라인(WLn-1~WLn+1) 외의 워드라인들(WL_Unsel)에는 그라운드 전압이 인가될 수 있다. 이에 따라, 비선택 셀 스트링의 부스팅 효율은 더욱 향상될 수 있다.
예를 들어, 프리차지 구간(PRC)에서 공통 소스 라인(CSL)에 인가되는 전압은 상승할 수 있다. 이에 따라, 부스팅 된 셀 스트링들에서 공통 소스 라인(CSL) 쪽으로 전자들이 빠져나가는 현상이 개선될 수 있다. 다만, 이는 하나의 예일 뿐 이에 한정되는 것은 아니다.
리커버리 구간(RCV)에서, 비선택 스트링 선택 라인(SSL_Unsel)에 인가된 전압은 상승 전의 레벨로 회복될 수 있다. 또한, 리커버리 구간(RCV)에서, 제n-1 내지 제n+1 워드라인(WLn-1~WLn+1)에 인가된 전압은 상승 전의 레벨로 회복될 수 있다.
도 10b를 참조하면, 제1 시간(T1)부터 제2 시간(T2)까지의 구간은 프리차지 구간(PRC)으로, 제2 시간(T2)부터 제3 시간(T3)까지의 구간은 제1 리커버리 구간(RCV1)으로, 제3 시간(T3)부터 제4 시간(T4)까지의 구간은 제2 리커버리 구간(RCV2)으로 각각 구분될 수 있다.
도 10b의 타이밍도는 도 10a의 타이밍도와 유사하다. 다만 본 실시 예에 따르면, 프리차지 구간(PRC)에서 선택 비트라인(BL_Sel) 및 비선택 비트라인(BL_Unsel)에 인가되는 전압이 모두 상승하고, 제2 리커버리 구간(RCV2)에서 선택 비트라인(BL_Sel)에 인가되는 전압은 상승 전의 레벨로 회복될 수 있다. 또한, 프리차지 구간(PRC)에서, 그라운드 선택 라인(GSL)에 인가되는 전압이 상승하고 공통 소스 라인(CSL)에 인가되는 전압은 상승하지 않고 그대로 유지될 수 있다. 공통 소스 라인(CSL)에 인가되는 전압은, 제2 리커버리 구간(RCV2) 후 제4 시간(T4)에서 상승할 수 있다.
도 11은 본 개시의 예시적 실시 예에 따른 프리차지 시 셀 스트링을 보여주는 도면이다. 도 11은, 제1 프로그램 동작(1st PGM)이 수행되고 제2 프로그램 동작(2nd PGM) 수행 전, 프리차지 구간(PRC)에서의 셀 스트링(NSn)의 일 예를 도시할 수 있다.
도 11을 참조하면, 셀 스트링(NSn)에는 비트라인(BL)을 통해 프리차지 전압이 인가될 수 있다. 셀 스트링(Nsn)에서, 제k+1 메모리 셀(MCk+1) 및 제k 메모리 셀(MCk)은 제1 프로그램 동작(1st PGM)이 수행된 상태일 수 있다. 다시 말해서, 제k+1 메모리 셀(MCk+1) 및 제k 메모리 셀(MCk)의 문턱 전압은, 제1 프로그램 동작(1st PGM) 수행 전보다 상승한 상태일 수 있다.
예를 들어, 제k 워드라인(WLk)은 제2 프로그램 동작(2nd PGM)이 수행될 선택 워드라인일 수 있다. 예시적 실시 예에 따라, 프리차지 구간(PRC)에서 제k-1 내지 제k+1 워드라인(WLk-1~WLk+1)에는 턴-온 전압(V_ON)이 인가될 수 있다. 이에 따라, 제2 프로그램 동작(2nd PGM)을 위한 프리차지 구간(PRC)에서 선택 워드라인에 인접한 워드라인은 턴-온 되어 채널을 형성할 수 있으므로, 선택 워드라인에 연결된 메모리 셀까지 프리차지 전압이 도달할 수 있다. 이로써, 차후 프로그램 동작 시 비선택 셀 스트링의 부스팅 효율이 증가할 수 있다.
예를 들어, 제k-1 메모리 셀(MCk-1)은 제1 및 제2 프로그램 동작(1st PGM, 2nd PGM)이 수행된 상태일 수 있다. 제k-1 메모리 셀(MCk-1)에 연결된 제k-1 워드라인(WLk-1)에 턴-온 전압(V_ON)이 인가됨에 따라, 차후 제k 메모리 셀(MCk)에 대한 프로그램 동작 시 핫 캐리어 인젝션(Hot Carrier Injection) 현상 등의 발생이 방지될 수 있다.
도 12a 및 도 12b는 본 개시의 예시적 실시 예에 따른 메모리 장치의 동작 방법을 설명하기 위한 타이밍도이다. 예를 들어, 도 12a 및 도 12b는 공통 소스 라인 방향으로부터 프리차지가 수행되는 경우의 타이밍도일 수 있다.
도 12a의 타이밍도는 도 10a의 타이밍도와 유사하다. 다만 본 실시 예에 따르면, 프리차지 구간(PRC)에서 스트링 선택 라인(SSL)에 인가되는 전압은 상승하지 않고 그대로 유지될 수 있고, 그라운드 선택 라인(GSL)에 인가되는 전압이 상승할 수 있다. 이에 따라, 비선택 셀 스트링은 공통 소스 라인(CSL)을 통해, 프리차지 전압이 인가될 수 있다. 예를 들어, 프리차지 구간(PRC)에서 공통 소스 라인(CSL)에 인가되는 전압은 상승하지 않고 그대로 유지될 수 있다. 일 예로, 프리차지 구간(PRC)에서 공통 소스 라인(CSL)에 인가되는 전압은 그라운드 전압으로 유지될 수 있다. 이에 따라, 비선택 셀 스트링은 그라운드 전압으로 프리차지 될 수 있다.
도 12b의 타이밍도는 도 12a의 타이밍도와 유사하다. 다만, 도 12b의 타이밍도는, 프리차지 구간(PRC), 제1 리커버리 구간(RCV1) 및 제2 리커버리 구간(RCV2)으로 구분될 수 있다.
본 실시 예의 프리차지 구간(PRC)에서, 공통 소스 라인(CSL)에 인가되는 전압은 상승할 수 있다. 예를 들어, 프리차지 구간(PRC)에서 공통 소스 라인(CSL)에 인가되는 전압은, 그라운드 전압보다 높은 레벨의 전압(VCSL1)일 수 있다. 또한, 제2 리커버리 구간(RCV2)에서, 공통 소스 라인(CSL)에 인가되는 전압은, 상승 전의 레벨보다 높은 레벨의 전압(VCSL2)으로 회복될 수 있다.
도 13a 내지 도 13d는 본 개시의 예시적 실시 예에 따른 메모리 장치의 동작 방법을 설명하기 위한 타이밍도이다. 예를 들어, 도 13a 내지 도 13d는, 비트라인 및 공통 소스 라인의 양방향으로부터 프리차지가 수행되는 경우의 타이밍도일 수 있다.
도 13a의 타이밍도는 도 10a의 타이밍도와 유사하다. 다만 본 실시 예에 따르면, 프리차지 구간(PRC)에서 그라운드 선택 라인(GSL)에 인가되는 전압은 상승할 수 있다. 또한, 프리차지 구간(PRC) 및 리커버리 구간(RCV)에서, 공통 소스 라인(CSL)에 인가된 전압은 상승하지 않고 그대로 유지될 수 있다.
도 13b의 타이밍도는 도 13a의 타이밍도와 유사하다. 다만, 도 13b의 타이밍도는, 프리차지 구간(PRC), 제1 리커버리 구간(RCV1) 및 제2 리커버리 구간(RCV2)으로 구분될 수 있다.
본 실시 예의 프리차지 구간(PRC)에서, 공통 소스 라인(CSL)에 인가되는 전압은 상승할 수 있다. 예를 들어, 프리차지 구간(PRC)에서 공통 소스 라인(CSL)에 인가되는 전압은, 그라운드 전압보다 높은 레벨(VCSL1)의 전압일 수 있다. 또한, 제2 리커버리 구간(RCV2)에서, 공통 소스 라인(CSL)에 인가되는 전압은, 상승 전의 레벨보다 높은 레벨의 전압(VCSL2)으로 회복될 수 있다.
도 13c의 타이밍도는 도 10b의 타이밍도와 유사하다. 다만 본 실시 예에 따르면, 프리차지 구간(PRC), 제1 리커버리 구간(RCV1) 및 제2 리커버리 구간(RCV2)에서 선택 비트라인(BL_Sel) 및 비선택 비트라인(BL_Unsel)에 각각 인가되는 전압은 상승하지 않고 그대로 유지될 수 있다. 또한, 공통 소스 라인(CSL)에 인가되는 전압은, 제2 리커버리 구간(RCV2)에서 상승할 수 있다.
도 13d의 타이밍도는 도 13c의 타이밍도와 유사하다. 다만 본 실시 예에 따르면, 프리차지 구간(PRC)에서, 공통 소스 라인(CSL)에 인가되는 전압은 상승할 수 있다. 예를 들어, 프리차지 구간(PRC)에서 공통 소스 라인(CSL)에 인가되는 전압은, 그라운드 전압보다 높은 레벨의 전압(VCSL1)일 수 있다. 또한, 제2 리커버리 구간(RCV2)에서, 공통 소스 라인(CSL)에 인가되는 전압은, 상승 전의 레벨보다 높은 레벨의 전압(VCSL2)으로 회복될 수 있다.
도 14는 본 개시의 예시적 실시 예들에 따른 메모리 장치를 SSD 시스템에 적용한 예를 나타내는 블록도이다.
도 14를 참조하면, SSD 시스템(1000)은 호스트(1100) 및 SSD(1200)를 포함할 수 있다. SSD(1200)는 신호 커넥터를 통해 호스트(1100)와 신호를 주고 받으며, 전원 커넥터를 통해 전원을 입력 받을 수 있다. SSD(1200)는 SSD 컨트롤러(1210), 보조 전원 장치(1220) 및 메모리 장치들(1230, 1240, 1250)을 포함할 수 있다. 이 때, SSD(1200)는 도 1 내지 도 13d를 참조하여 상술된 실시 예들을 이용하여 구현될 수 있다. 이에 따라, 메모리 장치들(1230, 1240, 1250) 각각은 프리차지 동작을 수행할 수 있다. 메모리 장치들(1230, 1240, 1250) 각각은 프리차지 제어회로(1232)를 포함할 수 있고, 이에 따라, 프리차지 동작 시 선택 워드라인 및 선택 워드라인에 인접한 워드라인에 턴-온 전압이 인가될 수 있다. 이로써, SSD 시스템(1000)의 프로그램 성능이 향상될 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시 예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시 예들이 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (10)

  1. 메모리 셀 어레이를 구비하는 메모리 장치의 동작 방법에 있어서, 상기 메모리 셀 어레이는 복수의 메모리 셀들을 구비하는 복수의 셀 스트링들, 상기 복수의 메모리 셀들과 연결되는 복수의 워드라인들 및 상기 복수의 셀 스트링들의 일 측에 연결되는 복수의 비트라인들을 포함하고,
    상기 복수의 워드라인들 중 제1 및 제2 워드라인에 제1 레벨의 턴-온 전압을 인가하고, 상기 복수의 워드라인들 중 제3 워드라인에는 상기 제1 레벨보다 낮은 레벨을 갖는 전압을 인가하고, 상기 복수의 셀 스트링들 중 일부 셀 스트링에 프리차지 동작을 수행하는 단계;
    상기 제1 워드라인에 연결된 메모리 셀들에 제1 프로그램 동작을 수행하는 단계;
    상기 제2 워드라인에 연결된 메모리 셀들에 상기 제1 프로그램 동작을 수행하는 단계;
    상기 제1 및 제2 워드라인에 제2 레벨의 턴-온 전압을 인가하고, 상기 제3 워드라인에는 상기 제2 레벨보다 낮은 레벨을 갖는 전압을 인가하고, 상기 복수의 셀 스트링들 중 일부 셀 스트링에 프리차지 동작을 수행하는 단계; 및
    상기 제1 워드라인에 연결된 메모리 셀들에 제2 프로그램 동작을 수행하는 단계를 포함하고,
    상기 제1 레벨의 턴-온 전압은 상기 제2 레벨의 턴-온 전압보다 낮은 것을 특징으로 하는 메모리 장치의 동작방법.
  2. 제1 항에 있어서,
    상기 제1 및 제2 워드라인은 상호 인접하게 배치된 것을 특징으로 하는 메모리 장치의 동작방법.
  3. 제1 항에 있어서,
    상기 일부 셀 스트링에 프리차지 동작을 수행하는 단계는,
    상기 복수의 비트라인들 중 상기 일부 셀 스트링에 연결된 비트라인들에 프리차지 전압을 인가하는 단계를 포함하고,
    상기 제1 워드라인은 상기 제2 워드라인 상부에 배치되는 것을 특징으로 하는 메모리 장치의 동작방법.
  4. 제1 항에 있어서,
    상기 메모리 셀 어레이는 상기 복수의 셀 스트링들의 타 측에 연결되는 하나 이상의 공통 소스 라인을 더 포함하고,
    상기 일부 셀 스트링에 프리차지 동작을 수행하는 단계는,
    상기 하나 이상의 공통 소스 라인에 프리차지 전압을 인가하는 단계를 포함하고,
    상기 제1 워드라인은 상기 제2 워드라인 하부에 배치되는 것을 특징으로 하는 메모리 장치의 동작방법.
  5. 제1 항에 있어서,
    상기 일부 셀 스트링에 프리차지 동작을 수행하는 단계는,
    상기 복수의 워드라인들 중 상기 제1 및 제2 워드라인 외의 워드라인에는 그라운드 전압을 인가하는 것을 특징으로 하는 메모리 장치의 동작방법.
  6. 제1 항에 있어서,
    상기 일부 셀 스트링에 프리차지 동작을 수행하는 단계는,
    상기 복수의 셀 스트링들 중 비선택 셀 스트링들에 상기 프리차지 동작을 수행하는 단계를 포함하는 것을 특징으로 하는 메모리 장치의 동작방법.
  7. 메모리 셀 어레이를 구비하는 메모리 장치의 동작방법에 있어서, 상기 메모리 셀 어레이는 복수의 메모리 셀들을 구비하는 복수의 셀 스트링들 및 상기 복수의 메모리 셀들과 연결되는 복수의 워드라인들을 포함하고,
    상기 워드라인들 중 제1 워드라인 및 상기 제1 워드라인과 인접한 제2 워드라인에 제1 전압을 인가하고, 상기 복수의 셀 스트링들 중 하나 이상의 비선택 셀 스트링을 프리차지 하는 단계;
    상기 제1 워드라인 및 상기 제2 워드라인 각각에 연결된 메모리 셀들에 제1 프로그램 동작을 수행하는 단계; 및
    상기 제1 워드라인 및 상기 제2 워드라인에 상기 제1 전압과 상이한 레벨을 갖는 제2 전압을 인가하고, 상기 하나 이상의 비선택 셀 스트링을 프리차지 하는 단계를 포함하고,
    상기 하나 이상의 비선택 셀 스트링을 프리차지 하는 단계는,
    선택 비트라인에 인가된 전압을 상승시키는 단계를 포함하는 메모리 장치의 동작방법.
  8. 제7 항에 있어서,
    상기 제2 전압은 상기 제1 전압보다 높은 레벨을 갖는 것을 특징으로 하는 메모리 장치의 동작방법.
  9. 복수의 메모리 셀들을 구비하는 복수의 셀 스트링들, 상기 복수의 메모리 셀들과 연결되는 복수의 워드라인들 및 상기 복수의 셀 스트링들의 일 측에 연결되는 복수의 비트라인들을 포함하는 메모리 셀 어레이;
    상기 복수의 셀 스트링들 중 일부 셀 스트링에 대한 프리차지를 제어하는 프리차지 제어회로를 구비하고, 상기 복수의 메모리 셀들에 대한 복수의 데이터 프로그램 스텝을 제어하는 제어로직; 및
    상기 제어로직의 제어에 기반하여 상기 복수의 워드라인들 중 적어도 일부를 활성화하는 로우 디코더를 포함하고,
    상기 복수의 데이터 프로그램 스텝은, 순차적으로 상기 복수의 메모리 셀들에 대한 문턱전압 산포를 형성하는 제1 프로그램 동작 및 제2 프로그램 동작을 포함하고,
    상기 프리차지 제어회로는,
    상기 제1 프로그램 동작을 위한 프리차지 시, 상기 복수의 워드라인들 중 선택 워드라인 및 상기 선택 워드라인에 인접한 워드라인에 제1 레벨의 턴-온(turn-on) 전압이 인가되고, 다른 워드라인에는 상기 턴-온 전압보다 낮은 레벨의 전압이 인가되고, 상기 제2 프로그램 동작을 위한 프리차지 시, 상기 복수의 워드라인들 중 선택 워드라인 및 상기 선택 워드라인에 인접한 워드라인에 제2 레벨의 턴-온 전압이 인가되도록 상기 로우 디코더를 제어하고,
    상기 제1 레벨의 턴-온 전압은 상기 제2 레벨의 턴-온 전압보다 낮은 것을 특징으로 하는 메모리 장치.
  10. 삭제
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