KR20190120502A - 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 프로그램 방법 - Google Patents

비휘발성 메모리 장치 및 비휘발성 메모리 장치의 프로그램 방법 Download PDF

Info

Publication number
KR20190120502A
KR20190120502A KR1020180043766A KR20180043766A KR20190120502A KR 20190120502 A KR20190120502 A KR 20190120502A KR 1020180043766 A KR1020180043766 A KR 1020180043766A KR 20180043766 A KR20180043766 A KR 20180043766A KR 20190120502 A KR20190120502 A KR 20190120502A
Authority
KR
South Korea
Prior art keywords
voltage
program
turn
word line
program loop
Prior art date
Application number
KR1020180043766A
Other languages
English (en)
Other versions
KR102532998B1 (ko
Inventor
이강빈
박일한
조종후
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020180043766A priority Critical patent/KR102532998B1/ko
Priority to US16/213,420 priority patent/US10629267B2/en
Priority to CN201910250910.8A priority patent/CN110390971A/zh
Publication of KR20190120502A publication Critical patent/KR20190120502A/ko
Priority to US16/822,905 priority patent/US10892015B2/en
Application granted granted Critical
Publication of KR102532998B1 publication Critical patent/KR102532998B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5642—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/32—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G11C16/3427—Circuits or methods to prevent or reduce disturbance of the state of a memory cell when neighbouring cells are read or written
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/14—Word line organisation; Word line lay-out
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/562—Multilevel memory programming aspects
    • G11C2211/5621—Multilevel programming verification
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels

Abstract

비휘발성 메모리 장치의 프로그램을 위해, 접지 선택 트랜지스터들을 통하여 소스 라인의 프리차지 전압으로 복수의 셀 스트링들의 채널들을 프리차지한다. N번째 (N은 자연수) 프로그램 루프의 검증 독출 구간 동안 상기 복수의 셀 스트링들 중 선택 셀 스트링의 선택 접지 선택 트랜지스터에 턴온 전압을 인가한다. 상기 N번째 프로그램 루프의 상기 검증 독출 구간이 완료된 후에도 N+1번째 프로그램 루프의 상기 채널들의 프리차지를 위해 상기 선택 접지 선택 트랜지스터에 인가되는 상기 턴온 전압을 리커버리 하지 않고 유지한다. 검증 독출 동작이 완료된 후에도 선택 접지 선택 라인의 턴온 전압을 리커버리 없이 유지하여 선택 접지 선택 트랜지스터를 통한 셀 스트링의 채널을 초기화함으로써 상기 비휘발성 메모리 장치의 전력 소모를 감소하고 동작 속도를 향상시킬 수 있다.

Description

비휘발성 메모리 장치 및 비휘발성 메모리 장치의 프로그램 방법{Nonvolatile memory device and method of programming in the same}
본 발명은 반도체 집적 회로에 관한 것으로서, 더욱 상세하게는 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 프로그램 방법에 관한 것이다.
데이터를 저장하기 위한 반도체 메모리 장치는 크게 휘발성(volatile) 메모리 장치와 비휘발성(non-volatile) 메모리 장치로 대별될 수 있다. 셀 커패시터의 충전 또는 방전에 의해 데이터가 저장되는 디램(DRAM: Dynamic Random Access Memory) 등의 휘발성 메모리 장치는 전원이 인가되는 동안에는 저장된 데이터가 유지되지만 전원이 차단되면 저장된 데이터가 손실된다. 한편, 비휘발성 메모리 장치는 전원이 차단되어도 데이터를 저장할 수 있다. 휘발성 메모리 장치는 주로 컴퓨터 등의 메인 메모리로 사용되고, 비휘발성 메모리 장치는 컴퓨터, 휴대용 통신기기 등 넓은 범위의 응용 기기에서 프로그램 및 데이터를 저장하는 대용량 메모리로 사용되고 있다.
최근에, 반도체 메모리 장치의 집적도를 향상시키기 위하여 수직형(vertical) 낸드 플래시 메모리 장치와 같이 메모리 셀들이 3차원으로 적층되는 비휘발성 메모리 장치가 활발히 연구되고 있다. 메모리 장치의 고밀도화 및 대용량화에 따라서 비휘발성 메모리 장치의 프로그램 동작시 비선택된 메모리 셀들이 받는 교란(disturbance)이 증가한다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은, 프로그램 동작의 효율성을 향상할 수 있는 비휘발성 메모리 장치를 제공하는 것이다.
또한 본 발명의 일 목적은, 프로그램 동작의 효율성을 향상할 수 있는 비휘발성 메모리 장치의 프로그램 방법을 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 프로그램 방법은, 접지 선택 트랜지스터들을 통하여 소스 라인의 프리차지 전압으로 복수의 셀 스트링들의 채널들을 프리차지하는 단계, N번째 (N은 자연수) 프로그램 루프의 검증 독출 구간 동안 상기 복수의 셀 스트링들 중 선택 셀 스트링의 선택 접지 선택 트랜지스터에 턴온 전압을 인가하는 단계 및 상기 N번째 프로그램 루프의 상기 검증 독출 구간이 완료된 후에도 N+1번째 프로그램 루프의 상기 채널들의 프리차지를 위해 상기 선택 접지 선택 트랜지스터에 인가되는 상기 턴온 전압을 리커버리 하지 않고 유지하는 단계를 포함한다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 프로그램 방법은, N번째 (N은 자연수) 프로그램 루프의 검증 독출 구간 동안 상기 복수의 셀 스트링들 중 선택 셀 스트링의 선택 접지 선택 트랜지스터에 턴온 전압을 인가하는 단계, 상기 N번째 프로그램 루프의 상기 검증 독출 구간이 완료된 후에도 상기 선택 접지 선택 트랜지스터에 인가되는 상기 턴온 전압을 리커버리 하지 않고 유지하는 단계, 상기 N번째 프로그램 루프의 상기 검증 독출 구간이 완료되는 시점에서 상기 비선택 접지 선택 트랜지스터에 상기 턴온 전압을 인가하는 단계 및 상기 N번째 프로그램 루프의 독출 리커버리 구간 및 N+1번째 프로그램 루프의 비트라인 셋업 구간 동안 상기 N+1번째 프로그램 루프의 프로그램을 위해 접지 선택 트랜지스터들을 통하여 소스 라인의 프리차지 전압으로 상기 복수의 셀 스트링들의 채널들을 프리차지하는 단계를 포함한다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 비휘발성 메모리 장치는 적어도 하나의 메모리 블록 및 제어 회로를 포함한다. 상기 메모리 블록은 비트 라인과 소스 라인 사이에 스트링 선택 트랜지스터, 복수의 메모리 셀들 및 접지 선택 트랜지스터가 직렬로 각각 배치되는 복수의 셀 스트링들을 포함한다. 상기 제어 회로는 N번째 (N은 자연수) 프로그램 루프의 검증 독출 구간이 완료된 후에도 N+1번째 프로그램 루프의 상기 복수의 셀 스트링들의 채널들의 프리차지를 위해 상기 복수의 셀 스트링들 중 선택 셀 스트링의 선택 접지 선택 트랜지스터에 인가되는 상기 턴온 전압을 리커버리 하지 않고 유지하도록 프로그램 동작을 제어한다.
본 발명의 실시예들에 따른 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 프로그램 방법은, 검증 독출 동작이 완료된 후에도 선택 접지 선택 라인의 턴온 전압을 리커버리 없이 유지하여 선택 접지 선택 트랜지스터를 통한 셀 스트링의 채널을 초기화함으로써 상기 비휘발성 메모리 장치의 전력 소모를 감소하고 동작 속도를 향상시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 프로그램 방법을 나타내는 순서도이다.
도 2는 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 프로그램 방법을 나타내는 타이밍도이다.
도 3은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 4는 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 일 실시예를 나타내는 블록도이다.
도 5는 도 4의 메모리 셀 어레이를 나타내는 블록도이고, 도 6은 도 5의 메모리 셀 어레이에 포함되는 메모리 블록의 일 실시예를 나타내는 사시도이다.
도 7은 도 6을 참조하여 설명한 메모리 블록의 등가 회로를 나타내는 회로도이다.
도 8은 3차원 낸드 플래시 메모리 장치의 예시적인 프로그램 바이어스 조건을 나타내는 도면이다.
도 9는 본 발명의 실시예들에 따른 증가형 스텝 펄스 프로그래밍(ISPP, incremental step pulse programming)을 위한 복수의 프로그램 루프들을 나타내는 도면이다.
도 10은 도 9의 복수의 프로그램 루프들의 각각에 포함되는 동작 구간들을 나타내는 도면이다.
도 11은 본 발명의 실시예들에 따른 하나의 셀 스트링의 구조의 일 예를 나타내는 도면이다.
도 12는 도 11의 셀 스트링에 포함되는 하나의 메모리 셀의 구조의 일 예를 나타내는 도면이다.
도 13은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 프로그램 동작을 나타내는 도면이다.
도 14 내지 도 18은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 프로그램 방법을 나타내는 타이밍도이다.
도 19는 본 발명의 실시예들에 따른 에스에스디(SSD: solid state disk or solid state drive)를 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 프로그램 방법을 나타내는 순서도이다.
도 1에는 비트 라인과 소스 라인 사이에 스트링 선택 트랜지스터, 복수의 메모리 셀들 및 접지 선택 트랜지스터가 직렬로 각각 배치되는 복수의 셀 스트링들을 포함하는 비휘발성 메모리 장치의 프로그램 방법이 도시되어 있다. 실시예들에 따라서, 상기 비휘발성 메모리 장치는 3차원 낸드 플래시 메모리 장치 또는 수직형 낸드 플래시 메모리 장치를 포함할 수 있다.
도 1을 참조하면, 접지 선택 트랜지스터들을 통하여 소스 라인의 프리차지 전압으로 상기 복수의 셀 스트링들의 채널들을 프리차지한다(S100). 일반적으로 비트 라인 셋업 구간에서 스트링 선택 트랜지스터들을 통하여 비트 라인의 셋업 전압으로 셀 스트링들의 채널들의 프리차지가 수행될 수 있다. 그러나 프로그램 교란(program disturbance)의 감소를 위하여 메모리 셀들이 상부에 위치할수록 먼저 프로그램되는 경우에는 프로그램이 수행된 메모리 셀들 중 적어도 하나의 메모리 셀이 소거 상태로부터 프로그램 상태로 프로그램 되면, 셀 스트링의 채널은 더 이상 스트링 선택 트랜지스터를 통하여 초기화, 즉 프리차지될 수 없다. 따라서, 본 발명의 실시예들에 따라서, 메모리 셀들이 상부에 위치할수록 먼저 프로그램되는 동작에서, 셀 스트링의 채널은 접지 선택 트랜지스터를 통하여 프리차지될 수 있다.
N번째 (N은 자연수) 프로그램 루프의 검증 독출 구간 동안 상기 복수의 셀 스트링들 중 선택 셀 스트링의 선택 접지 선택 트랜지스터에 턴온 전압을 인가한다(S200).
본 발명의 실시예들에 따라서, 상기 N번째 프로그램 루프의 상기 검증 독출 구간이 완료된 후에도 N+1번째 프로그램 루프의 상기 채널들의 프리차지를 위해 상기 선택 접지 선택 트랜지스터에 인가되는 상기 턴온 전압을 리커버리 하지 않고 유지한다(S300).
3차원 낸드 플래시 장치의 채널 홀의 사이즈 또는 홀의 CD(critical dimension)이 작을수록 프로그램 교란(program disturb)에 취약하다. MLC(Multi Level Cell)의 경우 하나의 메모리 셀에 프로그램되는 상태의 수의 증가한다. 이 경우 프로그램 루프의 수가 증가하게 되고, 프로그램 루프의 수가 증가할수록 프로그램 교란에 따른 성능 열화가 더 크다. 따라서, 채널 홀의 사이즈가 감소하는 방향으로 프로그램을 수행할 수 있다. 이와 같이, 채널 홀의 사이즈가 감소하는 방향으로 프로그램을 수행하는 경우에는 접지 선택 라인에 바이어스 전압을 인가하고 소스 라인의 전압을 이용하여 USIP (unselect string initial precharge)를 수행한다.
일반적으로 검증 독출 동작이 완료되면 다음 프로그램 루프의 프로그램을 위해 워드 라인, 스트링 선택 라인 및 접지 선택 라인을 포함하는 모든 게이트 라인들의 바이어스 전압을 0V로 리커버리 한다. 리커버리 후 프로그램 루프 중 비트 라인 셋업 구간에 접지 선택 라인 쪽으로의 USIP를 위해 접지 선택 라인에 바이어스 전압, 즉 턴온 전압을 인가하고 소스 라인의 프리차지 전압을 이용하여 셀 스트링들의 채널들을 초기화한다.
반면에 본 발명의 실시예들에 따른 프로그램 방법에서는 검증 독출 동작이 완료된 후에도 접지 선택 라인의 턴온 전압을 리커버리 없이 유지하여 상기 접지 선택 트랜지스터를 통한 셀 스트링의 채널을 초기화한다. 이 경우, 접지 선택 라인의 전압 천이에 의한 전류 발생을 억제하여 비휘발성 메모리 장치의 전력 소모를 감소할 수 있다. 또한, 접지 선택 라인의 전압 리커버리를 생략함으로써 비트 라인 셋업 구간의 시작 시점을 앞당길 수 있으므로 전체 프로그램 시간을 감소하여 비휘발성 메모리 장치의 동작 속도를 향상시킬 수 있다.
도 2는 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 프로그램 방법을 나타내는 타이밍도이다.
도 2에는 N번째 프로그램 루프(LOOP(N))의 검증 독출 구간(RD), 독출 리커버리 구간(RRCV) 및 N+1번째 프로그램 루프(LOOP(N))의 비트 라인 셋업 구간(PBLS), 프로그램 실행 구간(PXEX), 프로그램 리커버리 구간(PRCV)이 도시되어 있다. 시점들 (T1~T6)은 각 구간의 경계를 나타낸다.
도 2를 참조하면, 검증 독출 구간(RD) 동안 선택 스트링 선택 라인(SSLs)에는 턴온 전압(VSON1)이 인가되고 비선택 스트링 선택 라인(SSLu)에는 턴오프 전압(VSOFF)이 인가된다. 즉 검증 독출 구간(RD) 동안 선택 스트링 선택 라인(SSLs)에 의해 구동되는 선택 스트링 선택 트랜지스터는 턴온되고 비선택 스트링 선택 라인(SSLu)에 의해 구동되는 비선택 스트링 선택 트랜지스터는 턴오프된다.
검증 독출 구간(RD) 동안 비선택 워드 라인(WLu)에는 독출 패스 전압(VPASS1)이 인가되고 선택 워드 라인(WLs)에는 검증 독출 전압(VRD)이 인가된다. 독출 패스 전압(VPASS1)은 메모리 셀의 프로그램 상태에 관계 없이 메모리 셀이 항상 턴온될 수 있는 전압 레벨을 갖는다. 검증 독출 전압(VRD)의 선택 메모리 셀의 문턱 전압 레벨을 판별하기 위한 전압 레벨을 갖는다. WLu(UPPER)는 선택 워드 라인(WLs)의 상부에 위치하는 비선택 워드 라인을 나타내고 WLu(LOWER)는 선택 워드 라인(WLs)의 하부에 위치하는 비선택 워드 라인을 나타낸다.
검증 독출 구간(RD) 동안 선택 접지 선택 라인(GSLs)에는 턴온 전압(VGON1)이 인가되고 비선택 접지 선택 라인(GSLu)에는 턴오프 전압(VGOFF)이 인가된다. 즉 검증 독출 구간(RD) 동안 선택 접지 선택 라인(GSLs)에 의해 구동되는 선택 접지 선택 트랜지스터는 턴온되고 비선택 접지 선택 라인(GSLu)에 의해 구동되는 비선택 접지 선택 트랜지스터는 턴오프된다.
결과적으로, 비트 라인(BL)의 전압은 선택 메모리 셀의 문턱 전압 상태에 따라서 데이터 '1' 또는 '0'에 상응하는 전압으로 전개(developed)된다. 이러한 비트 라인(BL)의 전압 전개를 센싱하여 선택 메모리 셀에 저장된 데이터의 값을 판별할 수 있다. 한편 도면에 도시하지는 않았으나, 검증 독출 구간(RD) 이전의 비트 라인 프리차지 구간 동안에 모든 비트 라인들의 전압을 동일한 프리차지 전압으로 초기화할 수 있다.
검증 독출 구간(RD)의 완료 시점(T2), 즉 독출 리커버리 구간(RRCV)의 시작 시점(T2)에서 선택 스트링 라인(SSLs)은 턴오프 전압(VOFF)으로 리커버리 되고, 비선택 워드 라인(WLu) 및 선택 워드 라인(WLs)은 초기 전압(V0)으로 리커버리 된다. 반면에 검증 독출 구간(RD)의 완료 시점(T2)에서 선택 접지 선택 트랜지스터에 인가되는 선택 접지 선택 라인(GSLs)의 턴온 전압(VGON)은 리커버리 되지 않고 유지된다.
비트 라인 셋업 구간(PBLS)의 시작 시점(T3) 이후까지 선택 접지 선택 라인(GSLs)의 턴온 전압(VGON)은 리커버리 되지 않고 유지된다. 따라서, 선택 스트링 셀의 채널은 선택 접지 선택 트랜지스터가 턴온되는 독출 리커버리 구간(RRCV) 및 비트 라인 셋업 구간 동안에 소스 라인(CSL)의 프리차지 전압(VPC)으로 초기화 또는 프리차지될 수 있다.
한편 비트 라인 셋업 구간(PBLS)의 시작 시점(T3)에서 비선택 접지 선택 라인(GSLu)에는 턴온 전압(VGON)이 인가되고, 따라서, 비선택 스트링 셀의 채널은 비선택 접지 선택 트랜지스터가 턴온되는 비트 라인 셋업 구간 동안에 소스 라인(CSL)의 프리차지 전압(VPC)으로 초기화 또는 프리차지될 수 있다.
종래에는 검증 독출 구간(RD)의 완료 시점(T2)에서 선택 접지 선택 트랜지스터에 인가되는 선택 접지 선택 라인(GSLs)의 턴온 전압(VGON)도 턴오프 전압(VGOFF)로 리커버리 되고, 비트 라인 셋업 구간(PBLS)의 시작 시점(T3)에서 비선택 접지 선택 라인(GSLu)과 함께 선택 접지 선택 라인(GSLs)에 턴온 전압(VGON)이 인가되었다. 반면에 본 발명의 실시예들에 따라서 검증 독출 구간(RD)이 완료된 후에도 N+1번째 프로그램 루프(LOOP(N+1))의 채널들의 프리차지를 위해 선택 접지 선택 트랜지스터에 인가되는 선택 접지 선택 라인(GSLs)의 턴온 전압(VGON)은 리커버리 되지 않고 유지된다. 선택 접지 선택 라인(GSLs) 및 비선택 접지 선택 라인(GSLu)의 턴온 전압(VGON)은 프로그램 실행 구간(PXEX)의 시작 시점(T4) 전에 턴오프 전압(VGOFF)으로 리커버리 될 수 있다.
이와 같이, 검증 독출 동작이 완료된 후에도 선택 접지 선택 라인(GSLs)의 턴온 전압(VGON)을 리커버리 없이 유지하여 상기 접지 선택 트랜지스터를 통한 셀 스트링의 채널을 초기화함으로써 비휘발성 메모리 장치의 전력 소모를 감소할 수 있다. 따라서, 선택 접지 선택 라인(GSLs)의 전압 천이에 의한 전류 발생을 억제하여 비휘발성 메모리 장치의 전력 소모를 감소할 수 있다.
비트 라인 셋업 구간(PBLS)의 시작 시점(T3)에서 비트 라인(BL)에는 기입 데이터의 값에 따라서 프로그램 금지 전압(VINH) 또는 프로그램 허용 전압(VPER)이 인가될 수 있다.
프로그램 실행 구간(PXEX)의 시작 시점(T4)에서 선택 워드 라인(WLs) 및 비선택 워드 라인(WLu)에 프로그램 패스 전압(VPASS2)이 인가되고, 일정한 시간이 경과한 후에 선택 워드 라인(WLs)에 프로그램 전압(VPGM)이 인가될 수 있다. 프로그램 실행 구간(PXEX) 동안 선택 스트링 선택 라인(SSLs)에는 턴온 전압(VSON2)이 인가되고 비선택 스트링 선택 라인(SSLu)은 턴오프 전압(VOFF)으로 유지된다. 프로그램 실행 구간(PXEX)의 턴온 전압(VSON2)은 검증 독출 구간(RD)의 턴온 전압(VSON1)보다 낮은 전압 레벨을 가질 수 있다.
비선택 워드 라인(WLu)에 인가된 프로그램 패스 전압(VPASS2)은 프로그램 실행 구간(PEXE)의 완료 시점(T5)까지 유지될 수 있고, 이때, 비선택 스트링 선택 라인(WLu)에 연결된 셀 스트링들에서는 셀프 부스팅 효과에 따라 채널 전압이 증가된다.
선택 워드 라인(WLs)에 인가되는 프로그램 전압(VPGM)에 의해 선택 셀 스트링의 선택 워드 라인(WLs)에 연결된 메모리 셀은 비트 라인(BL)의 셋업 전압에 따라서 프로그램 될 수 있다. 선택 워드 라인(WLs)에 프로그램 전압(VPGM)이 인가되는 동안 비선택 셀 스트링은 부스팅 상태를 유지하고, 따라서 비선택 셀 스트링들의 선택 워드라인(WLs)에 연결된 메모리 셀들은 프로그램이 방지될 수 있다.
프로그램 실행 구간(PXEX)의 완료 시점(T5), 즉 프로그램 리커버리 구간(PRCV)의 시작 시점(T5)에서는 선택 스트링 선택 라인(SSLs)의 턴온 전압(VSON2)은 턴오프 전압(VSOFF)으로 리커버리 되고, 선택 워드 라인(WLs)의 프로그램 패스 전압(VPASS2) 및 비선택 워드 라인(WLu)의 프로그램 전압(VPGM)은 초기 전압(V0)으로 리커버리 된다.
도 3은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 3을 참조하면, 메모리 시스템(10)은 메모리 컨트롤러(20) 및 적어도 하나의 메모리 장치(30)를 포함할 수 있다.
도 3에 도시된 메모리 장치(30)는 비휘발성 메모리 장치일 수 있고, 메모리 시스템(10)은 메모리 카드, USB 메모리, SSD 등과 같은 플래시 메모리를 기반으로 하는 데이터 저장 매체를 포함할 수 있다.
비휘발성 메모리 장치(30)는 메모리 컨트롤러(20)의 제어에 따라 소거, 기입 또는 독출 동작 등을 수행할 수 있다. 이를 위하여, 비휘발성 메모리 장치(30)는 입출력 라인을 통해 메모리 컨트롤러(20)로부터 커맨드(CMD), 어드레스(ADDR)를 수신하고, 메모리 컨트롤러(20)와 프로그램 동작 또는 독출 동작을 위한 데이터(DATA)를 송수신한다. 또한, 비휘발성 메모리 장치(30)는 제어 라인을 통하여 제어 신호(CTRL)를 수신할 수 있고, 비휘발성 메모리 장치(30)는 메모리 컨트롤러(20)로부터 파워(PWR)를 제공받을 수 있다.
도 4는 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 일 실시예를 나타내는 블록도이다.
도 4를 참조하면, 비휘발성 메모리 장치(30)는 메모리 셀 어레이(100), 어드레스 디코더(430), 페이지 버퍼 회로(410), 데이터 입출력 회로(420), 제어 회로(450) 및 전압 생성기(460)를 포함할 수 있다.
메모리 셀 어레이(100)는 복수의 스트링 선택 라인들(SSL), 복수의 워드 라인들(WL) 및 복수의 접지 선택 라인(GSL)을 통해 어드레스 디코더(430)와 연결될 수 있다. 또한, 메모리 셀 어레이(100)는 복수의 비트 라인들(BL)을 통해 페이지 버퍼 회로(410)와 연결될 수 있다.
메모리 셀 어레이(100)는 복수의 워드 라인들(WL) 및 복수의 비트 라인들(BL)에 연결되는 복수의 메모리 셀들을 포함할 수 있다.
일 실시예에 있어서, 메모리 셀 어레이(100)는 기판 상에 삼차원 구조(또는 수직 구조)로 형성되는 삼차원(three dimensional) 메모리 셀 어레이일 수 있다. 이 경우, 메모리 셀 어레이(100)는 서로 적층되어 형성되는 복수의 메모리 셀들을 포함하는 수직 메모리 낸드 스트링들을 포함할 수 있다.
제어 회로(450)는 메모리 컨트롤러(20)로부터 커맨드 신호(CMD) 및 어드레스 신호(ADDR)를 수신하고, 커맨드 신호(CMD) 및 어드레스 신호(ADDR)에 기초하여 비휘발성 메모리 장치(10)의 소거 루프, 프로그램 루프 및 독출 동작을 제어할 수 있다. 여기서 프로그램 루프는 프로그램 동작과 프로그램 검증 동작을 포함할 수 있고, 소거 루프는 소거 동작과 소거 검증 동작을 포함할 수 있다. 여기서 독출 동작은 노멀 독출 동작과 데이터 리커버리 독출 동작을 포함할 수 있다.
예를 들어, 제어 회로(450)는 커맨드 신호(CMD)에 기초하여 전압 생성기(460)를 제어하기 위한 제어 신호들(CTL) 및 페이지 버퍼 회로(410)를 제어하기 위한 제어 신호들(PBC)을 생성하고, 어드레스 신호(ADDR)에 기초하여 로우 어드레스(R_ADDR) 및 컬럼 어드레스(C_ADDR)를 생성할 수 있다. 제어 회로(450)는 로우 어드레스(R_ADDR)를 어드레스 디코더(430)에 제공하고, 컬럼 어드레스(C_ADDR)를 데이터 입출력 회로(420)에 제공할 수 있다.
어드레스 디코더(430)는 복수의 스트링 선택 라인(SSL), 복수의 워드 라인들(WL) 및 복수의 접지 선택 라인(GSL)을 통해 메모리 셀 어레이(100)와 연결될 수 있다.
프로그램 동작 또는 독출 동작시, 어드레스 디코더(430)는 제어 회로(450)로부터 제공되는 로우 어드레스(R_ADDR)에 기초하여 복수의 워드 라인들(WL) 중의 하나를 선택 워드 라인으로 결정하고, 나머지 워드 라인들을 비선택 워드 라인들로 결정할 수 있다.
또한, 프로그램 동작 또는 독출 동작시, 어드레스 디코더(430)는 제어 회로(450)로부터 제공되는 로우 어드레스(R_ADDR)에 기초하여 복수의 스트링 선택 라인들(SSL) 중의 하나를 선택 스트링 선택 라인으로 결정하고, 나머지 스트링 선택 라인들을 비선택 스트링 선택 라인들로 결정할 수 있다.
전압 생성기(460)는 제어 회로(450)로부터 제공되는 제어 신호들(CTL)에 기초하여 비휘발성 메모리 장치(30)의 동작에 필요한 워드 라인 전압들(VWL)을 생성할 수 있다. 전압 생성기(460)로부터 생성되는 워드 라인 전압들(VWL)은 어드레스 디코더(430)를 통해 복수의 워드 라인들(WL)에 구동 전압들로서 인가될 수 있다.
예를 들어, 프로그램 동작시, 전압 생성기(460)는 선택 워드 라인에 프로그램 전압을 인가하고, 비선택 워드 라인들에는 프로그램 패스 전압을 인가할 수 있다. 또한 프로그램 검증 동작시, 전압 생성기(460)는 선택 워드 라인에 검증 독출 전압을 인가하고, 비선택 워드 라인들에는 독출 패스 전압을 인가할 수 있다.
또한, 노멀 독출 동작시, 전압 생성기(460)는 선택 워드 라인에 독출 전압을 인가하고, 비선택 워드 라인들에는 독출 패스 전압을 인가할 수 있다. 또한 데이터 리커버 독출 동작시, 전압 생성기(460)는 선택 워드 라인에 인접한 워드 라인에 독출 전압을 인가하고, 선택 워드 라인에는 리커버 독출 전압을 인가할 수 있다.
페이지 버퍼 회로(410)는 복수의 비트 라인들(BL)을 통해 메모리 셀 어레이(100)와 연결될 수 있다. 페이지 버퍼 회로(410)는 복수의 페이지 버퍼를 포함할 수 있다. 일 실시예에 있어서, 하나의 페이지 버퍼에 하나의 비트 라인이 연결될 수 있다. 다른 실시예에 있어서, 하나의 페이지 버퍼에 두 개 이상의 비트 라인들이 연결될 수 있다.
페이지 버퍼 회로(410)는 프로그램 동작시 선택된 페이지에 프로그램될 데이터 또는 기입 데이터를 임시로 저장하고, 독출 동작시 선택된 페이지로부터 독출된 데이터를 임시로 저장할 수 있다.
데이터 입출력 회로(420)는 데이터 라인들(DL)을 통해 페이지 버퍼 회로(410)와 연결될 수 있다. 프로그램 동작시, 데이터 입출력 회로(420)는 메모리 컨트롤러(20)로부터 프로그램 데이터(DATA)를 수신하고, 제어 회로(450)로부터 제공되는 컬럼 어드레스(C_ADDR)에 기초하여 프로그램 데이터(DATA)를 페이지 버퍼 회로(410)에 제공할 수 있다. 독출 동작시, 데이터 입출력 회로(420)는 제어 회로(450)로부터 제공되는 컬럼 어드레스(C_ADDR)에 기초하여 페이지 버퍼 회로(410)에 저장된 독출 데이터(DATA)를 상기 메모리 컨트롤러(20)에 제공할 수 있다.
또한, 페이지 버퍼 회로(410)와 입출력 회로(420)는 메모리 셀 어레이(100)의 제1 저장 영역으로부터 데이터를 독출하고, 독출된 데이터를 메모리 셀 어레이(100)의 제2 저장 영역에 기입할 수 있다. 즉, 페이지 버퍼 회로(410)와 입출력 회로(420)는 카피-백(copy-back) 동작을 수행할 수 있다. 페이지 버퍼 회로(410)와 입출력 회로(420)는 제어 회로(450)에 의하여 제어될 수 있다.
어드레스 디코더(430)는 채널 초기화기(CHI)(432)를 포함할 수 있다. 일반적으로, 채널 초기화는 셀 스트링에 연결된 스트링 선택 라인 및 비트 라인을 통해 실행된다. 하지만, 스트링 선택 라인에 인접한 메모리 셀이 먼저 프로그램 되는 경우, 스트링 선택 라인 및 비트 라인을 통해 채널 초기화를 실행할 수 없는 경우가 발생한다. 따라서, 채널 초기화기(432)는 적합한 프로그램 순서를 결정하고 상기 결정된 프로그램 순서에 기초하여 채널 초기화 동작을 수행할 수 있다. 예를 들면, 채널 초기화기(432)는 메모리 셀들의 프로그램 순서에 대응하는 채널 초기화 동작을 수행하기 위해 스트링 선택 라인, 접지 선택 라인 및 공통 소스 라인에 제공되는 전압들의 인가 시점을 결정할 수 있다.
제어 회로(450)는 어드레스 스크램블 선택기(ASS)(452)를 포함할 수 있다. 어드레스 스크램블 선택기(452)는 메모리 셀 어레이(100)에 포함된 셀 스트링들의 채널 홀 프로파일(channel hole profile) 정보를 저장할 수 있다. 채널 홀 프로파일은 비휘발성 메모리 장치(30)의 제조 공정 단계에서 정의될 수 있고, 어드레스 스크램블 선택기(452)는 제조 공정 단계에서 정의된 채널 홀 프로파일 정보를 저장할 수 있다. 어드레스 스크램블 선택기(452)는 채널 홀 프로파일 정보에 기초하여 수신된 어드레스(ADDR)에 대응하는 워드 라인을 선택할 수 있다. 즉, 어드레스 스크램블 선택기(452)는 채널 홀 프로파일 정보에 따라 복수의 어드레스 스크램블(address scramble)들 중 하나를 선택할 수 있다. 어드레스 스크램블은 하나의 셀 스트링에 포함된 메모리 셀들과 워드 라인들을 매핑하는 방법을 말한다.
이하, 기판 상면에 실질적으로 수직한 방향을 제1 방향(D1), 상기 기판 상면에 평행하면서 서로 교차하는 두 방향을 각각 제2 방향(D2) 및 제3 방향(D3)으로 정의한다. 예를 들면, 제2 방향(D2) 및 제3 방향(D3)은 실질적으로 서로 수직하게 교차할 수 있다. 제1 방향(D1)은 수직 방향, 제2 방향(D2)은 행 방향, 제3 방향(D3)은 열 방향이라 칭할 수도 있다. 도면상에 화살표로 표시된 방향과 이의 반대 방향은 동일 방향으로 설명한다. 전술한 방향에 대한 정의는 이후 모든 도면들에서 동일하다.
도 5는 도 4의 메모리 셀 어레이를 나타내는 블록도이고, 도 6은 도 5의 메모리 셀 어레이에 포함되는 메모리 블록의 일 실시예를 나타내는 사시도이다.
도 5에 도시된 바와 같이, 메모리 셀 어레이(100)는 복수의 메모리 블록들(BLK1~BLKz)을 포함할 수 있다. 메모리 블록들(BLK1~BLKz)은 어드레스 디코더(430)에 의해 선택된다. 예를 들면, 어드레스 디코더(430)는 메모리 블록들(BLK1~BLKz) 중 블록 어드레스에 대응하는 메모리 블록을 선택할 수 있다.
도 6을 참조하면, 메모리 블록(BLKi)은 3차원 구조 또는 수직 구조로 형성되는 낸드 스트링들 또는 셀 스트링들을 포함한다. 메모리 블록(BLKi)은 복수의 방향들(D1, D2, D3)을 따라 신장된 구조물들을 포함한다.
메모리 블록(BLKi)을 형성하기 위해서는, 우선 기판(111)이 제공된다. 예를 들면, 기판(111)은 붕소(B, Boron)와 같은 5족 원소가 주입되어 형성된 P-웰로 형성될 수 있을 것이다. 또는, 기판(111)은 N-웰 내에 제공되는 포켓 P-웰로 형성될 수 있을 것이다. 이하에서, 기판(111)은 P-웰 인 것으로 가정하기로 한다. 그러나 기판(111)은 P-웰에만 한정되지 않는다.
기판(111) 상에, D1 방향을 따라 복수의 도핑 영역들(311~314)이 형성된다. 예를 들면, 복수의 도핑 영역들(311~314)은 기판(111)과 상이한 n 타입의 도전체로 형성될 수 있을 것이다. 이하에서, 제 1 내지 제 4 도핑 영역들(311~314)은 n 타입을 갖는 것으로 가정한다. 그러나, 제 1 내지 제 4 도핑 영역들(311~314)은 n 타입을 갖는 것으로 한정되지 않는다.
제 1 및 제 2 도핑 영역들(311, 312) 사이의 기판(111)의 영역 상에, D2 방향을 따라 신장되는 복수의 절연 물질들(112)이 D1 방향을 따라 순차적으로 제공된다. 예를 들면, 복수의 절연 물질들(112)은 D3 방향을 따라 특정 거리만큼 이격되어 형성될 수 있다. 예시적으로, 절연 물질들(112)은 실리콘 산화물(Silicon Oxide)과 같은 절연물질을 포함할 수 있다.
제 1 및 제 2 도핑 영역들(311, 312) 사이의 기판(111) 상부에, D2 방향을 따라 순차적으로 배치되며 D1 방향을 따라 절연 물질들(112)을 관통하는 필라(113)가 형성된다. 예시적으로, 채널 홀 또는 필라(113)는 절연 물질들(112)을 관통하여 기판(111)과 연결될 수 있다. 여기서, 필라(113)는 제 2 및 제 3 도핑 영역들(312, 313) 사이의 기판 상부와, 제 3 및 제 4 도핑 영역들(313, 314)사이의 기판 상부에도 형성된다.
예시적으로, 각 필라(113)는 복수의 물질들로 구성될 수 있다. 예를 들면, 각 필라(113)의 표면층(114)은 제1 타입을 갖는 실리콘 물질을 포함할 수 있고, 낸드 스트링의 채널이 형성되는 영역으로 기능할 수 있다. 예를 들면, 각 필라(113)의 표면층(114)은 기판(111)과 동일한 타입을 갖는 실리콘 물질을 포함할 수 있다. 이하에서, 각 필라(113)의 표면층(114)은 p 타입 실리콘을 포함하는 것으로 가정한다. 그러나, 각 필라(113)의 표면층(114)은 p 타입 실리콘을 포함하는 것으로 한정되지 않는다.
각 필라(113)의 내부층(115)은 절연 물질로 구성된다. 예를 들면, 각 필라(113)의 내부층(115)은 실리콘 산화물(Silicon Oxide)과 같은 절연 물질을 포함할 수 있다. 예를 들면, 각 필라(113)의 내부층(115)은 에어 갭(Air gap)을 포함할 수 있다.
제 1 및 제 2 도핑 영역들(311, 312) 사이의 영역에서, 절연 물질들(112), 필라들(113), 그리고 기판(111)의 노출된 표면을 따라 절연막(116)이 제공된다.
제 1 및 제 2 도핑 영역들(311, 312) 사이의 영역에서, 절연막(116)의 노출된 표면상에 제 1 도전 물질들(211~291)이 제공된다. 예를 들면, 기판(111)에 인접한 절연 물질(112) 및 기판(111) 사이에 D2 방향을 따라 신장되는 제 1 도전 물질(211)이 제공된다. 더 상세하게는, 기판(111)에 인접한 절연 물질(112)의 하부면의 절연막(116) 및 기판(111) 사이에, D2 방향으로 신장되는 제 1 도전 물질(211)이 제공된다.
절연 물질들(112) 중 특정 절연 물질 상부면의 절연막(116) 및 특정 절연 물질 상부에 배치된 절연 물질의 하부면의 절연막(116) 사이에, D2 방향을 따라 신장되는 제 1 도전 물질이 제공된다. 예시적으로, 절연 물질들(112) 사이에, D1 방향으로 신장되는 복수의 제 1 도전 물질들(221~291)이 제공된다. 예시적으로, 제 1 도전 물질들(211~291)은 금속 물질일 수 있다. 예시적으로, 제 1 도전 물질들(211~291)은 폴리 실리콘 등과 같은 도전 물질들일 수 있다.
제 2 및 제 3 도핑 영역들(312, 313) 사이의 영역에서, 제 1 및 제 2 도핑 영역들(311, 312) 상의 구조물과 동일한 구조물이 제공될 수 있다. 제 3 및 제 4 도핑 영역들(313, 314) 사이의 영역에서, 제 1 및 제 2 도핑 영역들(311, 312) 상의 구조물과 동일한 구조물이 제공될 수 있다. 예시적으로, 제 3 및 제 4 도핑 영역들(312, 313) 사이의 영역에서, D2 방향으로 신장되는 복수의 절연 물질들(112), D2 방향을 따라 순차적으로 배치되며 D1 방향을 따라 복수의 절연 물질들(112)을 관통하는 복수의 필라들(113), 복수의 절연 물질들(112) 및 복수의 필라들(113)의 노출된 표면에 제공되는 절연막(116), 그리고 D2 방향을 따라 신장되는 복수의 제 1 도전 물질들(213~293)이 제공된다.
복수의 필라들(113) 상에 드레인들(320)이 각각 제공된다. 드레인들(320) 상에, D3 방향으로 신장된 제 2 도전물질들(331~333)이 제공된다. 제 2 도전 물질들(331~333)은 D2 방향을 따라 순차적으로 배치된다. 제 2 도전 물질들(331~333) 각각은 대응하는 영역의 드레인들(320)과 연결된다. 예시적으로, 드레인들(320) 및 D1 방향으로 신장된 제 2 도전 물질(333)은 각각 콘택 플러그들(Contact plug)을 통해 연결될 수 있다. 예시적으로, 제 2 도전 물질들(331~333)은 금속 물질들일 수 있다. 예시적으로, 제 2 도전 물질들(331~333)은 폴리 실리콘 등과 같은 도전 물질들일 수 있다.
상기 제1 도전 물질들이 형성되는 층은 게이트 층들에 해당하고, 상기 제1 도전 물질들은 스트링 선택 라인(SSL), 워드 라인(WL), 중간 스위칭 라인(MSL, USL, BSL), 접지 선택 라인(GSL)과 같은 게이트 라인들을 형성할 수 있다. 상기 제2 도전 물질들은 비트 라인들을 형성할 수 있다.
도 7은 도 6을 참조하여 설명한 메모리 블록의 등가 회로를 나타내는 회로도이다.
전술한 메모리 셀 어레이는 복수의 메모리 블록들을 포함할 수 있다. 도 7에 도시된 메모리 블록(BLKi)은 기판 상에 삼차원 구조로 형성되는 삼차원 메모리 블록을 나타낸다. 예를 들어, 메모리 블록(BLKi)에 포함되는 복수의 메모리 낸드 스트링들은 상기 기판과 수직한 방향(D1)으로 형성될 수 있다.
도 7을 참조하면, 메모리 블록(BLKi)은 비트 라인들(BL1, BL2, BL3)과 공통 소스 라인(CSL) 사이에 연결되는 복수의 셀 스트링들, 즉 복수의 메모리 낸드 스트링들(NS11~NS33)을 포함할 수 있다. 복수의 메모리 낸드 스트링들(NS11~NS33) 각각은 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1, MC2, ..., MC8) 및 접지 선택 트랜지스터(GST)를 포함할 수 있다. 도 7에는 복수의 메모리 낸드 스트링들(NS11~NS33) 각각이 8개의 메모리 셀들(MC1, MC2, ..., MC8)을 포함하는 것으로 도시되어 있으나, 본 발명은 이에 한정되지 않는다.
스트링 선택 트랜지스터(SST)는 상응하는 스트링 선택 라인(SSL1, SSL2, SSL3)에 연결될 수 있다. 복수의 메모리 셀들(MC1, MC2, ..., MC8)은 각각 상응하는 게이트 라인(GTL1, GTL2, ..., GTL8)에 연결될 수 있다. 게이트 라인(GTL1, GTL2, ..., GTL8)은 워드 라인들에 해당할 수 있으며, 게이트 라인(GTL1, GTL2, ..., GTL8)의 일부는 더미 워드 라인에 해당할 수 있다. 또한 게이트 라인(GTL1, GTL2, ..., GTL8)의 일부는 중간 스위칭 라인에 해당할 수 있으며, 중간 스위칭 라인에 결합된 메모리 셀들은 중간 스위칭 트랜지스터들이라 칭할 수 있다. 접지 선택 트랜지스터(GST)는 상응하는 접지 선택 라인(GSL1, GSL2, GSL3)에 연결될 수 있다. 스트링 선택 트랜지스터(SST)는 상응하는 비트 라인(BL1, BL2, BL3)에 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결될 수 있다.
동일 높이의 워드 라인(예를 들면, GTL1)은 공통으로 연결되고, 접지 선택 라인(GSL1, GSL2, GSL3) 및 스트링 선택 라인(SSL1, SSL2, SSL3)은 각각 분리될 수 있다. 한편, 도면에 도시하지는 않았으나 중간 스위칭 라인에 해당하는 게이트 라인은 후술하는 바와 같이 분리될 수 있다. 도 7에는 메모리 블록(BLK)이 여덟 개의 게이트 라인(GTL1, GTL2, ..., GTL8) 및 세 개의 비트 라인들(BL1, BL2, BL3)에 연결되는 것으로 도시되어 있으나, 본 발명은 이에 한정되지 않는다.
도 8은 3차원 낸드 플래시 메모리 장치의 예시적인 프로그램 바이어스 조건을 나타내는 도면이다.
도 8에는 편의상 하나의 메모리 블록(BLK)에 포함되는 복수의 낸드 스트링들 중에서 제 1 비트 라인(BL1)에 연결된 낸드 스트링(NS11, NS21)과 제 2 비트 라인(BL2)에 연결된 낸드 스트링(NS12, NS22)만이 도시되어 있다.
제 1 비트 라인(BL1)은 상대적으로 낮은 프로그램 허용 전압, 예를 들어, 접지 전압(0V)이 인가되는 프로그램 비트 라인이고, 제 2 비트 라인(BL2)은 상대적으로 높은 프로그램 허용 전압, 예를 들어, 전원 전압(Vcc)이 인가되는 프로그램 금지 비트 라인이다. 제 1 비트 라인(BL1)에 연결된 낸드 스트링들(NS11, NS21) 중에서, 낸드 스트링 NS21이 선택된다고 가정하면, 프로그램 동작시 제 1 스트링 선택 라인(SSL1)에는, 예를 들어, 접지 전압(0V)이 인가되고, 제 2 스트링 선택 라인(SSL2)에는, 예를 들어, 전원 전압(Vcc)이 인가된다.
접지 선택 라인(GSL1, GSL2)에는 0V가 인가된다. 그리고 소스 라인(CSL)에는 0V보다 높은 전압(예를 들면, Vcc)이 인가될 수 있다. 선택 워드 라인(예를 들면, WL5)에는 프로그램 전압(Vpgm)(예를 들어, 18V)이 인가되고, 비선택 워드 라인(예를 들면, WL4, WL6)에는 패스 전압(Vpass)(예를 들어, 8V)이 인가된다.
이러한 프로그램 바이어스 조건에서, 메모리 셀(A)의 게이트에는 18V가 인가되고, 채널(channel) 전압은 OV이다. 메모리 셀(A)의 게이트와 채널 사이에 강한 전계(electric field)가 형성되기 때문에, 메모리 셀(A)은 프로그램된다. 한편, 메모리 셀(B)의 채널 전압은 Vcc이고 메모리 셀(B)의 게이트와 채널 사이에 약한 전계(electric field)가 형성되기 때문에, 메모리 셀(B)은 프로그램되지 않는다. 한편 메모리 셀(C, D)의 채널은 플로팅(floating) 상태에 있기 때문에, 채널 전압은 부스팅 레벨까지 상승하고, 메모리 셀(C, D)은 프로그램되지 않는다.
도 9는 본 발명의 실시예들에 따른 증가형 스텝 펄스 프로그래밍(ISPP, incremental step pulse programming)을 위한 복수의 프로그램 루프들을 나타내는 도면이고, 도 10은 도 9의 복수의 프로그램 루프들의 각각에 포함되는 동작 구간들을 나타내는 도면이다.
도 9 및 10을 참조하면, ISPP에 따라서 프로그램이 완료될 때까지 복수의 프로그램 루프들(LOOP(1), LOOP(2), LOOP(3), )을 순차적으로 수행할 수 있다. 프로그램 루프가 반복될수록 프로그램 전압들(VPGM1, VPGM2, VPGM3, )이 단계적으로 증가할 수 있다.
각각의 프로그램 구간(LOOP(i))은 선택 메모리 셀들을 프로그램하기 위하여 선택 워드 라인에 프로그램 전압들(VPGM1, VPGM2, VPGM3, )을 인가하는 프로그램 구간(PROGRAM) 및 프로그램의 성공 여부를 검증하기 위해 선택 워드 라인에 검증 독출 전압(VRD)을 인가하는 검증 구간(VERIFY)을 포함할 수 있다.
프로그램 구간(PROGRAM)은 비트 라인 셋업 구간(PBLS), 프로그램 실행 구간(PEXE) 및 프로그램 리커버리 구간(PRCV)을 포함할 수 있다. 검증 구간(VERIFY)은 비트 라인 프리차지 구간(PBLP), 검증 독출 구간(RD) 및 독출 리커버리 구간(RRCV)을 포함할 수 있다. 비트 라인 셋업 구간(PBLS), 프로그램 실행 구간(PEXE), 프로그램 리커버리 구간(PRCV), 비트 라인 프리차지 구간(PBLP), 검증 독출 구간(RD) 및 독출 리커버리 구간(RRCV)은 각각 도 2를 참조하여 설명한 바와 같다.
도 11은 본 발명의 실시예들에 따른 하나의 셀 스트링의 구조의 일 예를 나타내는 도면이고, 도 12는 도 11의 셀 스트링에 포함되는 하나의 메모리 셀의 구조의 일 예를 나타내는 도면이다.
도 6, 7, 11 및 12를 참조하면, 기판(SUB) 위에 기판과 수직인 방향으로 신장되어 기판(SUB)과 접촉하는 필라(PL)가 제공될 수 있다. 도 에 도시된 접지 선택 라인(GSL), 워드 라인들(WLs), 그리고 스트링 선택 라인들(SSL)은 각각 기판(SUB)과 평행한 도전 물질들, 예를 들어 금속 물질들로 형성될 수 있다. 필라(PL)는 접지 선택 라인(GSL), 워드 라인들(WLs), 그리고 스트링 선택 라인들(SSL)을 형성하는 도전 물질들을 관통하여 기판(SUB)과 접촉할 수 있다. 또한, 워드 라인들(WLs)은 데이터 저장에 사용되지 않는 더미(dummy) 워드 라인을 포함할 수 있다. 더미 워드 라인은 다양한 용도로 사용될 수 있다.
도 12는 도 11의 절단 선(A-A')에 따른 단면도를 보여준다. 예시적으로, 하나의 워드 라인에 대응하는 메모리 셀(MC)의 단면도가 도시될 수 있다. 필라(PL)는 원통형의 바디(BD)를 포함할 수 있다. 바디(BD)의 내부에 에어갭(AG)이 제공될 수 있다. 바디(BD)는 P-타입 실리콘을 포함하며, 채널이 형성되는 영역일 수 있다. 필라(PL)는 바디(BD)를 둘러싸는 원통형의 터널 절연막(TI) 및 터널 절연막(TI)을 둘러싸는 원통형의 전하 포획 막(CT)을 더 포함할 수 있다. 하나의 워드 라인 및 필라(PL)의 사이에 블로킹 절연막(BI)이 제공될 수 있다. 바디(BD), 터널 절연막(TI), 전하 포획 막(CT), 블로킹 절연막(BI), 그리고 하나의 워드 라인은 기판(SUB) 또는 기판(SUB)의 상부 면과 수직인 방향으로 형성된 전하 포획형 트랜지스터일 수 있다. 스트링 선택 트랜지스터(SST), 접지 선택 트랜지스터(GST) 및 다른 메모리 셀들은 메모리 셀(MC)과 동일한 구조를 가질 수 있다.
예시적으로, 셀 스트링(CS)의 제조 공정에서, 필라(PL)의 폭 또는 기판(SUB)의 상부 면과 평행한 단면적은 기판(SUB)과의 거리가 감소할수록 작게 형성될 수 있다. 따라서, 접지 선택 트랜지스터(GST), 메모리 셀들(MCs) 및 스트링 선택 트랜지스터들(SSTs)의 바디들에 동일한 전압이 인가되고 그리고 접지 선택 라인(GSL), 워드 라인들(WL) 및 스트링 선택 라인들(SSL)에 동일한 전압이 인가될 때에, 기판(SUB)에 인접한 메모리 셀 또는 접지 선택 트랜지스터(GST)에 형성되는 전기장은 기판(SUB)과 먼 메모리 셀 또는 스트링 선택 트랜지스터(SST)에 형성되는 전기장보다 크다. 이러한 특징은 프로그램 동작이 수행되는 동안에 발생하는 프로그램 교란에 영향을 준다. 다만, 필라(PL)의 폭 또는 기판(SUB)의 상부 면과 평행한 단면적은 이것에 제한되지 않는다. 필라(PL)의 폭 또는 기판(SUB)의 상부 면과 평행한 단면적은 식각 공정에 따라 기판(SUB)과의 거리에 대응하여 서로 다르게 형성될 수 있다.
도 13은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 프로그램 동작을 나타내는 도면이다.
도 13에는 예시적으로 스트링 선택 라인(SSL)에 연결된 스트링 선택 트랜지스터(SST)와 접지 선택 라인(GSL)에 연결된 접지 선택 트랜지스터(GST) 사이에 12개의 워드 라인들(WL1~WL12)에 연결된 메모리 셀들(MC1~MC12)을 포함하는 하나의 셀 스트링 및 그 상태가 도시되어 있다. 셀 스트링은 비트 라인(BL) 및 공통 소스 라인(CSL)/기판 전압(SUB)에 연결된다. 또한, 도 13에는 예시적으로 2비트를 저장하는 멀티 레벨 셀의 문턱 전압(Vth)의 상태를 도시하고 있다. 이러한 워드 라인들의 개수, 메모리 셀에 저장되는 비트 수는 다양하게 결정될 수 있으며, 도 13의 예시에 한정되지 않는다.
도 13을 참조하면, 비휘발성 메모리 장치의 운영 시나리오에 따라서, 최상위의 워드 라인부터 하부 방향으로 순차적으로 프로그램하는 프로그램 동작이 수행될 수 있다. 즉, 도 13의 프로그램 동작에서는, 메모리 블록에 저장된 데이터가 증가할수록 위에서 아래로(T2B, top-to-bottom-) 데이터가 채워지는 프로그램 순서(program order)를 갖는다.
소거된 워드 라인의 메모리 셀들(MC1~MC7)은 모두 소거 상태(E0)에 있고, 프로그램된 워드 라인의 메모리 셀들(MC8~MC12)은 저장된 데이터에 따라서, 소거 상태(E0) 또는 각각의 프로그램 상태들(P1, P2, P3)을 가질 수 있다.
종래의 B2T (bottom-to-top) 프로그램 방식에서는 비트 라인 셋업 구간에서 스트링 선택 트랜지스터들을 통하여 USIP (unselect string initial precharge)를 수행하였다. 도 11에 도시된 바와 같이 3차원 낸드 플래시 장치의 채널 홀의 사이즈 또는 홀의 CD(critical dimension)이 작을수록 프로그램 교란(program disturb)에 취약하다. MLC(Multi Level Cell)의 경우 하나의 메모리 셀에 프로그램되는 상태의 수의 증가한다. 이 경우 프로그램 루프의 수가 증가하게 되고, 프로그램 루프의 수가 증가할수록 프로그램 교란에 따른 성능 열화가 더 크다. 따라서, 도 13에 도시된 바와 같이 채널 홀의 사이즈가 감소하는 방향으로 프로그램을 수행할 수 있다. 이와 같이, 채널 홀의 사이즈가 감소하는 방향으로 프로그램을 수행하는 경우에는 접지 선택 라인에 바이어스 전압을 인가하고 소스 라인의 전압을 이용하여 USIP를 수행할 수 있다.
도 14 내지 도 18은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 프로그램 방법을 나타내는 타이밍도이다.
도 14에는 N번째 프로그램 루프(LOOP(N))의 검증 독출 구간(RD), 독출 리커버리 구간(RRCV) 및 N+1번째 프로그램 루프(LOOP(N))의 비트 라인 셋업 구간(PBLS), 프로그램 실행 구간(PXEX), 프로그램 리커버리 구간(PRCV)이 도시되어 있다. 시점들 (T1~T6)은 각 구간의 경계를 나타낸다.
도 14를 참조하면, 검증 독출 구간(RD) 동안 선택 스트링 선택 라인(SSLs)에는 턴온 전압(VSON1)이 인가되고 비선택 스트링 선택 라인(SSLu)에는 턴오프 전압(VSOFF)이 인가된다. 즉 검증 독출 구간(RD) 동안 선택 스트링 선택 라인(SSLs)에 의해 구동되는 선택 스트링 선택 트랜지스터는 턴온되고 비선택 스트링 선택 라인(SSLu)에 의해 구동되는 비선택 스트링 선택 트랜지스터는 턴오프된다.
검증 독출 구간(RD) 동안 비선택 워드 라인(WLu)에는 독출 패스 전압(VPASS1)이 인가되고 선택 워드 라인(WLs)에는 검증 독출 전압(VRD)이 인가된다. 독출 패스 전압(VPASS1)은 메모리 셀의 프로그램 상태에 관계 없이 메모리 셀이 항상 턴온될 수 있는 전압 레벨을 갖는다. 검증 독출 전압(VRD)의 선택 메모리 셀의 문턱 전압 레벨을 판별하기 위한 전압 레벨을 갖는다. WLu(UPPER)는 선택 워드 라인(WLs)의 상부에 위치하는 비선택 워드 라인을 나타내고 WLu(LOWER)는 선택 워드 라인(WLs)의 하부에 위치하는 비선택 워드 라인을 나타낸다.
검증 독출 구간(RD) 동안 선택 접지 선택 라인(GSLs)에는 턴온 전압(VGON1)이 인가되고 비선택 접지 선택 라인(GSLu)에는 턴오프 전압(VGOFF)이 인가된다. 즉 검증 독출 구간(RD) 동안 선택 접지 선택 라인(GSLs)에 의해 구동되는 선택 접지 선택 트랜지스터는 턴온되고 비선택 접지 선택 라인(GSLu)에 의해 구동되는 비선택 접지 선택 트랜지스터는 턴오프된다.
결과적으로, 비트 라인(BL)의 전압은 선택 메모리 셀의 문턱 전압 상태에 따라서 데이터 '1' 또는 '0'에 상응하는 전압으로 전개(developed)된다. 이러한 비트 라인(BL)의 전압 전개를 센싱하여 선택 메모리 셀에 저장된 데이터의 값을 판별할 수 있다. 한편 도면에 도시하지는 않았으나, 검증 독출 구간(RD) 이전의 비트 라인 프리차지 구간 동안에 모든 비트 라인들의 전압을 동일한 프리차지 전압으로 초기화할 수 있다.
검증 독출 구간(RD)의 완료 시점(T2), 즉 독출 리커버리 구간(RRCV)의 시작 시점(T2)에서 선택 스트링 라인(SSLs)은 턴오프 전압(VOFF)으로 리커버리 되고, 선택 워드 라인(WLs) 및 상부의 비선택 워드 라인(WLu(UPPER))은 초기 전압(V0)으로 리커버리 된다. 반면에 검증 독출 구간(RD)의 완료 시점(T2)에서 선택 접지 선택 트랜지스터에 인가되는 선택 접지 선택 라인(GSLs)의 턴온 전압(VGON)은 리커버리 되지 않고 유지된다. 또한, 검증 독출 구간(RRCV)이 완료된 후에도 N+1번째 프로그램 루프(LOOP(N+1))의 채널들의 프리차지를 촉진하기 위해 선택 워드 라인(WLs)의 하부에 배치되는 비선택 워드 라인(WLu(LOWER)에 인가되는 독출 패스 전압(VPASS1)은 리커버리되지 않고 유지될 수 있다.
비트 라인 셋업 구간(PBLS)의 시작 시점(T3) 이후까지 선택 접지 선택 라인(GSLs)의 턴온 전압(VGON)은 리커버리 되지 않고 유지된다. 따라서, 선택 스트링 셀의 채널은 선택 접지 선택 트랜지스터가 턴온되는 독출 리커버리 구간(RRCV) 및 비트 라인 셋업 구간 동안에 소스 라인(CSL)의 프리차지 전압(VPC)으로 초기화 또는 프리차지될 수 있다.
한편 비트 라인 셋업 구간(PBLS)의 시작 시점(T3)에서 비선택 접지 선택 라인(GSLu)에 턴온 전압(VGON)이 인가되는 도 2의 실시예와 비교하여, 도 14의 실시예에서는, 검증 독출 구간(RD)이 완료되는 시점(T2), 즉 독출 리커버리 구간(RRCV)의 시작 시점(T2)에서 비선택 접지 선택 라인(GSLu)에 턴온 전압(VGON)이 인가될 수 있다. 이 경우 모든 스트링 셀들의 채널들의 프리차지는 N번째 프로그램 루프(LOOP(N)의 독출 리커버리 구간(RRCV) 및 N+1번째 프로그램 루프(LOOP(N+1))의 비트라인 셋업 구간(PBLS) 동안에 수행될 수 있다.
종래에는 검증 독출 구간(RD)의 완료 시점(T2)에서 선택 접지 선택 트랜지스터에 인가되는 선택 접지 선택 라인(GSLs)의 턴온 전압(VGON)도 턴오프 전압(VGOFF)로 리커버리 되고, 비트 라인 셋업 구간(PBLS)의 시작 시점(T3)에서 비선택 접지 선택 라인(GSLu)과 함께 선택 접지 선택 라인(GSLs)에 턴온 전압(VGON)이 인가되었다. 반면에 본 발명의 실시예들에 따라서 검증 독출 구간(RD)이 완료된 후에도 N+1번째 프로그램 루프(LOOP(N+1))의 채널들의 프리차지를 위해 선택 접지 선택 트랜지스터에 인가되는 선택 접지 선택 라인(GSLs)의 턴온 전압(VGON)은 리커버리 되지 않고 유지된다. 선택 접지 선택 라인(GSLs) 및 비선택 접지 선택 라인(GSLu)의 턴온 전압(VGON)은 프로그램 실행 구간(PXEX)의 시작 시점(T4) 전에 턴오프 전압(VGOFF)으로 리커버리 될 수 있다.
이와 같이, 검증 독출 동작이 완료된 후에도 선택 접지 선택 라인(GSLs)의 턴온 전압(VGON)을 리커버리 없이 유지하여 상기 접지 선택 트랜지스터를 통한 셀 스트링의 채널을 초기화함으로써 비휘발성 메모리 장치의 전력 소모를 감소할 수 있다. 따라서, 선택 접지 선택 라인(GSLs)의 전압 천이에 의한 전류 발생을 억제하여 비휘발성 메모리 장치의 전력 소모를 감소할 수 있다. 한편, 선택 접지 선택 라인(GSLs)의 전압 리커버리를 생략함으로써 비트 라인 셋업 구간(PBLS)의 시작 시점(T3)을 앞당길 수 있으므로 전체 프로그램 시간을 감소하여 비휘발성 메모리 장치의 동작 속도를 향상시킬 수 있다.
비트 라인 셋업 구간(PBLS)의 시작 시점(T3)에서 비트 라인(BL)에는 기입 데이터의 값에 따라서 프로그램 금지 전압(VINH) 또는 프로그램 허용 전압(VPER)이 인가될 수 있다.
프로그램 실행 구간(PXEX)의 시작 시점(T4)에서 선택 워드 라인(WLs) 및 비선택 워드 라인(WLu)에 프로그램 패스 전압(VPASS2)이 인가되고, 일정한 시간이 경과한 후에 선택 워드 라인(WLs)에 프로그램 전압(VPGM)이 인가될 수 있다. 프로그램 실행 구간(PXEX) 동안 선택 스트링 선택 라인(SSLs)에는 턴온 전압(VSON2)이 인가되고 비선택 스트링 선택 라인(SSLu)은 턴오프 전압(VOFF)으로 유지된다. 프로그램 실행 구간(PXEX)의 턴온 전압(VSON2)은 검증 독출 구간(RD)의 턴온 전압(VSON1)보다 낮은 전압 레벨을 가질 수 있다.
비선택 워드 라인(WLu)에 인가된 프로그램 패스 전압(VPASS2)은 프로그램 실행 구간(PEXE)의 완료 시점(T5)까지 유지될 수 있고, 이때, 비선택 스트링 선택 라인(WLu)에 연결된 셀 스트링들에서는 셀프 부스팅 효과에 따라 채널 전압이 증가된다.
선택 워드 라인(WLs)에 인가되는 프로그램 전압(VPGM)에 의해 선택 셀 스트링의 선택 워드 라인(WLs)에 연결된 메모리 셀은 비트 라인(BL)의 셋업 전압에 따라서 프로그램 될 수 있다. 선택 워드 라인(WLs)에 프로그램 전압(VPGM)이 인가되는 동안 비선택 셀 스트링은 부스팅 상태를 유지하고, 따라서 비선택 셀 스트링들의 선택 워드라인(WLs)에 연결된 메모리 셀들은 프로그램이 방지될 수 있다.
프로그램 실행 구간(PXEX)의 완료 시점(T5), 즉 프로그램 리커버리 구간(PRCV)의 시작 시점(T5)에서는 선택 스트링 선택 라인(SSLs)의 턴온 전압(VSON2)은 턴오프 전압(VSOFF)으로 리커버리 되고, 선택 워드 라인(WLs)의 프로그램 패스 전압(VPASS2) 및 비선택 워드 라인(WLu)의 프로그램 전압(VPGM)은 초기 전압(V0)으로 리커버리 된다.
이하, 도 15 내지 도 18의 실시예들은 도 2 및 14의 실시예들과 유사하므로 중복되는 설명은 생략된다.
도 15를 참조하면, 선택 워드 라인(WLs)의 위치에 기초하여 선택 워드 라인(WLs)의 하부에 배치되는 비선택 워드 라인(WLu(LOWER))에 인가되는 독출 패스 전압(VPASS1)의 리커버리 시점(Ta)을 가변할 수 있다. 일 실시예에서, 선택 워드 라인(WLs)이 하부에 위치할수록, 즉 채널들의 프리차지 전압이 인가되는 접지 선택 트랜지스터와 가깝게 위치할수록 독출 패스 전압(VPASS1)의 리커버리 시점(Ta)을 앞당길 수 있다. 선택 워드 라인(WLs)이 하부에 위치할수록, 소거된 상태의 메모리 셀들의 개수, 즉 프리차지되는 채널의 부분의 길이가 감소하므로, 독출 패스 전압(VPASS1)의 인가 시간을 감소하여 하부의 비선택 워드 라인(WLu(LOWER)에 의해 비선택 메모리 셀들에 가해지는 스트레스를 감소할 수 있다.
도 16을 참조하면, N번째 프로그램 루프(LOOP(N)의 검증 독출 구간(RD)이 완료된 후에도 N+1번째 프로그램 루프(LOOP(N+1)의 상기 채널들의 프리차지를 위해 선택 워드 라인(WLs)에 인가되는 검증 독출 전압(VRD)을 리커버리하지 않고 유지할 수 있다. 또한, N번째 프로그램 루프(LOOP(N)의 검증 독출 구간(RD)이 완료된 후에도 N+1번째 프로그램 루프(LOOP(N+1)의 상기 채널들의 프리차지를 위해 선택 워드 라인(WLs)의 하부에 배치되는 비선택 워드 라인(WLu(UPPER)) 및 상부에 배치되는 비선택 워드 라인(WLu(LOWER))에 인가되는 독출 패스 전압(VPASS1)을 리커버리하지 않고 유지할 수 있다. 도 15를 참조하여 설명한 바와 같이, 선택 워드 라인(WLs)의 위치에 기초하여 선택 워드 라인(WLs)에 인가되는 검증 독출 전압(VRD) 및 비선택 워드 라인(WLu(LOWER), WLu(UPPER))에 인가되는 독출 패스 전압(VPASS1)의 리커버리 시점(Ta)을 가변할 수 있다.
도 17을 참조하면, N번째 프로그램 루프(LOOP(N)의 검증 독출 구간(RD) 동안 복수의 셀 스트링들 중 선택 셀 스트링의 선택 스트링 선택 트랜지스터에 인가되는 선택 스트링 선택 라인(SSLs)에 제1 턴온 전압(VSON1)을 인가할 수 있다. 선택 워드 라인(WLs)의 위치에 기초하여 N번째 프로그램 루프(LOOP(N))의 검증 독출 구간(RD)이 완료된 후에도 N+1번째 프로그램 루프(LOOP(N+1))의 상기 채널들의 프리차지를 위해 상기 선택 스트링 선택 트랜지스터에 인가되는 선택 스트링 선택 라인(SSLs)의 제1 턴온 전압(VSOFF)의 리커버리를 생략할 수 있다. 일 실시예에서, 선택 워드 라인(WLs)의 위치가 미리 결정된 기준 워드 라인보다 하부에 있는 경우 제1 턴온 전압(VSON1)을 턴오프 전압(VSOFF)으로 천이하는 리커버리를 생략할 수 있다. 이는 상대적으로 하부에 위치하는 선택 메모리 셀들을 프로그램하는 경우에는 선택 메모리 셀들의 상부에 위치하는 메모리 셀들이 프로그램된 상태에 있기 때문이다.
일 실시예에서, 도 17에 도시된 바와 같이, N번째 프로그램 루프(LOOP(N)의 검증 독출 구간(RD)이 완료되는 시점(T2)에서 선택 스트링 선택 트랜지스터에 인가되는 선택 스트링 선택 라인(SSLs)에 제1 턴온 전압(VSON1)보다 낮은 제2 턴온 전압(VSON2)을 인가할 수 있다. 선택 스트링 선택 라인(SSLs)에 인가된 제2 턴온 전압(VSON2)은 프로그램 실행 구간(PEXE)이 완료될 때까지 유지될 수 있다. 이와 같이, 선택 스트링 선택 라인(SSLs)의 전압 천이에 의한 전류 발생을 감소하여 비휘발성 메모리 장치의 전력 소모를 감소할 수 있다.
도 18을 참조하면, 선택 워드 라인(WLs)의 위치에 기초하여 채널들의 프리차지를 위해 접지 선택 트랜지스터들에 인가되는 접지 선택 라인들(GSLs, GSLu)의 턴온 전압을 가변할 수 있다. 일 실시예에서, 선택 워드 라인(WLs)이 하부에 위치할수록 상기 채널들의 프리차지를 위해 접지 선택 트랜지스터들에 인가되는 상기 턴온 전압을 감소할 수 있다. 선택 워드 라인(WLs)이 상대적으로 상부에 위치하는 경우에는 접지 선택 트랜지스터들에 제1 턴온 전압((VGON1)을 인가하고, 선택 워드 라인(WLs)이 상대적으로 하부에 위치하는 경우에는 접지 선택 트랜지스터들에 제1 턴온 전압((VGON1)보다 낮은 제2 턴온 전압(VGON2)를 인가할 수 있다. 선택 워드 라인(WLs)이 하부에 위치할수록, 소거된 상태의 메모리 셀들의 개수, 즉 프리차지되는 채널의 부분의 길이가 감소하므로, 접지 선택 트랜지스터들에 인가되는 턴온 전압을 감소하여 접지 선택 트랜지스터들에 가해지는 스트레스를 감소할 수 있다.
한편, 수행된 프로그램 루프의 회수에 기초하여 상기 채널들의 프리차지를 위한 소스 라인(CSL)의 프리차지 전압을 가변할 수 있다. 일 실시예에서, 상기 수행된 프로그램 루프의 회수가 증가할수록 상기 채널들의 프리차지를 위한 소스 라인(CSL)의 프리차지 전압을 증가할 수 있다. 수행된 프로그램 루프의 회수가 상대적으로 작은 경우에는 소스 라인(CSL)에 제1 프리차지 전압(VPC1)을 인가하고 수행된 프로그램 루프의 회수가 상대적으로 작은 경우에는 소스 라인(CSL)에 제1 프리차지 전압(VPC1)보다 큰 제2 프리차지 전압(VPC2)을 인가할 수 있다. 수행된 프로그램 루프의 회수가 증가할수록 프로그램 전압(VPGM)의 전압 레벨이 증가하기 때문에 증가된 프로그램 전압(VPGM)과 채널 전압 사이의 차이로 인한 프로그램 교란을 감소하기 위해 프리차지 전압을 증가할 수 있다.
도 19는 본 발명의 실시예들에 따른 에스에스디(SSD: solid state disk or solid state drive)를 나타내는 블록도이다.
도 19를 참조하면, SSD(1000)는 복수의 비휘발성 메모리 장치들(1100) 및 SSD 제어기(1200)를 포함한다.
비휘발성 메모리 장치들(1100)은 옵션적으로 외부 고전압(VPP)을 제공받도록 구현될 수 있다. 비휘발성 메모리 장치들(1100)은 전술한 비휘발성 메모리 장치(30)로 구현될 수 있다. 본 발명의 실시예들에 따라서 비휘발성 메모리 장치들(1100)은 검증 독출 동작이 완료된 후에도 선택 접지 선택 라인의 턴온 전압을 리커버리 없이 유지하여 선택 접지 선택 트랜지스터를 통한 셀 스트링의 채널을 초기화할 수 있다.
SSD 제어기(1200)는 복수의 채널들(CH1~CH4)을 통하여 비휘발성 메모리 장치들(1100)에 연결된다. SSD 제어기(1200)는 적어도 하나의 프로세서(1210), 버퍼 메모리(1220), 에러 정정 회로(1230), 호스트 인터페이스(1250) 및 비휘발성 메모리 인터페이스(1260)를 포함한다. 버퍼 메모리(1220)는 메모리 제어기(1200)의 구동에 필요한 데이터를 임시로 저장할 수 있다. 또한, 버퍼 메모리(1220)는 기입 요청시 프로그램 동작에 이용될 데이터를 버퍼링할 수 있다. 에러 정정 회로(1230)는 기입 동작에서 프로그램될 데이터의 에러 정정 코드 값을 계산하고, 독출 동작에서 읽혀진 데이터를 에러 정정 코드 값에 근거로 하여 에러 정정하고, 데이터 복구 동작에서 비휘발성 메모리 장치(1100)로부터 복구된 데이터의 에러를 정정할 수 있다.
이와 같이, 본 발명의 실시예들에 따른 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 프로그램 방법은 검증 독출 동작이 완료된 후에도 선택 접지 선택 라인의 턴온 전압을 리커버리 없이 유지하여 선택 접지 선택 트랜지스터를 통한 셀 스트링의 채널을 초기화함으로써 상기 비휘발성 메모리 장치의 전력 소모를 감소하고 동작 속도를 향상시킬 수 있다.
본 발명의 실시예들은 비휘발성 메모리 장치 및 이를 포함하는 시스템에 유용하게 이용될 수 있다. 특히 본 발명의 실시예들은 메모리 카드, 솔리드 스테이트 드라이브(Solid State Drive; SSD), 임베디드 멀티미디어 카드(eMMC, embedded multimedia card), 컴퓨터(computer), 노트북(laptop), 핸드폰(cellular phone), 스마트폰(smart phone), MP3 플레이어, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console), 네비게이션(navigation) 기기, 웨어러블(wearable) 기기, IoT(internet of things;) 기기, IoE(internet of everything:) 기기, e-북(e-book), VR(virtual reality) 기기, AR(augmented reality) 기기 등과 같은 전자 기기에 더욱 유용하게 적용될 수 있다.
상기에서는 본 발명이 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (10)

  1. 비트 라인과 소스 라인 사이에 스트링 선택 트랜지스터, 복수의 메모리 셀들 및 접지 선택 트랜지스터가 직렬로 각각 배치되는 복수의 셀 스트링들을 포함하는 비휘발성 메모리 장치의 프로그램 방법으로서,
    접지 선택 트랜지스터들을 통하여 소스 라인의 프리차지 전압으로 상기 복수의 셀 스트링들의 채널들을 프리차지하는 단계;
    N번째 (N은 자연수) 프로그램 루프의 검증 독출 구간 동안 상기 복수의 셀 스트링들 중 선택 셀 스트링의 선택 접지 선택 트랜지스터에 턴온 전압을 인가하는 단계; 및
    상기 N번째 프로그램 루프의 상기 검증 독출 구간이 완료된 후에도 N+1번째 프로그램 루프의 상기 채널들의 프리차지를 위해 상기 선택 접지 선택 트랜지스터에 인가되는 상기 턴온 전압을 리커버리 하지 않고 유지하는 단계를 포함하는 비휘발성 메모리 장치의 프로그램 방법.
  2. 제1 항에 있어서,
    상기 N번째 프로그램 루프의 상기 검증 독출 구간 동안 상기 셀 스트링들 중 비선택 셀 스트링의 비선택 접지 선택 트랜지스터에 턴오프 전압을 인가하는 단계; 및
    상기 N번째 프로그램 루프의 상기 검증 독출 구간이 완료되는 시점에서 상기 N+1번째 프로그램 루프의 상기 채널들의 프리차지를 위해 상기 비선택 접지 선택 트랜지스터에 상기 턴온 전압을 인가하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 프로그램 방법.
  3. 제1 항에 있어서,
    상기 N번째 프로그램 루프의 상기 검증 독출 구간 동안 상기 메모리 셀들을 구동하는 복수의 워드 라인들 중 선택 워드 라인에 검증 독출 전압을 인가하는 단계; 및
    상기 N번째 프로그램 루프의 상기 검증 독출 구간 동안 상기 복수의 워드 라인들 중 비선택 워드 라인에 독출 패스 전압을 인가하는 단계; 및
    상기 N번째 프로그램 루프의 검증 독출 구간이 완료된 후에도 상기 N+1번째 프로그램 루프의 상기 채널들의 프리차지를 위해 상기 선택 워드 라인의 하부에 배치되는 상기 비선택 워드 라인에 인가되는 상기 독출 패스 전압을 리커버리 하지 않고 유지하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 프로그램 방법.
  4. 제3 항에 있어서, 상기 선택 워드 라인의 위치에 기초하여 상기 선택 워드 라인의 하부에 배치되는 상기 비선택 워드 라인에 인가되는 상기 독출 패스 전압의 리커버리 시점을 가변하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 프로그램 방법.
  5. 제3 항에 있어서,
    상기 N번째 프로그램 루프의 검증 독출 구간이 완료된 후에도 상기 N+1번째 프로그램 루프의 상기 채널들의 프리차지를 위해 상기 선택 워드 라인에 인가되는 상기 검증 독출 전압을 리커버리 하지 않고 유지하는 단계; 및
    상기 N번째 프로그램 루프의 검증 독출 구간이 완료된 후에도 상기 N+1번째 프로그램 루프의 상기 채널들의 프리차지를 위해 상기 선택 워드 라인의 상부에 배치되는 상기 비선택 워드 라인에 인가되는 상기 독출 패스 전압을 리커버리 하지 않고 유지하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 프로그램 방법.
  6. 제1 항에 있어서,
    상기 N번째 프로그램 루프의 상기 검증 독출 구간 동안 상기 복수의 셀 스트링들 중 선택 셀 스트링의 선택 스트링 선택 트랜지스터에 제1 턴온 전압을 인가하는 단계; 및
    상기 선택 워드 라인의 위치에 기초하여 상기 N번째 프로그램 루프의 상기 검증 독출 구간이 완료된 후에도 상기 N+1번째 프로그램 루프의 상기 채널들의 프리차지를 위해 상기 선택 스트링 선택 트랜지스터에 인가되는 상기 제1 턴온 전압의 리커버리를 생략하는 단계를 더 포함하는 비휘발성 메모리 장치의 프로그램 방법.
  7. 제6 항에 있어서,
    상기 N번째 프로그램 루프의 상기 검증 독출 구간이 완료되는 시점에서 상기 선택 스트링 선택 트랜지스터에 인가되는 상기 제1 턴온 전압보다 낮은 제2 턴온 전압을 인가하는 것을 특징으로 하는 비휘발성 메모리 장치의 프로그램 방법.
  8. 제1 항에 있어서,
    상기 메모리 셀들을 구동하는 복수의 워드 라인들 중 선택 워드 라인의 위치에 기초하여 상기 채널들의 프리차지를 위해 상기 접지 선택 트랜지스터들에 인가되는 상기 턴온 전압을 가변하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 프로그램 방법.
  9. 제1 항에 있어서,
    수행된 프로그램 루프의 회수에 기초하여 상기 채널들의 프리차지를 위한 상기 소스 라인의 상기 프리차지 전압을 가변하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 프로그램 방법.
  10. 제1 항에 있어서,
    상기 복수의 셀 스트링들의 각각은 하부로 갈수록 사이즈가 감소하는 채널 홀을 포함하고,
    메모리 셀들이 상부에 위치할수록 먼저 프로그램되는 것을 특징으로 하는 비휘발성 메모리 장치의 프로그램 방법.
KR1020180043766A 2018-04-16 2018-04-16 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 프로그램 방법 KR102532998B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020180043766A KR102532998B1 (ko) 2018-04-16 2018-04-16 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 프로그램 방법
US16/213,420 US10629267B2 (en) 2018-04-16 2018-12-07 Nonvolatile memory device and method of programming in the same
CN201910250910.8A CN110390971A (zh) 2018-04-16 2019-03-29 非易失性存储器装置及其中的编程方法
US16/822,905 US10892015B2 (en) 2018-04-16 2020-03-18 Nonvolatile memory device and method of programming in the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180043766A KR102532998B1 (ko) 2018-04-16 2018-04-16 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 프로그램 방법

Publications (2)

Publication Number Publication Date
KR20190120502A true KR20190120502A (ko) 2019-10-24
KR102532998B1 KR102532998B1 (ko) 2023-05-16

Family

ID=68161896

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180043766A KR102532998B1 (ko) 2018-04-16 2018-04-16 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 프로그램 방법

Country Status (3)

Country Link
US (2) US10629267B2 (ko)
KR (1) KR102532998B1 (ko)
CN (1) CN110390971A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11335406B2 (en) 2020-05-21 2022-05-17 SK Hynix Inc. Memory device for performing program verify operation and method of operating the same

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10958171B2 (en) * 2017-05-22 2021-03-23 Cirrus Logic, Inc. Maintaining output voltage of DC-DC converter in discontinuous conduction mode
KR102396743B1 (ko) * 2018-07-16 2022-05-12 에스케이하이닉스 주식회사 메모리 장치, 이를 포함하는 메모리 시스템 및 그것의 동작 방법
US10762973B1 (en) * 2019-05-10 2020-09-01 Sandisk Technologies Llc Suppressing program disturb during program recovery in memory device
US10770157B1 (en) * 2019-05-21 2020-09-08 Sandisk Technologies Llc Method of reducing injection type of program disturb during program pre-charge in memory device
JP7332343B2 (ja) * 2019-05-28 2023-08-23 キオクシア株式会社 半導体記憶装置
JP2021047964A (ja) * 2019-09-19 2021-03-25 キオクシア株式会社 半導体記憶装置
KR20210089385A (ko) * 2020-01-08 2021-07-16 에스케이하이닉스 주식회사 메모리 장치 및 그 동작 방법
US11621045B2 (en) 2020-03-04 2023-04-04 Intel Corporation Non volatile flash memory with improved verification recovery and column seeding
CN111758130B (zh) 2020-05-19 2021-04-16 长江存储科技有限责任公司 3d nand闪存及其操作方法
JP6887044B1 (ja) * 2020-05-22 2021-06-16 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置および読出し方法
US11329051B2 (en) * 2020-08-28 2022-05-10 Micron Technology, Inc. Gate dielectric repair on three-node access device formation for vertical three-dimensional (3D) memory
KR20220032288A (ko) * 2020-09-07 2022-03-15 삼성전자주식회사 비휘발성 메모리 장치
US20220084606A1 (en) * 2020-09-16 2022-03-17 Intel Corporation Flash memory having improved performance as a consequence of program direction along a flash storage cell column
CN112053723B (zh) * 2020-09-16 2023-05-05 中国科学院微电子研究所 一种三维闪存预充方法
KR20220060940A (ko) * 2020-11-05 2022-05-12 삼성전자주식회사 셀 스트링의 프리차지를 수행하는 비휘발성 메모리 장치 및 이의 프로그램 방법
CN117423375A (zh) * 2020-12-15 2024-01-19 长江存储科技有限责任公司 用于nand存储器操作的架构和方法
CN112700811A (zh) * 2021-01-07 2021-04-23 长江存储科技有限责任公司 3d存储器件的编程方法
JP2022127040A (ja) * 2021-02-19 2022-08-31 キオクシア株式会社 半導体記憶装置及び半導体記憶装置の制御方法
KR20230061029A (ko) 2021-10-28 2023-05-08 삼성전자주식회사 비휘발성 메모리 장치
EP4181135A1 (en) * 2021-11-10 2023-05-17 Samsung Electronics Co., Ltd. Nonvolatile memory device having multistack memory block and method of operating the same
CN116504292B (zh) * 2023-06-27 2023-08-25 芯天下技术股份有限公司 nor flash的读取方法、装置、存储芯片及设备

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110009503A (ko) * 2009-07-22 2011-01-28 삼성전자주식회사 반도체 메모리 장치 및 그것의 프로그램 방법
KR20150010381A (ko) * 2013-07-19 2015-01-28 삼성전자주식회사 비휘발성 메모리 장치 및 그 프로그램 방법

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2490225A1 (en) 2007-02-07 2012-08-22 Mosaid Technologies Incorporated Source side asymmetrical precharge programming scheme
KR101463584B1 (ko) * 2008-07-30 2014-11-19 삼성전자주식회사 비휘발성 메모리 장치 및 그것의 프로그램 방법
KR102058664B1 (ko) 2013-08-29 2019-12-23 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 동작 방법
KR102248267B1 (ko) 2014-04-30 2021-05-07 삼성전자주식회사 비휘발성 메모리 장치, 그것을 포함하는 저장 장치 및 그것의 동작 및 읽기 방법들
KR102167609B1 (ko) 2014-05-13 2020-10-20 삼성전자주식회사 비휘발성 메모리 장치 및 그것의 프로그램 방법
US9576665B2 (en) 2015-03-12 2017-02-21 Kabushiki Kaisha Toshiba Semiconductor memory device and memory system
JP2017054573A (ja) 2015-09-11 2017-03-16 株式会社東芝 半導体記憶装置
US9761319B1 (en) 2016-11-07 2017-09-12 Macronix International Co., Ltd. Reading method for preventing read disturbance and memory using the same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110009503A (ko) * 2009-07-22 2011-01-28 삼성전자주식회사 반도체 메모리 장치 및 그것의 프로그램 방법
KR20150010381A (ko) * 2013-07-19 2015-01-28 삼성전자주식회사 비휘발성 메모리 장치 및 그 프로그램 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11335406B2 (en) 2020-05-21 2022-05-17 SK Hynix Inc. Memory device for performing program verify operation and method of operating the same

Also Published As

Publication number Publication date
US20190318784A1 (en) 2019-10-17
KR102532998B1 (ko) 2023-05-16
US20200219569A1 (en) 2020-07-09
CN110390971A (zh) 2019-10-29
US10892015B2 (en) 2021-01-12
US10629267B2 (en) 2020-04-21

Similar Documents

Publication Publication Date Title
KR102532998B1 (ko) 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 프로그램 방법
KR102442337B1 (ko) 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 동작 방법
US10847228B2 (en) Nonvolatile memory device and method of programming in the same
US10825532B2 (en) Method of erasing data in nonvolatile memory device, nonvolatile memory device performing the same and memory system including the same
KR102326558B1 (ko) 낸드 스트링을 포함하는 메모리 장치 및 그 동작 방법
KR101734204B1 (ko) 프로그램 시퀀서를 포함하는 플래시 메모리 장치 및 시스템, 그리고 그것의 프로그램 방법
KR101913331B1 (ko) 비휘발성 메모리 장치, 그것을 포함하는 비휘발성 메모리 시스템, 그것의 프로그램 방법, 그리고 그것을 제어하는 컨트롤러 동작 방법
KR102388068B1 (ko) 비휘발성 메모리 장치의 데이터 소거 방법 및 이를 수행하는 비휘발성 메모리 장치
KR102467291B1 (ko) 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 프로그램 방법
CN109545260B (zh) 非易失性存储器装置和对非易失性存储器装置编程的方法
KR20190103820A (ko) 프로그램 성능이 개선된 메모리 장치 및 이의 동작방법
KR102345597B1 (ko) 더미 워드 라인을 갖는 3차원 플래시 메모리 장치
KR102347182B1 (ko) 메모리 장치, 메모리 시스템, 상기 메모리 장치의 동작 방법 및 상기 메모리 시스템의 동작 방법
KR102090677B1 (ko) 비휘발성 메모리 장치 및 그것의 동작 방법
US10614889B2 (en) Nonvolatile memory device and method of performing an erase operation in the same
KR20210010726A (ko) 불휘발성 메모리 장치 및 그것의 프로그램 방법
EP3989230A1 (en) Nonvolatile memory device and method of programming in a nonvolatile memory
US10825530B2 (en) Method of erasing data in nonvolatile memory device by changing level of voltage and duration of time to apply the voltage for target erase block
KR102317784B1 (ko) 비휘발성 메모리 장치 및 상기 비휘발성 메모리 장치의 프로그래밍 방법
KR102660057B1 (ko) 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 프로그램 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant