KR101463584B1 - 비휘발성 메모리 장치 및 그것의 프로그램 방법 - Google Patents

비휘발성 메모리 장치 및 그것의 프로그램 방법 Download PDF

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Abstract

본 발명에 따른 비휘발성 메모리 장치의 프로그램 방법은, 비트라인들을 셋업하면서 동시에 채널들을 프리챠지하는 단계, 및 프로그램을 수행하는 단계를 포함한다.
비트라인 셋업, 채널 프리챠지, 셀프 부스팅

Description

비휘발성 메모리 장치 및 그것의 프로그램 방법{NONVOLATILE MEMORY DEVICE AND PROGRAMMMING METHOD TEHEROF}
본 발명은 비휘발성 메모리 장치 및 그것의 프로그램 방법에 관한 것이다.
비휘발성 메모리 장치의 경우, 전원이 공급되지 않아도 셀에 기록된 데이터가 소멸되지 않고 남아있다. 비휘발성 메모리들 중 플래시 메모리는 전기적으로 셀들의 데이터를 일괄적으로 소거하는 기능을 갖고 있기 때문에, 컴퓨터 및 메모리 카드 등에 널리 사용되고 있다.
플래시 메모리는 셀과 비트라인의 연결 상태에 따라 노어 플래시 메모리와 낸드 플래시 메모리로 구분된다. 일반적으로, 노어 플래시 메모리는 전류 소모가 크기 때문에 고집적화에 불리하지만, 고속화에 용이하게 대처할 수 있는 장점을 갖는다. 그리고, 낸드 플래시 메모리는 노어 플래시 메모리에 비해 적은 셀 전류를 소모하기 때문에 고집적화에 유리한 장점을 갖는다.
낸드 플래시 메모리의 경우에, 프로그램 셀들(Program Cells)과 프로그램 금지 셀들(Program Inhibit Cells)이 하나의 워드라인에 공유될 수 있다. 일반적으로 프로그램 동작시 프로그램 금지 셀들이 프로그램되지 않도록 하기 위하여 셀프 부 스팅(self boosting) 스킴이 이용된다.
본 발명의 목적은 프로그램 동작시 셀프 부스팅 효율을 증대시키는 비휘발성 메모리 장치 및 그것의 프로그램 방법을 제공하는 데 있다.
본 발명의 또 다른 목적은 프로그램 동작시 프로그램 시간을 단축하는 비휘발성 메모리 장치 및 그것의 프로그램 방법을 제공하는 데 있다.
본 발명에 따른 비휘발성 메모리 장치의 프로그램 방법은: 비트라인들을 셋업하면서 동시에 채널들을 프리챠지하는 단계; 및 프로그램을 수행하는 단계를 포함한다.
실시 예에 있어서, 상기 채널들의 프리챠지는 비트라인 셋업 구간에서 워드라인들로 채널 프리챠지 전압을 인가함으로써 행해지는 것을 특징으로 한다.
실시 예에 있어서, 상기 비트라인 셋업 구간에서 스트링 선택 라인으로 상기 채널 프리챠지 전압이 인가되고, 그라운드 선택 라인으로 접지 전압이 인가되는 것을 특징으로 한다.
실시 예에 있어서, 상기 비트라인 셋업 구간에서 스트링 선택 라인으로 소정의 시간 동안 상기 채널 프리챠지 전압이 인가되었다가 상기 소정의 시간 이후부터 접지 전압이 인가되고, 그라운드 선택 라인으로 접지 전압이 인가되는 것을 특징으로 한다.
실시 예에 있어서, 상기 채널 프리챠지 전압은 0V 이상인 것을 특징으로 한다.
실시 예에 있어서, 상기 채널 프리챠지 전압은 복수의 메모리 셀들이 턴온되기 위한 전압 이상인 것을 특징으로 한다.
실시 예에 있어서, 상기 비트라인 셋업 구간에서 스트링 선택 라인으로 전원 전압이 인가되는 것을 특징으로 한다.
본 발명에 따른 비휘발성 메모리 장치의 ISPP 프로그램 방법은: 비트라인 셋업 동작을 수행함과 동시에 채널 프리챠지 동작을 수행하는 단계; 선택된 워드라인으로 프로그램 전압을 인가하고, 비선택된 워드라인들로 프로그램 패스 전압을 인가하여 프로그래밍을 수행하는 단계; 상기 선택된 워드라인으로 검증 전압이 인가되고, 상기 비선택된 워드라인들로 검증 읽기 전압을 인가하여 검증 읽기 동작을 수행하는 단계; 및 프로그램 패스/페일을 판별하는 단계를 포함하되, 프로그램 페일일 경우에 상기 프로그램 전압이 소정 레벨만큼 증가되어 상술 된 과정이 반복되는 것을 특징으로 한다.
실시 예에 있어서, 상기 채널 프리챠지 동작에서 상기 선택된 워드라인 및 상기 비선택된 워드라인들로 상기 검증 읽기 전압이 인가되는 것을 특징으로 한다.
실시 예에 있어서, 비트라인 셋업 구간에서 스트링 선택 라인으로 소정 시간 동안 상기 검증 읽기 전압이 인가되었다가 상기 소정 시간 이후부터 접지 전압이 인가되고, 그라운드 선택 라인으로 접지 전압이 인가되는 것을 특징으로 한다.
실시 예에 있어서, 상기 선택된 워드라인으로 상기 프로그램 전압이 인가되 고, 상기 비선택된 워드라인으로 상기 패스 전압이 인가된 후에 프로그램 리커버리 동작을 수행하는 것을 특징으로 한다.
실시 예에 있어서, 상기 검증 전압은 전원전압인 것을 특징으로 한다.
실시 예에 있어서, 검증 읽기 동작 구간에서 상기 스트링 선택 라인 및 상기 그라운드 선택 라인으로 상기 검증 읽기 전압이 인가되는 것을 특징으로 한다.
본 발명에 따른 비휘발성 메모리 장치는: 복수의 워드라인들 및 복수의 비트라인들이 교차되어 배열된 복수의 메모리 셀들을 포함하는 메모리 셀 어레이; 입력된 어드레스에 따라 구동될 워드라인을 선택하는 로우 디코더; 상기 복수의 비트라인들을 통하여 상기 메모리 셀들로/로부터 쓰여질/읽혀진 데이터를 임시로 저장하는 페이지 버퍼; 및 상기 로우 디코더 및 상기 페이지 버퍼를 제어하는 제어 로직을 포함하되, 상기 제어 로직은 프로그램 동작시 비트라인 셋업 구간에서 비트라인 셋업 동작을 수행함과 동시에 채널 프리챠지 동작이 수행되도록 상기 페이지 버퍼 및 상기 로우 디코더를 제어하는 것을 특징으로 한다.
실시 예에 있어서, 상기 제어 로직은 프로그램 동작시 비트라인 셋업 구간에서 상기 어드레스에 의해 선택된 메모리 블록의 워드라인들로 채널 프리챠지 전압이 인가되도록 제어하는 것을 특징으로 한다.
실시 예에 있어서, 상기 제어 로직은 상기 비트라인 셋업 구간에서 스트링 선택 라인으로 전원 전압이 인가되고, 그라운드 선택 라인으로 접지 전압이 인가되도록 상기 로우 디코더를 제어하는 것을 특징으로 한다.
실시 예에 있어서, 상기 제어 로직은 상기 비트라인 셋업 구간에서 스트링 선택 라인으로 상기 채널 프리챠지 전압이 인가되고, 그라운드 선택 라인으로 접지 전압이 인가되도록 사익 로우 디코더를 제어하는 것을 특징으로 한다.
상술한 바와 같이 본 발명에 따른 비휘발성 메모리 장치는 프로그램 동작시 비트라인 셋업 동작을 수행하면서 동시에 채널 프리챠지 동작을 수행한다. 이로써, 본 발명은 프로그램 동작시 셀프-부스팅 효율을 증대시킨다.
또한, 본 발명의 비휘발성 메모리 장치는 프로그램 동작시 검증 읽기 동작에 대한 리커버리 동작을 수행하지 않음으로써 프로그램 시간을 단축시킨다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 본 발명의 실시 예를 첨부된 도면을 참조하여 설명한다.
본 발명에 따른 비휘발성 메모리 장치는 프로그램 동작시 비트라인 셋업 구간에서 채널에 대한 프리챠지 동작을 동시에 수행한다. 이로써, 본 발명의 비휘발성 메모리 장치에서는 프로그램 동작시 셀프 부스팅 효율이 증대된다.
도 1은 본 발명에 따른 비휘발성 메모리 장치(100)를 보여주는 도면이다. 도 1을 참조하면, 비휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 로우 디코더(120), 페이지 버퍼(130), 및 제어로직 및 고전압 발생기(140)을 포함하고 있다. 본 발명의 제어로직 및 고전압 발생기(140)은 프로그램 동작시 비트라인들(BL0~BLn-1)을 셋업하면서 동시에 채널들을 프리챠지하도록 동작 타이 밍(Operation Timing)을 제어한다.
도 1에 도시된 비휘발성 메모리 장치(100)는 낸드 플래시 메모리이다. 그러나 본 발명의 비휘발성 메모리 장치는 낸드 플래시 메모리에 국한될 필요가 없다는 것은 당업자에게 자명하다. 본 발명의 비휘발성 메모리 장치는 노아 플래시 메모리 장치, MRAM, PRAM, FRAM 등 다양한 종류의 비휘발성 메모리에 적용가능하다.
메모리 셀 어레이(110)는 복수의 비트라인들(BL0~BLn-1) 및 복수의 워드라인들(WL0~WLm-1)과, 비트라인들 및 워드라인들이 교차하는 영역에 배치된 복수 개의 메모리 셀들을 포함한다. 메모리 셀 어레이(110)는 복수의 메모리 블록들로 구성될 것이다. 도 1에는 단지 하나의 메모리 블록만이 도시되어 있다. 메모리 셀 어레이(110)의 각각의 메모리 블록들은 복수의 셀 스트링들을 포함하고 있다. 각 스트링은, 도 1에 도시된 바와 같이, 스트링 선택 트랜지스터(SST), 그라운드 선택 트랜지스터(GST), 및 스트링 선택 트랜지스터(SST) 및 그라운드 선택 트랜지스터(GST) 사이에 직렬 연결된 m개의 메모리 셀들(MC0~MCm-1)로 구성된다.
각 스트링의 스트링 선택 트랜지스터(SST)의 드레인은 대응하는 비트라인에 연결되고, 그라운드 선택 트랜지스터(GST)의 소스는 공통 소스 라인(CSL)에 연결된다. 스트링에 교차되도록 복수의 워드라인들(WL0~WLm-1)이 배열된다. 워드라인들(WL0~WLm-1)은 각 스트링의 대응하는 메모리 셀들(MC0~MCm-1)에 각각 연결된다. 프로그램/독출 전압을 선택된 워드라인에 인가함으로써 선택된 메모리 셀들로/로부터 데이터를 프로그램/독출하는 것이 가능하다. 비트라인들(BL0~BLn-1)은 페이지 버퍼(130)에 전기적으로 연결된다.
로우 디코더(120)는 입력된 어드레스(ADDR)에 따라 메모리 블록을 선택하고, 선택된 메모리 블록의 구동될 워드라인을 선택한다. 예를 들어, 로우 디코더(120)는 프로그램 동작시 입력된 어드레스(ADDR)를 디코딩하여 선택된 메모리 블록에서 구동될 워드라인을 선택한다. 여기서 선택된 워드라인으로 고전압 발생기(도시되지 않음)로부터의 프로그램 전압이 인가된다.
페이지 버퍼(130)는 프로그램 동작시 메모리 셀 어레이(110)에 로딩된 데이터를 임시로 저장하거나 읽기 동작시 메모리 셀 어레이(110)로부터 읽혀진 데이터를 임시로 저장한다. 페이지 버퍼(130)는 복수의 비트라인들(BL0~BLn-1)을 통해 메모리 셀 어레이(110)와 연결된다. 페이지 버퍼(130) 내에는 각각의 비트라인과 대응되는 복수의 래치들(도시되지 않음)이 구비된다. 각각의 래치들에는 프로그램될 데이터 혹은 읽혀진 데이터가 저장된다.
페이지 버퍼(130)는 프로그램 동작시 각각의 래치들에 저장되어 있는 데이터 값에 따라 비트라인으로 접지전압(예를 들어, GND) 혹은 전원전압(VDD)을 인가한다. 예를 들어, '0'의 데이터가 저장되어 있는 래치와 연결된 비트라인(즉, 프로그램될 메모리 셀과 연결된 비트라인)에는 접지전압(GND)이 인가된다. 그리고, '1'의 데이터가 저장되어 있는 페이지 버퍼와 연결된 비트라인(즉, 프로그램 금지된 메모리 셀과 연결된 비트라인)에는 전원전압(VDD)이 인가된다.
제어로직 및 고전압 발생기(140)은 입력된 제어신호들(CTRL,예를 들어,/CE,/RE,/WE,CLE, ALE,/WP)에 응답하여 각 동작에 필요한 고전압들을 발생하여 로우 디코더(120)로 제공하고, 비휘발성 메모리 장치(100)의 내부 블록들의 모든 동 작을 제어한다. 본 발명의 제어로직 및 고전압 발생기(140)은 프로그램 동작시 비트라인 셋업 동작을 수행하면서 동시에 채널 프리챠지 동작을 수행하도록 프로그램 동작 타이밍(Program Operation Timing)을 제어한다. 프로그램 동작 타이밍에 대한 자세한 설명은 도 3 및 도 5에서 하겠다.
본 발명의 비휘발성 메모리 장치(100)는 프로그램 동작시 비트라인 셋업 동작을 수행하면서 동시에 채널 프리챠지(Channel Pre-charging) 동작을 수행하도록 구현된다. 이로써, 본 발명의 비휘발성 메모리 장치(100)는 채널을 프리챠지 시킨 상태에서 프로그램 동작을 수행하기 때문에 그만큼 셀프 부스팅 효율을 증대시킬 수 있게 된다.
도 2는 본 발명에 따른 비휘발성 메모리 장치(100)의 프로그램 방법을 보여주는 도면이다. 도 2를 참조하면, 본 발명의 프로그램 방법은 데이터를 로딩하고(S110), 비트라인들을 셋업 하면서 동시에 채널들을 프리챠지 하고(S120), 그 뒤에 프로그램 동작을 수행한다(S130). 이러한 프로그램 동작은 도 3의 타이밍도를 이용하여 자세히 설명하도록 하겠다.
도 3은 도 2에 도시된 프로그램 방법을 수행하기 위한 타이밍도에 대한 실시 예를 보여주는 도면이다.
도 1 내지 도 3을 참조하면, 본 발명의 비휘발성 메모리 장치(100)의 프로그램 방법은 다음과 같다. 프로그램 동작은 크게 비트라인 셋업 구간, 패스 전압 활성화 구간, 프로그램 전압 활성화 구간, 및 프로그램 리커버리 구간으로 구분된다.
비트라인 셋업 구간 이전에 도 2에 도시된 데이터 로딩이 수행된다. 외부로 부터 비휘발성 메모리 장치(100)는 프로그램 명령, 어드레스, 및 데이터를 입력받는다. 입력된 데이터는 페이지 버퍼(130)의 래치들(도시되지 않음)에 로딩된다. 이때 데이터 로딩과 동시에 비휘발성 메모리 장치(100)는 프로그램 동작을 수행하기 위한 고전압들을 발생시킨다. 여기서 이러한 고전압들은 제어로직 및 고전압 발생기(140) 내의 고전압 발생기(도시되지 않음)에서 발생된다.
데이터 로딩이 완료되면, 비트라인 셋업 구간이 진행된다. 비트라인 셋업 구간에서는 도 1에 도시된 페이지 버퍼(130)의 래치들(도시되지 않음)에 로딩된 데이터에 따라 비트라인들(BL0~BLn-1)이 셋업된다. 즉, 프로그램될 셀들과 연결된 비트라인들로 데이터 '0'에 대응하는 프로그램 전압(예를 들어, 0V)이 인가되고, 프로그램 금지될 셀들과 연결된 비트라인들로 데이터 '1'에 대응하는 프로그램 금지 전압(예를 들어, 전원전압(Vcc))이 인가된다. 프로그램 동작시 비트라인들(BL0~BLn-1)은 프로그램 리커버리 동작이 수행될 때까지 각각의 데이터를 유지한다.
또한, 본 발명의 비트라인 셋업 구간에서는 프로그램 동작시 셀프 부스팅 효율을 높이기 위하여 선택된 메모리 블록의 채널들이 프리챠지된다. 여기서 선택된 메모리 블록이란, 입력된 어드레스(ADDR)에 따라 선택된 메모리 블록을 의미한다. 도 3을 다시 참조하면, 비트라인 셋업 구간에서 프로그램 동작이 수행될 선택된 메모리 블록의 스트링 선택 라인(SSL) 및 워드라인들(WL0~WLm-1)로 채널 프리챠지 전압(Vcpc)이 인가되고, 그라운드 선택 라인(GSL)으로 접지 전압(0V)이 인가된다. 여기서 채널 프리챠지 전압(Vcpc)은 스트링 선택 트랜지스터(SST) 및 메모리 셀들(MC0~MCm-1)을 턴온시키기 위한 최소의 전압이상이면 된다. 채널 프리챠지 전 압(Vcpc)은 채널을 형성하기 위한 최소의 전압 이상이지만, 반드시 여기에 국한될 필요는 없다. 본 발명의 채널 프리챠지 전압(Vcpc)은 접지 전압(0V) 이상이기만 해도 된다.
상술 된 바와 같이, 본 발명의 비트라인 셋업 구간에서는 선택된 메모리 블록의 각 채널들은 비트라인들과 전기적으로 연결되어 프리챠지된다. 엄밀히 말하면, 선택된 메모리 블록에서 프로그램 금지 셀들이 포함된 채널들에 프리챠지 동작이 수행된다. 프로그램 금지 셀이 포함된 채널이 프리챠지 되기 때문에, 셀프 부스팅 효율이 상승한다. 이로써 본 발명은 프로그램 실행 구간에서 프로그램 디스터번스를 그만큼 적게 받게 된다.
비트라인 셋업 구간에서 스트링 선택 라인(SSL)으로는 도 3에 도시된 바와 같이 소정 구간 동안 채널 프리챠지 전압(Vcpc)이 인가된 후, 소정 구간 이후부터는 접지 전압(OV)이 인가된다. 그러나 본 발명의 비트라인 셋업 구간에서 스트링 선택 라인(SSL)으로 반드시 소정의 시간 동안 인가된다고 국한될 필요는 없다는 것은 당업자에게 자명하다. 도 4은 도 2에 도시된 프로그램 방법을 수행하기 위한 타이밍도에 대한 다른 실시 예를 보여주는 도면이다. 도 4를 참조하면, 비트라인 셋업 구간에서는 스트링 선택 라인(SSL)으로 채널 프리챠지 전압(Vcpc)이 인가된다.
비트라인 셋업 구간 이후에는, 프로그램 실행 구간이 진행된다. 여기서 프로그램 실행 구간은 크게 패스 전압 활성화 구간 및 프로그램 전압 활성화 구간으로 구분된다.
패스 전압 활성화 구간에서는 입력된 어드레스(ADDR)에 따라 선택된 메모리 블록의 워드라인들(WL0~WLm-1)로 패스 전압(Vpass)이 인가되고, 스트링 선택 라인(SSL)으로 전원 전압(Vcc)가 인가되고, 그라운드 선택 라인(GSL)의 접지 전압(0V)은 계속 유지된다. 여기서 패스 전압(Vpass)은 프로그램 금지 셀들에 F-N 터널링을 유발하지 못하도록 인가되는 전압으로서, 프로그램 전압(Vpgm)보다는 낮은 레벨이다.
프로그램 전압 활성화 구간에서는 입력된 어드레스(ADDR)에 따라 선택된 워드라인(Sel WL), 즉, 프로그램될 메모리 셀들이 연결된 워드라인으로 프로그램 전압(Vpgm)이 인가된다. 비선택된 워드라인들(Unsel WLs)의 패스 전압(Vpass), 스트링 선택 라인(SSL)의 전원 전압(Vcc) 및 그라운드 선택 라인(GSL)의 접지 전압(0V)은 계속 유지된다. 이로써, 데이터 '0'에 대응하는 접지 전압(0V)이 인가된 비트라인들에 연결된 프로그램될 셀들에는 F-N 터널링에 의해 프로그램 동작이 수행된다.
프로그램이 실행된 후에는 프로그램 리커버리 구간이 진행된다. 프로그램 리커버리 구간에서는 워드라인들(WL0~WLm-1)의 전압들 및 스트링 선택 라인(SSL)의 전압이 디스챠지 되고, 소정 시간 이후에 비트라인들(BL0~BLn-1)의 전압들이 디스챠지 된다. 이후, 프로그램이 제대로 수행되었는지를 판별하기 위한 프로그램 검증 읽기 동작이 수행될 것이다.
본 발명의 비휘발성 메모리 장치의 프로그램 방법은 비트라인 셋업 구간에서 비트라인들이 셋업됨과 동시에 채널들이 프리챠지되도록 스트링들을 각 비트라인들에 연결하고, 모든 워드라인들에 채널 프리챠지 전압(Vcpc)을 인가한다. 즉, 본 발명의 프로그램 방법은 비트라인 셋업 구간에서 각 채널들을 프리챠지시켜 놓는다. 이로써, 본 발명에서는 프로그램 실행 구간에서 셀프 부스팅 효율이 증대된다.
본 발명에 따른 비휘발성 메모리 장치의 프로그램 방법은 비트라인 셋업 구간에서 채널들이 프리챠지되도록 스트링들을 각 비트라인들에 연결하고, 모든 워드라인들로 채널 프리챠지 전압(Vcpc)을 인가한다. 이로써, 프로그램 금지 셀이 연결된 채널들은 전원전압(Vcc)으로 충전된다. 여기서 채널 프리챠지 전압(Vcpc)은 Vcc+Vth(여기서 Vth는 스트링 선택 트랜지스터(SST)의 문턱 전압) 이상의 전압이다. 결과적으로 워드라인들에 채널 프리챠지 전압(Vcpc)이 인가되고, 채널들은 전원전압(Vcc)로 상승된다. 이는 채널을 열어 놓은(즉, 스트링 선택 트랜지스터를 턴온시키고) 상태에서 수행되는 일종의 부스팅 동작으로 볼 수 있다. 이런 관점에서, 본 발명의 프로그램 방법은 비트라인 셋업 구간에서 강제 부스팅 동작을 수행하고, 프로그램 실행 구간에서 셀프 부스팅 동작을 수행한다고 볼 수 있다.
도 5는 도 2에 도시된 프로그램 방법을 수행하기 위한 타이밍도에 대한 다른 실시 예를 보여주는 도면이다. 도 5을 참조하면, 본 발명의 비트라인 셋업 구간에서 스트링 선택 라인(SSL)으로 전원전압(Vcc)이 인가되고, 워드라인들(WL0~WLm-1)로 전원전압(Vcc) 보다 높은 전압 레벨을 갖는 채널 프리챠지 전압(Vcpc)이 인가된다. 프로그램 금지 셀이 포함된 채널은 채널 전압이 전원전압(Vcc)에서 스트링 선택 트랜지스터(SST)의 문턱전압 아래만큼 상승된 후에 셧오프된다. 도 5에 도시된 프로그램 방법에 따르면, 스트링 선택 라인(SSL)으로는 프로그램 리커버리 구간을 제외한 전 구간에서 전원전압(Vcc)이 인가된다.
본 발명의 프로그램 방법은 증가형 스텝 펄스 프로그래밍(Incremental Step Pluse Programming; 이하, 'ISPP'라고 함) 방식에도 적용가능하다.
도 6는 본 발명에 따른 비휘발성 메모리 장치의 ISPP 프로그램 방법을 보여주는 도면이다. 도 7은 도 6에 도시된 ISPP 프로그램 방법을 수행하기 위한 타이밍도에 대한 실시 예를 보여주는 도면이다.
도 1, 도 6 및 도 7을 참조하면, 본 발명의 비휘발성 메모리 장치의 ISPP 프로그램 방법을 다음과 같다.
프로그램 동작시 페이지 버퍼(130)의 래치들(도시되지 않음)에 데이터가 로딩된다(S210). 데이터 로딩이 완료되면, 제어로직 및 고전압 발생기(140)은 프로그램 루프(Program Loop)에 따라 프로그램 동작을 제어한다. 먼저, 프로그램루프 회수를 나타내는 i는 '0'으로 초기화된다(S220).각 프로그램 루프는 도 6에 도시된 바와 같이 비트라인 셋업 구간, 프로그램 실행 구간, 프로그램 리커버리 구간 및 검증 읽기 구간으로 구분된다. 프로그램 루프의 회수(i, 초기에는 i=0)가 증가됨에 따라 프로그램 전압(Vpgm)이 소정의 전압 레벨(△ISPP)만큼 증가된다. 먼저, 제 1 번째 프로그램 루프가 진행된다. 이후에 진행되는 프로그램 동작은 각 프로그램 루프에서 반복되기 때문에 아래에서는 도 7에 도시된 바와 같이 제 N 번째 프로그램 루프에서 제 (N+1) 프로그램 루프로 이어지는 프로그램 방법에 한정하여 설명하도록 하겠다.
제 N 번째 프로그램 루프의 비트라인 셋업 구간에서 비선택된 워드라인들(Unsel WLs) 및 선택된 워드라인(Sel WL)으로 검증 읽기 전압(Vread)이 인가되고, 스트링 선택 라인(SSL)으로 소정 시간 동안 검증 읽기 전압(Vread)이 인가되었 다가 소정 시간 이후부터는 접지 전압(OV)이 인가되고, 그라운드 선택 라인(GSL)으로 접지 전압(0V)이 인가된다. 따라서, 각 스트링들의 채널들은 전기적으로 비트라인들(BL0~BLn-1)에 연결된다. 또한, 비트라인들(BL0~BLn-1)로는 각각 페이지 버퍼의 래치들(도시되지 않음)에 로딩된 데이터에 따라 셋업 동작이 수행된다. 이로써, 비트라인들(BL0~BLn-1)이 셋업됨과 동시에 각 채널들은 프리챠지 동작이 수행된다(S230).
제 N 번째 프로그램 루프의 비트라인 셋업 구간에서 모든 워드라인들(Unsel WLs,Sel WL)로 검증 읽기 전압(Vread)이 전압이 인가되었지만, 본 발명이 반드시 여기에 국한될 필요가 없다는 것은 당업자에게 자명하다. 본 발명의 비트라인 셋업 구간에서는 앞서 설명한 바와 같이 모든 워드라인들(Unsel WLs, WL)로 채널 프리챠지 전압(Vcpc)이 인가될 수 있다. 여기서 채널 프리챠지 전압(Vcpc)은 OV보다 큰 전압이다.
이후, 제 N 번째 프로그램 실행 구간이 진행된다. 제 N 번째 프로그램 실행 구간에서는 비선택된 워드라인들(Unsel WLs)로 패스 전압(Vpass)이 인가되고, 선택된 워드라인들(Sel WL)로는 소정의 시간 동안 패스 전압(Vpass)이 인가되었다가 소정의 시간 이후부터는 프로그램 전압(Vpgm)이 인가되고, 스트링 선택 라인(SSL)으로 전원 전압(Vcc, 예를 들어, 1.3V)이 인가되고, 그라운드 선택 라인(GSL)으로 접지 전압(0V)을 계속 유지시킨다(S240). 이로써, 선택된 워드라인(Sel WL)에 연결된 프로그램될 셀들로 F-N 터널링에 의해 프로그램 동작이 수행된다.
프로그램 실행이 완료되면, 제 N 번째 프로그램 리커버리 구간이 진행된다. 제 N 번째 프로그램 리커버리 구간에서는 선택된 메모리 블록의 모든 워드라인들(WL0~WLm-1)의 전압들 및 모든 비트라인들(BL0~BLn-1)의 전압들이 접지 전압(0V)으로 디스챠지되도록 한다. 이때 스트링 선택 라인(SSL)으로 도 7에 도시된 바와 같이 접지 전압(0V)이 인가되고, 그라운드 선택 라인(GSL)의 전압은 접지 전압(0V)이 계속 유지된다.
프로그램 리커버리 동작이 완료되면, 제 N 번째 검증 읽기 구간이 진행된다(S250). 제 N 번째 검증 읽기 구간에서는 비선택된 워드라인들(Unsel WLs), 선택된 워드라인(Sel WL), 스트링 선택 라인(SSL), 및 그라운드 선택 라인(GSL)으로 검증 읽기 전압(Vread)이 인가된다. 이후, 페이지 버퍼(130)의 감지 회로들(도시되지 않음)이 비트라인들(BL0~BLn-1)의 전압들을 센싱하여 메모리 셀들이 상태를 감지하게 된다.
감지된 데이터에 따라 프로그램 패스 혹은 페일이 결정된다(S260). 모든 프로그램될 셀들이 제대로 프로그램되었으면, 프로그램 동작이 완료된다. 반면에 모든 프로그램될 셀들이 제대로 프로그램되지 않았다면, 프로그램 전압(Vpgm)은 프로그램 전압 증가분(△ISPP) 만큼 높아진다(S270). 이후 프로그램 루프 회수(i)는 1인 증가되고(S280), 제어로직 및 고전압 발생기(140)은 프로그램 루프 회수(i)가 최대인지 판별한다(S290). 판별결과로써 프로그램 루프 회수가 최대이면, 프로그램 동작은 더 이상 진행되지 않고, 프로그램 페일로 결정된다. 반면에, 프로그램 그램 루프 회수가 최대가 아니면, 제 N+1 번째 프로그램 루프가 진행된다. 이후, S230 단계부터 다시 진행된다. 제 N+1 번째 프로그램 루프는 프로그램 전압(Vpgm)의 레 벨만 다를 뿐 제 N 번째 프로그램 루프와 실질적으로 동일하기 때문에 여기서는 설명을 생략하도록 하겠다.
상술한 바와 같이, 본 발명의 비휘발성 메모리 장치(100)의 ISPP 프로그램 방법은 각 프로그램 루프의 비트라인 셋업 구간에서 비선택된 워드라인들(Unsel WLs)로 검증 읽기 전압(Vread)이 인가되고, 선택된 워드라인(Sel WL)으로 검증 전압(Vveri)이 인가된다. 여기서 검증 전압(Vveri)은 0V보다 큰 전압(예를 들어, 전원전압 (Vcc))이다. 따라서, 본 발명의 프로그램 방법은 비트라인이 셋업됨과 동시에 채널이 프리챠지된다. 한편, 선택된 워드라인(Sel WL)은 비트라인 셋업 구간에서 비선택된 워드라인들(Unsel WLs)과 동일한 검증 읽기 전압(Vread)을 제공받을 수 있다.
도 7을 다시 참조하면, 본 발명에 따른 비휘발성 메모리 장치의 ISPP 프로그램 방법은 종래의 비휘발성 메모리 장치와 비교하여 검증 읽기 리커버리 동작이 필요없게 된다. 따라서, 본 발명의 비휘발성 메모리 장치(100)는 그만큼 각 프로그램 루프의 프로그램 시간을 줄일 수 있게 된다.
도 7에 도시된 비트라인 셋업 구간에서는 스트링 선택 라인(SSL)으로 소정의 시간동안 검증 읽기 전압(Vread)이 인가되었다가, 소정의 시간 이후에는 접지 전압(0V)가 인가된다. 그러나, 본 발명의 비트라인 셋업 구간에서 스트링 선택 라인(SSL)으로 소정의 시간 동안 검증 읽기 전압(Vread)이 인가된다고 한정할 필요가 없다는 것은 당업자에게 자명하다.
도 8은 도 6에 도시된 ISPP 프로그램 방법을 수행하기 위한 타이밍도에 대한 다른 실시 예를 보여주는 도면이다. 도 8을 참조하면, 비트라인 셋업 구간에서는 스트링 선택 라인(SSL)으로 검증 읽기 전압(Vread)이 인가된다. 도 7에 도시된 검증 읽기 구간에서는 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)으로 검증 읽기 전압(Vread)이 인가된다. 그러나, 본 발명의 검증 읽기 구간에서 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)으로 검증 읽기 전압(Vread)이 인가된다고 한정할 필요가 없다는 것은 당업자에게 자명하다. 본 발명의 검증 읽기 구간에서는 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)으로 각각 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST)를 턴온하는데 필요한 전압이 인가되면 된다.
도 9는 도 6에 도시된 ISPP 프로그램 방법을 수행하기 위한 타이밍도에 대한 또 다른 실시 예를 보여주는 도면이다. 도 9를 참조하면, 검증 읽기 구간에서 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)으로 전원 전압(Vcc)이 인가된다.
도 10은 본 발명에 따른 비휘발성 메모리 장치를 갖는 메모리 카드(10)를 보여주는 도면이다. 도 10을 참조하면, 메모리 카드(10)는 도 1에 도시된 구성과 실질적으로 동일하게 구성된 비휘발성 메모리 장치(12) 및 비휘발성 메모리 장치(12)를 제어하는 메모리 제어기(14)를 포함한다. 이러한 메모리 카드(10)는 디지털 카메라, PDA, 휴대용 오디오 장치, 휴대폰, 그리고 개인 컴퓨터와 같은 디지털 장치들과 더불어 정보를 저장하기/읽기 위해 사용된다.
도 11는 본 발명에 따른 비휘발성 메모리 장치를 갖는 메모리 시스템(20)을 보여주는 블록도이다. 도 11을 참조하면, 메모리 시스템(20)은 버스(21)에 전기적으로 연결된 중앙처리장치(22), 에스램(24), 메모리 제어기(26) 및 플래시 메모리 장치(28)를 포함한다. 여기서 플래시 메모리 장치(28)는 도 1 에 도시된 것들과 실질적으로 동일하게 구성될 것이다. 플래시 메모리 장치(28)에는 중앙처리장치(22)에 의해서 처리된/처리될 N-비트 데이터(N은 1 또는 그보다 큰 정수)가 메모리 제어기(26)를 통해 저장될 것이다.
비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(20)에는 응용 칩셋(application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 인가될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 제어기와 플래시 메모리 장치는, 예를 들면, 데이터를 저장하는 데 비휘발성 메모리 장치를 사용하는 SSD(Solid State Drive/Disk)로 구성될 수도 있다.
본 발명에 따른 플래시 메모리 장치 그리고/또는 메모리 제어기는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 그리고/또는 메모리 제어기는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장될 수 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지로 변형할 수 있다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위 뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
도 1은 본 발명에 따른 비휘발성 메모리 장치를 보여주는 도면이다.
도 2는 본 발명에 따른 비휘발성 메모리 장치의 프로그램 방법을 보여주는 도면이다.
도 3은 도 2에 도시된 프로그램 방법을 수행하기 위한 타이밍도에 대한 실시 예를 보여주는 도면이다.
도 4은 도 2에 도시된 프로그램 방법을 수행하기 위한 타이밍도에 대한 다른 실시 예를 보여주는 도면이다.
도 5은 도 2에 도시된 프로그램 방법을 수행하기 위한 타이밍도에 대한 다른 실시 예를 보여주는 도면이다.
도 6은 본 발명에 따른 비휘발성 메모리 장치의 ISPP 프로그램 방법을 보여주는 도면이다.
도 7은 도 6에 도시된 ISPP 프로그램 방법을 수행하기 위한 타이밍도에 대한 실시 예를 보여주는 도면이다.
도 8은 도 6에 도시된 ISPP 프로그램 방법을 수행하기 위한 타이밍도에 대한 다른 실시 예를 보여주는 도면이다.
도 9는 도 6에 도시된 ISPP 프로그램 방법을 수행하기 위한 타이밍도에 한 또 다른 실시 예를 보여주는 도면이다.
도 10은 본 발명에 따른 비휘발성 메모리 장치를 갖는 메모리 카드를 보여주는 도면이다.
도 11은 본 발명에 따른 비휘발성 메모리 장치를 갖는 메모리 시스템을 보여주는 도면이다.
*도면의 주요부분에 대한 부호의 설명*
100: 비휘발성 메모리 장치 110: 메모리 셀 어레이
120: 로우 디코더 130: 페이지 버퍼
140: 제어 로직
10: 메모리 카드 20: 메모리 시스템

Claims (17)

  1. 비휘발성 메모리 장치의 프로그램 방법에 있어서:
    비트라인들을 셋업하면서 동시에 채널들을 프리챠지하는 단계; 및
    선택된 워드라인으로 프로그램 전압을 인가하는 단계를 포함하고,
    상기 채널들을 프리챠지하는 단계는,
    상기 비트라인들을 셋업할 때, 워드라인들로 채널 프리챠지 전압을 인가하는 단계;
    상기 비트라인들을 셋업할 때, 스트링 선택 라인으로 소정의 시간 동안 상기 채널 프리챠지 전압을 인가하는 단계;
    상기 소정의 시간 이후부터는 상기 스트링 선택 라인으로 접지 전압을 인가하는 단계; 및
    그라운드 선택 라인으로 상기 접지 전압을 인가하는 단계를 포함하는 프로그램 방법.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 제 1 항에 있어서,
    상기 채널 프리챠지 전압은 상기 채널들 각각에 연결된 복수의 메모리 셀들을 턴온시키는 전압인 프로그램 방법.
  7. 제 1 항에 있어서,
    상기 채널 프리챠지 전압은 전원 전압인 프로그램 방법.
  8. 비휘발성 메모리 장치의 ISPP 프로그램 방법에 있어서:
    비트라인 셋업 동작을 수행하면서 동시에 채널 프리챠지 동작을 수행하는 단계;
    선택된 워드라인으로 프로그램 전압을 인가하고 비선택된 워드라인들로 프로그램 패스 전압을 인가함으로써, 프로그램 동작을 수행하는 단계;
    상기 선택된 워드라인으로 검증 전압을 인가하고 상기 비선택된 워드라인들로 검증 읽기 전압을 인가함으로써, 검증 읽기 동작을 수행하는 단계; 및
    프로그램 패스/페일을 판별하는 단계를 포함하고,
    프로그램 페일일 때, 상기 프로그램 전압을 소정 레벨만큼 증가되어 상기 단계들을 반복하고,
    상기 채널 프리챠지 동작을 수행하는 단계는,
    상기 선택된 워드라인 및 상기 비선택된 워드라인들로 상기 검증 읽기 전압을 인가하는 단계를 포함하는 프로그램 방법.
  9. 삭제
  10. 제 8 항에 있어서,
    상기 비트라인 셋업 동작에서, 스트링 선택 라인으로 소정 시간 동안 상기 검증 읽기 전압이 인가되었다가 상기 소정 시간 이후부터 접지 전압이 인가되고, 그라운드 선택 라인으로 상기 접지 전압이 인가되는 프로그램 방법.
  11. 삭제
  12. 제 8 항에 있어서,
    상기 검증 읽기 전압은 전원전압인 프로그램 방법.
  13. 제 8 항에 있어서,
    상기 검증 읽기 동작을 수행하는 단계는,
    스트링 선택 라인 및 그라운드 선택 라인으로 상기 검증 읽기 전압을 인가하는 단계를 포함하는 프로그램 방법.
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
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