JP7121204B2

JP7121204B2 - プログラミングプロセスを実行する方法および関連するメモリデバイス

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Publication number: JP7121204B2
Application number: JP2021549674A
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Inventors: シンレイ・ジア; シャン・リ; ヤリ・ソン; レイ・ジン; ホンタオ・リウ; ジアンクアン・ジア; シャンナン・ジャオ; ユアンユアン・ミン
Original assignee: Yangtze Memory Technologies Co Ltd
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Priority date: 2019-11-14
Filing date: 2019-11-14
Publication date: 2022-08-17
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Description

本発明は、プログラミングプロセスを実行する方法に関し、より詳細には、３次元（３Ｄ）ＮＡＮＤメモリデバイスに対してプログラミングプロセスを実行する方法に関する。

半導体メモリは、携帯電話、デジタルカメラ、携帯情報端末、医用電子デバイス、モバイルコンピューティングデバイス、および非モバイルコンピューティングデバイスなどの様々な電子デバイスで広く使用されている。不揮発性メモリは、情報を記憶し保持することを可能にする。不揮発性メモリの例には、フラッシュメモリ（たとえば、ＮＡＮＤタイプおよびＮＯＲタイプフラッシュメモリ）ならびに電気的に消去可能プログラム可能な読取り専用メモリ（電気的に消去可能プログラム可能な読取り専用メモリ、ＥＥＰＲＯＭ）が含まれる。

いくつかのＮＡＮＤアーキテクチャにおけるメモリセルは、メモリセルをプログラムするために充電を保持する充電記憶領域を有する。充電記憶領域の一例はフローティングゲートである。ＥＥＰＲＯＭまたはＮＡＮＤフラッシュメモリなどのフラッシュメモリデバイスをプログラムする際、一般に、制御ゲート（または被選択ワード線）にプログラム電圧が印加され、ビット線が接地される。チャネルからの電子は充電記憶領域に注入される。充電記憶領域に電子が累積すると、充電記憶領域は負に荷電され、メモリセルのしきい値電圧が上昇し、それによってメモリセルはプログラム状態になる。

出願人は、プリチャージングフェーズの間、非選択ストリングのダミーセルの記憶領域に残留電子が捕捉され、非選択ストリングに隣接する被選択ストリングの被選択メモリセルへのプログラムディスターブが生じる場合があることを認識している。たとえば、昇圧／プログラミングフェーズの間、非選択ストリングに捕捉される残留電子が、被選択ストリングの被選択メモリセルに対応するチャネル電位を低下させてプログラムディスターブを生じさせることがある。

したがって、プログラムディスターブを低減させるための方法およびメモリデバイスが必要である。

したがって、本発明の課題は、プログラムディスターブを低減させるための方法およびメモリデバイスを提供することである。

本発明は、３次元（３Ｄ）ＮＡＮＤメモリデバイスに対してプログラミングプロセスを実行する方法を開示する。この方法は、プログラミングプロセスのプリチャージングフェーズの間、３ＤＮＡＮＤメモリデバイスの複数のワード線に第１の電圧を印加するステップであって、複数のワード線が垂直方向において複数のダミーワード線の上方に位置する、ステップと、プリチャージングフェーズの間、３ＤＮＡＮＤメモリデバイスの第２の隣接するワード線に第２の電圧を印加するステップであって、第２の隣接するワード線が、複数のワード線のうちの１本であり、垂直方向において複数のワード線における被選択ワード線の上方に位置する、ステップと、プログラミングプロセスの昇圧フェーズの間、第２の隣接するワード線および複数のワード線における複数の第１のワード線に第２の電圧を印加し、３ＤＮＡＮＤメモリデバイスの第１の隣接するワード線に第３の電圧を印加するステップであって、第１の隣接するワード線が、複数のワード線のうちの１本であるが、複数の第１のワード線から除外され、垂直方向において第２の隣接するワード線の下方でかつ被選択ワード線の上方に位置する、ステップとを含む。

本発明は、３次元（３Ｄ）ＮＡＮＤメモリデバイスであって、複数のビット線、複数のワード線、および複数のストリングを備えるメモリアレイと、メモリアレイに結合され、複数の制御信号に従ってメモリアレイの複数のワード線に印加される複数の電圧を生成するように構成されたワード線ドライバと、プログラミングプロセスを実行するプロセスに従って複数の制御信号を生成するように構成された制御回路であって、プロセスが、上述のように３次元（３Ｄ）ＮＡＮＤメモリデバイスに対してプログラミングプロセスを実行する方法のステップを含む制御回路とを含む３次元（３Ｄ）ＮＡＮＤメモリデバイスをさらに開示する。

本発明のこれらの目的およびその他の目的は、当業者には、様々な図および図面に示す好ましい実施形態についての以下の詳細な説明を読んだ後で間違いなく明らかになろう。

被選択ストリングに隣接する非選択ストリングのチャネルに残留する残留電子を示す図である。図１におけるストリングに対するプログラミングプロセスの信号図である。本発明の実施形態による被選択ストリングに隣接する非選択ストリングのチャネルに残留する残留電子の移動を示す図である。図３におけるストリングに対するプログラミングプロセスの信号図である。本発明の実施形態によるメモリデバイスの機能ブロック図である。本発明の実施形態による図３におけるストリングに対するプログラミングプロセスのプロセスのフローチャートである。

図１は、被選択ストリング１０に隣接する非選択ストリング１２のチャネルに残留する残留電子を示す。メモリアレイは、被選択ストリング１０と非選択ストリング１２とを含んでもよい。メモリアレイは、複数のビット線と、複数のワード線と、複数のストリングとを含む３次元ＮＡＮＤフラッシュメモリアレイであってもよく、各ストリングは、垂直方向に延び、複数の水平層に形成された複数のメモリセルを含む。

ストリング１０および１２は、構造が同一であり、ストリング１０および１２の各々は、頂部選択セルと、複数の頂部ダミーセルと、複数の頂部メモリセルと、複数の中央ダミーセルと、複数の底部メモリセルと、複数の底部ダミーセルと、底部選択セルとを含んでもよく、ストリングに含まれるセルは互いに直列に接続される。複数の頂部ダミーセルはｉ個のセルを含み、複数の頂部メモリセルはｊ個のセルを含み、複数の中央ダミーセルはｋ個のセルを含み、複数の底部メモリセルはｍ個のセルを含み、複数の底部ダミーセルはｎ個のセルを含み、ｉ、ｊ、ｋ、ｍ、およびｎは１よりも大きい整数である。

ワード線ＷＬ＿ＴＳＧは、ストリング１０および１２の頂部選択セルのゲートに接続される。複数のワード線ＷＬ＿ＴＤ＿１～ＷＬ＿ＴＤ＿ｉが複数の頂部ダミーセルの複数のゲートに接続される。複数のワード線ＷＬ＿１～ＷＬ＿ｊが、ストリング１０および１２の複数の頂部メモリセルの複数のゲートに接続される。複数のワード線ＷＬ＿１～ＷＬ＿ｊのうちの１つが、被選択ストリング１０の被選択メモリセルおよび水平方向において被選択メモリセルに隣接するメモリセルに接続された被選択ワード線ＷＬ＿ｘである。複数のワード線ＷＬ＿１～ＷＬ＿ｊのうちの１つが、垂直方向において被選択ストリング１０の被選択メモリセルに隣接する第１の隣接するメモリセルに接続された第１の隣接するワード線ＷＬ＿ｘ＋１である。複数のワード線ＷＬ＿１～ＷＬ＿ｊのうちの１つが、垂直方向において被選択ストリング１０の第１の隣接するメモリセルに隣接する第２の隣接するメモリセルに接続された第２の隣接するワード線ＷＬ＿ｘ＋２である。

複数のワード線ＷＬ＿ＭＤ＿１～ＷＬ＿ＭＤ＿ｋが、ストリング１０および１２の複数の中央ダミーセルの複数のゲートに接続される。複数のワード線ＷＬ＿Ｂ＿１～ＷＬ＿Ｂ＿ｍが、ストリング１０および１２の複数の底部ダミーセルの複数のゲートに接続される。複数のワード線ＷＬ＿ＢＤ＿１～ＷＬ＿ＢＤ＿ｎが、ストリング１０および１２の複数の底部ダミーセルの複数のゲートに接続される。ワード線ＷＬ＿ＢＳＧがストリング１０および１２の底部選択セルのゲートに接続される。

頂部選択セルのドレーンがビット線（ＢＬ）に接続され、被選択ストリング１０のビット線には、プログラミングプロセスの間、常にゼロ（接地）電圧が印加され、一方、非選択ストリング１２のビット線にはプログラミングプロセスのプリチャージングフェーズの間、システム電圧パルスＶｃｃが印加される。プログラミングプロセスのプリチャージングフェーズの間、非選択ストリング１２の複数のワード線ＷＬ＿ＭＤ＿１～ＷＬ＿ＭＤ＿ｋに対応する複数の中央ダミーセルの記憶領域に一定の量の残留電子が捕捉され、隣接する被選択ストリング１０にプログラムディスターブを生じさせることがある。

図２は、図１におけるストリング１０および１２に対するプログラミングプロセスの信号図である。プリチャージングフェーズの間、選択ストリング１０のビット線の電圧は、時間Ｔ０におけるゼロボルトから時間Ｔ１における電圧Ｖｃｃまで上昇する。ワード線ＷＬ＿ＴＳＧの電圧は、時間Ｔ０におけるゼロボルトから時間Ｔ１における電圧Ｖｔｓｇまで上昇し、ワード線ＷＬ＿ＴＳＧの電圧は時間Ｔ３における電圧Ｖｔｓｇから時間Ｔ４におけるゼロボルトまで低下する。ワード線ＷＬ＿ＢＳＧ、ＷＬ＿ＢＤ＿１～ＷＬ＿ＢＤ＿ｎ、ＷＬ＿Ｂ＿１～ＷＬ＿Ｂ＿ｍ、ＷＬ＿ＭＤ＿１～ＷＬ＿ＭＤ＿ｋ、ＷＬ＿１～ＷＬ＿ｊ、およびＷＬ＿ＴＤ＿１～ＷＬ＿ＴＤ＿ｉは、プリチャージングフェーズの間、ゼロボルトである。複数のワード線ＷＬ＿１～ＷＬ＿ｊのうちの１本は被選択ワード線ＷＬ＿ｘである。

時間Ｔ１から時間Ｔ２までの間、非選択ストリング１２の複数のワード線ＷＬ＿ＭＤ＿１～ＷＬ＿ＭＤ＿ｋに対応する複数の中央ダミーセルの記憶領域に一定の量の残留電子が捕捉され、隣接する被選択ストリング１０にプログラムディスターブを生じさせることがある。たとえば、非選択ストリング１２の昇圧フェーズおよび被選択ストリング１０のプログラミングフェーズの間、特に時間Ｔ９から時間Ｔ１０までは、メモリセルに対応するワード線ＷＬ＿Ｂ＿１～ＷＬ＿Ｂ＿ｍおよびＷＬ＿１～ＷＬ＿ｊに電圧Ｖｐａｓｓが印加されてメモリセルのチャネル電位が上昇し、ダミーセルに対応するワード線ＷＬ＿ＢＤ＿１～ＷＬ＿ＢＤ＿ｎ、ＷＬ＿ＭＤ＿１～ＷＬ＿ＭＤ＿ｋおよびＷＬ＿ＴＤ＿１～ＷＬ＿ＴＤ＿ｉに電圧Ｖｂｉａｓが印加され、ダミーセルのチャネル電位が上昇する。時間Ｔ１０～時間Ｔ１１の間、被選択ワード線ＷＬ＿ｘにプログラミング電圧Ｖｐｇｍが印加される。しかし、非選択ストリング１２の中央ダミーセルにおける残留電子は、隣接する被選択ストリング１０に横方向電界を誘起してプログラムディスターブを生じさせることがある。たとえば、被選択ストリング１０の被選択メモリセルに対応するチャネル電位は、残留電子によって横方向電界が誘起されることに起因して低下する。

プログラムディスターブを低減させるには、図３を参照されたい。図３は、本発明の実施形態による被選択ストリング１０に隣接する非選択ストリング１２のチャネルに残留する残留電子の移動を示す。残留電子を低減させてプログラムディスターブを回避するには、プリチャージングフェーズの間、すべての複数の頂部メモリセルに対応するすべてのワード線ＷＬ＿Ｔ＿１～ＷＬ＿Ｔ＿ｊに電圧Ｖｏｎが印加されて非選択ストリング１２のチャネルが部分的にオンにされ、それによって、残留電子は中央ダミーセルから部分的にオンにされたチャネルに沿って複数の頂部メモリセルまで移動することができる。さらに、ワード線ＷＬ＿Ｔ＿１～ＷＬ＿Ｔ＿ｘ－１およびＷＬ＿Ｔ＿ｘ＋３～ＷＬ＿Ｔ＿ｊにゼロボルトが印加されて非選択ストリング１２のチャネルが部分的にオフになった後のプリチャージングフェーズの間。最後に、昇圧／プログラミングフェーズの間、ワード線ＷＬ＿Ｔ＿ｘ＋１に電圧Ｖｃｕｔ（たとえば、Ｖｏｎ）が印加され、ワード線ＷＬ＿Ｔ＿ｘ＋１に対応する頂部メモリセルが弱くオフにされ、それによって、非選択ストリング１２のチャネルが部分的にオフにされ、残留電子が、ワード線ＷＬ＿Ｔ＿ｘ＋１に対応する頂部メモリセルの下方の頂部メモリセルに戻るのが防止される。その結果、残留電子を複数の中央ダミーセルから除去してプログラムディスターブを回避することができる。

図４は、図３におけるストリング１０および１２に対するプログラミングプロセスの信号図である。詳細には、プリチャージングフェーズは時間Ｔ０に開始し、時間Ｔ７に終了する。非選択ストリング１２のビット線の電圧が、時間Ｔ０におけるゼロボルトから時間Ｔ１における電圧Ｖｃｃまで上昇し、時間Ｔ１から時間Ｔ６まで非選択ストリング１２のビット線に電圧Ｖｃｃが印加され、非選択ストリング１２のビット線の電圧が、時間Ｔ６における電圧Ｖｃｃから時間Ｔ７におけるゼロボルトまで低下する。被選択ストリング１０のビット線には、プログラミングプロセスの間、常にゼロボルトが印加される。ワード線ＷＬ＿ＴＳＧの電圧が時間Ｔ０におけるゼロボルトから時間Ｔ１における電圧Ｖｔｓｇまで上昇し、時間Ｔ１から時間Ｔ５までワード線ＷＬ＿ＴＳＧに電圧Ｖｔｓｇが印加され、ワード線ＷＬ＿ＴＳＧの電圧が時間Ｔ５における電圧Ｖｔｓｇから、プリチャージングフェーズが終了間近となる時間Ｔ６におけるゼロボルトまで低下する。ワード線ＷＬ＿Ｂ＿１～ＷＬ＿Ｂ＿ｍ、ＷＬ＿ＴＤ＿１～ＷＬ＿ＴＤ＿ｉ、ＷＬ＿ＭＤ＿１～ＷＬ＿ＭＤ＿ｋ、およびＷＬ＿ＢＤ＿１～ＷＬ＿ＢＤ＿ｎの電圧には、プログラミングプロセスのプリチャージングフェーズの間、常にゼロボルトが印加される。

時間Ｔ１から時間Ｔ２まで、ワード線ＷＬ＿Ｔ＿１～ＷＬ＿Ｔ＿ｊに電圧Ｖｏｎが印加され、複数の頂部メモリセルにおいてチャネルが部分的にオンにされる。したがって、非選択ストリング１２の複数の中央ダミーセルの記憶領域に捕捉される残留電子は、電圧Ｖｏｎによって与えられる電圧電位によって引き付けられるときにワード線ＷＬ＿Ｔ＿１～ＷＬ＿Ｔ＿ｊに対応する頂部メモリセルの方へ移動することができる。時間Ｔ２からＴ３まで、ワード線ＷＬ＿Ｔ＿１～ＷＬ＿Ｔ＿ｊの電圧が電圧Ｖｏｎからゼロボルトまで低下し、ワード線ＷＬ＿Ｔ＿１～ＷＬ＿Ｔ＿ｊに対応する複数の頂部メモリセルにおける非選択ストリング１２のチャネルをオフにする。メモリアレイを制御するように構成された制御回路の回路面積は、プログラミングプロセスの複雑さに依存し、たとえば、制御回路では、より複雑なプログラミングプロセスを実行するにはより大きな領域が必要になることに留意されたい。プリチャージングフェーズの間、すべての複数の頂部メモリセルに対応するすべてのワード線ＷＬ＿Ｔ＿１～ＷＬ＿Ｔ＿ｊに電圧Ｖｏｎを印加することによって、プログラミングプロセスの複雑さは図２のプログラミングプロセスの複雑さと比較して受け入れられる程度になる。

第２の隣接するメモリセルに対応するワード線ＷＬ＿Ｔ＿ｘ＋２の電圧が時間Ｔ４におけるゼロボルトから時間Ｔ５における電圧Ｖｐａｓｓまで上昇し、非選択ストリング１２の第２の隣接するメモリセルにおけるチャネルを部分的にオンにする。したがって、ワード線ＷＬ＿Ｔ＿１～ＷＬ＿Ｔ＿ｘ＋１に対応する頂部メモリセルにおける残留電子は、電圧Ｖｐａｓｓによって与えられる電圧電位によって引き付けられるときにワード線ＷＬ＿Ｔ＿ｘ＋２に対応する第２の隣接するメモリセルの方へ移動することができる。プリチャージングフェーズにおける時間Ｔ５から昇圧フェーズにおける時間Ｔ１１までワード線ＷＬ＿Ｔ＿ｘ＋２に電圧Ｖｐａｓｓが印加され、別の観点から言えば、ワード線ＷＬ＿Ｔ＿ｘ＋２に対応する第２の隣接するメモリセルが、複数のワード線ＷＬ＿Ｔ＿１～ＷＬ＿Ｔ＿ｘ＋１およびＷＬ＿Ｔ＿ｘ＋３～ＷＬ＿ｊのうちの残りのワード線よりも前にオンにされ、昇圧／プログラミングフェーズに入る前にワード線ＷＬ＿Ｔ＿ｘ＋２に対応するチャネル電位を昇圧する。

図２におけるプリチャージングフェーズは時間Ｔ０に開始して時間Ｔ４に終了し、一方、図４におけるプリチャージングフェーズは時間Ｔ０に開始して時間Ｔ７に終了する。本発明のプリチャージングフェーズは、プリチャージングフェーズの間、ビット線から残留電子を放出させるのを可能にするように拡張される。

図４において、プリチャージングフェーズは時間Ｔ７に終了し、非選択ストリング１２の昇圧フェーズおよび被選択ストリング１０のプログラミングフェーズは、時間Ｔ７に開始して時間Ｔ１２に終了する。

詳細には、第１の隣接するメモリセルに対応するワード線ＷＬ＿Ｔ＿ｘ＋１の電圧が、時間Ｔ７におけるゼロボルトから時間Ｔ８における電圧Ｖｃｕｔまで上昇し、時間Ｔ８からＴ１１までワード線ＷＬ＿Ｔ＿ｘ＋１に電圧Ｖｃｕｔが印加され、ワード線ＷＬ＿Ｔ＿ｘ＋１の電圧が、時間Ｔ１１における電圧Ｖｃｕｔから時間Ｔ１２におけるゼロボルトまで低下する。ワード線ＷＬ＿Ｔ＿１～ＷＬ＿Ｔ＿ｘ－１、ＷＬ＿Ｔ＿ｘ＋３～ＷＬ＿Ｔ＿ｊ、ＷＬ＿Ｂ＿１～ＷＬ＿Ｂ＿ｍの電圧が時間Ｔ７におけるゼロボルトから時間Ｔ８における電圧Ｖｐａｓｓまで上昇し、時間Ｔ８から時間Ｔ１１までワード線ＷＬ＿Ｔ＿１～ＷＬ＿Ｔ＿ｘ－１、ＷＬ＿Ｔ＿ｘ＋３～ＷＬ＿Ｔ＿ｊ、ＷＬ＿Ｂ＿１～ＷＬ＿Ｂ＿ｍに電圧Ｖｐａｓｓが印加され、ＷＬ＿Ｔ＿１～ＷＬ＿Ｔ＿ｘ－１、ＷＬ＿Ｔ＿ｘ＋３～ＷＬ＿Ｔ＿ｊ、ＷＬ＿Ｂ＿１～ＷＬ＿Ｂ＿ｍの電圧が、時間Ｔ１１における電圧Ｖｐａｓｓから時間Ｔ１２におけるゼロボルトまで低下する。ワード線ＷＬ＿ＴＤ＿１～ＷＬ＿ＴＤ＿ｉ、ＷＬ＿ＭＤ＿１～ＷＬ＿ＭＤ＿ｋ、およびＷＬ＿ＢＤ＿１～ＷＬ＿ＢＤ＿ｎの電圧が、時間Ｔ７におけるゼロボルトから時間Ｔ８における電圧Ｖｂｉａｓまで上昇し、時間Ｔ８から時間Ｔ１１までワード線ＷＬ＿ＴＤ＿１～ＷＬ＿ＴＤ＿ｉ、ＷＬ＿ＭＤ＿１～ＷＬ＿ＭＤ＿ｋ、およびＷＬ＿ＢＤ＿１～ＷＬ＿ＢＤ＿ｎに電圧Ｖｂｉａｓが印加され、ＷＬ＿ＴＤ＿１～ＷＬ＿ＴＤ＿ｉ、ＷＬ＿ＭＤ＿１～ＷＬ＿ＭＤ＿ｋ、およびＷＬ＿ＢＤ＿１～ＷＬ＿ＢＤ＿ｎの電圧が時間Ｔ１１における電圧Ｖｂｉａｓから時間Ｔ１２におけるゼロボルトまで低下する。

非選択ストリング１２の昇圧フェーズの間、第２の隣接するメモリセルに対応するワード線ＷＬ＿Ｔ＿ｘ＋２に電圧Ｖｐａｓｓが印加され（Ｔ５～Ｔ１１）、第１の隣接するメモリセルに対応するワード線ＷＬ＿Ｔ＿ｘ＋１に電圧Ｖｃｕｔが印加され（Ｔ８～Ｔ１１）、被選択メモリセルに対応するワード線ＷＬ＿Ｔ＿ｘに電圧Ｖｐａｓｓ（Ｔ８～Ｔ９）および電圧Ｖｐｇｍ（Ｔ１０～Ｔ１１）が印加され、電圧Ｖｃｕｔは電圧ＶｐａｓｓおよびＶｐｇｍよりも小さい。したがって、第１の隣接するメモリセルが電圧Ｖｃｕｔによって弱くオフにされ、それによって、非選択ストリング１２のチャネルが第１の隣接するメモリセルによって切断され、第１の隣接するメモリセルの上方に位置するメモリセルが、第１の隣接するメモリセルの下方のメモリセルから分離される。したがって、残留電子を非選択ストリング１２のビット線から弱くオフにされた第１の隣接するメモリセルを通して放出することができ、残留電子が電圧ＶｐａｓｓまたはＶｐｇｍによって与えられる電圧電位によって引き付けられるのを防止する。

非選択ストリング１２の昇圧フェーズ（Ｔ８～Ｔ１１）の間、非選択ストリング１２のチャネル電位は、ワード線ＷＬ＿Ｔ＿１～ＷＬ＿Ｔ＿ｘ－１、ＷＬ＿Ｔ＿ｘ＋３～ＷＬ＿Ｔ＿ｊ、ＷＬ＿Ｂ＿１～ＷＬ＿Ｂ＿ｍに電圧Ｖｐａｓｓを印加し、ダミーセルに対応するワード線に電圧Ｖｂｉａｓを印加し、それによって、被選択ワード線ＷＬ＿Ｔ＿ｘに対応する非選択ストリング１２のメモリセルが電圧Ｖｐｇｍによって意図せずプログラムされるのを防止することによって昇圧される。

被選択ストリング１０のプログラミングフェーズの間、被選択メモリセルに対応するチャネル電位が、時間Ｔ８から時間Ｔ９まで電圧Ｖｐａｓｓを印加することによって昇圧される。被選択ストリング１０の被選択メモリセルに対応する被選択ワード線ＷＬ＿ｘに電圧Ｖｐｇｍが印加され、時間Ｔ１０から時間Ｔ１１までプログラミング動作が実行される。

最後に、昇圧フェーズおよびプログラミングフェーズは、時間Ｔ１１から終了間近になり、昇圧フェーズおよびプログラミングフェーズが終了すると、時間Ｔ１２においてすべてのビット線およびすべてのワード線がゼロボルトまで低下する。

その結果、プリチャージングフェーズの間、非選択ストリング１２から残留電子を除去することができ、それによって、昇圧／プログラミングフェーズの間、隣接する被選択ストリング１０に対するプログラムディスターブが低減する。さらに、すべての複数の頂部メモリセルに対応するすべてのワード線ＷＬ＿Ｔ＿１～ＷＬ＿Ｔ＿ｊに電圧Ｖｏｎを印加して複数の頂部メモリセルをオンにすることによって、プログラミングプロセスの複雑さは、図２のプログラミングプロセスの複雑さと比較して受け入れられる程度になる。

図５は、本発明の実施形態によるメモリデバイス５の機能ブロック図である。メモリデバイス５は、メモリアレイ５０と、ワード線ドライバ５２と、制御回路５４とを含む。メモリデバイス５は、３次元ＮＡＮＤフラッシュメモリデバイスであってもよい。メモリアレイ５０は、複数のビット線（ＢＬ）と、複数のワード線と、複数のストリング（たとえば、図３におけるストリング１０および１２）とを含む。各ストリングは、複数のメモリセルと複数のダミーセルとを含み、複数のメモリセルおよび複数のダミーセルが直列に接続され、基板（図示せず）の上方を垂直方向に延びる。制御回路５４は、ワード線ドライバ５２への複数の制御信号を生成してプログラミングプロセスを実行するように構成される。ワード線ドライバ５２は、制御回路５４およびメモリアレイ５０に結合され、制御回路５４によって生成された複数の制御信号に従ってメモリアレイ５０の複数のワード線に印加される複数の電圧を生成するように構成される。

図６は、本発明の実施形態による図３におけるストリングに対するプログラミングプロセスのプロセス６のフローチャートである。プロセス６は、制御回路５４によって実行され、以下のステップを含んでもよい。

ステップ６１：プログラミングプロセスのプリチャージングフェーズの間、複数のワード線に第１の電圧を印加する。複数のワード線は、垂直方向において複数のダミーワード線の上方に位置する。

ステップ６２：プリチャージングフェーズの間、第２の隣接するワード線に第２の電圧を印加する。第２の隣接するワード線は、複数のワード線のうちの１本であり、垂直方向において複数のワード線における被選択ワード線の上方に位置する。

ステップ６３：プログラミングプロセスの昇圧フェーズの間、第２の隣接するワード線および複数のワード線における複数の第１のワード線に第２の電圧を印加し、第１の隣接するワード線に第３の電圧を印加する。第１の隣接するワード線は、複数のワード線のうちの１本であるが、複数の第１のワード線から除外され、垂直方向において第２の隣接するワード線の下方でかつ被選択ワード線の上方に位置する。

制御回路５４は、ステップ６１において、プログラミングプロセスのプリチャージングフェーズの間、複数のワード線（たとえば、ＷＬ＿Ｔ＿１～ＷＬ＿Ｔ＿ｊ）に第１の電圧（たとえば、Ｖｏｎ）を印加するように構成される。複数のワード線（たとえば、ＷＬ＿Ｔ＿１～ＷＬ＿Ｔ＿ｊ）は、垂直方向において複数のダミーワード線（たとえば、ＷＬ＿ＭＤ＿１～ＷＬ＿ＭＤ＿ｋ）の上方に位置する。したがって、複数の中央ダミーセルの記憶領域に捕捉される残留電子は、上方においてワード線ＷＬ＿Ｔ＿１～ＷＬ＿Ｔ＿ｊに対応する頂部メモリセルまで移動することができる。

制御回路５４は、ステップ６２において、プリチャージングフェーズの間、第２の隣接するワード線（たとえば、ＷＬ＿Ｔ＿ｘ＋２）に第２の電圧（たとえば、Ｖｐａｓｓ）を印加するように構成される。第２の隣接するワード線（たとえば、ＷＬ＿Ｔ＿ｘ＋２）は、複数のワード線（たとえば、ＷＬ＿Ｔ＿１～ＷＬ＿Ｔ＿ｊ）のうちの１本であり、垂直方向において複数のワード線のうちの被選択ワード線（たとえば、ＷＬ＿Ｔ＿ｘ）の上方に位置する。

制御回路５４は、ステップ６３において、プログラミングプロセスの昇圧フェーズの間、第２の隣接するワード線（たとえば、ＷＬ＿Ｔ＿ｘ＋２）および複数の第１のワード線に第２の電圧（たとえば、Ｖｐａｓｓ）を印加し、第１の隣接するワード線（たとえば、ＷＬ＿Ｔ＿ｘ＋１）に第３の電圧（たとえば、Ｖｃｕｔ）を印加するように構成される。第１の隣接するワード線（たとえば、ＷＬ＿Ｔ＿ｘ＋１）は、複数のワード線のうちの１本であるが、複数の第１のワード線から除外され、垂直方向において第２の隣接するワード線（たとえば、ＷＬ＿Ｔ＿ｘ＋２）の下方でかつ被選択ワード線（たとえば、ＷＬ＿Ｔ＿ｘ）の上方に位置する。したがって、第３の電圧Ｖｃｕｔは第２の電圧Ｖｐａｓｓよりも小さいので、非選択ストリング１２のチャネルは部分的にオフにされ、残留電子がワード線ＷＬ＿Ｔ＿ｘ＋１に対応する頂部メモリセルの下方に位置する頂部メモリセルに戻るのを防止する。その結果、非選択ストリング１２から残留電子を除去して隣接する被選択ストリング１０に対するプログラムディスターブを低減させる。

要約すると、本発明は、プリチャージングフェーズの間、非選択ストリング１２の中央ダミーメモリセルの記憶領域に捕捉される残留電子を除去し、それによって、非選択ストリングに隣接する被選択ストリングに対するプログラムディスターブを低減させるプログラミングプロセスの方法を提供する。さらに、プリチャージングフェーズの間、すべての複数の頂部メモリセルに対応するすべてのワード線ＷＬ＿Ｔ＿１～ＷＬ＿Ｔ＿ｊに電圧Ｖｏｎを印加することによって、プログラミングプロセスの複雑さは、図２のプログラミングプロセスの複雑さと比較して受け入れられる程度になる。

当業者には、本発明の教示を保持しつつデバイスおよび方法の多数の修正および変更を施してもよいことが容易に認識されよう。したがって、上記の開示は、添付の特許請求の範囲によってのみ限定されると解釈すべきである。

５メモリデバイス
１０被選択ストリング
１２非選択ストリング
５０メモリアレイ
５２ワード線ドライバ
５４制御回路
Ｔ０～Ｔ１２時間
Ｖｂｉａｓ、Ｖｃｃ、Ｖｃｕｔ、Ｖｐａｓｓ、Ｖｐｇｍ、Ｖｏｎ、Ｖｔｓｇ電圧
ＷＬ＿Ｔ＿１～ＷＬ＿Ｔ＿ｊ、ＷＬ＿Ｔ＿ｘ～ＷＬ＿Ｔ＿ｘ＋３、ＷＬ＿Ｂ＿１～ＷＬ＿Ｂ＿ｍ、ＷＬ＿ＢＳＧ、ＷＬ＿ＭＤ＿１～ＷＬ＿ＭＤ＿ｋ、ＷＬ＿ＢＤ＿１～ＷＬ＿ＢＤ＿ｎ、ＷＬ＿ＴＤ＿１～ＷＬ＿ＴＤ＿ｉ、ＷＬ＿ＴＳＧワード線

Claims

メモリデバイスであって、
メモリストリングを備えるメモリアレイであって、各メモリストリングが、複数の頂部メモリセルと、複数の底部メモリセルと、前記頂部メモリセルと前記底部メモリセルとの間の１つまたは複数のダミーメモリセルとを備えるメモリアレイと、
それぞれ前記頂部メモリセルおよび前記底部メモリセルのゲート端子に結合された複数のワード線と、
前記頂部メモリセルのターゲットメモリセルのプログラミングを制御するための制御信号を提供するように構成された制御回路であって、前記ターゲットメモリセルの前記ゲート端子が、前記ワード線のうちの被選択ワード線に結合される制御回路と、
前記制御回路および前記ワード線に結合され、前記制御信号に応じて、プログラミングフェーズの前のプリチャージフェーズにおける第１の期間の間、前記頂部メモリセルの前記ゲート端子に結合された前記ワード線の各々に正の第１の電圧信号を印加するように構成されたワード線ドライバとを備えるメモリデバイス。
それぞれ前記メモリストリングのドレーン端子に結合された複数のビット線をさらに備え、前記頂部メモリセルは、前記ビット線と前記ダミーメモリセルとの間に位置する、請求項１に記載のメモリデバイス。
前記ワード線ドライバは、前記プログラミングフェーズの間、前記ワード線のうちの第１の隣接するワード線に第２の電圧信号を印加するようにさらに構成され、前記第１の隣接するワード線は、前記ビット線に向かう方向において前記被選択ワード線に隣接する、請求項２に記載のメモリデバイス。
前記ワード線ドライバは、前記プリチャージフェーズにおける第２の期間の間および前記プログラミングフェーズの間、前記ワード線のうちの第２の隣接するワード線に前記第２の電圧信号よりも大きい第３の電圧信号を印加するようにさらに構成され、前記第２の隣接するワード線は、前記第１の隣接するワード線と前記ビット線との間に位置する、請求項３に記載のメモリデバイス。
前記ワード線ドライバは、前記プログラミングフェーズの間、前記被選択ワード線に前記第３の電圧信号よりも大きい第４の電圧信号を印加するようにさらに構成される、請求項４に記載のメモリデバイス。
前記ワード線ドライバは、前記プログラミングフェーズの間、前記ワード線のうちの非選択ワード線に前記第３の電圧信号を印加するようにさらに構成され、前記非選択ワード線は、前記第２の隣接するワード線と前記ビット線との間に位置する、請求項４に記載のメモリデバイス。
前記ビット線は、前記メモリストリングの被選択メモリストリングの前記ドレーン端子に結合された第１のビット線と、非選択メモリストリングの前記ドレーン端子に結合された第２のビット線とを備え、前記ターゲットメモリセルは、前記被選択メモリストリング内に位置し、
前記制御信号は、前記プリチャージフェーズにおける前記第１および第２の期間の間、前記第２のビット線に第５の電圧信号を印加させるように構成される、請求項４に記載のメモリデバイス。
各メモリストリングは、前記ビット線と前記頂部メモリセルとの間の頂部選択ゲート（ＴＳＧ）トランジスタをさらに備え、
前記ワード線ドライバは、前記プリチャージフェーズにおける前記第１の期間および前記第２の期間の一部の間、前記ＴＳＧトランジスタに第６の電圧信号を印加するようにさらに構成される、請求項７に記載のメモリデバイス。
前記第６の電圧信号は、前記第５の電圧信号よりも早く減衰する、請求項８に記載のメモリデバイス。
前記ワード線ドライバは、前記プリチャージフェーズにおける前記第１の期間の間、前記底部メモリセルの前記ゲート端子に結合された前記ワード線の各々にゼロ電圧信号を印加するようにさらに構成される、請求項１に記載のメモリデバイス。
メモリデバイスをプログラミングする方法であって、前記メモリデバイスがメモリストリングを備え、各メモリストリングが、複数の頂部メモリセルと、複数の底部メモリセルと、前記頂部メモリセルと前記底部メモリセルとの間の１つまたは複数のダミーメモリセルとを備え、前記方法は、
前記頂部メモリセルのターゲットメモリセルのプログラミングを制御するための制御信号を提供するステップであって、前記メモリデバイスが、それぞれ前記頂部メモリセルおよび前記底部メモリセルのゲート端子に結合された複数のワード線をさらに備え、前記ターゲットメモリセルの前記ゲート端子が、前記ワード線のうちの被選択ワード線に結合される、ステップと、
前記制御信号に応じて、プログラミングフェーズの前のプリチャージフェーズにおける第１の期間の間、前記頂部メモリセルの前記ゲート端子に結合された前記ワード線の各々に正の第１の電圧信号を印加するステップとを含む方法。
前記メモリデバイスは、それぞれ前記メモリストリングのドレーン端子に結合された複数のビット線をさらに備え、前記頂部メモリセルは、前記ビット線と前記ダミーメモリセルとの間に位置する、請求項１１に記載の方法。
前記プログラミングフェーズの間、前記ワード線のうちの第１の隣接するワード線に第２の電圧信号を印加するステップをさらに含み、前記第１の隣接するワード線は、前記ビット線に向かう方向において前記被選択ワード線に隣接する、請求項１２に記載の方法。
前記プリチャージフェーズにおける第２の期間の間および前記プログラミングフェーズの間、前記ワード線のうちの第２の隣接するワード線に前記第２の電圧信号よりも大きい第３の電圧信号を印加するステップをさらに含み、前記第２の隣接するワード線は、前記第１の隣接するワード線と前記ビット線との間に位置する、請求項１３に記載の方法。
前記プログラミングフェーズの間、前記被選択ワード線に前記第３の電圧信号よりも大きい第４の電圧信号を印加するステップをさらに含む、請求項１４に記載の方法。
前記プログラミングフェーズの間、前記ワード線のうちの非選択ワード線に前記第３の電圧信号を印加するステップをさらに含み、前記非選択ワード線は、前記第２の隣接するワード線と前記ビット線との間に位置する、請求項１４に記載の方法。
前記ビット線は、前記メモリストリングの被選択メモリストリングの前記ドレーン端子に結合された第１のビット線と、非選択メモリストリングの前記ドレーン端子に結合された第２のビット線とを備え、前記ターゲットメモリセルは、前記被選択メモリストリング内に位置し、
前記方法は、前記プリチャージフェーズにおける前記第１および第２の期間の間、前記第２のビット線に第５の電圧信号を印加するステップをさらに含む、請求項１４に記載の方法。
各メモリストリングは、前記ビット線と前記頂部メモリセルとの間の頂部選択ゲート（ＴＳＧ）トランジスタをさらに備え、
前記方法は、前記プリチャージフェーズにおける前記第１の期間および前記第２の期間の一部の間、前記ＴＳＧトランジスタに第６の電圧信号を印加するステップをさらに含む、請求項１７に記載の方法。
前記第６の電圧信号は、前記第５の電圧信号よりも早く減衰する、請求項１８に記載の方法。
前記プリチャージフェーズにおける前記第１の期間の間、前記底部メモリセルの前記ゲート端子に結合された前記ワード線の各々にゼロ電圧信号を印加するステップをさらに含む、請求項１１に記載の方法。