KR20210119495A

KR20210119495A - 프로그래밍 프로세스를 수행하는 방법 및 관련 메모리 디바이스

Info

Publication number: KR20210119495A
Application number: KR1020217027119A
Authority: KR
Inventors: 신레이 지아; 산 리; 야리 쑹; 레이 진; 훙타오 류; 지앙퀀 지아; 시앙난 자오; 위안위안 민
Original assignee: 양쯔 메모리 테크놀로지스 씨오., 엘티디.
Priority date: 2019-11-14
Filing date: 2019-11-14
Publication date: 2021-10-05
Also published as: JP7121204B2; US10957409B1; TW202119420A; EP3891746A1; CN114467143A; US20210174885A1; EP3891746B1; EP3891746A4; JP2022521548A; TWI790422B; KR102663008B1; WO2021092826A1; US11398284B2

Abstract

3차원(three dimensional, 3D) NAND 메모리 디바이스에 대해 프로그래밍 작동을 수행하는 방법이 개시된다. 상기 방법은 3D NAND 메모리 디바이스의 선택되지 않은 스트링의 중간 더미 메모리 셀의 저장 영역에 트랩된 잔류 전자를 사전 충전 페이즈 동안 제거하여, 선택되지 않은 스트링에 이웃하는 선택된 스트링에 대한 프로그램 교란을 감소시킨다.

Description

프로그래밍 작동을 수행하는 방법 및 관련 메모리 디바이스

본 발명은 프로그래밍 작동(programming operation)을 수행하는 방법에 관한 것으로, 보다 상세하게는 3차원(three dimensional, 3D) NAND 메모리 디바이스에 대해 프로그래밍 작동을 수행하는 방법에 관한 것이다.

반도체 메모리는 셀룰러폰, 디지털 카메라, 개인 휴대 정보 단말기, 의료용 전자 디바이스, 모바일 컴퓨팅 디바이스 및 비모바일 컴퓨팅 디바이스와 같은 다양한 전자 디바이스에 널리 사용된다. 비휘발성 메모리를 사용하면 정보를 저장하고 유지할 수 있다. 비휘발성 메모리의 예로는 플래시 메모리(예: NAND 유형 및 NOR 유형 플래시 메모리) 및 전기적으로 소거 가능한 프로그램 가능한 읽기 전용 메모리(Electrically Erasable Programmable Read-Only Memory, EEPROM)가 있다.

일부 NAND 아키텍처의 메모리 셀은 메모리 셀을 프로그래밍하기 위해 충전을 유지하는 충전 저장 영역(region)을 가지고 있다. 충전 저장 영역의 한 예는 플로팅 게이트이다. EEPROM 또는 NAND 플래시 메모리 디바이스와 같은 플래시 메모리 디바이스를 프로그래밍할 때, 일반적으로 프로그램 전압이 제어 게이트(또는 선택된 워드 라인)에 인가되고 비트 라인은 접지된다. 채널의 전자는 충전 저장 영역으로 주입된다. 충전 저장 영역에 전자가 축적될 때, 충전 저장 영역이 음으로 충전되어 메모리 셀의 문턱 전압이 상승하므로, 메모리 셀이 프로그램된 상태가 된다.

사전 충전 페이즈(phase) 동안 잔류 전자(residual electron)가 선택되지 않은 스트링(string)의 더미(dummy) 셀의 저장 영역에 트랩되어(trapped), 선택되지 않은 스트링에 인접한 선택된 스트링의 선택된 메모리 셀에 프로그램 교란(program disturb)을 야기할 수 있음에 주목한다. 예를 들어, 부스팅(boosting)/프로그래밍 페이즈 동안, 선택되지 않은 스트링에 트랩된 잔류 전자는 선택된 스트링의 선택된 메모리 셀에 대응하는 채널 전위를 감소시켜 프로그램 교란을 야기할 수 있다.

따라서, 프로그램 교란을 감소시키는 방법 및 메모리 디바이스를 제공할 필요가 있다.

따라서 본 발명의 목적은 프로그램 교란(program disturb)를 감소시키는 방법 및 관련 메모리 디바이스를 제공하는 것이다.

본 발명은 3차원(three dimensional, 3D) NAND 메모리 디바이스에 대해 프로그래밍 작동을 수행하는 방법을 개시한다. 상기 방법은 프로그래밍 작동의 사전 충전 페이즈 동안, 제1 전압을 상기 3D NAND 메모리 디바이스의 복수의 제1 워드 라인에 인가하는 단계 - 상기 복수의 제1 워드 라인은 선택된 워드 라인 아래 및 복수의 더미(dummy) 워드 라인 위에 수직으로 위치됨 -; 상기 사전 충전 페이즈 동안, 제2 전압을 상기 3D NAND 메모리 디바이스의 제2 이웃 워드 라인에 인가하는 단계 - 상기 제2 이웃 워드 라인은 상기 복수의 제1 워드 라인 및 상기 선택된 워드 라인 위에 수직으로 위치됨 -; 및 상기 프로그래밍 작동의 부스팅 페이즈 동안, 상기 제2 전압을 상기 제2 이웃 워드 라인 및 상기 복수의 제1 워드 라인에 인가하고, 제3 전압을 상기 3D NAND 메모리 디바이스의 제1 이웃 워드 라인에 인가하는 단계 - 상기 제1 이웃 워드 라인은 상기 제2 이웃 워드 라인 아래에 그리고 상기 선택된 워드 라인, 상기 복수의 제1 워드 라인 및 상기 복수의 더미 워드 라인 위에 수직으로 위치됨 - 를 포함한다.

본 발명은 또한 3차원(three dimensional, 3D) NAND 메모리 디바이스를 개시하고, 상기 3D NAND 메모리 디바이스는 복수의 비트 라인; 복수의 워드 라인; 복수의 스트링을 포함하는 메모리 어레이; 상기 메모리 어레이에 결합되고, 복수의 제어 신호에 따라 상기 메모리 어레이의 복수의 워드 라인에 인가되는 복수의 전압을 생성하도록 구성된 워드 라인 드라이버; 및 프로그래밍 작동을 수행하는 프로세스에 따라 상기 복수의 제어 신호를 생성하도록 구성된 제어 회로를 포함하며, 상기 프로세스는 위에서 언급된 3차원(three dimensional, 3D) NAND 메모리 디바이스에 대해 프로그래밍 작동을 수행하는 방법의 단계를 포함한다.

본 발명의 이들 및 다른 목적은 다양한 도면 및 그림에 예시된 바람직한 실시예에 대한 다음의 상세한 설명을 읽은 후 당업자에게 의심할 여지없이 명백해질 것이다.

도 1은 선택된 스트링에 이웃하는 선택되지 않은 스트링의 채널에 남아 있는 잔류 전자를 예시한다.
도 2는 도 1의 스트링에 대한 프로그래밍 작동의 신호도이다.
도 3은 본 발명의 실시예에 따른 선택된 스트링에 이웃하는 선택되지 않은 스트링의 채널에 남아 있는 잔류 전자의 이동을 예시한다.
도 4는 도 3의 스트링에 대한 프로그래밍 작동의 신호도이다.
도 5는 본 발명의 실시예에 따른 메모리 디바이스의 기능 블록도이다.
도 6은 본 발명의 실시예에 따른 도 3의 스트링에 대한 프로그래밍 작동의 프로세스를 나타내는 흐름도이다.

도 1은 선택된 스트링(string)(10)에 이웃하는 선택되지 않은 스트링(12)의 채널에 남아 있는 잔류 전자(residual electron)를 예시한다. 메모리 어레이는 선택된 스트링(10)과 선택되지 않은 스트링(12)을 포함할 수 있다. 메모리 어레이는 복수의 바이 라인(bi-line), 복수의 워드 라인(word line) 및 복수의 스트링을 포함하는 3차원 NAND 플래시 메모리 어레이일 수 있으며, 각각의 스트링은 수직으로 연장되고, 복수의 수평 층에 형성된 복수의 메모리 셀을 포함한다.

스트링(10 및 12)은 구조적으로 동일하며; 예를 들어, 스트링(10 및 12) 각각은 상단 선택 셀(top select cell), 복수의 상단 더미(dummy) 셀, 복수의 상단 메모리 셀, 복수의 중간(middle) 더미 셀, 복수의 하단(bottom) 메모리 셀, 복수의 하단 더미 셀 및 하단 선택 셀(bottom select cell)을 포함하고, 여기서, 스트링에 포함된 셀들은 직렬로 연결된다. 복수의 상단 더미 셀은 i개의 셀을 포함하고, 복수의 상단 메모리 셀은 j개의 셀을 포함하며, 복수의 중간 더미 셀은 k개의 셀을 포함하고, 복수의 하단 메모리 셀은 m개의 셀을 포함하며, 복수의 하단 더미 셀은 n개의 셀을 포함하고, 여기서 i, j, k, m 및 n은 1보다 큰 정수이다.

워드 라인(WL_TSG)은 스트링(10 및 12)의 상단 선택 셀의 게이트에 연결된다. 복수의 워드 라인(WL_TD_1 ~ WL_TD_i)은 복수의 상단 더미 셀의 복수의 게이트에 연결된다. 복수의 워드 라인(WL_1 ~ WL_j)은 스트링(10 및 12)의 복수의 상단 메모리 셀의 복수의 게이트에 연결된다. 복수의 워드 라인(WL_1 ~ WL_j) 중 하나는 선택된 스트링(10)의 선택된 메모리 셀 및 선택된 메모리 셀에 수평으로 이웃하는 메모리 셀에 연결된 선택된 워드 라인(WL_x)이다. 복수의 워드 라인(WL_1 ~ WL_j) 중 하나는 선택된 스트링(10)의 선택된 메모리 셀과 수직으로 이웃하는 제1 이웃 메모리 셀에 연결된 제1 이웃 워드 라인(WL_x+1)이다. 복수의 워드 라인(WL_1 ~ WL_j) 중 하나는 선택된 스트링(10)의 제1 이웃 메모리 셀과 수직으로 이웃하는 제2 이웃 메모리 셀에 연결된 제2 이웃 워드 라인(WL_x+2)이다.

복수의 워드 라인(WL_MD_1 ~ WL_MD_k)은 스트링(10 및 12)의 복수의 중간 더미 셀의 복수의 게이트에 연결된다. 복수의 워드 라인(WL_B_1 ~ WL_B_m)은 스트링(10 및 12)의 복수의 하단 더미 셀의 복수의 게이트에 연결된다. 복수의 워드 라인(WL_BD_1 ~ WL_BD_n)은 스트링(10 및 12)의 복수의 하단 더미 셀의 복수의 게이트에 연결된다. 워드 라인(WL_BSG)은 스트링(10 및 12)의 하단 선택 셀의 게이트에 연결된다.

상단 선택 셀의 드레인은 비트 라인(bit-line, BL)에 연결되고, 선택된 스트링(10)의 비트 라인은 프로그래밍 작동 동안 항상 제로(zero)(그라운드) 전압이 인가되는 반면, 선택되지 않은 스트링(12)의 비트 라인은 프로그래밍 작동 동안 시스템 전압 펄스 Vcc가 인가된다. 프로그래밍 작동의 사전 충전 페이즈(pre-charging phase) 동안, 선택되지 않은 스트링(12)의 복수의 워드 라인(WL_MD_1 ~ WL_MD_k)에 대응하는 복수의 중간 더미 셀의 저장 영역(storage region)에 일정량의 잔류 전자가 트랩되어(trapped), 이웃하는 선택된 스트링(10)에 대해 프로그램 교란을 야기할 수 있다.

도 2는 도 1의 스트링(10 및 12)에 대한 프로그래밍 작동의 신호도이다. 사전 충전 페이즈 동안, 선택된 스트링(12)의 비트 라인의 전압은 시간 T0에서의 0V에서 시간 T4에서의 전압 Vcc로 증가한다. 워드 라인(WL_TSG)의 전압은 시간 T0에서의 0V에서 시간 T1에서의 전압 Vtsg로 증가하고, 워드 라인(WL_TSG)의 전압은 시간 T3에서 시간 T4에서의 0V로 감소한다. 워드 라인(WL_BSG, WL_BD_1 ~ WL_BD_n, WL_B_1 ~ WL_B_m, WL_MD_1 ~ WL_MD_k, WL_1 ~ WL_j, 및 WL_TD_1 ~ WL_TD_i)은 사전 충전 페이즈 동안 0V이다. 복수의 워드 라인(WL_1 ~ WL_j) 중 하나는 선택된 워드 라인(WL_x)이다.

시간 T1 내지 시간 T2 동안, 선택되지 않은 스트링(12)의 복수의 워드 라인(WL_MD_1 ~ WL_MD_k)에 대응하는 복수의 중간 더미 셀의 저장 영역에 일정량의 잔류 전자가 트랩되어, 이웃하는 선택된 스트링(10)에 프로그램 교란을 야기할 수 있다. 예를 들어, 선택되지 않은 스트링(12)의 부스팅 페이즈(boosting phase) 및 선택된 스트링(10)의 프로그래밍 페이즈(programming phase) 동안, 특히 시간 T9에서 시간 T10까지, 전압 Vpass는 메모리 셀에 대응하는 워드 라인(WL_B_1 ~ WL_B_m 및 WL_1 ~ WL_j)에 인가되어, 메모리 셀들의 채널 전위(channel potential)를 증가시키며, 전압 Vbias가 더미 셀들에 대응하는 워드 라인(WL_BD_1 ~ WL_BD_n, WL_MD_1 ~ WL_MD_k, WL_TD_1 ~ WL_TD_i)에 인가되어, 더미 셀들의 채널 전위를 증가시킨다. 시간 T10 내지 시간 T11 동안, 프로그래밍 전압 Vpgm이 선택된 워드 라인(WL_x)에 인가된다. 그러나, 선택되지 않은 스트링(12)의 중간 더미 셀에서의 잔류 전자가 이웃하는 선택된 스트링(10)에 측면 필드(lateral field)를 유도하여 프로그램 교란을 야기할 수 있다. 예를 들어, 선택된 스트링(10)의 선택된 메모리 셀에 대응하는 채널 전위는 잔류 전자에 의해 유도된 측면 필드로 인해 감소된다.

프로그램 교란을 줄이기 위해서, 도 3을 참조하며, 도 3은 본 발명의 일 실시예에 따라 선택된 스트링(10)에 이웃하는 선택되지 않은 스트링(12)의 채널에 남아 있는 잔류 전자의 이동을 도시한다. 잔류 전자를 줄여서 프로그램 교란을 방지하기 위해, 사전 충전 페이즈 동안, 전압 Von을 복수의 상단 메모리 셀 모두에 대응하는 모든 워드 라인(WL_1 ~ WL_j)에 인가하여, 선택되지 않은 스트링(12)의 채널을 부분적으로 턴온(turn on)하며, 이에 따라 잔류 전자는 부분적으로 턴온된 채널을 따라 중간 더미 셀로부터 복수의 상단 메모리 셀로 이동할 수 있다. 또한, 워드 라인(WL_1 ~ WL_x+1 및 WL_x+3 ~ WL_j)에 0V를 인가하여 선택되지 않은 스트링(12)의 채널을 부분적으로 턴오프한 후의 사전 충전 페이즈 동안, 전압 Vpass이 워드 라인(WL_x+2)에 인가되어, 선택되지 않은 스트링(12)의 채널을 부분적으로 턴온하며, 이에 따라 잔류 전자는 부분적으로 턴온된 채널을 따라 상단 메모리 셀로부터 상단 더미 셀로 이동할 수 있다. 마지막으로, 부스팅/프로그래밍 페이즈 동안, 전압 Vcut을 워드 라인(WL_x+1)에 인가하여 워드 라인(WL_x+1)에 대응하는 상단 메모리 셀을 약하게 턴오프하며, 이에 따라 선택되지 않은 스트링(12)의 채널이 부분적으로 턴오프되어, 잔류 전자가 워드 라인(WL_x+1)에 대응하는 상단 메모리 셀 아래에 있는 상단 메모리 셀로 다시 이동하는 것을 방지한다. 그 결과, 복수의 중간 더미 셀로부터 잔류 전자가 제거되어 프로그램 교란을 피할 수 있다.

도 4는 도 3의 스트링(10 및 12)에 대한 프로그래밍 작동의 신호도이다. 구체적으로, 사전 충전 페이즈는 시간 T0에서 시작하여 시간 T7에서 종료된다. 선택되지 않은 스트링(12)의 비트 라인의 전압은 시간 T0에서의 0V에서 시간 T1에서의 전압 Vcc로 증가하고, 전압 Vcc가 시간 T1에서 시간 T6까지 선택되지 않은 스트링(12)의 비트 라인에 인가되며, 선택되지 않은 스트링(12)의 비트 라인의 전압은 시간 T6에서의 전압 Vcc에서 시간 T7에서의 0V로 감소한다. 선택된 스트링(10)의 비트 라인에 프로그래밍 작동 동안 항상 0V가 인가된다. 워드 라인(WL_TSG)의 전압은 시간 T0에서의 0V에서 시간 T1에서의 전압 Vtsg로 증가하고, 시간 T1에서 시간 T5까지 전압 Vtsg가 워드 라인(WL_TSG)에 인가되며, 워드 라인(WL_TSG)의 전압은 사전 충전 페이즈가 거의 종료하려고 할 때 시간 T5에서의 전압 Vtsg에서 시간 T6에서의 0V로 감소한다. 워드 라인(WL_x+2, WL_x+1, WL_x, WL_B_1 ~ WL_B_m, WL_TD_1 ~ WL_TD_i, WL_MD_1 ~ WL_MD_k, 및 WL_BD_1 ~ WL_BD_n)의 전압은 프로그래밍 작동 동안 항상 0V로 인가된다.

시간 T1에서 시간 T2까지, 전압 Von을 워드 라인(WL_1 ~ WL_j)에 인가하여 복수의 상단 메모리 셀의 채널을 부분적으로 턴온한다. 따라서, 선택되지 않은 스트링(12)의 복수의 중간 더미 셀의 저장 영역에 트랩된 잔류 전자가, 이들이 전압 Von에 의해 제공되는 전위에 끌릴 때(attracted), 워드 라인(WL_1 ~ WL_j)에 대응하는 상단 메모리 셀 쪽으로 이동할 수 있다. 시간 T2에서 시간 T3까지, 워드 라인(WL_1 ~ WL_j)의 전압이 전압 Von에서 0V로 감소되어, 워드 라인(WL_1 ~ WL_j)에 대응하는 복수의 상단 메모리 셀에서 선택되지 않은 스트링(12)의 채널을 턴오프한다. 메모리 어레이를 제어하도록 구성된 제어 회로의 회로 에어리어(area)는 프로그래밍 작동의 복잡성에 의존한다는 점에 유의하며; 예를 들어, 제어 회로는 더 복잡한 프로그래밍 작동을 수행하기 위해 더 큰 에어리어를 필요로 한다. 사전 충전 페이즈 동안 복수의 모든 상단 메모리 셀에 대응하는 모든 워드 라인(WL_1 ~ WL_j)에 전압 Von을 인가함으로써, 도 2의 프로그래밍 작동의 복잡도와 비교하여 프로그래밍 작동의 복잡도가 수용가능하다.

제2 이웃 메모리 셀에 대응하는 워드 라인(WL_x+2)의 전압은 시간 T4에서의 0V에서 시간 T5에서의 전압 Vpass로 증가하여, 선택되지 않은 스트링(12)의 제2 이웃 메모리 셀의 채널을 부분적으로 턴온한다. 따라서, 워드 라인(WL_1 ~ WL_x-1)에 대응하는 상단 메모리 셀의 잔류 전자는 전압 Vpass에 의해 제공되는 전압 전위에 끌릴 때 워드 라인(WL_x+2)에 대응하는 제2 이웃 메모리 셀로 이동할 수 있다. 전압 Vpass은 사전 충전 페이즈의 시간 T5에서 부스팅 페이즈의 시간 T11까지 워드 라인(WL_x+2)에 인가되고; 다른 관점에서, 워드 라인(WL_x+2)에 대응하는 제2 이웃 메모리 셀은, 부스팅/프로그래밍 페이즈에 들어가기 전에 워드 라인(WL_x+2)에 대응하는 채널 전위를 부스팅하기 위해, 복수의 워드 라인(WL_1~WL_x+1 및 WL_x+3 ~ WL_j)의 나머지보다 먼저 턴온된다는 것에 유의한다.

도 2의 사전 충전 페이즈는 시간 T0에서 시작하여 시간 T4에서 종료되는 반면, 도 4의 사전 충전 페이즈는 시간 T0에서 시작하여 시간 T7에서 종료된다는 것에 유의한다. 본 발명의 사전 충전 페이즈는 사전 충전 페이즈 동안 잔류 전자가 비트 라인으로부터 방전될 수 있도록 확장된다.

사전 충전 페이즈는 시간 T7에서 종료되고, 선택되지 않은 스트링(12)의 부스팅 페이즈 및 선택된 스트링(10)의 프로그래밍 페이즈는 시간 T7에서 시작하여 시간 T12에서 종료된다.

구체적으로, 제1 이웃 메모리 셀에 대응하는 워드 라인(WL_x+1)의 전압은 시간 T7에서의 0V에서 시간 T8에서의 전압 Vcut으로 증가하고, 시간 T8부터 T11까지 워드 라인(WL_x+1)에 전압 Vcut이 인가되고, 워드 라인(WL_x+1)의 전압은 시간 T11에서의 전압 Vcut에서 시간 T12에서의 0V로 감소한다. 워드 라인(WL_1 ~ WL_x-1, WL_x, WL_B_1 ~ WL_B_m)의 전압은 시간 T7에서의 0V에서 시간 T8에서의 전압 Vpass으로 증가하고, 전압 Vpass은 시간 T8에서 T11까지 워드 라인(WL_1 ~ WL_x-1, WL_x, WL_B_1 ~ WL_B_m)에 인가되며, 그리고 워드 라인(WL_1 ~ WL_x-1, WL_x, WL_B_1 ~ WL_B_m)의 전압은 시간 T11에서의 전압 Vcut에서 시간 T12에서의 0V로 감소한다. 워드 라인(WL_TD_1 ~ WL_TD_i, WL_MD_1 ~ WL_MD_k, 및 WL_BD_1 ~ WL_BD_n)의 전압은 시간 T7에서의 0V에서 시간 T8에서의 전압 Vbias로 증가하고, 전압 Vbias는 시간 T8에서 시간 T11까지, 워드 라인(WL_TD_1 ~ WL_TD_i, WL_MD_1 ~ WL_MD_k 및 WL_BD_1 ~ WL_BD_n)에 인가되며, 워드 라인(WL_TD_1 ~ WL_TD_i, WL_MD_1 ~ WL_MD_k, 및 WL_BD_1 ~ WL_BD_n)의 전압은 시간 T11에서의 전압 Vcut에서 시간 T12에서의 0V로 감소한다.

선택되지 않은 스트링(12)의 부스팅 페이즈 동안, 제2 이웃 메모리 셀에 대응하는 워드 라인(WL_x+2)에 전압 Vpass(T8 내지 T11)가 인가되고, 제1 이웃 메모리 셀에 대응하는 워드 라인(WL_x+1)에 전압 Vcut(T8 내지 T11)이 인가되며, 그리고 선택된 메모리 셀에 대응하는 워드 라인(WL_x)에 전압 Vpass(T8 내지 T9) 및 전압 Vpgm(T10 내지 T11)이 인가되고, 여기서, 전압 Vcut은 전압 Vpass 및 전압 Vpgm보다 작다. 따라서, 제1 이웃 메모리 셀은 전압 Vcut에 의해 약하게 턴오프되어, 선택되지 않은 스트링(12)의 채널은 제1 이웃 메모리 셀에 의해 절단되고(cut), 제1 이웃 메모리 셀 위에 위치한 메모리 셀들은 제1 이웃 메모리 셀 아래의 메모리 셀들과 격리된다. 그 결과, 잔류 전자는 선택되지 않은 스트링(12)의 비트 라인 및 약하게 턴오프된 제1 이웃 메모리 셀을 통해 방전되어, 잔류 전자가 전압 Vpass 또는 Vpgm에 의해 제공되는 전위에 의해 끌리는 것을 방지할 수 있다.

선택되지 않은 스트링(12)의 부스팅 페이즈(T8 내지 T11) 동안, 선택되지 않은 스트링(12)의 채널 전위는 메모리 셀들에 대응하는 워드 라인에 전압 Vpass을 인가하고, 이에 대응하는 워드 라인에 전압 Vbias을 인가하는 것에 의해 부스팅되어, 선택된 워드 라인(WL_x)에 대응하는 선택되지 않은 스트링(12)의 메모리 셀이 전압 Vpgm에 의해 의도하지 않게 프로그램되는 것을 방지한다.

선택된 스트링(10)의 프로그래밍 페이즈 동안, 선택된 메모리 셀에 대응하는 채널 전위는 시간 T8에서 시간 T9까지 전압 Vpass를 인가하는 것에 의해 부스트된다. 선택된 스트링(10)의 선택된 메모리 셀에 대응하는 선택된 워드 라인(WL_x)에 전압 Vpgm이 인가되어, T10부터 T11까지 프로그래밍 작동을 수행한다.

마지막으로, 부스팅 페이즈 및 프로그래밍 페이즈는 시간 T11에서 거의 종료되고, 모든 비트 라인 및 모든 워드 라인은 부스팅 페이즈 및 프로그래밍 페이즈가 종료될 때 시간 T12에서 0V로 감소한다.

그 결과, 부스팅/프로그래밍 페이즈 동안 이웃하는 선택된 스트링(10)에 대한 프로그램 교란을 감소시키기 위해, 잔류 전자가 사전 충전 페이즈 동안 선택되지 않은 스트링(12)으로부터 제거될 수 있다. 또한, 복수의 모든 상단 메모리 셀에 대응하는 모든 워드 라인(WL_1 ~ WL_j)에 전압 Von을 인가하여 복수의 상단 메모리 셀을 턴온하는 것에 의해, 도 2의 프로그래밍 작동의 복잡도에 비해 프로그래밍 작동의 복잡도가 수용 가능하다.

도 5는 본 발명의 일 실시예에 따른 메모리 디바이스(5)의 기능 블록도이다. 메모리 디바이스(5)는 메모리 어레이(50), 워드 라인 드라이버(52) 및 제어 회로(54)를 포함한다. 메모리 디바이스(5)는 3차원 NAND 플래시 메모리 디바이스일 수 있다. 메모리 어레이(5)는 복수의 비트 라인(bit line, BL), 복수의 워드 라인 및 복수의 스트링(예: 도 3의 스트링(10 및 12))을 포함한다. 각 스트링은 복수의 메모리 셀과 복수의 더미 셀을 포함하고, 복수의 메모리 셀과 복수의 더미 셀은 직렬로 연결되고 기판(도시되지 않음) 위로 수직으로 연장된다. 제어 회로(54)는 프로그래밍 작동을 수행하기 위해 워드 라인 드라이버(52)에 대해 복수의 제어 신호를 생성하도록 구성된다. 워드 라인 드라이버(52)는 제어 회로(54) 및 메모리 어레이(50)에 결합되고, 제어 회로(54)에 의해 생성된 복수의 제어 신호에 따라 메모리 어레이(50)의 복수의 워드 라인에 인가되는 복수의 전압을 생성하도록 구성된다.

도 6은 본 발명의 일 실시예에 따른 도 3에서의 스트링에 대한 프로그래밍 작동의 프로세스(6)의 흐름도이다. 프로세스(6)는 제어 회로(54)에 의해 수행될 수 있으며, 다음 단계(step)를 포함한다.

단계(61): 프로그래밍 작동의 사전 충전 페이즈 동안, 제1 전압을 복수의 제1 워드 라인에 인가하고, 여기서, 복수의 제1 워드 라인은 복수의 더미 워드 라인 위에 수직으로 위치된다.

단계(62): 사전 충전 페이즈 동안, 제2 전압을 제2 이웃 워드 라인에 인가하고, 여기서 제2 이웃 워드 라인은 복수의 제1 워드 라인 중 하나이면서 또한 선택된 워드 라인 위에 수직으로 위치된다.

단계(63): 프로그래밍 작동의 부스팅 페이즈 동안, 제2 전압을 제2 이웃 워드 라인 및 복수의 제1 워드 라인에 인가하고, 제3 전압을 제1 이웃 워드 라인에 인가하며, 여기서 제1 이웃 워드 라인은 복수의 제1 워드 라인 중 하나이고, 제2 이웃 워드 라인 아래에 그리고 선택된 워드 라인, 복수의 제1 워드 라인 및 복수의 더미 워드 라인 위에 수직으로 위치된다.

단계(61)에서, 프로그래밍 작동의 사전 충전 페이즈 동안, 제어 회로(54)는 제1 전압(예: Von)을 복수의 제1 워드 라인(예: WL_1 ~ WL_j)에 인가하도록 구성되며, 여기서 복수의 제1 워드 라인(예: WL_1 ~ WL_l)은 복수의 더미 워드 라인(예: WL_MD_1 ~ WL_MD_k) 위에 수직으로 위치된다. 따라서, 복수의 중간 더미 셀의 저장 영역에 트랩된 잔류 전자는 워드 라인(WL_1 ~ WL_j)에 대응하는 상단 메모리 셀로 상향 이동할 수 있다.

단계(62)에서, 사전 충전 페이즈 동안, 제어 회로(54)는 제2 전압(예: Vpass)을 제2 이웃 워드 라인(예: WL_x+2)에 인가하도록 구성되고, 여기서 제2 이웃 워드 라인(예: WL_x+2)은 복수의 제1 워드 라인(예: WL_1 ~ WL_j) 중 하나이면서 또한 선택된 워드 라인(예: WL_x) 위에 수직으로 위치된다.

단계(63)에서, 프로그래밍 작동의 부스팅 페이즈 동안, 제어 회로(54)는 제2 전압(예: Vpass)을 제2 이웃 워드 라인(예: WL_x+2) 및 복수의 제1 워드 라인에 인가하고, 제3 전압(예: Vcut)을 제1 이웃 워드 라인(예: WL_x+1)에 인가하도록 구성되며, 여기서 제1 이웃 워드 라인(예: WL_x+1)은 제2 이웃 워드 라인(예: WL_x+2) 아래에 그리고 선택된 워드 라인(예: WL_x), 복수의 제1 워드 라인(예: WL_1 ~ WL_x-1) 및 복수의 더미 워드 라인(예: WL_MD_1 ~ WL_MD_k) 위에 수직으로 위치된다. 따라서, 제3 전압(Vcut)은 제2 전압(Vpass)보다 작으므로, 선택되지 않은 스트링(12)의 채널은 부분적으로 턴오프되어 잔류 전자가 워드 라인(WL_x+1)에 대응하는 상단 메모리 셀 아래에 있는 상단 메모리 셀로 다시 이동하는 것을 방지한다. 결과적으로, 잔류 전자는 선택되지 않은 스트링(12)으로부터 제거되어 이웃하는 선택된 스트링(10)에 대한 프로그램 교란을 감소시킬 수 있다.

요약하면, 본 발명은 사전 충전 페이즈 동안 선택되지 않은 스트링의 중간 더미 메모리 셀의 저장 영역에 트랩된 잔류 전자를 제거하는 프로그래밍 작동 방법을 제공하여, 선택되지 않은 스트링에 이웃하는 선택된 스트링에 대한 프로그램 교란을 감소시킨다. 또한, 사전 충전 페이즈 동안 복수의 모든 상단 메모리 셀에 대응하는 모든 워드 라인(WL_1 ~ WL_j)에 전압 Von을 인가함으로써, 도 2의 프로그래밍 작동의 복잡성과 비교하여 프로그래밍 작동의 복잡성이 수용가능하다.

당업자는 본 발명의 교시를 유지하면서 디바이스 및 방법의 수많은 수정 및 변경이 이루어질 수 있음을 쉽게 관찰할 것이다. 따라서, 상기 개시는 첨부된 청구범위의 범위에 의해서만 제한되는 것으로 해석되어야 한다.

Claims

3차원(three dimensional, 3D) NAND 메모리 디바이스에 대해 프로그래밍 작동을 수행하는 방법으로서,
프로그래밍 작동의 사전 충전 페이즈(pre-charging phase) 동안, 제1 전압을 상기 3D NAND 메모리 디바이스의 복수의 제1 워드 라인(word line)에 인가하는 단계 - 상기 복수의 제1 워드 라인은 복수의 더미(dummy) 워드 라인 위에 수직으로 위치됨 -;
상기 사전 충전 페이즈 동안, 제2 전압을 상기 3D NAND 메모리 디바이스의 제2 이웃 워드 라인에 인가하는 단계 - 상기 제2 이웃 워드 라인은 상기 복수의 제1 워드 라인 중 하나이면서 또한 선택된 워드 라인 위에 수직으로 위치됨 -; 및
상기 프로그래밍 작동의 부스팅 페이즈(boosting phase) 동안, 상기 제2 전압을 상기 제2 이웃 워드 라인 및 상기 복수의 제1 워드 라인에 인가하고, 제3 전압을 상기 3D NAND 메모리 디바이스의 제1 이웃 워드 라인에 인가하는 단계 - 상기 제1 이웃 워드 라인은 상기 복수의 제1 워드 라인 중 하나이면서 또한 상기 제2 이웃 워드 라인 아래 및 상기 선택된 워드 라인 위에 수직으로 위치됨 -
를 포함하는 프로그래밍 작동을 수행하는 방법.
제1항에 있어서,
상기 프로그래밍 작동의 사전 충전 페이즈 동안, 제1 전압을 상기 3D NAND 메모리 디바이스의 복수의 제1 워드 라인에 인가하는 단계는,
상기 사전 충전 페이즈가 시작할 때 상기 복수의 제1 워드 라인의 전압을 0V(zero volt)에서 증가시키는 단계;
제1 시간부터 제2 시간까지, 상기 제1 전압을 상기 복수의 제1 워드 라인에 인가하는 단계; 및
상기 사전 충전 페이즈가 종료될 때까지 상기 복수의 제1 워드 라인의 전압을 상기 제2 시간에서의 제1 전압에서 상기 제3 시간에서의 0V로 감소시키는 단계
를 포함하는, 프로그래밍 작동을 수행하는 방법.
제2항에 있어서,
상기 사전 충전 페이즈가 종료될 때 상기 제3 시간부터 제7 시간까지 0V를 상기 복수의 워드 라인에 인가하는 단계;
상기 복수의 워드 라인의 전압을 상기 제7 시간에서의 0V에서 제8 시간에서의 상기 제2 전압으로 증가시키는 단계;
상기 제8 시간부터 제11 시간까지 상기 제2 전압을 상기 복수의 제1 워드 라인에 인가하는 단계; 및
상기 복수의 워드 라인의 전압을 상기 제11 시간에서의 제2 전압에서 제12시간에서의 0V로 감소시키는 단계
를 더 포함하고,
상기 부스팅 페이즈는 상기 제7 시간에서 시작하고 상기 제12 시간에서 종료하는, 프로그래밍 작동을 수행하는 방법.
제1항에 있어서,
상기 사전 충전 페이즈 동안, 제2 전압을 상기 3D NAND 메모리 디바이스의 제2 이웃 워드 라인에 인가하는 단계는,
상기 제2 이웃 워드 라인의 전압을 제4 시간에서의 0V에서 제5 시간에서의 상기 제2 전압으로 증가시키는 단계; 및
상기 제5 시간부터 제7 시간까지 상기 제2 전압을 상기 제2 이웃 워드 라인에 인가하는 단계
를 더 포함하고,
상기 제7 시간에서 상기 사전 충전 페이즈가 종료되고 상기 부스팅 페이즈가 시작하는, 프로그래밍 작동을 수행하는 방법.
제4항에 있어서,
상기 부스팅 페이즈 동안, 상기 프로그래밍 작동을 수행하는 방법은,
상기 제7 시간부터 제11 시간까지 상기 제2 전압을 상기 제2 이웃 워드 라인에 인가하는 단계; 및
상기 제2 이웃 워드 라인의 전압을 상기 제11 시간에서의 제2 전압에서 제12 시간에서의 0V로 감소시키는 단계
를 더 포함하고,
상기 부스팅 페이즈는 상기 제12 시간에서 종료되는, 프로그래밍 작동을 수행하는 방법.
제1항에 있어서,
상기 제3 전압을 상기 3D NAND 메모리 디바이스의 제1 이웃 워드 라인에 인가하는 단계는,
상기 사전 충전 페이즈 동안 0V를 상기 제1 이웃 워드 라인에 인가하는 단계;
상기 제1 이웃 워드 라인의 전압을 제7 시간에서의 0V에서 제8 시간에서의 제3 전압으로 증가시키는 단계;
상기 제8 시간부터 상기 제11 시간까지 상기 제3 전압을 상기 제1 이웃 워드 라인에 인가하는 단계; 및
상기 제1 이웃 워드 라인의 전압을 상기 제11 시간에서의 제3 전압에서 상기 제12 시간에서의 0V로 감소시키는 단계
를 더 포함하고,
상기 제1 이웃 메모리 셀은 상기 선택된 메모리 셀 위에 그리고 선택되지 않은 스트링의 제2 이웃 메모리 셀 아래에 수직으로 위치되고,
상기 제3 전압은 선택된 워드 라인, 제1 부분 및 제2 부분에 인가되는 제2 전압보다 작고, 상기 제3 전압은 제1 이웃 메모리 셀을 약하게 턴오프하여, 선택되지 않은 스트링의 채널의 제3 부분을 턴오프하는, 프로그래밍 작동을 수행하는 방법.
제1항에 있어서,
상기 사전 충전 페이즈 동안, 제1 시간부터 제6 시간까지 제4 전압을 상기 3D NAND 메모리 디바이스의 선택되지 않은 스트링의 비트 라인에 인가하는 단계;
상기 사전 충전 페이즈 동안, 상기 선택되지 않은 스트링의 비트 라인의 전압을 상기 제6 시간에서의 제4 전압에서 제7 시간에서의 0V로 감소시키는 단계; 및
상기 부스팅 페이즈 동안, 제7 시간부터 제12 시간까지 0V를 상기 선택되지 않은 스트링의 비트 라인에 인가하는 단계
를 더 포함하고,
상기 제7 시간에서 상기 사전 충전 페이즈가 종료되고 상기 부스팅 페이즈가 시작되며, 상기 부스팅 페이즈가 상기 제12 시간에서 종료되는, 프로그래밍 작동을 수행하는 방법.
제1항에 있어서,
상기 사전 충전 페이즈 동안, 제1 시간부터 제5 시간까지 제5 전압을 상기 3D NAND 메모리 디바이스의 상단 선택 워드 라인(top select word line)에 인가하는 단계 - 상기 상단 선택 워드 라인은 상기 제2 이웃 워드 라인, 상기 선택된 워드 라인, 상기 복수의 제1 워드 라인 및 상기 복수의 더미 워드 라인 위에 수직으로 위치됨 -;
상기 사전 충전 페이즈 동안, 상기 상단 선택 워드 라인의 전압을 제5 시간에서의 제5 전압에서 제6 시간에서의 0V로 감소시키는 단계; 및
제6 시간부터 제12 시간까지 0V를 상기 상위 선택 워드 라인에 인가하는 단계
를 더 포함하고,
상기 사전 충전 페이즈는 제7 시간에서 종료되고, 상기 부스팅 페이즈는 상기 제7 시간에서 시작하여 상기 제12 시간에서 종료되는, 프로그래밍 작동을 수행하는 방법.
제1항에 있어서,
상기 사전 충전 페이즈 동안, 0V를 상기 복수의 더미 워드 라인에 인가하는 단계;
제7 시간부터 제8 시간까지 상기 복수의 더미 워드 라인의 전압을 0V로부터 증가시키는 단계;
상기 제8 시간부터 제11 시간까지 제6 전압을 상기 복수의 더미 워드 라인에 인가하는 단계; 및
상기 복수의 더미 워드 라인의 전압을 상기 제11 시간에서의 상기 제6 전압에서 제12 시간에서의 0V로 감소시키는 단계
를 더 포함하는 프로그래밍 작동을 수행하는 방법.
제1항에 있어서,
상기 부스팅 페이즈 동안 0V를 선택된 워드 라인에 인가하는 단계;
상기 선택된 워드 라인의 전압을 제7 시간에서의 0V에서 제8 시간에서의 제2 전압으로 증가시키는 단계;
상기 제8 시간부터 제9 시간까지 상기 제2 전압을 상기 선택된 워드 라인에 인가하는 단계;
상기 선택된 워드 라인의 전압을 상기 제9 시간에서의 제2 전압에서 제10 시간에서의 제7 전압으로 증가시키는 단계;
상기 제10 시간부터 제11 시간까지 상기 제7 전압을 상기 선택된 워드 라인에 인가하는 단계; 및
상기 선택된 워드 라인의 전압을 상기 제11 시간에서의 제7 전압에서 제12 시간에서의 0V로 감소시키는 단계
를 더 포함하는 프로그래밍 작동을 수행하는 방법.
3차원(three dimensional, 3D) NAND 메모리 디바이스로서,
복수의 비트 라인;
복수의 워드 라인;
복수의 스트링을 포함하는 메모리 어레이;
상기 메모리 어레이에 결합되고, 복수의 제어 신호에 따라 상기 메모리 어레이의 복수의 워드 라인에 인가되는 복수의 전압을 생성하도록 구성된 워드 라인 드라이버;
프로그래밍 작동을 수행하는 프로세스에 따라 상기 복수의 제어 신호를 생성하도록 구성된 제어 회로
를 포함하며,
상기 프로세스는:
프로그래밍 작동의 사전 충전 페이즈 동안, 제1 전압을 상기 3D NAND 메모리 디바이스의 복수의 제1 워드 라인에 인가하는 단계 - 상기 복수의 제1 워드 라인은 선택된 워드 라인 아래에 그리고 복수의 더미 워드 라인 위에 수직으로 위치됨 -;
상기 사전 충전 페이즈 동안, 제2 전압을 상기 3D NAND 메모리 디바이스의 제2 이웃 워드 라인에 인가하는 단계 - 상기 제2 이웃 워드 라인은 상기 복수의 제1 워드 라인 중 하나이면서 또한 상기 선택된 워드 라인 위에 수직으로 위치됨 -; 및
상기 프로그래밍 작동의 부스팅 페이즈 동안, 상기 제2 전압을 상기 제2 이웃 워드 라인 및 상기 복수의 제1 워드 라인에 인가하고, 제3 전압을 상기 3D NAND 메모리 디바이스의 제1 이웃 워드 라인에 인가하는 단계 - 상기 제1 이웃 워드 라인은 상기 복수의 제1 워드 라인 중 하나이면서 또한 상기 제2 이웃 워드 라인 아래 및 상기 선택된 워드 라인 위에 수직으로 위치됨 -
를 포함하는, 3D NAND 메모리 디바이스.
제11항에 있어서,
상기 프로그래밍 작동의 사전 충전 페이즈 동안, 제1 전압을 상기 3D NAND 메모리 디바이스의 복수의 제1 워드 라인에 인가하는 단계는,
상기 사전 충전 페이즈가 시작할 때 상기 복수의 제1 워드 라인의 전압을 0V에서 증가시키는 단계;
제1 시간부터 제2 시간까지, 상기 제1 전압을 상기 복수의 제1 워드 라인에 인가하는 단계; 및
상기 사전 충전 페이즈가 종료될 때까지 상기 복수의 제1 워드 라인의 전압을 상기 제2 시간에서의 제1 전압에서 상기 제3 시간에서의 0V로 감소시키는 단계
를 포함하는, 3D NAND 메모리 디바이스.
제12항에 있어서,
상기 프로세스는,
상기 사전 충전 페이즈가 종료될 때 상기 제3 시간부터 제7 시간까지 0V를 상기 복수의 워드 라인에 인가하는 단계;
상기 복수의 워드 라인의 전압을 상기 제7 시간에서의 0V에서 제8 시간에서의 상기 제2 전압으로 증가시키는 단계;
상기 제8 시간부터 제11 시간까지 상기 제2 전압을 상기 복수의 제1 워드 라인에 인가하는 단계; 및
상기 복수의 워드 라인의 전압을 상기 제11 시간에서의 제2 전압에서 제12시간에서의 0V로 감소시키는 단계
를 포함하고,
상기 부스팅 페이즈는 상기 제7 시간에서 시작하고 상기 제12 시간에서 종료하는, 3D NAND 메모리 디바이스.
제11항에 있어서,
상기 사전 충전 페이즈 동안, 제2 전압을 상기 3D NAND 메모리 디바이스의 제2 이웃 워드 라인에 인가하는 단계는,
상기 제2 이웃 워드 라인의 전압을 제4 시간에서의 0V에서 제5 시간에서의 상기 제2 전압으로 증가시키는 단계; 및
상기 제5 시간부터 제7 시간까지 상기 제2 전압을 상기 제2 이웃 워드 라인에 인가하는 단계
를 포함하고,
상기 제7 시간에서 상기 사전 충전 페이즈가 종료되고 상기 부스팅 페이즈가 시작하는, 3D NAND 메모리 디바이스.
제14항에 있어서,
상기 부스팅 페이즈 동안, 상기 프로세스는,
상기 제7 시간부터 제11 시간까지 상기 제2 전압을 상기 제2 이웃 워드 라인에 인가하는 단계; 및
상기 제2 이웃 워드 라인의 전압을 상기 제11 시간에서의 제2 전압에서 제12 시간에서의 0V로 감소시키는 단계
를 포함하고,
상기 부스팅 페이즈는 상기 제12 시간에서 종료되는, 3D NAND 메모리 디바이스.
제11항에 있어서,
상기 제3 전압을 상기 3D NAND 메모리 디바이스의 제1 이웃 워드 라인에 인가하는 단계는,
상기 사전 충전 페이즈 동안 0V를 상기 제1 이웃 워드 라인에 인가하는 단계;
상기 제1 이웃 워드 라인의 전압을 제7 시간에서의 0V에서 제8 시간에서의 제3 전압으로 증가시키는 단계;
상기 제8 시간부터 상기 제11 시간까지 상기 제3 전압을 상기 제1 이웃 워드 라인에 인가하는 단계; 및
상기 제1 이웃 워드 라인의 전압을 상기 제11 시간에서의 제3 전압에서 상기 제12 시간에서의 0V로 감소시키는 단계
를 포함하고,
상기 제1 이웃 메모리 셀은 상기 선택된 메모리 셀 위에 그리고 선택되지 않은 스트링의 제2 이웃 메모리 셀 아래에 수직으로 위치되고,
상기 제3 전압은 선택된 워드 라인, 제1 부분 및 제2 부분에 인가되는 제2 전압보다 작고, 상기 제3 전압은 제1 이웃 메모리 셀을 약하게 턴오프하여, 선택되지 않은 스트링의 채널의 제3 부분을 턴오프하는, 3D NAND 메모리 디바이스.
제11항에 있어서,
상기 프로세스는,
상기 사전 충전 페이즈 동안, 제1 시간부터 제6 시간까지 제4 전압을 상기 3D NAND 메모리 디바이스의 선택되지 않은 스트링의 비트 라인에 인가하는 단계;
상기 사전 충전 페이즈 동안, 상기 선택되지 않은 스트링의 비트 라인의 전압을 상기 제6 시간에서의 제4 전압에서 제7 시간에서의 0V로 감소시키는 단계; 및
상기 부스팅 페이즈 동안, 제7 시간부터 제12 시간까지 0V를 상기 선택되지 않은 스트링의 비트 라인에 인가하는 단계
를 포함하고,
상기 제7 시간에서 상기 사전 충전 페이즈가 종료되고 상기 부스팅 페이즈가 시작되며, 상기 부스팅 페이즈가 상기 제12 시간에서 종료되는, 3D NAND 메모리 디바이스.
제11항에 있어서,
상기 프로세스는,
상기 사전 충전 페이즈 동안, 제1 시간부터 제5 시간까지 제5 전압을 상기 3D NAND 메모리 디바이스의 상단 선택 워드 라인에 인가하는 단계 - 상기 상단 선택 워드 라인은 상기 제2 이웃 워드 라인, 상기 선택된 워드 라인, 상기 복수의 제1 워드 라인 및 상기 복수의 더미 워드 라인 위에 수직으로 위치됨 -;
상기 사전 충전 페이즈 동안, 상기 상단 선택 워드 라인의 전압을 제5 시간에서의 제5 전압에서 제6 시간에서의 0V로 감소시키는 단계; 및
제6 시간부터 제12 시간까지 0V를 상기 상위 선택 워드 라인에 인가하는 단계
를 포함하고,
상기 사전 충전 페이즈는 제7 시간에서 종료되고, 상기 부스팅 페이즈는 상기 제7 시간에서 시작하여 상기 제12 시간에서 종료되는, 3D NAND 메모리 디바이스.
제11항에 있어서,
상기 프로세스는,
상기 사전 충전 페이즈 동안, 0V를 상기 복수의 더미 워드 라인에 인가하는 단계;
제7 시간부터 제8 시간까지 상기 복수의 더미 워드 라인의 전압을 0V로부터 증가시키는 단계;
상기 제8 시간부터 제11 시간까지 제6 전압을 상기 복수의 더미 워드 라인에 인가하는 단계; 및
상기 복수의 더미 워드 라인의 전압을 상기 제11 시간에서의 상기 제6 전압에서 제12 시간에서의 0V로 감소시키는 단계
를 포함하는, 3D NAND 메모리 디바이스.
제11항에 있어서,
상기 프로세스는,
상기 부스팅 페이즈 동안 0V를 선택된 워드 라인에 인가하는 단계;
상기 선택된 워드 라인의 전압을 제7 시간에서의 0V에서 제8 시간에서의 제2 전압으로 증가시키는 단계;
상기 제8 시간부터 제9 시간까지 상기 제2 전압을 상기 선택된 워드 라인에 인가하는 단계;
상기 선택된 워드 라인의 전압을 상기 제9 시간에서의 제2 전압에서 제10 시간에서의 제7 전압으로 증가시키는 단계;
상기 제10 시간부터 제11 시간까지 상기 제7 전압을 상기 선택된 워드 라인에 인가하는 단계; 및
상기 선택된 워드 라인의 전압을 상기 제11 시간에서의 제7 전압에서 제12 시간에서의 0V로 감소시키는 단계
를 포함하는, 3D NAND 메모리 디바이스.