CN114596904A - 用于减轻擦除干扰的对未选定子块抑制偏置的温度补偿 - Google Patents

用于减轻擦除干扰的对未选定子块抑制偏置的温度补偿 Download PDF

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Abstract

本发明题为“用于减轻擦除干扰的对未选定子块抑制偏置的温度补偿”。本发明提供了一种存储器装置和操作方法。该装置包括块，该块具有连接到字线并布置成串的存储器单元并且被分成各自被配置为在擦除操作中作为整体被擦除的第一子块和第二子块。该装置具有温度测量电路，该温度测量电路被配置为检测该装置的环境温度。控制电路被配置为基于该环境温度来确定字线禁止电压。该控制电路将擦除电压施加到该串中的每个串，同时将字线擦除电压施加到与该第一子块和该第二子块中的选定一者相关联的该字线以促进擦除，并将该字线禁止电压施加到与该第一子块和该第二子块中的未选定一者相关联的该字线以在该擦除操作中阻止擦除。

Description

用于减轻擦除干扰的对未选定子块抑制偏置的温度补偿
技术领域
本申请涉及非易失性存储器装置和非易失性存储器装置的操作。
背景技术
本节段提供与本公开相关联的技术相关的背景信息，并且由此不一定为现有技术。
半导体存储器用于各种电子设备中。例如，非易失性半导体存储器用于蜂窝电话、数字相机、个人数字助理、移动计算设备、非移动计算设备以及其他设备。电可擦除可编程只读存储器(EEPROM)和闪存存储器在最流行的非易失性半导体存储器之中。
一些非易失性存储器利用浮栅，浮栅定位在半导体衬底中的沟道区上方并且与沟道区绝缘。浮栅定位在源极区和漏极区之间。控制栅极设置在浮栅上方并与浮栅绝缘。晶体管的阈值电压由浮栅上所保留的电荷量控制。也就是说，在晶体管导通以允许其源极和漏极之间导通之前必须施加到控制栅极的最小电压量由浮栅上的电荷电平控制。
一些非易失性存储器利用电荷俘获层来存储信息。一个此类示例具有氧化物-氮化物-氧化物(ONO)区，其中氮化物(例如，SiN)用作电荷俘获层以存储信息。当此类存储器单元被编程时，电子被存储在电荷俘获层中。
非易失性存储器可具有2D架构或3D架构。已使用具有存储器单元串的3D堆叠存储器结构来采用超高密度存储设备。一种此类存储设备有时被称为位成本可扩展(BiCS)架构。例如，3D NAND堆叠存储器设备可由交替的导体层和绝缘层的阵列形成。导体层可用作字线。在层中钻出存储器孔以同时限定许多存储器层。然后通过用适当的材料填充存储器孔来形成NAND串。直线NAND串在一个存储器孔中延伸，而管或U形NAND串(P-BiCS)包括在两个存储器孔中延伸并通过管连接接合的一对存储器单元竖直列。管连接可由未掺杂的多晶硅制成。背栅可围绕管连接以控制管连接的导通。存储器单元的控制栅极由导体层提供。
在对某些非易失性存储器设备(诸如NAND闪存存储器设备)进行编程之前，通常擦除存储器单元。对于一些设备，擦除操作从浮栅移除电子。对于其他设备，擦除操作从电荷俘获层移除电子。
在非易失性存储器设备的操作期间，一个存储单元或存储器单元中的数据的读取、写入和擦除通常将干扰存储在存储器的其他存储单元中的数据。这些干扰的一个来源是相邻浮栅之间的场效应耦合。
发明内容
本节段提供了本公开的一般概述，并且不是其全部范围或其所有特征和优点的全面公开。
本公开的目的是提供解决和克服上述缺点的存储器装置和操作该存储器装置的方法。
因此，本公开的一个方面是提供一种装置，该装置包括块，该块具有连接到字线并被布置成串的存储器单元。该块被分成各自被配置为在擦除操作中作为整体被擦除的第一子块和第二子块。该装置还包括温度测量电路，该温度测量电路被配置为检测该装置的环境温度。控制电路耦接到该字线以及该串和该温度测量电路，并且被配置为基于该环境温度确定字线禁止电压。该控制电路还被配置为将擦除电压施加到串中的每个串，同时将字线擦除电压施加到与该第一子块和该第二子块中的选定一者相关联的该字线以在该擦除操作中促进该存储器单元的擦除。此外，该控制电路被配置为将字线禁止电压施加到与该第一子块和该第二子块中的未选定一者相关联的该字线以在该擦除操作中阻止该存储器单元的擦除。
根据本公开的另一方面，提供了一种与存储器装置通信的控制器，该存储器装置包括具有连接到字线并布置成串的存储器单元的块。该块被分成各自被配置为在擦除操作中作为整体被擦除的第一子块和第二子块。该控制器与温度测量电路通信，该温度测量电路被配置成检测该存储装置的环境温度。该控制器被配置为基于该环境温度确定字线禁止电压。该控制器还被配置为指示该存储器装置将擦除电压施加到该串中的每个串，同时将字线擦除电压施加到与该第一子块和该第二子块中的选定一者相关联的该字线以促进该存储器单元的擦除。另外，该控制器被配置为指示该存储器装置将该字线禁止电压施加到与该第一子块和该第二子块中的未选定一者相关联的该字线以在该擦除操作中阻止该存储器单元的擦除。
根据本公开的附加方面，提供了一种操作存储器装置的方法。该存储装置包括块，该块具有连接到字线并布置成串的存储器单元。该块被分成各自被配置为在擦除操作中作为整体被擦除的第一子块和第二子块。该存储器装置还包括温度测量电路，该温度测量电路被配置为检测该存储器装置的环境温度。该方法包括基于该环境温度确定字线禁止电压的步骤。该方法继续以下步骤：将擦除电压施加到该串中的每个串，同时将字线擦除电压施加到与该第一子块和该第二子块中的选定一者相关联的该字线以促进该存储器单元的擦除，并将该字线禁止电压施加到与该第一子块和该第二子块中的未选定一者相关联的该字线以在该擦除操作中阻止该存储器单元的擦除。
根据本文提供的描述，另外的适用领域将变得显而易见。本发明内容中的描述和具体示例仅旨在用于例证的目的，并非旨在限制本发明的范围。
附图说明
本文所述的附图仅用于所选实施方案的例示性目的，而不是所有可能的具体实施，并且不旨在限制本公开的范围。
图1A是根据本公开的方面的NAND串的俯视图；
图1B是根据本公开的方面的图1A的NAND串的等效电路图；
图2是根据本公开的方面的图1A的NAND串的截面视图；
图3描绘了根据本公开的方面的在块BLK0中的诸如图1A至图2所示的三个示例NAND串；
图4是根据本公开的方面的包括图3的BLK0以及附加块BLK1和BLK2的NAND闪存存储器单元的阵列400的框图；
图5A是根据本公开的方面的的感测块的一个实施方案的框图；
图5B是根据本公开的方面的包括图4的阵列400的非易失性存储器系统的框图；
图6A描绘了根据本公开的方面的图4的块中的一个块的一部分的示例截面视图；
图6B描绘了根据本公开的方面的图6A的叠堆中的存储器孔直径的曲线图；
图7A描绘了根据本公开的方面的完全编程的块BLK0的示例；
图7B描绘了根据本公开的方面的具有已编程源极侧相邻子块SBLK0a和已擦除非源极侧相邻子块SBLK1a的已部分编程块BLKa的示例；
图7C描绘了根据本公开的方面的具有已编程源极侧相邻子块SBLK0b和已擦除非源极侧相邻子块SBLK1b的已部分编程块BLKb的另一示例；
图7D描绘了根据本公开的方面的具有已编程源极侧相邻子块SBLK0c、已编程非源极侧相邻子块SBLK1c以及已擦除非源极侧相邻子块SBLK2c的已部分编程块BLKc的另一示例；
图8A示出了根据本公开的方面的当每个存储器单元在四个物理状态中存储两位数据时存储器单元阵列的示例性阈值电压分布；
图8B描绘了根据本公开的方面的示例擦除操作；
图8C是根据本公开的方面的在3D NAND中执行擦除操作的过程的流程图；
图9A至图9B示出了根据本公开的方面的块的子块的布置可以导致在擦除另一个子块期间在被禁止擦除的一个子块中的擦除干扰；
图10A至图10C示出了根据本公开的方面的在双侧、源极侧和漏极侧擦除操作期间可阻止基于栅诱导漏极泄漏(GIDL)的空穴生成；
图11示出了根据本公开的方面的当被禁止或未选定子块被强禁止时，选定子块的擦除速度减小，而在未选定或被禁止子块上存在较少的擦除干扰，并且当被禁止或未选定子块被弱禁止时，改善选定子块的擦除速度，而在未选定或被禁止子块上存在更多或更差的擦除干扰；
图12示出了根据本公开的方面的在高温和低温二者下的双侧擦除操作期间未选定子块的擦除干扰；
图13A和图13B示出了根据本公开的方面的在高温和低温二者下的双侧擦除和源极侧擦除操作期间擦除上尾以展示选定子块的擦除速度的比较；
图14A示出了根据本公开的方面的示例存储器装置的可忽略的擦除干扰的各种温度下的字线禁止电压的曲线图；
图14B示出了根据本公开的方面的存储在存储器单元中的表，该表被配置为存储用于基于环境温度确定字线禁止电压的一个或多个因子；
图15示出了根据本公开的方面的操作存储器装置的方法的步骤；并且
图16示出了根据本公开的方面的基于环境温度来选择字线禁止电压的存储器装置的模拟结果。
具体实施方式
在以下描述中，阐述了细节以提供对本公开的理解。在一些情况下，尚未详细描述或示出某些电路、结构和技术，以免模糊本公开。
一般来讲，本公开涉及非常适用于许多应用的类型的非易失性存储器装置。将结合一个或多个示例实施方案来描述本公开的非易失性存储器装置和相关联的操作方法。然而，所公开的具体示例实施方案仅仅是为了清楚地描述本发明的概念、特征、优点和目的，以允许本领域的技术人员理解和实践本公开。具体地，提供了示例实施方案，使得本公开将为全面的，并且将向本领域的技术人员完全传达该范围。阐述了许多具体细节，诸如具体部件、设备和方法的示例，以提供对本公开的实施方案的透彻理解。对于本领域的技术人员将显而易见的是，不需要采用具体细节，示例实施方案可以多种不同形式体现，并且均不应理解为限制本公开的范围。在一些示例实施方案中，没有详细描述众所周知的过程、众所周知的设备结构和众所周知的技术。
在一些存储器设备或装置中，存储器单元彼此接合，诸如在块或子块中的NAND串中。每个NAND串包括多个存储器单元，该多个存储器单元串联连接在位于连接到位线的NAND串的漏极侧上的一个或多个漏极侧SG晶体管(SGD晶体管)与位于连接到源极线的NAND串的源极侧上的一个或多个源极侧SG晶体管(SGS晶体管)之间。此外，存储器单元可以布置有用作控制栅极的公共控制栅极线(例如，字线)。一组字线从块的源极侧延伸到块的漏极侧。存储器单元可以其他类型的串连接，并且也可以其他方式连接。
在3D存储器结构中，存储器单元可被布置以叠堆的竖直串，其中该叠堆包括交替的导电层和介电层。导电层用作连接到存储器单元的字线。存储器单元可包括有资格存储用户数据的数据存储器单元，以及没有资格存储用户数据的虚设存储器单元或非数据存储器单元。
每个存储器单元可根据程序命令中的写入数据与数据状态相关联。基于该存储器单元的数据状态，存储器单元将保持在擦除状态或被编程为编程数据状态。例如，在每单元一位存储器设备中，存在两种数据状态，包括擦除状态和编程状态。在每单元两位存储器设备中，存在四种数据状态，这些数据状态包括擦除状态和三种更高的数据状态，称为A、B和C数据状态(参见图8A)。在每单元三位存储器设备中，存在八种数据状态，包括擦除状态和七种更高的数据状态，称为A、B、C、D、E、F和G数据状态。在每单元四位存储器设备中，存在十六种数据状态，包括擦除状态和十五种更高的数据状态。
在对某些非易失性存储器设备进行编程之前，通常擦除存储器单元。对于一些设备，擦除操作从被擦除的存储器单元的浮栅移除电子。另选地，擦除操作从电荷俘获层移除电子。通常禁止未被擦除的存储器单元被擦除。
当子块被竖直地布置在叠堆中时(例如，一个或多个子块被竖直地布置在另一个子块的顶部上)，擦除一个子块可能导致被禁止擦除的另一个子块中的擦除干扰。此外，在擦除操作期间，擦除一个子块所必需的孔(例如，基于栅诱导漏极泄漏(GIDL)的孔生成或由PWELL提供的孔，而不是基于GIDL的孔生成)可被禁止擦除的子块阻止。结果，当被禁止或未选定子块被强禁止时，选定子块(被擦除的子块)的擦除速度减小；然而，通常在未选定或被禁止子块上存在较少的擦除干扰。相比之下，当被禁止或未选定子块被弱禁止时，选定子块(被擦除的子块)的擦除速度被改善，而在未选定或被禁止子块上存在更多或更差的擦除干扰。这些效应也可能受到存储器单元的温度的影响。
本文所公开的技术可应用于3D NAND，但不一定限于此。NAND闪存存储器结构可在两个选择栅极之间串联布置多个晶体管。串联的晶体管和选择栅极可以被称为NAND串。图1A是示出一个NAND串的俯视图。图1B是其等效电路。图1A和图1B中描绘的NAND串包括串联并且夹在第一选择栅极120与第二选择栅极122之间的四个晶体管100、102、104、106。选择栅极120将NAND串连接到位线126。选择栅极122将NAND串连接到源极线128。通过向控制栅极120CG施加适当的电压来控制选择栅极120。通过向控制栅极122CG施加适当的电压来控制选择栅极122。晶体管100、102、104和106中的每个晶体管具有控制栅极和浮栅。晶体管100具有控制栅极100CG和浮栅100FG。晶体管102包括控制栅极102CG和浮栅102FG。晶体管104包括控制栅104CG和浮栅104FG。晶体管106包括控制栅极106CG和浮栅106FG。控制栅100CG连接到字线WL3，控制栅102CG连接到字线WL2，控制栅104CG连接到字线WL1，并且控制栅106CG连接到字线WL0。在一个实施方案中，晶体管100、102、104和106各自为存储器单元。在其他实施方案中，存储器单元可包括多个晶体管或可与所描绘的不同。选择栅极120连接到选择线SGD。选择栅极122连接到选择线SGS。
图2提供了上述NAND串的一个实施方案的截面视图。图2用于形成在衬底中的2DNAND串。NAND串的晶体管形成在p阱区140中。P阱区继而可在p型衬底144的n阱区142内。每个晶体管包括由控制栅极(100CG、102CG、104CG和106CG)以及浮栅(100FG、102FG、104FG和106FG)组成的堆叠栅极结构。浮栅形成在氧化物或其他介电膜顶部的p阱的表面上。控制栅极在浮栅上方，其中多晶硅间介电层将控制栅极和浮栅分开。存储器单元(100、102、104和106)的控制栅极形成字线。N+掺杂层130、132、134、136和138在相邻单元之间共享，由此单元彼此串联连接以形成NAND串。这些N+掺杂层形成每个单元的源极和漏极。例如，N+掺杂层130用作晶体管122的漏极和晶体管106的源极，N+掺杂层132用作晶体管106的漏极和晶体管104的源极，N+掺杂层134用作晶体管104的漏极和晶体管102的源极，N+掺杂层136用作晶体管102的漏极和晶体管100的源极，并且N+掺杂层138用作晶体管100的漏极和晶体管120的源极。N+掺杂层126连接到NAND串的位线，而N+掺杂层128连接到多个NAND串的公共源极线。
注意，尽管图1A至图2示出了NAND串中的四个存储器单元，但是四个晶体管的使用仅作为示例提供。与本文所述的技术一起使用的NAND串可具有少于四个存储器单元或多于四个存储器单元。例如，一些NAND串将包括8个、16个、32个、64个或更多个存储器单元。
每个存储器单元可存储以模拟或数字形式表示的数据。当存储一个位的数字数据时，存储器单元的可能阈值电压的范围可分成两个范围，这两个范围被分配逻辑数据“1”和“0”。在NAND类型闪存存储器的一个示例中，电压阈值在存储器单元被擦除之后可能为负并被定义为逻辑“1”。在编程操作之后，阈值电压为正，并且被定义为逻辑“0”。当阈值电压为负并且通过向控制栅极施加0V而尝试读取时，存储器单元将接通以指示正在存储逻辑一。当阈值电压为正并且通过向控制栅极施加0V而尝试读取操作时，存储器单元将不会接通，这指示存储逻辑零。
存储器单元还可存储多个状态，从而存储多位数字数据。当存储多个数据状态时，阈值电压窗口被划分为多个状态。例如，如果使用四个状态，那么将存在分配给数据值“11”、“10”、“01”和“00”的四个阈值电压范围。在NAND型存储器的一个示例中，在擦除操作之后的阈值电压是负的，并且被限定为“11”。正阈值电压用于“10”、“01”和“00”的状态。在一些具体实施中，使用格雷码分配将数据值(例如，逻辑状态)分配到阈值电压范围，使得如果浮栅的阈值电压错误地移位到其相邻物理状态，那么将仅影响一个位。编程到存储器单元中的数据与存储器单元的阈值电压范围之间的具体关系取决于存储器单元采用的数据编码方案。
除NAND闪存存储器之外，其他类型的非易失性存储器也可以与本技术一起使用。
例如，可用于闪存EEPROM系统的另一类型的存储器单元利用非导电介电材料来代替导电浮栅，从而以非易失性方式存储电荷。由氧化硅、氮化硅和氧化硅(“ONO”)形成的三层电介质在存储器单元沟道上方夹置在导电控制栅极和半导电衬底的表面之间。该单元通过将电子从单元沟道注入氮化物中来编程，其中电子被捕获并存储在有限区域中。然后，该存储的电荷以可检测的方式改变单元的沟道的一部分的阈值电压。通过将热空穴注入氮化物中来擦除单元。可以分裂栅极配置提供类似的单元，其中掺杂多晶硅栅极在存储器单元沟道的一部分上方延伸以形成单独的选择晶体管。
在另一种方法中，两个位存储在每个NROM单元中，其中ONO介电层在源极和漏极扩散部之间的沟道上延伸。用于一个数据位的电荷定位在邻近漏极的介电层中，并且用于另一个数据位的电荷定位在邻近源极的介电层中。通过分别读取电介质内空间上分离的电荷存储区域的二进制状态来获得多状态数据存储。
图3描绘了块BLK0中的诸如图1A至图2所示的三个示例NAND串。BLK0包括多个NAND串NS0、NS1、NS2、…和与相应的感测放大器SA0、SA1、SA2通信的相应位线，例如BL0、BL1、BL2…BLK0包括一组非易失性存储元件。每个NAND串在一端处连接到选择栅极漏极(SGD)晶体管，并且SGD晶体管的控制栅极经由公共SGD线连接。NAND串在其另一端处连接到选择栅极源极(SGS)晶体管，该晶体管继而连接到公共源极线(SL)。多条字线WL0-WL63在SGS晶体管和SGD晶体管之间延伸。WL0是与块的源极侧(SS)相邻的边缘字线，并且WL63是与块的漏极侧(DS)相邻的边缘字线。
示例NAND串NS0包括存储元件301、…、302-306、…、307，该存储元件具有相应的控制栅极CG63、…CG32-CG28、…CG0，并包括具有控制栅极CGsgs的SGS晶体管308和具有控制栅极CGsgd的SGD晶体管300。另一个示例NAND串NS1包括存储元件311、…、312-316、…、317、SGS晶体管318和SGD晶体管310。另一个示例NAND串NS2包括存储元件321、…、322-326、…、327，SGS晶体管328和SGD晶体管320。NAND串NS0、NS2、…为偶数，NAND串NS1、NS3(未示出)、…为奇数。类似地，位线BL0、BL2、…为偶数，NAND串BL1、BL3(未示出)、…为奇数。存储元件可存储用户数据和/或非用户数据。
图4是包括图3的BLK0以及附加块BLK1和BLK2的NAND闪存存储器单元的阵列400的框图。沿着每列，位线(BL)耦接到NAND串的漏极选择栅极的漏极端子。沿着NAND串的每行，源极线(SL)可(例如，在NS0的SE0处)连接NAND串的源极选择栅极的所有源极端子。
存储元件的阵列被分成存储元件的大量块(例如，BLK0-BLK2)，其中每个块包括与公共组的字线、SGS线和SGD线通信的一组一个或多个NAND串。每个NAND串还与相应的位线通信。例如，BLK0包括NAND串NS0、NS1、…，这些NAND串分别与BL0、BL1、…BLn-1以及与WL0-WL63、SGS和SGD通信。BLK1包括NAND串NSa0、NSa1、…NSan-1，这些NAND串分别与BL0、BL1、…BLn-1以及与WL0a-WL63a、SGSa和SGDa通信。BLK2包括NAND串NSb0、NSb1、…NSbn-1，这些NAND串分别与BL0、BL1、…BLn-1以及与WL0b-WL63b、SGSb和SGDb通信。
对于闪存EEPROM系统常见的是，块为擦除单位。即，每个块包含被一起擦除的最小数量的存储单元。每个块通常被分成多个页。页是编程的最小单位。一个或多个页的数据通常存储在一行存储单元中。例如，行通常包含若干交错页，或者其可构成一个页。页的所有存储元件将一起读取或编程。此外，页可存储来自一个或多个扇区的用户数据。扇区是由主机用作方便的用户数据单位的逻辑概念；其通常不包含局限于控制器的开销数据。开销数据可包括已从扇区的用户数据计算出的纠错码(ECC)。控制器(如下所述)的一部分在数据被编程到阵列中时计算ECC，并且还在从该阵列读取数据时检查它。另选地，ECC和/或其他开销数据存储在与它们所属的用户数据不同的页或甚至不同的块中。
用户数据的扇区通常为512字节，对应于磁盘驱动器中扇区的大小。开销数据通常是附加的16至20字节。大量页形成块，从8页例如多至32页、64页或更多页。在一些实施方案中，一行NAND串包括块。
在一个实施方案中，通过将p阱升高到擦除电压(例如，15V至20V)持续足够的时间段并在源极线和位线浮动的同时对选定块的字线接地或施加低偏置(例如，1V)来擦除存储器单元。由于电容性交叉耦合(“交叉”表示来自相邻存储元件的耦合)，位线、选择线和公共源极也升高到擦除电压的很大一部分。因此，将强电场施加到选定存储器单元的隧道氧化物层，并且随着浮栅的电子被发射到衬底侧，选定存储器单元的数据被擦除。随着电子从浮栅转移到p阱区，选定单元的阈值电压降低。可对整个存储器阵列、单独的块或另一单位的单元执行擦除。在一个实施方案中，使用不同的技术擦除3D NAND。3D NAND将在下文进一步讨论。
图5A是描绘感测块500的一个实施方案的框图。单个感测块500被划分为核心部分(称为感测模块580)和公共部分590。在一个实施方案中，存在用于每个位线的单独感测模块580和用于一组多个感测模块580的一个公共部分590。在一个示例中，感测块500将包括一个公共部分590和八个感测模块580。组中的每个感测模块将经由数据总线572与相关联的公共部分通信。
感测模块580包括感测电路571，该感测电路确定已连接位线中的传导电流是高于还是低于预定阈值电平。感测模块580还包括位线锁存器582，该位线锁存器用于设定已连接位线上的电压条件。例如，锁存在位线锁存器582中的预定状态将导致已连接位线被拉至指定编程禁止的状态(例如，1.5V至3V)。作为示例，标志＝0可以禁止编程，而标志＝1不禁止编程。
公共部分590包括处理器592、三组示例数据锁存器594、以及耦合在这三组数据锁存器594与数据总线521之间的I/O接口598。可以为每个感测模块提供一组数据锁存器，并且可以为每组提供由DL1、DL2和DL3识别的数据锁存器。下文进一步讨论数据锁存器的使用。
处理器592执行计算。例如，其功能之一是确定存储在已感测的存储元件中的数据并且将所确定的数据存储在该组数据锁存器中。一组数据锁存器(例如，594)中的至少一些数据锁存器用于存储在读取操作期间由处理器592确定的数据位。一组数据锁存器中的至少一些数据锁存器还用于存储在编程操作期间从数据总线521导入的数据位。导入的数据位表示旨在被编程到存储器中的写入数据。I/O接口598在数据锁存器594至697和数据总线521之间提供接口
在一个实施方案中，在编程操作开始时，数据存储在DL1和DL2锁存器中。例如，下页数据可存储在DL1中，并且上页数据可存储在DL2中。在一个实施方案中，在IDL期间从存储器单元读取的下页数据存储在DL1锁存器中。DL3可用于存储验证状态，诸如编程期间的锁定状态。例如，当已验证存储器单元的Vt达到其目标电平时，可设置DL3锁存器以指示该目标电平，使得可禁止存储器单元的进一步编程。需注意，这描述了对每个存储器单元两位进行编程。在一个实施方案中，在读取操作期间，DL1和DL2锁存器用于存储从存储器单元读取的两位。注意，每个存储器单元可存在多于两位。每个存储器单元可存在用于要存储的每个附加位的一个附加锁存器。
在读取或其他感测期间，状态机512控制向已寻址的存储元件提供不同的控制栅极电压。当它逐步通过与存储器支持的各种存储器状态相对应的各种控制栅极电压时，感测模块580可以在这些电压中的一个电压处跳闸，并且输出将经由总线572从感测模块580提供给处理器592。此时，处理器592通过考虑感测模块的跳闸事件和关于来自状态机的经由输入线593施加的控制栅极电压的信息来确定所得的存储器状态。然后，它计算存储器状态的二进制编码，并将得到的数据位存储到数据锁存器(例如，594)中。在核心部分的另一个实施方案中，位线锁存器582既用作用于锁存感测模块580的输出的锁存器，也用作如上所述的位线锁存器。
一些具体实施可包括多个处理器592。在一个实施方案中，每个处理器592将包括输出线(未描绘出)，使得每个输出线被线或在一起。在一些实施方案中，输出线在连接到线或线之前被反转。该配置使得能够在编程验证过程期间快速确定编程过程何时完成，因为接收线或的状态机可以确定何时所有被编程的位达到了期望的电平。例如，当每个位达到其所需电平时，该位的逻辑零将被发送到线或线(或数据一被反转)。当所有位输出数据0(或数据一被反转)时，状态机知道终止编程过程。因为每个处理器与八个感测模块通信，所以状态机需要读取线或线八次，或者将逻辑添加到处理器592以累积相关联位线的结果，使得状态机只需要读取一次线或线。类似地，通过正确选择逻辑电平，全局状态机可以检测第一位何时改变其状态并相应地改变算法。
在编程或验证期间，要编程的数据存储在来自数据总线521的数据锁存器组594至597中。在状态机的控制下，编程操作包括施加到所寻址的存储元件的控制栅极的一系列编程电压脉冲。每个编程脉冲之后是读回(验证)以确定存储元件是否已被编程到所需的存储器状态。处理器592监控相对于期望存储器状态的读回存储器状态。当两者一致时，处理器592设定位线锁存器582，以便使位线被拉至指定编程禁止的状态。即使在其控制栅极出现编程脉冲，这也禁止耦合到位线的存储元件进一步编程。在其他实施方案中，处理器最初加载位线锁存器582，并且感测电路在验证过程中将它设定为禁止值。
在一个实施方案中，每组数据锁存器叠堆594至597包含对应于感测模块580的数据锁存器叠堆。在一个实施方案中，每个感测模块580有三个数据锁存器。对应于存储元件的读/写块的所有DL1和DL2数据锁存器可以连接在一起以形成块移位寄存器，从而可以通过串行传输输入或输出数据块。
在一个实施方案中，DL1和DL2锁存器的一个目的是存储要编程到存储元件中的数据。例如，存储元件对于每个存储元件可存储两位。在一个实施方案中，下页数据最初存储到DL1锁存器中，并且上页数据最初存储到DL2锁存器中。
在一个实施方案中，存储元件对于每个存储元件存储三位。在这种情况下，可存在用于初始存储要编程到存储元件中的第三数据位的附加数据锁存器(图5A中未描绘出)。在一个实施方案中，存储元件对于每个存储元件存储四位，其中可存在用于初始存储要编程到存储元件中的第三数据位和第四数据位的两个附加数据锁存器(图5A中未描绘出)。存储元件对于每个存储元件可存储多于四位，在这种情况下，每个位可存在一个数据锁存器。
关于读取操作和感测放大器的附加信息可见于(1)美国专利号7196931，“减少源极线偏置误差的非易失性存储器和方法(Non-Volatile Memory and Method withReduced Source Line Bias Errors)”；(2)美国专利号7023736，“具有改进感测的非易失性存储器和方法(Non-Volatile Memory and Method with Improved Sensing)”；(3)美国专利号7046568，“低电压操作的存储器感测电路和方法(Memory Sensing Circuit andMethod for Low Voltage Operation)”；(4)美国专利号7196928，“在非易失性存储器的读取操作期间对耦合的补偿(Compensating for Coupling during Read Operations ofNon-Volatile Memory)”以及(5)美国专利号7327619，“非易失性存储器的参考感测放大器(Reference Sense Amplifier for Non-Volatile Memory)”。上文紧接着列出的所有五个专利文献均全文通过引用并入本文。
图5B是包括图4的阵列400的非易失性存储器系统的框图。存储器阵列400可包括2D架构或3D架构。3D架构的一个示例是BiCS架构。3D架构可包括3D竖直NAND串。3D竖直NAND串中的存储器单元可包括用于存储信息的ONO层。该信息可存储在电荷俘获层中，诸如但不限于SiN。需注意，ONO层可用于存储2D和2D NAND以及其他架构的信息。因此，浮栅可用于存储信息，但不是必需的。
根据本技术的一个实施方案，非易失性存储器系统包括存储器设备596，该存储器设备具有用于并行读取和编程存储器单元的页的读/写电路。存储器设备596包括一个或多个存储器管芯598。存储器管芯598包括存储器单元400的二维阵列、控制电路510和读/写电路565。存储器阵列400能够经由行解码器530通过字线寻址，并且能够经由列解码器560通过位线寻址。读/写电路565包括多个感测块500并且允许并行读取或编程一页存储器单元。通常，控制器550包括在与一个或多个存储器管芯598相同的存储器设备596(例如，可移动存储卡)中。命令和数据经由线520在主机570和控制器550之间传输，并且经由线518在控制器和一个或多个存储器管芯598之间传输。
控制电路510与读取/写入电路565协作以在存储器阵列400上执行存储器操作。控制电路510包括状态机512、存储器513、片上地址解码器514、温度测量电路515和功率控制模块516。状态机512提供存储器操作的芯片级控制。存储器513可存储原始写入数据、修改的写入数据和状态位以供状态机512使用。片上地址解码器514提供主机或存储器控制器所使用的硬件地址与解码器530和560所使用的硬件地址之间的地址接口。温度测量电路515可用于周期性地记录存储器设备596的环境温度，以提供也可例如存储在存储器513中的温度历史。示例具体实施使用对温度敏感的带隙电流。功率控制模块516控制在存储器操作期间供应到字线和位线的功率和电压。在另一种方法中，使用双行/列解码器和读/写电路。控制电路可被视为包括例如部件510、512、513、514、515、516、530、550、560、565中的一个或多个。
图6A描绘了图3的块中的一个块的一部分的示例截面视图。该块包括交替的导电层和介电层的叠堆610。在该示例中，除了数据字线层(或字线)WLL0至WLL10之外，导电层还包括两个SGD层、两个SGS层和四个虚设字线层(或字线)WLD1、WLD2、WLD3和WLD4。介电层被标记为DL0至DL19。此外，描绘了叠堆的包括NAND串NS1和NS2的区域。每个NAND串涵盖存储器孔618或619，该孔填充有形成与字线相邻的存储器单元的材料。
该叠堆610包括衬底611、衬底上的绝缘膜612和源极线SL的一部分。NS1在叠堆的底部614处具有源极端613，并且在叠堆的顶部616处具有漏极端615。金属填充的狭缝617和620可跨叠堆周期性地提供，作为延伸穿过叠堆的互连件，诸如以将源极线连接到叠堆上方的线。狭缝可以在形成字线期间使用，并且随后用金属填充。还描绘了位线BL0的一部分。导电通孔621将漏极端615连接到BL0。
在一种方法中，存储器单元的块包括交替的控制栅极和介电层的叠堆，并且存储器单元布置在叠堆中的竖直延伸的存储器孔中。
图6B描绘了图6A的叠堆中的存储器孔/柱直径的曲线图。竖直轴线与图6A的叠堆对准，并且描绘了由存储器孔618和619中的材料形成的柱的宽度(wMH)，例如直径。在此类存储器设备中，蚀刻穿过叠堆的存储器孔具有非常高的纵横比。例如，约25至30的深度与直径之比是常见的。存储器孔可具有圆形剖面。由于蚀刻工艺，存储器孔和所得的柱宽度可沿孔的长度变化。通常，直径从存储器孔的顶部到底部逐渐变小(图6B中的实线)。也就是说，存储器孔为锥形的，在叠堆的底部变窄。在一些情况下，在选择栅极附近的孔的顶部处出现略微变窄，使得存储器孔的直径在从其顶部到底部逐渐变小之前略微变宽(长虚线)。例如，在该示例中，存储器孔宽度在叠堆中的WL9的层级处最大。存储器孔宽度在WL10的层级处略小，并且在WL8至WL0的层级处逐渐变小。
由于存储器孔和所得柱的直径的不均匀性，存储器单元的编程和擦除速度可基于它们沿存储器孔的位置而变化。在存储器孔的底部具有相对较小的直径的情况下，跨隧道氧化物的电场相对较强，使得与存储器孔的相对较小直径部分相邻的字线中的存储器单元的编程和擦除速度较高。
在由短虚线表示的另一种可能的具体实施中，叠堆被制造成两层(也在图9A和图9B中示出)。下层或底层最先形成有相应的存储器孔。然后，顶层或上层形成有相应的存储器孔，该存储器孔与底层中的存储器孔对准。每个存储器孔为锥形的，使得形成双锥形存储器孔，其中宽度增加，然后再次减小和增加，从叠堆的底部移动到顶部。
图7A描绘了完全编程的块BLK0的示例。在此示例中，块BLK0(对应于图3和图4)具有64条字线(WL0至WL63)，并且它们各自被编程。已编程字线可以被定义为例如至少指定数量的存储元件处于编程状态的字线。示例NAND串NS0包括用于每个字线的一个存储元件，分别包括WL0、…、WL63中的存储元件700、…、714。
图7B描绘了部分编程块BLKa的示例，该部分编程块具有已编程源极侧相邻子块SBLK0a和已擦除非源极侧相邻子块SBLK1a。子块可以是块的适当子集。因此，子块可以包括块的多个字线的子集。在一种方法中，子块包括相接(相邻)的字线。在另一种方法中，子块包括非相接(非相邻)的字线。例如，子块可以包括奇数而非偶数的字线，或者偶数而非奇数的字线。源极侧相邻子块可以是与块的源极侧SS(图3)相邻的子块，例如，子块可以从WL0延伸到位于块的源极侧和漏极侧(DS，图3)之间的字线。或者，源极侧相邻子块可以仅包括WL0，例如，如图7B所描绘的。在此示例中，已编程子块SBLK0a包括WL0作为已编程字线，并且已擦除子块SBLK1a包括WL1至WL63作为已擦除字线。一般来讲，部分编程的块具有编程的字线中的一些而不是全部。
NS0的示例存储元件700、702、…、714分别在WL0、WL1、…、WL63中。
非源极侧相邻子集SBLK1a包括与块的漏极侧相邻的非易失性存储元件714。
图7C描绘了部分编程块BLKb的另一个示例，该部分编程块具有已编程源极侧相邻子块SBLK0b以及已擦除非源极侧相邻子块SBLK1b。在此示例中，SBLK0b包括WL0至WL5作为已编程字线，并且SBLK1b包括WL6至WL63作为已擦除字线。
NAND串的示例存储元件700、…、706、708、…、714分别在WL0、…WL5、WL6、…、WL63中。
图7D描绘了部分编程块BLKc的另一个示例，该部分编程块具有已编程源极侧相邻子块SBLK0c、已编程非源极侧相邻子块SBLK1c以及已擦除非源极侧相邻子块SBLK2c。
在此示例中，第一已编程子块(其是源极侧相邻子块)SBLK0c包括WL0作为已编程字线，第二已编程子块(其不是源极侧相邻子块)SBLK1c包括WL1至WL31作为已编程字线，并且已擦除漏极侧相邻子块(其不是源极侧相邻子块)SBLK2c包括WL32至WL63作为已擦除字线。SBLK1c是非源极侧相邻子块和非漏极侧相邻子块。SBLK1c因此在源极侧相邻子块和漏极侧相邻子块中间。漏极侧相邻子块可以是与块的漏极侧DS(图3)相邻的子块，例如，子块可以从WL63延伸到位于块的源极侧和漏极侧之间的字线，或者漏极侧相邻子块可以例如仅包括WL63(或其他漏极侧边缘字线)。
NAND串的示例存储元件700、702、…、710、712、…、714分别在WL0、WL1、…WL31、WL32、…、WL63中。
而图7A至图7D中的每个示例示出了源极侧上的已编程子块和漏极侧上的已擦除子块，但应当理解，在子块操作期间不存在此类约束。任何子块可以在任何时间被独立地擦除和编程。因此，例如，可以存在源极侧相邻子块或字线组被擦除并且漏极侧子块(即，非源极侧相邻子块)被编程的场景。
在成功编程操作后，存储器单元的阈值电压应当在用于已编程的存储器单元的阈值电压的一个或多个分布内或在已擦除的存储器单元的阈值电压的分布内。图8A示出了当每个存储器单元以四种物理状态存储两位数据时用于存储器单元阵列的示例性阈值电压分布。分布800表示处于已擦除状态(存储“11”)的单元的阈值电压的分布，该擦除状态可具有负阈值电压电平。分布802表示处于第一已编程状态(“A”)、存储“10”的单元的阈值电压的分布。分布804表示处于第二已编程状态(“B”)、存储“00”的单元的阈值电压的分布。分布806表示处于第三编程状态(“C”)、存储“01”的单元的阈值电压的分布。
当对存储器单元进行编程时，可以使用分别验证A至C状态的验证参考电平Vva、Vvb和Vvc验证它们。当读取存储器单元时，读取参考电平Vra可以用于确定存储器单元是否处于A状态分布或更高。同样，Vrb和Vrc分别为B状态和C状态的读取参考电平。
注意，当初始擦除存储器单元时，可使用擦除验证电平Vev来擦除它们，从而产生初始擦除分布801。其他状态的稍后编程可导致擦除分布的上尾向移位。最终擦除分布800中的一些可能在A状态读取电平上方(高于Vth)。
当然，如果存储器以多于四个物理状态操作，则在存储器单元的限定电压阈值窗口内将存在等于状态的数量的多个阈值电压分布。此外，尽管已将特定位模式分配给分布或物理状态中的每者，但可分配不同的位模式。
在一个实施方案中，通过将p阱升高到擦除电压(例如，20伏)并且在源极线和位线浮动的同时对选定块的字线接地或施加0伏来擦除存储器单元。由于电容耦合，未选定字线(例如，未选定、非擦除的块中的那些字线)、位线、选择线和公共源极线也升高到高正电位(例如，20V)。因此，将强电场施加到选定块的存储器单元的隧道氧化物层，并且随着浮栅的电子被发射到衬底，选定存储器单元的数据被擦除。擦除是指通过将电子转移出其电荷存储区(例如，浮栅或电荷俘获层)来降低存储器单元的阈值电压。对于具有浮栅的设备，随着足够的电子从浮栅转移到p阱区，选定单元的阈值电压变为负。一旦阈值电压达到预定的足够低的值，存储器单元可被视为被擦除，并且擦除过程被视为完成或成功。因此，擦除存储器单元是指降低存储器单元的阈值电压，并且不暗示其完全或成功擦除。可对整个存储器阵列、阵列的一个或多个块或另一单位的单元执行擦除。擦除电压信号Vsense通常作为一系列擦除电压脉冲施加，其中在每个脉冲之间执行擦除验证操作。如果在施加擦除电压脉冲之后未将正被擦除的单位的单元验证为已擦除，则可将另一个擦除电压脉冲施加到p阱区。在一些实施方案中，针对每个后续脉冲增大擦除电压的峰值(例如，以1V的增量从16V增大至20V)。
图8B描绘了示例擦除操作。步骤包括：初始化Verase，870；施加擦除脉冲，872；执行擦除验证测试，874；通过擦除验证测试？，876；Verase≦Verase_max？，878；逐步增加Verase，880；擦除操作成功结束，882；以及擦除操作失败，884。在一种方法中，Verase是施加到块的衬底的电压电平以从存储元件的浮栅中吸出电子，从而降低存储元件的Vth。执行擦除验证测试可以包括将电压Vev同时施加到块中的多个字线。对于与所有位线、偶数位线或奇数位线相关联的存储元件，可以同时执行擦除验证测试。
在判定步骤876处，如果所感测的存储元件已达到已擦除状态(例如，它们的Vth低于Vev，使得所感测的存储元件及其相应的NAND串处于导电状态)，则通过擦除验证测试。
如果判定步骤876为真，则擦除操作成功结束(步骤882)。如果判定步骤876为假，则Verase逐步增加，并且如果Verase尚未达到最大电平Verase_max，则施加附加擦除脉冲。如果判定步骤876为假并且Verase已超过最大电平(例如，判定步骤878为假)，则擦除操作在步骤884处失败。
在一个实施方案中，在2D NAND存储器设备中，p阱衬底被偏置在高电压下以擦除存储元件。注意，NAND串通常形成在衬底中，使得通过在例如使控制栅极接地时向衬底施加擦除电压，可擦除存储器单元。
在3D堆叠的非易失性存储器设备中擦除的一种方法是生成栅诱导漏极泄漏(GIDL)电流以对沟道充电，将沟道电位升高到擦除电压，并且在擦除期间保持此沟道电位。在一种方法中，存储器设备包括NAND串，该NAND串在一端具有漏极侧选择栅极(SGD)晶体管，并且在另一端具有源极侧选择栅极(SGS)晶体管。
图8C是3D NAND中执行擦除操作的过程的一个实施方案的流程图。一般来讲，擦除操作可包括多个擦除验证迭代，所述多个擦除验证迭代被执行直到满足验证条件，此时擦除操作结束。任选地，可以在通过验证之后施加一个或多个附加擦除电压。在一种方法中，存储器设备包括NAND串，该NAND串在一端具有漏极侧选择栅极(SGD)晶体管，并且在另一端具有源极侧选择栅极(SGS)晶体管(参见图3)。擦除可以是“单侧擦除”或“双侧擦除”。当将擦除电压施加到单侧擦除中的位线或施加到双侧擦除中的位线和源极线时，选择栅极晶体管生成足够量的栅诱导漏极泄漏(GIDL)电流以对NAND串的浮体(沟道)充电。GIDL与选择栅极晶体管的漏极至栅极电压(Vdg)成比例地增加。
步骤816对选定NAND串上的位于选定块中的存储元件设置状态＝擦除。
步骤818对未选定块中的存储元件设置状态＝禁止。
步骤821将擦除电压(Verase)初始化为起始值。
步骤822通过以下对3D NAND串的沟道充电：向该串施加擦除电压，对每个存储元件的控制栅极电压设置状态＝擦除以促进擦除，以及对每个存储元件的控制栅极电压浮动或设置状态＝禁止以阻止擦除。例如，相对高电平(例如，10V至15V)下的控制栅极电压通过在隧穿层上产生小的电位差来阻止擦除。
等于或略高于例如0V的控制栅极电压通过在沟道和控制栅极之间跨隧穿层产生大的电位差来促进擦除，这促进了进一步的隧穿。
步骤823对选定块中的存储元件(对选定NAND串)执行擦除验证测试。可对串上的不同存储元件同时执行擦除验证测试。例如，这可涉及将公共擦除验证控制栅极电压(Vv_erase)施加到选定块中每个存储元件的控制栅极，同时检测通过串的电流。
如果串的电流高于参考电流(指示串导电)，则擦除验证测试通过。
如果选定NAND串通过了擦除验证测试，则步骤824设置状态＝禁止。如果选定NAND串未通过擦除验证测试，则继续擦除状态＝擦除。
判定步骤826确定Verase是否处于Verase max。如果答案为“是”，则擦除操作在步骤827处未成功结束。如果答案为“否”，则在步骤828处逐步增加Verase，并且在步骤822处执行另一迭代。
如前所述，当子块被布置成具有相接(相邻)的字线使得子块被竖直地布置在叠堆中(例如，一个或多个子块布置在另一个子块的顶部上)时，诸如上图7B中所述，擦除一个子块可能导致被禁止擦除的另一子块中的擦除干扰。例如，在图9A中，与叠堆的下层相关联的第一子块SB0(即，第一子块SB0是源极侧相邻子块)被布置在与叠堆的上层相关联的第二子块SB1下方(即，第二子块SB1是漏极侧相邻子块)。在第一子块SB0的擦除操作期间，将擦除电压VERA施加到块的衬底或沟道。同时，对应于第一子块SB0(第一块SB0和第二块SB1中的选定一者)的字线具有施加到它们的字线擦除电压VERA_WL_L1(例如，0.5伏)，以促进连接到对应于第一子块SB0的字线的存储器单元的擦除。同时，对应于第二子块SB1(第一块SB0和第二块SB1中的未选定一者)的字线具有施加到它们的字线禁止电压UERA_SBM_SB1，以阻止连接到对应于第二子块SB1的字线的存储器单元的擦除。然而，在擦除操作期间，第二子块SB1经历擦除干扰。类似地，在图9B中的第二子块SB1的擦除操作期间，将擦除电压VERA再次施加到块的衬底或沟道。同时，对应于第二子块SB1(第一块SB0和第二块SB1中的选定一者)的字线具有施加到它们的字线擦除电压VERA_WL_L1(例如，0.5伏)，以促进连接到对应于第二子块SB1的字线的存储器单元的擦除。同时，对应于第一子块SB0(第一块SB0和第二块SB1中的未选定一者)的字线具有施加到它们的字线禁止电压UERA_SBM_SB1，以阻止连接到对应于第一子块SB0的字线的存储器单元的擦除。类似于图9A中的第二子块SB1，图9B中的第一子块SB0在第二子块SB1被擦除的擦除操作期间经历擦除干扰。
参考图10A，当擦除操作是“双侧擦除”时，对于第一子块SB0被擦除且第二子块SB1被禁止擦除的情况以及第二子块SB1被擦除且第一子块SB0被强禁止擦除的情况(即，施加在与第一子块SB0对应的字线上的字线禁止电压UERA_SBM_SB1是较高的相关电压，或更接近擦除电压)两者，基于栅诱导漏极泄漏(GIDL)的空穴生成被阻止。如图10B所示，当擦除操作是源极侧擦除操作并且第一子块SB0是源极侧相邻子块时，擦除第一子块SB0所需的空穴生成不被第二子块SB1的强禁止阻止。然而，当擦除操作是源极侧擦除操作并且第二子块SB1是漏极侧相邻子块时，擦除第二子块SB1所需的空穴生成被第一子块SB0的强禁止阻止。类似地，如图10C所示，当擦除操作是漏极侧擦除操作并且第二子块SB1是漏极侧相邻子块时，擦除第二子块SB1所需的空穴生成不被第一子块SB0的强禁止阻止。然而，当擦除操作是漏极侧擦除操作并且第一子块SB0是源极侧相邻子块时，擦除第一子块SB0所需的空穴生成被第二子块SB1的强禁止阻止。换句话讲，存在其中被禁止子块处于空穴传输的路径中的场景(图10A至图10C所示的被虚线包围的那些)。
因此，如图11最佳所示，当被禁止或未选定子块被强禁止时(即，施加在与第一子块SB0对应的字线上的字线禁止电压UERA_SBM_SB1是相对较高的电压)，减小选定子块(正被擦除的子块)的擦除速度，同时在未选定或被禁止子块上存在较少的擦除干扰。相比之下，仍然参考图11，当被禁止或未选定子块被弱禁止时(即，施加在与第一子块SB0对应的字线上的字线禁止电压UERA_SBM_SB1是较低的相对电压)，选定子块(正被擦除的子块)的擦除速度得到改善，而在未选定或被禁止子块上存在更多或更差的擦除干扰。因此，需要找到最佳字线禁止电压，以减少未选定或被禁止子块的擦除干扰，同时不降低选定子块的擦除速度。
图12示出了在高温(HT)和低温(LT)两者下的双侧擦除操作期间未选定子块的擦除干扰。更具体地讲，所使用的字线禁止电压是擦除电压VERA减去6.8伏，并且第一子块SB0(在图12的下部部分中示出)的存储器单元的阈值电压Vt分布和第二子块SB1(在图12的上部部分中示出)的存储器单元的阈值电压Vt分布在高温(例如，85摄氏度)和低温(例如，-30摄氏度)下示出。如图所示，在高温下，随着第二子块SB1经历数量增加的擦除操作循环，第一子块SB0中的存储器单元的编程状态朝向擦除状态移位(即，经历擦除干扰)。然而，在低温下，随着第二子块SB1经历数量增加的擦除操作循环，第一子块SB0中的存储器单元的编程状态不会明显移位。因此，即使施加到与第一子块SB0相关联的字线的较弱禁止偏置(例如，所使用的字线禁止电压是擦除电压VERA减去6.8伏)也会在高温下在第一子块SB0上引起显著的擦除干扰。从这些结果可以得出结论，擦除干扰与温度密切相关，并且被禁止或未选定子块(例如，第一子块SB0)经历的擦除干扰在高温下比在低温下更严重。
图13A和图13B示出了擦除上尾(即，处于具有相对较高阈值电压的已擦除状态的子块的存储器单元的阈值电压Vt分布的部分)的比较，以展示选定子块(例如，第一子块SB1)在高温和低温两者下的双侧擦除操作(图13A)和源极侧擦除操作(图13B)期间的擦除速度。更具体地讲，在未选定子块不使用字线禁止电压(即，无禁止)的情况下，将擦除操作之后的选定子块的存储器单元的平均阈值电压Vt与各种擦除电压VERA作图，所使用的字线禁止电压等于未选定子块的擦除电压VERA，并且所使用的字线禁止电压是未选定子块的擦除电压VERA减去6.8伏。在擦除操作之后的选定子块的存储器单元的平均阈值电压Vt在图13A和图13B的左侧示出为针对高温(例如85摄氏度)并且在图13A和图13B的右侧示出为针对低温(例如-30摄氏度)。如图所示，在高温下对于双侧擦除(图13A)和源极侧擦除操作(图13B)，在每个字线禁止电压(未禁止，字线禁止电压＝VERA，并且字线禁止电压＝VERA-6.8v)的擦除操作之后，选定子块的存储器单元的平均阈值电压Vt没有明显的变化。相比之下，与无禁止或字线禁止电压＝VERA-6.8V相比，当字线禁止电压＝VERA时，在擦除操作之后，选定子块的存储器单元的平均阈值电压Vt存在明显变化。更详细地，与未选择子块未禁止或未选择子块的字线禁止电压＝VERA-6.8v相比，在低温下，对于双侧擦除(图13A)和源极侧擦除操作(图13B)二者，在擦除操作之后，选定子块的存储器单元的平均阈值电压Vt更高。在擦除操作之后选定子块的存储器单元的平均阈值电压Vt的这种增加指示擦除速度较慢。因此，对于双侧擦除操作，例如，当第一子块SB0字线被强禁止(字线禁止电压＝VERA)时，第二子块SB1的擦除减慢；然而，当第一子块SB0字线被更弱地禁止(字线禁止电压＝VERA-6.8v)时，第二子块SB1的擦除速度与全块擦除速度(例如，包括第一子块SB0和第二子块SB1两者的整个块)相当。因此，未选定子块的强禁止(例如，字线禁止电压＝VERA)仅在低温下显著影响擦除速度。
因此，提供了包括块(例如，图3中的BLK0)的改进存储器装置(例如，图5B中的存储器设备596)，该块具有存储元件或存储器单元(例如，图3中的存储元件301、…、302-306、…、307)，存储元件或存储器单元连接到字线(例如，图3中的WL0至WL63)并且被布置成串(例如，图3中的串NS0、NS1、…、NSn-1)。该块被划分为第一子块SB0和第二子块SB1(参见例如图9A至图9B)，每个子块被配置为在擦除操作中作为整体被擦除。该装置还包括被配置为检测装置的环境温度的温度测量电路515(图5B)。此外，该装置包括耦接到字线和串以及温度测量电路515的控制电路(例如，部件510、512、513、514、515、516、530、550、560、565)。控制电路被配置为基于环境温度确定字线禁止电压。控制电路还被配置为将擦除电压施加到每个串，同时将字线擦除电压施加到与第一子块SB0和第二子块SB0中的选定一者相关联的字线以促进存储器单元的擦除，并将字线禁止电压施加到与第一子块SB0和第二子块SB0中的未选定一者相关联的字线以在擦除操作中阻止存储器单元的擦除。更详细地讲，基于环境温度来选择字线禁止电压，以最小化第一子块和第二子块中的未选定一者的存储器单元所经历的擦除干扰效应，并且优化第一子块SB0和第二子块SB1中的选定一者的存储器单元的擦除操作的速度。根据一方面，字线擦除电压为大约0.5伏，并且擦除电压在大约16伏至大约22伏的范围内。虽然装置被讨论为仅包括两个子块SB0、SB1，但应当理解，装置可替代地包括两个以上的子块(即，本文所讨论的装置和方法的操作可扩展到“n”个子块)。
重新参见图6A和图6B，并且如上所讨论的，字线在叠堆中彼此重叠，并且每个串包括竖直延伸穿过叠堆的存储器孔。存储器孔具有多个层，所述多个层包括在叠堆中彼此竖直对准的下层和上层。因此，根据一方面，下层包括存储器单元的第一子块SB0，并且上层包括存储器单元的第二子块SB1。然而，可以设想字线和层的其他布置，包括具有多于两个层的叠堆。
如上所讨论的，擦除操作可以是“单侧擦除”或“双侧擦除”。因此，擦除操作可选自由双侧擦除操作、源极侧擦除操作和漏极侧擦除操作组组成的组。同样，每个串耦接到每个串的漏极侧上的位线以及每个串的源极侧上的源极线(例如，图6A的源极线SL)。因此，控制电路还被配置为在漏极侧擦除操作期间将擦除电压施加到与第一子块SB0和第二子块SB1中的选定一者相关联的每个串的位线。控制电路还被配置为在源极侧擦除操作期间将擦除电压施加到与第一子块SB0和第二子块SB1中的选定一者相关联的每个串的源极线。例如，当将擦除电压施加到源极线时，在SGS区域下发起基于GIDL的空穴生成，并且空穴将被传输到沟道中并使沟道电位升高到擦除电压电平。此外，控制电路被配置为在双侧擦除操作期间将擦除电压施加到与第一子块SB0和第二子块SB1中的选定一者相关联的每个串的位线和源极线两者。在每种类型的擦除操作中，有利的是基于环境温度来选择字线禁止电压，以使第一子块和第二子块中的未选定一者的存储器单元所经历的擦除干扰效应最小化，并且优化第一子块和第二子块中的选定一者的存储器单元的擦除操作的速度。
因此，控制电路还被配置为响应于温度测量电路检测到环境温度为高温(例如，85摄氏度)而利用第一字线禁止电压作为字线禁止电压。控制电路还被配置为响应于温度测量电路检测到环境温度是低于高温的低温(例如，-30摄氏度)而利用第二字线禁止电压作为字线禁止电压。根据一方面，第二字线禁止电压小于第一字线禁止电压。因此，例如，通过在高温(例如，85摄氏度)下在未选定子块上施加更强或更高的字线禁止电压(例如，VERA)，从而减少未选定子块上的擦除干扰而不会降低擦除速度。另外，通过在低温(例如，-30摄氏度)下在未选定子块上施加较弱或较低的字线禁止电压(例如，VERA-6.8伏)，从而消除了未选定子块上的擦除速度降低，同时在未选定子块上仅存在可忽略的擦除干扰。
图14A示出了示例存储器装置的用于可忽略的擦除干扰的各种温度下的字线禁止电压的曲线图。如图14B最佳所示，该装置还可包括存储在存储器单元中的表1400。表1400被配置为存储由控制电路用来基于环境温度确定字线禁止电压的一个或多个因子。图14B的表的最右列限定图14A所示的曲线图/线的斜率。例如，可以在制造存储器装置之前选择这种斜率(没有斜率或斜率为零将指示字线禁止电压的任何温度补偿都被禁用)。
现在参见图15，还提供了一种操作存储器装置的方法。如上所述，存储器装置包括具有连接到字线并布置成串的存储器单元的块。该块被分成各自被配置为在擦除操作下作为整体被擦除的第一子块SB0和第二子块SB1。存储器装置包括温度测量电路515，该温度测量电路被配置为检测存储器装置的环境温度。因此，该方法包括基于环境温度确定字线禁止电压的步骤1500。该方法继续步骤1502：将擦除电压施加到每个串，同时将字线擦除电压施加到与第一子块SB0和第二子块SB0中的选定一者相关联的字线以促进存储器单元的擦除，并将字线禁止电压施加到与第一子块SB0和第二子块SB0中的未选定一者相关联的字线以在擦除操作中阻止存储器单元的擦除。同样，字线禁止电压被选择为使第一子块SB0和第二子块SB1中的未选定一者的存储器单元所经历的擦除干扰效应最小化，并且优化第一子块SB0和第二子块SB1中的选定一者的存储器单元的擦除操作的速度。
如所讨论的，存储器装置的字线可在叠堆中彼此重叠，并且每个串包括竖直延伸穿过叠堆的存储器孔。每个串还可具有多个层，所述多个层包括在叠堆中彼此竖直对准的下层和上层。例如，下层可包括存储器单元的第一子块SB0，并且上层可包括存储器单元的第二子块SB1。另外，擦除操作可以选自由双侧擦除操作、源极侧擦除操作和漏极侧擦除操作组成的组，并且每个串耦接到每个串的漏极侧上的位线以及每个串的源极侧上的源极线。因此，该方法还包括以下步骤：在漏极侧擦除操作期间，将擦除电压施加到与第一子块SB0和第二子块SB1中的选定一者相关联的每个串的位线。该方法还可包括以下步骤：在源极侧擦除操作期间，将擦除电压施加到与第一子块SB0和第二子块SB1中的选定一者相关联的每个串的源极线。另外，该方法可包括以下步骤：在双侧擦除操作期间，将擦除电压施加到与第一子块SB0和第二子块SB1中的选定一者相关联的每个串的位线和源极线两者。
该方法还可以包括响应于温度测量电路515检测到环境温度为高温(例如，85摄氏度)而利用第一字线禁止电压作为字线禁止电压的步骤。此外，该方法可以包括响应于温度测量电路515检测到环境温度是低于高温的低温(例如，-30摄氏度)而利用第二字线禁止电压作为字线禁止电压的步骤。第二字线禁止电压可以小于第一字线禁止电压。如上所讨论的，表(图14B)可存储在存储器单元中。该表可以被配置为存储用于基于环境温度确定字线禁止电压的一个或多个因子。
图16示出了基于环境温度选择字线禁止电压的存储器装置的模拟结果。具体地讲，在高温(例如，85摄氏度)和低温(例如，-30摄氏度)两者下，在擦除操作期间，未选定子块经历显著更少的擦除干扰。第一子块SB0被示出为使用字线禁止电压来禁止，该字线禁止电压是图16的左侧的擦除电压VERA或擦除电压VERA减去6.8伏(即，SB0 victim)。类似地，第二子块SB1被示出为使用字线禁止电压来禁止，该字线禁止电压是图16的右侧的擦除电压VERA或擦除电压VERA减去6.8伏(即，SB1victim)。第一子块SB0(在图16的下部部分中示出)的存储器单元的阈值电压Vt分布和第二子块SB1(在图16的上部部分中示出)的存储器单元的阈值电压Vt分布确认了基于环境温度使用禁止偏置或字线禁止电压可以实现可忽略的擦除干扰。因此，本文所述的存储器装置和方法使第一子块SB0和第二子块SB1中的未选定一者的存储器单元所经历的擦除干扰效应最小化，并且优化第一子块SB0和第二子块SB1中的选定一者的存储器单元的擦除操作的速度。
显然，在不脱离所附权利要求中限定的范围的情况下，可对本文所述和示出的内容进行改变。已出于说明和描述的目的提供了实施方案的前述描述。它并不旨在穷举或限制本公开。特定实施方案的各个元件或特征部通常不限于该特定实施方案，但在适用的情况下为可互换的，并且可用于选定的实施方案中，即使没有具体示出或描述。同样的情况也可在许多方面有所不同。此类变型不应视为脱离本公开，并且所有此类修改均旨在包括在本公开的范围内。
本文所用的术语仅出于描述特定示例实施方案的目的，而非旨在进行限制。如本文所用，除非上下文另外清楚地指明，否则单数形式“一个”、“一种”和“所述”可旨在也包括复数形式。术语“包括(comprises)”、“包括(comprising)”、“包括(including)”和“具有(having)”为包括性的，并且因此指定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或多个其他特征、整数、步骤、操作、元件、部件和/或其组的存在或添加。除非特别标识为执行顺序，否则本文所述的方法步骤、过程和操作不应理解为必须要求它们以所论述或所示的特定顺序执行。还应当理解，可采用附加的或另选的步骤。
当元件或层被称为“在另一元件或层上”、“接合到另一元件或层”、“连接到另一元件或层”或“耦合到另一元件或层”时，该元件或层可直接在另一元件或层上、接合到另一元件或层、连接或耦合到另一元件或层，或者可存在居间元件或层。相比之下，当元件被称为“直接在另一元件或层上”、“直接接合到另一元件或层”、“直接连接到另一元件或层”或“直接耦合到另一元件或层”时，可不存在居间元件或层。用于描述元件之间的关系的其他词语应当以类似的方式解释(例如，“在…之间”与“直接在…之间”、“相邻”与“直接相邻”等)。如本文所用，术语“和/或”包括相关联的列出项目中的一个或多个的任何和所有组合。
虽然术语“第一”、“第二”、“第三”等在本文中可用于描述各种元件、部件、区域、层和/或区段，但这些元件、部件、区域、层和/或区段不应受这些术语的限制。这些术语可仅用于将一个元件、部件、区域、层或区段与另一个区域、层或区段区分开。除非上下文明确指出，否则诸如“第一”、“第二”和其他数字术语的术语在用于本文时并不暗指顺序或次序。因此，在不脱离示例实施方案的教导内容的情况下，下文论述的第一元件、部件、区域、层或区段可被称为第二元件、部件、区域、层或区段。
为了便于描述，本文可使用空间相对术语诸如“内(inner)”、“外(outer)”、“下面(beneath)”、“下方(below)”、“下部(lower)”、“上方(above)”、“上部(upper)”、“顶部(top)”、“底部(bottom)”等来描述一个元件或特征部与另一个元件(一个或多个)或特征部(一个或多个)的关系，如图所示。除了图中描绘的取向之外，空间相对术语可旨在涵盖使用或操作中的设备的不同取向。例如，如果图中的设备被翻转，则被描述为在其他元件或特征部“下方(below)”或“下面(beneath)”的元件将被取向为在其他元件或特征部“上方(above)”。因此，示例术语“下方(below)”可涵盖上方和下方的取向。该设备可以其他方式取向(旋转90度或处于其他取向)，并且相应地解释本文所用的空间相对描述。

Claims (20)

1.一种装置，所述装置包括：
块，所述块包括存储器单元，所述存储器单元连接到字线并被布置成串，所述块被分成各自被配置为在擦除操作中作为整体被擦除的第一子块和第二子块；
温度测量电路，所述温度测量电路被配置为检测所述装置的环境温度；和
控制电路，所述控制电路耦接到所述字线和所述串以及所述温度测量电路，并且被配置为：
基于所述环境温度确定字线禁止电压，以及
将擦除电压施加到所述串中的每个串，同时将字线擦除电压施加到与所述第一子块和所述第二子块中的选定一者相关联的所述字线以促进所述存储器单元的擦除，并将所述字线禁止电压施加到与所述第一子块和所述第二子块中的未选定一者相关联的所述字线以在所述擦除操作中阻止所述存储器单元的擦除。
2.根据权利要求1所述的装置，其中所述字线在叠堆中彼此重叠，并且所述串中的每个串包括存储器孔，所述存储器孔竖直延伸穿过所述叠堆并具有多个层，所述多个层包括在所述叠堆中彼此竖直对准的下层和上层，并且所述下层包括所述存储器单元的所述第一子块，并且所述上层包括所述存储器单元的所述第二子块。
3.根据权利要求2所述的装置，其中所述擦除操作选自由双侧擦除操作、源极侧擦除操作和漏极侧擦除操作组成的组，并且所述串中的每个串耦接到所述串中的每个串的漏极侧上的位线以及所述串中的每个串的源极侧上的源极线，并且所述控制电路被进一步配置为：
在所述漏极侧擦除操作期间，将所述擦除电压施加到与所述第一子块和所述第二子块中的选定一者相关联的所述串中的每个串的所述位线，
在所述源极侧擦除操作期间，将所述擦除电压施加到与所述第一子块和所述第二子块中的选定一者相关联的所述串中的每个串的所述源极线，以及
在所述双侧擦除操作期间，将所述擦除电压施加到与所述第一子块和所述第二子块中的选定一者相关联的所述串中的每个串的所述位线和所述源极线两者。
4.根据权利要求1所述的装置，其中所述控制电路被进一步配置为：
响应于所述温度测量电路检测到所述环境温度为高温，利用第一字线禁止电压作为所述字线禁止电压，以及
响应于所述温度测量电路检测到所述环境温度为小于所述高温的低温，利用第二字线禁止电压作为所述字线禁止电压，其中所述第二字线禁止电压小于所述第一字线禁止电压。
5.根据权利要求1所述的装置，所述装置进一步包括存储在所述存储器单元中的表，所述表被配置为存储由所述控制电路用来基于所述环境温度确定所述字线禁止电压的一个或多个因子。
6.根据权利要求1所述的装置，其中所述字线禁止电压被选择为使所述第一子块和所述第二子块中的所述未选定一者的所述存储器单元经历的擦除干扰效应最小化，并且优化所述第一子块和所述第二子块中的所述选定一者的所述存储器单元的所述擦除操作的速度。
7.根据权利要求1所述的装置，其中所述字线擦除电压为大约0.5伏，并且所述擦除电压在大约16伏至大约22伏的范围内。
8.一种控制器，所述控制器与存储器装置通信，所述存储器装置包括块，所述块包括连接到字线并被布置成串的存储器单元，所述块被分成各自被配置为在擦除操作中作为整体被擦除的第一子块和第二子块，所述控制器与温度测量电路通信，所述温度测量电路被配置为检测所述存储器装置的环境温度，所述控制器被配置为：
基于所述环境温度确定字线禁止电压；以及
指示所述存储器装置将擦除电压施加到所述串中的每个串，同时将字线擦除电压施加到与所述第一子块和所述第二子块中的选定一者相关联的所述字线以促进所述存储器单元的擦除，并将所述字线禁止电压施加到与所述第一子块和所述第二子块中的未选定一者相关联的所述字线以在所述擦除操作中阻止所述存储器单元的擦除。
9.根据权利要求8所述的控制器，其中所述存储器装置的所述字线在叠堆中彼此重叠，并且所述串中的每个串包括存储器孔，所述存储器孔竖直延伸穿过所述叠堆并具有多个层，所述多个层包括在所述叠堆中彼此竖直对准的下层和上层，并且所述下层包括所述存储器单元的所述第一子块，并且所述上层包括所述存储器单元的所述第二子块。
10.根据权利要求9所述的控制器，其中所述擦除操作选自由双侧擦除操作、源极侧擦除操作和漏极侧擦除操作组成的组，并且所述串中的每个串耦接到所述串中的每个串的漏极侧上的位线以及所述串中的每个串的源极侧上的源极线，并且所述控制器被进一步配置为：
指示所述存储器装置在所述漏极侧擦除操作期间将所述擦除电压施加到与所述第一子块和所述第二子块中的所述选定一者相关联的所述串中的每个串的所述位线；
指示所述存储器装置在所述源极侧擦除操作期间将所述擦除电压施加到与所述第一子块和所述第二子块中的所述选定一者相关联的所述串中的每个串的所述源极线；以及
指示所述存储器装置在所述双侧擦除操作期间将所述擦除电压施加到与所述第一子块和所述第二子块中的所述选定一者相关联的所述串中的每个串的所述位线和所述源极线两者。
11.根据权利要求9所述的控制器，其中所述控制器被进一步配置为：
响应于所述温度测量电路检测到所述环境温度为高温，利用第一字线禁止电压作为所述字线禁止电压；以及
响应于所述温度测量电路检测到所述环境温度为小于所述高温的低温，利用第二字线禁止电压作为所述字线禁止电压，其中所述第二字线禁止电压小于所述第一字线禁止电压。
12.根据权利要求9所述的控制器，其中所述存储器装置进一步包括存储在所述存储器单元中的表，所述表被配置为存储由所述控制器用来基于所述环境温度确定所述字线禁止电压的一个或多个因子。
13.根据权利要求9所述的控制器，其中所述字线禁止电压被选择为使所述第一子块和所述第二子块中的所述未选定一者的所述存储器单元所经历的擦除干扰效应最小化，并且优化所述第一子块和所述第二子块中的所述选定一者的所述存储器单元的所述擦除操作的速度。
14.根据权利要求9所述的控制器，其中所述字线擦除电压为大约0.5伏，并且所述擦除电压在大约16伏至大约22伏的范围内。
15.一种操作包括块的存储器装置的方法，所述块包括存储器单元，所述存储器单元连接到字线并被布置成串，所述块被分成各自被配置为在擦除操作中作为整体被擦除的第一子块和第二子块，所述存储器装置包括温度测量电路，所述温度测量电路被配置成检测所述存储器装置的环境温度，所述方法包括以下步骤：
基于所述环境温度确定字线禁止电压；以及
将擦除电压施加到所述串中的每个串，同时将字线擦除电压施加到与所述第一子块和所述第二子块中的选定一者相关联的所述字线以促进所述存储器单元的擦除，并将所述字线禁止电压施加到与所述第一子块和所述第二子块中的未选定一者相关联的所述字线以在所述擦除操作中阻止所述存储器单元的擦除。
16.根据权利要求15所述的方法，其中所述存储器装置的所述字线在叠堆中彼此重叠，并且所述串中的每个串包括存储器孔，所述存储器孔竖直延伸穿过所述叠堆并具有多个层，所述多个层包括在所述叠堆中彼此竖直对准的下层和上层，并且所述下层包括所述存储器单元的所述第一子块，并且所述上层包括所述存储器单元的所述第二子块。
17.根据权利要求16所述的方法，其中所述擦除操作选自由双侧擦除操作、源极侧擦除操作和漏极侧擦除操作组成的组，并且所述串中的每个串耦接到所述串中的每个串的漏极侧上的位线以及所述串中的每个串的源极侧上的源极线，所述方法进一步包括以下步骤：
在所述漏极侧擦除操作期间，将所述擦除电压施加到与所述第一子块和所述第二子块中的所述选定一者相关联的所述串中的每个串的所述位线；
在所述源极侧擦除操作期间，将所述擦除电压施加到与所述第一子块和所述第二子块中的所述选定一者相关联的所述串中的每个串的所述源极线；以及
在所述双侧擦除操作期间，将所述擦除电压施加到与所述第一子块和所述第二子块中的所述选定一者相关联的所述串中的每个串的所述位线和所述源极线两者。
18.根据权利要求15所述的方法，其中所述方法进一步包括以下步骤：
响应于所述温度测量电路检测到所述环境温度为高温，利用第一字线禁止电压作为所述字线禁止电压；以及
响应于所述温度测量电路检测到所述环境温度为小于所述高温的低温，利用第二字线禁止电压作为所述字线禁止电压，其中所述第二字线禁止电压小于所述第一字线禁止电压。
19.根据权利要求15所述的方法，所述方法进一步包括存储在所述存储器单元中的表，所述表被配置为存储用于基于所述环境温度确定所述字线禁止电压的一个或多个因子。
20.根据权利要求15所述的方法，其中所述字线禁止电压被选择为使所述第一子块和所述第二子块中的所述未选定一者的所述存储器单元经历的擦除干扰效应最小化，并且优化所述第一子块和所述第二子块中的所述选定一者的所述存储器单元的所述擦除操作的速度。
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