KR101047577B1 - 서로 다른 사전충전 인에이블 전압들을 사용함으로써 프로그램 디스터브가 감소된 비휘발성 메모리 프로그래밍 - Google Patents

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Abstract

비휘발성 저장 소자들의 비선택 그룹들이 프로그래밍 동안 부스팅되어, 선택된 워드 라인에 연결된 타겟인 하지만 선택되지 않은 메모리 셀들에 대한 프로그램 디스터브를 감소 혹은 제거한다. 프로그램 전압을 선택된 워드 라인에 인가하고 선택되지 않은 그룹들을 부스팅하기 이전에, 선택되지 않은 그룹들은 사전충전되어, 선택되지 않은 그룹들에 더 큰 부스팅 포텐셜을 제공함으로써 프로그램 디스터브를 더 감소 혹은 제거한다. 사전충전 동안, 서로 다른 전압에서 하나 또는 그 이상의 사전충전 인에이블 신호들이 특정 비휘발성 저장 소자들에 제공된다.

Description

서로 다른 사전충전 인에이블 전압들을 사용함으로써 프로그램 디스터브가 감소된 비휘발성 메모리 프로그래밍{PROGRAMMING NON-VOLATILE MEMORY WITH REDUCED PROGRAM DISTURB BY USING DIFFERENT PRE-CHARGE ENABLE VOLTAGES}
본 개시 내용의 실시예들은 비휘발성 메모리 기술에 관한 것이다.
반도체 메모리 디바이스들은 다양한 전자 디바이스들에서 점점 더 널리 사용되고 있다. 예를 들어, 비휘발성 반도체 메모리는 셀률러 전화기, 디지털 카메라, PDA(Personal Digital Assistants), 모바일 컴퓨팅 디바이스, 비휴대용 컴퓨팅 디바이스 및 다른 디바이스들에서 사용된다. 플래시 EEPROM(Electrical Erasable Programmable Read Only Memory)을 포함하는 EEPROM, 및 EPROM(Electronically Programmable Read Only Memory)은 가장 널리 사용되는 비휘발성 반도체 메모리이다.
플래시 메모리 시스템의 한 예는 NAND 구조를 사용하고, 이러한 구조에서는 두 개의 선택 게이트들 사이에 직렬로 연결된 복수의 트랜지스터들이 정렬된다. 직렬로 연결된 트랜지스터들 및 선택 게이트들은 NAND 스트링으로 언급된다. 도 1은 하나의 NAND 스트링(30)을 나타낸 상부도이다. 도 2는 그 등가 회로이다. 도 1 및 도 2에 도시된 NAND 스트링은, 제 1 선택 게이트(12)와 제 2 선택 게이트(22) 사이 에 직렬로 연결된 네 개의 트랜지스터(10, 12, 14, 16)를 포함한다. 드레인 선택 게이트(12)는 NAND 스트링을 비트 라인(26)에 연결한다. 소스 게이트(22)는 NAND 스트링을 소스 라인(28)에 연결한다. 선택 게이트(12)는 적절한 전압을 선택 라인(SGD)을 통해 제어 게이트(20CG)에 인가함으로써 제어된다. 선택 게이트(22)는 적절한 전압을 선택 라인(SGS)을 통해 제어 게이트(22CG)에 인가함으로써 제어된다. 트랜지스터들(10, 12, 14, 16) 각각은 제어 게이트 및 플로팅 게이트를 포함하여 메모리 셀의 게이트 소자가 형성된다. 예를 들어, 트랜지스터(10)는 제어 게이트(10CG) 및 플로팅 게이트(10FG)를 포함한다. 트랜지스터(12)는 제어 게이트(12CG) 및 플로팅 게이트(12FG)를 포함한다. 트랜지스터(14)는 제어 게이트(14CG) 및 플로팅 게이트(14FG)를 포함한다. 트랜지스터(16)는 제어 게이트(16CG) 및 플로팅 게이트(16FG)를 포함한다. 제어 게이트(10CG)가 워드 라인(WL3)에 연결되고, 제어 게이트(12CG)가 워드 라인(WL2)에 연결되고, 제어 게이트(14CG)가 워드 라인(WL1)에 연결되고, 그리고 제어 게이트(16CG)가 워드 라인(WL0)에 연결된다. 플래시 EEPROM 시스템에서 유용한 또 다른 타입의 메모리 셀은, 비휘발성 방식으로 전하를 저장하기 위해 전도성 플로팅 게이트 대신 비전도성 유전체 물질을 사용한다.
유의할 것으로 도 1 및 도 2가 NAND 스트링 내에 네 개의 메모리 셀들을 도시하고 있지만, 이러한 네 개의 트랜지스터의 사용은 단지 예로서 제공되는 것이다. NAND 스트링은 네 개의 메모리 셀보다 더 적거나 네 개의 메모리 셀보다 더 많은 메모리 셀을 가질 수 있다. 예를 들어, 일부 NAND 스트링은 여덟 개의 메모리 셀, 16 개의 메모리 셀, 32 개의 메모리 셀, 등을 포함할 수 있다. 본 명세서에서 설명되는 것이 NAND 스트링에서의 임의의 특정 개수의 메모리 셀에만 한정되는 것은 아니다. NAND형 플래시 메모리 및 그 동작의 관련 예들은 다음과 같은 미국 특허/특허출원, 즉, 미국 특허번호 제5,570,315호, 미국 특허번호 제5,774,397호, 미국 특허번호 제6,046,935호, 미국 특허번호 제5,386,422호, 미국 특허번호 제6,456,528호, 및 미국 특허출원번호 제09/893,277호(공개번호 US2003/0002348)에 제공되어 있는데, 이러한 문헌 모두는 그 전체가 참조로 본 명세서에 통합된다. NAND 플래시 메모리에 추가하여 다른 타입의 비휘발성 메모리가 또한 본 발명의 실시예에 따라 사용될 수도 있다.
NAND 구조를 사용하는 플래시 메모리 시스템에 대한 전형적인 아키텍처는 몇개의 NAND 스트링을 포함할 수 있다. 예를 들어, 도 3은 많은 NAND 스트링들을 갖는 메모리 어레이 중 세 개의 NAND 스트링(40, 42, 44)을 보여준다. 도 3의 NAND 스트링들 각각은 두 개의 선택 트랜지스터 또는 게이트와 네 개의 메모리 셀들을 포함한다. NAND 스트링(40)은 선택 트랜지스터(50 및 60)와, 메모리 셀들(52, 54, 56, 및 58)을 포함한다. NAND 스트링(42)은 선택 트랜지스터(70 및 80)와, 메모리 셀들(72, 74, 76, 및 78)을 포함한다. 각각의 스트링은 소스 선택 게이트(60, 80, 등)에 의해 소스 라인에 연결된다. 선택 라인(SGS)은 소스측 선택 게이트를 제어하기 위해 사용된다. 다양한 NAND 스트링이, 선택 라인(SGD)에 의해 제어되는, 드레인 선택 게이트(50, 70, 등)에 의해 각각의 비트 라인에 연결된다. 다른 실시예에서, 선택 라인은 반드시 공통일 필요는 없다. 워드 라인(WL3)은 메모리 셀(52)과 메모리 셀(72)에 대한 제어 게이트에 연결된다. 워드 라인(WL2)은 메모리 셀(54)과 메모리 셀(74)에 대한 제어 게이트에 연결된다. 워드 라인(WL1)은 메모리 셀(56)과 메모리 셀(76)에 대한 제어 게이트에 연결된다. 워드 라인(WL0)은 메모리 셀(58)과 메모리 셀(78)에 대한 제어 게이트에 연결된다. 비트 라인과 각각의 NAND 스트링은 메모리 셀들의 어레이의 컬럼을 포함한다. 워드 라인들은 어레이의 로우를 포함한다. 각각의 워드 라인은 로우에 있는 각각의 메모리 셀의 제어 게이트를 연결한다. 예를 들어, 워드 라인(WL2)은 메모리 셀들(54, 74, 및 94)에 대한 제어 게이트에 연결된다. 많은 실시예에서, 워드 라인은 로우에 있는 각각의 메모리 셀의 제어 게이트를 형성한다.
EEPROM 혹은 플래시 메모리 디바이스를 프로그래밍할 때, 전형적으로 프로그램 전압이 제어 게이트에 인가되고, 비트 라인은 접지된다. 채널로부터의 전자들이 플로팅 게이트에 주입된다. 전자가 플로팅 게이트에 축적될 때, 플로팅 게이트는 음으로 충전되고, 그리고 메모리 셀의 임계 전압은 상승되어 메모리 셀은 프로그래밍된 상태에 있게 된다. 플로팅 게이트 전하 및 셀의 임계 전압은 저장된 데이터에 대응하는 특정 상태를 (아날로그 혹은 디지털로) 나타낼 수 있다. 프로그래밍에 대한 더 많은 정보는 미국 특허출원 제10/629,068호(발명의 명칭: "Detecting Over Programmed Memory", 2003년 7월 29일 출원)에서 발견될 수 있으며, 이 문헌은 그 전체가 참조로 본 명세서에 통합된다.
프로그래밍되는 셀의 제어 게이트에 프로그램 전압을 인가하기 위해, 그 프로그램 전압이 적절한 워드 라인 상에 인가된다. 앞서 설명된 바와 같이, 워드 라 인은 또한 동일한 워드 라인을 이용하는 다른 NAND 스트링 각각에서의 하나의 셀에 연결된다. 예를 들어, 도 3의 셀(54)을 프로그래밍할 때, 프로그램 전압은 또한 셀(74)의 제어 게이트에 인가되는데, 왜냐하면 양쪽 셀들이 모두 동일 워드 라인(WL2)을 공유하기 때문이다. 워드 라인 상의 하나의 셀을, 동일 워드 라인에 연결된 다른 셀들을 프로그래밍하지 않으면서, 프로그래밍하려할 때 문제가 발생한다. 왜냐하면, 프로그램 전압이 워드 라인에 연결된 모든 셀들에 인가되기 때문에, 프로그램 전압을 수신하는 선택된 워드 라인에 연결된 선택되지 않은 셀, 특히 프로그래밍을 위해 선택된 셀에 인접한 셀은 비의도적으로 프로그래밍될 수 있다. 선택된 워드 라인 상의 선택되지 않은 셀의 비의도적 프로그래밍을 "프로그램 디스터브(program disturb)"로 언급된다.
프로그램 디스터브를 방지하기 위한 몇 가지 기술이 사용될 수 있다. "셀프 부스팅(self boosting)"으로 알려진 방법에서, 선택되지 않은 NAND 스트링의 채널 영역이 전기적으로 분리되고, 그리고 통과 전압(pass voltage)(예를 들어, 10V)이 프로그래밍 동안 비선택 워드 라인에 인가된다. 비선택 워드 라인이 비선택 NAND 스트링의 채널 영역에 연결되어, 비선택 NAND 스트링의 채널 및 소스/드레인 영역에서 전압(예를 들어, 8V)이 가해지도록 하고, 그럼으로써 프로그램 디스터브가 감소된다. 셀프 부스팅은 터널 옥사이드 양단의 전압을 낮추는 채널에 전압 부스팅이 존재하도록 하고, 이것은 프로그램 디스터브를 감소시킨다.
도 4와 도 5는 각각 셀프 부스팅 방법을 사용하여 프로그래밍되고 금지되는 NAND 스트링을 나타낸다. 도 4는 프로그래밍되는 NAND 스트링을 나타낸다. 도 4의 NAND 스트링은 드레인 선택 게이트(120)와 소스 선택 게이트(122) 사이에 직렬 연결된 여덟 개의 메모리 셀들(102, 104, 106, 108, 110, 112, 114, 116)을 포함한다. 드레인 선택 게이트(120)는 콘택(124)을 통해 스트링을 특정 비트 라인(BLP)에 연결하고, 그리고 소스 선택 게이트(122)는 콘택(126)을 통해 스트링을 공통 소스 라인(SL)에 연결한다. 플로팅 게이트 스택들 각각 사이에 소스/드레인 영역들(130)이 존재한다. 도 5는 프로그래밍이 금지되는 NAND 스트링을 나타낸다. NAND 스트링은 드레인 선택 게이트(170)와 소스 선택 게이트(172) 사이에 직렬로 연결된 여덟 개의 메모리 셀들(152, 154, 156, 158, 160, 162, 164, 166)을 포함한다. 드레인 선택 게이트(170)는 콘택(174)을 통해 스트링을 서로 다른 비트 라인(BLI)에 연결하고, 그리고 소스 선택 게이트(172)는 콘택(176)을 통해 스트링을 공통 소스 라인(SL)에 연결한다. 플로팅 게이트 스택들 각각 사이에 소스/드레인 영역들(180)이 존재한다.
도 4와 도 5의 각각의 메모리 셀은 플로팅 게이트(Floating Gate, FG) 및 제어 게이트(Control Gate, CG)를 포함한다. 메모리 셀들은 p-웰에 형성될 수 있고, 이것은 자체적으로 p-타입 기판, 예를 들어, 실리콘 상의 n-웰 내에 형성될 수 있다. p-웰은 소위 채널 주입물(일반적으로, 메모리 셀들의 임계 전압 및 다른 특성을 결정하거나 결정하는 것을 돕는 p-타입 주입물)을 포함할 수 있다. 소스/드레인 영역(130 및 180)은 일 실시예에서 p-웰에 형성된 n+ 도핑 영역이다.
양쪽 NAND 스트링의 메모리 셀들은 공통 워드 라인 세트(WLO, WLl, WL2, WL3, WL4, WL5, WL6, 및 WL7)에 연결된다. 예를 들어, 선택된 워드 라인(WL4)이 프 로그램 전압(Vpgm)을 수신한다. 프로그램 전압은 전형적으로 각각의 펄스 사이에서 크기가 증가하는 일련의 전압 펄스들(예를 들어, 12V-24V)을 포함한다. 부스팅 전압(Vpass)이 각각 다른 워드 라인에 인가된다. 소스 선택 게이트(122, 172)가 분리 모드(isolation mode)에 있고, 그리고 저전압이 소스 라인(SL)에 인가된다. 저전압은, 소스 선택 게이트에서의 더 좋은 분리 특성을 제공하기 위해 대략 0V 혹은 약간 더 높은 전압일 수 있다. 드레인 선택 게이트들은 대략 1.5-3.5V일 수 있는 Vsgd의 인가에 의해 턴온된다.
프로그래밍을 위해 인에이블된 도 4의 NAND 스트링은 그 비트 라인(BLP)에서 0V를 수신한다. 드레인 선택 게이트(120)가 턴온되면, 0V가 스트링의 채널 영역에 전달된다. 선택된 메모리 셀(110) 아래의 채널 영역(140)은, 스트링의 각각 다른 셀의 채널과 함께, 0V에 있거나 OV에 근접해 있다. 채널과 메모리 셀(110)의 플로팅 게이트 간의 전압 차이 때문에, 파울러 노드하임 터널링(Fowler-Nordheim tunneling)에 의해 게이트 옥사이드(이것은 또한 일반적으로 터널 옥사이드로도 언급됨)를 통해 플로팅 게이트로 전자들의 터널링이 일어난다.
도 5의 NAND 스트링은, WL4 상에서 Vpgm을 수신하는 메모리 셀(160)의 프로그래밍을 금지하기 위해 그 대응하는 비트 라인(BLI)을 통해 파워 공급 전압(Vdd)을 수신한다. Vdd가 인가될 때, 드레인 선택 트렌지스터(170)는 초기에 전도 상태(conducting state)에 있다. 따라서, NAND 스트링 아래의 채널 영역은 부분적으 로 더 높은 포텐셜(OV보다 더 높은 포텐셜로 전형적으로는 Vdd와 동일하거나 거의 동일한 포텐셜)로 충전된다. 이러한 충전이 일반적으로 사전충전(pre-charging)으로서 언급된다. 전형적으로, 더 큰 전압(Vsg)(예를 들어, 4.0V-4.5V)이 사전충전 동안 드레인 선택 트랜지스터에 인가된다. 사전충전은, 채널 포텐셜이 Vdd에 도달하거나 혹은 Vsg-VT로 주어지는 더 낮은 포텐셜에 도달할 때, 자동으로 멈추는데, 여기서 VT는 드레인 선택 게이트(170)의 임계 전압과 동일하다. 일반적으로, NAND 스트링 아래의 채널 영역이 Vdd까지 사전충전될 수 있도록 Vsg-VT > Vdd 되게, 사전충전 동안 Vsg가 선택된다. 채널이 그 포텐셜에 도달한 이후, 선택 게이트 트랜지스터는, Vdd 및 선택 게이트 임계 전압의 레벨에 따라, 비전도성이거나 Vsg를 대략 Vsgd(예를 들어, 1.5V3.5V)의 값까지 낮춤으로써 비전도성 상태가 된다. 후속적으로, 전압(Vpass 및 Vpgm)이 0V로부터 그 각각의 최종 값까지 램핑업되고(이 경우 반드시 동시에 될 필요는 없음), 그리고 드레인측 선택 게이트 트랜지스터(170)가 비전도 상태에 있기 때문에, 채널 포텐셜은 워드 라인과 채널 영역 간의 용량성 커플링으로 인해 상승하기 시작한다(전형적으로 대략 50%). 이러한 현상이 셀프 부스팅(self boosting)으로 언급된다. 도 5의 NAND 스트링 아래의 채널 영역은, 부스팅된 전압 레벨까지 다소 균일하게 부스팅된다. 영역(190)은 NAND 스트링의 부스팅된 채널 영역을 나타낸다. 메모리 셀(160)의 플로팅 게이트와 하부 채널 영역(192) 간의 전압 차이가 감소되기 때문에, 프로그래밍은 금지된다. 유의할 것으로, 도 5는 기판의 표면에서의 채널 영역 및 부스팅된 채널 영역 아래의 공핍층(높은 전압까지 부스팅된 채널로 인해 전기장이 증가된 영역)을 포함한 영역(190)을 보여준다. 채널 영역은 플로팅 게이트/제어 게이트 스택들 각각 아래에 그리고 소스/드레인 영역들(180) 사이에 존재한다. 셀프 부스팅 기술을 포함하는, NAND 플래시 메모리를 프로그래밍하는 것에 대한 더 많은 정보는 미국 특허 제6,859,397호(발명의 명칭: "Source Side Self Boosting Technique for Non- Volatile Memory", 발명자: Lutze 외)에서 발견될 수 있으며, 이 문헌은 그 전체가 참조로 본 명세서에 통합된다.
도 3을 참조하면, 전형적으로 NAND 스트링은 소스측으로부터 드레인측으로, 예를 들어, 메모리 셀(58)로부터 메모리 셀(52)로, 순차적으로 프로그래밍된다(하지만 항상 그러한 것은 아님). 프로그래밍 프로세스는 NAND 스트링의 마지막(혹은 거의 마지막) 메모리 셀을 프로그래밍할 준비가 될 때, 만약 금지된 스트링(예를 들어, 스트링(42)) 상의 이전에 프로그래밍된 셀들 모두 혹은 대부분이 프로그래밍된다면, 이전에 프로그래밍된 셀들의 플로팅 게이트들 내에는 음의 전하가 존재하게 된다. 플로팅 게이트들 상의 이러한 음의 전하로 인해, 부스팅 포텐셜은 충분히 높아지지 않을 수 있으며, 여전히 마지막 몇 개의 워드 라인들 상에 프로그램 디스터브가 존재할 수 있다. 예를 들어, 셀(52)을 프로그래밍할 때, 만약 셀(74, 76, 및 78)이 프로그래밍된다면, 각각은 그 플로팅 게이트에서 음의 전하를 가지며, 이것은 셀프 부스팅 프로세스의 부스팅 레벨을 제한하고 그리고 가능하게는 셀(72) 상에서 프로그램 디스터브를 허용한다.
또 다른 셀프 부스팅 기술은 금지된 셀의 채널을 분리하고자 하는 로컬 셀프 부스팅(Local Self Boosting, "LSB")이다. 선택된 워드 라인에 이웃하는 워드 라인은 전형적으로 OV에 있고, 그리고 남아있는 비선택 워드 라인은 Vpass에 있다. EASB로 언급되는 또 다른 부스팅 방법은, 이전에 프로그래밍된 셀들의 채널을 금지된 메모리 셀의 채널로부터 분리시키려 한다. EASB 방법에서, 선택된 NAND 스트링의 채널 영역은 두 개 영역으로 나누어지는데, 그 하나는 다수의 프로그래밍된 메모리 셀(혹은 소거된 셀)을 포함할 수 있는 선택된 워드 라인의 소스측에 있는 영역이고, 다른 하나는, 셀들이 여전히 소거된 상태에 있거나 혹은 최종 프로그래밍된 상태에 적어도 아직 있지 않는 선택된 워드 라인의 드레인측에 있는 영역이다. 낮은 분리 전압, 전형적으로는 0V에 바이어싱된 워드 라인에 의해 두 개의 영역들이 분리된다. 이러한 분리로 인해, 두 개의 영역은 서로 다른 포텐셜로 부스팅될 수 있다. 거의 모든 경우에, 선택된 워드 라인의 드레인측에 있는 영역은 소스측에 있는 영역보다 더 높은 포텐셜로 부스팅된다. 개정 소거 영역 셀프 부스팅(Revised Erased Area Self Boosting, REASB)으로 알려진 또 다른 부스팅 방법은, 분리 전압을 수신하는 워드 라인과 선택된 워드 라인 사이에 (Vpass와 분리 전압 사이에 있는) 중간 전압을 수신하는 워드 라인이 있다는 것을 제외하고는, EASB와 유사하다.
LSB와 EASB는 셀프 부스팅보다 더 개선된 것이지만, 이들은 또한 인접하는 소스측 메모리 셀이 프로그래밍되었는지 혹은 소거되었는지 여부에 따라 달라지는 문제를 제공한다. 만약 인접하는 소스측 셀이 프로그래밍된다면, 그 플로팅 게이트 상에는 음의 전하가 존재한다. 0V가 그 제어 게이트에 인가되면, 밴드간 터널링(band-to-band tunneling)으로도 언급되는 게이트 유도된 드레인 누설(Gate Induced Drain Leakage, GIDL)을 일으킬 수 있는 음으로 충전된 게이트 아래에 크게 역바이어싱된 접합이 존재한다.
GIDL은 또한 선택 게이트에서, 특히 소스측 선택 게이트에서 발생할 수 있다. NAND 스트링 아래 채널의 프로그래밍이 금지될 때(높은 전압으로 부스팅될 때), GIDL은 소스 선택 게이트에서 전자들을 발생시킨다. 후속적으로, 이렇게 발생된 전자들은 강한 측면 전기장에서 소스 선택 게이트 다음의 메모리 셀의 플로팅 게이트를 향하여 가속된다. 전자들 중 일부는 플로팅 게이트 아래 혹은 플로팅 게이트 자체 내의 터널 옥사이드로 주입될 수 있을 만큼 충분한 에너지를 획득할 수 있고, 따라서 대응하는 메모리 셀의 임계 전압을 변경시킬 수 있다. 도 6은 도 5의 NAND 스트링의 일부를 나타내고, 소스 선택 게이트의 드레인 및 메모리 셀(152)에 대한 채널의 일부에 관한 확대도이다. 프로그램 금지 동작 동안(예를 들어, 다른 NAND 스트링이 프로그래밍될 때) NAND 스트링의 부스팅으로 인해, 고전압이 부스팅된 NAND 스트링의 채널 영역에 존재한다. 이러한 고전압은 또한 소스 선택 게이트(이것은 전형적으로 0V로 바이어싱되어 있음)와 소스 선택 게이트(172) 옆의 메모리 셀(152) 사이의 접합 영역에도 존재한다. 이러한 바이어싱 조건은, GIDL로도 언급되는, 전자-홀 쌍들을 생성시킬 수 있다. 홀들은 p-웰 영역(150)으로 이동한다. 전자들은 부스팅된 채널 영역으로 이동한다. 일반적으로, 소스 선택 게이트와 소스측 선택 게이트 옆의 메모리 셀 간의 접합 영역에 존재하는 측면 전기장이 존재하는 데, 왜냐하면 이러한 접합(드레인/소스) 부분은 메모리 셀들 아래의 채널 영역과 선택 게이트 아래의 채널 영역 간의 큰 전압 차이로 인해 공핍되기 때문이다. 전자들은 전기장에서 가속될 수 있고, 그리고 소스측 선택 게이트 옆의 메모리 셀의 터널 옥사이드에 주입될 수 있을 만큼의 충분한 에너지를 획득할 수 있거나, 또는 그 메모리 셀의 플로팅 게이트에 도달할 수 있다. 양쪽 경우 모두, 대응하는 메모리 셀의 임계 전압은, 주입된 전자들의 존재로 인해, 변하게 되어, 소스 선택 게이트 옆의 메모리 셀을 판독할 때 에러 발생의 위험이 있다. GIDL의 영향을 감소시키기 위해, 부스팅 전압 Vpass은, 금지 동작 동안 채널 부스팅의 양이 감소되도록 낮추어질 수 있다. 하지만, 이것은 불충분한 부스팅으로 인해 프로그램 디스터브를 일으킬 수 있다.
비휘발성 저장 소자들의 비선택 그룹들이 프로그래밍 동안 부스팅되어, 선택된 워드 라인에 연결된 타겟인 하지만 선택되지 않은 메모리 셀들에 대한 프로그램 디스터브를 감소 혹은 제거한다. 프로그램 전압을 선택된 워드 라인에 인가하고 선택되지 않은 그룹들을 부스팅하기 이전에, 선택되지 않은 그룹들은 사전충전되어, 선택되지 않은 그룹들에 더 큰 부스팅 포텐셜을 제공함으로써 프로그램 디스터브를 더 감소 혹은 제거한다. 사전충전 동안, 서로 다른 전압에서 하나 또는 그 이상의 사전충전 인에이블 신호(pre-charge enable signal)들이 특정 비휘발성 저장 소자들에 제공된다. 예를 들어, 더 높은 사전충전 인에이블 전압이, 선택된 워드 라인에서의 프프로그래밍 동작 이전에 프로그래밍을 완료한 비휘발성 저장 소자들에 인가될 수 있다. 일 실시예에서, 이것은 소스측 비휘발성 저장 소자들을 포함할 수 있다. 서로 다른 사전충전 인에이블 전압을 인가하는 것은, 프로그램 전압을 인가할 때 서로 다른 부스팅 전압을 인가하는 것과 결합될 수 있다. 일 예에서, 선택된 워드 라인의 소스 및 드레인측 상에서의 채널 영역들이 동일 포텐셜까지 부스팅되도록 사전충전 전압 및 부스팅 전압이 선택된다.
일 실시예에서, 비휘발성 저장소에 대한 프로그래밍 프로세스가 제공되며, 상기 프로세스는, 비선택 비휘발성 저장 소자들의 그룹을 사전충전할 수 있도록, 하나 또는 그 이상의 워드 라인들의 제 1 세트에 하나 또는 그 이상의 제 1 사전충전 인에이블 신호들을 인가하는 것과, 그리고 하나 또는 그 이상의 워드 라인들의 제 2 세트에 하나 또는 그 이상의 제 2 사전충전 인에이블 신호들을 인가하는 것을 포함한다. 상기 제 1 세트는 마지막 소거 이후 프로그래밍 하에 놓여 있지 않으며, 선택된 워드 라인에 대한 상기 그룹의 드레인측 상에 있다. 상기 제 2 세트는 마지막 소거 이후 프로그래밍 하에 놓여 있으며, 상기 선택된 워드 라인에 대한 상기 그룹의 소스측 상에 있다. 상기 하나 또는 그 이상의 제 1 사전충전 인에이블 신호들은 상기 하나 또는 그 이상의 제 2 사전충전 인에이블 신호들과는 다른 전압에 있다. 본 실시예의 프로그래밍은 또한, 상기 그룹의 채널 포텐셜을 부스팅시키기 위해 상기 하나 또는 그 이상의 제 1 사전충전 인에이블 신호들을 인가한 이후 상기 제 1 세트에 하나 또는 그 이상의 제 1 부스팅 신호들을 인가하는 것과, 그리고 상기 그룹의 상기 채널 포텐셜을 부스팅시키기 위해 상기 하나 또는 그 이상의 제 2 사전충전 인에이블 신호들을 인가한 이후 상기 제 2 세트에 하나 또는 그 이상의 제 2 부스팅 신호들을 인가하는 것을 더 포함할 수 있다. 상기 하나 또는 그 이상의 제 1 부스팅 신호들은 상기 하나 또는 그 이상의 제 2 부스팅 신호들과는 다른 전압에 있다. 프로그램 신호가 상기 선택된 워드 라인에 인가되고, 비선택 비휘발성 저장 소자들의 상기 그룹이 부스팅된다.
본 발명의 일 실시예는 비휘발성 메모리 시스템을 포함하며, 상기 시스템은, 비트 라인 및 소스 라인과 통신하는 비휘발성 저장 소자들의 그룹과, 그리고 상기 그룹과 통신하고, 상기 그룹의 특정 비휘발성 저장 소자에 대한 상기 비트 라인측 상에서의 워드 라인들의 제 1 세트 및 상기 특정 비휘발성 저장 소자에 대한 상기 소스 라인측 상에서의 워드 라인들의 제 2 세트를 포함하는 복수의 워드들 라인들을 포함한다. 상기 시스템은 상기 복수의 워드 라인들과 통신하는 관리 회로를 포함한다. 상기 관리 회로는, 부분적 프로그래밍 하에 놓여 있는 상기 제 1 세트의 각각의 워드 라인에 제 1 사전충전 인에이블 전압을 인가하고, 부분적 프로그래밍 하에 놓여 있지 않는 상기 제 1 세트의 각각의 워드 라인에 제 2 사전충전 인에이블 전압을 인가하고, 그리고 상기 제 2 세트의 각각의 워드 라인에 제 3 사전충전 인에이블 전압을 인가한다. 상기 제 3 사전충전 인에이블 전압은 상기 제 2 사전충전 인에이블 전압보다 더 높고, 그리고 상기 제 2 사전충전 인에이블 전압은 상기 제 1 사전충전 인에이블 전압보다 더 낮다.
다양한 실시예들은, 비휘발성 저장 소자들과, 그리고 이러한 저장 소자들과 통신하는 관리 회로를 포함하여, 설명된 다양한 프로세스들을 수행할 수 있다. 관리 회로는, 예를 들어, 제어 회로(예를 들어, 상태 머신을 포함함), 로우 및 컬럼 디코더, 판독/기입 회로, 그리고/또는 제어기와 같은 요소들을 포함할 수 있다.
도 1은 NAND 스트링의 상부도이다.
도 2는 도 1의 NAND 스트링의 등가 회로도이다.
도 3은 세 개의 NAND 스트링을 나타낸 회로도이다.
도 4는 NAND 스트링의 선택된 메모리 셀을 프로그래밍하기 위한 예시적 바이어싱 조건을 보여주는 NAND 스트링의 단면도이다.
도 5는 NAND 스트링의 타겟인 하지만 선택되지 않은 메모리 셀의 프로그래밍 금지를 위해 NAND 스트링을 부스팅시키기 위한 예시적 바이어싱 조건을 나타낸 NAND 스트링의 단면도이다.
도 6은 부스팅 동안 도 5의 NAND 스트링의 일부를 나타낸다.
도 7은 본 발명의 일 실시예에 따라 사용될 수 있는 비휘발성 메모리 시스템의 블럭도이다
도 8은 본 발명의 일 실시예에 따라 사용될 수 있는 비휘발성 메모리 시스템의 감지 블럭의 블럭도이다.
도 9는 본 발명의 일 실시예에 따른 비휘발성 메모리를 프로그래밍하는 방법을 나타낸 흐름도이다.
도 10은 메모리 셀들의 어레이에 대한 임계 전압의 예시적 분포를 나타낸 그래프이고, 풀 시퀀스 프로그래밍을 위한 기술을 나타낸다.
도 11은 메모리 셀들의 어레이에 대한 임계 전압의 예시적 분포를 나타낸 그래프이고, 각각의 메모리 셀이 두 개의 페이지에 대해 데이터를 저장할 때의 2-통과 프로그래밍(two-pass programming)을 위한 기술을 나타낸 그래프이다.
도 12A-12C는 2-통과 프로그래밍을 위한 또 다른 기술을 나타낸 그래프이다.
도 13은 도 12A-12C에 도시된 기술에 대한 프로그래밍의 순서를 나타낸 표이다.
도 14는 본 발명의 일 실시예에 따른 비휘발성 메모리를 프로그래밍하는 타이밍도이다.
도 15는 본 발명의 일 실시예에 따른 NAND 스트링을 사전충전하기 위한 바이어싱 조건을 나타내는 NAND 스트링의 단면도이다.
도 16은 본 발명의 일 실시예에 따른 NAND 스트링을 부스팅하기 위한 바이어싱 조건을 나타내는 NAND 스트링의 단면도이다.
도 17은 본 발명의 일 실시예에 따른 비선택 NAND 스트링을 사전충전 및 부스팅하는 방법을 나타낸 흐름도이다.
도 18은 본 발명의 일 실시예에 따른 NAND 스트링을 사전충전하기 위한 바이어싱 조건을 나타내는 NAND 스트링의 단면도이다.
도 19는 본 발명의 일 실시예에 따른 NAND 스트링을 부스팅하기 위한 바이어싱 조건을 나타내는 NAND 스트링의 단면도이다.
도 20은 본 발명의 일 실시예에 따른 NAND 스트링을 사전충전하기 위한 바이어싱 조건을 나타내는 NAND 스트링의 단면도이다.
도 21은 본 발명의 일 실시예에 따른 NAND 스트링을 부스팅하기 위한 바이어싱 조건을 나타내는 NAND 스트링의 단면도이다.
도 22는 본 발명의 일 실시예에 따른 NAND 스트링을 부스팅하기 위한 바이어싱 조건을 나타내는 NAND 스트링의 단면도이다.
도 7은 메모리 셀들의 페이지를 병렬로 판독 및 프로그래밍하기 위한 판독/기입 회로를 구비한 메모리 디바이스(210)를 나타낸다. 메모리 디바이스(210)는 하나 또는 그 이상의 메모리 다이 혹은 칩(212)을 포함할 수 있다. 메모리 다이(212)는 메모리 셀들의 이차원 어레이(200), 제어 회로(220) 및 판독/기입 회로(230A 및 230B)를 포함한다. 일 실시예에서, 메모리 어레이(200)로의 다양한 주변 회로들의 액세스는 어레이의 반대측 상에서 대칭적으로 수행되어, 각각의 측 상에서의 액세스 라인 및 회로의 밀도가 반으로 감소된다. 판독/기입 회로(230A 및 230B)는, 메모리 셀들의 페이지가 병렬로 판독 혹은 프로그래밍되도록 하는 복수의 감지 블럭들(300)을 포함한다. 메모리 어레이(200)는 로우 디코더들(240A 및 240B)을 통해 워드 라인에 의해, 그리고 컬럼 디코더들(242A 및 242B)을 통해 비트 라인에 의해 어드레싱가능하다. 전형적인 예에서, 제어기(244)는 하나 또는 그 이상의 메모리 다이(212)로서 동일 메모리 디바이스(210)(예를 들어, 탈착가능한 저장 카드 혹은 패키지)에 포함된다. 커맨드 및 데이터가 라인(232)을 통해 호스트와 제어기(244) 간에 전달되고, 라인(234)을 통해 제어기와 하나 또는 그 이상의 메모리 다이(212) 간에 전달된다.
제어 회로(220)는 판독/기입 회로(230A 및 230B)와 함께 동작하여 메모리 어레이(200) 상에서의 메모리 동작을 수행한다. 제어 회로(220)는 상태 머신(222), 온-칩 어드레스 디코더(224), 및 파워 제어 모듈(226)을 포함한다. 상태 머신(222)은 메모리 동작의 칩 레벨 제어를 제공한다. 온-칩 어드레스 디코더(224)는 호스트 혹은 메모리 제어기에 의해 사용된 어드레스와 디코더들(240A, 240B, 242A, 및 242B)에 의해 사용된 하드웨어 어드레스 간의 어드레스 인터페이스를 제공한다. 파워 제어 모듈(226)은 메모리 동작 동안 워드 라인과 비트 라인에 공급된 파워 및 전압을 제어한다.
도 8은 감지 모듈(380)로 언급되기도 하는 코어 부분과 그리고 공통 부분(390)으로 나누어진 개개의 감지 블럭(300)의 블럭도이다. 일 실시예에서, 각각의 비트 라인을 위한 개별 감지 모듈(380)이 존재하고, 복수의 감지 모듈들(380)의 세트를 위한 하나의 공통 부분(390)이 존재한다. 일 예에서, 감지 블럭은 하나의 공통 부분(390)과 여덟 개의 감지 모듈들(380)을 포함할 수 있습니다. 그룹 내의 감지 모듈들 각각은 관련된 공통 부분과 데이터 버스(372)를 통해 통신한다. 더 세부적 사항에 대해서는 미국 특허출원 제11/026,536호(발명의 명칭: "Non-Volatile Memory & Method with Shared Processing for an Aggregate of Sense Amplifiers", 2004년 12월 29일 출원)를 참조하기 바라며, 이 문헌은 그 전체가 참조로 본 명세서에 통합된다.
감지 모듈(380)은, 연결된 비트 라인에서의 전도 전류가 사전에 결정된 임계 레벨보다 큰지 혹은 작은지 여부를 결정하는 감지 회로(370)를 포함한다. 감지 모 듈(380)은 또한 연결된 비트 라인 상에서의 전압 상태를 설정하기 위해 사용되는 비트 라인 래치(382)를 포함한다. 예를 들어, 비트 라인 래치(382)에 래치된 소정의 상태는 연결된 비트 라인이 프로그램 금지를 지정하는 상태(예를 들어, Vdd)가 되게 한다.
공통 부분(390)은 프로세서(392)와 데이터 래치들(394)의 세트, 그리고 데이터 래치들(394)의 세트와 데이터 버스(320) 간에 연결된 I/O 인터페이스(396)를 포함한다. 프로세서(392)는 연산(computations)을 수행한다. 예를 들어, 그 기능들 중 하나는, 감지된 메모리 셀에 저장된 데이터를 결정하는 것, 그리고 이렇게 결정된 데이터를 데이터 래치들의 세트에 저장하는 것이 있다. 데이터 래치들(394)의 세트는 판독 동작 동안 프로세서(392)에 의해 결정된 데이터 비트들을 저장하기 위해 사용된다. 이것은 또한 프로그래밍 동작 동안 데이터 버스(320)로부터 들어온 데이터 비트들을 저장하기 위해 사용된다. 이처럼 들어온 데이터 비트들은 메모리에 프로그래밍될 기입 데이터를 나타낸다.
판독 혹은 감지 동안, 시스템의 동작은 어드레싱된 셀에 대해 서로 다른 제어 게이트 전압의 공급을 제어하는 상태 머신(222)의 제어 하에 있다. 이것은 메모리가 지원하는 다양한 메모리 상태에 대응하는 다양한 소정의 제어 게이트 전압을 통해 스텝핑하기 때문에, 감지 모듈(380)은 이러한 전압들 중 하나에서 트립핑(tripping)할 수 있고, 그리고 출력이 버스(372)를 통해 감지 모듈(380)로부터 프로세서(392)에 제공된다. 이때, 프로세서(392)는, 감지 모듈의 트립핑 이벤트 (들)과, 그리고 입력 라인(393)을 통해 상태 머신으로부터의 인가된 제어 게이트 전압에 대한 정보를 고려하여 결과적인 메모리 상태를 결정한다. 그 다음에, 프로세서는 메모리 상태에 대한 바이너리 인코딩을 컴퓨팅하고, 그리고 결과적인 데이터 비트를 데이터 래치들(394)에 저장한다. 코어 부분의 또 다른 실시예에서, 비트 라인 래치(382)는, 감지 모듈(380)의 출력을 래치하기 위한 래치로서, 그리고 앞서 설명된 바와 같은 비트 라인 래치로서, 두 가지 역활을 한다.
프로그래밍 혹은 검증 동안, 프로그래밍될 데이터는 데이터 버스(320)로부터 데이터 래치들(394)의 세트에 저장된다. 상태 머신의 제어 하에서, 프로그램 동작은 어드레싱된 메모리 셀들의 제어 게이트에 인가된 일련의 프로그래밍 전압 펄스들을 포함한다. 각각의 프로그래밍 펄스 이후에는, 요구된 메모리 상태로 셀이 프로그래밍되었는지 여부를 결정하기 위해 재판독(검증)이 수행된다. 프로세서(392)는 요구된 메모리 상태를 기준으로 재판독 메모리 상태 재판독을 모니터링한다. 두 개가 일치하는 경우, 프로세서(392)는, 비트 라인이 프로그램 금지를 나타내는 상태가 되도록 비트 라인 래치(382)를 세팅한다. 이것은 비트 라인에 연결된 셀이, 마치 프로그래밍 펄스가 그 제어 게이트 상에 나타난 것처럼, 후속적으로 프로그래밍되는 것을 금지한다. 다른 실시예에서, 프로세서는 초기에 비트 라인 래치(382)를 로딩하고, 그리고 감지 회로는 이것을 검증 프로세스 동안 금지 값에 설정한다.
일 실시예에서, 감지 모듈(380) 당 세 개의 데이터 래치들(394)이 있다. 일부 구현에 있어서(하지만 반드시 요구되는 것은 아님), 데이터 래치들은 시프트 레지스터로서 구현되어, 그 안에 저장된 병렬 데이터가 데이터 버스(320)에 대한 직 렬 데이터로 변환되게 하고, 그 반대의 경우도 마찬가지이다. 바람직한 실시예에서, 메모리 셀들의 판독/기입 블럭에 대응하는 데이터 래치들 모두는, 데이터 블럭이 직렬 전송으로 입력 혹은 출력될 수 있도록, 블럭 시프트 레지스터를 형성하기 위해 함께 연결될 수 있다. 특히, 판독/기입 모듈들의 뱅크는, 그 데이터 래치들의 세트 각각이, 마치 이들이 전체 판독/기입 블럭에 대해 시프트 레지스터의 일부인 것처럼, 차례로 데이터를 데이터 버스에 혹은 데이터 버스로부터 시프트시키도록 구성된다.
비휘발성 저장 디바이스의 다양한 실시예들의 구조 및/또는 동작에 대한 추가적인 정보는, (1) 미국 특허출원 공개번호 제2004/0057287호(발명의 명칭: "Non-Volatile Memory And Method With Reduced Source Line Bias Errors", 2004년 3월 25일 공개), (2) 미국 특허출원 공개번호 제2004/0109357호(발명의 명칭: "Non-Volatile Memory And Method with Improved Sensing", 2004년 6월 10일 공개), (3) 미국 특허출원번호 제11/015,199호(발명의 명칭: "Improved Memory Sensing Circuit And Method For Low Voltage Operation", 발명자: Raul-Adrian Cernea, 2004년 12월 16일 출원), (4) 미국 특허출원번호 제11/099,133호(발명의 명칭: "Compensating for Coupling During Read Operations of Non-Volatile Memory", 발명자: Jian Chen, 2005년 4월 5일 출원), (5) 미국 특허출원번호 제11/321,953호(발명의 명칭: "Reference Sense Amplifier For Non- Volatile Memory", 발명자: Siu Lung Chan 및 Raul-Adrian Cernea, 2005년 12월 28일 출원)에서 찾을 수 있다. 상기 나열된 다섯 개의 특허 문헌은 모두 그 전체가 참조로 본 명세서에 통합된다.
플래시 EEPROM 시스템에 대해 공통인 것으로서, 블럭은 소거의 단위이고, 소거 블럭 혹은 물리적 블럭으로서 언급될 수 있다. 각각의 블럭은, 비록 복수의 블럭들이 동시에 소거될 수 있을 지라도, 함께 소거되는 최소 개수의 메모리 셀들을 가지고 있을 수 있다. 일부 구현에서는, 더 작은 단위의 셀들이 함께 소거될 수 있다. 일 실시예에서, 블럭은 워드 라인들의 공통 세트를 공유하는 각각의 NAND 스트링을 포함한다.
일 실시예에서의 메모리 셀 어레이의 예시적 구조는 1,024 블럭으로 분할된 NAND 플래시 EEPROM을 포함한다. 메모리 셀들의 각각의 블럭은 컬럼을 형성하는 비트 라인들의 세트와 로우를 형성하는 워드 라인들의 세트를 포함한다. 각각의 블럭은 많은 페이지로 나누어진다. 비록 하나보다 많은 페이지가 단일 동작으로 프로그래밍 혹은 판독될 수 있을 지라도, 페이지는 전형적으로 프로그래밍 혹은 판독의 최소 단위이다. 또 다른 실시예에서, 개개의 페이지는 세그먼트들로 나누어질 수 있고, 그리고 이러한 세그먼트들은 기본 프로그래밍 동작으로서 한번에 기입되는 최소 개수의 셀들을 포함할 수 있다. 하나 또는 그 이상의 데이터 페이지는 전형적으로 메모리 셀들의 하나의 로우에 저장된다. 페이지는 하나 또는 그 이상의 데이터 섹터를 저장할 수 있고, 그 크기는 일반적으로 호스트 시스템에 의해 정의된다. 섹터는 사용자 데이터와 오버헤드 데이터를 포함한다. 오버헤드 데이터는 전형적으로 섹터의 사용자 데이터로부터 계산되는 에러 정정 코드(Error Correction Code, ECC)를 포함한다. (아래에 설명되는) 제어기의 일부는, 데이터가 어레이에 프로그래밍되고 있을 때, ECC를 계산하고, 그리고 또한 데이터가 어레이로부터 판독되고 있을 때 이것을 점검한다. 대안적으로, ECC 및/또는 다른 오버헤드 데이터는, 이들이 속한 사용자 데이터의 페이지 혹은 블럭과는 다른 페이지, 또는 다른 블럭에 저장된다. 사용자 데이터의 섹터는 전형적으로 512 바이트이고, 이것은 자기 디스크 드라이브에 공통적으로 사용되는 섹터의 크기에 대응한다. 오버헤드 데이터는 전형적으로 추가적인 16-20 바이트이다. 많은 수의 페이지들이 블럭을 형성하는데, 8개의 페이지로부터 예를 들어 최대 32개, 64개, 혹은 그 이상의 페이지들이 블럭을 형성한다. 일부 실시예에서, NAND 스트링의 임의의 로우는 블럭을 포함한다.
각각의 블럭에 저장된 데이터는 동시에 소거될 수 있다. 일 예에서, 짝수 컬럼과 홀수 컬럼으로 나누어진 8,512 개의 컬럼이 있다. 비트 라인들이 짝수 비트 라인(BLe)과 홀수 비트 라인(BLo)으로 나누어진다. 홀수/짝수 비트 라인 아키텍쳐에서, 공통 워드 라인을 따라 있고 아울러 홀수 비트 라인에 연결된 메모리 셀들이 임의 시간에 프로그래밍되고, 반면에 공통 워드 라인을 따라 있고 아울러 짝수 비트 라인에 연결된 메모리 셀들이 또 다른 임의 시간에 프로그래밍된다. 따라서, 532 바이트의 데이터가 본 실시예에서는 동시에 판독될 수 있거나 프로그래밍될 수 있다. 동시에 판독 혹은 프로그래밍되는 532 바이트의 데이터가 로직 페이지를 형성한다. 이러한 실시예에서, 하나의 블럭은 적어도 여덟 개의 페이지를 저장할 수 있다. 각각의 메모리 셀이 두 비트의 데이터를 저장할 때(예를 들어, 복수 레벨의 셀), 하나의 블럭은 16개의 페이지를 저장한다. 다른 크기의 블럭들 및 페이지들이 또한 사용될 수 있다.
다른 실시예에서, 비트 라인은 홀수 비트 라인과 짝수 비트 라인으로 나누어 지지 않는다. 이러한 아키텍처는 일반적으로 올 비트 라인 아키텍처(all bit line architectures)로 언급된다. 올 비트 라인 아키테처에서, 블럭의 비트 라인들 모두는 판독 및 프로그램 동작 동안 동시에 선택된다. 공통 워드 라인을 따라서 있고 아울러 임의의 비트 라인에 연결된 메모리 셀들이 동시에 프로그래밍된다. 다른 실시예들에서, 비트 라인들 혹은 블럭은 다른 그룹화로 분해될 수 있다(예를 들어, 왼쪽 및 오른쪽, 두 개보다 많은 그룹화, 등).
도 9는 비휘발성 메모리를 프로그래밍하는 방법의 일 실시예를 나타낸 흐름도이다. 프로그래밍될 메모리 셀들은 단계(400)에서 소거된다. 단계(400)는 (예를 들어, 블럭 단위 혹은 다른 단위로) 프로그래밍될 메모리 셀들보다 더 많은 메모리 셀들을 소거하는 것을 포함할 수 있다. 단계(402)에서, 소프트 프로그래밍(soft programming)이 소거된 메모리 셀들에 대한 소거된 임계 전압 분포의 폭을 좁히기 위해 수행된다. 일부 메모리 셀들은 소거 프로세서의 결과로서 필요한 것보다 더 깊게 소거된 상태에 있을 수 있다. 소프트 프로그래밍은 소거된 메모리 셀들의 임계 전압을 소거 검증 레벨에 더 가깝게 이동시키기 위해 작은 프로그래밍 펄스들을 인가할 수 있다. 단계(404)에서, "데이터 로드(data load)" 커맨드가 제어기(244)에 의해 발행되고 제어 회로(220)에 입력되어, 데이터가 데이터 입력/출력 버퍼에 입력되도록 한다. 입력 데이터는 커맨드로서 인식되고, 그리고 제어 회로(220)에 입력되는 커맨드 래치 신호(미도시)를 통해 상태 머신(222)에 의해 래치된다. 단계(406)에서, 페이지 어드레스를 나타내는 어드레스 데이터가 제어기 또는 호스트로부터 로우 제어기 혹은 디코더(240A 및 240B)에 입력된다. 입력 데이터가 페이지 어드레스로서 인식되고, 그리고 제어 회로에 입력되는 어드레스 래치 신호에 의해 영향을 받는, 상태 머신(222)을 통해 래치된다. 단계(408)에서, 어드레싱된 페이지에 대한 프로그램 데이터의 페이지가 프로그래밍을 위해 데이터 입력/출력 버퍼에 입력된다. 예를 들어, 일 실시예에서, 532 바이트의 데이터가 입력될 수 있다. 이러한 데이터는 선택된 비트 라인을 위한 적절한 레지스터에 래치된다. 일부 실시예들에서, 데이터는 또한 검증 동작을 위해 사용될 선택된 비트 라인을 위한 제 2 레지스터에 래치된다. 단계(410)에서, "프로그램" 커맨드가 제어기에 의해 발행되고, 그리고 데이터 입력/출력 버퍼에 입력된다. 커맨드가 제어 회로에 입력되는 커맨드 래치 신호를 통해 상태 머신에 의해 래치된다.
"프로그램" 커맨드에 의해 트리거되며, 단계(408)에서 래치된 데이터는 상태 머신(222)에 의해 제어되는 선택된 메모리 셀들에 프로그래밍된다. 단계(412)에서, 선택된 워드 라인에 인가된 프로그래밍 펄스 전압 레벨, Vpgm은 시작 펄스(예를 들어, 12V)로 초기화되고, 그리고 상태 머신(222)에 의해 유지 관리되는 프로그램 카운터(Program Counter, PC)는 0으로 초기화된다. 단계(414)에서, 다음 프로그램 펄스 동안 프로그래밍이 금지될 이러한 NAND 스트링들은 사전충전된다. 채널 영역 포텐셜이, 비선택된 그러나 타겟인 셀들 상의 프로그램 디스터브 감소를 돕기 위해 상승될 수 있다. 만약 대응하는 메모리 셀이 프로그래밍되어야함을 나타내는 로직 "0"이 특정 데이터 래치에 저장되어 있다면, 대응하는 비트 라인은 접지된다. 반면에, 만약 대응하는 메모리 셀이 현재의 데이터 상태에 유지되어야함을 나타내는 로 직 "1"이 특정 래치에 저장되어 있다면, 대응하는 비트 라인은 프로그래밍을 금지시키기 위해 Vdd에 연결된다. 하나 또는 그 이상의 부스팅 전압이 단계(416)에서 인가되고, 프로그램 전압 펄스가 인가된다. 제1의 Vpgm 펄스가 본 방법의 제1의 반복 동안 선택된 워드 라인에 인가된다.
단계(418)에서, 선택된 메모리 셀들의 상태가 검증된다. 만약 선택된 셀의 타겟 임계 전압이 적절한 레벨에 도달했다고 검출된다면, 대응하는 데이터 래치에 저장된 데이터는 로직 "1"로 변경된다. 만약 임계 전압이 적절한 레벨에 도달하지 못했다고 검출된다면, 대응하는 데이터 래치에 저장된 데이터는 변경되지 않는다. 이러한 방식으로, 대응하는 데이터 래치에 로직 "1"이 저장되어 있는 비트 라인은 프로그래밍될 필요가 없다. 데이터 래치들 모두가 로직 "1"을 저장하고 있을 때, 상태 머신은 선택된 셀들 모두가 프로그래밍되었음을 알게 된다. 단계(420)에서, 데이터 래치들 모두가 로직 "1"을 저장하고 있는지 여부가 점검된다. 만약 그렇다면, 프로그래밍 프로세스는 완료되고 성공적인데, 왜냐하면 선택된 메모리 셀들 모두는 그들의 타겟 상태에 대해 프로그래밍되고 검증되기 때문이다. "통과(PASS)"의 상태가 단계(422)에서 보고된다. 일부 실시예들에서, 모든 래치들보다 더 적은 개수의 래치들이 로직 "1"을 저장하고 있을 때, 통과가 보고된다.
단계(420)에서, 만약 모든(또는 사전에 결정된 개수의) 데이터 래치들이 로직 "1"을 저장하고 있는 것이 아니라면, 프로그래밍 프로세스는 계속된다. 단계(424)에서, 프로그래밍 카운터(PC)는 프로그램 한계 값에 대해 점검된다. 프로그 램 한계 값의 일 예는 20이지만, 다른 값들도 사용될 수 있다. 만약 프로그램 카운터(PC)가 20보다 작지 않다면, 단계(428)에서 성공적으로 프로그래밍되지 않은 셀들의 개수가 사전에 결정된 개수와 동일한지 혹은 이보다 작은지 여부가 결정된다. 만약 비성공적으로 프로그래밍된 비트들의 개수가 사전에 결정된 개수와 동일하거나 혹은 이보다 작다면, 프로그래밍 프로세스는 통과된 것으로 플래그되고, 단계(430)에서 통과의 상태가 보고된다. 성공적으로 프로그래밍되지 않은 비트들은 판독 프로세스 동안 에러 정정을 사용하여 정정될 수 있다. 그러나, 만약, 비성공적으로 프로그래밍된 비트들의 개수가 사전에 결정된 개수보다 더 크다면, 프로그램 프로세스는 실패된 것으로서 플래그되고, 실패(fail)의 상태가 단계(432)에서 보고된다. 만약 프로그램 카운터(PC)가 20보다 작다면, Vpgm 레벨은 스텝 크기만큼 증가하고, 프로그램 카운터는 단계(426)에서 증분된다. 단계(426) 이후, 프로세스는, 다음 Vpgm 펄스를 인가하기 위해 단계(414)로 되돌아간다.
도 9의 흐름도는 바이너리 저장 및 풀 시퀀스 복수 레벨 저장에 대해 적용될 수 있는 단일 통과 프로그래밍 방법(single-pass programming method)을 나타낸다. 복수 레벨 저장에 대해 적용될 수 있는 2-통과 프로그래밍 방법(two-pass programming method)에서, 예를 들어, 복수의 프로그래밍 혹은 검증 단계들이 흐름도의 단일 반복에서 사용될 수 있다. 단계(412-426)가 프로그래밍 동작의 각각의 통과에 대해 수행될 수 있다. 제 1 통과에서, 하나 또는 그 이상의 프로그램 펄스들이 인가될 수 있고, 그리고 그 결과가 검증되어 셀이 적절한 중간 상태에 있는지 여부가 결정된다. 제 2 통과에서, 하나 또는 그 이상의 프로그램 펄스들이 인가될 수 있고, 그 결과가 검증되어 셀이 적절한 최종 상태에 있는지 여부가 결정된다.
성공적인 프로그래밍 동작의 끝에서, 메모리 셀들의 임계 전압은, 적절하게, 프로그래밍 상태 혹은 소거 상태에 대응하는 하나 또는 그 이상의 임계 전압 분포 내에 있어야만 한다. 도 10은 각각의 메모리 셀이 두 비트의 데이터를 저장할 때 메모리 셀들의 어레이에 대한 임계 전압 분포를 나타낸다. 소거된 메모리 셀들에 대한 첫번째 임계 전압 분포(E)와 프로그래밍된 메모리 셀들에 대한 세 개의 임계 전압 분포(A, B, C)가 도시된다. 일 실시예에서, E 분포에서의 임계 전압은 음의 값이고, A, B, 및 C 분포에서의 임계 전압은 양의 값이다. 도 10의 각각의 개별 임계 전압 범위는 데이터 비트들의 세트에 대해 사전에 결정된 값들에 대응한다. 메모리 셀에 프로그래밍된 데이터와 셀의 임계 전압 레벨 간의 특정 관계는 셀들에 대해 채택된 데이터 인코딩 방식에 따라 다르다. 일 실시예에서, 데이터 값이 그레이 코드 할당을 사용하여 임계 전압 범위에 할당되어, 만약 플로팅 게이트의 임계 전압이 그 이웃하는 물리적 상태로 잘못 시프트하는 경우, 단지 하나의 비트만이 영향을 받는다. 그러나, 다른 실시예에서는, 그레이 코딩이 사용되지 않는다. 일 예에서, 임계 전압 범위 E(상태 E)에 "11"이 할당되고, 임계 전압 범위 A(상태 A)에 "10"이 할당되고, 임계 전압 범위 B(상태 B)에 "00"이 할당되고, 그리고 임계 전압 범위 C(상태 C)에 "01"이 할당된다. 비록 도 10이 네 개의 상태를 나타내고 있지만, 본 개시에 따른 실시예들은 다른 바이너리 혹은 복수 상태 구조와 함께 사용될 수 있으며, 여기에는 네 개보다 많거나 적은 상태들이 포함될 수 있다.
도 10은 또한 풀 시퀀스 프로그래밍 기술을 나타낸다. 풀 시퀀스 프로그래밍에서, 메모리 셀들은 소거된 상태 E로부터 프로그래밍된 상태 A, B, 혹은 C 중 어느 하나로 바로 프로그래밍된다. 프로그래밍될 일군의 메모리 셀들은 먼저 소거될 수 있고, 그래서 메모리 셀들 모두는 소거된 상태 E에 있다. 그 다음에, 메모리 셀들을 상태 A, B, 혹은 C로 바로 프로그래밍하기 위해, 일련의 프로그램 전압 펄스들이, 선택된 메모리 셀들의 제어 게이트에 인가된다. 일부 메모리 셀들이 상태 E로부터 상태 A로 프로그래밍되고, 반면에 다른 메모리 셀들은 상태 E로부터 상태 B로 프로그래밍되거나 그리고/또는 상태 E로부터 상태 C로 프로그래밍된다.
도 11은 두 개의 서로 다른 페이지(하부 페이지 및 상부 페이지)에 대해 데이터를 저장하는 복수 상태 메모리 셀들을 프로그래밍하는 2-통과 기술의 예를 나타낸다. 네 개의 상태가 도시된다. 상태 E에 대해, 양쪽 페이지가 "1"을 저장한다. 상태 A에 대해, 하부 페이지가 "0"을 저장하고, 그리고 상부 페이지가 "1"을 저장한다. 상태 B에 대해, 양쪽 페이지가 "0"을 저장한다. 상태 C에 대해, 하부 페이지가 1을 저장하고, 그리고 상부 페이지가 "0"을 저장한다. 비록 특정 비트 패턴이 각각의 상태에 할당되었지만, 다른 비트 패턴이 할당될 수 있다.
제 1 프로그래밍 통과에서, 셀의 임계 전압 레벨은 하부 로직 페이지에 프로그래밍될 비트에 따라 설정된다. 만약 그 비트가 로직 "1"이라면, 임계 전압은 변하지 않는데, 왜냐하면 이것은 더 일찍 소거된 결과로 적절한 상태에 있기 때문이다. 그러나 만약 프로그래밍될 비트가 로직 "0"이라면, 셀의 임계 레벨은 화살표 450으로 도시된 바와 같이 상태 A가 되도록 증가된다. 이로써 제 1 프로그램 통과 가 끝난다.
제 2 프로그래밍 통과에서, 셀의 임계 전압 레벨은 상부 로직 페이지에 프로그래밍되는 비트에 따라 설정된다. 만약 상부 로직 페이지 비트가 로직 1을 저장해야 한다면, 어떠한 프로그래밍도 일어나지 않는데, 왜냐하면 하부 페이지 비트의 프로그래밍에 따라 셀이 상태 E 또는 A 중 하나에 있기 때문이며, 이들 모두는 1인 상부 페이지 비트를 가지고 있다. 만약 상부 페이지 비트가 로직 0이 되어야 한다면 임계 전압은 시프트된다. 만약 제 1 통과로 셀이 소거 상태 E에 남아있게 된다면, 제 2 통과에서 셀이 프로그래밍되어 임계 전압은 화살표 454로 도시된 바와 같이 상태 C에 있도록 증가된다. 만약 셀이 제 1 프로그래밍 통과의 결과로 상태 A에 프로그래밍되어 있다면, 메모리 셀은 제 2 통과에서 더 프로그래밍되어 임계 전압은 화살표 452로 도시된 바와 같이 상태 B에 있도록 증가된다. 제 2 통과의 결과는, 하부 페이지에 대한 데이터 변경 없이 상부 페이지에 대해 로직 "0"을 저장하도록 지정된 상태에 셀을 프로그래밍하는 것이다.
도 12A-12C는, 임의의 특정 메모리 셀에 대해, 특정 페이지에 관한 그 특정 메모리 셀에 대한 기입을, 이전 페이지들에 대한 인접 메모리 셀들에 대한 기입을 수행한 이후, 수행함으로써, 플로팅 게이트 대 플로팅 게이트 커플링을 감소시키는 비휘발성 메모리를 프로그래밍하는 프로세스를 나타낸다. 도 12A-12C의 예에서, 각각의 셀은, 네 개의 데이터 상태를 사용하여, 메모리 셀 당 두 비트의 데이터를 저장한다. 소거된 상태 E는 데이터 11을 저장하고, 상태 A는 데이터 01을 저장하고, 상태 B는 데이터 10을 저장하고, 그리고 상태 C는 데이터 00을 저장한다. 물리적 데이터 상태로의 데이터의 다른 인코딩이 또한 사용될 수 있다. 각각의 메모리 셀은 두 개의 데이터 로직 페이지 부분을 저장한다. 참조 목적으로, 이러한 페이지는 상부 페이지와 하부 페이지로 언급되지만, 다른 명칭이 주어질 수 있다. 상태 A는 상부 페이지에 대해서는 비트 0을 저장하도록, 그리고 하부 페이지에 대해서는 비트 1을 저장하도록 인코딩되고, 상태 B는 상부 페이지에 대해서는 비트 1을 저장하도록 그리고 하부 페이지에 대해서는 비트 0을 저장하도록 인코딩되며, 그리고 상태 C는 양쪽 페이지에 대해 비트 0을 저장하도록 인코딩된다. 워드 라인(WLn)에서의 메모리 셀들에 대한 하부 페이지 데이터가 도 12A에 도시된 제 1 단계에서 프로그래밍되고, 그리고 셀들에 대한 상부 페이지 데이터가 도 12C에 도시된 제 2 단계에서 프로그래밍된다. 만약 하부 페이지 데이터가 셀에 대해 데이터 1에 있어야 한다면, 셀의 임계 전압은 제 1 단계 동안 상태 E에 있게 된다. 만약 하부 페이지 데이터가 0으로 프로그래밍되어야 한다면, 메모리 셀의 임계 전압은 상태 B'로 상승된다. 상태 B'는 Vvb보다 낮은 검증 레벨 VvB'를 갖는 중간 단계 B이다.
일 실시예에서, 메모리 셀들에 대한 하부 페이지가 프로그래밍된 이후에, 인접하는 워드 라인(WLn+1)에서의 이웃하는 메모리 셀들은 그들의 하부 페이지에 관하여 프로그래밍된다. 예를 들어, 도 3의 WL2에서의 메모리 셀들에 대한 하부 페이지는 WL1에서의 메모리 셀들에 대한 하부 페이지 이후에 프로그래밍될 수 있다. 플로팅 게이트 커플링은, 만약 메모리 셀(56)의 임계 전압이 메모리 셀(54)의 프로그래밍 이후에 상태 E로부터 상태 B'로 상승된다면, 메모리 셀(56)의 겉보기 임계 전압을 상승시킬 수 있다. WLn에서의 메모리 셀들 상에서의 누적적 커플링 효과는, 도 12B에 도시된 바와 같이, 셀들에 대한 임계 전압의 겉보기 임계 전압 분포의 폭을 넓힌다. 임계 전압 분포 폭의 겉보기 확장은, 도 12C에 도시된 바와 같이, 해당 워드 라인에 대한 상부 페이지를 프로그래밍할 때 치유될 수 있다.
만약 메모리 셀이 소거된 상태 E에 있고 그 상부 페이지 비트가 1에 있어야한다면, 메모리 셀은 도 12C에 도시된 바와 같이, 상태 E에 있다. 메모리 셀이 상태 E에 있고 그 상부 페이지 데이터 비트가 0으로 프로그래밍되어야 하다면, 메모리 셀의 임계 전압은 상태 A에 대한 범위에 있도록 상승된다. 만약 메모리 셀이 중간 임계 전압 분포 B'에 있었고, 그 상부 페이지 데이터가 1에 있어야 한다면, 메모리 셀은 최종 상태 B로 프로그래밍된다. 만약 메모리 셀이 중간 임계 전압 분포 B'에 있고, 그 상부 페이지 데이터가 데이터 0이 되어야 한다면, 메모리 셀의 임계 전압은 상태 C에 대한 범위 내에 있도록 상승된다. 도 12A-12C에 의해 도시된 프로세스는 플로팅 게이트 커플링의 효과를 감소시키는데, 왜냐하면 이웃 메모리 셀들의 상부 페이지 프로그래밍만이 소정의 메모리 셀의 겉보기 임계 전압에 영향을 미치기 때문이다. 이러한 기술의 다른 상태 코딩의 예는, 상부 페이지 데이터가 1일 때 중간 상태 B'로부터 상태 C로 이동하는 것, 그리고 상부 페이지 데이터가 0일 때 상태 B로 이동하는 것이다. 비록 도 12A-12C가 네 개의 데이터 상태 및 두 개의 데이터 페이지에 관한 예를 제공하지만, 이러한 개념은 네 개보다 많거나 적은 상태 및 다른 개수의 페이지를 가진 다른 실시예에도 적용될 수 있다.
도 13은 도 12A-12C의 프로그래밍 방법을 이용하는 메모리 셀들의 프로그래밍을 위한 순서의 일 실시예을 나타낸 표이다. 워드 라인 WL0에 연결된 메모리 셀 들에 대해, 하부 페이지는 페이지 0을 형성하고, 그리고 상부 페이지는 페이지 2를 형성한다. 워드 라인 WL1에 연결된 메모리 셀들에 대해, 하부 페이지는 페이지 1을 형성하고, 그리고 상부 페이지는 페이지 4를 형성한다. 워드 라인 WL2에 연결된 메모리 셀들에 대해, 하부 페이지는 페이지 3을 형성하고, 그리고 상부 페이지는 페이지 6을 형성한다. 워드 라인 WL3에 연결된 메모리 셀들에 대해, 하부 페이지는 페이지 5를 형성하고, 그리고 상부 페이지는 페이지 7을 형성한다. 메모리 셀들은 페이지 0으로부터 페이지 7로, 페이지 번호에 따라 프로그래밍된다. 다른 실시예들에서는, 프로그래밍의 다른 순서들이 사용될 수도 있다.
일부 실시예들에서, 공통 워드 라인을 따라 있는 메모리 셀들에 데이터가 프로그래밍된다. 따라서, 프로그램 펄스들을 인가하기 이전에, 워드 라인들 중 하나가 프로그래밍을 위해 선택된다. 이러한 워드 라인은, 선택된 워드 라인으로 언급될 수 있다. 블럭의 남아있는 워드 라인들은 비선택 워드 라인들로 언급될 수 있다. 선택된 워드 라인은 하나 또는 두 개의 이웃하는 워드 라인들을 가질 수 있다. 만약 선택된 워드 라인이 두 개의 이웃하는 워드 라인을 가진다면, 드레인 혹은 비트 라인측 상의 이웃하는 워드 라인들은 드레인 혹은 비트 라인측 이웃 워드 라인으로 언급될 수 있고, 그리고 소스측 상의 이웃하는 워드 라인은 소스측 이웃 워드 라인으로 언급될 수 있다. 예를 들어, 만약 WL2가 선택된 워드 라인이라면, WL1이 소스측 이웃 워드 라인이고, 그리고 WL3이 드레인측 이웃 워드 라인이다. 일부 실시예들에서, 메모리 셀들의 블럭은 소스측으로부터 드레인측으로 프로그래밍된다. 예를 들어, WL0에 연결된 메모리 셀들이 먼저 프로그래밍되고, 이후 WL1 상의 메모 리 셀들이 프로그래밍되고, 이후 WL2 상의 메모리 셀들이 프로그래밍되는 등등이다. 도 12A-12C는 소스측으로부터 드레인측으로 일반적으로 프로그래밍하는 순서에 있어 약간의 변경을 나타낸다.
선택되지는 않았지만 타겟인 메모리 셀들에 대한 선택된 워드 라인 상의 프로그램 디스터브에 대한 마진(margin)은 이웃하는 메모리 셀의 상태에 따라 달라질 수 있다. 선택된 워드 라인 상의 비선택이지만 타겟인 셀에서의 프로그래밍을 금지시키기 위한 부스팅 프로세스를 고려한다. 만약 이웃하는 메모리 셀이 소거된 상태에 있다면, 그 이웃하는 메모리 셀 아래의 채널 영역은 Vpass가 인가되는 경우 부스팅 프로세스 동안 전도 상태에 있어야만 한다. 만약 이웃하는 메모리 셀이 소거된 상태에 있지 않다면, 그 이웃하는 셀의 채널 영역은 컷오프 상태(cutoff state)에 있게 될 수 있거나, 또는 셀이 소거된 경우보다 더 적은 전도 상태에 있을 수 있다. 이러한 후자의 경우에 대한 부스팅 동안, 선택된 워드 라인에 연결된 금지된 메모리 셀 아래의 채널 영역은 의도한 바와 다르게 부스팅될 수 있고, 그리고 프로그램 디스터브를 피할 수 있을 정도의 충분하게 부스팅된 레벨에 도달할 수 없을 수 있다.
이러한 경우는 프로그래밍 동안 사용된 사전충전 단계 동안 일어날 수 있다. 선택된 워드 라인에 프로그램 전압을 부스팅하여 인가하기 전에, 사전충전 인에이블 전압 Vpce가 스트링의 메모리 셀들에 인가된다. 예를 들어, 전압 Vsg가 드레인 선택 게이트를 턴온시키기 위해 인가될 수 있다. 사전충전 혹은 프로그램 금지 전압 (예를 들어, Vdd)이 금지된 스트링의 비트 라인에 인가된다. 사전충전 인에이블 전압은 각각의 메모리 셀을 턴온시키기 위한 것이고, 그래서 비트 라인 전압이 채널 영역을 사전충전하기 위해 드레인 선택 게이트를 통해 NAND 스트링에 전달되도록 하기 위한 것이다. 이러한 사전충전 단계 동안 채널 영역에는 전자들이 존재하게 되고, 그리고 채널 포텐셜이 약 Vsg-VT만큼 상승하고, 여기서 VT는 드레인 선택 게이트의 임계 전압이다. 사전충전은 채널 포텐셜이 Vsg-VT에 도달할 때 자동으로 멈춘다. 선택 게이트 트랜지스터는, 예를 들어, 채널 영역이 Vsg-VT까지 상승할 때 또는 드레인 선택 게이트 라인 SGD가 Vsgd까지 낮추어질 때, 턴오프된다. Vsg는 전형적으로, 채널 영역이 대략 Vdd까지 충전되도록 선택된다.
만약 NAND 스트링의 메모리 셀이 사전충전 동안 전도성이 아니라면, NAND 스트링의 채널 영역은 사전충전될 수 없고 그리고 후속적인 프로그램 디스터브가 일어날 수 있다. 이것은 특히 선택 워드 라인의 드레인측 상에서 일어날 수 있다. 만약 금지된 비선택 메모리 셀과 비트 라인 사이의 메모리 셀이 비전도성이라면, 비트 라인 전압이 채널에 인가될 수 없고, 또는 사전충전을 위해 충분한 정도로 인가될 수 없다. 사전충전은 컷오프 상태에 있는 메모리 셀에서 멈출 수 있고, 그리고 비선택이지만 타겟인 메모리 셀을 둘러싸는 영역을 적절하게 사전충전하지 못할 수 있다.
소거된 상태에 있지 않는 셀들과 관련된 앞서 언급된 문제들은, 도 12A-12C 에 도시된 바와 같은 그러한 프로그래밍 기술이 사용될 때, 사전충전 및 부스팅 동안 발생할 수 있다. 도 3을 참조하면, 도 12A-12C에 도시된 프로세스의 제 2 단계 동안 WL1과 같은 선택된 워드 라인을 프로그래밍할 때, 선택된 워드 라인의 드레인측 상의 인접하는 워드 라인 WL2는 이미 제 1 단계 동안 부분적 프로그래밍 하에 놓여 있다. 인접하는 워드 라인 WL2 상의 메모리 셀이 부분적으로 프로그래밍되어 중간 상태 B'에 있는 것이 가능하다. 메모리 셀(74)이 워드 라인 WL2 상에서의 부분적 프로그래밍의 결과로서 중간 상태 B'에 있고, 메모리 셀(76)이 워드 라인 WL1에 대한 프로그래밍의 제 2 단계 동안 프로그래밍되지 않는다고 가정한다. 사전충전 동안 워드 라인 WL2에 인가된 사전충전 인에이블 전압이 메모리 셀(74)을 턴온시키지 못할 수 있다. 결과적으로, 메모리 셀(74) 아래의 채널 영역은 컷오프되고, 그리고 메모리 셀(76) 주변의 영역과 스트링의 나머지는 사전충전될 수 없다. 마찬가지로, 부스팅 단계 동안 인가된 부스팅 전압 Vpass는, 이러한 셀에 대한 전도도의 부족으로 인해, 채널을 부스팅하고 프로그램 디스터브를 피하기에 충분하지 않을 수 있다.
이전에 프로그래밍되거나 부분적으로 프로그래밍된 워드 라인의 데이터에 관한 사전충전 및 부스팅 의존성을 제거하기 위해 일정 워드 라인들에 더 높은 사전충전 인에이블 전압을 인가하는 것이 제안된다. 선택된 워드 라인 WLn이 프로그래밍되어야 할 때, 금지된 NAND 스트링의 메모리 셀들이 턴온 되어 사전충전을 인에이블시키는 것을 확실히 하기 위해, 비선택 워드 라인들은 다른 사전충전 인에이블 전압을 수신할 수 있다. 예를 들어, 선택된 워드 라인 WLn의 드레인 측 상의 이웃하는 워드 라인 WLn+1은, 도 12A-12C의 기술이 사용될 때, 더 높은 사전충전 인에이블 전압을 수신할 수 있다. 이러한 워드 라인은 부분적 프로그래밍 하에 놓여 있기 때문에, 더 높은 사전충전 인에이블 전압은, 금지된 NAND 스트링의 사전충전을 인에이블시키도록 WLn+1의 메모리 셀이 온(on)인 것을 보증할 수 있다. 일 실시예에서, 더 높은 사전충전 전압 및/또는 부스팅 전압은, WLn+1 상의 셀들이 부분적으로 프로그래밍되는 것이 가능할 때 단지 제 2 단계 동안만 사용된다. 본 발명의 발명자는 특히 본 발명의 하나 또는 그 이상의 실시예들에 따라 다른 프로그래밍 기술도 사용될 수 있음을 고려하고 있다. 예를 들어, 만약 두 개 또는 그 이상의 워드 라인이 부분적 프로그래밍 하에 놓여 있거나 혹은 선택된 워드 라인의 프로그래밍 완료 이전에 프로그래밍을 완료한다면, 이들 각각은 더 높은 사전충전 인에이블 전압을 수신할 수 있다.
도 14는 본 발명의 일 실시예에 따른 프로그래밍 프로세스 동안 인가될 수 있는 다양한 전압 신호들을 도시한 타이밍도이다. 하나의 경우로, 도시된 기술은 도 9의 단계(414 및 416) 동안 사용될 수 있다. 타이밍도는 프로그래밍 프로세스의 사전충전 단계와 부스팅 단계를 나타내기 위해 나누어져 있다. 시간 t1-t5로부터의 사전충전 단계를 위해 예시된 전압 신호는 단계(414)에서 사용될 수 있고, 그리고 시간 t5-t9로부터의 부스팅 단계를 위해 예시된 전압 신호는 단계(416)에서 사용될 수 있다.
공통 소스 라인(SL)은, 시간 t1에 약 1.0V-1.5V의 낮은 전압으로 상승되는 데, 이것은 프로그래밍 프로세스 동안 유지된다. 소스 라인(SL)은 일부 실시예들에서는 0V로 유지된다. 소스 선택 게이트 라인(SGS)은 소스 선택 게이트를 분리 모드에 있도록 하기 위해 0에서 유지된다. 시간 t1에서, 드레인 선택 게이트 라인(SGD)은 약 3.5V-4.5V인 Vsg까지 상승된다. 사전충전 인에이블 전압이 시간 t2에서 워드 라인에 인가된다. 선택된 워드 라인 WLn이 제 1 사전충전 전압 Vpce를 수신한다. 마찬가지로, 소스측 상의 선택된 워드 라인에 이웃하는 각각의 워드 라인, 즉 WL0-WLn-1이 시간 t2에서 Vpce를 수신한다. 또한, 드레인측 상의 선택된 워드 라인으로부터 두번째 워드 라인 및 그 이상, 즉 워드 라인 WLn+2-WLi가 제 1 사전충전 전압 Vpce를 수신한다. 일 실시예에서, Vpce는 OV와 동일하지만, 다른 전압이 또한 사용될 수 있다. 워드 라인 WLi는 드레인측 선택 게이트에 이웃하는 마지막 워드 라인이다. 드레인측 상의 선택된 워드 라인 WLn에 인접한 워드 라인, 즉 워드 라인 WLn+1은 더 높은 사전충전 전압 VpceH를 수신한다. 워드 라인 WLn+1이 부분적 프로그래밍 하에 놓여 있기 때문에, 더 높은 사전충전 전압 VpceH는, 연결된 메모리 셀들이 턴온되는 것을 확실히하기 위해 사용된다. 일 실시예에서, VpceH는 3V와 동일하거나, 또는 Vpce의 레벨보다 3V 크게될 수 있다. 다른 실시예들에서는 VpceH의 다른 값들이 적절할 수 있다. 특정 실시예에서 대한 Vpce 및 VpceH의 적절한 값은, 디바이스들의 그룹을 특정짓는 적절한 레벨을 결정하기 위해 개별 디바이스들을 테스트함으로써, 그리고/또는 해당 실시예의 시뮬레이션에 의해 결정될 수 있다. 만약 워드 라인 WLn 이전에 WLn+2 또는 WLn+3과 같은 다른 워드 라인이 부분적 혹은 전체 프로그래밍 하에 놓이는 임의의 프로그래밍 방법이 사용된다면, 더 높은 사전충전 인에이블 전압이 이러한 워드 라인들에 대해 또한 사용될 수 있다. 유의할 것으로, 저장될 데이터에 따라, 부분적 프로그래밍하에 놓일 때 워드 라인의 일부 메모리 셀들은 프로그래밍될 수 있고 그리고 다른 것들은 프로그래밍되지 않을 수 있다.
시간 t3에서, 비트 라인에 데이터가 인가된다. 제1의 값이, 금지될 NAND 스트링들 각각에 대한 비트 라인 래치에 세팅될 수 있고 제2의 값이, 프로그래밍될 NAND 스트링들 각각에 대한 비트 라인 래치에 세팅될 수 있다. 라인(462)은 프로그래밍되어야 하는 WLn에서의 셀을 갖는 NAND 스트링에 대해 0V에서의 비트 라인 전압을 보여준다. 라인(460)은 프로그래밍 금지되어야 하는 WLn에서의 셀을 갖는 NAND 스트링에 대해 Vdd에서의 비트 라인 전압을 보여준다. Vdd는 프로그램 금지를 지정하고, 그리고 종종 프로그램 금지 전압으로 언급된다. 이것은 또한 사전충전 전압으로도 고려될 수 있는데, 왜냐하면, 이러한 전압은, 높은 전압이 SGD 상에 인가될 때, 금지된 NAND 스트링의 채널 영역에 실질적으로 전달되기 때문이다. 다른 실시예들에서는, Vdd와는 다른 전압이 사전충전 전압으로 사용될 수 있다. 사전충전 전압의 레벨 및 Vsg에 대해 대응하는 레벨은 채널 영역에서의 적절한 사전충전이 달성되도록 선택되어야만 한다.
라인(470)은 프로그래밍으로부터 금지된 NAND 스트링의 최종 채널 전압을 도 시한다. 채널 전압 VCH는, 비트 라인 전압 및 드레인 선택 게이트 라인에 인가된 전압에 따라 임의 레벨까지 사전충전된다. 이러한 경우에, 전체 비트 라인 전압이 채널 영역으로 전달되어 VCH가 Vdd로 상승하도록, Vsg가 SGD에 인가된다. 라인(472)은 프로그래밍을 위해 인에이블된 NAND 스트링의 최종 채널 전압 VCH를 도시한다. OV가 스트링의 비트 라인에 인가되어 결과적으로 채널 전압이 0V가 된다. 따라서, 인에이블된 NAND 스트링에서의 사전충전은 없다.
시간 t4에서, 드레인 선택 게이트 라인(SGD)은 Vsgd로 낮추어진다. 전압 Vsgd는, 프로그래밍 금지되어야하는 NAND 스트링에서의 드레인 선택 게이트를 턴오프시키기 위해 Vsg보다 더 낮다. 따라서, 프로그래밍 금지되어야하는 NAND 스트링의 채널 영역은 비트 라인으로부터 컷오프되어, 이후 설명되는 바와 같이 이러한 채널 영역의 부스팅을 인에이블시킨다. 비트 라인에서 OV를 갖는 프로그래밍되어야하는 NAND 스트링은, 드레인측 선택 게이트 전압이 Vsgd로 낮추어질 때, 온인 상태를 유지한다. 채널 영역이 0V에 있고, 그리고 프로그래밍 전압이 인가될 때 메모리 셀들의 플로팅 게이트들로 전자를 끌어당기도록 임의의 경로가 제공된다. 일 실시예에서, 드레인 선택 게이트 라인이 시간 t1에서 Vsgd까지 상승될 수 있다. 전체 비트 라인 전압 Vdd가 채널로 전달될 수 없고, 이러한 실시예에서, 이것은 사전충전 레벨을 더 낮추게 된다.
시간 t5에서, 사전충전 단계가 끝나고, 그리고 부스팅 단계가 시작한다. 부 스팅 전압이 시간 t5에서 다양한 워드 라인들에 인가된다. 드레인측 이웃 워드 라인을 제외하고 각각의 비선택 워드 라인이 부스팅 전압 Vpass를 수신한다. 선택된 워드 라인이 또한 시간 t5에서 부스팅 전압 Vpass를 수신한다. 드레인측 이웃 워드 라인이 더 높은 부스팅 전압 VpassH를 수신한다. 더 높은 부스팅 전압 VpassH이 적절한 부스팅을 확실히 하기 위해 인가되는데, 왜냐하면 WLn+1에서의 메모리 셀들은 도 13B에 도시된 중간 프로그래밍 상태에 있을 수 있기 때문이다. 이러한 셀들은, 불충분한 부스팅을 일으킬 수 있는 Vpass 아래에서 충분하게 턴온된 상태에 있지 않을 수 있다. 일 실시예에서, VpassH는 Vpass보다 약 1V-4V 더 높다. 다른 실시예들에서는, Vpass와 VpassH 간의 다른 차이가 사용될 수 있다. 유의할 것으로, VpassH의 레벨은 WLn+1 상에서 프로그램 디스터브를 일으킬 수 있을 만큼 높아서는 안된다. WLn+1과 같은 워드 라인에 대해 더 높은 통과 전압 VpassH를 사용하는 것에 관한 더 완전한 설명은, 미국 특허출원번호 제11/535,628호(발명의 명칭: "Reducing Program Disturb in Non-Volatile Storage", 발명자: Hemink 외, 2006년 9월 27일 출원)를 참조하기 바라며, 상기 문헌은 그 전체가 참조로 본 명세서에 통합된다.
금지된 NAND 스트링의 채널 전압 VCH는 470에 도시된 바와 같이 워드 라인에 인가된 부스팅 전압에 따라 상승된다. 일부 실시예들에서, 채널과 워드 라인 간에 약 50%의 커플링 비율이 예측될 수 있다. 만약 1V의 값이 Vpce를 위해 사용되고 10V 의 값이 Vpass를 위해 사용된다면, 워드 라인 전압은 약 9V 상승한다. 따라서, 금지된 NAND 스트링의 채널 전압은 약 4.5V 상승할 것으로 예측될 수 있다. 채널 영역은 대략 Vdd까지 사전충전되기 때문에, 채널 전압 VCH는 적어도 5.5V까지 상승할 것으로 예측될 수 있다. 프로그래밍을 위해 인에이블된 NAND 스트링에 대해, 472에 도시된 바와 같이 채널 영역은 0V에서 유지되는데, 왜냐하면 드레인 선택 게이트는 온 상태이고, 그리고 OV가 비트 라인에 인가되기 때문이다.
시간 t6에서, 프로그램 전압 Vpgm이, 선택된 워드 라인 WLn에 인가된다. 프로그램 전압이 인가될 때, 금지된 NAND 스트링 채널이 부스팅되기 때문에, 금지된 NAND 스트링에 대한 WLn에서의 비선택 메모리 셀은 프로그래밍되지 않는다. 부스팅된 채널 영역 전압은 이러한 메모리 셀들의 터널 옥사이드 영역 양단의 포텐셜을 감소시켜, 의도하지 않은 임의의 프로그래밍을 방지할 수 있다. 일 실시예에서, 프로그램 전압 Vpgm과, 그리고 통과 전압 Vpass 및 VpassH가, 프로그램 전압의 인가를 지연시키기 보다는, 동시에(예를 들어, 시간 t5) 각각의 워드 라인에 인가될 수 있다. 시간 t7에서, 워드 라인은 0V로 낮추어 진다. 그 다음에, 소스 및 비트 라인이 시간 t8에서 OV로 낮추어진다. 드레인 선택 게이트 라인(SGD)이 시간 t9에서 0V로 낮추어진다. 도 14에 도시된 신호들에 대한 다양한 변형이, 이후 설명되는 바와 같이 여러 실시예들에 따라 이루어질 수 있다.
도 15는 프로그래밍 금지되어야 하는 NAND 스트링의 단면도이다. 도 15는 본 발명의 일 실시예에 따른 사전충전 단계 동안 NAND 스트링에 인가되는 바이어싱 조 건을 도시한다. 예를 들어, NAND 스트링은, 도 9의 일 반복 동안, 단계(414)에서의 사전충전을 위한 바이어싱 조건의 적용을 포함하는 임의의 프로세스에 의해, 프로그래밍 금지될 수 있다. 도 15는 도 14에서의 시간 t3와 t4 사이에 적용될 수 있는 바이어싱 조건을 도시한다. 도 15의 바이어싱 조건의 결과로서, 드레인 방향에서의 선택된 워드 라인에 인접한 워드 라인의 메모리 셀은, 마치 중간 프로그래밍 상태에 있는 것처럼, 채널 영역으로의 비트 라인 전압의 전달이 가능하도록, 전도성이어야 한다.
금지된 NAND 스트링은 여덟 개의 메모리 셀들(502, 504, 506, 508, 510, 512, 514 및 516)을 포함한다. 각각의 메모리 셀들 간에는 소스/드레인 영역들(530)이 있다. 일부 실시예들에서는, p-타입 기판(예를 들어, 실리콘), 기판 내의 n-웰, 및 n-웰 내의 p-웰이 존재한다(도면 판독의 용이하도록 이들 모두가 도시되지는 않음). 유의할 것으로, p-웰은, 임계 전압 혹은 메모리 셀의 다른 특징을 결정하는 것을 돕거나 결정하는 소위 채널 주입물(이것은 일반적으로 p-타입 주입물임)을 포함할 수 있다. 소스/드레인 영역들(530)은 일 실시예에서 p-웰에 형성된 n+ 도핑 영역이다.
소스 선택 게이트(522)는 NAND 스트링을 소스 라인 콘택(526)을 통해 공통 소스 라인에 연결한다. 드레인 선택 게이트(520)는 NAND 스트링을 비트 라인 콘택(524)을 통해 그 스트링에 대한 특정 비트 라인에 연결한다. 프로그래밍 동안, 선택된 워드 라인에 연결된 메모리 셀은 선택된 워드 라인을 통해 그 제어 게이트 에서 프로그램 전압 Vpgm을 수신한다. 예시된 예에서, 워드 라인 WL4이 선택된 워드 라인이고, 메모리 셀(510)은 사전충전 단계 이후에 프로그램 전압 Vpgm을 수신한다. 메모리 셀(510)은 프로그래밍을 위해 선택되지 않는다. 이것은 프로그래밍 금지되어야 하고, 따라서 비선택된 하지만 타겟인 메모리 셀이다.
사전충전 인에이블 전압 Vpce가, 드레인측 상의 선택된 워드 라인에 이웃하는 워드 라인을 제외하고, 각각의 비선택 워드 라인에 인가된다. 따라서, 워드 라인 WLO-WL3 및 WL6-WL7이 사전충전 인에이블 전압 Vpce를 수신한다. 선택된 워드 라인이 또한 사전충전 인에이블 전압 Vpce를 수신한다. 워드 라인 WL5가 드레인측 상의 선택된 워드 라인에 이웃한다. 이러한 메모리 셀이 부분적으로 프로그래밍되는 것이 가능한데, 왜냐하면, 워드 라인 WL4에서의 프로그래밍 완료 이전에 워드 라인 WL5가 부분적 프로그래밍 하에 놓일 수 있기 때문이다. 따라서, 이러한 메모리 셀이 사전충전 동안 턴온되는 것을 확실히 하기 위해 더 높은 사전충전 인에이블 전압 VpceH가 워드 라인 WL5에 인가된다. 소스 라인(SL)은 1.0V-1.5V에 있다. 소스 선택 게이트 라인은 소스 선택 게이트(522)를 턴오프시키기 위해 0V에 있다. 금지될 NAND 스트링에 대해 비트 라인이 Vdd까지 상승되고, 그리고 Vsg가 드레인 선택 게이트 라인에 인가된다.
선택된 워드 라인의 드레인측에서의 NAND 스트링 채널의 부분을 통해 전도 경로가 제공된다. 드레인 선택 게이트 라인이 드레인 선택 게이트를 턴온시켜, 비 트 라인 전압 Vdd를 NAND 스트링의 채널의 상기 부분에 전달한다. 도 15는 예시된 바이어싱 조건 하에서 NAND 스트링을 통해 형성된 전도 경로(528)를 도식적으로 나타낸다. 결과적으로, 비트 라인 전압 Vdd가 NAND 스트링의 채널 영역의 상기 부분에 인가된다. 이것과 대조적인 것으로 종래 기술에서는 스트링의 모든 워드 라인에 동일한 사전충전 인에이블 전압을 인가한다. 이러한 경우에, 워드 라인 WL5에서의 메모리 셀은, 만약 이것이 부분적으로 프로그래밍되었다면, 턴온되지 않을 수 있다. 결과적으로, 전도 경로는, 선택된 워드 라인 아래의 NAND 스트링의 채널의 부분이 Vdd까지 상승되지 않도록 채널 영역(542)에서 끊어질 수 있다.
도 15는 드레인 선택 게이트로부터, 선택된 워드 라인 WL4 아래의 채널 영역을 통하는, 경로 및 사전충전된 영역(528)을 도시한다. 선택된 워드 라인의 소스측에서의 메모리 셀들 중 하나 또는 그 이상이 프로그래밍될 수 있고, 따라서 Vpce의 인가하에서 턴온되지 않을 수 있어, 영역(528)이 이러한 메모리 셀들 아래의 채널을 포함하는 것을 방지할 수 있다.
또한 가능한 것으로, 선택된 워드 라인에서의 메모리 셀(510)은 이전 프로그램 전압 인가 동안 프로그래밍되어, 전도 경로가, 선택된 워드 라인 아래의 채널 영역에 도달하지 못하게 할 수 있다. 따라서, 다양한 실시예에서, 더 높은 사전충전 인에이블 전압이, 선택된 워드 라인 아래의 채널 영역(540)이 사전충전되는 것을 보증하기 위해, 선택된 워드 라인에서 인가된다. 일 실시예에서, 선택된 워드 라인에서의 사전충전 인에이블 전압은 VpceH이다. 일 실시예에서는, VpceH 혹은 Vpce와는 다른 사전충전 인에이블 전압이 사용된다.
도 16은 본 발명의 일 실시예의 예시적 부스팅 단계 동안 도 15의 NAND 스트링를 도시한다. 부스팅 단계는 WL4에서의 타겟인 하지만 비선택인 메모리 셀이 도 9의 단계(416)의 반복 동안 프로그래밍 금지되는 것을 확실하게 한다. 도 16의 바이어싱 조건이 도 14의 시간 t6에서 t7까지 적용된다. 도 16에 도시된 전압의 결과로서, NAND 스트링의 적어도 일부(모두가 아니라면)가 부스팅되어 프로그래밍이 금지된다. 도 16에서, 소거 영역 셀프 부스팅 기술이 도시되고, 이것에 의해 채널 영역의 소스측은 드레인측 채널 영역으로부터 분리된다. 이러한 부스팅 방식은, 소스측 메모리 셀들이 전체적으로 프로그래밍된 상태에 있을 수 있는 경우에도 적절한 프로그램 금지를 제공할 수 있다.
대략 8V-9V의 부스팅 전압 Vpass가, 프로그래밍을 위해 선택되지 않은 메모리 셀들(502, 504, 506, 514, 및 516)의 제어 게이트에 인가된다. 더 높은 부스팅 전압 VpassH가 워드 라인 WL5를 통해 인접하는 메모리 셀(512)의 제어 게이트에 제공된다. 인접하는 메모리 셀(512)은, 저장될 데이터에 따라, 부분적으로 프로그래밍될 수 있거나 프로그래밍되지 않을 수 있다. 예를 들어, 하나의 인코딩 방식에서, 만약 저장될 데이터가 "1"이라면, 메모리 셀은 여전히 소거 상태 E에 있을 것이다. 만약 저장될 데이터가 "0"이라면, 메모리 셀은 중간 상태 B'(도 12A-12C의 임계 전압(454))로 이동될 것이다. VpassH는 Vpass보다 더 높은 전압이다. 일 실시예에서, VpassH는 Vpass보다 1V-4V 더 높다. 이와는 다른 차이가 특정 실시예에 대해 적절하게 사용될 수 있다. 일 실시예에서, VpassH는 상태 E와 상태 B' 간의 차이와 동일한 양만큼 Vpass보다 더 높다(도 12B 참조). 유의할 것으로, VpassH를 너무 높게 하면, VpassH를 수신하는 메모리 셀들 상에 프로그램 디스터브가 발생할 수 있다. 더 높은 통과 전압 VpassH에 관한 더 세부적인 것에 대해서는, 앞서 참조로 본 명세서에 통합된, 미국 특허출원번호 제11/535,628호를 참조하기 바란다.
소스 선택 게이트(522)는 분리 상태에 있고, 그 게이트에서 0V를 수신한다. 낮은 전압, 전형적으로는 1.0V-1.5V의 범위에 있는 전압이 공통 소스 라인(526)에 인가된다. 이렇게 낮은 전압은 0V일 수 있다. 그러나, 소스 전압은 또한, 소스측 선택 게이트의 분리 특성이 더 좋아지도록, 0V보다 약간 더 높을 수 있다. Vsgd가 드레인측 선택 게이트 라인(520)에 인가된다. 제로 볼트가 비트 라인 콘택(524)에, 그 대응하는 비트 라인을 통해, 인가되어, 선택된 NAND 스트링에서의 선택된 메모리 셀의 프로그램이 가능하게 된다.
분리 전압 Viso(예를 들어, 0V)가 소스측 채널 영역을 드레인측 채널 영역으로부터 분리시키기 위해 WL3에서 메모리 셀(508)에 인가된다. 부스팅 전압의 인가의 결과로서, 높게 부스팅된 채널 영역과 더 낮게 부스팅된 영역이 생성된다. 예를 들어, 도 16은 기판의 표면에 위치한 메모리 셀들(510-516)의 높게 부스팅된 채널 영역(540, 542, 544)과, 그리고 더 높게 부스팅된 채널 영역 아래의 공핍층(높은 전압까지 부스팅된 채널로 인해 전기장이 증가한 영역)을 포함하는 영역(532)을 도시한다.
도 16은 또한, 기판의 표면에 위치한 셀들(502-506)의 낮게 부스팅된 채널 영역(546)과, 그리고 더 낮게 부스팅된 채널 영역 아래의 공핍층을 포함하는 영역(534)을 도시한다. 높게 부스팅된 채널 영역은 메모리 셀(510)이 적절하게 프로그래밍 금지되게 한다. 도 16에 도시된 신호의 타이밍은 도 14의 것과 유사하다. 도 14는 시간 t5에서 WLn-1을 Viso까지 낮추도록 변경된다. 도 16은 단지 하나의 예를 보여주며, 그리고 VpassH를 그 이웃에 인가하는 것은, 다른 워드 라인들이 프로그래밍을 위해 선택될 때, 사용될 수 있다. 유의할 것으로, 만약 WL0이 프로그래밍을 위해 선택된다면, 분리 영역의 역활을 할 소스측 상의 워드 라인은 없다. 따라서, 각각의 비선택 워드 라인에 적절하게 VpassH 및 Vpass를 인가하는 표준 셀프 부스팅이 사용될 수 있다.
도 17은 본 발명의 일 실시예에 따른 프로그래밍 동안 특정 NAND 스트링에서의 프로그래밍을 금지시키기 위한 사전충전 및 부스팅 방법을 나타낸 흐름도이다. 단계(602 내지 612)는 사전충전 단계에 대응하고, 단계(614 내지 622)는 부스팅 단계에 대응한다. 일 실시예에서, 단계(602 내지 612)는 도 9의 단계(414)에 대해 수행되고, 단계(614 내지 622)는 도 9의 단계(416)에 대해 수행된다.
단계(602)에서, 약 1.0V-1.5V의 낮은 전압이 소스 라인에 인가된다. 드레인 선택 게이트가 예를 들어 대략 Vsgd인 양의 바이어스를 인가함으로써 단계(604)에서 턴온된다. 단계(606)에서, 드레인측(비트 라인측) 상의 선택된 워드 라인 WLn에 이웃하는 워드 라인 WLn+1을 제외하고, 제 1 사전충전 인에이블 전압 Vpce가 NAND 스트링의 각각의 비선택 워드 라인에 인가된다. 제 2 사전충전 인에이블 전압 VpceH가 단계(608)에서 이웃하는 워드 라인 WLn+1에 인가된다. 금지된 NAND 스트링을 사전충전하기 위해 전도 경로의 제공을 보증하기 위해, WLn+1에 대해 더 큰 사전충전 인에이블 전압이 사용된다.
단계(610)에서, 프로그래밍 프로세스의 부분을 형성하는 각각의 NAND 스트링의 비트 라인에 데이터가 인가된다. 예를 들어, 프로그래밍되지 않을(금지될) 그러한 NAND 스트링의 비트 라인에는 Vdd가 인가되고, 반면에 프로그래밍될 그러한 NAND 스트링의 비트 라인에는 0V가 인가된다. 단계(612)에서, 드레인 선택 게이트 선택 전압은, 금지된 NAND 스트링에 대해 드레인 선택 게이트를 턴오프시키기 위해 낮추어지고, 인에이블된 NAND 스트링들은 그들의 비트 라인과 통신하고 있다. 단계(612)에서 사전충전 단계가 끝난다. 프로그램 전압이 이후에 인가될 때 프로그램 금지를 더 용이하게 하기 위해, 금지된 NAND 스트링의 채널 영역은 비트 라인 전압에 따라 사전충전될 수 있다.
단계(614)에서, 분리 전압 Viso가, 선택된 워드 라인의 소스측 상의 인접 워드 라인 WLn-1에 인가된다. 단계(616)에서, 제 1 부스팅 전압(예를 들어, Vpass)이 비선택 워드 라인 WLO-WLn-2 및 WLn+2-WLi에 인가된다. 제 2 부스팅 전압(예를 들 어, VpassH)이, 단계(618)에서, 이웃하는 워드 라인(WLn+1)에 인가된다. 단계(620)에서, 프로그램 전압 Vpgm이, 선택된 워드 라인에 인가된다. 부스팅 전압이 인가되고 금지된 NAND 스트링이 사전충전되면, 선택된 워드 라인 상의 타겟인 메모리 셀들의 프로그래밍은 금지된다. 단계(622)에서, 워드 라인, 비트 라인, 소스 라인, 및 드레인 선택 게이트 라인은 0V로 낮추어지고, 이것은 일 프로그래밍 반복을 종료를 나타낸다. 유의해야만 하는 것으로, 도 17의 단계들은, 예를 들어, 각각의 프로그램 전압 펄스 전에 그리고 그 일부로서, 프로그래밍 전압의 각각의 인가에 대해 적용될 수 있다. 드레인 선택 게이트에 인접한 워드 라인(예를 들어, WL7)을 프로그래밍할 때, 더 높은 사전충전 및 부스팅 전압이 WLn+1에 대해 사용되지 않는다. 이러한 경우에, 부분적 프로그래밍 하에 놓여 있는 드레인측 이웃 워드 라인 WLn+1은 없다. 도 17은 소거 영역 셀프 부스팅 기술을 설명한다. 다른 실시예들은 다른 부스팅 기술을 통합할 수 있고, 그 일부느 이후 더 설명된다. 예를 들어, 일부 실시예들은 분리 전압 Viso를 사용함이 없이 표준 셀프 부스팅 기술을 사용할 수 있다.
일부 실시예들에서, WLn+1에 추가하여 다른 워드 라인은 더 높은 사전충전 인에이블 전압으로부터 혜택을 받을 수 있다. 예를 들어, 임의의 시스템은, 현재 선택된 메모리 셀의 프로그래밍 완료 이전에 NAND 스트링의 하나보다 많은 메모리 셀을 부분적으로 프로그래밍할 수 있다. 도 12A-12C의 프로그래밍 프로세스는, 제 1 워드 라인 상의 프로그래밍을 완료시키기 위해 되돌아 가기 전에 세 개의 워드 라인들에 대해 제 1 통과/단계를 수행하도록 변경될 수 있다. 메모리 셀에서의 세 개의 데이터 페이지를 저장하는 일 예에서, 데이터는 다음과 같은 순서 즉, (1) 하부 페이지 테이터가 WLn에 기입됨, (2) 하부 페이지 테이터가 WLn+1에 기입됨, (3) 중간 페이지 테이터가 WLn에 기입됨, (4) 하부 페이지 테이터가 WLn+2에 기입됨, (5) 중간 페이지 테이터가 WLn+1에 기입됨, 그리고 (6) 상부 페이지 테이터가 WLn에 기입됨의 순서로 기입될 수 있어, WLn에서의 3 개의 페이지 모두에 대한 기입이 마쳐진다. 다른 방법/방식이 또한 사용될 수 있다. 이러한 예들에서, (저장될 데이터에 따라) 가능하게는 부분적 프로그래밍 하에 놓여 있고 그리고 제 1 워드 라인의 프로그래밍 동안 VpceH 및/또는 VpassH를 수신할 수 있는, 두 개의 워드 라인이 존재한다.
도 18 및 도 19는 두 개의 워드 라인들이 더 높은 사전충전 인에이블 전압 VpceH를 수신하는 실시예를 도시한다. 다시, 워드 라인 WL4는 프로그래밍을 위한 선택된 워드 라인이다. 이것에 연결된 메모리 셀(510)은 프로그램 전압 Vpgm을 수신하지만, 프로그래밍에 대한 단지 타겟이지 선택된 것은 아니다. 워드 라인 WLO-WL4 및 WL7이 사전충전 인에이블 전압 Vpce를 수신한다. 그러나, 워드 라인 WL5 및 WL6은 더 높은 사전충전 인에이블 전압 VpceH를 수신한다. 워드 라인 WL5 및 WL6은 워드 라인 WL4에 대한 프로그래밍 완료 전에 적어도 부분적 프로그래밍 하에 놓인다. 따라서, 메모리 셀(512 및 514)이 부분적으로 프로그래밍되는 것이 가능하다. 더 큰 사전충전 인에이블 전압은, NAND 스트링 채널(또는 적어도 그 드레인측 부분)이 비 트 라인 전압 Vdd로 사전충전될 수 있도록 이러한 셀들의 전도 경로 제공을 확실하게 한다.
도 19는 부스팅 단계 동안 도 18의 NAND 스트링을 도시한 것이다. 다시, 소거 영역 셀프 부스팅 기술이 예로서 도시된다. 다른 방식이 또한 도 18에 도시된 사전충전 실시예에 통합될 수 있다. 제 1 부스팅 전압 Vpass가 워드 라인 WLO-WL2 및 WL7을 통해 메모리 셀들(502, 504, 506 및 516)에 인가된다. 더 높은 부스팅 전압 VpassH가 워드 라인 WL5 및 WL6을 통해 메모리 셀들(512 및 514)에 인가된다. 분리 전압 Viso가 워드 라인 WL3에 인가된다. 부스팅된 영역(532 및 534)이 다시 다양한 부스팅 전압의 인가에 의해 생성된다. 부스팅된 영역(534)은, 프로그래밍이 금지되도록, 메모리 셀(510) 아래의 채널 영역의 충분한 부스팅을 제공한다. 다른 변형으로, 두 개보다 많은 메모리 셀들이 더 높은 사전충전 인에이블 전압 VpceH 및/또는 더 높은 부스팅 전압 VpassH를 수신할 수 있다.
도 20은 적어도 세 개의 사전충전 인에이블 전압이 사용된 사전충전의 변형을 도시한다. 앞서 설명된 바와 같이, 하나 또는 그 이상의 소스측 메모리 셀들이 프로그래밍될 수 있어, NAND 스트링을 통한 전체 전도 경로가 방지되고, 그리고 사전충전된 영역이 선택된 NAND 스트링의 드레인측으로 한정된다. 도 20에서, 드레인측 이웃 워드 라인이 VpceH를 수신한다. 다른 드레인측 워드 라인은 앞서 설명된 바와 같이 Vpce와 동일할 수 있는 Vpce1을 수신한다. 소스측 워드 라인은 제 3 사전충전 인에이블 전압 Vpce2를 수신한다. Vpce2는 소스측 상의 임의의 전체 프로그래밍된 메모리 셀들이 사전충전 기간 동안 턴온되는 것을 확실히 하기 위한 임의 레벨에 있을 수 있다. VpceH는 부분적으로 프로그래밍된 셀들을 턴온시키기에 충분한 양만큼 Vpce1로부터 변할 수 있고, Vpce2는 전체 프로그래밍된 셀들이 충분히 턴온되는 것을 확실히 하기 위해 훨씬 더 증가할 수 있다. 세 개의 사전충전 인에이블 전압을 인가함으로써, 도 20에서의 전도 경로(528)는 드레인 선택 게이트(520)로부터 소스 선택 게이트(522)까지 확장한다. 따라서, 전체 NAND 스트링은 Vdd까지 사전충전될 수 있다.
도 20에서, 세 개의 사전충전 인에이블 전압이, 워드 라인 WL4에서의 프로그래밍 완료 이전에 워드 라인 WL5의 부분적 프로그래밍을 위해 사용된다. 선택된 워드 라인의 소스 및 드레인측에서의 서로 다른 사전충전 인에이블 전압의 사용은, 부분적으로 프로그래밍된 워드 라인에 대한 사전충전 전압 VpceH 없이 또한 사용될 수 있다. 예를 들어, 선택된 워드 라인 WLn에서의 제 1 프로그래밍 통과 동안(WLn+1이 임의의 프로그래밍 하에 놓여있지 않을 때) 혹은 부분적 프로그래밍이 사용되지 않는 실시예에서, 더 큰 사전충전 인에이블 전압 Vpce2가 NAND 스트링의 소스측에서의 부분적으로 프로그래밍되는 셀들을 위해 소스측에서 사용될 수 있다.
도 21은 후속 부스팅 단계 동안 도 20의 NAND 스트링을 도시한다. 도 21에서, 프로그램 디스터브를 방지하기 위해 전체 NAND 스트링 채널 영역이 충분하게 부스팅되도록 셀프 부스팅 기술이 사용된다. 선택된 워드 라인 WL4가 프로그램 전압 Vpgm을 수신한다. 드레인측 이웃 워드 라인이 앞서 설명된 더 큰 통과 전압 VpassH를 수신한다. 각각의 남은 드레인측 이웃 워드 라인이 Vpass1을 수신한다. 일 실시예에서, Vpass1은 앞서 설명된 Vpass와 동일하다. 제 3 부스팅 전압 Vpass2가 소스측 이웃 워드 라인에 인가된다. Vpass2가 소스측 상의 메모리 셀의 잠재적 전체 프로그래밍 상태를 위한 임의의 레벨에 있다. 높은 소스측 부스팅 전압 및 중간 부스팅 전압을 WLn+1에 인가함으로써, NAND 스트링의 충분한 부스팅이 달성되어 비선택이지만 타겟인 메모리 셀의 프로그래밍이 금지된다. Vpass1 및 Vpass2는 또한, 제 1 프로그래밍 통과 동안(WLn+1이 부분적 프로그래밍 하에 놓여 있지 않는 경우) 또는 부분적 프로그래밍이 사용되지 않는 실시예에서, 더 높은 통과 전압 VpassH 없이 사용될 수 있다.
채널 영역에서의 부스팅의 레벨은 워드 라인에서 인가된 사전충전 인에이블 전압과 부스팅 전압에서의 차이에 따라 다르다. 만약 Vpass2-Vpce2가 Vpass1-Vpce1과 동일하다면, 실질적으로 동일한 부스팅 레벨이 NAND 스트링의 드레인 및 소스측 상에서 달성될 수 있다. 도 16에 도시된 바와 같이 소스 영역과 드레인 영역 간의 분리 전압 제공은 전형적으로는 이러한 경우에 필요없다. 동일한 부스팅 레벨은 NAND 스트링 내에 실질적으로 연속적인 전도 경로를 제공하고, 이것은 분리 메모리 셀의 채널 영역을 통과한다. 그러나, 모든 실시예에서 Vpass2-Vpce2가 Vpass1-Vpce1과 동일할 필 요는 없다. 예를 들어, 일 실시예는, 드레인 및 소스측에서 동일한 부스팅이 제공되지 않도록 Vpass2 및 Vpce2가 선택되는 소거 영역 셀프 부스팅 기술을 사용하여, 부스팅 및 사전충전 전압 Vpass2 및 Vpce2를 사용할 수 있다.
예를 들어, 하나의 변형에서, 더 큰 사전충전 인에이블 전압 Vpce2가 도 20에 도시된 바와 같이 사용될 수 있다. 부스팅 단계 동안, 동일한 부스팅 전압 Vpass가 드레인 및 소스측 워드 라인 상에서 사용될 수 있다. Vpass-Vpce2(소스측)가 Vpass-Vpce1(드레인측)과 동일하지 않을 수 있다. 워드 라인에 인가된 부스팅 전압과 사전충전 인에이블 전압에서의 차이에 따른 부스팅의 의존성으로 인해, 소스 및 드레인측 상에서의 부스팅된 레벨은 서로 다르다. 이러한 경우에, 두 개의 영역이 분리되도록 분리 전압이 워드 라인 WLn-1에 인가될 수 있다. 또 다른 변형에서, 서로 다른 부스팅 전압이 드레인측 및 소스측 워드 라인 상에서 사용될 수 있다. 그러나, Vpass2-Vpce2(소스측)와 Vpass1-Vpce1(드레인측)에서의 차이는 동일하게 될 필요가 없다. 다시, 두 개의 부스팅된 영역을 분리하기 위해, 분리 전압 Viso가 소스측 인접 워드 라인 WLn-1에 인가될 수 있다.
드레인측 상에 사용된 Vpce1의 값보다 작은 선택된 워드 라인의 소스측 상의 Vpce2의 값을 사용하는 것도 또한 가능하다. 1V와 동일한 Vpce1을 사용하는 실시예를 고려한다. 1V 값은 전형적으로 사전충전 동안 소스측 메모리 셀이 턴온되는 것을 보증하기에는 충분하지 않다. 채널 영역의 최종 부스팅 레벨은 워드 라인에 인가된 사전충전 인에이블 전압 레벨과 부스팅 전압 레벨에서의 차이에 따라 달라지기 때문에, Vpce2의 더 낮은 값으로 인해 결과적으로 최종 부스팅 레벨이 더 커질 수 있다. 예를 들어, Vpce2에 대한 0V 값은 NAND 스트링의 부스팅 포텐셜 상승을 돕도록 Vpass가 소스측 워드 라인에 이후 인가될 때 더 큰 스윙을 일으킬 수 있다.
도 22는 개정된 소거 영역 셀프 부스팅(Revised Erased Area Self-Boosting, REASB) 방식을 포함하는 부스팅 단계에 관한 또 다른 변형을 도시한다. 타겟인 하지만 비선택인 메모리 셀(510)이 Vpgm을 수신한다. 이웃 메모리 셀(512)이 VpassH를 수신한다. 메모리 셀들(502, 504, 514, 및 516)이 Vpass를 수신한다. 메모리 셀(506)이 분리 전압(예를 들어, 0V)을 수신한다. 메모리 셀(58)이 그 연결된 워드 라인을 통해 중간 전압 Vgp(예를 들어, 2V-5V)를 수신한다. 부스팅 전압을 인가한 결과로서, 높게 부스팅된 채널 영역과 더 낮게 부스팅된 채널 영역이 생성된다. 예를 들어, 도 22는 기판의 표면에 위치하는 높게 부스팅된 채널 영역(714)과, 그리고 더 높게 부스팅된 채널 영역 아래의 공핍층을 포함하는 영역(710)을 도시한다. 도 22는 또한, 기판의 표면에 위치하는 낮게 부스팅된 채널 영역(716)과, 그리고 더 낮게 부스팅된 채널 영역 아래의 공핍층을 포함하는 영역(712)을 도시한다. 높게 부스팅된 채널 영역은 메모리 셀(510)이 적절하게 프로그래밍 금지되게 한다. 도 22에 도시된 신호의 타이밍은 도 14의 것과 유사하고, Vgp는 Vpass와 유사한 타이밍을 갖는다. 도 22는 단지 하나의 예를 보여주고, 그리고 VpassH의 그 이웃으로의 인가는 다른 워드 라인들이 프로그래밍을 위해 선택될 때 사용될 수 있다.
도 23은 제안된 기술이 또 다른 부스팅 방식을 수정하기 위해 사용될 때의 NAND 스트링을 도시한다. 앞서 설명된 바와 같이, 본 명세서에서 설명된 기술은 여덟 개의 메모리 셀들보다 더 긴 NAND 스트링으로 사용될 수 있다. 도 23은 여덟 개보다 많은 메모리 셀들을 갖는 NAND 스트링의 부분을 보여준다. 타겟인 그러나 비선택인 메모리 셀(510)이 Vpgm을 수신한다. 이웃 메모리 셀(512)이 VpassH를 수신한다. 메모리 셀(502, 504, 514, 및 516)이 Vpass를 수신한다. 메모리 셀들(506 및 730)이 그들의 연결된 워드 라인을 통해 분리 전압을 수신한다. 메모리 셀(508)이 그 연결된 워드 라인을 통해 중간 전압 Vgp를 수신한다. 부스팅 전압을 인가한 결과로서, 높게 부스팅된 채널 영역, 중간 부스팅된 채널 영역, 및 낮게 부스팅된 채널 영역이 생성된다. 예를 들어, 도 23은 기판의 표면에 위치하는 높게 부스팅된 채널 영역(750)과, 그리고 더 높게 부스팅된 채널 영역 아래의 공핍층을 포함하는 영역(720)을 도시하고, 기판의 표면에 위치하는 중간 부스팅된 채널 영역(754)과, 그리고 더 낮게 부스팅된 채널 영역 아래의 공핍층을 포함하는 영역(726)을 도시하며, 그리고 기판의 표면에 위치하는 낮게 부스팅된 채널 영역(752)과, 그리고 더 낮게 부스팅된 채널 영역 아래의 공핍층을 포함하는 영역(724)을 도시한다. 높게 부스팅된 채널 영역은 메모리 셀(510)이 적절하게 프로그래밍 금지되게 한다. 도 23에 도시된 신호의 타이밍은 도 14의 것과 유사하고, Vgp는 Vpass와 유사한 타이밍을 갖는다. 도 23은 단지 하나의 예를 보여주고, 그리고 VpassH의 그 이웃으로의 인가는 다른 워드 라인들이 프로그래밍을 위해 선택될 때 사용될 수 있다.
앞서의 상세한 설명은 예시적이고 설명적 목적으로 제공된다. 이러한 것을 통해 본 발명을 이처럼 개시된 형태에 정확히 한정시키려 하거나, 본 발명의 전부를 나타내고자 하는 것이 아니다. 앞서의 설명을 기반으로 많은 수정과 변형이 가능하다. 설명된 실시예들은 본 발명의 원리 및 그 실제 응용을 가장 잘 설명하기 위해 선택된 것으로, 본 발명의 기술분야에서 숙련된 자들이, 고려되는 특정 사용 목적에 접합하도록 다양한 수정을 통해 다양한 실시예로 본 발명을 가장 잘 사용할 수 있도록 선택된 것이다. 본 발명의 범위는 첨부되는 특허청구범위에 의해 정의된다.

Claims (19)

  1. 비휘발성 저장소의 프로그래밍의 일부로서 수행되는 방법으로서,
    비선택 비휘발성 저장 소자들의 그룹을 사전충전할 수 있도록 하나 또는 그 이상의 워드 라인들의 제 1 세트에 하나 또는 그 이상의 제 1 사전충전 인에이블 신호들을 인가하는 단계와, 상기 제 1 세트는 마지막 소거 이후 프로그래밍 하에 놓여 있지 않으며, 선택된 워드 라인에 대한 상기 그룹의 드레인측 상에 있고;
    상기 그룹을 사전충전할 수 있도록 하나 또는 그 이상의 워드 라인들의 제 2 세트에 하나 또는 그 이상의 제 2 사전충전 인에이블 신호들을 인가하는 단계와, 상기 제 2 세트는 마지막 소거 이후 프로그래밍 하에 놓여 있으며, 상기 선택된 워드 라인에 대한 상기 그룹의 소스측 상에 있고, 상기 하나 또는 그 이상의 제 1 사전충전 인에이블 신호들은 상기 하나 또는 그 이상의 제 2 사전충전 인에이블 신호들과는 다른 전압에 있고;
    상기 그룹의 채널 포텐셜을 부스팅시키기 위해 상기 하나 또는 그 이상의 제 1 사전충전 인에이블 신호들을 인가한 이후 상기 제 1 세트에 하나 또는 그 이상의 제 1 부스팅 신호들을 인가하는 단계와;
    상기 그룹의 상기 채널 포텐셜을 부스팅시키기 위해 상기 하나 또는 그 이상의 제 2 사전충전 인에이블 신호들을 인가한 이후 상기 제 2 세트에 하나 또는 그 이상의 제 2 부스팅 신호들을 인가하는 단계와, 상기 하나 또는 그 이상의 제 1 부스팅 신호들은 상기 하나 또는 그 이상의 제 2 부스팅 신호들과는 다른 전압에 있 고; 그리고
    상기 선택된 워드 라인에 프로그램 신호를 인가하고, 비선택 비휘발성 저장 소자들의 상기 그룹을 부스팅하는 단계를 포함하는 것을 특징으로 하는 비휘발성 저장소의 프로그래밍의 일부로서 수행되는 방법.
  2. 제1항에 있어서,
    상기 하나 또는 그 이상의 제 1 부스팅 신호들과 상기 하나 또는 그 이상의 제 1 사전충전 인에이블 신호들 간의 전압 차이는 상기 하나 또는 그 이상의 제 2 부스팅 신호들과 상기 하나 또는 그 이상의 제 2 사전충전 인에이블 신호들 간의 전압 차이와 실질적으로 동일한 것을 특징으로 하는 비휘발성 저장소의 프로그래밍의 일부로서 수행되는 방법.
  3. 제1항에 있어서,
    상기 하나 또는 그 이상의 제 1 부스팅 신호들과 상기 하나 또는 그 이상의 제 1 사전충전 인에이블 신호들 간의 전압 차이는 상기 하나 또는 그 이상의 제 2 부스팅 신호들과 상기 하나 또는 그 이상의 제 2 사전충전 인에이블 신호들 간의 전압 차이와 실질적으로 다른 것을 특징으로 하는 비휘발성 저장소의 프로그래밍의 일부로서 수행되는 방법.
  4. 제3항에 있어서,
    상기 소스측 상의 상기 선택된 워드 라인에 인접한 제 1 워드 라인에 분리 전압을 인가하고, 상기 제 1 부스팅 신호들 및 상기 제 2 부스팅 신호들을 인가하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 저장소의 프로그래밍의 일부로서 수행되는 방법.
  5. 제3항에 있어서,
    상기 소스측 상의 상기 선택된 워드 라인에 인접한 하나 또는 그 이상의 워드 라인들의 제 3 세트에 하나 또는 그 이상의 중간 전압들을 인가하는 단계와; 그리고
    상기 소스측 상의 상기 제 3 세트에 인접한 제 1 워드 라인에 분리 전압을 인가하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 저장소의 프로그래밍의 일부로서 수행되는 방법.
  6. 제1항에 있어서,
    상기 드레인측 상의 상기 선택된 워드 라인에 인접한 제 1 워드 라인에 제 3 사전충전 인에이블 신호를 인가하는 단계를 더 포함하고, 상기 제 1 워드 라인은 부분적 프로그래밍 하에 놓여 있고, 상기 제 3 사전충전 인에이블 신호는 상기 하나 또는 그 이상의 제 1 사전충전 인에이블 신호들과 상기 하나 또는 그 이상의 제 2 사전충전 인에이블 신호들과는 다른 전압에 있는 것을 특징으로 하는 비휘발성 저장소의 프로그래밍의 일부로서 수행되는 방법.
  7. 제6항에 있어서,
    상기 드레인측 상의 상기 제 1 워드 라인에 인접한 제 2 워드 라인에 제 4 사전충전 인에이블 신호를 인가하는 단계를 더 포함하고, 상기 제 4 워드 라인은 부분적 프로그래밍 하에 놓여 있고, 상기 제 4 사전충전 인에이블 신호는 상기 제 3 사전충전 인에이블 신호와 동일한 전압에 있는 것을 특징으로 하는 비휘발성 저장소의 프로그래밍의 일부로서 수행되는 방법.
  8. 제1항에 있어서,
    하나 또는 그 이상의 워드 라인들의 상기 제 2 세트는 상기 선택된 워드 라인에 인접한 제 1 워드 라인과 제 2 워드 라인을 포함하고; 그리고
    상기 하나 또는 그 이상의 제 2 부스팅 신호들을 인가하는 단계는 상기 제 1 워드 라인과 상기 제 2 워드 라인에 제 1 부스팅 전압을 인가하는 것을 포함하는 것을 특징으로 하는 비휘발성 저장소의 프로그래밍의 일부로서 수행되는 방법.
  9. 제1항에 있어서,
    상기 그룹의 비트 라인에 사전충전 전압을 인가하고, 상기 제 1 사전충전 인에이블 신호들과 상기 제 2 사전충전 인에이블 신호들을 인가하고, 그리고 상기 제 1 부스팅 전압들과 상기 제 2 부스팅 전압들을 인가하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 저장소의 프로그래밍의 일부로서 수행되는 방법.
  10. 제1항에 있어서,
    비선택 비휘발성 저장 소자들의 상기 그룹은 비트 라인측과 소스 라인측을 구비한 NAND 스트링의 일부이고, 상기 비트 라인측은 상기 드레인측에 대응하고, 상기 소스 라인측은 상기 소스측에 대응하며;
    상기 제 1 사전충전 인에이블 신호들과 상기 제 2 사전충전 인에이블 신호들을 인가하는 단계와, 그리고 상기 제 1 부스팅 전압들과 상기 제 2 부스팅 전압들을 인가하는 단계는, 상기 소스 라인측에서의 선택 게이트 라인에 인접한 워드 라인으로 시작하여 상기 비트 라인측에서의 선택 게이트 라인에 인접한 워드 라인으로 끝나는 순서로 프로그램 신호를 인가하는 프로그래밍 프로세스의 일부로서 수행되는 것을 특징으로 하는 비휘발성 저장소의 프로그래밍의 일부로서 수행되는 방법.
  11. 제1항에 있어서,
    상기 프로그램 신호는 크기가 증가하는 일련의 전압 펄스들인 것을 특징으로 하는 비휘발성 저장소의 프로그래밍의 일부로서 수행되는 방법.
  12. 제1항에 있어서,
    상기 선택된 워드 라인은, 상기 프로그램 신호의 인가 동안, 프로그래밍이 금지될 상기 그룹의 비선택 비휘발성 저장 소자에 연결되고;
    상기 선택된 워드 라인은, 프로그래밍될 비휘발성 저장 소자들의 다른 그룹의 선택된 비휘발성 저장 소자에 연결되는 것을 특징으로 하는 비휘발성 저장소의 프로그래밍의 일부로서 수행되는 방법.
  13. 제1항에 있어서,
    비선택 비휘발성 저장 소자들의 상기 그룹은 플래시 메모리 셀들의 그룹인 것을 특징으로 하는 비휘발성 저장소의 프로그래밍의 일부로서 수행되는 방법.
  14. 제13항에 있어서,
    상기 플래시 메모리 셀들은 복수 상태 플래시 메모리 셀들인 것을 특징으로 하는 비휘발성 저장소의 프로그래밍의 일부로서 수행되는 방법.
  15. 비휘발성 메모리 시스템으로서,
    비트 라인 및 소스 라인과 통신하는 비휘발성 저장 소자들의 그룹과;
    상기 그룹과 통신하고, 상기 그룹의 특정 비휘발성 저장 소자에 대한 상기 비트 라인측 상에서의 워드 라인들의 제 1 세트 및 상기 특정 비휘발성 저장 소자에 대한 상기 소스 라인측 상에서의 워드 라인들의 제 2 세트를 포함하는 복수의 워드 라인들과; 그리고
    상기 복수의 워드 라인들과 통신하고, 부분적 프로그래밍 하에 놓여 있는 상기 제 1 세트의 각각의 워드 라인에 제 1 사전충전 인에이블 전압을 인가하고, 부 분적 프로그래밍 하에 놓여 있지 않는 상기 제 1 세트의 각각의 워드 라인에 제 2 사전충전 인에이블 전압을 인가하고, 그리고 상기 제 2 세트의 각각의 워드 라인에 제 3 사전충전 인에이블 전압을 인가하는 관리 회로를 포함하여 구성되고,
    상기 제 3 사전충전 인에이블 전압은 상기 제 2 사전충전 인에이블 전압보다 더 높고, 그리고 상기 제 2 사전충전 인에이블 전압은 상기 제 1 사전충전 인에이블 전압보다 더 낮은 것을 특징으로 하는 비휘발성 메모리 시스템.
  16. 제15항에 있어서,
    상기 제 3 사전충전 인에이블 전압은 상기 제 1 사전충전 인에이블 전압보다 더 높은 것을 특징으로 하는 비휘발성 메모리 시스템.
  17. 제15항에 있어서,
    상기 제 3 사전충전 인에이블 전압은 상기 제 1 사전충전 인에이블 전압과 동일한 것을 특징으로 하는 비휘발성 메모리 시스템.
  18. 제15항에 있어서,
    상기 관리 회로는,
    상기 제 1 사전충전 인에이블 전압을 인가한 이후 부분적 프로그래밍 하에 놓여 있는 상기 제 1 세트의 각각의 워드 라인에 제 1 부스팅 전압을 인가하고,
    상기 제 2 사전충전 인에이블 전압을 인가한 이후 프로그래밍 하에 놓여 있 지 않는 상기 제 1 세트의 각각의 워드 라인에 제 2 부스팅 전압을 인가하고, 그리고
    상기 제 3 사전충전 인에이블 전압을 인가한 이후 상기 제 2 세트의 각각의 워드 라인에 제 3 부스팅 전압을 인가하는 것을 특징으로 하는 비휘발성 메모리 시스템.
  19. 제18항에 있어서,
    상기 제 1 부스팅 전압과 상기 제 1 사전충전 인에이블 전압 간의 차이가 상기 제 2 부스팅 전압과 상기 제 2 사전충전 인에이블 전압 간의 차이와 실질적으로 동일하고, 그리고
    상기 제 3 부스팅 전압과 상기 제 3 사전충전 인에이블 전압 간의 차이가 상기 제 1 부스팅 전압과 상기 제 1 사전충전 인에이블 전압 간의 상기 차이와 실질적으로 동일한 것을 특징으로 하는 비휘발성 메모리 시스템.
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