KR20080100416A

KR20080100416A - 프로그램 혼란이 감소된 ｎａｎｄ 타입 비휘발성 메모리의최종-최초 모드 및 프로그래밍 방법

Info

Publication number: KR20080100416A
Application number: KR1020087008515A
Authority: KR
Inventors: 준 완; 제프리 더블유. 룻제
Original assignee: 샌디스크 코포레이션
Priority date: 2005-09-09
Filing date: 2006-09-06
Publication date: 2008-11-18
Also published as: TWI312155B; ATE486350T1; WO2007030536A1; JP4726958B2; EP1943652B1; DE602006017866D1; TW200735106A; EP1943652A1; KR100984563B1; JP2009508286A

Abstract

NAND 타입 비휘발성 메모리가 프로그램 혼란을 줄이도록 부스팅되는 금지된 메모리 엘리먼트들에 대해 프로그램 혼란의 발생 빈도를 줄이는 방식으로 프로그램되는 바, 워드라인 위치에 따라 부스팅 이득이 감소하게 된다. 이러한 결과를 얻기 위해, 상위 워드라인들이 먼저, 남아 있는 워드라인과는 상대적으로 순서에 상관없이 프로그램되도록 프로그램될 메모리 엘리먼트들의 워드라인 순서가 조정된다. 또한, 셀프 부스팅은 상위 워드라인에 대해 사용될 수 있으며, 반면에 소거 영역 셀프 부스팅이나 다른 것들이 남은 워드라인들에 대해 사용될 수 있다. 더욱이, 최초 워드라인과 관련된 것들 이후 프로그램되는 비휘발성 스토리지 엘리먼트들에 대해, 금지된 메모리 엘리먼트들의 채널을 선충전하는 단계가 상기 셀프 부스팅보다 먼저 채용될 수 있다.

NAND, 플래시, 부스팅, 프로그램 혼란, 워드라인, 시퀀스

Description

프로그램 혼란이 감소된 ＮＡＮＤ 타입 비휘발성 메모리의 최종-최초 모드 및 프로그래밍 방법{LAST-FIRST MODE AND METHOD FOR PROGRAMMING OF NON-VOLATILE MEMORY OF NAND TYPE WITH REDUCED PROGRAM DISTURB}

본 발명은 비휘발성 메모리의 프로그래밍에 관한 것이다.

반도체 메모리는 다양한 전자 제품에 사용되어 점점 대중화되고 있다. 예컨대, 비휘발성 반도체 메모리는 휴대전화, 디지털 카메라, 개인 휴대정보 단말기(PDA), 휴대용 연산 장치, 비-휴대용 연산장치 및 기타 장치에서 사용되고 있다. 전기적으로 소거가능하고 프로그램가능한 읽기 전용 메모리(Electrical Erasable Programmable Read Only Memory; EEPROM) 및 플래시 메모리가 가장 일반적인 비휘발성 반도체 메모리이다. 종래의 다기능(full-featured) EEPROM과는 달리, 플래시 메모리, EEPROM의 유형을 이용하여, 메모리 어레이의 전체 또는 부분의 콘텐츠를 한번에 제거할 수 있다.

EEPROM과 플래시 메모리는, 반도체 기판의 채널 영역 위에 위치하며 채널 영역으로부터 절연된 플로팅 게이트(floating gate)를 이용한다. 상기 플로팅 게이트는 소스와 드레인 영역 사이에 위치한다. 제어 게이트(control gate)는 상기 플로팅 게이트 위에 플로팅 게이트와 절연된 채로 제공된다. 상기 트랜지스터의 임계전 압(threshold voltage)은 상기 플로팅 게이트 상에 보존된 전하량에 의해 제어된다. 즉, 트랜지스터의 소스와 드레인 사이가 도통되도록 트랜지스터가 턴 온 되기 전에 상기 제어 게이트에 인가되어야만 하는 최소 전압의 크기는 상기 플로팅 게이트 상의 전하 레벨에 의해 제어된다.

일부 EEPROM과 플래시 메모리 소자들은 두 범위를 갖는 전하들을 저장하는 데 사용되는 플로팅 게이트를 가지며, 이에 따라 메모리 엘리먼트들이 두 상태들 사이, 즉 소거 상태와 프로그램된 상태로 프로그램/소거될 수 있다. 이러한 플래시 메모리 소자는 각 메모리 엘리먼트들이 1비트의 데이터를 저장할 수 있기 때문에 종종 바이너리 플래시 메모리 소자로 지칭되기도 한다.

다중-상태(multi-state)(다중 레벨(multi-level)이라고도 일컬어진다) 플래시 메모리 소자는 복수의 별개의 허용된/유효하게 프로그램된(allowed/valid programmed) 임계전압 범위들을 확인함으로써 실시된다. 별개의 임계전압 범위 각각은 메모리 소자에 인코딩된 데이터 비트들의 세트에 대해 선결정된(pre-determined) 값에 해당한다. 예를 들면, 각 메모리 엘리먼트들은 상기 엘리먼트들이 네 개의 별개 임계 전압 범위에 해당하는 네 개의 분리 전하 밴드(band)들 중 하나에 위치할 수 있을 때 2비트의 데이터를 저장할 수 있다.

일반적으로 프로그램 동작 동안 제어 게이트에 인가된 프로그램 전압(Vpgm)은 시간에 따라 크기가 증가하는 직렬 펄스들로 인가된다. 가능한 일 실시예에 있어서, 펄스들의 크기는 선결정된 단계 크기, 예컨대 0.2-0.4V만큼씩 잇따른 각 펄스들로 증가된다. 플래시 메모리의 제어 게이트들(또는 어떤 경우에 있어서는 스티 어링 게이트들)에는 Vpgm이 인가될 수 있다. 프로그램 펄스들 사이의 기간에는 검증 동작들이 수행된다. 즉, 병렬로 프로그램되는 엘리먼트들 그룹의 각 엘리먼트 프로그래밍 레벨은 프로그램되는 엘리먼트에 대한 검증레벨보다 동일한지 또는 큰지 확인하기 위해 연속되는 프로그래밍 펄스들 사이에서 판독된다. 다중 상태 플래시 메모리 엘리먼트들의 어레이에 대해서는, 상기 엘리먼트가 그것의 데이터를 조합한(data-associated) 검증 레벨에 도달하였는지 여부를 확인하기 위해 엘리먼트의 각 상태에 대해 검증 단계가 수행될 수 있다. 예컨대, 4가지 상태들에 데이터를 저장할 수 있는 다중 상태 메모리 엘리먼트는 3개의 비교 점에 대해 검증 동작을 수행하는 것이 필요할 수 있다.

또한, NAND 스트링의 NAND 플래시 메모리 소자와 같은 EEPROM 또는 플래시 메모리 소자를 프로그래밍할 때, 일반적으로 제어 게이트에 Vpgm이 인가되고 비트라인은 접지되며, 셀이나 메모리 엘리먼트, 예컨대 스토리지 엘리먼트의 채널로부터의 전자들이 플로팅 게이트 내로 주입되게 한다. 전자들이 플로팅 게이트에 축적될 때, 상기 플로팅 게이트가 음으로 하전되고 상기 메모리 엘리먼트의 임계 전압이 상승되어 상기 메모리 엘리먼트들은 프로그램된 상태로 여겨진다. 이러한 프로그래밍에 대한 추가 정보는 미국 특허 제6,859,397호 "Source Side Self Boosting Technique For Non- Volatile Memory"와, 2003년 7월 29일자 출원된 미국 특허 출원 공개 제2005/0024939호 "Detecting Over Programmed Memory,"에서 확인할 수 있으며, 둘 모두 본 명세서에 전체로서 편입된다.

프로그램될 메모리 엘리먼트의 제어 게이트에 Vpgm을 인가하기 위해서, Vpgm 이 적절한 워드라인에 인가된다. 그러나, 각 NAND 스트링들에서 하나의 메모리 엘리먼트는 동일 워드라인을 이용하기 때문에 상기 프로그램 전압을 겪게 될 것이다. 선택되지 않은 메모리 엘리먼트들은, 프로그램되었다는 뜻은 아니지만, "프로그램 혼란(program disturb)"라고 알려진 프로세스에 따라 의도하지 않았어도 프로그램될 수 있다.

이러한 프로그램 혼란을 방지하기 위해서는 개선된 메커니즘이 필요하다.

금지된 메모리 엘리먼트들에 대한 프로그램 혼란 빈도를 감소시키는 방식으로 비휘발성 메모리 엘리먼트들을 프로그래밍하는 방법이 제공된다.

일 실시예는 프로그램 혼란을 감소시키기 위해 그들 채널들이 부스팅 과정에 들어가지만은 그들의 워드라인으로 인하여 부스팅 효과의 감소를 겪는 메모리 엘리먼트들에 의한 프로그램 혼란의 발생 가능성에 대처한다.

이러한 결과를 얻기 위하여, 메모리 엘리먼트들이 프로그램될 때의 워드라인 순서(sequence)가 조절된다. 또한, 부스팅 기술들이 상기 워드라인 위치에 따라 적용될 수 있다. 또한, 금지된 메모리 엘리먼트들의 채널은 선충전(pre-charge)될 수 있는 바, 하위 워드라인들의 메모리 엘리먼트들을 프로그래밍할 때 비트라인 전하가 먼저 프로그램된 상위 워드라인들의 메모리 엘리먼트들에 의해 통과될 수 있다.

일 실시예에 있어서, 비휘발성 스토리지 엘리먼트들을 프로그래밍하는 방법은 연합된(associated) 다른 워드라인들 서브세트들을 이용하여 비휘발성 스토리지 엘리먼트들 세트에서의 비휘발성 스토리지 엘리먼트들의 다른 서브세트를 프로그래밍하는 단계를 포함하며, 여기서 상기 워드라인들은 순서적으로(in a sequence) 최초 워드라인부터 최종 워드라인까지 연장(extend)된다. 비휘발성 스토리지 엘리먼트들은 몇몇 개의 NAND 스트링들에 배열되고, 워드라인이 연장되는 순서와는 상대적으로 순서와 상관없이(out of sequence) 미리 정의된(predefined) 워드라인 순서를 이용하여 프로그램될 수 있다. 예컨대, 프로그래밍은 상비트라인이나 상기 세트의 드레인 측에서의, 또는 그 근처 하나 이상의 워드라인을 이용하여 수행될 수 있으며, 상기 워드라인들의 남은 부분을 이용하여 프로그래밍이 끝난 후에는, 공통이나 상기 세트의 소스 측에서 시작한다.

상기 방법은 만약 상기 세트의 비휘발성 스토리지 엘리먼트가 워드라인이 연장된 경우의 순서에 있어서 워드라인 순서(order)로 프로그램되는 것이라면, 상기 세트의 어떤 비휘발성 스토리지 엘리먼트가 정의된 레벨의 실패 비트를 겪는지 예상하는 결정에 기초한 순서없는 워드라인을 확인하는 데이터를 저장하는 단계를 더 포함한다.

또한, 순서에 상관없이 워드라인들에 의해 프로그램된 비휘발성 스토리지 엘리먼트들은 프로그램 혼란을 감소시키기 위해 셀프 부스팅과 같은 제1금지 모드를 이용하여 금지될 수 있으며, 반면에 남은 워드라인들에 의해 프로그램되는 비휘발성 엘리먼트들은 프로그램 혼란을 감소시키기 위해 소거영역 셀프 부스팅(erased area selfboositing)이나 리바이즈된 소거 영역 셀프 부스팅(revised erased area self boositing)과 같은 제2금지 모드를 이용하여 금지될 수 있다. 금지된 비휘발성 스토리지 엘리먼트들의 채널 선충전은 셀프 부스팅보다 먼저 수행될 수 있는데, 최초 워드라인과 관련된 것들 이후 프로그램되는 비휘발성 스토리지 엘리먼트들에 대해 그렇다.

도 1은 NAND 스트링의 평면도.

도 2는 도 1의 NAND 스트링의 등가 회로도.

도 3은 도 1의 NAND 스트링의 단면도.

도 4는 3개의 NAND 스트링들을 도시한 회로도.

도 5는 도 1의 NAND 스트링을 도시한 단면도로, 셀프 부스팅이 사용되는 곳에서 선택되지 않은 비휘발성 스토리지 엘리먼트들에 대한 채널 부스팅의 워드라인 의존성을 더 도시한 것.

도 6은 채널 부스팅 전위의 워드라인 의존성을 나타낸 그래프.

도 7은 도 1의 NAND 스트링을 도시한 단면도로, 소거 영역 셀프 부스팅이 사용되는 곳에서, 그것의 소스 측 인접 메모리 엘리먼트가 프로그램되는 선택되지 않은 비휘발성 스토리지 엘리먼트에 대한 게이트 유발 드레인 누설(gate induced drain leakage)을 더 나타낸 도면.

도 8은 비휘발성 메모리 시스템의 블럭도.

도 9는 비휘발성 메모리 어레이의 블럭도.

도 10은 소거된 상태에서 프로그램된 상태로 곧바로 프로그래밍되는 다중 상태 소자의 임계 전압 분포들의 예시 세트를 도시한 것.

도 11은 소거된 상태에서 프로그램된 상태로 2-통과(pass) 프로그래밍되는 다중 상태 소자의 임계 전압 분포들의 예시 세트를 도시한 것.

도 12A-C는 다양한 임계 전압 분포들과 비휘발성 메모리를 프로그래밍하는 프로세스를 도시한 것.

도 13은 프로그램 혼란 빈도를 감소시킴과 아울러 비휘발성 스토리지를 프로그래밍하는 프로세스를 도시한 순서도.

도 14는 프로그램 혼란 빈도를 감소시키는 방식으로 제1과 제2서브세트의 비휘발성 스토리지 엘리먼트들을 프로그래밍하기 위한 워드라인 순서를 도시한 것.

도 15는 비휘발성 스토리지 엘리먼트들의 사용을 기초로 하여 비휘발성 스토리지 엘리먼트들을 프로그램하기 위해 워드라인의 순서를 조절하는 프로세스를 도시한 순서도.

도 16은 워드라인 관련 비휘발성 스토리지 엘리먼트들을 프로그램하기 위한 프로세스를 나타낸 순서도.

도 17은 종래의 프로그래밍 모드와 비교하여 최종-최초 프로그래밍 모드를 사용한 상위 워드라인들에 대한 실패 비트 수 감소를 나타낸 그래프.

도 18은 선-충전이 사용된 곳에서, 금지된 NAND 스트링에 대한 전압 파형들을 나타낸 타임라인.

도 19는 프로그램된 NAND 스트링에 대한 전압 파형들을 나타낸 타임라인.

본 발명을 실시하기 위한 비휘발성 메모리 시스템의 적절한 일 예는 NAND 플래시 메모리 구조를 사용하는 것으로, 복수 개의 트랜지스터들이 NAND 스트링의 두 개의 선택 게이트 사이에 직렬로 배열된다. 도 1은 1개의 NAND 스트링을 나타낸 평면도이다. 도 2는 상기 도 1의 등가 회로도이다. 도 1과 2에 도시된 NAND 스트링은 직렬로 연결된 네 개의 트랜지스터들(100, 102, 104, 106)을 포함하여 구성되며, 제1선택 게이트(120)와 제2선택 게이트(122) 사이에 위치한다. 선택 게이트들(120, 122)은 NAND 스트링을 비트라인 콘택트(126)와 소스라인 콘택트(128)에 각각 연결한다. 선택 게이트들(120, 122)은 제어 게이트들(120CG, 122CG)에 적절한 전압들을 인가함으로써 각각 제어된다. 각 트랜지스터들(100, 102, 104, 106)은 제어 게이트와 플로팅 게이트를 갖는다. 트랜지스터(100)는 제어 게이트(100CG)와 플로팅 게이트(100FG)를 갖는다. 트랜지스터(102)는 제어 게이트(102CG)와 플로팅 게이트(102FG)를 포함한다. 트랜지스터(104)는 제어 게이트(104CG)와 플로팅 게이트(104FG)를 포함한다. 트랜지스터(106)은 제어 게이트(106CG)와 플로팅 게이트(106FG)를 포함한다. 제어 게이트들(100CG, 102CG, 104CG, 106CG)는 각각 워드라인들(WL3, WL2, WL1, WL0)에 연결된다. 하나의 가능한 설계에 있어서, 트랜지스터들(100, 102, 104, 106)은 각 메모리 셀들이거나 엘리먼트들이다. 다른 설계에 있어서, 상기 메모리 엘리먼트들은 복수 개의 트랜지스터들을 포함할 수 있으며, 또한 도 1과 2에 도시된 것과 다를 수 있다. 선택 게이트(120)는 드레인 선택 라인(SGD)에 연결되고, 반면에 선택 게이트(122)는 소스 선택 라인(SGS)에 연결된다.

도 3은 상술한 NAND 스트링의 단면도를 제공한다. NAND 스트링의 트랜지스터는 p-우물 영역(140)에 형성된다. 각 트랜지스터는 제어 게이트(100CG, 102CG, 104CG, 106CG)와 플로팅 게이트(100FG, 102FG, 104FG, 106FG)를 포함하는 스택형 게이트 구조를 포함하여 구성된다. 상기 플로팅 게이트들은 산화물이나 다른 절연막의 상부 p-우물의 표면에 형성된다. 제어 게이트는 플로팅 게이트 위에 있고, 인터-폴리실리콘 유전막은 상기 제어 게이트와 플로팅 게이트를 분리한다. 상기 메모리 엘리먼트(100, 102, 104, 106)의 제어 게이트들은 워드라인을 형성한다. N+ 도핑된 층들(130, 132, 134, 136, 138)은 인접하는 엘리먼트들 사이에서 공유되고, 상기 엘리먼트들은 서로 직렬로 NAND 스트링을 형성하면서 연결된다. 이러한 N+ 도핑된 층들은 각 엘리먼트들의 소스와 드레인을 형성한다. 예컨대, N+ 도핑된 층(130)은 트랜지스터(122)의 드레인과 트랜지스터(106)의 소스로서 제공되고, N+ 도핑된 층(132)는 트랜지스터(106)의 드레인과 트랜지스터(104)의 소스로서 제공되고, N+ 된 층(134)는 트랜지스터(104)의 드레인과 트랜지스터(102)의 소스로서 제공되며, N+ 도핑된 층(136)은 트랜지스터(102)의 드레인과 트랜지스터(120)의 소스로서 제공된다. N+ 도핑된 층(128)이 복수개의 NAND 스트링의 공통 소스라인에 연결됨과 아울러, N+ 도핑된 층(126)은 NAND 스트링의 비트라인에 연결된다.

도 1-3이 NAND 스트링의 4개의 메모리 엘리먼트들을 도시하고 있지만, 네 개의 트랜지스터들을 사용하는 것은 단지 일 예로서 제공되었음을 유의하라. 본 명세서에 설명된 기술을 사용한 NAND 스트링은 네개의 메모리 엘리먼트들 또는 네 개 이상의 메모리 엘리먼트들을 가질 수 있다. 예를 들면, 일부 NAND 스트링은 8개, 16개, 32개, 64개 또는 그 이상의 엘리먼트들을 포함할 것이다. 본 명세서에서의 논의는 NAND 스트링의 메모리 엘리먼트들의 특정 개수에 한정되지 않는다.

각 메모리 엘리먼트는 아날로그나 디지털 형태로 표시된 데이터를 저장할 수 있다. 1비트의 디지털 데이터를 저장할 때, 메모리 엘리먼트의 가능한 임계 전압들의 범위는 2개의 범위로 나누어지는데, 이는 논리 데이터 "1"과 "0"으로 할당된다. NAND 타입 플래시 메모리의 일 실시예에 있어서, 임계 전압은 메모리 셀이 소거된 이후 음(negative)이며, 이 경우 논리 "1" 상태로 정의될 수 있다. 프로그램 동작 후에는 상기 임계 전압은 양(positive)이며, 이 경우 논리 "0"의 상태로 정의될 수 있다. 상기 임계전압이 음이고 제어 게이트에 0V를 인가함으로써 판독이 시도될 때는, 메모리 엘리먼트가 논리 1이 저장되었음을 나타내기 위해 턴 온(turn on)될 것이다. 임계 전압이 양이고 제어 게이트에 0V를 인가함으로써 판독이 시도될 때는, 메모리 엘리먼트가 턴 온되지 않을 것이며, 이것은 논리 0이 저장되었음을 나타낸다.

또한 메모리 엘리먼트는 다중 상태들을 저장할 수 있으며, 따라서 복수 비트들의 디지털 데이터를 저장한다. 다중 상태들의 데이터을 저장하는 경우에, 임계 전압 창은 상태들의 갯수로 나누어진다. 예컨대, 네 개의 상태들이 사용되는 경우, "11", "10", "01", "00"의 데이터 값으로 할당된 네 개의 임계 전압 범위들이 있게 되는 것이다. NAND 타입 메모리의 일 예에 있어서, 소거 동작 이후의 임계 전압은 음이며 "11"로 정의된다. 의 임계 전압들은 "10", "01", "00" 상태에 대해 사용된다. 일부 실시예에서는, 데이터 값들(예컨대 논리 상태들)이 그레이 코드 할당법(Gray code assignment)을 이용하여 임계 범위에 할당되는데, 플로팅 게이트의 임계전압이 그 인접하는 물리적 상태로 일탈하여 시프트하면, 단지 하나의 비트만 영향을 받도록 하기 위함이다. 메모리 엘리먼트에 프로그램된 데이터와 상기 엘리 먼트의 임계전압 범위들 사이의 특정한 관계는 그 메모리 엘리먼트를 위해 채용된 데이터 인코딩 설계(data encoding scheme)에 따라 달라진다. 예컨대, 미국 특허 제 6,222,762호와 2003년 6월 13일 출원(출원 번호 제10/461,244호)되고 2004년 12월 16일 출원공개(출원공개 번호 제2004/0255090호)된 "Tracking Cells For A Memory System"라는 제목의 미국 특허 출원은 둘다 그 전체가 본 발명에 참조로서 편입되며, 다중-상태 플래시 메모리 엘리먼트들의 다양한 데이터 인코딩 설계에 대해 설명하고 있다.

NAND-타입 플래시 메모리들과 그것의 작동방법의 관련 예들은 하기한 미국 특허/특허 출원에서 제공되며, 이들 모두 전체가 본 발명에 참조로서 편입된다. 미국 특허 제5,386,422호; 미국 특허 제5,570,315호; 미국특허 제5,774,397호; 미국 특허 제6,046,93호; 미국 특허 6,456,528호; 그리고, 미국 특허 제6,522,580호. 또한 NAND 플래시 메모리에 더해 비휘발성 메모리의 다른 타입들도 본 발명에 이용될 수 있다.

플래시 EEPROM 시스템에 유용한 다른 타입의 메모리 셀은 전하 포획 엘리먼트로서, 이것은 비휘발성 방식으로 전하를 저장하기 위해 도전성 플로팅 게이트의 자리에 비-도전성 유전물질을 이용한다. 이러한 엘리먼트는 Chan et al.의 "A True Single-Transistor Oxide-Nitride-Oxide EEPROM Device,"(IEEE Electron Device Letters, Vol. EDL-8, No. 3, March 1987, pp. 93-95)의 논문에 기술되어 있다. 실리콘 산화물, 실리콘 질화물 및 실리콘 산화물(ONO)로 이루어진 3중 유전층은 도전성 제어 게이트와 메모리 셀 위 반도전성 기판 사이에 샌드위치된다. 상기 셀은 셀 채널로부터 질화물로 전자들을 주입함으로써 프로그램되는데, 전하들은 한정된 영역에서 포획되고 저장된다. 그 다음 이러한 저장된 전하는 감지할 수 있는 방법으로 셀 채널 일부분의 임계전압을 변화시킨다. 상기 셀은 상기 질화물로 핫 정공(hot hole)들을 주입함으로써 소거된다. 또한, Nozaki et al.의 "A 1-Mb EEPROM with MONOS Memory Cell for Semiconductor Disk Application,"(IEEE Journal of Solid-State Circuits, Vol. 26, No. 4, April 1991, pp. 497-501)을 보면, 분리-게이트(split-gate) 구성에서의 유사 셀을 기술하고 있는데, 여기서 도핑된 폴리실리콘 게이트는 메모리 셀의 일부분 위로 연장되어 분리 선택 트랜지스터(separate select transistor)를 형성한다. 후술할 두 논문은 그 전체가 참조로서 본 명세서에 편입된다. William D. Brown와 Joe E. Brewer가 편집한 1998년의 IEEE Press의 "Nonvolatile Semiconductor Memory Technology"의 1.2섹션에 언급된 프로그래밍 기술들은 본 명세서에 참조로서 편입되며, 또한 유전체 전하-포획 소자들에 적용할 수 있는 섹션이라는 면에서도 기술되었다. 이 단락에서 기술된 메모리 셀들은 또한 본 발명에 사용될 수 있다. 이와 같이, 본 명세서에서 설명된 기술은 별개 메모리 셀들의 절연 영역들 사이를 연결하는 데에도 적용될 수 있다.

각각의 셀에 2개의 비트들을 저장하는 방법에 대한 또 다른 접근법에 대해서는 Eitan et al.의 "NROM: A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell,"(IEEE Electron Device Letters, vol. 21, no. 11, November 2000, pp. 543-545)에 설명되어 있다. ONO 유전층은 소스와 드레인 확산부 사이의 채널에 걸쳐서 연장된다. 1개의 데이터 비트의 전하는 상기 드레인에 인접한 유전층에 편재되고, 다른 데이터 비트의 전하는 상기 소스에 인접한 유전층에 편재된다. 다중-상태 데이터 스토리지는 상기 유전체 내에 공간적으로 분리된 전하 스토리지의 바이너리 상태들을 분리하여 판독함으로써 얻어진다. 본 단락에 설명된 상기 메모리 셀들은 본 발명에 사용될 수 있다.

도 4는 3개의 NAND 스트링의 회로도이다. NAND 구조를 이용하는 일반적인 플래시 메모리 시스템의 아키텍쳐는 몇 개의 NAND 스트링을 포함할 것이다. 예를 들면, 3개의 NAND 스트링(201, 203, 205)이 더 많은 수의 NAND 스트링을 가지는 메모리 어레이 내에 도시되어 있다. 각 NAND 스트링은 2개의 선택 트랜지스터들과 네 개의 메모리 엘리먼트들을 포함하여 구성된다. 예를 들어, NAND 스트링(201)은 선택 트랜지스터들(220, 230)과 메모리 엘리먼트들(222, 224, 226, 228)을 포함한다. NAND 스트링(203)은 선택 트랜지스터들(240, 250)과 메모리 엘리먼트들(242, 244, 246)을 포함한다. NAND 스트링(205)은 선택 트랜지스터들(260, 270)과 메모리 엘리먼트들(262, 264, 268)을 포함한다. 각 NAND 스트링은 NAND 스트링의 선택 트랜지스터에 의해 소스 라인에 연결된다(즉, 선택 트랜지스터 230, 250 또는 270). 선택 라인(SGS)는 소스 측 선택 게이트들을 제어하기 위해 사용된다. 다양한 NAND 스트링들(201, 203, 205)이 선택 트랜지스터들(220, 240, 260) 등에 의해 각각의 비트라인들(202, 204, 206)에 연결되는 바, 상기 NAND 스트링들은 드레인 선택 라인(SGD)에 의해 제어된다. 다른 실시예들에 있어서, 선택 라인들은 반드시 공통될 필요는 없다. 워드라인(WL3)은 메모리 엘리먼트(222)와 메모리 엘리먼트(242)에 대한 제어 게이트들에 연결된다. 워드라인(WL2)은 메모리 엘리먼트(224)와 메모리 엘 리먼트(244)에 대한 제어 게이트들에 연결된다. 워드라인(WL1)은 메모리 엘리먼트(226)과 메모리 엘리먼트(246)에 대한 제어 게이트들에 연결된다. 워드라인(WL0)는 메모리 엘리먼트(228)과 메모리 엘리먼트(248)에 대한 제어 게이트들에 연결된다. 도시된 바와 같이 각 비트라인과 각 NAND 스트링은 어레이의 컬럼(column)들 또는 메모리 엘리먼트들 세트를 포함하여 구성된다. 워드라인들(WL3, WL2, WL1 및 WL0)은 상기 어레이나 세트의 로우(row)들을 포함하여 구성된다. 각 워드라인은 로우의 각 메모리 엘리먼트들의 제어 게이트를 연결한다. 예를 들면, 워드라인(WL2)는 메모리 엘리먼트들(224, 244, 264)에 대한 제어 게이트들에 연결된다.

각 메모리 엘리먼트는 데이터(아날로그 또는 디지털)를 저장할 수 있다. 1비트의 디지털 제이터를 저장할 때, 가능한 메모리 엘리먼트 임계 전압들의 범위가 논리 데이터 "1"과 "0"으로 할당된 두 개의 범위로 나눠진다. NAND 타입 플래시 메모리의 일 실시예에 있어서, 메모리 엘리먼트가 소거된 후에는 임계 전압이 음의 값이며, 논리 "1"로 정의된다. 프로그램 동작 후에는 임계 전압이 양이며 논리 "0"으로 정의된다. 임계 전압이 음이고 판독이 시도될 때에는, 메모리 엘리먼트는 논리 1이 저장됨을 표시하기 위하여 턴 온(turn on)될 것이다. 임계 전압이 양이고 판독 동작이 시도될 때에는, 메모리 엘리먼트들은 턴 온되지 않을 것이며, 이것은 논리 0이 저장되었음을 표시한다. 메모리 엘리먼트는 또한 다중 레벨의 정보, 예를 들면 멀티 비트의 디지털 데이터를 저장할 수 있다. 이 경우, 가능한 임계 전압들의 범위는 데이터 레벨들의 개수로 나눠진다. 예컨대, 4개 레벨의 정보가 저장될 때, 데이터 값이 "11", "10", "01" 및 "00"으로 할당된 네 개의 임계 전압 범위들 이 있게 될 것이다. NAND 타입 메모리의 일 예에 있어서, 소거 동작 이후의 임계 전압은 음이며 "11"로 정의된다. 양의 임계 전압들은 "10", "01" 및 "11"의 상태들에 대해 사용된다.

NAND 타입 메모리들과 그 작동 방법의 관련 예들은 하기한 미국 특허에서 제공되며, 이들 모두 전체가 본 발명에 참조로서 편입된다. 미국 특허 제5,522,580호; 미국 특허 제5,570,315호; 미국 특허 제5,774,397호; 미국 특허 제6,046,935호 그리고 미국 특허 제6,456,528호.

플래시 메모리 엘리먼트들을 프로그래밍할 때, 프로그램 전압이 상기 엘리먼트의 제어 게이트에 인가되고 상기 엘리먼트에 관련된 비트라인이 접지된다. 채널로부터의 전자들이 플로팅 게이트로 주입된다. 플로팅 게이트에 전자들이 쌓일 때, 플로팅 게이트는 음으로 하전되고 엘리먼트의 임계 전압이 상승된다. 프로그램될 엘리먼트의 제어 게이트에 프로그램 전압을 인가하기 위하여, 적절한 워드라인 상에 프로그램 전압이 인가된다. 상술한 바와 같이, 워드라인은 또한 같은 워드라인을 공유하는 다른 NAND 스트링들의 한 엘리먼트에 각각 연결된다. 예를 들어, 도 4의 엘리먼트(224)를 프로그래밍할 때, 프로그램 전압은 엘리먼트(244)의 제어 게이트에도 인가될 것이다. 같은 워드라인에 연결된 다른 엘리먼트들을 프로그래밍하지 않으면서 워드라인 상의 하나의 엘리먼트들을 프로그램하고자 할 때, 예를 들면, 엘리먼트(244)가 아니라 엘리먼트(224)를 프로그램하고자 할 때에는 문제가 발생한다. 프로그램 전압은 워드라인에 연결된 모든 엘리먼트들에 인가되기 때문에 선택되지 않은 상기 워드라인 상의 엘리먼트(프로그램되지 말아야 할 엘리먼트), 특히 프로그래밍을 위해 선택된 엘리먼트에 인접한 엘리먼트는 의도하지 않았음에도 프로그램될 수 있는 바, 프로세스 중의 프로그램 혼란(program disturb)라고 지칭된다. 예를 들면, 엘리먼트(224)를 프로그래밍할 때, 인접한 엘리먼트(244)가 의도하지 않게 프로그램될 수 있는 것과 관계된다.

프로그램 혼란을 방지하기 위해서 몇몇 개의 기술들이 채용될 수 있다. "셀프 부스팅(self boosting)"이라고 알려진 기술에서는 선택되지 않은 비트라인들이 전기적으로 절연되며 통과 전압(pass voltage)(예컨대, 10V)이 프로그래밍 동안 선택되지 않은 워드라인들에 인가된다. 선택되지 않은 워드라인들은 선택되지 않은 비트라인들에 연결되는데, 선택되지 않은 비트라인들의 채널에 전압(예컨대 8V)이 존재하도록 만들며, 이는 프로그램 혼란을 감소시키는데 도움이 된다. 따라서, 셀프 부스팅은 터널 산화물 양단에 걸리는 전압을 낮추게 하는 부스트 전압(voltage boost)이 채널 내에 존재하도록 함으로써 프로그램 혼란을 감소시킨다.

NAND 스트링은 보통(전부는 아니지만) 소스 측으로부터 드레인 측으로, 예컨대 메모리 엘리먼트(228)로부터 메모리 엘리먼트(222)로 프로그램된다. 예컨대, NAND 스트링(201)에 앞서 NAND 스트링(203)이 프로그램되는 것을 가정해 보자. NAND 스트링(201)의 최종(또는 최종 근처의) 메모리 엘리먼트를 프로그램하기 위해 프로그래밍 프로세스가 준비될 때, 만약 금지된 NAND 스트링의 이전에 프로그램된 메모리 엘리먼트들(예컨대 NAND 스트링(203))의 전부 또는 대부분이 프로그램되었다면, 이전에 프로그램된 메모리 엘리먼트들의 플로팅 게이트에는 음의 전하가 있게 된다. 결과적으로, 부스팅 전위(boosting potential)는 NAND 스트링(203)의 부 분에서 충분히 높은 값을 얻을 수 없으며 마지막 몇몇 개의 워드라인들과 관련한 NAND 스트링(203)의 엘리먼트들에 여전히 프로그램 혼란이 있을 수 있다. 예컨대, NAND 스트링(201)의 프로그래밍 엘리먼트(222)를 프로그래밍할 때, 만약 NAND 스트링(203)의 엘리먼트들(248, 246, 244)이 이전에 프로그램되었다면, 그들의 트랜지스터들(244, 246, 248)의 각각은 그것들의 플로팅 게이트에 음의 전하를 가지게 되는데 이것은 셀프 부스팅 프로세스를 제한할 것이며 엘리먼트(242)에 프로그램 혼란을 일으킬 가능성이 있다.

로컬 셀프 부스팅(LSB; local self boosting)과 소거 영역 셀프 부스팅(EASB; erased area self boosting)은 이전에 프로그램된 엘리먼트들의 채널을 금지될 엘리먼트의 채널로부터 분리함으로써 기존의 셀프 부스팅의 문제점을 해결하고자 하였다. 예를 들어, 만약 도 4의 엘리먼트(224)가 프로그램된다, LSB와 EASB는 이전에 프로그램된 엘리먼트들(246, 248)로부터 엘리먼트(244)의 채널을 분리함으로써 엘리먼트(244)에서의 프로그래밍을 금지하려고 한다. LSB 기술에 의해, 프로그램될 엘리먼트에 대한 비트라인은 접지된 상태이며 금지될 엘리먼트를 가지는 NAND 스트링의 비트라인은 Vdd에 있다. 프로그램 전압(Vpgm) (예를 들어 20V)는 선택된 워드라인 상으로 주입된다. 상기 선택 워드 라인에 인접하는 워드라인들은 0V에 해당하며 선택되지 않은 남은 워드라인들은 Vpass에 해당한다. 예컨대, 비트라인(202)은 0V에 해당하며 비트라인(204)는 Vdd에 해당한다. 선택된 워드라인(WL2)(엘리먼트(224)를 프로그램하기 위한)은 Vpgm에 해당한다. 인접하는 워드라인 Wl1과 WL3은 0V이며, 다른 워드라인들(예컨대 WL0)는 Vpass에 해당한다.

EASB는 단지 소스 측 인접 워드라인이 0V라는 것을 제외하고는 LSB와 유사하다. 드레인 측 인접 워드라인은 Vpass에 해당한다. 만약 Vpass가 너무 낮으면 채널에서의 부스팅은 프로그램 혼란을 방지할만큼 충분하지 않을 것이다. 만약 Vpass가 너무 높으면 선택되지 않은 워드라인들이 프로그램될 것이다. 예컨대 WL1는 Vpass 대신 0V에 해당하며 반면에 WL3는 Vpass에 해당한다. 일 실시예에서는 Vpass가 7-10V이다.

LSB와 EASB가 셀프 부스팅에 대해 개선된 점을 제공함과 아울러, 그것들은 또한 소스 측 인접 엘리먼트(엘리먼트(246)은 엘리먼트(244)의 소스 측 인접)이 프로그램되거나 소거되었는지에 의존하는 문제를 제공한다. 만약 소스 측 인접 엘리먼트가 프로그램되면, 그것의 플로팅 게이트 상에는 음 전하가 있게 된다. 또한, 음전하로 충전된 게이트 하에서는 큰 값의 역바이어스된 접합(highly reverse biased juntion)이 존재하고, 이는 게이트 유도 드레인 누설(GIDL; gate induced drain leakage)을 야기할 수 있으며, 여기서 전자들이 부스팅된 채널로 누출된다. GIDL은 접합에서 큰 값의 바이어스을 갖거나 낮거나 또는 음의 값의 게이트 전압에서 일어나는데, 이것은 정확히 소스 측 인접 엘리먼트가 프로그램되고 드레인 접합이 부스팅될 때의 바로 그 경우이다. GIDL은 부스팅된 전압이 너무 조기에(prematurely) 누설되어 프로그램 오류를 초래하며, 셀 치수들의 스케일링에 따라 요구되는 급작스럽고 고농도로 도핑된 접합(abruptly and highly doped juction)에서 더욱 심각해지게 된다. 만약 누출 전류가 충분히 크면, 채널 영역의 부스팅 전위는 감소할 수 있으며 결과적으로 프로그램 혼란이 일어난다. 또한, 프 로그램될 워드라인이 드레인에 근접할 수록 부스팅된 접합에 더 적은 전하들이 존재한다. 따라서, 부스팅된 접합의 전압은 빠르게 감소할 것이며 프로그램 혼란을 일으킨다.

만약 소스 측 인접 메모리 엘리먼트가 소거되면, 플로팅 게이트 상에 양의 전하가 존재하며, 트랜지스터의 임계 전압은 음으로 될 것이다. 트랜지스터는 0V가 워드라인에 인가될 때에도 턴 오프(turn off)되지 않을 것이다. 메모리 엘리먼트가 온(on)이 되면 상기 NAND 스트링은 EASB 모드에서 동작하지 않는다. 오히려 그 NAND 스트링이 셀프 부스팅 모드에서 동작하는데, 이 경우 전술한 바와 같은 문제점을 갖는다. 이러한 시나리오는 다른 소스 측 엘리먼트들이 프로그램되는 경우에 가장 가능성이 높으며, 이것은 소스 측 부스팅을 제한한다. 이러한 이슈는 단채널 길이(shorther channel lengths)에서 가장 큰 문제가 된다.

도 5는 도 1의 NAND 스트링의 단면도로, 선택되지 않은 비휘발성 스토리지 엘리먼트들의 채널 부스팅의 워드라인 의존성을 더 도시한 것인 바, 여기에서는 셀프 부스팅이 사용되었다. 이 예에서, NAND 스트링은 먼저 프로그램되었으며, 음전하(e-)가 플로팅 게이트들(106FG, 104FG, 102FG) 내로 프로그램되었다. 선택되지 않는 NAND 스트링의 플로팅 게이트(100FG)를 가지는 메모리 엘리먼트와 함께 워드라인을 공유하는 선택된 NAND 스트링의 메모리 엘리먼트 내로 전하가 프로그램될 때, 선택되지 않은 NAND 스트링의 플로팅 게이트(100FG) 근처 채널 전압을 부스팅하기 위해 Vpass 전압을 이용하여 셀프 부스팅이 적용된다. 그러나, 플로팅 게이트들(106FG, 104FG, 102FG) 상의 음 전하들은 부스팅 전위(Vboost)를 감소시키는 바, 음전하(-)는 워드라인의 프로그래밍 전압(Vpgm) 때문에 플로팅 게이트(100FG)에 있게 되고, 결국 프로그램 혼란을 일으킨다. Vdd는 드레인 측 제어 게이트(120CG)에 인가된 전압을 나타낸다. 이러한 전압은, 프로그래밍 하기 위한 선택된 NAND 스트링을 접지하면서 적절한 제어 게이트가 턴 온되게 하는 데 충분한 값이지만, 선택되지 않은 NAND 스트링을 분리시기키 위해 적절한 제어 게이트가 오프로 남아 있도록 하는 데에도 충분히 작은 값이다. 채널 부스팅 전위와 셀프 부스팅을 위한 워드라인 사이의 관계는 도 6에서 볼 수 있다.

도 6은 어떻게 채널 부스팅 전위가 더 상위 워드라인에 대해 감소되는지를 도시한 그래프이다. 전술한 바와 같이, 선택되지 않은 메모리 엘리먼트들-이것들이 프로그램되었다는 의미는 아니나, 프로그램될 메모리 엘리먼트와 같이 동일한 워드라인 상에 있다-은 프로그램 전압을 겪게 되며 의도하지 않게 프로그램될 수 있다. 이것을 방지하기 위해서, 프로그래밍 동안 선택되지 않은 비트라인들을 전기적으로 절연시키고 선택되지 않은 워드라인에 통과 전압(Vpass)을 인가하기 위하여 셀프 부스팅이 이용되는 바, 이러한 셀프 부스팅은 전압(Vboost)이 선택되지 않은 비트라인들의 채널에 존재하게 한다. 그러나, 선택되지 않은 비트라인의 주어진 메모리 엘리먼트들에 대해서, Vboost는 이전에 프로그램된 메모리 엘리먼트들의 플로팅 게이트들에 존재하는 음전하들에 의해 감소된다. 상기 효과는 축적되며 Vboost는 상위 워드라인들과 관련된 메모리 엘리먼트들에 대해 더 감소되며, 하위 워드라인들과 관련된 메모리 엘리먼트들 이후에 프로그램된다. 결과적으로, 부스팅 전위는 충분히 높지 않을 수 있으며, 마지막 몇몇 워드라인들에 여전히 프로그램 혼란이 있 을 수 있다. 부스팅 전위의 감소는 상위 워드라인에 대해 명백하다. 표시된 데이터들은 16개의 워드라인 메모리 디바이스에 대한 것이지만, 더 많은 또는 더 적은 워드라인들을 가지는 디바이스에 대해서도 유사한 경향이 예상된다.

도 7은 도 1의 NAND 스트링의 단면도로, 그 소스측 인접 메모리 엘리먼트가 프로그램된 선택되지 않은 비휘발성 스토리지 엘리먼트에 대한 GIDL을 추가 도시한 것인 바, 여기서 소거 영역 셀프 부스팅(EASB)이 사용되었다. 이 실시예에서, NAND 스트링은 먼저 프로그램되었으며 음전하들(e-)은 플로팅 게이트(106FG, 104FG) 내로 프로그램되었다. 선택되지 않은 NAND 스트링 플로팅 게이트(102FG)를 가지는 메모리 엘리먼트와 워드라인을 공유하는 선택된 NAND 스트링의 메모리 엘리먼트 내로 전하가 프로그램될 때, 선택되지 않은 NAND 스트링의 플로팅 게이트(102FG) 근처 채널의 전압을 부스트하도록 전압(Vpass)를 이용하여 기존의 EASB가 적용된다. 그러나, 전술한 바와 같이, 인접하는 소스 측 워드라인에 커플링을 감소시키기 위해 0V가 인가되며 이는 플로팅 게이트(104FG)와 관련된다. 소스 측 인접 엘리먼트들이 프로그램되기 때문에 그것의 플로팅 게이트(104FG)에 음전하가 존재한다. 화살표로 표시된 바와 같이, 0V가 제어 게이트에 인가되고, GIDL을 일으키는 음으로 하전된 게이트 하에서 큰 값의 역바이어스된 접합(highly reverse biased juntion)이 존재한다.

이를 나타내기 위해, 리바이즈된 EASB(REASB; revised EASB)는 플로팅 게이트(106FG)와 관련된 워드라인에 인가되는 전압을 Vpass로부터 0V로 변화시킴으로써, 그리고 플로팅 게이트(104FG)와 관련된 워드라인에 인가된 전압을 0V로부터 Vdd로 변화시킴으로써 제공될 수 있다. 전술한 바와 같이, EASB를 이용하여, 소스 측 인접부가 프로그램되고 0V가 인가되면, 이것이 GIDL을 발생시킬 수 있는데, 부스팅된 접합 영역으로부터 전하가 없어지게 한다. 또한, 프로그램될 워드라인이 드레인에 근접할수록, 커패시턴스가 작아지기 때문에 더 작은 전하가 부스팅된 접합에 존재한다. 따라서, 부스팅된 접합에서의 전압은 급격하게 떨어질 것이며, 프로그램 혼란을 유발한다. REASB을 이용해서, 예컨대, WL4가 프로그래밍에 현재 사용되는 하위 워드라인이라고 가정해 보자. 상기 REASB 모드는 다음 하위 워드라인, WL3에 0V 대신 Vdd를 인가하고, 다음 두 번째 하위 워드라인, WL2에 Vpass 대신 0V를 인가함으로써 EASB를 리바이즈한다. Vpass는 WL1과 남아 있는 하위 워드라인들에 인가된다. 정규 및 수정된 EASB 모드들 둘 다에서, Vpass가 다음 상위 워드라인(WL5)과 남아 있는 상위 워드라인들에 인가된다.

REASB의 프로그램 혼란 실패 모드는 금지된 NAND 스트링의 선프로그램된 메모리 엘리먼트들이 NAND 스트링의 나중 프로그램된 메모리 엘리먼트들의 채널 부스팅 전위를, 부스팅 모드 중 하나를 이용하여, 감소시킬 수 있다는 점에서 EASB의 것과 유사하며, 도 6과 관련하여 전술한 바와 같다.

도 8은 본 발명을 구현하는 데 사용될 수 있는 플래시 메모리 시스템 디자인의 블럭도이다. 이 시스템에서, 메모리 엘리먼트 어레이(302)는 컬럼 제어 회로(304), 로우 제어 회로(306) , c-소스 제어 회로(310) 및 p-우물 제어 회로(308)에 의해 제어된다. 컬럼 제어 회로(304)는 메모리 엘리먼트들에 저장된 데이터를 판독하고, 프로그램 동작 동안 메모리 엘리먼트들의 상태를 확인하고, 그리고 프로 그래밍을 촉진시키거나 금지하기 위해 비트라인들(BLs)의 전위 레벨들을 제어하도록 메모리 엘리먼트 어레이(302)의 비트라인에 연결된다. 로우 제어 회로(306)은 워드라인들 중 하나를 고르고 판독, 프로그램 및 소거 전압들을 인가하도록 워드라인들에 연결된다. 예컨대, EPROM과 플래시 메모리 회로들에 사용된 프로그램 전압 레벨들은 메모리 회로들에 일반적으로 사용되는 전압들보다 높으며, 종종 회로에 공급된 전압보다 높다. 이러한 높은 전압들은 로우 제어 회로(306)(또는 다른 곳)에 있는 전하 펌프에 의해 생성될 수 있는데, 일 예에 있어서, 용량성 워드라인을 더 높은 전압으로 충전할 수 있도록 용량성 워드라인 내로 본질적으로 내보낸다. 전하 펌프는 전압(Vin)에서 입력을 받으며 일련의 전압 증폭 단계(a series of voltage multiplier stage)들을 점진적으로 거쳐 입력전압을 부스팅함으로써 더 높은 전압(Vout)에서 출력을 제공한다. 전압 출력은 부하(load), 예를 들면, EPROM 메모리 회로의 워드라인에 공급된다. 몇몇 실시예들에 있어서는, 상기 부하로부터 전하 펌프로 피드백이 존재한다. 상기 전하 펌프는 상기 부하가 선 결정된 전압에 도달하였음을 나타내는 신호에 응답하여 턴 오프된다. 선택적으로, 한번 부하가 선결정된 전압에 도달하면 분로(shunt)가 과충전을 방지하는 데 이용된다. 그러나, 이것은 전원을 더 사용하며 낮은 전원 어플리케이션들에게는 바람직하지 않다. 전하펌프에 관한 추가 정보는 미국 특허 제6,734,718호에서 발견할 수 있으며, 상기 발명은 본 명세서에 전체로서 편입된다.

c-소스 제어 회로(310)는 메모리 엘리먼트들에 연결된 공통 소스 라인(도 9에 C-소스라고 지칭됨)을 제어한다. p-우물 제어 회로(308)는 p-우물 전압을 제어 한다.

메모리 엘리먼트들에 저장된 데이터는 컬럼 제어 회로(304)와 데이터 입력/출력 버퍼(312)를 거쳐 외부 I/O라인에 출력된다. 메모리 엘리먼트들에 저장되는 프로그램 데이터는 외부 I/O 라인들을 거쳐 데이터 입력/출력 버퍼(312)로 입력되며, 컬럼 제어 회로(304)로 전송된다. 상기 외부 I/O 라인들은 제어부(318)에 연결된다.

플래시 메모리 디바이스를 제어하기 위한 지시 데이터는 제어부(318)에 입력된다. 지시 데이터는 플래시 메모리의 어떤 동작이 요구되는지 통지한다. 입력된 명령은 상태 머신(316)으로 전송되는 데, 상기 상태 머신(state machine)은 컬럼 제어 회로(304), 로우 제어 회로(306), c-소스 제어 (310), p-우물 제어 회로(308) 및 데이터 입력/출력 버퍼(312)를 제어한다. 상태 머신(316)은 또한 READY/BUSY이나 PASS/FAIL과 같은 플래시 메모리의 상태 데이터를 출력할 수 있다. 몇몇 설계에서는 상태 머신(316)이 하기한 순서도에 도시된 프로세스를 포함하여, 프로그래밍 프로세스를 처리하는 역할을 한다.

제어부(318)은 퍼스널 컴퓨터, 디지털 카메라, 개인 휴대정보 단말기(PDA) 등과 같은 호스트 시스템에 연결되거나 연결할 수 있다. 제어부(318)는 호스트로부터 지시들과 데이터를 받기 위해 통신하며 호스트로 데이터와 상태 정보를 제공한다. 제어부(318)는 호스트로부터의 지시들을 지시 회로(314)에 의해 해석되고 실행될 수 있는 지시 신호들로 변환하며, 상태 머신(316)과 통신한다. 제어부(318)는 일반적으로 메모리 어레이에 기입되거나 메모리 어레이로부터 판독될 사용자 데이 터에 대한 버퍼 메모리를 보유한다.

메모리 시스템의 일 실시예는 제어부(318)를 포함하는 하나의 집적회로, 각각 메모리 어레이와 관련 제어, 입력/출력 및 상태 머신 회로들을 보유한 하나 이상의 집적회로를 포함하여 구성된다. 경향은 하나 이상의 집적 회로 칩들에 메모리 어레이들과 시스템 제어부 회로들을 함께 집적하는 것이다. 메모리 시스템은 호스트 시스템의 일부로서 임베드되거나 호스트 시스템에 탈착가능한 메모리 카드 또는 기타 패키지에 포함될 수 있다. 이러한 탈착가능한 카드는 전체 메모리 시스템(예컨대 콘트롤러 포함) 또는 오로지 메모리(들)과 관련 주변 회로들을 포함할 수 있으며, 상기 제어부는 호스트에 임베드된다. 따라서, 제어부나 제어 가능 장치는 호스트에 임베드되거나 탈착식 메모리 시스템 내에 포함될 수 있다.

일부 실시예에 있어서, 도 8의 구성요소들 중 일부가 조합될 수 있다. 다양한 설계들에 있어서, 메모리 엘리먼트 어레이(302)와 다른, 하나 이상의 도 8의 구성요소들이 관리 회로(managing circuit)로서 고려될 수 있다. 예컨대, 하나 이상의 관리 회로는 지시 회로, 상태 머신, 로우 제어 회로, 컬럼 제어 회로, 우물 제어 회로, 소스 제어회로 또는 데이터 I/O 회로 중 어느 하나 또는 그 조합을 포함하여 구성될 수 있다.

도 9는 메모리 엘리먼트 어레이(302) 구조의 일 예를 보여준다. 일 실시예로서, 1,024 블럭으로 파티션된 NAND 플래시 EEPROM이 도시되었다. 일 설계에 있어서, 블럭은 동시에 소거되는 엘리먼트들의 최소 유닛에 해당한다.본 실시예의 각 블럭에는 홀수 컬럼들과 짝수 컬럼들로 분할된 8,512 개의 컬럼이 있다. 비트라인 들은 또한 짝수 비트라인(BLe)들과 홀수 비트라인들(BLo)로 나눠진다. 도 9는 NAND 스트링을 형성하기 위하여 직렬로 연결된 4개의 메모리 엘리먼트들을 도시한다. 4개의 엘리먼트들이 각 NAND 스트링에 포함된 것으로 도시되고 있지만, 4개 이상 또는 이하의 메모리 엘리먼트들이 사용될 수 있다. NAND 스트링의 일 단부(one terminal)는 선택 트랜지스터(SGD)를 통해 해당 비트라인에 연결되고, 다른 단부는 제2선택 트랜지스터(SGS)를 통해 c-소스 라인에 연결된다.

판독과 프로그래밍 동작들을 구성(configuration)하는 동안, 4,256 메모리 엘리먼트들이 동시에 선택된다. 선택된 메모리 엘리먼트들은 동일 워드라인과 동일 종류의 비트라인(예컨대 짝수 비트라인들이나 홀수 비트라인들)을 가진다. 따라서, 532 논리 페이지를 형성하는 532 바이트의 데이터는 동시에 판독되거나 프로그램될 수 있으며, 한 블럭의 메모리는 적어도 8개의 논리 페이지들(4개의 워드라인들, 각 홀수와 짝수 페이지들을 갖는다.)을 저장할 수 있다. 다중 상태 메모리 엘리먼트들에 대해서 각 메모리 엘리먼트들은 2비트의 데이터를 저장하는 바, 이러한 2비트 각각은 다른 페이지에 저장되며, 하나의 블럭은 16개의 논리 페이지들을 저장한다. 또한 다른 크기의 블럭들과 페이지들도 본 발명에서 사용될 수 있다. 추가적으로, 도 8과 9의 아키텍쳐와 다른 아키텍쳐들이 본 발명의 실시예 사용될 수 있다. 예컨대, 일 설계에 있어서, 비트라인들이 홀수와 짝수 비트라인들로 나눠지지 않으며 모든 비트라인들은 동시에 (또는 동시가 아니게) 프로그램되고 판독될 수 있다.

메모리 엘리먼트들은 p-우물을 소거 전압(예컨대 20V)로 상승시키고 선택된 블럭의 워드라인을 접지시킴으로써 소거될 수 있다. 소스와 비트라인들은 플로팅한다. 소거는 전체 메모리 어레이, 개별 블럭들, 또는 메모리 디바이스의 일부인 메모리 엘리먼트들의 다른 유닛 상에서 수행될 수 있다. 가능한 일 실시예법에 있어서는 전자들이 플로팅 게이트에서 p-우물 영역으로 전송되며 임계전압이 음이 된다.

판독과 검증 동작에서, 선택 게이트들(SGD, SGS)과 선택되지 않은 워드라인들(예컨대, WL1이 선택된 워드라인일 때 WL0, WL2, WL3)은 판독 통과 전압(예컨대, 4.5V)으로 높아져 트랜지스터가 통과 게이트들로 동작하도록 한다. 선택된 워드라인(예컨대, WL2)은 각 판독 및 검증 동작에 대해 특정된 레벨의 전압으로 연결되어, 고려 대상인 메모리 셀의 임계 전압이 이러한 레벨에 도달했는지 여부를 결정할 수 있다. 예를 들면, 2-레벨 메모리 엘리먼트에 대한 판독 동작에서, 선택된 워드라인(WL1)은 접지될 수 있으며, 임계 저압이 0V보다 높은지의 여부가 검출된다. 2 레벨 메모리 엘리먼트에 대한 검증 동작에서, 선택된 워드라인(WL1)이 예컨대, 0.8V에 연결되어, 임계 전압이 적어도 0.8V에 도달했는지 아닌지 여부가 검증된다. 소스와 p-우물은 0V에 해당한다. 선택된 비트라인-짝수 비트라인들(BLe)이라고 가정하면-은 일 레벨, 예컨대 0.7V로 선충전된다. 만약 임계 전압이 워드라인의 판독이나 검증 레벨보다 크다면 관심있는 엘리먼트와 관련된 비트라인(BLe)의 전위 레벨은 비전도성 메모리 엘리먼트 때문에 고레벨로 유지된다. 반면에, 만약 임계 전압이 판독이나 검증 레벨보다 낮다면, 전도성 메모리 엘리먼트가 비트라인을 방전시키기 때문에 관련 비트라인(BLe)의 전위 레벨이 낮은 레벨, 예컨대, 0.5V보다 낮 게 감소한다. 메모리 엘리먼트의 상태는 따라서 상기 비트라인에 연결된 전압 비교 감지 증폭기에 의해 검출될 수 있다.

전술한 소거, 판독 및 검증 동작들은 당업계의 공지기술에 따라 수행된다. 따라서 설명한 많은 부분의 상세한 설명들이 당업자에 의해 변경될 수 있을 것이다. 당업계의 공지된 다른 소거, 판독 및 검증 기술들 또한 사용될 수 있다.

상술한 바와 같이, 각 블럭들은 페이지들의 수로 분할될 수 있다. 일 실시예에 있어서, 1페이지는 프로그래밍의 1유닛에 해당한다. 일부 실시예들에서는 개별적인 페이지들이 세그먼트(segment)들로 분할될 수 있고, 상기 세그먼트들은 기본 프로그래밍 동작으로서 한번에 기입될 수 있는 최소 갯수의 엘리먼트들을 포함할 수 있다. 데이터의 하나 이상의 페이지들은 대체적으로 메모리 엘리먼트들의 한 로우에 저장된다. 하나의 페이지는 하나 이상의 섹터를 저장한다. 하나의 섹터는 사용자 데이터와, 상기 섹터의 사용자 데이터로부터 계산된 ECC(Error Correction Code)와 같은, 오버헤드 데이터(overhead data)를 포함한다. 제어부 일부분은 데이터가 어레이로 프로그래밍될 때 ECC를 산정하고, 상기 데이터가 어레이로부터 판독될 때 ECC를 이용하여 데이터를 체크한다. 선택적으로, 상기 ECC들 및/또는 다른 오버헤드 데이터는, 그것들이 속하는 유저 데이터 보다는, 다른 페이지들 또는 짝수의 다른 블럭들에 저장된다. 다른 실시예들에서, 메모리 소자(예컨대 상태 머신)의 다른 부분들이 상기 ECC를 산정할 수 있다.

유저 데이터의 섹터는 일반적으로 512바이트(byte)인 바, 마그네틱 디스크 드라이브들의 섹터 사이즈에 해당한다. 오버헤드 데이터는 일반적으로 추가적인 16-20 바이트이다. 블럭은 많은 페이지들로 형성되는데, 8페이지로부터 어떤 값, 예컨대, 32, 64, 또는 그 이상의 페이지들을 포함한다.

도 10은 각각의 메모리 엘리먼트가 2비트의 데이터를 저장할 때, 메모리 엘리먼트 어레이의 임계전압 분포들을 도시한 것이다. E는 소거된 메모리 엘리먼트들에 대한 제1임계전압 분포 E를 보여준다. A, B 및 C는 프로그래밍된 메모리 엘리먼트들에 대한 3개의 임계전압 분포들 도시한 것이다. 일 실시예에 있어서, 상기 분포 E에서의 임계전압들은 음의 값이며, A, B 및 C 분포에서의 임계전압들은 양의 값이다.

각각 별개의 임계전압 범위는 데이터 비트들 세트에 대한 선결정된 값에 해당한다. 메모리 엘리먼트에 프로그램된 데이터와 엘리먼트의 임계전압 레벨 사이의 특정 관계는 그 엘리먼트에 채용된 데이터 인코딩 설계에 따라 달라진다. 예를 들면 "11"은 임계전압 범위 E(E 상태), "10"은 임계전압 범위 A(A 상태), "00"은 임계전압 범위 B(B 상태) 및 "01"은 임계전압 범위 C(C 상태)에 할당한다. 그러나, 다른 실시예들에서는 다른 설계들이 이용된다.

3개의 판독 레퍼런스 전압들(Vra, Vrb 및 Vrc)가 메모리 엘리먼트들로부터 데이터를 판독하기 위해 사용된다. 주어진 메모리 엘리먼트의 임계전압이 Vra, Vrb 및 Vrc보다 높은 값인지 낮은 값인지 테스트함으로써, 상기 시스템이 메모리 엘리먼트가 어떤 상태에 있는지를 결정할 수 있다. 3개의 검증 전압들(Vva, Vvb 및 Vvc) 또한 도시되어 있다. 메모리 엘리먼트들을 A, B 또는 C 상태로 프로그래밍할 때, 시스템은 상기 메모리 엘리먼트들이 Vva, Vvb 또는 Vvc 보다 큰 값을 갖는지 또는 같은 값을 갖는지를 각각 테스트할 것이다.

일 실시예에서, 풀 시퀀스(full sequence) 프로그래밍으로 알려진 바와 같이, 메모리 엘리먼트들은 소거 상태(E)에서 프로그램된 상태들 A, B, 또는 C 중 어느 것으로 곧바로 프로그램될 수 있다(곡선 화살표로 표시). 예컨대, 프로그램될 메모리 엘리먼트들의 총수가 먼저 소거될 수 있으며 이러한 수의 모든 메모리 엘리먼트들이 소거 상태(E)에 있게 된다. 일부 메모리 엘리먼트들이 E 상태로부터 A 상태로 프로그래밍됨과 아울러, 다른 메모리 엘리먼트들이 E 상태로부터 B 상태 및/또는 E 상태로부터 C 상태로 프로그래밍된다.

도 11은 2개의 다른 페이지-하위 페이지와 상위 페이지-에 대한 데이터를 저장하는 다중 상태 메모리 엘리먼트를 프로그래밍하는 투-통과(two-pass) 기술의 예를 도시한 것이다. 도면에는 E 상태(11), A 상태(10), B 상태(00) 및 C 상태(01)의 4개의 상태들이 도시되어 있다. E 상태에 위해서는, 두 페이지 모두 "1"을 저장한다. A 상태를 위해서는 하위 페이지는 "0"을 저장하고, 상위 페이지는 "1"을 저장한다. B 상태를 위해서는 두 페이지 모두 "0"을 저장한다. C 상태를 위해서는 하위 페이지는 "1"을 저장하고 상위 페이지는 "0"을 저장한다. 특정 비트 패턴들이 각 상태들에 할당되었음에도, 이와 다른 비트 패턴들 또한 할당될 수 있음을 주의하라. 제1프로그래밍 통과에 있어서, 엘리먼트의 임계전압 레벨은 하위 논리 페이지로 프로그램되는 비트에 따라 설정된다. 만약 그러한 비트가 논리 "1"이면, 임계전압은 먼저 소거되었던 결과로 인해 부적합한 상태에 있기 때문에 변하지 않는다. 그러나, 상기 프로그램될 비트가 논리 "0"이면, 상기 엘리먼트의 임계 레벨은 화살 표(230)으로 도시한 바와 같이, A 상태가 되도록 증가한다. 이로써 제1프로그래밍 통과는 완결된다.

제2프로그래밍 통과에서, 상기 엘리먼트의 임계전압 레벨은 상위 논리 페이지로 프로그램될 비트에 따라 설정된다. 만약 상위 논리 페이지 비트가 논리 "1"을 저장하면, 상기 엘리먼트는 E 또는 A 상태 중 하나에 있기 때문에 프로그래밍이 일어나지 않는데, 하위 페이지 비트의 프로그래밍에 따라 달라지며, 상기 두 상태 모두 "1"의 상위 페이지 비트를 지닌다. 만약 상위 페이지 비트가 논리 "0"이 되면, 임계전압은 시프트된다. 만약 제1통과에 따라 상기 엘리먼트가 소거된 E 상태에 남도록 되면, 제2국면에서 상기 엘리먼트가 프로그램되는데, 화살표(434)로 도시된 것처럼, 임계전압이 C 상태로 증가된다. 만약 상기 엘리먼트가 제1프로그래밍 통과의 결과로 A 상태로 프로그래밍되면, 상기 메모리 엘리먼트는 제2통과에서 더 프로그래밍되어, 화살표(432)로 도시된 것처럼 임계전압이 B 상태로 증가한다. 제2통과는 하위 페이지에 대해서는 데이터를 변화시키지 않으면서 상위 페이지에 대해서는 엘리먼트를 논리 "0"을 저장하도록 지정된 상태로 프로그래밍한다.

일 실시예에서, 두 페이지를 채울 수 있는 충분한 데이터가 기입되면 시스템이 풀 순서 기입을 수행하기 위해 셋업(set up)될 수 있다. 만약 두 페이지에 충분한 데이터가 기입되지 않으면, 프로그래밍 프로세스는 수신된 데이터로 하위 페이지를 프로그래밍할 수 있다. 이어지는 그 다음 데이터를 받을 때, 상기 시스템은 상위 페이지를 프로그램할 것이다. 또한 다른 실시예에서는, 상기 시스템은 하위 페이지를 프로그래밍하는 모드에서 기입을 시작할 수 있으며, 만약 모든, 또는 거 의 모든 워드라인의 메모리 엘리먼트들을 채울 수 있도록 충분한 데이터를 그 다음 받을 수 있다면, 풀 순서 프로그래밍 모드로 전환할 수 있다. 이러한 실시예에 대한 더 자세한 설명은 Sergy A. Gorobets 와 Yan Li의 2004년 12월 14일 출원된 제11/013,125호 미국 특허 출원 "Pipelined Programming of Non- Volatile Memories Using Early Data,"에 개시되어 있으며, 그 전체가 참조로서 본 발명에 편입된다.

도 12A-C는 이전 페이지에서 인접한 메모리 엘리먼트에 기입한 다음에 특정 페이지에 관해 그 특정 메모리 엘리먼트에 기입함으로써, 어떤 특정 메모리 엘리먼트에 대해서, 플로팅 게이트 대 플로팅 게이트의 커플링(floating gate to floating gate coupling)을 감소시키는 비휘발성 메모리를 프로그래밍하는 또 다른 프로세스를 보여준다. 일 실시예에 있어서, 각 비휘발성 메모리 엘리먼트들은 2비트의 데이터를 저장하며 4개의 데이터 상태를 이용한다. 예컨대, E 상태는 소거된 상태이고, A, B 및 C 상태는 프로그램된 상태라고 가정해 보자. E 상태는 데이터 11을 저장하고, A 상태는 데이터 01을 저장하고, B 상태는 데이터 10을 저장하며, C 상태는 데이터 00을 저장한다. 이것은 비-그레이 코딩(non-Gray coding)의 일 예인데, 두 비트 모두 인접한 상태 A와 B 사이에서 변하기 때문이다. 물리적인 데이터 상태들로 데이터를 다르게 인코딩하는 것도 물론 가능하다. 모든 메모리 엘리먼트는 2개의 데이터 페이지로부터의 비트를 저장한다. 참고로, 이러한 데이터 페이지들은 상위 페이지와 하위 페이지로 불려질 수 있으나, 다른 이름으로 불릴 수도 있다. A 상태에 대해서, 상위 페이지는 비트 0을 저장하고, 하위 페이지는 비트 1을 저장한다. B 상태에 대해서, 상위 페이지는 비트 1을 저장하고 하위 페이지는 비트 0을 저장한다. C 상태에 대해서 두 페이지 모두 비트 에이터 0을 저장한다. 프로그래밍 프로세스는 2단계를 갖는다. 제1단계에서는 하위 페이지가 프로그래밍된다. 만약 하위 페이지가 데이터 1로 남겨지면, 메모리 엘리먼트의 상태는 E 상태로 남는다. 만약 데이터가 0으로 프로그램되면, 메모리 엘리먼트의 임계전압 V_TH이 올라가고 메모리 엘리먼트는 B' 상태로 프로그램된다. 도 12A는 메모리 엘리먼트들을 E 상태에서 B' 상태로 프로그래밍하는 것을 보여준다. 도 12A에 도시된 B' 상태는 B 상태의 잠정적인 상태이며, 따라서, 도 12C에 도시된 바와 같이, 검증 포인트는 Vvb'로 도시되어 있으며, Vvb보다 낮은 값이다.

일 실시예에서, 메모리 엘리먼트가 E 상태에서 B' 상태로 프로그래밍된 후, 인접하는 워드라인 상의 그 인접 엘리먼트는 그의 하위 페이지에 관하여 프로그래밍된다. 인접 메모리 엘리먼트가 프로그램된 후, 플로팅 게이트 대 플로팅 게이트의 커플링 효과는 고려된 메모리 엘리먼트의 뚜렷한 임계전압을 증가시킬 것이며 B' 상태에 있게 된다. 이것은 도 12B의 임계전압 분포(450)에 도시된 바와 같이 B' 상태의 임계전압 분포를 넓히는 데 영향을 줄 것이다. 이렇게 임계전압 분포의 뚜렷한 확장은 상위 페이지를 프로그래밍할 때 제거될 것이다.

도 12C는 상위 페이지를 프로그래밍하는 프로세스를 도시한다. 만약 메모리 엘리먼트가 소거된 E 상태에 있고 상위 페이지가 1로 남아있다면, 상기 메모리 엘리먼트는 E 상태로 남을 것이다. 만약 메모리 엘리먼트가 E 상태에 있고, 그의 상위 페이지 데이터가 0으로 프로그래밍된다면, 상기 메모리 엘리먼트의 임계전압은 올라갈 것이고, 상기 메모리 엘리먼트는 A 상태가 된다. 만약 메모리 엘리먼트가 중간 임계 전압 분포(45)을 가진 B'상태에 있고 상위 페이지 데이터가 1로 유지되면, 메모리 엘리먼트는 최종 상태 B로 프로그램될 것이다. 만약 메모리 엘리먼트가 중간 임계 전압 범위(450)을 가지는 B' 상태에 있고 상위 페이지 데이터가 데이터 0으로 되면, 메모리 엘리먼트의 임계전압은 올려지고 메모리 엘리먼트는 C 상태에 있게 된다. 도 12A-C에 도시된 프로세스는 플로팅 게이트 대 플로팅 게이트 커플링 효과를 감소시키는데, 이는 인접 메모리 엘리먼트들의 상위 페이지 프로그래밍만이 주어진 메모리 엘리먼트의 또렷한(apparent) 임계전압에 영향을 주기 때문이다. 다른 상태(alternative state)로의 코딩의 예는 상위 페이지 데이터가 1일 때 450 분포로부터 C 상태로 이동하는 것이며, 상위 페이지 데이터가 0일 때 B 상태로 이동하는 것이다. 비록 도 12A-C는 4개의 데이터 상태들과 2개의 데이터 페이지들에 관한 예를 제공하지만은, 개념들은 4개보다 많거나 적은 상태들 및 2개와 다른 페이지들을 가지는 다른 실시예에도 적용될 수 있다. 다양한 프로그래밍 설계들 및 플로팅 게이트 대 플로팅 게이트의 커플링에 대한 더 상세한 내용은 2005년 4월 5일 출원된 미국 특허 출원 제 11/099,133호 "Compensating For Coupling During Read Operations Of Non-Volatile Memory" 에서 확인할 수 있다.

선택되지 않은 엘리먼트들에 대한 프로그램 혼란 빈도를 감소시키기 위해, 메모리 엘리먼트들이 프로그램되는 워드라인 순서를 조절하고, 워드라인 위치에 기초한 부스팅 기술들을 맞추도록 채널 선충전을 제공하는 것이 제안되었다.

도 13은 프로그램 혼란 빈도를 감소시킴과 아울러 비휘발성 스토리지를 프로 그래밍하기 위한 프로세스를 나타낸 순서도이다. 단계 460에서, 메모리 디바이스의 하나 이상의 관리 회로들에 의한 것처럼, 데이터를 프로그램하라는 명령이 수신된다. 단계 462에서, 데이터를 저장하기 위한 한 개 이상의 가능한 블럭, 페이지, 섹터 및/또는 다른 유닛이 확인된다. 단계 464에서, 메모리 엘리먼트들의 제1서브세트가, 예를 들어 상위 워드라인들과 같은, 워드라인들의 해당 제1서브세트를 이용하여 프로그램된다. 일 실시예에서, 프로그래밍 동안, 선택되지 않은 메모리 엘리먼트들은 셀프 부스팅(단계 466)을 이용하여 금지된다. 전술한 바와 같이, 셀프 부스팅은 메모리 엘리먼트들을 프로그램 혼란에 덜 취약하게 하기 위해 선택되지 않은 메모리 엘리먼트들에 대해 채널 부스팅 전위를 상승시킨다. 최종 워드라인이나 그보다 많은 워드라인들이 먼저 프로그램될 때, 이러한 워드라인과 관련하여 선택되지 않은 메모리 엘리먼트들의 채널 전위가 프로그램 혼란이 잘 일어나는 점(point)까지 감소되리라는 것과는 아무 상관이 없다. 본 발명에서 제시된 기술은 금지된 NAND 스트링 상 하위 워드라인들의 프로그램된 엘리먼트들의 플로팅 게이트들에 음전하들이 축적되는 현상에 기인하여 상위 워드라인 관련 메모리 엘리먼트들에 대하여 채널 전위가 감소하게 되는 통상적인 문제를 방지한다. 상위 워드라인들과 관련된 메모리 엘리먼트들이 프로그램될 때에는 하위 워드라인들과 관련된 메모리 엘리먼트들 중 어느 것도 프로그램되지 않기 때문에 축적 효과는 없다. 상위 워드라인들 관련 메모리 엘리먼트들보다 먼저 하위 워드라인들 관련 메모리 엘리먼트들의 일부가 프로그램되는 실시예에 대해서는, 이러한 하위 워드라인들이 상위 워드라인들 관련 메모리 엘리먼트들에게 프로그램 혼란을 일으키키 않도록 개수가 한 정되어야 한다.

또한, 단계 468에서, 선충전 단계가 최초 워드라인(예를 들어 워드라인 세트에 있는 다른 모든 워드라인이 프로그래밍을 위해 사용되기 전에 사용되는 워드라인) 이후에 적용된다. 이에 대해서는 도 18과 관련하여 후술하기로 한다. 최초 워드라인이 프로그래밍에 사용될 때 선-충전이 필요하지 않는 바, 금지된 NAND 스트링에서는 비트라인 전위로부터 채널을 차단할 수 있는 사전 프로그램된 드레인 측 인접 메모리 엘리먼트가 없기 때문이다. 금지된 NAND 스트링을 선충전하는 것은 남은 워드라인들이 프로그래밍에 사용될 때 이용될 수 있다.

다음으로, 남은 메모리 엘리먼트들-예컨대, 제2서브세트의 메모리 엘리먼트들-이 해당 제2서브세트의 워드라인들을 이용하여 프로그래밍되기 시작한다. 단계 470에서, 제2서브세트의 워드라인들(예를 들어, 하위 워드라인)이 제2서브세트의 메모리 엘리먼트들을 프로그램하기 위해 사용된다. 일 실시예에 있어서, 단계 472에서는 선택되지 않은 스토리지 엘리먼트들이 EASB 또는 REASB를 이용하여 금지된다. 따라서, 또 다른 실시예에 따르면, 제1서브세트의 워드라인에 대해 셀프 부스팅이 사용됨과 아울러, 남은 워드라인들에 EASB 또는 REASB이 사용될 수 있다. 또한, EASB와 REASB는 서로 다른 남은 워드라인들에 사용될 수 있다. 덧붙여, 도 18과 관련하여 후술하겠지만, EASB 및/또는 REASB를 이용하여 선충전 단계가 이용될 수 있다. 선-충전은 단계 474에서 적용된다.

도 14는 제1과 제2서브세트의 비휘발성 스토리지 엘리먼트들을 프로그램 혼란 빈도를 감소시키는 방식으로 프로그래밍하기 위한 워드라인 순서를 도시한 것이 다. 상기 다이어그램은 스토리지 엘리먼트들과 워드라인들(480)을 도시하였는 바, 메모리 디바이스의 블럭으로부터의 것과 같이, 도 9에서 나타낸 바와 유사하다. 워드라인의 숫자 "n"은 세트의 한쪽 끝(워드라인 WL0)으로부터 세트의 다른 쪽 끝(워드라인 WLn-1)까지 연장된다. 일 실시예에서, WL0은 소스나 메모리 엘리먼트들 세트의 공통 끝부분에 있는 것으로 간주될 수 있으며, 이에 반해 WLn-1은 드레인이나 메모리 엘리먼트들 세트의 비트라인 끝부분에 있는 것으로 간주될 수 있다.

일 실시예에 있어서, 상위 워드라인에 관련된 메모리 엘리먼트들은 먼저 프로그램된다. 예컨대 "최종-최초" 모드(last-first mode; LF mode)는 하나 이상의 상위 또는 최종 워드라인들을 하위 또는 최초 워드라인들보다 먼저 프로그래밍하기 위해서 사용하는 곳에서 이용할 수 있다. 예를 들어, 상위 워드라인들은 메모리 엘리먼트들 세트의 드레인이나 비트라인 측에 가장 가까운 워드라인들일 수 있으며, 반면에 하위 워드라인들은 상기 세트의 소스나 공통 측에 가장 가까운 워드라인들일 수 있다. 일반적으로 워드라인들은 소스 측으로부터 0부터 시작하여 숫자가 셈해진다. 예컨대, WL0에서 WLn-1까지 매겨진 숫자에서 n 워드라인들은 소스 측 첫번째 워드라인(WL0)로 시작하여 드레인측 마지막 워드라인(WLn-1)까지 여러 개의 가운데 부분의 워드라인을 통해 순서가 계속되며, 사전 정의된(pre-defined) 프로그래밍의 순서는 WLn-1, WLn-2, WL0, WL1, ..., WLn-4, WLn-3일 수 있다. 예를 들어, 32개의 워드라인에서는 순서가 WL31, WL30, WL0-WL29일 수 있다. 이 경우, 마지막 2개의 워드라인은 세트에서의 워드라인이 연장된 순서에 관해 순서를 벗어나 프로그램되는데, 예컨대 WL0로부터 WLn-1까지이다. 점선으로 나타낸 박스(482)에 도시 된 바와 같이, WLn-1와 WLn-2에 관련된 메모리 엘리먼트들이 프로그램되는 제1서브세트의 메모리 엘리먼트들을 형성하고, 워드라인 WLn-1과 WLn-2는 프로그래밍에 사용되는 제1서브세트의 워드라인을 형성한다. 이와 유사하게, 점선으로 나타낸 박스(484)에 도시된 바와 같이, WL0부터 WLn-3까지와 관련된 메모리 엘리먼트들은 프로그램되는 제2서브세트의 메모리 엘리먼트들을 형성하고, WL0부터 WLn-3까지의 워드라인들은 프로그래밍에 사용되는 제2서브세트의 워드라인들을 형성한다.

일 실시예에 있어서, 상위 워드라인으로부터 분리되는 하위 워드라인의 서브세트는 상위 워드라인보다 먼저 프로그램되고, 반면에 상위 워드라인들은 하위 워드라인들과 상위 워드라인들 사이의 중간 워드라인들의 서브세트보다 먼저 프로그램되는데, 다음과 같은 순서에 의해 예시된 것과 같다: 32개의 워드라인의 경우, WL0-15, WL31, WL30, WL16-29의 순서이며, 여기서 상위 워드라인들의 서브세트는 WL0-15, 하위 워드라인들의 서브세트는 WL31, WL32, 그리고 중간 워드라인들의 서브세트는 WL16-29이다. 따라서, 상위 워드라인들은 프로그래밍하기 위해 먼저 사용될 필요는 없으나, 프로그램 혼란을 일으킬 만큼 충분히 가까운 인접 워드라인들보다는 먼저 프로그램되어야 한다. 일 실시예에 있어서, 워드라인 순서는, 워드라인이 최초부터 최종까지 종래의 순서로 프로그램되었을 때에 가장 프로그램 혼란을 겪기 쉬운 메모리 엘리먼트들을 가지고 있는 워드라인이 먼저 프로그램되도록 선택된다. 프로그래밍에 먼저 사용되는 하나 이상의 워드라인들 중에서, 프로그래밍의 순서(order)는 비휘발성 엘리먼트들 세트의 비트라인 측에 가장 가까운 워드라인-NAND 스트링의 드레인 측과 같은-에서부터 시작할 수 있고, 비휘발성 엘리먼트들의 세트의 공통 측-NAND 스트링의 소스 측과 같은-의 방향으로 진행될 수 있는 바, WLn-1, WLn-2 또는 WL31, WL30의 순서로 예시되었음을 유의할 필요가 있다. 이것은 서로 다른 시간에 프로그램되는 인접 엘리먼트들 사이의 용량성 커플링을 감소시킨다고 알려져 있다.

순서에 상관없이 프로그램되는 워드라인들의 개수는, 정의된 레벨로 프로그램 혼란을 겪을 것으로 예측되는 각 워드라인의 비휘발성 스토리지 엘리먼트들의 개수에 기초하여 정의될 수 있는 바, 예컨대, 비휘발성 스토리지 엘리먼트들이 워드라인들이 메모리 디바이스 내에 연장된 순서의 워드라인 순서로 프로그램되어야 할 경우에는, 실패 비트(fail bits)의 개수를 기초로 하여 정의될 수 있다. 예컨대, 일부 현재 사용하고 있는 디바이스들에서, 최종 2개의 워드 라인들은 다른 워드라인들에 비해 심각하게 더 많은 실패 비트를 겪는다. 또한, 후술하겠지만, 특정 메모리 디바이스들의 성능은 순서와 어느 워드라인들이 순서와 상관없는 제1서브세트의 워드라인들에 포함되어야 하는지 결정하기 위해 측정될 수 있다. 일단 결정이 이루어지면, 하나 이상의 관리 회로들이 해당 워드라인 프로그래밍 순서를 정의하는 데이터를 저장할 수 있다.

도 15는 비휘발성 저장 엘리먼트들의 사용에 기초하여 비휘발성 스토리지 엘리먼트들을 프로그래밍하기 위해 워드라인 순서를 조정하는 프로세스를 나타낸 순서도이다. 예컨대, 순서와 상관없이 프로그램되는 워드라인들의 수-메모리 디바이스가 겪는 프로그래밍 회수에 기초한 제1서브세트의 워드라인들의 수-를 조절하는 것이 가능하다. 예를 들면, 사용된 디바이스에 대해 3개의 워드라인들이 제1서브세 트에 프로그램되는 반면에, 신규 디바이스에 대해서는 2개의 워드라인들이 제1서브세트에 프로그램될 수 있다. 사이클 회수(도 16의 단계 504 참조)는 언제 조정할 것인지 결정하기 위해 사용될 수 있다. 프로그래밍 사이클들의 횟수나 다른 사용 계량 함수를 순서에 상관없이 프로그램될 워드라인 수와 연관시키는 표나 방정식, 제1서브세트는 이러한 기술을 실시하기 위해 개발될 수 있다.

일 실시예의 프로세스에서, 메모리 엘리먼트들이 겪은 프로그래밍 사이클들의 갯수를 트랙킹하는 것과 같이 메모리 엘리먼트들의 세트가 단계 486에서 트래킹된다. 상기 사용법은 또한 동작 온도들이나 습도, 및 메모리 디바이스의 연식과 같은 요인들을 설명할 수 있다. 만약 사용 임계점에 도달하면(단계 488), 제1서브세트의 워드라인들에 있는 워드라인의 개수가 조정되는 데(단계 490), 예를 들면, 증가된다. 예컨대, 제1서브세트의 워드라인들의 갯수는 0-3,000 프로그래밍 사이클에 대해 2개의 워드라인, 3,001-6,000 프로그래밍 사이클에 대해 3개의 워드라인, 및 6,001-10,000 프로그래밍 사이클에 대해 4개의 워드라인으로 설정될 수 있다. 이러한 실시예에서 워드라인들의 갯수를 조절하는 임계점들은 3,000과 6,000이다. 단계 492에서, 사용법에 기초하여 현재 정의된 것과 같이, 제1서브세트의 메모리 엘리먼트들은 제1서브세트의 워드라인들을 이용하여 프로그램되며, 단계 494에서, 남은 메모리 엘리먼트들은 남은 워드라인들을 이용하여 프로그램된다. 이어지는 프로그램 사이클들이 트랙킹됨에 따라 프로세스가 반복된다. 실패 비트가 프로그램 혼란 이외의 다른 요인들에 의해 야기될 수 있기는 하지만, 프로그램 혼란에 의해 실패하는 모든 실패 비트의 비율이 예측가능하다.

도 16은 프로그램 혼란 발생 빈도를 감소시키는 비휘발성 스토리지를 프로그램하기 위한 프로세스를 나타낸 순서도이다. 상기 프로세스는 대략적으로 도 13의 단계 464 및 470에 자세한 프로그래밍 단계를 제공하며, 단계 460에 나타내어진 바와 같이 데이터 프로그램 지시를 수신하는 것에 대응하여 수행될 수 있다. 또한, 단계 462에 표시된 것과 같이 시스템은 프로그램하기 위해 적절한 부분의 메모리를 선택한다. 도 16을 참조하면, 단계 504에서 사이클 횟수가 증가한다. 프로그래밍 사이클의 횟수를 셈한 사이클 횟수는, 도 15의 단계 486과 관련하여 논의한 바와 같이 메모리 엘리먼트들의 사용을 트랙킹하기 위하여 플래시 메모리 어레이, 상태 머신, 제어부 또는 다른 위치에 저장될 수 있다. 일 실시예에 있어서, 사이클 횟수는 상태 머신 관련 레지스터에 저장된다. 단계 506에서, 메모리의 선택된 부분이 선택적으로 사전 프로그램되는데, 이것은 플래시 메모리를 더욱 마모되게 한다. 선택된 섹터나 페이지의 모든 메모리 엘리먼트들은 같은 임계 전압 범위로 프로그램된다. 단계 508에서, 모든 프로그램되는 메모리 엘리먼트들은 그 다음 소거된다. 예컨대, 단계 508은 모든 메모리 엘리먼트들이 E 상태로 이동하는 것(도 10-12 참조)을 포함할 수 있다. 단계 510에서, 소프트 프로그래밍 프로세스는 소거 프로세스 동안 일부 메모리 엘리먼트들이 그들의 임계 전압들을 E 분포(도 10-12 참조) 이하의 값으로 낮추는 것이 가능함을 표시하고 있다. 소프트 프로그래밍 프로세스는 프로그램 전압 펄스들을 메모리 엘리먼트들에 인가함에 따라 그들의 임계 전압들은 임계 전압 분포 E 내에 있도록 증가할 것이다. 단계 512에서, 상기 시스템은 예를 들어 적절하게 전하펌프를 프로그래밍함으로써 초기 프로그램 펄스의 크기를 설정한다. 단계 514에서, 상기 프로그램 횟수(PC)가 처음에는 0으로 설정된다.

단계 516에서, 프로그램 펄스는 적절한 워드라인(들)에 인가된다. 단계 518에서, 워드라인(들)상의 메모리 엘리먼트들이 목적하는 임계전압 레벨에 도달하였으면 워드라인(들)상의 메모리 엘리먼트들을 확인할 수 있도록 검증된다. 만약 모든 메모리 엘리먼트들이 목적하는 임계전압 레벨(단계 520)에 도달하였으면, 다음으로 프로그래밍 프로세스가 단계 522에서 성공적으로 완결(상태=통과)된다. 만약, 모든 메모리 엘리먼트들이 검증된 것이 아니라면, 단계 524에서 프로그램 횟수(PC)가 제한값, 예컨대 20보다 작은지 여부를 결정한다. 만약, 프로그램 횟수가 20보다 적지 않으면, 프로그래밍 프로세스는 실패하게 된다(단계 526). 만약 프로그램 횟수가 20보다 적으면, 단계 528에서 프로그램 전압 신호 Vpgm의 크기는 다음 펄스에 대해 계단 크기(예컨대 0.3V)만큼씩 증가되며, 프로그램 횟수(PC)는 증가된다. 그들의 목적 임계전압에 도달한 이러한 메모리 엘리먼트들은 현재 수행되고 있는 프로그래밍 사이클의 나머지에 대해 프로그래밍이 이루어지지 않는다. 단계 528 이후, 프로세스는 단계 516에서 이어지고 다음 프로그램 펄스가 인가된다. 프로세스는 각 메모리 엘리먼트들에 대해 통과(pass)나 실패(fail)이 선언될 때까지 반복된다. 도 13의 프로세스가 단계 516에서 이어지고, 다음 프로그램 펄스가 인가된다.

도 17은 종래 프로그래밍 모드에 대해 최종-최초 프로그래밍 모드를 사용하여 상위 워드라인들에 대한 실패 비트가 감소한 것을 나타낸 그래프이다. 상기 데이터는 90-nm의 다중 상태 메모리 디바이스의 10억 개 정도의 메모리 엘리먼트들로부터 얻었다. 워드라인은 x-축 상에서 확인되며, 여기서 최초 워드라인은 스토리지 엘리먼트들 세트의 소스 측에 가장 가까우며, 최종 워드라인은 상기 세트의 드레인 측에 가장 가깝다. 실패 비트의 수는 y-축 상에 로그 함수 크기로 표시된다. X의 표시 데이터는, 리바이즈된 EASB 부스팅을 이용하여 기존의 워드라인 프로그래밍 순서를 이용하여 구한 반면, O의 표시 데이터는 최종-최초 (LF) 워드라인 프로그래밍 순서, 즉 WL31, WL30, WL0-29의 순서를 이용하여 구하였다. 기존의 셀프 부스팅은 순서와 상관없는 워드라인들(WL30, WL31)에 대해 사용되며, 리바이즈된 EASB는 남은 워드라인들에 사용인다. 전체 워드라인들에 대해서는 최초 워드라인보다 나중에 선충전 단계가 이용된다. 기존 모드와 LF 모드들에 대해 가장 바람직하지 않은 경우에서 볼 수 있는 바와 같이, 본 명세서에서 제공된 LF 모드는 약 열 가지 요인 중 하나의 요인으로서 작용하여 많은 실패 비트들을 효과적으로 감소시켰다. 또한, 실패 비트들은 한결같이 워드라인들 사이에 분포되었다.

도 18은 금지된 NAND 스트링에 대해 전압 파형들의 타임라인을 도시한 것이다. 본 명세서에서의 최종-최초 모드 관련 하나의 이슈는 NAND 스트링에서 하위 워드라인의 메모리 엘리먼트들을 프로그래밍할 때, 비트라인 전압이 상위 워드라인들의 선프로그램된 메모리들을 통과하지 못할 수도 있다는 것이다. 비트라인 전압을 통과하기 위해서, 필요에 따라, 도 13의 468과 474 단계와 관련하여 설명된 선충전 기술이 사용될 수 있다. 예컨대, 이러한 기술은 프로그램 서브시퀀스(program subsequence)로서 메모리 칩 내에 설계될 수 있다. 선충전은 부스팅 이전에 소스 및/또는 드레인으로부터 채널을 충전시키는 것을 수반하는 바, 금지된 때에는 채널이 접지보다 고 전위에서 구동하기 시작한다.

일반적으로, 최초 워드라인과 관련된 메모리 엘리먼트들이 프로그램되고 나서 선충전이 적용될 수 있다. 타임라인 표에 따르면, x-축은 시간을 표시하고, y-축은 파상 전압 레벨을 표시한다. x 축은 상응하는 세부 항목을 나타내기 위해 서로 다른 부분들에 있어서 늘이고 줄여 표시되었다. 선충전은 t0~ t3에서 일어난다. 소스 선택 게이트는 그것이 오프로 남아있도록 0이나 일정 상태 전압 Vss를 수신한다. 선충전하는 동안, 드레인 선택 게이트는 t0~t3 동안 제1상승 전압(raised voltage)을 수신한다. 상기 상승 전압은 게이트를 턴 온 시킬 만큼 충분히 크고, t1~t3 동안 비트라인 전압(V비트라인)이 해당 NAND 스트링에 적용되게 하는 바, 이에 따라 t1~t3 동안 NAND 스트링 전압(Vdd의 V NAND5)을 야기한다. 드레인 선택 게이트 전압은 t3에서 Vdd로 떨어지고, 선택 게이트를 닫고 NAND 스트링 채널을 비트라인으로부터 분리하므로 부스트된 채널이 비트라인에 방산되지 않게 될 것이다. Vdd~ 0V에서, 중간 전압은 t2~ t4 동안 NAND 스트링 내에 유지된다. t5~t6 동안 프로그래밍 펄스(Vpgm)을 인가하기에 앞서 드레인 측의 선택된 WL의 전위와 선택되지 않은 WL이 Vread로 상승되기 때문에, 하위 워드라인의 엘리먼트들을 프로그래밍할 때 비트라인 전하가 상위 워드라인의 사전 프로그램된 메모리 엘리먼트들을 통과할 수 있다.

t4~t7 동안 Vpass가 소스 측의 선택되지 않은 워드라인에 인가된다. 이 전압은 NAND 스트링 채널에 연결되고, NAND 스트링 채널에 부스트 전압(Vboost)을 발생시킨다. t5~t6 동안에는 프로그램 전압(Vpgm)이 프로그램되는 NAND 스트링에서 관련 메모리 엘리먼트를 프로그램시키기 위하여 선택된 워드라인에 인가된다. t7에 서, 전압 Vpass가 소스 측 상의 선택되지 않은 워드라인으로부터 제거되면 NAND 스트링의 부스트 레벨이 Vdd 정도로 떨어진다.

도 19는 시간 경과에 따른 프로그램된 NAND 스트링에 대한 전압 파형들을 나타낸 것이다. 각 시간 점은 도 18에 도시된 것과 같다. 프로그램된 NAND 스트링에서, 비트라인은 접지(Vbit line=0)되고, 결과적으로 V NAND=0이다. 특히, 드레인 선택 게이트에 인가된 전압(Vdd)는 이제 드레인 선택 게이트를 턴 온시킬 만큼 충분하며, 상기스트링은 비트라인과 통신한다. 또한, 상기 스트링이 금지되지 않았기 때문에 t5~t6 사이에 인가되었던 Vpgm은 현재 사용되는 워드라인과 관련한 프로그램된 NAND 스트링의 메모리 엘리먼트를 프로그램한다.

전술한 본 발명에 대한 상세한 설명은 예시 및 설명을 위한 목적으로 제공된 것이다. 이것은 본 발명을 배타적으로 혹은 본 발명을 개시된 형태로 한정하고자 의도된 것은 아니다. 상기 개시 내용을 감안하여 다양한 변경이나 변형이 가능하다. 상기 설명된 실시예들은 본 발명의 원리 및 그것의 실제 적용을 가장 잘 설명할 수 있도록 선택된 것으로서, 이에 의해 당업자이면 고려될 수 있는 특정 사용 목적에 적합한 다양한 실시예 및 다양한 변경으로 본 발명을 가장 잘 이용할 수 있게 될 것이다. 본 발명의 범위는 여기 첨부된 특허 청구 범위에 의해 정의되어야만 하는 것으로 의도되었다.

Claims

제1서브세트의 복수 개의 워드라인들을 이용하여 비휘발성 스토리지 엘리먼트들의 세트의 제1서브세트의 비휘발성 스토리지 엘리먼트들을 프로그래밍하는 단계, 여기서, 복수 개의 워드라인은 최초 워드라인부터 최종 워드라인까지 순서대로 연장되며; 및

제2서브세트의 복수 개의 워드라인들을 이용하여 제1서브세트의 비휘발성 스토리지 엘리먼트들을 프로그래밍 하고 나서 상기 세트의 제2서브세트의 비휘발성 스토리지 엘리먼트들을 프로그래밍하는 단계를 포함하여 구성되며,

상기 제1 및 제2서브세트의 비휘발성 스토리지 엘리먼트들이 프로그램되는 소정의 워드라인 순서는 상기 복수 개의 워드라인들이 연장된 순서와는 상대적으로 순서에 상관없이 프로그래밍되는 것을 특징으로 하는 비휘발성 스토리지 프로그래밍 방법.
제1항에 있어서,

상기 제1서브세트의 비휘발성 스토리지 엘리먼트들의 적어도 한 부분은 최종 워드라인에 의해 프로그램되는 것을 특징으로 하는 비휘발성 스토리지 프로그래밍 방법.
제1항에 있어서,

상기 제1서브세트의 비휘발성 스토리지 엘리먼트들의 적어도 한 부분은 최종 워드라인에 의해 프로그램되며, 이어서 거기에 인접한 워드라인에 의해 프로그램되는 것을 특징으로 하는 비휘발성 스토리지 프로그래밍 방법.
제1항에 있어서,

상기 제2서브세트의 비휘발성 스토리지 엘리먼트들은 최초 워드라인에 의해 프로그램되는 것을 특징으로 하는 비휘발성 스토리지 프로그래밍 방법.
제1항에 있어서,

상기 제2서브세트의 비휘발성 스토리지 엘리먼트들은 최초 워드라인에서 시작하고 제1서브세트의 비휘발성 스토리지 엘리먼트들의 적어도 한 부분을 프로그래밍하는데 사용되는 워드라인에 인접한 워드라인까지 연장된 복수 개의 워드라인의 순서에 따라 진행하면서 프로그램되는 것을 특징으로 하는 비휘발성 스토리지 프로그래밍 방법.
제1항에 있어서,

상기 제2서브세트의 비휘발성 스토리지 엘리먼트들을 프로그래밍 하고 나서 상기 세트의 제3서브세트의 비휘발성 스토리지 엘리먼트들을 프로그래밍 하는 단계를 더 포함하며,

상기 제3서브세트의 비휘발성 스토리지 엘리먼트들은 상기 제1 및 제2 서브 세트의 복수 개의 워드라인들 사이에 있는 워드라인들에 의해 프로그램되는 것을 특징으로 하는 비휘발성 스토리지 프로그래밍 방법.
제1항에 있어서,

상기 세트의 비휘발성 스토리지 엘리먼트가 복수 개의 워드라인이 연장되는 순서로 프로그램되는 경우, 상기 세트의 어떤 비휘발성 스토리지 엘리먼트가 정의된 레벨의 실패 비트를 겪는지를 예상하는 결정에 기초하여 제1서브세트의 복수 개의 워드라인을 확인하는 데이터를 저장하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 스토리지 프로그래밍 방법.
제1항에 있어서,

상기 세트의 비휘발성 스토리지 엘리먼트들은 복수 개의 NAND 스트링으로 배열된 것을 특징으로 하는 비휘발성 스토리지 프로그래밍 방법.
제1항에 있어서,

최초 워드라인은 상기 세트의 소스 측에 배치되고, 최종 워드라인은 상기 세트의 드레인 측에 배치된 것을 특징으로 하는 비휘발성 스토리지 프로그래밍 방법.
제1항에 있어서,

프로그램 혼란을 줄이기 위해 제1금지 모드를 이용하여 상기 제1서브세트의 비휘발성 스토리지 엘리먼트들에 있는 선택되지 않은 비휘발성 스토리지 엘리먼트들을 금지하는 단계; 및

프로그램 혼란을 줄이기 위해 상기 제1금지 모드와 다른 제2금지 모드를 이용하여 상기 제2서브세트의 비휘발성 스토리지 엘리먼트들에 있는 선택되지 않은 비휘발성 스토리지 엘리먼트들을 금지하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 스토리지 프로그래밍 방법.
제10항에 있어서,

상기 제1금지 모드는 셀프 부스팅 모드이고, 제2금지 모드는 소거 영역 셀프 부스팅 모드인 것을 특징으로 하는 비휘발성 스토리지 프로그래밍 방법.
제11항에 있어서,

상기 셀프 부스팅 모드에 있어서, 통과 전압(Vpass)이 하나 이상의 선택되지 않은 워드라인에 인가되고;

상기 소거 영역 셀프 부스팅 모드에 있어서, 일정한 상태 전압 Vss를 수신하는, 통과 전압(Vpass)이 공통 측의 선택된 워드라인에 인접한 워드라인보다는, 선택된 워드라인의 비트라인 측 및 선택된 워드라인의 공통 측의 하나 이상의 선택되지 않은 워드라인에 인가되고, 금지 전압(Vdd)이 금지되는 상기 세트의 비휘발성 스토리지 엘리먼트 내 비트라인에 인가되며,

상기 금지되는 비휘발성 스토리지 엘리먼트가 프로그램되는 비휘발성 스토리 지 엘리먼트와 동일한 워드라인에 있는 것을 특징으로 하는 비휘발성 스토리지 프로그래밍 방법.
제11항에 있어서,

프로그램되는 비휘발성 스토리지 엘리먼트와 동일한 워드라인에 있는, 금지되는 비휘발성 스토리지 엘리먼트의 채널을 선충전하는 단계를 더 포함하며, 이에 따라 채널이 상기 셀프 부스팅 모드나 상기 소거 영역 셀프 부스팅 모드가 사용될 때 접지된 것보다 고전위에서 구동하기 시작하는 것을 특징으로 하는 비휘발성 스토리지 프로그래밍 방법.
제10항에 있어서,

상기 제1금지 모드는 셀프 부스팅 모드이고, 제2금지 모드는 리바이즈된 소거 영역 셀프 부스팅 모드인 것을 특징으로 하는 비휘발성 스토리지 프로그래밍 방법.
제14항에 있어서,

상기 셀프 부스팅 모드에 있어서, 통과 전압(Vpass)은 하나 이상의 선택되지 않은 워드라인에 인가되고,

상기 리바이즈된 소거 영역 셀프 부스팅 모드에 있어서, 전압 Vdd를 수신하는 공통 측의 선택된 워드라인에 인접한 최초 워드라인과 일정 상태 전압 Vss를 수 신하는 공통 측의 최초 워드라인에 인접한 두 번째 워드라인 보다는, 선택된 워드라인의 비트라인 측 및 선택된 워드라인의 공통 측의 하나 이상의 선택되지 않은 워드라인들에 통과 전압(Vpass)이 인가되고, 금지된 비휘발성 스토리지 엘리먼트 세트의 비트라인에 금지 전압(Vdd)이 인가되는 것을 특징으로 하며,

상기 금지된 비휘발성 스토리지 엘리먼트는 프로그램되는 비휘발성 스토리지 엘리먼트와 동일한 워드라인에 있는 것을 특징으로 하는 비휘발성 스토리지 프로그래밍 방법.
제14항에 있어서,

금지되며, 그리고 프로그램되는 비휘발성 스토리지 엘리먼트와 동일한 워드라인에 있는 비휘발성 스토리지 엘리먼트의 채널을 선충전하는 단계를 더 포함하며, 이에 따라 상기 채널은 셀프 부스팅 모드나 리바이즈된 소거 영역 셀프 부스팅 모드가 사용될 때 접지보다 더 높은 전위에서 동작하기 시작하는 것을 특징으로 하는 비휘발성 스토리지 프로그래밍 방법.
비휘발성 스토리지 엘리먼트의 세트 내의 제1 및 제2서브세트의 비휘발성 스토리지 엘리먼트들;

최초 워드라인부터 최종 워드라인까지 순서대로 연장된 복수 개의 워드라인, 여기서 복수 개의 워드라인은 제1 및 제2서브세트의 워드라인들을 포함하며; 및

각각 제1 및 제2서브세트의 워드라인들을 통해 상기 제1 및 제2서브세트의 비휘발성 스토리지 엘리먼트들과 통신하는 하나 이상의 관리 회로를 포함하여 구성되며,

상기 하나 이상의 관리 회로는 데이터를 프로그램하라는 명령을 수신하고, 상기 명령에 응답하여, 제1서브세트의 워드라인들을 이용하여 제1서브세트의 비휘발성 스토리지 엘리먼트들을 프로그램하고, 이어서 제2서브세트의 워드라인들을 이용하여 제2서브세트의 비휘발성 스토리지 엘리먼트들을 프로그램하며, 상기 제1 및 제2서브세트의 비휘발성 스토리지 엘리먼트들은 복수 개의 워드라인이 연장된 경우의 순서와는 상대적으로 순서와 상관없이 선정의된 워드라인 순서에 따라 프로그램되는 것을 특징으로 하는 비휘발성 스토리지 시스템.
제17항에 있어서,

상기 비휘발성 스토리지 엘리먼트들은 플래시 메모리 엘리먼트들을 포함하여 구성되는 것을 특징으로 하는 비휘발성 스토리지 시스템.
제17항에 있어서,

상기 제1서브세트의 비휘발성 스토리지 엘리먼트들의 적어도 일 부분은 최종 워드라인에 의해 프로그램되는 것을 특징으로 하는 비휘발성 스토리지 시스템.
제17항에 있어서,

상기 제1서브세트의 비휘발성 스토리지 엘리먼트들의 적어도 일 부분은 최종 워드라인에 의해 프로그램되고, 이어서 거기와 인접한 워드라인에 의해 프로그램되는 것을 특징으로 하는 비휘발성 스토리지 시스템.
제17항에 있어서,

상기 제2서브세트의 비휘발성 스토리지 엘리먼트들은 최초 워드라인에서 시작하여 제1서브세트의 비휘발성 스토리지 엘리먼트들의 적어도 일 부분을 프로그래밍하는 데 사용되는 워드라인에 인접한 워드라인까지 연장된 복수 개의 워드라인의 순서에 따라 진행하면서 프로그램되는 것을 특징으로 하는 비활성 스토리지 시스템.
제17항에 있어서,

상기 하나 이상의 관리 회로는 상기 제2서브세트의 비휘발성 스토리지 엘리먼트들을 프로그래밍하고 나서 상기 세트의 제3서브세트의 비휘발성 스토리지 엘리먼트를 프로그램하며; 상기 제3세트의 비휘발성 스토리지 엘리먼트들은 제1 및 제2서브세트의 워드라인들 사이에 있는 워드라인들에 의해 프로그램되는 것을 특징으로 하는 비활성 스토리지 시스템.
제17항에 있어서,

상기 하나 이상의 관리 회로가 상기 세트의 비휘발성 스토리지 엘리먼트가 복수 개의 워드라인이 연장되는 순서로 프로그램되는 경우, 상기 세트의 어떤 비휘 발성 스토리지 엘리먼트가 정의된 레벨의 실패 비트를 겪는지를 예상하는 결정에 기초하여 제1서브세트의 복수 개의 워드라인을 확인하는 데이터를 저장하는 것을 특징으로 하는 비휘발성 스토리지 시스템.
제17항에 있어서,

상기 비휘발성 스토리지 엘리먼트들의 세트는 복수 개의 NAND 스트링들에 배열되는 것을 특징으로 하는 비휘발성 스토리지 시스템.
제17항에 있어서,

상기 최초 워드라인은 상기 세트의 소스 측에 배치되고, 상기 최종 워드라인은 상기 세트의 드레인 측에 배치되는 것을 특징으로 하는 비휘발성 스토리지 시스템.
제17항에 있어서,

상기 하나 이상의 관리 회로는 프로그램 혼란을 감소시키기 위하여 제1금지 모드를 이용하여 제1서브세트의 비휘발성 스토리지 엘리먼트들 내의 선택되지 않은 비휘발성 스토리지 엘리먼트들을 금지하고,

상기 하나 이상의 관리 회로는 프로그램 혼란을 감소시키기 위해 상기 제1금지 모드와 다른 제2금지 모드를 이용하여, 제2서브세트의 비휘발성 스토리지 엘리먼트들 내의 선택되지 않은 비휘발성 스토리지 엘리먼트들을 금지하는 것을 특징으 로 하는 비휘발성 스토리지 시스템.
제26항에 있어서, 제1금지모드는 셀프 부스팅 모드이며, 제2금지 모드는 소거 영역 셀프 부스팅 모드인 것을 특징으로 하는 비휘발성 스토리지 시스템.
제27항에 있어서,

상기 셀프 부스팅 모드에 있어서, 통과 전압(Vpass)은 하나 이상의 선택되지 않은 워드라인에 인가되고,

상기 소거 영역 셀프 부스팅 모드에 있어서, 일정한 상태 전압 Vss를 수신하는, 통과 전압(Vpass)이 공통 측의 선택된 워드라인에 인접한 워드라인보다는, 선택된 워드라인의 비트라인 측 및 선택된 워드라인의 공통 측의 하나 이상의 선택되지 않은 워드라인에 인가되고, 금지 전압(Vdd)이 금지되는 상기 세트의 비휘발성 스토리지 엘리먼트 내 비트라인에 인가되며, 여기서 금지되는 비휘발성 스토리지 엘리먼트가 프로그램되는 비휘발성 스토리지 엘리먼트와 동일한 워드라인에 있는 것을 특징으로 하는 비휘발성 스토리지 시스템.
제27항에 있어서,

기 하나 이상의 관리 회로는 금지되는 비휘발성 스토리지 엘리먼트의 채널을 충전하고, 프로그램되는 비휘발성 스토리지 엘리먼트와 동일 워드라인에 있으며, 그 결과 상기 채널은 상기 셀프 부스팅 모드나 소거 영역 셀프 부스팅 모드가 사용 될 때 접지보다 높은 전위에서 구동하기 시작하는 것을 특징으로 하는 비휘발성 스토리지 시스템.
제26항에 있어서,

제1금지 모드는 셀프 부스팅 모드이고, 제2금지 모드는 리바이즈된 소거 영역 셀프 부스팅 모드인 것을 특징으로 하는 비휘발성 스토리지 시스템.
제30항에 있어서,

상기 셀프 부스팅 모드에 있어서, 통과 전압(Vpass)은 하나 이상의 선택되지 않은 워드라인에 인가되고,

상기 리바이즈된 소거 영역 셀프 부스팅 모드에 있어서, 전압 Vdd를 수신하는 공통 측의 선택된 워드라인에 인접한 최초 워드라인과 일정 상태 전압 Vss를 수신하는 공통 측의 최초 워드라인에 인접한 두 번째 워드라인 보다는, 선택된 워드라인의 비트라인 측 및 선택된 워드라인의 공통 측의 하나 이상의 선택되지 않은 워드라인들에 통과 전압(Vpass)이 인가되고, 금지된 비휘발성 스토리지 엘리먼트 세트의 비트라인에 금지 전압(Vdd)이 인가되는 것을 특징으로 하며,

상기 금지된 비휘발성 스토리지 엘리먼트는 프로그램되는 비휘발성 스토리지 엘리먼트와 동일한 워드라인에 있는 것을 특징으로 하는 비휘발성 스토리지 시스템.
제30항에 있어서,

상기 하나 이상의 관리 회로는 금지되는 비휘발성 스토리지 엘리먼트의 채널을 충전하고, 프로그램되는 비휘발성 스토리지 엘리먼트와 동일 워드라인에 있으며, 그 결과 상기 채널은 상기 셀프 부스팅 모드나 소거 영역 셀프 부스팅 모드가 사용될 때 접지보다 높은 전위에서 구동하기 시작하는 것을 특징으로 하는 비휘발성 스토리지 시스템.