JP4726958B2 - プログラム外乱を低減させたnandタイプの不揮発性メモリをプログラムするラスト―ファーストモードと方法 - Google Patents
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Description
Claims (20)
- 不揮発性記憶装置をプログラムする方法であって、
不揮発性記憶装置は、
複数のビット線と、
共通ソース線と、
各々が対応するビット線と共通ソース線の間に接続されている複数のNANDストリングと、
複数のワード線を備えており、
各NANDストリングは、対応するビット線に接続されているドレイン側選択ゲートと、共通ソース線に接続されているソース側選択ゲートと、ドレイン側選択ゲートとソース側選択ゲートの間に直列に接続されている複数の不揮発性記憶素子を備えており、
複数のワード線はソース側からドレイン側に向かって配列されており、各ワード線は各NANDストリングの中の対応する不揮発性記憶素子の制御ゲートに接続されており、
前記方法は、
最もドレイン側に位置する最後のワード線を含むドレイン側の複数のワード線の部分集合である上位部分集合に接続されている不揮発性記憶素子をドレイン側から順に選択的にプログラムする第1ステップと、
第1ステップに続いて、最もソース側に位置する最初のワード線を含むソース側の複数のワード線の部分集合である下位部分集合に接続されている不揮発性記憶素子をソース側から順に選択的にプログラムする第2ステップ、
を有することを特徴とする方法。 - 上位部分集合中のワード線の数が、全ての不揮発積記憶素子をソース側から順にプログラムした場合に生じるフェイルビットに基づいて決められていることを特徴とする請求項1に記載の方法。
- 第1ステップでは、第1モードを用いて、選択された不揮発性記憶素子をプログラムするとともに選択されていない不揮発性記憶素子に対するプログラム外乱を抑制し、
第2ステップでは、第1モードと異なる第2モードを用いて、選択された不揮発性記憶素子をプログラムするとともに選択されていない不揮発性記憶素子に対するプログラム外乱を抑制する、
ことを特徴とする請求項1または2に記載の方法。 - 第1ステップでは、自己昇圧モードを用いて不揮発性記憶素子をプログラムし、
第2ステップでは、消去領域自己昇圧モードを用いて不揮発性記憶素子をプログラムする、
ことを特徴とする請求項1〜3の何れか一項に記載の方法。 - 第2ステップでは、下位部分集合の中から1つのワード線を選択してその選択されたワード線に接続されている不揮発性記憶素子の中の選択された不揮発性記憶素子をプログラムするプロセスを、下位部分集合の中の各ワード線に対して実行し、
第2ステップの消去領域自己昇圧モードでは、
選択されたワード線に接続されている選択された不揮発性記憶素子を含んでいるNANDストリングに接続されているビット線である選択されたビット線に電圧Vssを印加し、
選択されたビット線以外のビット線である選択されていないビット線に電圧Vssよりも高い電圧Vddを印加し、
選択されたワード線に電圧Vddよりも高いプログラム電圧Vpgmを印加し、
選択されたワード線に対してソース側で隣接する隣接ワード線に電圧Vssを印加し、
隣接ワード線を除く選択されていないワード線にプログラム電圧Vpgmより低く、かつ、電圧Vssより高い電圧Vpassを印加する、
ことを特徴とする請求項4に記載の方法。 - 第2ステップの消去領域自己昇圧モードでは、
各ドレイン側選択ゲートに接続されているドレイン側選択線に電圧Vddを印加し、
各ソース側選択ゲートに接続されているソース側選択線に電圧Vssを印加する、
ことを特徴とする請求項5に記載の方法。 - 第1ステップでは、上位部分集合の中から1つのワード線を選択してその選択されたワード線に接続されている不揮発性記憶素子の中の選択された不揮発性記憶素子をプログラムするプロセスを、上位部分集合の中の各ワード線に対して実行し、
第1ステップの自己昇圧モードでは、
選択されたワード線に接続されている選択された不揮発性記憶素子を含んでいるNANDストリングに接続されているビット線である選択されたビット線に電圧Vssを印加し、
選択されたビット線以外のビット線である選択されていないビット線に電圧Vddを印加し、
選択されたワード線にプログラム電圧Vpgmを印加し、
選択されていないワード線に電圧Vpassを印加する、
ことを特徴とする請求項5または6に記載の方法。 - 第1ステップの自己昇圧モードでは、
各ドレイン側選択ゲートに接続されたドレイン側選択線に電圧Vddを印加し、
各ソース側選択ゲートに接続されたソース側選択線に電圧Vssを印加する、
ことを特徴とする請求項7に記載の方法。 - 自己昇圧モードと消去領域自己昇圧モードの少なくとも一方の実行前に、選択されたワード線に接続されている選択されていない不揮発性記憶素子のチャネルを予備充電することによって、そのチャネルの電位を上昇させるステップをさらに備えていることを特徴とする請求項4〜8の何れか一項に記載の方法。
- 第1ステップでは、自己昇圧モードを用いて不揮発性記憶素子をプログラムし、
第2ステップでは、改良型の消去領域自己昇圧モードを用いて不揮発性記憶素子をプログラムする、
ことを特徴とする請求項1〜3の何れか一項に記載の方法。 - 第2ステップでは、下位部分集合の中から1つのワード線を選択してその選択されたワード線に接続されている不揮発性記憶素子の中の選択された不揮発性記憶素子をプログラムするプロセスを、下位部分集合の中の各ワード線に対して実行し、
第2ステップの改良型の消去領域自己昇圧モードでは、
選択されたワード線に接続されている選択された不揮発性記憶素子を含んでいるNANDストリングに接続されているビット線である選択されたビット線に電圧Vssを印加し、
選択されたビット線以外のビット線である選択されていないビット線に電圧Vssよりも高い電圧Vddを印加し、
選択されたワード線に電圧Vddよりも高いプログラム電圧Vpgmを印加し、
選択されたワード線に対してソース側で隣接する第1隣接ワード線に電圧Vddを印加し、
第1隣接ワード線に対してソース側で隣接する第2隣接ワード線に電圧Vssを印加し、
第1隣接ワード線と第2隣接ワード線を除く選択されていないワード線にプログラム電圧Vpgmより低く、かつ、電圧Vssより高い電圧Vpassを印加する、
ことを特徴とする請求項10に記載の方法。 - 第2ステップの改良型の消去領域自己昇圧モードでは、
各ドレイン側選択ゲートに接続されているドレイン側選択線に電圧Vddを印加し、
各ソース側選択ゲートに接続されているソース側選択線に電圧Vssを印加する、
ことを特徴とする請求項11に記載の方法。 - 不揮発性記憶システムであって、
複数のビット線と、
共通ソース線と、
各々が対応するビット線と共通ソース線の間に接続されている複数のNANDストリングと、
複数のワード線と、
管理回路を備えており、
各NANDストリングは、対応するビット線に接続されているドレイン側選択ゲートと、共通ソース線に接続されているソース側選択ゲートと、ドレイン側選択ゲートとソース側選択ゲートの間に直列に接続されている複数の不揮発性記憶素子を備えており、
複数のワード線はソース側からドレイン側に向かって配列されており、各ワード線は各NANDストリングの中の対応する不揮発性記憶素子の制御ゲートに接続されており、
管理回路は、
データをプログラムする要求を受信するステップと、
その要求に応じて、最もドレイン側に位置する最後のワード線を含むドレイン側の複数のワード線の部分集合である上位部分集合に接続されている不揮発性記憶素子をドレイン側から順に選択的にプログラムする第1ステップと、
第1ステップに続いて、最もソース側に位置する最初のワード線を含むソース側の複数のワード線の部分集合である下位部分集合に接続されている不揮発性記憶素子をソース側から順に選択的にプログラムする第2ステップ、
を実行することを特徴とするシステム。 - 上位部分集合中のワード線の数が、全ての不揮発積記憶素子をソース側から順にプログラムした場合に生じるフェイルビットに基づいて決められていることを特徴とする請求項13に記載の不揮発性記憶システム。
- 第1ステップでは、管理回路が、第1モードを用いて、選択された不揮発性記憶素子をプログラムするとともに選択されていない不揮発性記憶素子に対するプログラム外乱を抑制し、
第2ステップでは、管理回路が、第1モードと異なる第2モードを用いて、選択された不揮発性記憶素子をプログラムするとともに選択されていない不揮発性記憶素子に対するプログラム外乱を抑制する、
ことを特徴とする請求項13または14に記載の方法。 - 第1ステップでは、管理回路が、自己昇圧モードを用いて不揮発性記憶素子をプログラムし、
第2ステップでは、管理回路が、消去領域自己昇圧モードを用いて不揮発性記憶素子をプログラムする、
ことを特徴とする請求項13〜15の何れか一項に記載の不揮発性記憶システム。 - 第2ステップでは、管理回路が、下位部分集合の中から1つのワード線を選択してその選択されたワード線に接続されている不揮発性記憶素子の中の選択された不揮発性記憶素子をプログラムするプロセスを、下位部分集合の中の各ワード線に対して実行し、
第2ステップの消去領域自己昇圧モードでは、
選択されたワード線に接続されている選択された不揮発性記憶素子を含んでいるNANDストリングに接続されているビット線である選択されたビット線に電圧Vssを印加し、
選択されたビット線以外のビット線である選択されていないビット線に電圧Vssよりも高い電圧Vddを印加し、
選択されたワード線に電圧Vddよりも高いプログラム電圧Vpgmを印加し、
選択されたワード線に対してソース側で隣接する隣接ワード線に電圧Vssを印加し、
隣接ワード線を除く選択されていないワード線にプログラム電圧Vpgmより低く、かつ、電圧Vssより高い電圧Vpassを印加する、
ことを特徴とする請求項16に記載の不揮発性記憶システム。 - 第1ステップでは、管理回路が、上位部分集合の中から1つのワード線を選択してその選択されたワード線に接続されている不揮発性記憶素子の中の選択された不揮発性記憶素子をプログラムするプロセスを、上位部分集合の中の各ワード線に対して実行し、
第1ステップの自己昇圧モードでは、
選択されたワード線に接続されている選択された不揮発性記憶素子を含んでいるNANDストリングに接続されているビット線である選択されたビット線に電圧Vssを印加し、
選択されたビット線以外のビット線である選択されていないビット線に電圧Vddを印加し、
選択されたワード線にプログラム電圧Vpgmを印加し、
選択されていないワード線に電圧Vpassを印加する、
ことを特徴とする請求項17に記載の方法。 - 第1ステップでは、管理回路が、自己昇圧モードを用いて不揮発性記憶素子をプログラムし、
第2ステップでは、管理回路が、改良型の消去領域自己昇圧モードを用いて不揮発性記憶素子をプログラムする、
ことを特徴とする請求項13〜15の何れか一項に記載の不揮発性記憶システム。 - 第2ステップでは、管理回路が、下位部分集合の中から1つのワード線を選択してその選択されたワード線に接続されている不揮発性記憶素子の中の選択された不揮発性記憶素子をプログラムするプロセスを、下位部分集合の中の各ワード線に対して実行し、
第2ステップの改良型の消去領域自己昇圧モードでは、
選択されたワード線に接続されている選択された不揮発性記憶素子を含んでいるNANDストリングに接続されているビット線である選択されたビット線に電圧Vssを印加し、
選択されたビット線以外のビット線である選択されていないビット線に電圧Vssよりも高い電圧Vddを印加し、
選択されたワード線に電圧Vddよりも高いプログラム電圧Vpgmを印加し、
選択されたワード線に対してソース側で隣接する第1隣接ワード線に電圧Vddを印加し、
第1隣接ワード線に対してソース側で隣接する第2隣接ワード線に電圧Vssを印加し、
第1隣接ワード線と第2隣接ワード線を除く選択されていないワード線にプログラム電圧Vpgmより低く、かつ、電圧Vssより高い電圧Vpassを印加する、
ことを特徴とする請求項19に記載の方法。
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Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
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US7949821B2 (en) | 2008-06-12 | 2011-05-24 | Micron Technology, Inc. | Method of storing data on a flash memory device |
US7983078B2 (en) * | 2008-09-24 | 2011-07-19 | Sandisk Technologies Inc. | Data retention of last word line of non-volatile memory arrays |
KR101586047B1 (ko) * | 2009-03-25 | 2016-01-18 | 삼성전자주식회사 | 불휘발성 메모리 장치 및 그것의 프로그램 방법 |
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KR102003930B1 (ko) * | 2012-07-31 | 2019-07-25 | 삼성전자주식회사 | 불휘발성 메모리 장치의 데이터 라이팅 제어방법 및 웨어레벨링 제어 기능을 가지는 메모리 콘트롤러 |
KR102393323B1 (ko) * | 2015-08-24 | 2022-05-03 | 삼성전자주식회사 | 재사용 주기를 이용하여 사용자 데이터를 쓰기 위한 워드라인을 결정하는 저장 장치의 동작 방법 |
US9728262B2 (en) | 2015-10-30 | 2017-08-08 | Sandisk Technologies Llc | Non-volatile memory systems with multi-write direction memory units |
US10910061B2 (en) * | 2018-03-14 | 2021-02-02 | Silicon Storage Technology, Inc. | Method and apparatus for programming analog neural memory in a deep learning artificial neural network |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004185690A (ja) * | 2002-11-29 | 2004-07-02 | Toshiba Corp | 不揮発性半導体記憶装置 |
JP2005235260A (ja) * | 2004-02-17 | 2005-09-02 | Toshiba Corp | Nand型フラッシュメモリ |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100272037B1 (ko) * | 1997-02-27 | 2000-12-01 | 니시무로 타이죠 | 불휘발성 반도체 기억 장치 |
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2006
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- 2006-09-06 KR KR1020087008515A patent/KR100984563B1/ko active IP Right Grant
- 2006-09-06 JP JP2008530168A patent/JP4726958B2/ja active Active
- 2006-09-08 TW TW095133161A patent/TWI312155B/zh not_active IP Right Cessation
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004185690A (ja) * | 2002-11-29 | 2004-07-02 | Toshiba Corp | 不揮発性半導体記憶装置 |
JP2005235260A (ja) * | 2004-02-17 | 2005-09-02 | Toshiba Corp | Nand型フラッシュメモリ |
Also Published As
Publication number | Publication date |
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